JP2526511B2 - 半導体装置 - Google Patents
半導体装置Info
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- JP2526511B2 JP2526511B2 JP5273340A JP27334093A JP2526511B2 JP 2526511 B2 JP2526511 B2 JP 2526511B2 JP 5273340 A JP5273340 A JP 5273340A JP 27334093 A JP27334093 A JP 27334093A JP 2526511 B2 JP2526511 B2 JP 2526511B2
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- H01L2924/0001—Technical content checked by a classifier
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Description
【0001】
【産業上の利用分野】本発明は半導体装置に関する。
【0002】
【従来の技術】従来の半導体装置は、特開昭64−77
135号公報に示される通り、外部と信号のやりとりを
行うためのパッドを複数その周囲に有する第1のICチ
ップと、これらのパッドと鏡面構造となる複数のパッド
を有する第2のICチップとを備え、上記第1及び第2
のICチップ内のそれぞれのパッドがそれぞれ同一リー
ドの表裏に接続され、第1のチップと第2のチップとで
異なるパッドがチップセレクトとして選択される。
135号公報に示される通り、外部と信号のやりとりを
行うためのパッドを複数その周囲に有する第1のICチ
ップと、これらのパッドと鏡面構造となる複数のパッド
を有する第2のICチップとを備え、上記第1及び第2
のICチップ内のそれぞれのパッドがそれぞれ同一リー
ドの表裏に接続され、第1のチップと第2のチップとで
異なるパッドがチップセレクトとして選択される。
【0003】上記公報において、相互に鏡面構造となっ
ている2つのメモリチップを有する上記半導体装置のチ
ップ搭載状態の断面図を示す図9,その鏡面構造の2つ
のチップのマスクパターンの平面図を示す図10,これ
をパッケージしたメモリICの半導体装置の断面図を示
す図11を参照すると、まず図9に示すテープ状フィル
ム33上に形成されたリード32と、互いに対向したメ
モリの第1のICチップ34、メモリの第2のICチッ
プ35のアルミニウム電極上にある金(Au)製のバン
プ31とをリード32の表裏面において熱圧着で接合し
て、封止される前のこの複合ICチップ組立体をキャリ
アテープ状に形成する。
ている2つのメモリチップを有する上記半導体装置のチ
ップ搭載状態の断面図を示す図9,その鏡面構造の2つ
のチップのマスクパターンの平面図を示す図10,これ
をパッケージしたメモリICの半導体装置の断面図を示
す図11を参照すると、まず図9に示すテープ状フィル
ム33上に形成されたリード32と、互いに対向したメ
モリの第1のICチップ34、メモリの第2のICチッ
プ35のアルミニウム電極上にある金(Au)製のバン
プ31とをリード32の表裏面において熱圧着で接合し
て、封止される前のこの複合ICチップ組立体をキャリ
アテープ状に形成する。
【0004】これら第1のICチップ34と第2のIC
チップ35とは、図10のマスクパターンの左右に示す
通り、周囲に配列されたバンプ37の位置が相互に鏡面
構造となるように対称的に配置される。ここで、チップ
34は、従来からあるマスクパターンを備え、チップ3
5はそのパッド37がチップ34のパッド37に対して
鏡面構造となる。
チップ35とは、図10のマスクパターンの左右に示す
通り、周囲に配列されたバンプ37の位置が相互に鏡面
構造となるように対称的に配置される。ここで、チップ
34は、従来からあるマスクパターンを備え、チップ3
5はそのパッド37がチップ34のパッド37に対して
鏡面構造となる。
【0005】パッド37a,37bは、チップセレクト
のパッドであって、これらパッドはそれぞれ配線38に
より共通に接続されていて、後工程で、レーザ等によ
り、第1のICチップ34の配線パターンと第2のIC
チップ35の配線パターンとが、×点の位置でそれぞれ
切断され、このため接続上でパッドの鏡面関係が断たれ
る。そして、各パッド37a,37bそれぞれ隣り合う
異なるリードに接続される。このことにより、鏡面関係
にある上下のメモリICチップ34,35のうち一方の
チップが選択可能となる。
のパッドであって、これらパッドはそれぞれ配線38に
より共通に接続されていて、後工程で、レーザ等によ
り、第1のICチップ34の配線パターンと第2のIC
チップ35の配線パターンとが、×点の位置でそれぞれ
切断され、このため接続上でパッドの鏡面関係が断たれ
る。そして、各パッド37a,37bそれぞれ隣り合う
異なるリードに接続される。このことにより、鏡面関係
にある上下のメモリICチップ34,35のうち一方の
チップが選択可能となる。
【0006】図9の複合ICチップ組立体をパッケージ
内に封止した状態を示す図11において、上下のICチ
ップ35,34は、そのアウターリードが左右対称とな
り、上下的には面対称となっている。これらのICチッ
プ34,35は、各パッドに接続される内部回路が前記
配線38を除いて鏡面関係となっていて、同一動作をす
る。
内に封止した状態を示す図11において、上下のICチ
ップ35,34は、そのアウターリードが左右対称とな
り、上下的には面対称となっている。これらのICチッ
プ34,35は、各パッドに接続される内部回路が前記
配線38を除いて鏡面関係となっていて、同一動作をす
る。
【0007】
【発明が解決しようとする課題】以上のような半導体装
置では、下記の,,に示す欠点がある。
置では、下記の,,に示す欠点がある。
【0008】チップセレクトのため、レーザ等による
切断工程が追加される等製造工程が繁雑となる。
切断工程が追加される等製造工程が繁雑となる。
【0009】チップセレクトのためだけのリードとし
て、2本増加させており、リード数の余裕のない場合に
は大幅な設計変更を余儀なくされる。
て、2本増加させており、リード数の余裕のない場合に
は大幅な設計変更を余儀なくされる。
【0010】上,下のチップ34,35を選択するリ
ードが設けられているだけでは、2倍のメモリ容量とし
ては全く機能しない。例えば、上チップ35からの出力
信号がリード32に出力された場合、下チップ34のメ
モリの出力線もこのリード32に接続されているため、
所望の出力論理が得られない等の問題点がある。即ち、
2個のチップ34,35が1個の容器内に収納されてい
るだけであり、2倍の機能を有する素子として動作し得
る構成となっていない。
ードが設けられているだけでは、2倍のメモリ容量とし
ては全く機能しない。例えば、上チップ35からの出力
信号がリード32に出力された場合、下チップ34のメ
モリの出力線もこのリード32に接続されているため、
所望の出力論理が得られない等の問題点がある。即ち、
2個のチップ34,35が1個の容器内に収納されてい
るだけであり、2倍の機能を有する素子として動作し得
る構成となっていない。
【0011】本発明の目的は、上記諸欠点を解決し、少
なくとも2倍の機能として動作し得る半導体装置を提供
することにある。
なくとも2倍の機能として動作し得る半導体装置を提供
することにある。
【0012】
【課題を解決するための手段】本発明の第1の構成は、
第1,第2の半導体チップの主表面同士が対向する状態
で、前記第1,第2の半導体チップが容器内に封入さ
れ、前記第1,第2の半導体チップの主表面にそれぞれ
形成された多数の突起電極のうち対向する突起電極の間
で、これら対向する突起電極に接続するリードをそれぞ
れ設け、前記リードを前記容器の外へ導出してなる半導
体装置において、前記第1,第2の半導体チップのうち
どちらかの半導体チップを選択するゲート手段を前記第
1,第2の半導体チップに設け、前記リードのひとつは
前記ゲート手段を制御する入力が印加されるリードであ
り、前記突起電極に出力が接続された論理回路の出力を
高インピーダンス状態にする制御信号を、前記ゲート手
段を制御する入力から得る制御回路を前記第1,第2の
半導体チップ内に形成したことを特徴とする。本発明の
第2の構成は、第1,第2の半導体チップの主表面同士
が対向する状態で、前記第1,第2の半導体チップが容
器内に封入され、前記第1,第2の半導体チップの主表
面にそれぞれ形成された多数の突起電極のうち対向する
突起電極の間で、これら対向する突起電極に接続する第
1のリードをそれぞれ設け、前記リードを前記容器の外
へ導出してなる半導体装置において、前記第1,第2の
半導体チップのうちどちらかの半導体チップを選択する
ゲート手段を前記第1,第2の半導体チップに設け、前
記第1のリードのひとつは前記ゲート手段を制御する入
力が印加されるリードであり、前記第1,第2の半導体
チップの外形寸法が互いに異なり、前記第1,第2の半
導体チップの主表面にそれぞれ形成された突起電極のう
ち一方の突起電極と接続する第2のリードを設け、前記
第2のリードを前記容器の外へ導出したことを特徴とす
る。
第1,第2の半導体チップの主表面同士が対向する状態
で、前記第1,第2の半導体チップが容器内に封入さ
れ、前記第1,第2の半導体チップの主表面にそれぞれ
形成された多数の突起電極のうち対向する突起電極の間
で、これら対向する突起電極に接続するリードをそれぞ
れ設け、前記リードを前記容器の外へ導出してなる半導
体装置において、前記第1,第2の半導体チップのうち
どちらかの半導体チップを選択するゲート手段を前記第
1,第2の半導体チップに設け、前記リードのひとつは
前記ゲート手段を制御する入力が印加されるリードであ
り、前記突起電極に出力が接続された論理回路の出力を
高インピーダンス状態にする制御信号を、前記ゲート手
段を制御する入力から得る制御回路を前記第1,第2の
半導体チップ内に形成したことを特徴とする。本発明の
第2の構成は、第1,第2の半導体チップの主表面同士
が対向する状態で、前記第1,第2の半導体チップが容
器内に封入され、前記第1,第2の半導体チップの主表
面にそれぞれ形成された多数の突起電極のうち対向する
突起電極の間で、これら対向する突起電極に接続する第
1のリードをそれぞれ設け、前記リードを前記容器の外
へ導出してなる半導体装置において、前記第1,第2の
半導体チップのうちどちらかの半導体チップを選択する
ゲート手段を前記第1,第2の半導体チップに設け、前
記第1のリードのひとつは前記ゲート手段を制御する入
力が印加されるリードであり、前記第1,第2の半導体
チップの外形寸法が互いに異なり、前記第1,第2の半
導体チップの主表面にそれぞれ形成された突起電極のう
ち一方の突起電極と接続する第2のリードを設け、前記
第2のリードを前記容器の外へ導出したことを特徴とす
る。
【0013】本発明の第3の構成は、第1,第2の半導
体チップの主表面同士が対向する状態で、前記第1,第
2の半導体チップが容器内に封入され、前記第1,第2
の半導体チップの主表面にそれぞれ形成された突起電極
のうち少なくとも一方の突起電極と電気的に接続された
多数のリードを前記容器の外へ導出してなる半導体装置
において、前記第1の半導体チップはメモリからなる内
部回路を備え、前記第2の半導体チップは前記メモリと
共通するメモリと、このメモリと前記メモリとからそれ
ぞれ読み出されたデータが互いに一致するかを判定して
前記リードに出力する判定手段とを備えたことを特徴と
する。特に前記第3の構成において、前記判定手段にお
ける判定結果を表示する手段を前記容器に設けたことを
特徴とする。
体チップの主表面同士が対向する状態で、前記第1,第
2の半導体チップが容器内に封入され、前記第1,第2
の半導体チップの主表面にそれぞれ形成された突起電極
のうち少なくとも一方の突起電極と電気的に接続された
多数のリードを前記容器の外へ導出してなる半導体装置
において、前記第1の半導体チップはメモリからなる内
部回路を備え、前記第2の半導体チップは前記メモリと
共通するメモリと、このメモリと前記メモリとからそれ
ぞれ読み出されたデータが互いに一致するかを判定して
前記リードに出力する判定手段とを備えたことを特徴と
する。特に前記第3の構成において、前記判定手段にお
ける判定結果を表示する手段を前記容器に設けたことを
特徴とする。
【0014】
【実施例】図1は本発明の第1の実施例の半導体装置の
断面図である。図1を参照すると、この実施例は、第1
の集積回路(IC)チップ1と第2のICチップ2との
主表面同士が対向する形で、樹脂蓋5からなる容器内に
封入される。対向配置された第1,第2のICチップ
1,2は、互いに異なる機能を持っているが、チップの
外形寸法は共通しており、バンプ4と呼ばれる突起電極
が主表面上の周囲部分のパッド上に多数配列される。
断面図である。図1を参照すると、この実施例は、第1
の集積回路(IC)チップ1と第2のICチップ2との
主表面同士が対向する形で、樹脂蓋5からなる容器内に
封入される。対向配置された第1,第2のICチップ
1,2は、互いに異なる機能を持っているが、チップの
外形寸法は共通しており、バンプ4と呼ばれる突起電極
が主表面上の周囲部分のパッド上に多数配列される。
【0015】ここで、第1,第2のICチップ1,2の
それぞれのバンプ4同士は、鏡面関係に配置されてお
り、リード3の内端の両主面を挟む形で熱圧着により電
気的に接続されている。接続された第1,第2のICチ
ップ1,2及びリード3の内端を、外気としゃ断すると
共に機械的に固定するため、絶縁性及び熱伝導性の高い
素材からなる蓋5が接着剤で固着される。この際、内部
に充填剤が注入されてもよい。リード3には、第1,第
2のICチップ1,2のパッド上に固着された一対のバ
ンプ4が、電気的に並列接続されている。
それぞれのバンプ4同士は、鏡面関係に配置されてお
り、リード3の内端の両主面を挟む形で熱圧着により電
気的に接続されている。接続された第1,第2のICチ
ップ1,2及びリード3の内端を、外気としゃ断すると
共に機械的に固定するため、絶縁性及び熱伝導性の高い
素材からなる蓋5が接着剤で固着される。この際、内部
に充填剤が注入されてもよい。リード3には、第1,第
2のICチップ1,2のパッド上に固着された一対のバ
ンプ4が、電気的に並列接続されている。
【0016】この接続関係にあるチップ1,2を機能さ
せるために付加される回路を備えたチップの主表面を示
す平面図の図2を参照すると、第1のチップ1のパッド
6a,6b,6cは、第2のチップ2のパッド6′a,
6′b,6′cにそれぞれ共通のリード3を介して電気
的に接続されている。
せるために付加される回路を備えたチップの主表面を示
す平面図の図2を参照すると、第1のチップ1のパッド
6a,6b,6cは、第2のチップ2のパッド6′a,
6′b,6′cにそれぞれ共通のリード3を介して電気
的に接続されている。
【0017】チップ1内では、パッド6aがインバータ
即ちNOTゲート10の入力に接続され、この出力はA
NDゲート9及び9′の一方の入力に印加され、AND
ゲート9の他方の入力はパッド6bに接続され、さらに
対応するリード3に接続されており、ANDゲート9の
出力は入力バッファ7を介して、図示されていない内部
回路に接続される。この内部回路からの出力信号は出力
バッファ8を介した後ANDゲート9′の他方の入力に
印加され、ANDゲート9′の出力はパッド6cに印加
される。
即ちNOTゲート10の入力に接続され、この出力はA
NDゲート9及び9′の一方の入力に印加され、AND
ゲート9の他方の入力はパッド6bに接続され、さらに
対応するリード3に接続されており、ANDゲート9の
出力は入力バッファ7を介して、図示されていない内部
回路に接続される。この内部回路からの出力信号は出力
バッファ8を介した後ANDゲート9′の他方の入力に
印加され、ANDゲート9′の出力はパッド6cに印加
される。
【0018】チップ2内においては、チップ1内のNO
Tゲート10が無いこと以外は、チップ1の回路と鏡面
的に共通しているため、説明を省く。ここで、出力用の
ANDゲート9′には、図示されていないが、この出力
端子を高インピーダンスにするための制御入力端子を備
え、パッド6a,6′aに入力される制御信号を利用し
て、この端子を制御する回路を設ける。
Tゲート10が無いこと以外は、チップ1の回路と鏡面
的に共通しているため、説明を省く。ここで、出力用の
ANDゲート9′には、図示されていないが、この出力
端子を高インピーダンスにするための制御入力端子を備
え、パッド6a,6′aに入力される制御信号を利用し
て、この端子を制御する回路を設ける。
【0019】今、リード3からパッド6a,6′aに制
御信号として論理「1」レベルが入力されると、チップ
1内のANDゲート9,9′の一方の入力には論理
「0」レベルが印加され、このためチップ1内の内部回
路へはパッド6bからの信号が入力されず、同時に出力
信号もパッド6cに出力されない。これに対して、AN
Dゲート9,9′が開くチップ2内の内部回路へは信号
が入力され、内部回路からの出力信号がパッド6′cへ
出力される。即ち、第2のチップ2が動作し、第1のチ
ップ1は動作しない。
御信号として論理「1」レベルが入力されると、チップ
1内のANDゲート9,9′の一方の入力には論理
「0」レベルが印加され、このためチップ1内の内部回
路へはパッド6bからの信号が入力されず、同時に出力
信号もパッド6cに出力されない。これに対して、AN
Dゲート9,9′が開くチップ2内の内部回路へは信号
が入力され、内部回路からの出力信号がパッド6′cへ
出力される。即ち、第2のチップ2が動作し、第1のチ
ップ1は動作しない。
【0020】逆に論理「0」レベルがパッド6a,6′
aに入力されると、上記の場合とは逆に第1のチップ1
が選択される。このように、制御入力リード3の一本の
追加でチップの選択ができる。
aに入力されると、上記の場合とは逆に第1のチップ1
が選択される。このように、制御入力リード3の一本の
追加でチップの選択ができる。
【0021】この実施例によれば、ユーザーサイドにお
いて二種類の機能のどちらかを適宜選択して使用できる
から、購入する半導体装置の種類を半減でき、設計変更
にともなって生じる半導体装置の過不足にも柔軟に対応
できる利便性があり、またメーカーサイドにおいてはユ
ーザの多様性のあるニーズにも迅速に対応する上で安心
して備蓄ができるという利便性もある。
いて二種類の機能のどちらかを適宜選択して使用できる
から、購入する半導体装置の種類を半減でき、設計変更
にともなって生じる半導体装置の過不足にも柔軟に対応
できる利便性があり、またメーカーサイドにおいてはユ
ーザの多様性のあるニーズにも迅速に対応する上で安心
して備蓄ができるという利便性もある。
【0022】尚、ANDゲート9,9′が、図2では合
計2個だけ示されているが、内部回路の規模に応じて、
必要数用意される。
計2個だけ示されているが、内部回路の規模に応じて、
必要数用意される。
【0023】互いに異なる機能を備えた第1,第2のチ
ップ1,2の内部回路のうち、一方が複数のNANDゲ
ートであれば、他方が複数のNORゲートであり、一方
がアップカウンタならば他方はダウンカウンタであり、
また一方が加算器であれば他方は減算器であり、あるい
は一方がディジタル−アナログ(D−A)変換器であれ
ば他方はA−D変換器である。
ップ1,2の内部回路のうち、一方が複数のNANDゲ
ートであれば、他方が複数のNORゲートであり、一方
がアップカウンタならば他方はダウンカウンタであり、
また一方が加算器であれば他方は減算器であり、あるい
は一方がディジタル−アナログ(D−A)変換器であれ
ば他方はA−D変換器である。
【0024】コンピュータにおいては、一方がリード・
オンリ・メモリ(ROM)であり、他方が一時記憶する
シフトレジスタである。この場合、一方のチップ内には
あらかじめ必要とされる制御情報が記憶されており、コ
ンピュータの作動に先立ち、読み出される。ユーザーサ
イドでメモリが誤って破壊されないように、非可逆的な
処置が施される。コンピュータの作動状態では、一方の
チップは使用されず、他方のチップ2内のシフトレジス
タが専ら稼働する。メーカーサイドにおいても、チップ
の機能検査が容易に行えるという利便性がある。
オンリ・メモリ(ROM)であり、他方が一時記憶する
シフトレジスタである。この場合、一方のチップ内には
あらかじめ必要とされる制御情報が記憶されており、コ
ンピュータの作動に先立ち、読み出される。ユーザーサ
イドでメモリが誤って破壊されないように、非可逆的な
処置が施される。コンピュータの作動状態では、一方の
チップは使用されず、他方のチップ2内のシフトレジス
タが専ら稼働する。メーカーサイドにおいても、チップ
の機能検査が容易に行えるという利便性がある。
【0025】例えば、チップ1でD−A変換を行い、そ
の変換値をICテスタで一時記憶した後、これをチップ
2のA−D変換器に入力すると、そのディジタル出力値
が「0」となれば、良品と判定され得る。即ち、半自己
検査能力を備えている。
の変換値をICテスタで一時記憶した後、これをチップ
2のA−D変換器に入力すると、そのディジタル出力値
が「0」となれば、良品と判定され得る。即ち、半自己
検査能力を備えている。
【0026】また本実施例によれば、タイム・シェアリ
ング(時分割)で使用することができる。例えば、ある
時間内はアップ・カウンタとして第1のチップを使用
し、次のある時間内はダウン・カウンタとして第2のチ
ップを使用し、それぞれレジスタに記憶させた後、カウ
ント結果を同時に表示させる。このように、ユーザーサ
イドで、時分割して使用する用途もあり、さらに利便性
が向上する。
ング(時分割)で使用することができる。例えば、ある
時間内はアップ・カウンタとして第1のチップを使用
し、次のある時間内はダウン・カウンタとして第2のチ
ップを使用し、それぞれレジスタに記憶させた後、カウ
ント結果を同時に表示させる。このように、ユーザーサ
イドで、時分割して使用する用途もあり、さらに利便性
が向上する。
【0027】尚、第1,第2のチップのうち一方だけし
か実装上使用しない事が決定された場合には、不要のチ
ップに流れる電源電流をカットする。これに備え、チッ
プ上の電源ラインにあらかじめヒューズを形成してお
き、リードから過電流を流して、このヒューズを焼損さ
せる。このために、リード1本が追加される。
か実装上使用しない事が決定された場合には、不要のチ
ップに流れる電源電流をカットする。これに備え、チッ
プ上の電源ラインにあらかじめヒューズを形成してお
き、リードから過電流を流して、このヒューズを焼損さ
せる。このために、リード1本が追加される。
【0028】上述した第1の実施例で示した図2の回路
と異なる回路例を示す図3を参照すると、この回路例
は、回路部分以外が図1,図2と共通するため、この回
路部分だけが示されており、共通した部分の図示及びそ
の説明を省く。この回路例は、図2のANDゲート9,
9′のかわりにD型フリップフロップ12,12′が用
いられる。
と異なる回路例を示す図3を参照すると、この回路例
は、回路部分以外が図1,図2と共通するため、この回
路部分だけが示されており、共通した部分の図示及びそ
の説明を省く。この回路例は、図2のANDゲート9,
9′のかわりにD型フリップフロップ12,12′が用
いられる。
【0029】バッファ7の前段に設けたD型フリップフ
ロップ12,12′は、それぞれ第1のICチップ1と
第2のICチップ2のパッド11b,11′bから内部
回路への信号の伝達経路にある。パッド11a,11′
aに入力されるクロックが立ち下がったときはパッド1
1b,11′bに入力された信号は、チップ2のD型フ
リップフロップ12′に記憶され、次にクロック信号が
立ち下がるまで保持され、その保持された値が次段に伝
えられる。また、パッド11a,11′aに入力された
クロック信号が立ち上がったときは、パッド11b,1
1′bから入力された信号が、チップ1の入力バッファ
7の前にあるD型フリップフロップ12に記憶され、次
にクロックが立ち上がるまでこの記憶値が保持され、次
段に伝えられる。即ち、クロック信号の立ち上がりと立
ち下がりとで、パッド11b,11′bに印加された論
理値の記憶場所を異ならしめている。図3におけるD型
フリップフロップの他に、J−K型や、R−S型等も、
適宜使用される。
ロップ12,12′は、それぞれ第1のICチップ1と
第2のICチップ2のパッド11b,11′bから内部
回路への信号の伝達経路にある。パッド11a,11′
aに入力されるクロックが立ち下がったときはパッド1
1b,11′bに入力された信号は、チップ2のD型フ
リップフロップ12′に記憶され、次にクロック信号が
立ち下がるまで保持され、その保持された値が次段に伝
えられる。また、パッド11a,11′aに入力された
クロック信号が立ち上がったときは、パッド11b,1
1′bから入力された信号が、チップ1の入力バッファ
7の前にあるD型フリップフロップ12に記憶され、次
にクロックが立ち上がるまでこの記憶値が保持され、次
段に伝えられる。即ち、クロック信号の立ち上がりと立
ち下がりとで、パッド11b,11′bに印加された論
理値の記憶場所を異ならしめている。図3におけるD型
フリップフロップの他に、J−K型や、R−S型等も、
適宜使用される。
【0030】図4は本発明の第2の実施例の半導体装置
を示す断面図であり、図5は図4中の第1,第2のチッ
プの主表面を示す平面図である。
を示す断面図であり、図5は図4中の第1,第2のチッ
プの主表面を示す平面図である。
【0031】図4,図5において、この実施例は、第2
のチップ22の幅が第1のチップ21の幅の略半分とな
っていること以外は図1,図2の第1の実施例と共通し
ているため、この共通する部分の説明は省く。第2のチ
ップ22のパッド6は、第1のチップ21のパッド6と
それぞれ重なり合うように配列される。蓋5内の空洞に
は、絶縁性の柔軟性樹脂が充填されることもある。
のチップ22の幅が第1のチップ21の幅の略半分とな
っていること以外は図1,図2の第1の実施例と共通し
ているため、この共通する部分の説明は省く。第2のチ
ップ22のパッド6は、第1のチップ21のパッド6と
それぞれ重なり合うように配列される。蓋5内の空洞に
は、絶縁性の柔軟性樹脂が充填されることもある。
【0032】第2のチップ22の内部回路の規模は、第
1のチップ21の半分程度となる。例えば、第1のチッ
プ21が全加算器回路で構成されると、第2のチップ2
2は補数回路で構成される。
1のチップ21の半分程度となる。例えば、第1のチッ
プ21が全加算器回路で構成されると、第2のチップ2
2は補数回路で構成される。
【0033】さらに、図2で示されたようなゲート回路
を、チップ21,22にそれぞれ設け、制御リードでど
ちらかのチップを選択機能させる。第2のチップ22内
の補数回路の出力は、ゲート回路,バンプ4を介して、
再び第1のチップ21内に印加される。即ち、制御入力
リード3の論理レベルにより、第1のチップ21のみが
機能している場合は、全加算器として働き、第2のチッ
プ22の補数回路を介して第1のチップ21内に印加さ
れると減算器として働く。
を、チップ21,22にそれぞれ設け、制御リードでど
ちらかのチップを選択機能させる。第2のチップ22内
の補数回路の出力は、ゲート回路,バンプ4を介して、
再び第1のチップ21内に印加される。即ち、制御入力
リード3の論理レベルにより、第1のチップ21のみが
機能している場合は、全加算器として働き、第2のチッ
プ22の補数回路を介して第1のチップ21内に印加さ
れると減算器として働く。
【0034】この実施例によれば、左側のリード3は、
チップ21,22に各々形成されたバンプ4で挟まれた
形で接続されるが、右側のリード3はチップ21にのみ
形成されたバンプ4と接続されているため、この右側の
リード3を出力リードとして使用する場合等に設計上の
自由度が大きいばかりでなく、2つのチップが異なるサ
イズで積層でき、これを例えばゲートアレイに適用する
と、1つのシステムの実装面積を小さくでき、またゲー
トアレイとメモリとを組み合わせることが容易であり、
半導体ウェハをむだなく有効利用できるという効果もあ
る。
チップ21,22に各々形成されたバンプ4で挟まれた
形で接続されるが、右側のリード3はチップ21にのみ
形成されたバンプ4と接続されているため、この右側の
リード3を出力リードとして使用する場合等に設計上の
自由度が大きいばかりでなく、2つのチップが異なるサ
イズで積層でき、これを例えばゲートアレイに適用する
と、1つのシステムの実装面積を小さくでき、またゲー
トアレイとメモリとを組み合わせることが容易であり、
半導体ウェハをむだなく有効利用できるという効果もあ
る。
【0035】図6は本発明の第3の実施例の半導体装置
を示す断面図、図7は図6中の第1,第2のチップの主
表面を示す平面図である。
を示す断面図、図7は図6中の第1,第2のチップの主
表面を示す平面図である。
【0036】図6,図7において、この実施例は、第2
のチップ24の平面寸法が第1のチップ23の略半分と
なり、従って面積上では4分の1になっている。チップ
24内の各パッド25は、チップ23内の対応する位置
に設けられたパッド25と接続される。第1のチップ2
3の内部回路が、例えばメモリ回路となる場合は、この
メモリ回路内で発生した一部の不良メモリ箇所が置換さ
れて用いられる冗長メモリ回路を第2のチップ24に設
ける。上記不良メモリが実質的に発生しない場合には、
上記第2のチップ24を適宜省略できるという利便性も
ある。
のチップ24の平面寸法が第1のチップ23の略半分と
なり、従って面積上では4分の1になっている。チップ
24内の各パッド25は、チップ23内の対応する位置
に設けられたパッド25と接続される。第1のチップ2
3の内部回路が、例えばメモリ回路となる場合は、この
メモリ回路内で発生した一部の不良メモリ箇所が置換さ
れて用いられる冗長メモリ回路を第2のチップ24に設
ける。上記不良メモリが実質的に発生しない場合には、
上記第2のチップ24を適宜省略できるという利便性も
ある。
【0037】図8は本発明の第4の実施例の半導体装置
のブロック図である。図8において、この実施例は、第
2のメモリ41が第2のチップ内に構成され、この第2
のメモリ41と共通した第1のメモリ40及び一致検出
回路42が第1のチップ内に構成される。
のブロック図である。図8において、この実施例は、第
2のメモリ41が第2のチップ内に構成され、この第2
のメモリ41と共通した第1のメモリ40及び一致検出
回路42が第1のチップ内に構成される。
【0038】第1,第2のチップは、例えば図1に示す
ように、バンプ45を介して、互いに接続され、この接
続点からリード43,44が外部へ引き出される。リー
ド43は、読み出し/書き込みやクロック等の制御信号
が入力される制御リード46と、アドレス信号や数ビッ
トのデータ信号が入力される入力リード47とを備え
る。リード44は、データ信号が出力される出力リード
48を備える。一致検出回路42は、第1,第2のチッ
プ内の双方の各ビットの出力論理値を比較して一致する
か否かを検出し、さらに各ビットの一致不一致をまとめ
てすべて一致しているか否かを検出して出力リード49
に出力する回路である。一致検出回路42は、ANDゲ
ート,ORゲート,インバータの組み合わせで単位回路
が構成される。
ように、バンプ45を介して、互いに接続され、この接
続点からリード43,44が外部へ引き出される。リー
ド43は、読み出し/書き込みやクロック等の制御信号
が入力される制御リード46と、アドレス信号や数ビッ
トのデータ信号が入力される入力リード47とを備え
る。リード44は、データ信号が出力される出力リード
48を備える。一致検出回路42は、第1,第2のチッ
プ内の双方の各ビットの出力論理値を比較して一致する
か否かを検出し、さらに各ビットの一致不一致をまとめ
てすべて一致しているか否かを検出して出力リード49
に出力する回路である。一致検出回路42は、ANDゲ
ート,ORゲート,インバータの組み合わせで単位回路
が構成される。
【0039】データの書き込みの場合、リード43に印
加された入力信号は、第1,第2のメモリ40,41に
同時に入力されて、記憶される。データの読み出しの場
合には、第1,第2のメモリ40,41からの出力は、
一致検出回路42に入力され、ここですべて一致してい
れば、リード49は「0」レベルとなり、1ビットでも
不一致であれば「1」レベルとなる。この際、ICテス
タにおいてこの「1」レベルを利用して再度記憶し直し
て、再度比較し、それでも「1」レベルであれば、この
半導体装置は不良品として廃棄される。上記「1」レベ
ルが続いた場合には、警報音を発するようにするか、あ
るいは別のこの種の冗長用半導体装置に切り換える制御
を行ってもよい。
加された入力信号は、第1,第2のメモリ40,41に
同時に入力されて、記憶される。データの読み出しの場
合には、第1,第2のメモリ40,41からの出力は、
一致検出回路42に入力され、ここですべて一致してい
れば、リード49は「0」レベルとなり、1ビットでも
不一致であれば「1」レベルとなる。この際、ICテス
タにおいてこの「1」レベルを利用して再度記憶し直し
て、再度比較し、それでも「1」レベルであれば、この
半導体装置は不良品として廃棄される。上記「1」レベ
ルが続いた場合には、警報音を発するようにするか、あ
るいは別のこの種の冗長用半導体装置に切り換える制御
を行ってもよい。
【0040】この実施例によれば、従来のICテスタの
ように、期待値と比較する必要がなく、リード49の出
力レベルを検出するだけで不良品か良品かの判定ができ
る。
ように、期待値と比較する必要がなく、リード49の出
力レベルを検出するだけで不良品か良品かの判定ができ
る。
【0041】ここで、不良検出のリード49に、駆動回
路50を介して、赤色の発光ダイオード51を接続した
場合には、不良の半導体装置のみが赤色に発光するため
直ちに視認でき、交換上特に専門的知識を必要としない
という利便性がある。この場合には、駆動回路50は第
1のメモリ40のチップ内に組み込まれ、発光ダイオー
ド51は視認性の良好な容器の上面に光路が開口する。
この他に、駆動回路50,発光ダイオード51は、半導
体装置外即ちプリント配線板上に設けられてもよい。赤
色の発光ダイオードの他に、青又は緑色の発光ダイオー
ドを用いて、良品のみ発光させてもよい。
路50を介して、赤色の発光ダイオード51を接続した
場合には、不良の半導体装置のみが赤色に発光するため
直ちに視認でき、交換上特に専門的知識を必要としない
という利便性がある。この場合には、駆動回路50は第
1のメモリ40のチップ内に組み込まれ、発光ダイオー
ド51は視認性の良好な容器の上面に光路が開口する。
この他に、駆動回路50,発光ダイオード51は、半導
体装置外即ちプリント配線板上に設けられてもよい。赤
色の発光ダイオードの他に、青又は緑色の発光ダイオー
ドを用いて、良品のみ発光させてもよい。
【0042】このように、この場合には自己検査機能を
備えているから、メーカーサイドでの完成検査だけでな
く、ユーザーサイドでのメンテナンスが極めて容易に行
える。
備えているから、メーカーサイドでの完成検査だけでな
く、ユーザーサイドでのメンテナンスが極めて容易に行
える。
【0043】尚、この発光ダイオード51のかわりに、
所定電圧で溶断するヒューズを接続すれは非可逆的であ
るから、点検の際に、どの半導体装置が一時的に不良状
態になっていたかが不明となる心配がない。
所定電圧で溶断するヒューズを接続すれは非可逆的であ
るから、点検の際に、どの半導体装置が一時的に不良状
態になっていたかが不明となる心配がない。
【0044】機能的に共通する第1,第2のメモリ4
0,41を並行運転する素子の用途としては、高速エレ
ベータの制御コンピュータ等の部品が挙げられる。この
ような所では、生命上の危険性があるため、上述した高
信頼性の半導体装置が適している。
0,41を並行運転する素子の用途としては、高速エレ
ベータの制御コンピュータ等の部品が挙げられる。この
ような所では、生命上の危険性があるため、上述した高
信頼性の半導体装置が適している。
【0045】以上の通り、この実施例は、メーカーサイ
ドでもユーザーサイドでも利便性が高い。メーカーサイ
ドでは、不良の半導体装置を出荷してしまう危険性が低
く、ユーザーサイドでは不良状態となった素子を直ちに
特定できるので、メンテナンスが迅速に行える。
ドでもユーザーサイドでも利便性が高い。メーカーサイ
ドでは、不良の半導体装置を出荷してしまう危険性が低
く、ユーザーサイドでは不良状態となった素子を直ちに
特定できるので、メンテナンスが迅速に行える。
【0046】
【発明の効果】以上説明した通り、本発明によれば、リ
ードの一本追加するだけで、複数の半導体チップを適宜
選択するように制御することができ、また時分割手段を
用いた場合には複数の半導体チップを交互に機能させる
ことができ、回路規模に応じたチップサイズを選ぶこと
もでき、自己検査機能を持たせることができるから検査
及びメンテナンスが極めて容易となり、高信頼性を備え
た半導体装置が得られる。
ードの一本追加するだけで、複数の半導体チップを適宜
選択するように制御することができ、また時分割手段を
用いた場合には複数の半導体チップを交互に機能させる
ことができ、回路規模に応じたチップサイズを選ぶこと
もでき、自己検査機能を持たせることができるから検査
及びメンテナンスが極めて容易となり、高信頼性を備え
た半導体装置が得られる。
【図1】本発明の第1の実施例の半導体装置の断面図で
ある。
ある。
【図2】図1内のチップの主表面を示す平面図である。
【図3】図2の回路とは異なる例を示す回路図である。
【図4】本発明の第2の実施例の断面図である。
【図5】図4内のチップの主表面を示す平面図である。
【図6】本発明の第3の実施例の断面図である。
【図7】図6内のチップの主表面を示す平面図である。
【図8】本発明の第4の実施例の断面図である。
【図9】従来の半導体装置の断面図である。
【図10】図9内のチップの主表面を示す平面図であ
る。
る。
【図11】図9の半導体装置をパッケージした状態を示
す断面図である。
す断面図である。
1 第1のICチップ 2 第2のICチップ 3,32,43,44,46,47,48 リード 4,31,45 バンプ 5 樹脂蓋 6,6a,6b,6c,6′a,6′b,6′c,11
a,11b,11′a,11′b,25,37,37
a,37b パッド 7 入力バッファ 8 出力バッファ 9,9′ ANDゲート 10 NOTゲート 12,12′ D型フリップフロップ 21,22,23,24,34,35 チップ 33 テープ状フィルム 38 配線 40,41 メモリ 42 一致検出回路 50 駆動回路 51 発光ダイオード
a,11b,11′a,11′b,25,37,37
a,37b パッド 7 入力バッファ 8 出力バッファ 9,9′ ANDゲート 10 NOTゲート 12,12′ D型フリップフロップ 21,22,23,24,34,35 チップ 33 テープ状フィルム 38 配線 40,41 メモリ 42 一致検出回路 50 駆動回路 51 発光ダイオード
Claims (4)
- 【請求項1】 第1,第2の半導体チップの主表面同士
が対向する状態で、前記第1,第2の半導体チップが容
器内に封入され、前記第1,第2の半導体チップの主表
面にそれぞれ形成された多数の突起電極のうち対向する
突起電極の間で、これら対向する突起電極に接続するリ
ードをそれぞれ設け、前記リードを前記容器の外へ導出
してなる半導体装置において、前記第1,第2の半導体
チップのうちどちらかの半導体チップを選択するゲート
手段を前記第1,第2の半導体チップに設け、前記リー
ドのひとつは前記ゲート手段を制御する入力が印加され
るリードであり、前記突起電極に出力が接続された論理
回路の出力を高インピーダンス状態にする制御信号を、
前記ゲート手段を制御する入力から得る制御回路を前記
第1,第2の半導体チップ内に形成したことを特徴とす
る半導体装置。 - 【請求項2】 第1,第2の半導体チップの主表面同士
が対向する状態で、前記第1,第2の半導体チップが容
器内に封入され、前記第1,第2の半導体チップの主表
面にそれぞれ形成された多数の突起電極のうち対向する
突起電極の間で、これら対向する突起電極に接続する第
1のリードをそれぞれ設け、前記リードを前記容器の外
へ導出してなる半導体装置において、前記第1,第2の
半導体チップのうちどちらかの半導体チップを選択する
ゲート手段を前記第1,第2の半導体チップに設け、前
記第1のリードのひとつは前記ゲート手段を制御する入
力が印加されるリードであり、前記第1,第2の半導体
チップの外形寸法が互いに異なり、前記第1,第2の半
導体チップの主表面にそれぞれ形成された突起電極のう
ち一方の突起電極と接続する第2のリードを設け、前記
第2のリードを前記容器の外へ導出したことを特徴とす
る半導体装置。 - 【請求項3】 第1,第2の半導体チップの主表面同士
が対向する状態で、前記第1,第2の半導体チップが容
器内に封入され、前記第1,第2の半導体チップの主表
面にそれぞれ形成された突起電極のうち少なくとも一方
の突起電極と電気的に接続された多数のリードを前記容
器の外へ導出してなる半導体装置において、前記第1の
半導体チップはメモリからなる内部回路を備え、前記第
2の半導体チップは前記メモリと共通するメモリと、こ
のメモリと前記メモリとからそれぞれ読み出されたデー
タが互いに一致するかを判定して前記リードに出力する
判定手段とを備えたことを特徴とする半導体装置。 - 【請求項4】 前記判定手段における判定結果を表示す
る手段を前記容器に設けた請求項3記載の半導体装置。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP5273340A JP2526511B2 (ja) | 1993-11-01 | 1993-11-01 | 半導体装置 |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP5273340A JP2526511B2 (ja) | 1993-11-01 | 1993-11-01 | 半導体装置 |
Publications (2)
Publication Number | Publication Date |
---|---|
JPH07130949A JPH07130949A (ja) | 1995-05-19 |
JP2526511B2 true JP2526511B2 (ja) | 1996-08-21 |
Family
ID=17526533
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP5273340A Expired - Lifetime JP2526511B2 (ja) | 1993-11-01 | 1993-11-01 | 半導体装置 |
Country Status (1)
Country | Link |
---|---|
JP (1) | JP2526511B2 (ja) |
Families Citing this family (7)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
KR100277185B1 (ko) * | 1998-02-09 | 2001-02-01 | 김영환 | 스택칩패키지 |
JPH11307719A (ja) | 1998-04-20 | 1999-11-05 | Mitsubishi Electric Corp | 半導体装置 |
KR100333384B1 (ko) | 1999-06-28 | 2002-04-18 | 박종섭 | 칩 사이즈 스택 패키지 및 그의 제조방법 |
DE10044148A1 (de) * | 2000-09-06 | 2002-03-21 | Infineon Technologies Ag | Elektronisches Bauteil mit gestapelten Bausteinen und Verfahren zu seiner Herstellung |
JP2003273317A (ja) * | 2002-03-19 | 2003-09-26 | Nec Electronics Corp | 半導体装置及びその製造方法 |
DE10303463B4 (de) | 2003-01-29 | 2006-06-14 | Infineon Technologies Ag | Halbleiterbauelement mit wenigstens zwei in einem Gehäuse integrierten und durch einen gemeinsamen Kontaktbügel kontaktierten Chips |
KR100588337B1 (ko) * | 2005-02-11 | 2006-06-09 | 삼성전자주식회사 | 동일한 기능의 복수개 패드를 채용한 반도체 장치 및 이를이용한 멀티 칩 패키지 |
Family Cites Families (2)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPS60254762A (ja) * | 1984-05-31 | 1985-12-16 | Fujitsu Ltd | 半導体素子のパツケ−ジ |
JPH0746750B2 (ja) * | 1986-05-30 | 1995-05-17 | 株式会社日立製作所 | 電子回路 |
-
1993
- 1993-11-01 JP JP5273340A patent/JP2526511B2/ja not_active Expired - Lifetime
Also Published As
Publication number | Publication date |
---|---|
JPH07130949A (ja) | 1995-05-19 |
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Legal Events
Date | Code | Title | Description |
---|---|---|---|
A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 Effective date: 19960409 |