JP2022098498A - 半導体構造体および方法（各層に不均一な厚さを有する３次元漏斗状スピン・トランスファ・トルクｍｒａｍセル） - Google Patents
半導体構造体および方法（各層に不均一な厚さを有する３次元漏斗状スピン・トランスファ・トルクｍｒａｍセル） Download PDFInfo
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Abstract
【課題】二重磁気トンネル接合を有する漏斗形状スピン・トランスファ・トルク（ＳＴＴ）磁気抵抗ランダム・アクセス・メモリ（ＭＲＡＭ）デバイスを提供するための手法を提供する。【解決手段】本手法は、半導体デバイスへの接続部上に金属ピラーを設けることを含む。本手法は、金属ピラー上および金属ピラーに隣接する第１の層間誘電体の一部上に第１の基準層を設けることを含む。本手法は、第１の基準層上に第１のトンネル障壁を設け、第１のトンネル障壁層上に自由層を設けることを含む。本手法は、漏斗形状スピン・トランスファ・トルクＭＲＡＭデバイスの半導体構造体の自由層上に第２のトンネル障壁を設け、第２のトンネル障壁上に第２の基準層を設けることを含む。【選択図】図９
Description
本発明は、一般に、半導体メモリ・デバイス技術の分野に関し、より詳細には、磁気抵抗ランダム・アクセス・メモリ・デバイスに関する。
磁気抵抗ランダム・アクセス・メモリ（ＭＲＡＭ）は、シリコン・ベースの相補型シリコン酸化物半導体（ＣＭＯＳ）と磁気トンネル接合（ＭＴＪ）技術の融合に基づいており、現在、ＳＲＡＭ、ＤＲＡＭ、フラッシュなどを含む他の市販のメモリタイプよりも書込み／読取り速度、消費電力、および寿命の点で多くの利点を有する有望な不揮発性メモリ技術である。従来のＭＲＡＭデバイスは、中間の非磁性トンネル障壁層によって分離された磁性層を有する磁気トンネル接合（ＭＴＪ）構造を含む。デジタル情報は、メモリ素子に記憶することができ、磁化ベクトルの方向によって表すことができる。ＭＴＪに印加される電流に応答して、磁気メモリ素子は、異なる抵抗値を示し、ＭＲＡＭデバイスが、磁気メモリ素子に記憶された情報を提供することを可能にする。典型的には、ＭＲＡＭデバイスは、ＭＲＡＭデバイスにアクセスすることができる電界効果トランジスタ（ＦＥＴ）と共に製造されることがある。
ＭＲＡＭ技術における最近の開発では、ＭＲＡＭデバイスの形成にスピン・トランスファ・トルク（ＳＴＴ）を利用する。ＳＴＴＭＲＡＭデバイスは、メモリ・アレイにビットを書き込むために、ＭＴＪの自由層の磁気状態を変化させるように偏極電流で電子のスピンを操作する垂直ＭＴＪを用いて形成される。ＳＴＴＭＲＡＭデバイスは、スピン・トランスファ・スイッチングを利用して、１つの層内のスピン整列またはスピン偏極した電子が第２の層上に流れるときにトルクを生成し、第２の層内のスピンをスイッチングする。
本発明の実施形態は、垂直磁気異方性（ＰＭＡ）を有するスピン・トランスファ・トルク（ＳＴＴ）磁気抵抗ランダム・アクセス・メモリ（ＭＲＡＭ）デバイスを形成する従来の構造および方法が、多くの技術的課題を提示することを認識する。本発明の実施形態は、ＰＭＡを有する従来のＳＴＴＭＲＡＭが、高ＰＭＡと低ダンピングの両方を同時に達成することが困難であるため、スイッチング効率が低いことを認識する。高ＰＭＡ材料は通常、重金属酸化物を含み、重金属酸化物の強いスピン軌道結合により高いダンピングを有し、一方、低ダンピング材料は、ＭｇＯの層などの障壁層で機能するのに十分な強度のＰＭＡを提供しない。基準層によって供給されるスピン・トランスファ・トルクは、最初の強磁性層にのみ作用し、追加のＭｇＯ／強磁性体界面を有する複合自由層全体をスイッチングするには十分な大きさではないため、ＭｇＯ／強磁性体界面の数を増やすことによって高いＰＭＡを達成するという第２の方法も機能しない。
本発明の実施形態は、単一または二重の磁気トンネル接合を有する漏斗形状スピン・トランスファ・トルク（ＳＴＴ）磁気抵抗ランダム・アクセス・メモリ（ＭＲＡＭ）デバイスの構造を提供する。半導体構造体は、半導体デバイスへの接続部上に金属ピラーを含む。半導体構造体は、金属ピラー壁上および金属ピラーに隣接する第１の層間誘電体の一部上に第１の基準層を含む。半導体構造体は、第１の基準層上の第１のトンネル障壁、および第１のトンネル障壁層上の自由層を含む。加えて、半導体構造体は、自由層上の第２のトンネル障壁、および第２のトンネル障壁上の第２の基準層を含む。
本発明の実施形態は、磁気抵抗ランダム・アクセス・メモリ（ＭＲＡＭ）デバイスを形成する方法を提供する。本方法は、層間誘電体層上および金属ピラー上に自由層を堆積させる段階を含む。金属ピラーは、傾斜側面を有し、半導体デバイスへのコンタクトの上にある。本方法は、自由層の上にトンネル障壁層を堆積させる段階を含む。本方法は、トンネル障壁層の上に基準層を堆積させる段階を含む。さらに、本方法は、自由層、トンネル障壁層、基準層の水平部分、および金属ピラーに隣接する層間誘電体の頂部を除去し、基準層の残りの部分の上にコンタクトを形成する段階を含む。
本発明の様々な実施形態の上記および他の態様、特徴、ならびに利点は、添付の図面と併せて得られる以下の説明からより明らかになるであろう。
本発明の実施形態は、垂直磁気異方性（ＰＭＡ）を有するスピン・トランスファ・トルク（ＳＴＴ）磁気抵抗ランダム・アクセス・メモリ（ＭＲＡＭ）デバイスを形成する従来の構造および方法が、多くの技術的課題を提示することを認識する。本発明の実施形態は、ＰＭＡを有する従来のＳＴＴＭＲＡＭが、高ＰＭＡと低ダンピングの両方を同時に達成することが困難であるため、スイッチング効率が低いことを認識する。高ＰＭＡ材料は通常、重金属酸化物を含み、重金属酸化物の強いスピン軌道結合により高いダンピングを有し、一方、低ダンピング材料は、ＭｇＯの層などの障壁層で機能するのに十分な強度のＰＭＡを提供しない。基準層によって供給されるスピン・トランスファ・トルクは、最初の強磁性層にのみ作用し、追加のＭｇＯ／強磁性体界面を有する複合自由層全体をスイッチングするには十分な大きさではないため、ＭｇＯ／強磁性体界面の数を増やすことによって高いＰＭＡを達成するという第２の方法も機能しない。
本発明の実施形態は、ＰＭＡを有する従来のＳＴＴＭＲＡＭが、ＳＴＴＭＲＡＭデバイスのサイズが減少する場合にＭＴＪの自由層と基準層の両方においてＰＭＡが減少することを示すことを認識する。サイズが非常に小さいＳＴＴＭＲＡＭデバイスでは、自由層と基準層の両方が不安定になる。基準層の不安定さは、深いＷＥＲフロア・レベルで書き込みエラーを引き起こす可能性がある。不安定な自由層は、保持エラーを引き起こす可能性がある。本発明の実施形態は、ＰＭＡを有する従来のＳＴＴＭＲＡＭでは、これらの不安定性は、より小さなＳＴＴＭＲＡＭにおいてより強く、したがって、非常に小さい相補型金属酸化物半導体（ＣＭＯＳ）ベースのデバイスまたはトランジスタを用いたＳＴＴＭＲＡＭのスケーリングが困難になり、もしくは制限され、またはその両方になることを認識する。
本発明の実施形態は、ＰＭＡを有する従来のＳＴＴＭＲＡＭがまた、基準層に非常に複雑な構造を必要とする可能性があることを認識する。本発明の実施形態は、ＰＭＡを有する従来のＳＴＴＭＲＡＭが、基準層から来て自由層に作用する局所的な磁場を最小限に抑えるために、複数の磁性材料層を有する合成反強磁性体（ＳＡＦ）を一般に利用することを認識する。基準層を形成するために合成反強磁性層のような多層の材料を堆積させることは、製造プロセスを複雑にし、コストを増加させ、歩留まりを低下させる。加えて、良好なＰＭＡおよび安定性を確保するために、基準層は、非常に厚くなる。
本発明の実施形態は、ＰＭＡを有する従来のＳＴＴＭＲＡＭが、高い磁気抵抗比（ＭＲ）および高速ＳＴＴスイッチングの両方を達成するのが困難であることを認識する。データを読み取る優れた能力を提供する高ＭＲ材料は、通常、ＳＴＴスイッチング速度を制限する高い磁気モーメントを有する。結果として、本発明の実施形態は、ＰＭＡを有する従来のＳＴＴＭＲＡＭが、スイッチング速度を向上させるために低ＭＲ材料が使用される場合、効果的な読取り能力も提供する高速スイッチング・デバイスを提供するのが困難であることを認識する。理想的には、磁気飽和度が高く、厚さが薄い（例えば、５～２０オングストロームの範囲の）材料は、優れた読取り能力と共により高速のスイッチング速度を提供することができる。
本発明の実施形態は、所与のサイズのＣＭＯＳトランジスタ電流に対するＰＭＡを有する従来のＳＴＴＭＲＡＭが、ＭＲＡＭデバイスのＭＴＪ面積、より具体的には、ＭＴＪの平方ミクロン単位の面積当たりのオーム単位の抵抗に密接に関連していることを認識する。本発明の実施形態は、より小さなＭＴＪが、ＣＭＯＳトランジスタのより小さな電流に適合するためにより薄いトンネル障壁層を有する必要があるため、ＰＭＡを有する従来のＳＴＴＭＲＡＭが、ＣＭＯＳトランジスタのサイズおよび関連する電流によって制限されることを認識する。本発明の実施形態は、トンネル障壁の最適化もしくは厚さまたはその両方が、ＣＭＯＳ選択トランジスタのサイズのために制限されることを認識する。
本発明の実施形態は、ＰＭＡを有する従来のＳＴＴＭＲＡＭが、一般に、基準層の上方に自由層を有するメモリ・セルを形成することが制限されることを認識する。本発明の実施形態は、特に基準層が、複数の磁性材料層を有するＳＡＦである場合、ＭｇＯで構成されるトンネル障壁層の上方に安定した基準層を形成することが困難であることを認識する。このため、ＰＭＡを有するほとんどの従来のＳＴＴＭＲＡＭでは、自由層が、一般に基準層の上方にある。しかしながら、本発明の実施形態は、トンネル障壁層の上方に基準層を有することが、ｎ型ＣＭＯＳトランジスタとのより良好な電気的整合を提供し、より良好なデバイス磁気およびより良好なスイッチング効率を有する、より平滑なトンネル障壁層を提供することを認識する。
本発明の実施形態は、ＰＭＡを有する従来のＳＴＴＭＲＡＭの最も効率的なＭＲＡＭ設計は、２つの基準層と、自由層を有する２つのトンネル障壁層とを含む二重ＭＴＪ（ＤＭＴＪ）設計とすることができ、第１の基準層および第１のトンネル障壁層がそれらの上方に、かつ第２の基準層およびトンネル障壁の下方に自由層を有することを認識する。ＰＭＡを有する従来のＳＴＴＭＲＡＭでは、ＳＡＦを必要とする様々な基準層に多数の磁性層を形成することは、極めて困難になる。
本発明の実施形態は、ＳＴＴＭＲＡＭデバイスのための新しいＭＲＡＭ幾何学形状と、漏斗状の半導体構造体を使用して新しいＳＴＴＭＲＡＭデバイスを形成する方法とを提供する。本発明の実施形態は、非常に均一な堆積プロセスを使用する。半導体基板表面が金属ピラー構造を含む３次元表面であるウエハ表面上方で半導体基板表面にわたって高度に平行なビームによる物理的気相堆積またはイオン・ビーム堆積を使用すると、半導体基板表面の３次元的な性質に起因して各層内部の厚さが不均一になる。漏斗状ＳＴＴＭＲＡＭデバイスを形成する方法は、磁気トンネル接合（ＭＴＪ）構造の各層の内部に可変の厚さを生成する。ＭＴＪを有する漏斗状ＳＴＴＭＲＡＭは、中間の非磁性トンネル障壁層によって分離された強磁性層を有する。漏斗状ＳＴＴＭＲＡＭデバイスは、金属ピラーの上方の漏斗の側面上のＭＴＪ層のそれぞれの材料厚と、半導体基板またはウエハ表面に平行な表面上にあるＭＴＪの各層の材料厚とが異なるＭＴＪを含む。新しい漏斗状ＳＴＴＭＲＡＭデバイスを使用する本発明の実施形態は、ＭＴＪの各層を異なる厚さとすることができ、加えて、ＭＴＪの各層内部に異なる厚さを提供することができる。
新しい漏斗状ＳＴＴＭＲＡＭ構造体および漏斗状ＭＲＡＭ構造体を形成する方法を使用する本発明の実施形態は、上記の従来のＳＴＴＭＲＡＭ技術に関連付けられた課題のそれぞれを克服または改善しながら、効率的で高いスイッチング速度を提供することができる漏斗状ＳＴＴＭＲＡＭデバイスを提供する。ＭＴＪ層の各層内部の不均一な厚さは、ＭＴＪの層に斜めの堆積角度を使用することによって生じる。ＭＴＪスタックの様々な層について、斜めの堆積角度は、堆積させるＭＴＪスタックの層に応じて変化する。本発明の実施形態は、ＣＭＯＳデバイスまたはトランジスタへの接続部またはコンタクト上に直接形成することができる漏斗状ＳＴＴＭＲＡＭデバイスを提供する。
漏斗管の高さに対する漏斗管の半径の特定の比率およびＭＴＪ内の磁性層のそれぞれの適切な厚さを用いた新しい漏斗状ＳＴＴＭＲＡＭデバイスを使用する本発明の実施形態は、漏斗状ＳＴＴＭＲＡＭデバイス構造内に渦状態を有することができる。渦状態は、局所的な磁化ベクトルが漏斗状の管の平面内でカールし、漏斗状の管の上面と下面に平行である、閉じた磁束構造である。漏斗状ＳＴＴＭＲＡＭ構造体の渦状態は、エネルギー的に安定であり、さらに広範囲の温度にわたって適切な保持力を提供する。漏斗状ＳＴＴＭＲＡＭデバイスにおいて閉じた磁束渦状態を用いて、漏斗状ＳＴＴＭＲＡＭデバイスの短いナノ漏斗を使用することは、スピン・トランスファ・トルクが交換力（ｅｘｃｈａｎｇｅ ｆｏｒｃｅ）のみに打ち勝ち、ビットを反転させることができる動的な磁壁を形成することを可能にする。この場合、超常磁性（ｓｕｐｅｒｐａｒａｍａｇｎｅｔｉｓｍ）またはスピン量子トンネリングによってのみ制限される１～５ナノメートルの範囲の非常に小さいまたは極めて小さい漏斗状ＳＴＴＭＲＡＭデバイスにおいて、良好なビット保持力が維持される。
漏斗状ＳＴＴＭＲＡＭデバイス内に渦状態が存在するため、本発明の実施形態は、重金属または多重極ＭｇＯ／強磁性体界面を有するＰＭＡ材料を必要としない。本発明の実施形態は、Ｃｏ２５Ｆｅ７５またはＦｅ５０Ｎｉ５０などの低ダンピング磁性材料を用いて、新しい漏斗状ＳＴＴＭＲＡＭデバイスを形成する。漏斗状ＳＴＴＭＲＡＭデバイスに低ダンピング磁性材料を使用することで、高いスイッチング効率および速度が可能になる。さらに、渦状態を形成する閉じた磁束構造は、小さいメモリ・セルおよび非常に小さいメモリ・セルで漏斗状ＳＴＴＭＲＡＭデバイス構造に良好な磁気保持力を実現する。このようにして、本発明の実施形態は、ＰＭＡまたはＰＭＡ材料を必要とすることなく高速スイッチングおよび良好なＭＲ信号を得るために、自由層として様々な組成のＣｏＦｅＢ（ＣＢＦ）材料でラミネートされた低磁気モーメント材料を有する漏斗状ＳＴＴＭＲＡＭデバイスを提供する。本発明の実施形態により、漏斗状管の縁部で低い局所磁場を維持しながら、良好な交換磁化または高い磁化を有する漏斗状ＳＴＴＭＲＡＭデバイスを使用することが可能になる。
本発明の実施形態は、自由層と基準層の両方に渦状態を有する漏斗状ＳＴＴＭＲＡＭデバイスを提供する。自由層管は、比較的短く、漏斗状ＳＴＴＭＲＡＭデバイスの寸法よりも長い交換長を有する。具体的には、モデリングから、漏斗管の半径に対する漏斗管の高さのアスペクト比が約１．８１未満である漏斗状ＳＴＴＭＲＡＭデバイスでは、ナノ漏斗の局所磁化が漏斗内でカールしている。この場合、渦状態の漏斗状ＳＴＴＭＲＡＭデバイスは、閉じた磁束を有する。自由層と基準層の両方の渦状態は、自由層と基準層との間の静磁気結合を最小限に抑え、それによって、自由層のＳＴＴ動的反転を単純化する。加えて、薄い自由層を有する短いナノ漏斗は、ＳＴＴスイッチング中に漏斗管の外周に沿ったネール壁（Ｎｅｅｌ ｗａｌｌ）の生成および伝播にエネルギー的に有利である。局所的な磁気方向がナノチューブ壁に沿ってカールしている場合、ＳＴＴスイッチングを高速かつ効率的にすることができ、加えて、熱ゆらぎによる渦構造全体の自発的な反転が非常に起こりにくいかまたは困難であるため、ビット保持力が良好である。
本発明の実施形態は、基準層の頂部に自由層を有する漏斗状ＳＴＴＭＲＡＭデバイスを構築する能力と、自由層の上方または頂部に基準層を有する逆ＳＴＴＭＲＡＭデバイスを構築する能力の両方を提供する漏斗状ＳＴＴＭＲＡＭデバイスを提供する。本発明の実施形態は、安定した両方の基準層と、所与の量の磁気体積に対して可能な限り最も高い保持力を有する自由層とを有する二重ＭＴＪ（ＤＭＴＪ）デバイス構造を有する漏斗状ＳＴＴＭＲＡＭデバイスを提供する。加えて、本発明の実施形態は、より薄くかつより容易に製造することができる非ＳＡＦ基準層を有するＳＴＴＭＲＡＭデバイスを形成する方法を提供し、したがって、様々な従来のＳＴＴＭＲＡＭ設計よりも有利である。
特許請求される構造および方法の詳細な実施形態が本明細書に開示される。以下に説明する方法の段階は、半導体デバイスなどの集積回路を製造するための完全なプロセスフローを形成するものではない。本実施形態は、ＭＲＡＭデバイスのために当技術分野で現在使用されている集積回路製造技術と併せて実施することができ、説明される実施形態を理解するために必要なだけの、一般的に実施されるプロセス段階が含まれている。図は、製造後のＭＲＡＭデバイスの断面部分を表しており、縮尺通りに描かれているわけではなく、代わりに、説明される実施形態の特徴を説明するために描かれている。本明細書に開示される具体的な構造および機能的な詳細は、限定的なものとして解釈されるべきではなく、単に、本開示の方法および構造を様々に用いることを当業者に教示するための代表的な基礎として解釈されるべきである。説明では、よく知られている特徴および技術の詳細は、提示された実施形態を不必要に不明瞭にすることを回避するために省略されることがある。
本明細書における「一実施形態」、「他の実施形態」、「別の実施形態」、「ある実施形態」などへの言及は、記載されている実施形態が特定の特徴、構造、または特性を含み得ることを示すが、すべての実施形態が必ずしも特定の特徴、構造、または特性を含み得るとは限らない。さらに、そのような言い回しは、必ずしも同じ実施形態に言及しているわけではない。さらに、特定の特徴、構造、または特性が、ある実施形態に関連して記載されている場合、明示的に記載されているかどうかにかかわらず、他の実施形態に関連してそのような特徴、構造、または特性に影響を与えることは、当業者の知識の範囲内であることが理解される。
以降の説明の目的のために、用語「上部」、「下部」、「右」、「左」、「垂直」、「水平」、「頂部」、「底部」およびそれらの派生語は、図面において方向付けされているように、開示された構造および方法に関連するものとする。「上にある」、「頂部に」、「の上に」、「上に」、「上に配置された」または「頂部に配置された」という用語は、第１の要素が第２の要素上に存在し、界面構造などの介在要素が第１の要素と第２の要素との間に存在してもよいことを意味する。「直接接触」という用語は、第１の要素と第２の要素とが、この２つの要素の界面に中間の導電層、絶縁層、または半導体層なしで接続されていることを意味する。
本発明の実施形態の提示を不明瞭にしないために、以下の詳細な説明では、当技術分野で知られている処理段階、材料、または動作の一部は、提示および例示の目的で一緒に組み合わされていることがあり、場合によっては、詳細に説明されていないことがある。加えて、簡潔にするために、そして本発明の要素の特有の特徴に焦点を合わせ続けるために、以前に論じた材料、プロセス、および構造の説明は、後続の図に関して繰り返されないことがある。他の事例では、知られているいくつかの処理段階または動作は、説明されないことがある。以下の説明は、むしろ本発明の様々な実施形態の特有の特徴または要素に焦点を合わせていることを理解されたい。本発明の目的のために、漏斗状ＳＴＴＭＲＡＭデバイスおよび漏斗形状ＳＴＴＭＲＡＭデバイスという用語は、同一または交換可能であるとみなされる。
図１は、本発明の一実施形態による、漏斗状または漏斗形状ＳＴＴＭＲＡＭデバイスを形成するために使用される金属ピラーの断面図である。図示するように、図１は、半導体ウエハの上方の半導体構造体の一部の表面などの表面上に、または半導体ウエハ（図１には図示せず）の一部上に、金属ピラーを含み、図１に示すように、水平表面に対する金属ピラーの外壁の角度は、角度αであり、堆積角度θ１およびθ２は、水平表面に垂直または直角の基準方向に対して斜めの堆積角度を示す。様々な実施形態において、角度αは、金属ピラーを形成するための半導体基板またはウエハ（図示せず）の水平表面から９０度～４５度の範囲にある。金属ピラーは、頂部が平坦な漏斗状形状または扁平な円錐形状を有する。堆積角度θ１およびθ２は、斜めの堆積角度である。堆積角度θ１およびθ２は、半導体基板またはウエハ表面に垂直な方向（またはウエハ表面に直角な方向）に対して測定される。様々な実施形態において、堆積角度θ１は、金属ピラー上の自由層および１つまたは複数の基準層の堆積に使用され、一方、堆積角度θ２は、トンネル障壁材料の堆積に使用される。半導体ウエハ（図示せず）は、図１～図９を参照して論じられる漏斗状ＳＴＴＭＲＡＭデバイスの様々な層の堆積中に回転する。
図２は、本発明の一実施形態による、金属ピラー１０上に自由層２を形成した後の半導体構造体２００の断面図である。図示するように、図２は、層間誘電体（ＩＬＤ８）、コンタクト９、金属ピラー１０、および金属ピラー１０上に堆積させた自由層２を含む。様々な実施形態において、ＩＬＤ８は、半導体基板または半導体ウエハ（図示せず）内の半導体デバイス（図示せず）の上方にある。ＩＬＤ８は、電気的絶縁のために半導体デバイスの上に堆積させたＳｉＯ２などの任意の誘電体材料とすることができる。ＩＬＤ８は、半導体ウエハ（図示せず）の上方に頂部水平表面を有する。様々な実施形態において、コンタクト９は、ＣＭＯＳトランジスタなどの、下にある半導体デバイスへのビアまたは金属接続である。一部の実施形態では、コンタクト９は、半導体デバイスのソース／ドレインまたはソース／ドレイン・コンタクトと直接接触している。
様々な実施形態において、金属ピラー１０は、ＩＬＤ８の頂面に対して角度αでコンタクト９の真上に形成される。前述したように、角度αは、９０度～４５度の範囲にある。例えば、図２～図９に示す漏斗状ＳＴＴＭＲＡＭ構造体の典型的な角度αは、特に明記しない限り、各層について論じる典型的な厚さに対して８０度の範囲内にすることができる。図２に示すように、金属ピラー１０は、金属ピラー１０に対して漏斗状の形状を形成する平坦な頂部を有するが、金属ピラーの頂部は、丸みを帯びていてもよい。様々な実施形態において、金属ピラー１０の典型的な高さは、４ｎｍ～４０ｎｍの範囲にあるが、これらの高さに限定されない。
様々な実施形態において、自由層２は、半導体構造体２００を含む半導体基板またはウエハ（図示せず）を半導体ウエハ表面に垂直な軸の周りで回転またはスピンさせながら、堆積角度θ１で堆積させた磁性材料の層である。図１に関して前述したように、斜めの堆積角度（すなわち、堆積角度θ１）は、典型的には、半導体ウエハ表面に垂直な方向を基準として、またはその方向に対して測定されて、７０～８０度の範囲内にすることができるが、堆積角度θ１は、これらの角度に限定されない。様々な実施形態において、半導体基板またはウエハの回転は、金属ピラー１０の側面に沿って材料を均一に堆積させることを確実にする。様々な実施形態において、原子の流れは、例えば、物理的気相堆積（ＰＶＤ）またはイオン・ビーム堆積（ＩＢＤ）を用いて、金属ピラー１０およびＩＬＤ８の頂面の上に堆積する。
堆積角度θ１を使用する自由層２の斜め堆積は、半導体構造体２００の水平表面上の自由層２の堆積層の厚さと比較した場合、金属ピラー１０の側面上に２つの異なる厚さの自由層２の堆積層をもたらす。様々な実施形態において、自由層２は、金属ピラー１０の側面上ではより厚く、金属ピラー１０の頂部上およびＩＬＤ８上でははるかに薄い。例えば、７０～８０度の範囲にある堆積角度θ１では、金属ピラー１０の側面上の自由層２の厚さは、約１５～２５オングストロームであるが、ＩＬＤ８の頂面上および金属ピラー１０の頂部上の自由層２の厚さは、３～５オングストロームの範囲にある。８０度の堆積角度θ１では、金属ピラー１０の側面上の自由層２の厚さは、水平表面上（例えば、金属ピラー１０の頂部上、および半導体ウエハ表面（図示せず）の上方のＩＬＤ８の露出した水平表面上）の自由層２の厚さの約５倍である。異なる堆積パラメータまたは異なる角度αの金属ピラー１０を使用する他の例では、自由層２の厚さは、金属ピラー１０の側面上で１０～５０オングストロームの範囲にすることができる。自由層２の傾斜堆積の結果として、ＩＬＤ８表面上およびピラー１０の頂部上に位置する自由層２の部分は、水平表面上に堆積させた材料の層が極めて薄いため、本質的に非導電性である。その結果、自由層２の水平部分では、わずかなまたは無視できるほどの電流しか流れない。加えて、自由層２の非常に薄い水平部分には、本質的に磁化がほとんどまたはまったくなく、したがって、非強磁性層のようにふるまう。したがって、自由層２の薄い水平部分は、ピラー１０の傾斜側壁上に位置する自由層２の厚い部分の磁気特性を乱さない。
自由層２は、組成および厚さが異なる様々な磁性材料で構成することができる。例えば、自由層２は、１０～５０オングストロームの厚さの範囲を有するコバルト、鉄、およびホウ素（ＣＦＢ）の１つまたは複数の組成物であってもよい。別の例では、自由層２は、漏斗状ＳＴＴＭＲＡＭデバイスの高速スイッチングを提供するために、高ＭＲ用のＣＦＢと低ダンピング用のＣｏ２５Ｆｅ７５との二重層であってもよい。他の例では、自由層２は、ＣｏＸまたはＦｅＸとすることができ、ここで、Ｘは、Ｌｉ、Ｂｅ、Ｍｇ、Ａｌまたは任意の遷移金属（ｔｒａｎｓｉｔｉｏｎ ｍｅｔａｌ）などの軽金属である。別の例では、高ＭＲ用の極薄ＣＦＢとＣｏＦｅＡｌまたはＮｉＭｎＳｂなどのホイスラー合金（Ｈｅｕｓｌｅｒ ａｌｌｏｙ）との二重層を低ダンピング材料として使用することができる。さらに別の例では、自由層２は、磁壁形成を回避するために、ＣＦＢとパーマロイ（すなわち、ニッケル－鉄磁性合金）のような軟磁性材料（ｓｏｆｔ ｍａｇｎｅｔｉｃ ｍａｔｅｒｉａｌ）との二重層とすることができる。自由層２は、これらの材料に限定されない。
図３は、本発明の一実施形態による、自由層２上にトンネル障壁３を形成した後の半導体構造体３００の断面図である。図示するように、図３は、ＩＬＤ８、コンタクト９、金属ピラー１０、自由層２、およびトンネル障壁３を含む。自由層２の堆積およびそれに続くすべてのＭＴＪ材料層の堆積と同様に、半導体基板またはウエハは、堆積中に回転している。様々な実施形態において、堆積角度θ２がトンネル障壁３を堆積させるために使用される。例えば、斜めの堆積角度θ２は、１０～１５度の範囲にすることができ、その結果、金属ピラー１０の側面上のトンネル障壁３の厚さが薄くなり（約１０オングストローム）、金属ピラー１０の頂部上およびＩＬＤ８の頂部上で約１６～４０オングストロームとなる（角度αを８０度と仮定）。異なる堆積パラメータを使用する他の例では、トンネル障壁３の厚さは、金属ピラー１０の側面の上方の自由層２の傾斜側面上で、８オングストローム～２０オングストローム（トンネル障壁として使用される様々な材料に依存する）の範囲にすることができる。トンネル障壁３の材料を不均一な厚さで堆積させることにより、ＩＬＤ８の上方にある自由層２の水平表面上のトンネル障壁３の層が非常に厚くなり、金属ピラー１０の頂部または水平部分の上方にある自由層２上のトンネル障壁３の堆積が厚くなる。トンネル障壁３のこれらの厚い部分は、本質的に非導電性であるとみなされ得る。電流は、トンネル障壁３のこれらの厚い水平部分を通って流れることができないか、無視できるか、ゼロに近い。厚さが約８～２０オングストロームのトンネル障壁３のより薄い層が、金属ピラー１０の側面の上の自由層２上に存在することができ、これにより、電子がこれらの領域をトンネルすることができる。金属ピラー１０の側壁上のトンネル障壁３の部分は、電子トンネリングを可能にするのに十分に薄く、トンネル障壁３の水平部分は、電子トンネリングを防止するのに十分に厚い。
様々な実施形態において、トンネル障壁３は、ＭｇＯで構成されている。一部の実施形態では、トンネル障壁３は、ＴｉＯ２、ＣｓＯｘ、ＢａＯｘ、ＳｒＯｘ、ＺｒＯ２、ＨｆＯ２、Ａｌ２Ｏ３、ＭｇＡｌＯ、または良好なトンネル障壁を提供することができるこれらの材料の任意の組合せもしくは化合物で構成されるが、トンネル障壁３は、これらの材料に限定されず、ここで、ｘは、良好なトンネル障壁のための化合物材料を形成する任意の数の酸素原子とすることができる。
図４は、本発明の一実施形態による、トンネル障壁３上に基準層４を堆積させ、基準層４を不動態化した後の半導体構造体４００の断面図である。堆積角度θ１を使用して、基準層４をトンネル障壁３上に堆積させる。例えば、８０度の堆積角度θ１を使用する場合、金属ピラー１０の側面の上方のトンネル障壁３上の堆積層の厚さは、２５～３５オングストロームの範囲にあるが、トンネル障壁３の水平表面上（例えば、ＩＬＤ８の上方および金属ピラー１０の頂部の上方）の基準層４の堆積は、３～６オングストロームの範囲にある。他の例において、異なる堆積角度を使用する場合、金属ピラー１０の傾斜側面の上方のトンネル障壁３上の基準層４の厚さの範囲は、２０～１００オングストロームの厚さとすることができる。金属ピラーの傾斜側面上と半導体構造体４００の水平表面上とで基準層４の厚さが異なる結果として、ＩＬＤ８の上方のトンネル障壁３上の基準層４は、水平表面上の基準層４が極めて薄い層のため、本質的に非導電性である（例えば、流れる電流がほとんどまたはまったくない）。
様々な実施形態において、基準層４は、ＣＦＢで構成されている。一部の実施形態では、基準層４は、ＳＴＴスイッチング下での基準層４の安定性を改善するために、ＣＦＢと高ダンピング材料（例えば、重金属）との１つまたは複数の二重層で構成されている。他の実施形態では、基準層４は、ＣＦＢと、ＣＦＢをピン留めするための１つまたは複数の反強磁性層との二重層で構成されている。一実施形態では、基準層４は、ＳＴＴスイッチング中に自由層２に作用する可能性がある基準層４から生じる浮遊動的場（ｓｔｒａｙ ｄｙｎａｍｉｃ ｆｉｅｌｄ）を最小限に抑えるために、ＣＦＢとＳＡＦ層との二重層で構成されている。
漏斗状ＳＴＴＭＲＡＭデバイスのＭＴＪスタックでは、ＳＴＴスイッチング中の安定性を確保するために、基準層４は、自由層２の２倍以上の厚さとすることができる。ＭＴＪスタックの別の実施形態では、基準層４は、良好なＳＴＴスイッチングのために反強磁性（ＡＦＭ）層でラミネートされている。ＭＴＪスタックのさらに別の実施形態では、基準層４は、Ｔａ、Ｗ、Ｉｒ、およびＰｔなどの高ダンピング層でラミネートされている。
代替的な実施形態では、基準層４を、金属ピラー１０上に直接堆積させる。本実施形態では、前述の堆積角度（例えば、基準層４および自由層２用の堆積角度θ１およびトンネル障壁３用の堆積角度θ２）を使用してトンネル障壁３を基準層４上に直接堆積させることができ、自由層２をトンネル障壁３上に堆積させることができる。ＭＴＪスタックの各層（例えば、基準層４、トンネル障壁３、および自由層２）の堆積が完了した場合、ＭＴＪスタックは、逆漏斗状ＳＴＴＭＲＡＭデバイスを形成する。逆ＳＴＴＭＲＡＭデバイスを形成するためのＭＴＪスタックは、トンネル障壁３の上に自由層２および基準層４の上にトンネル障壁３を有することができ、基準層４は、金属ピラー１０上に直接堆積させられる。
様々な実施形態において、基準層４の不動態化は、基準層４がＩＬＤ８の上方の水平面において５オングストロームよりも厚い場合、および図８～図９に関して後述する漏斗状ＳＴＴＭＲＡＭデバイスのためのＤＭＴＪを形成する場合、高度に平行な酸素イオン・ビームを使用して行われる。基準層４の厚さがＩＬＤ８の上方の水平部分で５オングストロームよりも大きい場合、高度に平行な酸素イオン・ビームを半導体構造体４００の頂面に向けることができる。酸素ビームは、図４に示すように、水平なウエハの表面に垂直である。基準層４の不動態化層の厚さは、基準層４の位置によって異なる。基準層の不動態化または酸化は、基準層４の電気コンダクタンスを低下させる。基準層４の不動態化された部分は、電気的に抵抗性になる。
基準層４の水平部分では、不動態化は、基準層４の厚さを完全に貫通することができる。例えば、左側の破断部分に示されているように、ＩＬＤ８の上方の基準層４の水平部分は、完全に不動態化されており、非常に高い電気抵抗を有する。基準層４の水平部分の完全な不動態化により、基準層４の水平部分のコンダクタンスが制限され、水平部分が非強磁性材料のような挙動をする。酸素イオン・ビームのエネルギーは、例えば、５０ｅＶ～８００ｅＶの間で調整されて、所望の不動態化侵入深さを達成することができる。例えば、基準層４の水平部分が約５オングストロームである場合、酸素イオン・ビームのエネルギーを調整して、基準層４の水平部分において５オングストロームの不動態化厚さを達成することができる。
半導体構造体４００において、金属ピラー１０の側面の上方の基準層４の不動態化の厚さは、非常に薄く、例えば、基準層４の厚さが金属ピラー１０の傾斜側面の上方で約２５～３５オングストロームである場合、オングストロームの範囲内にある。金属ピラー１０の傾斜したまたは傾いた側面上の不動態化の侵入深さは、角度α（すなわち、金属ピラー１０の側面の角度）および酸素イオン・ビームのエネルギーによって影響を受ける。基準層４の不動態化の厚さの例は、金属ピラー１０の側面の上方の基準層４の右側の破断部に示されている。
図５は、本発明の一実施形態による頂部コンタクト６６堆積後の半導体構造体５００の断面図である。例えば、頂部コンタクト６６用の金属の層を半導体構造体５００上に堆積させることができる。一部の実施形態では、頂部コンタクト６６材料の層を選択的に堆積させる。例えば、頂部コンタクト６６の層を、知られている半導体プロセスを使用して選択的に堆積させ、頂部コンタクト６６を形成する（例えば、１つまたは複数のビット線を形成する）。頂部コンタクト６６は、ＭＲＡＭまたはＣＭＯＳデバイスで使用される任意のコンタクト金属で構成することができる。
図６は、本発明の一実施形態による頂部コンタクト６６を形成した後の半導体構造体６００の断面図である。頂部コンタクト６６は、従来のフォトリソグラフィおよびエッチング・プロセスを使用して選択的にパターニングおよびエッチングされて、頂部コンタクト６６を形成することができる。様々な実施形態では、頂部コンタクト６６は、基準層４上に形成することができる。頂部コンタクト６６は、漏斗状ＳＴＴＭＲＡＭデバイスのＭＴＪの磁性層の上方にある。頂部コンタクト６６のエッチングは、金属ピラー１０の底面より下で終了またはそこまで延長することができる。様々な実施形態において、頂部コンタクト６６のエッチングは、金属ピラー１０に隣接するＩＬＤ８の頂部内へと続く。ＭＴＪの水平部分（例えば、基準層４、トンネル障壁３、および自由層２）が露出されている場合、ＭＴＪの水平部分を、酸素プラズマに露出させることによって不動態化することができる。様々な実施形態において、頂部コンタクト６６は、ビット線として機能する。
図７は、本発明の一実施形態による、ＩＬＤ７０の層を堆積させた後、および化学機械研磨（ＣＭＰ）を実行した後の半導体構造体７００の断面図である。様々な実施形態において、ＩＬＤ７０を半導体構造体７００上に堆積させ、ＣＭＰが、ＩＬＤ７０の頂部を除去するために頂部コンタクト６６に接触するまで実行される。場合によっては、ＣＭＰは、頂部コンタクト６６の頂部を除去することがある。半導体構造体７００は、漏斗状ＳＴＴＭＲＡＭの一実施形態を示す。様々な実施形態において、半導体構造体７００は、自由層２、トンネル障壁３、および基準層４で構成された単一のＭＴＪスタックを有する漏斗状ＳＴＴＭＲＡＭを示し、自由層２が金属ピラー１０上にある。様々な実施形態において、ＭＴＪスタックは、頂部コンタクト６６によって覆われている。様々な実施形態において、半導体構造体７００の頂面は、エッチング・プロセスまたは堆積プロセスなどのさらなる半導体プロセスのために露出され、半導体構造体７００上に追加の接続部、半導体デバイス、または相互接続層を形成する。追加の金属、誘電体、または他の材料層を半導体構造体７００上に堆積させて、１つまたは複数の半導体チップの形成を完了することができる。
前述したように、半導体構造体７００は、漏斗状ＳＴＴＭＲＡＭデバイスにおいて安定したまたは閉じた渦状態を提供する漏斗状ＳＴＴＭＲＡＭデバイスを形成する。前述した理由により、漏斗状ＳＴＴＭＲＡＭでは安定したまたは閉じた渦状態が望ましい。図１～図７において上述した方法および構造を使用して、漏斗状ＳＴＴＭＲＡＭデバイスは、特定のトランジスタ抵抗に適合するように様々な構造で形成することができる。例えば、具体的なＣＭＯＳトランジスタの抵抗と適合する漏斗状ＳＴＴＭＲＡＭデバイスの１０ｋオームの目標抵抗は、様々なデバイス幾何学形状に対して達成することができる。トンネル障壁の幾何学形状もしくは材料またはその両方が異なることに起因して、面積あたりの抵抗などのトンネル障壁の属性を変更することによって、漏斗状ＳＴＴＭＲＡＭデバイスの高さと直径の比率を変えることによって目標抵抗を得ることができる。例えば、１平方ミクロンあたり２０オーム、漏斗の平均半径が２０ｎｍ、および漏斗の高さが１６ｎｍのトンネル障壁は、１平方ミクロンあたり５オーム、および漏斗の高さが４ｎｍのトンネル障壁と同様に、非常に安定した渦状態を提供する。本例は、トンネル障壁３の面積あたりの広範囲の抵抗（例えば、１平方ミクロンあたり５～２０オーム）について、漏斗状ＳＴＴＭＲＡＭデバイスの目標抵抗が漏斗状ＳＴＴＭＲＡＭデバイスの高さを変更する（すなわち、ナノ漏斗の高さを調整する）ことによって達成し得ることを示す。
図８は、本発明の一実施形態による、ＤＭＴＪを有する第２の漏斗形状または漏斗状ＳＴＴＭＲＡＭデバイスの半導体構造体８００の断面図である。様々な実施形態において、半導体構造体８００は、図１～図７で前述した方法を使用して、ＤＭＴＪの層を金属ピラー１０上に堆積させている。
様々な実施形態において、基準層８１を金属ピラー１０上に堆積させている。基準層８１の堆積は、堆積角度θ１を使用して行うことができる。例えば、前述したように、８０度の範囲の堆積角度は、金属ピラー１０の傾斜側面上に基準層８１（すなわち、ＤＭＴＪの第１の基準層）のより厚い堆積を提供することができる。一部の実施形態では、金属ピラー１０の側壁上に堆積させた基準層８１の厚さは、半導体ウエハ表面の上方の水平表面上（例えば、金属ピラー１０の平坦な頂部上およびＩＬＤ８の露出した水平表面または水平部分上）に堆積させた基準層８１の部分よりも２倍以上厚い。基準層８１に使用される材料および材料厚は、図４に関して基準層４について論じた材料と同一または同様とすることができるが、これらの材料または材料厚に限定されない。
トンネル障壁８３を基準層８１上に堆積させることができる。トンネル障壁８３は、ＭｇＯで構成することができる第１のトンネル障壁層であるが、この材料に限定されない。トンネル障壁８３を堆積角度θ２で堆積させて、金属ピラー１０の上方の傾斜表面上よりも半導体構造体８００の水平表面上により厚い層を提供することができる。
堆積角度θ１を使用して、自由層８５をトンネル障壁８３の上に堆積させ、これにより、金属ピラー１０の傾斜側面の上方に自由層８５のより厚い層を提供し、トンネル障壁８３の水平表面上に自由層８５のはるかに薄い層を提供する。様々な実施形態において、自由層８５は、３つの層で構成された合成反強磁性体（ＳＡＦ）である。自由層８５の３つの層のそれぞれを堆積角度θ１で堆積させる。自由層８５は、第１の自由層材料、例えば、図２の自由層２に関して論じたような材料の層と、自由層の第１の部分と第２の部分との間に反強磁性結合を提供するための非磁性スペーサ材料の中間層とで構成することができる。ＳＡＦ自由層の両方の部分は、ＣｏｘＦｅｙＢｚ／ＣｏおよびＣｏ／ＣｏｘＦｅｙＢｚのような磁気二重層でできており、強力な反強磁性結合を有するＳＡＦを作ることができる。非磁性スペーサは、自由層２の第１の部分と第２の部分との間に反強磁性Ｒｕｄｅｒｍａｎ－Ｋｉｔｔｅｌ－Ｋａｓｕｙａ－Ｙｏｓｉｄａ（ＲＫＫＹ）結合を提供する必要がある。自由層８５の中間層に一般的に使用される非磁性スペーサ材料は、ＲｕおよびＩｒとすることができる。一実施形態では、自由層８５の構造（例えば、自由層８５用のＳＡＦの構造）は、ＣｏｘＦｅｙＢｚ／Ｃｏ／Ｉｒ／Ｃｏ／Ｃｏｘ１Ｆｅｙ１Ｂｚ１またはＣｏｘＦｅｙＢｚ／Ｃｏ／Ｒｕ／Ｃｏ／Ｃｏｘ１Ｆｅｙ１Ｂｚ１とすることができ、ここで、ｘ、ｙ、およびｚは、原子の数を識別し、ｘ１ｙ１およびｚ１は、異なる数の原子を識別するが、自由層８５はこれらの材料に限定されない。
一部の実施形態では、自由層８５の水平部分の厚さが５オングストロームよりも大きい場合、自由層８５は、酸素イオン・ビーム・プロセスを使用して不動態化することができる。不動態化は、自由層８５の水平部分のコンダクタンスを最小限に抑えるために行うことができる。図４に関して以前に詳細に説明した不動態化プロセスを使用することができる。例えば、自由層８５の不動態化は、高度に平行な酸素イオン・ビームを使用して行うことができる。不動態化は、自由層８５の第１の層（例えば、ＳＡＦの第１の自由層）の堆積後、または自由層８５の第２の部分もしくは非磁性層の堆積後に行うことができる。
トンネル障壁８７は、第２のトンネル障壁層とすることができる。様々な実施形態において、トンネル障壁８７は、トンネル障壁８３とは異なる材料で構成され、トンネル障壁８３とは異なる厚さを有する。例えば、トンネル障壁８３は、ＭｇＯで構成することができ、トンネル障壁８７は、Ｍｇ２ＡｌＯ４か、またはＭｇＯ以外の別の酸化物で構成することができる。トンネル障壁８７の典型的な厚さ（例えば、堆積角度θ２が１５度の堆積角度での）は、基準層８５の水平部分において１６～４０オングストロームである可能性がある。
金属ピラー１０の傾斜側面の上方の基準層８５上のトンネル障壁８７の典型的な厚さ（例えば、角度θ２＝１５度）は、８～２０オングストロームとすることができる。トンネル障壁８７に対して、トンネル障壁８３とは異なる厚さの異なる材料を堆積させることによって、ＤＭＴＪからのＭＲ信号とＤＭＴＪによって生成されるスピン・トルクの最適化を同時に行うことができる（例えば、ＭＲ信号とスピン・トルクの両方を同時に最大化することができる）。
様々な実施形態において、堆積角度θ２を用いて基準層８９をトンネル障壁８７上に堆積させる。堆積角度θ２を用いた基準層８９の堆積は、金属ピラー１０の傾斜側面の上方のトンネル障壁８７上に基準層８９のより厚い層を提供し、トンネル障壁８７の水平表面上に基準層８９のより薄い堆積を提供する。一部の実施形態では、金属ピラー１０の側壁の上方のトンネル障壁８７上に堆積させた基準層８９の層は、トンネル障壁８７の水平表面上（例えば、金属ピラー１０の平坦な頂部の上方、および半導体ウエハ表面の上方のトンネル障壁８７上）に堆積させた基準層８９の部分よりも２～６倍厚い。前述したように、このようにして、基準層８９の薄い水平部分は、本質的に非導電性であるか、または磁気的に不活性である。第２の基準層８９の水平部分の厚さが５オングストロームよりも大きい（例えば、導電性である）場合、図４に記載の不動態化段階を使用して、基準層８９の水平部分のコンダクタンスを最小限に抑えることができる。
様々な実施形態において、基準層８９は、基準層８１とは異なる材料で構成され、異なる厚さを有する。金属ピラー１０の側面の上方の（すなわち、トンネル障壁８７の傾斜側面上の）基準層８９の材料および厚さを、基準層８１の材料および厚さから変更することにより、基準層８９の磁気安定性の最適化を行うことができる。加えて、基準層８９の材料および厚さを基準層８１に対して変更することにより、基準層８９および基準層８１の磁化方向を設定するための最適な条件が提供される。例えば、基準層８１がトンネル障壁８３の傾斜表面上の（すなわち、金属ピラー１０の傾斜側面の上方の）３０オングストロームの厚さのＣＦＢの層である場合、基準層８９は、トンネル障壁８７の傾斜側面の上の５０オングストロームの厚さとすることができる。この場合、ウエハ表面に垂直な弱い外部磁場内でこの構造を冷却することによって、両方の基準層で渦の反平行配置（ａｎｔｉｐａｒａｌｌｅｌ ｃｏｎｆｉｇｕｒａｔｉｏｎ）を達成することができる。トンネル障壁８７の傾斜表面上の基準層８９の厚さは、１０～５０オングストロームの範囲にすることができるが、これらの厚さに限定されない。基準層８９の材料の一部の例には、ＣＦＢ、パーマロイ、ＣｏＦｅ、およびダンピングを増加させるために重金属でラミネートされたこれらの材料の組合せが含まれる。基準層８９の具体的な材料および材料厚の選択は、様々な仕方で最適化することができる。例えば、基準層８９の具体的な材料および材料厚は、最大のＭＲ信号、最大のデバイス・スイッチング効率のうちの１つまたは複数を達成するように、高温で（例えば、自動車用途において）良好なビット安定性を提供するように、あるいは基準層の良好な安定性を確保するように選択することができる。
図９は、本発明の一実施形態による、頂部コンタクト６６の完成後の半導体構造体９００の断面図である。頂部コンタクトを堆積させるプロセス、頂部コンタクト６６をエッチングするプロセス、ＩＬＤ７０を堆積させるプロセス、およびＣＭＰによる半導体構造体９００の頂面を平坦化するプロセスは、図５～図７を参照して前述した。図９において、頂部コンタクト６６は、金属コンタクト形成のための知られている半導体プロセスを用いて、基準層８９の周囲に形成することができる。例えば、金属層を堆積させ、金属層をパターニングおよびエッチングして、頂部コンタクト６６を形成することができる。様々な実施形態において、頂部コンタクト６６は、図９の平面から外に垂直に延びるビット線である。頂部コンタクト６６のエッチング・プロセスは、金属ピラー１０の底面より下のレベルで終了することができる。このプロセスが行われた場合、金属ピラー１０に隣接していないＤＭＴＪ（例えば、基準層８１、トンネル障壁８３、自由層８５、トンネル障壁８７、および基準層８９）の水平部分が除去され得る。知られている半導体プロセスを用いて、層間誘電体材料の第２の層（すなわち、ＩＬＤ７０）を半導体構造体９００の頂面の上に堆積させることができる。ＩＬＤ７０は、頂部コンタクト６６を取り囲み、ＤＭＴＪの基準層８９の露出した側面上、およびＩＬＤ８の露出した部分上に存在することができる。ＩＬＤ７０は、ＣＭＰによって、図７に関して前述したように、頂部コンタクト６６の頂面に到達するまで平坦化される。頂部コンタクト６６は、ＤＭＴＪを有する漏斗状ＳＴＴＭＲＡＭデバイスのビット線として機能することができる。
本発明の様々な実施形態の説明は、例示の目的で提示されてきたが、網羅的であること、または開示された実施形態に限定することを意図するものではない。説明される実施形態の範囲および思想から逸脱することなく、多くの修正および変形が当業者には明らかになるであろう。本明細書で使用される用語は、実施形態の原理、市場で見出される技術に対する実際の適用または技術的改善を最もよく説明するために、または当業者が本明細書に開示された実施形態を理解できるようにするために選択された。
２ 自由層
３ トンネル障壁
４ 基準層
９ コンタクト
１０ 金属ピラー
６６ 頂部コンタクト
８１ 基準層
８３ トンネル障壁
８５ 基準層
８７ トンネル障壁
８９ 基準層
２００ 半導体構造体
３００ 半導体構造体
４００ 半導体構造体
５００ 半導体構造体
６００ 半導体構造体
７００ 半導体構造体
８００ 半導体構造体
９００ 半導体構造体
α 角度
θ１ 堆積角度
θ２ 堆積角度
３ トンネル障壁
４ 基準層
９ コンタクト
１０ 金属ピラー
６６ 頂部コンタクト
８１ 基準層
８３ トンネル障壁
８５ 基準層
８７ トンネル障壁
８９ 基準層
２００ 半導体構造体
３００ 半導体構造体
４００ 半導体構造体
５００ 半導体構造体
６００ 半導体構造体
７００ 半導体構造体
８００ 半導体構造体
９００ 半導体構造体
α 角度
θ１ 堆積角度
θ２ 堆積角度
Claims (20)
- 二重磁気トンネル接合を有する漏斗形状スピン・トランスファ・トルク（ＳＴＴ）磁気抵抗ランダム・アクセス・メモリ（ＭＲＡＭ）デバイスの半導体構造体であって、
半導体デバイスへの接続部上の金属ピラーと、
前記金属ピラー上および前記金属ピラーに隣接する第１の層間誘電体の一部上の第１の基準層と、
前記第１の基準層上の第１のトンネル障壁と、
前記第１のトンネル障壁上の自由層と、
前記自由層上の第２のトンネル障壁と、
前記第２のトンネル障壁上の第２の基準層と
を備える、半導体構造体。 - 前記自由層が合成反強磁性体である、請求項１に記載の半導体構造体。
- 前記自由層が、第１の自由層、非磁性スペーサ、および第２の自由層で構成されている、請求項２に記載の半導体構造体。
- 前記金属ピラーの側壁上の前記第１の基準層、前記自由層および前記第２の基準層の第１の部分が、半導体ウエハ表面の上方の水平表面上および前記金属ピラーの平坦な頂部の上方の水平表面上の前記第１の基準層、前記自由層および前記第２の基準層の第２の部分よりも厚い、請求項１から３のいずれか一項に記載の半導体構造体。
- 前記金属ピラーの前記側壁上の前記第１の基準層、前記自由層および前記第２の基準層の前記第１の部分が、前記半導体ウエハ表面の上方の前記水平表面上および前記金属ピラーの前記平坦な頂部の上方の前記水平表面上の前記第１の基準層、前記自由層および前記第２の基準層の前記第２の部分よりも２倍以上厚い、請求項４に記載の半導体構造体。
- 前記半導体ウエハ表面の上方の前記水平表面上および前記金属ピラーの前記平坦な頂部の上方の前記水平表面上に堆積させた前記第１の基準層、前記自由層および前記第２の基準層の前記第２の部分が、非導電性および非強磁性である、請求項４または５に記載の半導体構造体。
- 前記第１のトンネル障壁の１つまたは複数の水平部分の厚さおよび前記第２のトンネル障壁の１つまたは複数の水平部分の厚さが、前記金属ピラーの側壁上に堆積させた前記第１のトンネル障壁の一部および前記第２のトンネル障壁の一部よりも厚い、請求項１から６のいずれか一項に記載の半導体構造体。
- 前記第１の基準層、前記第１のトンネル障壁、前記自由層、前記第２のトンネル障壁、および前記第２の基準層が、前記漏斗形状スピン・トランスファ・トルクＭＲＡＭデバイスにおいて二重磁気トンネル接合を形成する、請求項１から７のいずれか一項に記載の半導体構造体。
- 前記第２の基準層の上のコンタクト金属であって、第２の層間誘電体が、前記コンタクト金属と、前記第２の基準層、前記第２のトンネル障壁、前記自由層、前記第１のトンネル障壁、および前記第１の基準層の露出した側面上と、前記第１の層間誘電体の露出した部分上とを取り囲む、前記コンタクト金属、
をさらに備える、請求項１に記載の半導体構造体。 - 前記第２の基準層の上の前記コンタクト金属がビット線として機能する、請求項９に記載の半導体構造体。
- 漏斗形状スピン・トランスファ・トルク（ＳＴＴ）磁気抵抗ランダム・アクセス・メモリ（ＭＲＡＭ）デバイスの半導体構造体であって、
半導体デバイスへの接続部上の金属ピラーと、
前記金属ピラー上および前記金属ピラーに隣接する第１の層間誘電体の一部上の自由層と、
前記自由層上のトンネル障壁と、
前記トンネル障壁上の基準層と
を備える、半導体構造体。 - 前記自由層が、コバルト鉄ホウ素、コバルト鉄ホウ素とコバルト鉄との二重層、軽金属、コバルト鉄ホウ素とホイスラー合金との二重層、またはコバルト鉄ホウ素と軟磁性材料との二重層の群の材料のうちの１つで構成されている、請求項１１に記載の半導体構造体。
- 前記自由層が、コバルト鉄ホウ素とコバルト鉄アルミニウム、コバルト鉄ホウ素とニッケル・マンガン・アンチモン、またはコバルト鉄ホウ素とパーマロイとの二重層のうちの１つで構成されている、請求項１２に記載の半導体構造体。
- 前記金属ピラーの側壁上の前記基準層の第１の部分および前記金属ピラーの前記側壁の上方の前記自由層の第１の部分が、前記自由層の１つまたは複数の部分、ならびに半導体ウエハ表面の上方の水平表面の上方、および前記金属ピラーの平坦な頂部の上方の水平表面上の前記基準層の第２の部分よりも厚い、請求項１１から１３のいずれか一項に記載の半導体構造体。
- 前記金属ピラーの前記側壁上の前記自由層の厚さが、前記半導体ウエハ表面の上方の前記水平表面上、および前記金属ピラーの前記平坦な頂部の上方の前記水平表面上の前記自由層の厚さの５倍である、請求項１４に記載の半導体構造体。
- 漏斗状スピン・トランスファ・トルク（ＳＴＴ）磁気抵抗ランダム・アクセス・メモリ（ＭＲＡＭ）デバイスを形成する方法であって、
金属ピラー上および層間誘電体上に自由層を堆積させる段階であって、半導体デバイスへのコンタクトの上にある前記金属ピラーが傾斜側面を有する、堆積させる段階と、
前記自由層の上にトンネル障壁層を堆積させる段階と、
前記トンネル障壁層の上に基準層を堆積させる段階と、
前記自由層、前記トンネル障壁層および前記基準層の水平部分、ならびに前記金属ピラーに隣接する前記層間誘電体の頂部を除去する段階と、
前記基準層の残りの部分の上にコンタクトを形成する段階と
を備える、方法。 - 前記自由層および前記基準層を第１の斜めの堆積角度で堆積させ、前記第１の斜めの堆積角度が半導体ウエハを回転させたときに前記半導体ウエハの表面に垂直な基準方向に対して７０～８０度の範囲にある、請求項１６に記載の方法。
- 前記自由層および前記基準層を堆積させる段階が、前記金属ピラーに隣接する前記層間誘電体の水平表面の上方および前記半導体ウエハの頂面の上方に前記自由層の薄い部分および前記基準層の薄い部分を提供する同じ堆積角度を使用して行われ、前記自由層の前記薄い部分および前記基準層の前記薄い部分が非導電性である、請求項１７に記載の方法。
- 前記トンネル障壁層を第２の斜めの堆積角度で堆積させ、前記トンネル障壁層に対する前記第２の斜めの堆積角度が、前記半導体ウエハの表面に垂直な前記基準方向に対して測定して１０～１５度の範囲にあり、前記半導体ウエハをトンネル障壁層の堆積中に回転させる、請求項１７または１８に記載の方法。
- 前記トンネル障壁層を前記第１の斜めの堆積角度で堆積させ、前記金属ピラーの側壁上の前記トンネル障壁層の第１の部分が、電子トンネリングを可能にするのに十分に薄く、前記トンネル障壁層の１つまたは複数の水平部分が、電子トンネリングを防止するのに十分に厚い、請求項１９に記載の方法。
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