JP2021166424A - 保護リレー装置 - Google Patents

Abstract

【課題】ポイント・ツー・ポイント接続された３個以上のＣＰＵを備えた保護リレー装置において、いずれかのＣＰＵ間で転送エラーが発生した場合に、代替処理または回復処理に速やかに移行する。【解決手段】保護リレー装置１０は、第１の中央処理装置１１と第３の中央処理装置１３との間をポイント・ツー・ポイント方式で接続する第１のシリアルバスＰＥ１と、第２の中央処理装置１２と第３の中央処理装置１３との間をポイント・ツー・ポイント方式で接続する第２のシリアルバスＰＥ２と、サイドバンド回路５０とを備える。第１のシリアルバスＰＥ１または第２のシリアルバスＰＥ２において転送エラーが発生した場合には、転送エラーを検出した中央処理装置は、サイドバンド回路５０にエラー発生情報を送信する。サイドバンド回路５０は、エラー発生情報に応答して転送エラーに関係しない中央処理装置に割込みをかける。【選択図】図１

Description

本開示は、保護リレー装置に関する。

保護リレー装置では、誤動作および誤不動作を抑止するためにＣＰＵ（中央処理装置：Central Processing Unit）が２重化される場合がある。この場合、高稼働率を実現するために２個のＣＰＵ間での連係処理が求められる。

たとえば、特開平１０−２８９１２１号公報（特許文献１）に開示される２重化コンピュータシステムは、２台のパソコンと、これらパソコンと相互の通信を可能とする共有メモリと、Ｉ／Ｏ（Input and Output）装置と、切替手段とを備える。切替手段は、Ｉ／Ｏ装置に対するアクセス権を排他的に１台のパソコンに付与する。２重化コンピュータシステムは、共有メモリを介して各パソコンでのデータの共有化および同一処理を図るように構成される。

特開平１０−２８９１２１号公報

本開示は、３個以上のＣＰＵを備えた保護リレー装置に関する。３個以上のＣＰＵを接続する際に、かつてはこれらのＣＰＵを同一のパラレルバス（たとえば、ＰＣＩ：Peripheral Component Interconnect）で接続するマルチ・ドロップ接続方式が一般的であった。この接続方式では、データ転送に関与しないＣＰＵであっても、バス信号を監視することによって他ＣＰＵ間で転送エラーが発生したことを検知できる。さらに、転送エラーに関与しないＣＰＵは、パラレルバスを介して、エラー履歴を記録するエラーレジスタを参照できるため、エラー種別、エラーが発生したアドレスなどエラーに関する詳細情報を確認できる。したがって、通信エラーが生じた後に、転送エラーに関与しないＣＰＵが処理を代替して稼働を継続する代替処理またはエラーを回復する回復処理に速やかに移行できる。

一方、近年では高速シリアルバス（たとえば、PCI Express）を用いたポイント・ツー・ポイント接続方式が主流になっている。ポイント・ツー・ポイント接続のため、データ転送に関与しないＣＰＵは、他ＣＰＵ間で発生した転送エラーを検知できない。したがって、通信エラーが生じた場合に、代替処理または回復処理に速やかに移行できないという問題がある。

本開示は、上記の問題点を考慮してなされたものである。本開示の目的は、ポイント・ツー・ポイント接続方式のシリアルバスを用いてデータ転送を行う３個以上のＣＰＵを備えた保護リレー装置において、いずれかのＣＰＵ間で転送エラーが発生した場合に、代替処理または回復処理に速やかに移行可能にすることである。

一実施形態の保護リレー装置は、第１の中央処理装置、第２の中央処理装置、および第３の中央処理装置と、第１の中央処理装置と第３の中央処理装置との間をポイント・ツー・ポイント方式で接続する第１のシリアルバスと、第２の中央処理装置と第３の中央処理装置との間をポイント・ツー・ポイント方式で接続する第２のシリアルバスと、第１の中央処理装置、第２の中央処理装置、および第３の中央処理装置と、第１のサイドバンドバス、第２のサイドバンドバス、および第３のサイドバンドバスをそれぞれ介して接続されたサイドバンド回路とを備える。第１の中央処理装置または第３の中央処理装置の少なくとも一方は、第１のシリアルバスにおける転送エラーを検出した場合に、第１のシリアルバスの転送エラーの発生に関係する第１のエラー発生情報を、第１のサイドバンドバスおよび第３のサイドバンドバスをそれぞれ介してサイドバンド回路に送信する。サイドバンド回路は、第１のエラー発生情報に応答して第２の中央処理装置に割込みをかける。第２の中央処理装置または第３の中央処理装置の少なくとも一方は、第２のシリアルバスにおける転送エラーを検出した場合に、第２のシリアルバスの転送エラーの発生に関係する第２のエラー発生情報を、第２のサイドバンドバスおよび第３のサイドバンドバスをそれぞれ介してサイドバンド回路に送信する。サイドバンド回路は、第２のエラー発生情報に応答して第１の中央処理装置に割込みをかける。

上記の実施形態によれば、第１の中央処理装置、第２の中央処理装置、および第３の中央処理装置に接続されたサイドバンド回路にエラー発生情報を送信することによって、いずれかのＣＰＵ間で転送エラーが発生した場合に、代替処理または回復処理に速やかに移行できる。

実施の形態１の保護リレー装置の全体構成の一例を示すブロック図である。 図１のサイドバンド回路の構成例を示すブロック図である。 図２の共有レジスタ群の詳細な構成例を示すブロック図である（第１の高速シリアルバスＰＥ１で転送エラーを検出した場合）。 第１のＣＰＵ１１が第１の高速シリアルバスＰＥ１で転送エラーを検出した場合の動作を示すフローチャートである。 第３のＣＰＵ１３が第１の高速シリアルバスＰＥ１で転送エラーを検出した場合の動作を示すフローチャートである。 図２の共有レジスタ群の詳細な構成例を示すブロック図である（第２の高速シリアルバスＰＥ２で転送エラーを検出した場合）。 第２のＣＰＵ１２が第２の高速シリアルバスＰＥ２で転送エラーを検出した場合の動作を示すフローチャートである。 第３のＣＰＵ１３が第２の高速シリアルバスＰＥ２で転送エラーを検出した場合の動作を示すフローチャートである。 図１の保護リレー装置の変形例を示すブロック図である。

以下、各実施の形態について図面を参照して詳しく説明する。なお、同一または相当する部分には同一の参照符号を付して、その説明を繰り返さない。

実施の形態１．
［保護リレー装置の全体構成］
図１は、実施の形態１の保護リレー装置の全体構成の一例を示すブロック図である。図１の保護リレー装置１０は、３個のＣＰＵ１１，１２，１３を備える。

第１のＣＰＵ＿１（１１）および第２のＣＰＵ＿２（１２）は、独立して２重系を構成する。具体的に、ＣＰＵ１１およびＣＰＵ１２は、送電線および母線などの電力系統の複数箇所で収集された電気量（電圧値または電流値をいう）に基づいて、保護リレー演算を実行する。たとえば、ＣＰＵ１１およびＣＰＵ１２は、互いに異なるアルゴリズムに基づいて保護リレー演算を実行する。ＣＰＵ１１およびＣＰＵ１２は、保護リレー演算の結果に基づいて電力機器を保護するための制御信号を出力する。

第３のＣＰＵ＿３（１３）は、ネットワーク通信処理および画面表示処理などを行うためのＣＰＵであり、ＣＰＵ１１およびＣＰＵ１２によって共用される。

より詳細には、保護リレー装置１０は、Ｉ／Ｏバス２２，３２と、アナログ入力回路２３，３３と、デジタル入力回路２４，３４と、デジタル出力回路２５，３５と、ネットワークインタフェース回路１４と、高速シリアルバスＰＥ１，ＰＥ２とをさらに含む。デジタル出力回路２５，３５は、照合回路１６に接続される。

図１に示すように、ＣＰＵ１１は、データ転送のためのパラレルバスであるＩ／Ｏバス２２を介して、メモリ２１、アナログ入力回路２３、デジタル入力回路２４、およびデジタル出力回路２５と接続される。ＣＰＵ１２は、Ｉ／Ｏバス３２を介して、メモリ３１、アナログ入力回路３３、デジタル入力回路３４、およびデジタル出力回路３５と接続される。ＣＰＵ１１はＩ／Ｏバス３２に接続されておらず、ＣＰＵ１２はＩ／Ｏバス２２に接続されていない。

メモリ２１，３１は、ＤＲＡＭ（Dynamic Random Access Memory）などの揮発性メモリと、フラッシュメモリなどの不揮発性メモリとを含む。メモリ２１，３１は、それぞれＣＰＵ１１，ＣＰＵ１２の主記憶として用いられるとともに、ＣＰＵ１１，１２をそれぞれ動作させるためのプログラムならびにデータ等を記憶する記憶媒体として用いられる。

アナログ入力回路２３，３３は、電力系統の電気量（電流および電圧）の検出値を受信し、受信した電気量の検出値をＡ／Ｄ（Analog to Digital）変換することによって、電気量の検出データを生成する。生成された検出データは、Ｉ／Ｏバス２２，３２をそれぞれ介して対応のＣＰＵ１１もしくは１２または対応のメモリ２１もしくは３１に転送される。

デジタル入力回路２４，３４は、保護対象の電力機器の状態信号などを受信する。受信した状態信号は、Ｉ／Ｏバス２２，３２をそれぞれ介して対応のＣＰＵ１１もしくは１２または対応のメモリ２１もしくは３１に転送される。

デジタル出力回路２５，３５は、それぞれＣＰＵ１１，１２の指令に従って、保護リレー装置１０自身の状態信号、および保護リレー演算に基づいて生成された電力機器の制御信号などを出力する。

照合回路１６は、１系のＣＰＵ１１からデジタル出力回路２５を介して出力された電力機器の制御信号と、２系のＣＰＵ１２からデジタル出力回路３５を介して出力された電力機器の制御信号とを受信する。照合回路１６は、両系のＣＰＵ１１，ＣＰＵ１２から出力された制御信号が一致しているか否かを判定し、制御信号が一致している場合に当該制御信号を保護対象の電力機器に出力する。照合回路１６は、図１に示されているように保護リレー装置１０の外部に配置してもよいし、保護リレー装置１０の内部に搭載されていてもよい。

ネットワーク通信処理および画面表示処理などを行う共通のＣＰＵ１３は、ネットワークインタフェース回路１４を介して、サーバまたは表示端末などの上位装置と接続される。ＣＰＵ１３は、さらに、ＣＰＵ１１との間でデータ転送を行うために、第１の高速シリアルバスＰＥ１を介してポイント・ツー・ポイント方式でＣＰＵ１１に接続される。また、ＣＰＵ１３は、ＣＰＵ１２との間でデータ転送を行うために、第２の高速シリアルバスＰＥ２を介してポイント・ツー・ポイント方式でＣＰＵ１２に接続される。本実施の形態において、高速シリアルバスＰＥ１，ＰＥ２は、PCI Expressバスである。

高速シリアルバスＰＥ１，ＰＥ２のいずれかにおいて転送エラーが発生した場合には、ポイント・ツー・ポイント接続のためにバス通信に関与していないＣＰＵは転送エラーの発生を直接的に検知できない。そこで、転送エラー情報を共有するために、保護リレー装置１０は、サイドバンド回路５０と、サイドバンドバスＳＢ１，ＳＢ２，ＳＢ３と、エラー通知信号の伝送用の信号路ＳＰ１，ＳＰ２とをさらに含む。

図１に示すように、ＣＰＵ１１は、第１のサイドバンドバスＳＢ１および信号路ＳＰ１を介してサイドバンド回路５０に接続される。ＣＰＵ１２は、第２のサイドバンドバスＳＢ２および信号路ＳＰ２を介してサイドバンド回路５０に接続される。ＣＰＵ１３は、第３のサイドバンドバスＳＢ３を介してサイドバンド回路５０に接続される。

サイドバンドバスＳＢ１〜ＳＢ３は、高速シリアルバスＰＥ１，ＰＥ２よりもデータ転送レートが低いため、ノイズの影響を受けにくい。サイドバンドバスＳＢ１〜ＳＢ３の各々は、たとえばパラレルバスである。

ＣＰＵ１１およびＣＰＵ１３は、高速シリアルバスＰＥ１において転送エラーを検出したときに、サイドバンドバスＳＢ１およびサイドバンドバスＳＢ３をそれぞれ介して転送エラーの発生に関する情報（以下、「エラー発生情報」と称する）をサイドバンド回路５０に送信する。サイドバンド回路５０は、ＣＰＵ１１またはＣＰＵ１３の少なくとも一方から受信した高速シリアルバスＰＥ１のエラー発生情報に応答して、信号路ＳＰ２を介してＣＰＵ１２にエラー通知信号を送信することによってＣＰＵ１２に割込みをかける。このエラー通知信号に応答して、ＣＰＵ１２は、高速シリアルバスＰＥ１のエラーを回復する回復処理を実行できる。

同様に、ＣＰＵ１２およびＣＰＵ１３は、高速シリアルバスＰＥ２において転送エラーを検出したときに、サイドバンドバスＳＢ２およびサイドバンドバスＳＢ３をそれぞれ介して高速シリアルバスＰＥ２のエラー発生情報をサイドバンド回路５０に送信する。サイドバンド回路５０は、ＣＰＵ１２またはＣＰＵ１３の少なくとも一方から受信した高速シリアルバスＰＥ２のエラー発生情報に応答して、信号路ＳＰ１を介してＣＰＵ１１にエラー通知信号を送信することによってＣＰＵ１１に割込みをかける。このエラー通知信号に応答して、ＣＰＵ１１は、高速シリアルバスＰＥ２のエラーを回復する回復処理を実行できる。以下、サイドバンド回路５０の詳細な構成例とその動作を、図２を参照してさらに説明する。

［サイドバンド回路の構成および動作］
図２は、図１のサイドバンド回路の構成例を示すブロック図である。図２を参照して、サイドバンド回路５０は、エラー情報の通知用の共有レジスタ群５１と、割込み回路５２，５３と、バスＩ／Ｆ（Interface）５４〜５６とを含む。

共有レジスタ群５１は、バスＩ／Ｆ５４を介してサイドバンドバスＳＢ１と接続され、バスＩ／Ｆ５５を介してサイドバンドバスＳＢ２と接続され、バスＩ／Ｆ５６を介してサイドバンドバスＳＢ３と接続される。これにより、ＣＰＵ１１〜１３は、共有レジスタ群５１にアクセス可能である。

割込み回路５２は、ＣＰＵ１２，１３からの共有レジスタ群５１への書き込みに応答して、ＣＰＵ１１へエラー通知信号を送信することによりＣＰＵ１１に割込みをかける。同様に、割込み回路５３は、ＣＰＵ１１，１３からの共有レジスタ群５１への書き込みに応答して、ＣＰＵ１２へエラー通知信号を送信することによりＣＰＵ１２に割込みをかける。

具体的に、高速シリアルバスＰＥ１で転送エラーが発生した場合、転送エラーを検出したＣＰＵ１１，ＣＰＵ１３は、転送エラーの発生に関する情報（エラー発生情報）を共有レジスタ群５１に格納する。割込み回路５３は、共有レジスタ群５１へのエラー発生情報の格納に応答して、高速シリアルバスＰＥ１に接続されていないＣＰＵ１２に対してエラー通知信号による割込みを発行する。ＣＰＵ１２は、サイドバンドバスＳＢ２を介して共有レジスタ群５１に格納されているエラー発生情報を確認し、高速シリアルバスＰＥ１における転送エラーがシステム稼働に影響するエラーであった場合に、エラー解消処理など稼働継続に必要な処理を実行する。

たとえば、ＣＰＵ１２は、エラー解消処理として、エラー発生源のＣＰＵ（ＣＰＵ１１またはＣＰＵ１３の一方、もしくはこれら両方）をリセットし、エラー発生源のＣＰＵを再起動することにより稼働を継続する。再起動後も同様のエラーが再度発生する場合には、ＣＰＵ１２は、高速シリアルバスＰＥ１に関するハードウェアの継続的な故障と判断し、デジタル出力回路３５より保護リレー装置１０の状態信号として故障通知を外部に発行する。この結果、保護リレー装置１０は停止される。

同様に、高速シリアルバスＰＥ２で転送エラーが発生した場合、転送エラーを検出したＣＰＵ１２，ＣＰＵ１３は、共有レジスタ群５１に高速シリアルバスＰＥ２エラー発生情報を格納する。割込み回路５２は、共有レジスタ群５１へのエラー発生情報の格納に応答して、高速シリアルバスＰＥ２に接続されていないＣＰＵ１１に対してエラー通知信号による割込みを発行する。ＣＰＵ１１は、サイドバンドバスＳＢ１を介して共有レジスタ群５１に格納されているエラー発生情報を確認し、高速シリアルバスＰＥ２における転送エラーがシステム稼働に影響するエラーであった場合に、エラー解消処理など稼働継続に必要な処理を実行する。

なお、高速シリアルバスＰＥ１，ＰＥ２がPCI Expressの場合には、PCI Expressで標準搭載されているエラーレジスタＥＲ１１，ＥＲ１２，ＥＲ２１，ＥＲ２２が設けられている。ＣＰＵ１１は、エラーレジスタＥＲ１１に格納されているエラー関連情報をエラー発生情報として共有レジスタ群５１に転送してもよい。同様に、ＣＰＵ１２は、エラーレジスタＥＲ２１に格納されているエラー関連情報をエラー発生情報として共有レジスタ群５１に転送してもよい。同様に、ＣＰＵ１３は、エラーレジスタＥＲ１２，ＥＲ２２に格納されているエラー関連情報をエラー発生情報として共有レジスタ群５１に転送してもよい。

しかしながら、ＣＰＵ１２は、高速シリアルバスＰＥ１に関係するエラーレジスタＥＲ１１，ＥＲ１２を直接参照できない。同様に、ＣＰＵ１１は、高速シリアルバスＰＥ２に関係するエラーレジスタＥＲ２１，ＥＲ２２を直接参照できない。したがって、サイドバンド回路５０によるエラー発生情報の共有化が必要である。

［実施の形態１の効果］
以上のとおり、実施の形態１の保護リレー装置１０は、ポイント・ツー・ポイント接続方式の高速シリアルバスＰＥ１，ＰＥ２を用いてデータ転送を行う３個以上のＣＰＵ１１〜１３を備える。いずれかのＣＰＵ間で転送エラーが発生した場合に、転送エラーを検知したＣＰＵは、サイドバンド回路５０にエラー発生情報を送信する。サイドバンド回路５０は、転送エラーに関与しないＣＰＵに対してエラー通知信号を送信することにより割込をかける。これにより、転送エラーに関与しないＣＰＵは、転送エラーに関係するＣＰＵの処理を代替して稼働を継続する代替処理またはエラーを回復する回復処理を速やかに実行できる。

以下、前述の特開平１０−２８９１２１号公報（特許文献１）の開示内容と、実施の形態１の保護リレー装置１０との違いを説明する。特許文献１の場合には、共有メモリを介して一方のＣＰＵが他方のＣＰＵの動作状況を把握するのに対し、実施の形態１の保護リレー装置１０では、転送エラー情報を通知するための専用回路であるサイドバンド回路５０が設けられている。さらに、実施の形態１の保護リレー装置１０の場合には、転送エラーの発生時に、転送エラーに関係しないＣＰＵに対して割込みをかけるのに対し、特許文献１の場合には、割込みをかけることはない。したがって、特許文献１の場合には、代替処理または回復処理に速やかに移行することができない。また、特許文献１は、３個以上のＣＰＵがポイント・ツー・ポイント方式の高速シリアルバスで接続されたシステムを開示するものではない。

実施の形態２．
実施の形態２では、図２の共有レジスタ群５１のさらに詳細な構成例について説明する。

［共有レジスタ群５１の構成例］
図３および図６は、図２の共有レジスタ群の詳細な構成例を示すブロック図である。図３のブロック図は、第１の高速シリアルバスＰＥ１で転送エラーが生じた場合に関係する構成を示す。図６のブロック図は、第２の高速シリアルバスＰＥ２で転送エラーが生じた場合に関係する構成を示す。

図３および図６を参照して、共有レジスタ群５１は、エラー情報レジスタＲ１＿１〜Ｒ１＿ｎ，Ｒ２＿１〜Ｒ２＿ｎ，Ｒ３＿１〜Ｒ３＿ｎと、エラー割込みレジスタＩＲ１２，ＩＲ２１，ＩＲ３１，ＩＲ３２とを含む。ｎは２以上の整数である。

エラー情報レジスタＲ１＿１〜Ｒ１＿ｎの各々は、ＣＰＵ１１とサイドバンドバスＳＢ１を介して接続され、ＣＰＵ１２とサイドバンドバスＳＢ２を介して接続される。エラー情報レジスタＲ１＿１〜Ｒ１＿ｎの各々には、ＣＰＵ１１からエラー履歴が書き込まれ、書き込まれたエラー履歴はＣＰＵ１２から読み出される。ここで、エラー履歴は、エラー種別、エラーの発生アドレス、エラー発生時の転送データなどを含む。

エラー情報レジスタＲ２＿１〜Ｒ２＿ｎの各々は、ＣＰＵ１１とサイドバンドバスＳＢ１を介して接続され、ＣＰＵ１２とサイドバンドバスＳＢ２を介して接続される。エラー情報レジスタＲ２＿１〜Ｒ２＿ｎの各々には、ＣＰＵ１２からエラー履歴が書き込まれ、書き込まれたエラー履歴はＣＰＵ１１から読み出される。

エラー情報レジスタＲ３＿１〜Ｒ３＿ｎは、ＣＰＵ１１とサイドバンドバスＳＢ１を介して接続され、ＣＰＵ１２とサイドバンドバスＳＢ２を介して接続され、ＣＰＵ１３とサイドバンドバスＳＢ３を介して接続される。エラー情報レジスタＲ３＿１〜Ｒ３＿ｎの各々には、ＣＰＵ１３からエラー履歴が書き込まれ、書き込まれたエラー履歴はＣＰＵ１１，１２のうち転送エラーに関与しないＣＰＵから読み出される。

エラー割込みレジスタＩＲ１２は、ＣＰＵ１１とサイドバンドバスＳＢ１を介して接続される。エラー割込みレジスタＩＲ２１は、ＣＰＵ１２とサイドバンドバスＳＢ２を介して接続される。また、エラー割込みレジスタＩＲ３１，ＩＲ３２の各々は、ＣＰＵ１３とサイドバンドバスＳＢ３を介して接続される。エラー割込みレジスタＩＲ１２，ＩＲ２１，ＩＲ３１，ＩＲ３２は、転送エラーに関係しないＣＰＵに割込み信号を発行するために設けられている。なお、実施の形態１のエラー発生情報は、エラー情報レジスタに格納されるエラー履歴とエラー割込みレジスタに格納される情報とを含む。

エラー割込みレジスタＩＲ１２，ＩＲ３２は、さらに割込み回路５３に設けられた論理和回路５７の入力に接続される。論理和回路５７の出力は信号路ＳＰ２を介してＣＰＵ１２に接続される。また、エラー割込みレジスタＩＲ２１，ＩＲ３１は、さらに割込み回路５２に設けられた論理和回路５８の入力に接続される。論理和回路５８の出力は信号路ＳＰ１を介してＣＰＵ１１に接続される。

［第１の高速シリアルバスＰＥ１で転送エラーが発生した場合の動作］
以下、図３のブロック図ならびに図４および図５のフローチャートを参照して、高速シリアルバスＰＥ１で転送エラーが発生した場合の保護リレー装置１０の動作について説明する。

図４は、第１のＣＰＵ１１が第１の高速シリアルバスＰＥ１で転送エラーを検出した場合の動作を示すフローチャートである。

図４のステップＳ１０において、ＣＰＵ＿１（１１）は、高速シリアルバスＰＥ１において転送エラーが発生したことを検出する。

次のステップＳ２０において、ＣＰＵ１１は、サイドバンドバスＳＢ１を使用して、エラー情報レジスタＲ１＿１〜Ｒ１＿ｎにエラー履歴を書き込む。

その次のステップＳ３０において、ＣＰＵ１１は、サイドバンドバスＳＢ１を使用して、エラー割込みレジスタＩＲ１２に“１”を書き込む。エラー割込みレジスタＩＲ１２に“１”が書き込まれることによって、信号路ＳＰ２を介して割込み信号としてのエラー通知信号Ｅ１２がＣＰＵ＿２（１２）に送信される。これによって、ＣＰＵ１２に割込みがかかる。なお、本開示では、高速シリアルバスＰＥ１，ＰＥ２が正常な場合に“０”を割り当て、異常な場合に“１”を割り当てているが、この対応関係は逆でもよい。

その次のステップＳ４０において、ＣＰＵ１２は、サイドバンドバスＳＢ２を使用して、エラー情報レジスタＲ１＿１〜Ｒ１＿ｎの書き込み内容を読み出すことによってエラー内容を把握する。

その次のステップＳ５０において、ＣＰＵ１２は、エラー内容に応じた回復処理を実行する。

図５は、第３のＣＰＵ１３が第１の高速シリアルバスＰＥ１で転送エラーを検出した場合の動作を示すフローチャートである。

図５のステップＳ１１０において、ＣＰＵ＿３（１３）は、高速シリアルバスＰＥ１において転送エラーが発生したことを検出する。

次のステップＳ１２０において、ＣＰＵ１３は、サイドバンドバスＳＢ３を使用して、エラー情報レジスタＲ３＿１〜Ｒ３＿ｎにエラー履歴を書き込む。

その次のステップＳ１３０において、ＣＰＵ１３は、サイドバンドバスＳＢ３を使用して、エラー割込みレジスタＩＲ３２に“１”を書き込む。エラー割込みレジスタＩＲ３２に“１”が書き込まれることによって、信号路ＳＰ２を介して割込み信号としてのエラー通知信号Ｅ３２がＣＰＵ＿２（１２）に送信される。これによって、ＣＰＵ１２に割込みがかかる。

その次のステップＳ１４０において、ＣＰＵ１２は、サイドバンドバスＳＢ２を使用して、エラー情報レジスタＲ３＿１〜Ｒ３＿ｎの書き込み内容を読み出すことによってエラー内容を把握する。

その次のステップＳ１５０において、ＣＰＵ１２は、エラー内容に応じた回復処理を実行する。

［第２の高速シリアルバスＰＥ２で転送エラーが発生した場合の動作］
以下、図６のブロック図ならびに図７および図８のフローチャートを参照して、高速シリアルバスＰＥ２で転送エラーが発生した場合の保護リレー装置１０の動作について説明する。

図７は、第２のＣＰＵ１２が第２の高速シリアルバスＰＥ２で転送エラーを検出した場合の動作を示すフローチャートである。

図７のステップＳ２１０において、ＣＰＵ＿２（１２）は、高速シリアルバスＰＥ２において転送エラーが発生したことを検出する。

次のステップＳ２２０において、ＣＰＵ１２は、サイドバンドバスＳＢ２を使用して、エラー情報レジスタＲ２＿１〜Ｒ２＿ｎにエラー履歴を書き込む。

その次のステップＳ２３０において、ＣＰＵ１２は、サイドバンドバスＳＢ２を使用して、エラー割込みレジスタＩＲ２１に“１”を書き込む。エラー割込みレジスタＩＲ２１に“１”が書き込まれることによって、信号路ＳＰ１を介して割込み信号としてのエラー通知信号Ｅ２１がＣＰＵ＿１（１１）に送信される。これによって、ＣＰＵ１１に割込みがかかる。

その次のステップＳ２４０において、ＣＰＵ１１は、サイドバンドバスＳＢ１を使用して、エラー情報レジスタＲ２＿１〜Ｒ２＿ｎの書き込み内容を読み出すことによってエラー内容を把握する。

その次のステップＳ２５０において、ＣＰＵ１１は、エラー内容に応じた回復処理を実行する。

図８は、第３のＣＰＵ１３が第２の高速シリアルバスＰＥ２で転送エラーを検出した場合の動作を示すフローチャートである。

図８のステップＳ３１０において、ＣＰＵ＿３（１３）は、高速シリアルバスＰＥ２において転送エラーが発生したことを検出する。

次のステップＳ３２０において、ＣＰＵ１３は、サイドバンドバスＳＢ３を使用して、エラー情報レジスタＲ３＿１〜Ｒ３＿ｎにエラー履歴を書き込む。

その次のステップＳ３３０において、ＣＰＵ１３は、サイドバンドバスＳＢ３を使用して、エラー割込みレジスタＩＲ３１に“１”を書き込む。エラー割込みレジスタＩＲ３１に“１”が書き込まれることによって、信号路ＳＰ１を介して割込み信号としてのエラー通知信号Ｅ３１がＣＰＵ＿１（１１）に送信される。これによって、ＣＰＵ１１に割込みがかかる。

その次のステップＳ３４０において、ＣＰＵ１１は、サイドバンドバスＳＢ１を使用して、エラー情報レジスタＲ３＿１〜Ｒ３＿ｎの書き込み内容を読み出すことによってエラー内容を把握する。

その次のステップＳ３５０において、ＣＰＵ１１は、エラー内容に応じた回復処理を実行する。

［実施の形態２の効果］
上記のとおり、実施の形態２の保護リレー装置１０によれば、いずれかのＣＰＵ間で転送エラーが発生した場合に、共有レジスタ群５１のエラー割込みレジスタへの書き込みによって転送エラーに関係しないＣＰＵに割込みがかけられる。さらに、転送エラーに関係しないＣＰＵは、共有レジスタ群５１のエラー情報レジスタの書き込み内容を読み出すことによってエラー内容を検知できる。したがって、転送エラーに関係しないＣＰＵは代替処理または回復処理を速やかに実行できる。

実施の形態３．
実施の形態３では、実施の形態１の保護リレー装置１０の変形例について説明する。

図９は、図１の保護リレー装置の変形例を示すブロック図である。図９の保護リレー装置１０Ｂは、アナログ入力回路３３、デジタル入力回路３４、およびデジタル出力回路３５がＣＰＵ１２に接続されていない点で、図１の保護リレー装置１０と異なる。さらに、図９の保護リレー装置１０Ｂには照合回路１６が接続されていない。図９のその他の点は図１の場合と同様であるので、同一または相当する構成には同一の参照符号を付して説明を繰り返さない。

図９の保護リレー装置１０Ｂでは、ＣＰＵ＿２（１２）は、補助演算用に使用される。たとえば、ＣＰＵ１１の処理演算量が大きいため、ＣＰＵ１２は、処理の一部を実行するために用いられる。また、ＣＰＵ１２は、ＣＰＵ１１およびＣＰＵ１３が正常に動作することを監視する監視プロセッサとして使用される。

実施の形態２で説明したサイドバンド回路５０の構成は、実施の形態３の場合にも適用できる。したがって、実施の形態１，２の保護リレー装置１０の効果は、実施の形態３の保護リレー装置１０Ｂにおいても同様に奏する。

今回開示された実施の形態はすべての点で例示であって制限的なものでないと考えられるべきである。この発明の範囲は上記した説明ではなくて請求の範囲によって示され、請求の範囲と均等の意味および範囲内でのすべての変更が含まれることが意図される。

１０，１０Ｂ 保護リレー装置、１１，１２，１３ ＣＰＵ、１４ ネットワークインタフェース回路、１６ 照合回路、２２，３２ Ｉ／Ｏバス、２３，３３ アナログ入力回路、２４，３４ デジタル入力回路、２５，３５ デジタル出力回路、５０ サイドバンド回路、５１ 共有レジスタ群、５２，５３ 割込み回路、５４，５５，５６ バスＩ／Ｆ，５７，５８ 論理和回路、Ｅ１２，Ｅ２１，Ｅ３１，Ｅ３２ エラー通知信号、ＩＲ１２，ＩＲ２１，ＩＲ３１，ＩＲ３２ エラー割込みレジスタ、ＰＥ１，ＰＥ２ 高速シリアルバス、Ｒ１，Ｒ２，Ｒ３ エラー情報レジスタ、ＳＢ１，ＳＢ２，ＳＢ３ サイドバンドバス、ＳＰ１，ＳＰ２ 信号路。

Claims (6)

1. 第１の中央処理装置、第２の中央処理装置、および第３の中央処理装置と、
   前記第１の中央処理装置と前記第３の中央処理装置との間をポイント・ツー・ポイント方式で接続する第１のシリアルバスと、
   前記第２の中央処理装置と前記第３の中央処理装置との間をポイント・ツー・ポイント方式で接続する第２のシリアルバスと、
   前記第１の中央処理装置、前記第２の中央処理装置、および前記第３の中央処理装置に第１のサイドバンドバス、第２のサイドバンドバス、および第３のサイドバンドバスをそれぞれ介して接続されたサイドバンド回路とを備え、
   前記第１の中央処理装置または前記第３の中央処理装置の少なくとも一方は、前記第１のシリアルバスにおける転送エラーを検出した場合に、前記第１のシリアルバスの転送エラーの発生に関係する第１のエラー発生情報を、前記第１のサイドバンドバスおよび前記第３のサイドバンドバスをそれぞれ介して前記サイドバンド回路に送信し、前記サイドバンド回路は、前記第１のエラー発生情報に応答して前記第２の中央処理装置に割込みをかけ、
   前記第２の中央処理装置または前記第３の中央処理装置の少なくとも一方は、前記第２のシリアルバスにおける転送エラーを検出した場合に、前記第２のシリアルバスの転送エラーの発生に関係する第２のエラー発生情報を、前記第２のサイドバンドバスおよび前記第３のサイドバンドバスをそれぞれ介して前記サイドバンド回路に送信し、前記サイドバンド回路は、前記第２のエラー発生情報に応答して前記第１の中央処理装置に割込みをかける、保護リレー装置。
2. 前記サイドバンド回路は、共有レジスタ群を含み、
   前記第１の中央処理装置または前記第３の中央処理装置の少なくとも一方は、前記第１のシリアルバスにおける転送エラーを検出した場合に、前記共有レジスタ群に前記第１のエラー発生情報を書き込み、前記サイドバンド回路は、前記第１のエラー発生情報の書き込みに応答して前記第２の中央処理装置に割込みをかけ、割込みをかけられた前記第２の中央処理装置は、前記第２のサイドバンドバスを介して前記共有レジスタ群から前記第１のエラー発生情報を読み出し、
   前記第２の中央処理装置または前記第３の中央処理装置の少なくとも一方は、前記第２のシリアルバスにおける転送エラーを検出した場合に、前記共有レジスタ群に前記第２のエラー発生情報を書き込み、前記サイドバンド回路は、前記第２のエラー発生情報の書き込みに応答して前記第１の中央処理装置に割込みをかけ、割込みをかけられた前記第１の中央処理装置は、前記第１のサイドバンドバスを介して前記共有レジスタ群から前記第２のエラー発生情報を読み出す、請求項１に記載の保護リレー装置。
3. 前記共有レジスタ群は、
   前記第１の中央処理装置と第１の信号路を介して接続された第１の割込みレジスタと、
   前記第２の中央処理装置と第２の信号路を介して接続された第２の割込みレジスタとを含み、
   前記第１の中央処理装置は、前記第１のシリアルバスにおける転送エラーを検出した場合に、前記第２の割込みレジスタに値を書き込むことによって前記第２の信号路を介して前記第２の中央処理装置に割込み信号を送信し、
   前記第２の中央処理装置は、前記第２のシリアルバスにおける転送エラーを検出した場合に、前記第１の割込みレジスタに値を書き込むことによって前記第１の信号路を介して前記第１の中央処理装置に割込み信号を送信する、請求項２に記載の保護リレー装置。
4. 前記保護リレー装置は、
   電力系統の電気量の入力を受ける第１のアナログ入力回路と、
   制御対象の電力機器に第１の制御信号を出力する第１のデジタル出力回路とをさらに備え、
   前記第１のアナログ入力回路および前記第１のデジタル出力回路は、前記第１の中央処理装置に接続されているが、前記第２の中央処理装置に接続されておらず、
   前記第１の中央処理装置は、前記第１のアナログ入力回路によって受けた前記電力系統の電気量に基づいて保護リレー演算を実行し、保護リレー演算の結果に基づいて前記第１の制御信号を出力する、請求項１〜３のいずれか１項に記載の保護リレー装置。
5. 前記保護リレー装置は、
   前記電力系統の電気量の入力を受ける第２のアナログ入力回路と、
   前記電力機器に第２の制御信号を出力する第２のデジタル出力回路とをさらに備え、
   前記第２のアナログ入力回路および前記第２のデジタル出力回路は、前記第２の中央処理装置に接続されているが、前記第１の中央処理装置に接続されておらず、
   前記第２の中央処理装置は、前記第２のアナログ入力回路によって受けた前記電力系統の電気量に基づいて保護リレー演算を実行し、保護リレー演算の結果に基づいて前記第２の制御信号を出力し、
   前記電力機器には、前記第１の制御信号と前記第２の制御信号とが一致している場合に、最終的な制御信号が出力される、請求項４に記載の保護リレー装置。
6. 前記保護リレー装置は、ネットワークと接続するためのネットワークインタフェース回路をさらに備え、
   前記第３の中央処理装置は、前記ネットワークインタフェース回路を介して上位装置に接続される、請求項１〜５のいずれか１項に記載の保護リレー装置。
   

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