JP2021162794A - 表示装置 - Google Patents
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Abstract
【課題】表示パネルに画像を表示するための信号の異常を的確に検出する表示装置を提供する。【解決手段】表示装置は、表示パネル、ゲート駆動回路、タイミングコントローラおよび異常検出回路を含む。表示パネルは、マトリクス状に配置されたトランジスタに接続されたゲート配線と、ソース配線とを含む。ゲート駆動回路は、ゲート配線にゲート電圧を出力する。タイミングコントローラは、ゲート駆動回路によるゲート電圧の出力の可否を制御するための出力制御信号と、ゲート駆動回路がゲート電圧の出力先のゲート配線を切り替えるためのシフトクロック信号とを生成する。異常検出回路は、出力制御信号の状態とシフトクロック信号の状態とに基づいて生成されるゲート側検出信号を監視することにより、出力制御信号とシフトクロック信号とのタイミング関係の異常を検出する。【選択図】図1
Description
本開示は、表示装置に関する。
液晶表示装置の表示パネルは、ゲートドライバIC(ゲート駆動回路)と、ソースドライバIC(ソース駆動回路)とを備える。ゲートドライバICおよびソースドライバICは、一般的に、複数の画素で構成される表示エリアの外周領域に配置される。ゲートドライバICは、各画素に設けられた薄膜トランジスタ(Thin Film Transistor、すなわち、TFT)のON/OFF制御を行う。その際、ゲートドライバICは、表示エリアの横方向に延在する複数のゲート配線に順次ゲート電圧を出力し、また、ソースドライバICは、表示エリアの縦方向に延在するソース配線に映像信号に基づくソース電圧を出力する。
これらゲートドライバICおよびソースドライバICは、液晶表示装置の回路基板に設けられたタイミングコントローラから出力される複数の信号に基づいて、上記の動作を行う。表示パネルが映像信号に基づいた画像を正確に表示するためには、TFTの駆動に関わるタイミングコントローラ、ゲートドライバICおよびソースドライバICが正確に動作することが要求される。例えば、特許文献1に開示された表示装置は、ソースドライバICに対応する画像信号線駆動回路がタイミングコントローラ等で生成される制御信号の周期および電圧レベル等を検知する機能を有する。
タイミングコントローラから駆動回路(ゲート駆動回路またはソース駆動回路)に出力される信号のタイミングが正常でない場合、駆動回路はそのタイミングが正常でない信号に基づいて動作する。その結果、表示パネルに表示される画像には異常が生じる。
本開示は、上記の課題を解決するためのものであり、タイミングコントローラから出力される信号のタイミングの異常を検出する表示装置を提供する。
本開示に係る表示装置は、表示パネル、ゲート駆動回路、タイミングコントローラおよび異常検出回路を含む。表示パネルは、マトリクス状に配置された複数のトランジスタに接続された複数のゲート配線と、複数のソース配線とを含む。ゲート駆動回路は、複数のゲート配線にゲート電圧を出力する。タイミングコントローラは、ゲート駆動回路によるゲート電圧の出力の可否を制御するための出力制御信号と、ゲート駆動回路がゲート電圧の出力先のゲート配線を切り替えるためのシフトクロック信号とを生成する。異常検出回路は、出力制御信号の状態とシフトクロック信号の状態とに基づいて生成されるゲート側検出信号を監視することにより、出力制御信号とシフトクロック信号とのタイミング関係の異常を検出する。
本開示によれば、タイミングコントローラから出力される信号のタイミングの異常を検出する表示装置が提供される。
本開示の目的、特徴、局面、および利点は、以下の詳細な説明と添付図面とによって、より明白になる。
<実施の形態1>
図1は、実施の形態1における表示装置の構成を概略的に示す図である。また、図1には、主要なデジタル信号の入出力が示されている。
図1は、実施の形態1における表示装置の構成を概略的に示す図である。また、図1には、主要なデジタル信号の入出力が示されている。
表示装置は、表示パネル1、回路基板2、フレキシブルプリント回路基板(Flexible printed circuit, FPC)3A,3B、ゲートドライバIC(G−IC)5、ソースドライバIC(S−IC)6A,6B、タイミングコントローラ(TCON)7、異常検出回路8、ROM(Read Only Memory)9、電源回路(DCDC)10およびインターフェースコネクタ11を含む。
表示パネル1は、画素領域4と、複数のゲート配線(図示せず)と、複数のソース配線(図示せず)とを含む。画素領域4は、複数の画素(図示せず)がマトリクス状に配置されており、表示エリアに対応する。各画素には、薄膜トランジスタ(Thin Film Transistor, TFT)(図示せず)が設けられている。つまり、画素領域4には、複数のTFTがマトリクス状に配置されている。ゲート配線およびソース配線は、TFTのゲート電極(図示せず)およびソース電極(図示せず)にそれぞれ接続されている。図1において、複数のゲート配線は画素領域4内で横方向に延在しており、複数のソース配線は画素領域4内で縦方向に延在している。
G−IC5は、表示パネル1に実装されており、画素領域4よりも外側かつ画素領域4の短辺側に配置されている。G−IC5は、ゲート配線にゲート電圧を出力することにより、各画素におけるTFTのON/OFFを制御する。G−IC5によるゲート電圧の出力動作は、TCON7から出力される垂直スタートパルス信号(STV1)、シフトクロック信号(CLKV)および出力イネーブル信号(OE)によって制御される。
具体的には、G−IC5は、STV1信号を受信して動作を開始する。G−IC5は、CLKV信号に同期して、ゲート電圧の出力対象のゲート配線を次の行のゲート配線に切り替える。言い換えると、CLKV信号は、G−IC5がゲート電圧の出力先を一のゲート配線から他のゲート配線に切り替えるための信号である。また、G−IC5は、TCON7から出力されるOE信号によってゲート電圧の出力の可否を制御する。言い換えると、OE信号は、出力制御信号であり、G−IC5によるゲート電圧の出力の可否を制御するための信号である。ここでは、OE信号の電圧が高レベルである場合、G−IC5はゲート電圧を出力することが不可能である。OE信号の電圧が低レベルである場合、G−IC5はゲート電圧を出力することが可能である。つまり、ゲート電圧は、OE信号の立ち下がりから立ち上がりまでの期間に、特定のゲート配線に出力される。G−IC5は、全てのゲート配線に対して、ゲート電圧の出力のシフト動作が終わると、リターン信号(STV2)をTCON7に出力する。
詳細は後述するが、OE信号およびCLKV信号のタイミングが正常である場合、OE信号が高レベルの期間中にCLKV信号が立ち上がる。つまり、G−IC5によるゲート電圧の出力が不可能である期間に、G−IC5はゲート電圧の出力対象のゲート配線を次の行のゲート配線に切り替える。その結果、ゲート電圧の出力先の切り替わり前後において、正常な画像が表示パネル1に表示される。このように、正常な画像表示には、OE信号およびCLKV信号の正常なタイミング関係が必要である。
S−IC6A,6Bは、表示パネル1に実装されており、画素領域4よりも外側かつ画素領域4の長編側に配置されている。S−IC6A,6Bは、ソース配線にソース電圧を出力する。実施の形態1におけるS−IC6A,6Bは、チャージシェア(電荷共有)機能を有する。S−IC6A,6Bによるソース電圧の出力動作は、水平スタートパルス信号(STH1A、STH1B)、ラッチパルス信号(LP)および映像信号(VSL2)によって制御される。
具体的には、S−IC6Aは、TCON7から出力されるSTH1A信号を受信して動作を開始する。S−IC6Aは、VSL2信号に含まれるドットクロック(CLK)に同期して映像データを読み込む。S−IC6Aは映像データの読み込み(スキャン)が完了するとSTH1B信号を出力する。S−IC6Bは、S−IC6Aから出力されるSTH1B信号を受信して同様の動作を開始する。S−IC6Bは、スキャンが終わると、TCON7にリターン信号(STH2)を出力する。また、その際、S−IC6A,6Bは、TCON7から出力されるLP信号の立ち上がりで出力データを確定し、LP信号の立ち下がりでソース電圧を出力する。つまり、LP信号は、S−IC6A,6Bによるソース電圧の出力のタイミングを制御するための信号である。
詳細は後述するが、OE信号およびLP信号のタイミングが正常である場合、ゲート電圧の立ち下がりが完了した後に、LP信号が立ち上がる。言い換えると、OE信号の立ち上がりからLP信号の立ち上がりまでの期間は、ゲート電圧の立ち下がりの応答時間よりも長い。それにより、隣接する画素の表示が正常に行われる。このように、正常な画像表示には、OE信号およびLP信号の正常なタイミング関係が必要である。
TCON7は、回路基板2に実装されている。TCON7は、インターフェースコネクタ11から映像信号(VSL1)を受信し、上記のSTV1信号、CLKV信号、OE信号、STH1A信号、LP信号およびVSL2信号を生成する。TCON7は、G−IC5にSTV1信号、CLKV信号およびOE信号を出力する。TCON7は、S−IC6AにSTH1A信号、LP信号およびVSL2信号を出力し、S−IC6BにLP信号およびVSL2信号を出力する。また、TCON7は、G−IC5からSTV2信号を受信し、S−IC6BからSTH2信号を受信する。
異常検出回路8は、TCON7から出力されるOE信号、CLKV信号およびLP信号を受信する。異常検出回路8は、OE信号の状態とCLKV信号の状態とに基づいてゲート側検出信号を生成する。異常検出回路8は、そのゲート側検出信号を監視することにより、OE信号とCLKV信号とのタイミング関係の異常を検出する。また、異常検出回路8は、OE信号の状態とLP信号の状態とに基づいてソース側検出信号を生成する。異常検出回路8は、そのソース側検出信号を監視することにより、OE信号とLP信号とのタイミング関係の異常を検出する。異常検出回路8は、OE信号とCLKV信号とのタイミング関係の異常を検出した場合、あるいは、OE信号とLP信号とのタイミング関係の異常を検出した場合、異常通知信号(FAIL)を出力する。また、異常検出回路8は、タイミング関係の異常を検出した後、ゲート側検出信号およびソース側検出信号の状態に基づいて、タイミング関係の異常の解消を検出する。
ROM9は、TCON7の設定パラメータを格納する。電源回路(DCDC)10は、TCON7、G−IC5およびS−IC6A,6Bに供給する電圧を生成する。インターフェースコネクタ11は、外部からVSL1信号を受信する。インターフェースコネクタ11は、異常検出回路8から入力されるFAIL信号を外部に出力する。図示は省略するが、回路基板2には、その他の電子部品として、コンデンサ、抵抗、コイル、トランジスタ等が実装されている。
FPC3A,3Bは、表示パネル1と回路基板2とを接続している。実施の形態1において、TCON7から出力されたSTH1A信号、LP信号およびVSL2信号は、FPC3Aを介してS−IC6Aに入力される。TCON7から出力されたSTV1信号、CLKV信号およびOE信号は、FPC3Bを介してG−IC5に入力される。TCON7から出力されたLP信号およびVSL2信号は、FPC3Bを介してS−IC6Bに入力される。FPC3A,3Bは回路基板2と一体の部品であってもよい。つまり、回路基板2に実装されている各部品が1枚のFPCに実装されていてもよい。FPCの個数、S−ICの個数またはG−ICの個数は、図1に示されるそれらの個数に限定されない。
図2は、実施の形態1におけるTCON7から出力される信号、ゲート電圧およびソース電圧の正常なタイミング関係を示す図である。ここでは、図2は、1水平周期(H period time)におけるタイミング関係を示している。また図2は、n−1行目のゲート配線Gn−1とn行目のゲート配線Gnとの間で、ゲート電圧の出力先が切り替わるタイミングを示している。図2では、高レベルのゲート電圧が「VGH」で示され、低レベルのゲート電圧が「VGL」で示されている。ソース電圧VSn−1およびVSnは、n−1行目の各画素のTFTおよびn行目の各画素のTFTに供給される電圧をそれぞれ示している。
OE信号およびCLKV信号のタイミングが正常である場合、OE信号が高レベルの期間中にCLKV信号が立ち上がる。つまり、G−IC5によるゲート電圧の出力が不可能である期間に、G−IC5はゲート電圧の出力対象のゲート配線を次の行のゲート配線に切り替える。OE信号が低レベルの期間中にCLKV信号が立ち上がった場合、出力対象が切り替わる前後の行におけるTFTがいずれもONになる期間が生じる。そのため、切り替え前の行のTFTに意図しない電荷が供給され、正常な画像が表示されない。したがって、正常な画像表示には、OE信号およびCLKV信号の正常なタイミング関係が必要である。
図2におけるtcsはLP信号が高レベルの電圧である期間を表している。S−IC6A,6Bは、tcsで示される期間中に、隣接する2つのソース配線への出力間で電荷共有(チャージシェア)を行う。OE信号およびLP信号のタイミングが正常である場合、ゲート電圧の立ち下がりが完了した後に、LP信号が立ち上がる。言い換えると、OE信号の立ち上がりからLP信号の立ち上がりまでの期間(tgs1)は、ゲート電圧の立ち下がりの応答時間(tg)よりも長い。逆に、ゲート電圧の立ち下がりが完了する前に、LP信号が立ち上がった場合、切り替え前の行のTFTに意図しない電荷が供給される。その結果、正常な画像が表示されない。したがって、正常な画像表示には、OE信号およびLP信号の正常なタイミング関係が必要である。
実施の形態1における異常検出回路8は、OE信号とCLKV信号とのタイミング関係、および、OE信号とLP信号とのタイミング関係を検出して監視する。以下に、異常検出回路8の詳細な構成および動作を説明する。
図3は、実施の形態1における異常検出回路8の構成を示す機能ブロック図である。異常検出回路8は、マイコン(MicroController Unit, MCU)12、第1フリップフロップ回路18および第2フリップフロップ回路19を含む。
第1フリップフロップ回路18は、Dフリップフロップである。第1フリップフロップ回路18のデータ入力(D)にはOE信号が、クロック(CLK)にはCLKV信号が入力される。第1フリップフロップ回路18の出力(Q)は、ゲート側検出信号(OE_CLKV_DET)であり、マイコン12に出力される。つまり、第1フリップフロップ回路18は、OE信号とCLKV信号とに基づいて、OE_CLKV_DET信号を生成する。
第2フリップフロップ回路19は、非同期クリア端子を備えるDフリップフロップである。第2フリップフロップ回路19のデータ入力(D)には常時高レベル電圧が、クロック(CLK)にはOE信号が、クリア(CLR)にはLP信号が入力される。第2フリップフロップ回路19の出力(Q)は、ソース側検出信号(OE_LP_DET1)であり、マイコン12に出力される。つまり、第2フリップフロップ回路19は、OE信号とLP信号とに基づいて、OE_LP_DET1信号を生成する。
マイコン12は、汎用入力ポート(General Purpose Input, GPI)15、第1タイマカウンタ16、第2タイマカウンタ17、CPU(Central Processing Unit)13、汎用出力ポート(General Purpose Output, GPO)14を少なくとも含む。
GPI15は、OE_CLKV_DET信号を受け付ける。GPI15は、OE_CLKV_DET信号の状態に基づいて、CPU13に割り込み信号を送信する。CPU13は、その割り込み信号に基づいて、OE信号およびCLKV信号のタイミング関係が異常であると判定する。
第1タイマカウンタ16は、OE_LP_DET1信号を受け付ける。第1タイマカウンタ16は、OE_LP_DET1信号が高レベルである期間をカウントする。CPU13は、その第1タイマカウンタ16によるカウント結果と予め定められた第1閾値とに基づいて、OE信号およびLP信号のタイミング関係が異常であると判定する。
第2タイマカウンタ17は、OE信号を受け付ける。第2タイマカウンタ17は、OE信号が高レベルの期間をカウントする。CPU13は、その第2タイマカウンタ17によるカウント結果と予め定められた第2閾値とに基づいて、OE信号が異常であると判定する。
GPO14は、ポートレジスタ(図示せず)を有する。ポートレジスタは、CPU13による異常判定結果に応じた値を格納する。実施の形態1におけるポートレジスタは正常状態を示す「1(高)」あるいは異常状態を示す「0(低)」を格納する。GPO14は、ポートレジスタの値に基づいて、高レベル電圧あるいは低レベル電圧のFAIL信号を出力する。具体的には、ポートレジスタの値が「1」である場合すなわち正常状態である場合、GPO14は高レベル電圧のFAIL信号を出力する。一方で、ポートレジスタの値が「0」である場合すなわち異常状態である場合、GPO14は低レベル電圧のFAIL信号を出力する。言い換えると、異常判定結果に応じて、GPO14から出力されるFAIL信号の論理が切り替えられる。そのFAIL信号は、インターフェースコネクタ11を経由して外部に出力される。
図4は、第1フリップフロップ回路18における入出力の真理値表を示す図である。なお、「↑」は信号の立ち上がりを示す。「↓」は信号の立ち下がりを示す。「L」は低レベルを示す。「H」は高レベルを示す。「X」は状態不問を示す。図5は、第1フリップフロップ回路18における入出力のタイミングチャートである。図5は、OE信号およびCLKV信号のタイミング関係が正常な場合を示している。
CLKV信号は、OE信号が高レベルの期間中に立ち上がっている。よって、図4の真理値表によれば、出力(Q)のOE_CLKV_DET信号の電圧は高レベルである。その後、図5に示されるように、CLKV信号の状態は、高レベル、立ち下がり、低レベルの順に変化する。図4の真理値表によれば、各状態におけるOE_CLKV_DET信号の電圧は常に高レベルである。よって、OE信号およびCLKV信号のタイミング関係が正常である場合、マイコン12のGPI15には、高レベルのOE_CLKV_DET信号が入力される。
一方で、OE信号が低レベルの期間中にCLKV信号が立ち上がった場合(図示せず)、図4の真理値表によれば、出力(Q)のOE_CLKV_DET信号の電圧は低レベルである。よって、OE信号およびCLKV信号のタイミング関係に異常が発生した場合、マイコン12のGPI15には、低レベルのOE_CLKV_DET信号が入力される。
マイコン12のGPI15は、OE_CLKV_DET信号の立ち下がりのエッジを検出し、CPU13に割り込み信号を送信する。CPU13は、その割り込み信号に基づいてOE信号およびCLKV信号のタイミング関係が異常であると判定する。そして、CPU13は、GPO14のポートレジスタの値を「0」に変更する。ポートレジスタの値が「0」であるため、GPO14は、低レベルのFAIL信号を出力する。
図6は、第2フリップフロップ回路19における入出力の真理値表を示す図である。図7は、第2フリップフロップ回路19における入出力のタイミングチャートである。図7は、OE信号およびLP信号のタイミング関係が正常な場合を示している。
OE信号が立ち上がる際、LP信号は低レベルであり、データ入力(D)は高レベルである。よって、図6の真理値表によれば、出力(Q)のOE_LP_DET1信号の電圧は高レベルである。その後、OE信号、LP信号およびデータ入力(D)が、それぞれ高レベル、低レベルおよび高レベルである期間が続くため、OE_LP_DET1信号は高レベルで維持される。OE信号が立ち下がる際、LP信号は低レベルであり、データ入力(D)は高レベルである。そのため、OE_LP_DET1信号は高レベルで維持される。さらにその後、LP信号が立ち上がって高レベルとなった時、OE信号は低レベルでありデータ入力(D)は高レベルである。よって、OE_LP_DET1信号は低レベルに変化する。以上のことから、OE信号の立ち上がりからLP信号の立ち上がりまでの期間(tgs1)は、理想的には、OE_LP_DET1信号が高レベルの期間(tgs1_det)に対応する。
マイコン12の第1タイマカウンタ16は、OE_LP_DET1信号が高レベルである期間(tgs1_det)をカウントし、その結果をカウント値(tgs1_det_count)に格納する。CPU13は、定期的にtgs1_det_countの値を読み出す。CPU13は、例えば、1フレームの周波数が60Hzである場合、16.7ms程度の周期で、tgs1_det_countの値を読み出す。CPU13は、tgs1_det_countの値と予め定められた第1閾値とに基づいて、OE信号およびLP信号のタイミング関係の異常を判定する。予め定められた第1閾値は、図2に示されるゲート電圧の立ち下がりの応答時間(tg)に基づいて定められる値であり、例えば、tgに一致する。予め定められた第1閾値は、例えば、マイコン12のメモリに記憶されている。「tgs1_det_count<tg」の関係が成立する場合、CPU13はOE信号およびLP信号のタイミング関係が異常であると判定する。そして、CPU13は、GPO14のポートレジスタの値を「0」に変更する。ポートレジスタの値が「0」であるため、GPO14は、低レベルのFAIL信号を出力する。
OE信号が常に高レベルとなる異常が発生した場合、第1フリップフロップ回路18の出力(Q)からは、常に高レベルのOE_CLKV_DET信号が出力される。OE信号およびCLKV信号のタイミング関係に異常が発生した場合であっても、OE_CLKV_DET信号の立ち下がりが検出されることはない。そのため、GPI15は割り込み信号を生成しない。よって、マイコン12はOE信号およびCLKV信号のタイミング関係の異常を検出できない。また、OE信号の高レベルの期間が所定の時間よりも長い場合、ゲート開放時間が短くなる。その結果、画素に十分な電荷が蓄積されず、表示パネル1には正常な画像が表示されない。そこで、実施の形態1におけるマイコン12は、OE信号の異常を検出する。
マイコン12の第2タイマカウンタ17は、OE信号が高レベルの期間をカウントし、その結果をカウント値(OE_High_count)に格納する。CPU13は、定期的にOE_High_countの値を読み出す。CPU13は、OE_High_countの値と予め定められた第2閾値(OE_MAX)とに基づいて、OE信号の異常を判定する。予め定められた第2閾値は、例えば、マイコン12のメモリに記憶されている。「OE_High_count≧OE_MAX」の関係が成立する場合、CPU13はOE信号が異常であると判定する。そして、CPU13は、GPO14のポートレジスタの値を「0」に変更する。ポートレジスタの値が「0」であるため、GPO14は、低レベルのFAIL信号を出力する。
CLKV信号が高レベルまたは低レベルに固定される異常が発生した場合、第1フリップフロップ回路18の出力(Q)からは、常に高レベルのOE_CLKV_DET信号が出力される。そのため、OE信号およびCLKV信号のタイミング関係に異常が発生した場合であっても、OE_CLKV_DET信号の立ち下がりが検出されることはない。GPI15は割り込み信号を生成しない。よって、マイコン12はOE信号およびCLKV信号のタイミング関係の異常を検出できない。しかし、CLKV信号が高レベルまたは低レベルに固定される異常が発生した場合、G−IC5によるゲート電圧の出力のシフト動作が行われない。そのため、G−IC5は、STV2信号を出力しない。よって、実施の形態1におけるTCON7は、STV2信号を監視することにより、CLKV信号の異常状態を検出する。例えば、TCON7は、フレーム内の特定の時点でSTV2信号の検出を判定する。
GPO14のポートレジスタの値が「0」である場合すなわち異常状態である場合、CPU13は、GPI15に入力されるOE_CLKV_DET信号の状態、tgs1_det_countの値、および、OE_High_countの値を定期的に読み出す。「OE_CLKV_DET信号が高レベル」、「tgs1_det_count≧tg」および「OE_High_count<OE_MAX」の全てが成立する場合、CPU13は、OE信号、CLKV信号およびLP信号の異常が全て解消されたと判定する。CPU13は、GPO14のポートレジスタを「1」に変更する。
TCON7は、STH2信号およびSTV2信号を定期的に監視し、S−IC6A,6BおよびG−IC5が正常に動作しているか否かを検出する。図示は省略するが、TCON7は、S−IC6A,6Bに入力される出力電圧の極性切り替え信号(POL)、スキャン方向の設定信号(LR)も生成している。さらにTCON7は、G−IC5に入力されるスキャン方向の設定信号(UD)も生成している。LR信号およびUD信号の論理によっては、STH1A信号、STH1B信号およびSTH2信号の入出力方向の関係、ならびに、STV1信号およびSTV2信号の入出力方向の関係が逆であってもよい。すなわち、S−IC6A,6BおよびG−IC5の出力のシフト動作の方向が逆であってもよい。その場合は、TCON7は、STH1A信号およびSTV1信号を監視してS−IC6A,6BおよびG−IC5の動作異常を検出する。
以上をまとめると、実施の形態1における表示装置は、表示パネル1、G−IC(ゲート駆動回路)5、S−IC(ソース駆動回路)6A,6Bおよび異常検出回路8を含む。表示パネル1は、マトリクス状に配置された複数のTFTに接続された複数のゲート配線と複数のソース配線とを含む。G−IC5は、複数のゲート配線にゲート電圧を出力する。S−IC6A,6Bは、複数のソース配線にソース電圧を出力する。TCON7は、G−IC5によるゲート電圧の出力の可否を制御するためのOE信号(出力制御信号)と、G−IC5がゲート電圧の出力先のゲート配線を切り替えるためのCLKV(シフトクロック信号)とを生成する。TCON7は、S−IC6A,6Bによるソース電圧の出力のタイミングを制御するためのLP信号(ラッチパルス信号)をさらに生成する。異常検出回路8は、OE信号の状態とCLKV信号の状態とに基づいて生成されるOE_CLKV_DET信号(ゲート側検出信号)を監視することにより、OE信号とCLKV信号とのタイミング関係の異常を検出する。異常検出回路8は、OE信号の状態とLP信号の状態とに基づいて生成されるOE_LP_DET1信号(ソース側検出信号)を監視することにより、OE信号とLP信号とのタイミング関係の異常をさらに検出する。
このような構成を有する表示装置は、TCON7から出力される信号のタイミングの異常を正確に検出する。表示装置は、自動あるいは手動により、その異常に対する対処を迅速に行うことを可能にする。
液晶表示装置は、TV、PC用ディスプレイ、携帯電話等のだけではなく、車載機器および産業機器にも用いられている。実施の形態1における表示装置は、G−IC5およびS−IC6A,6Bに入力される信号を監視して異常を検出し、それら異常に起因した残像の発生またはコントラストの低下を解消する。このような表示装置は、例えば、車載機器としてミラー代替用途に適している。
実施の形態1における異常検出回路8は、第1フリップフロップ回路18と、第2フリップフロップ回路19およびマイコン12を含む。第1フリップフロップ回路18は、OE信号とCLKV信号とに基づいて、OE_CLKV_DET信号を生成する。第2フリップフロップ回路19は、OE信号とLP信号とに基づいて、OE_LP_DET1信号を生成する。マイコン12は、第1フリップフロップ回路18から入力されるOE_CLKV_DET信号に基づいて、OE信号とCLKV信号とのタイミング関係の異常を検出する。マイコン12は、第2フリップフロップ回路19から入力されるOE_LP_DET1信号に基づいて、OE信号とLP信号とのタイミング関係の異常を検出する。
このような表示装置は、マイコン12によってOE信号とCLKV信号のタイミングのずれ、および、OE信号とLP信号のタイミングずれを検出する。FPGAなどの高価なハードウェア部品の使用を回避し、異常検出回路8の低コスト化を実現する。
実施の形態1における異常検出回路8は、2つの信号間のタイミングの監視と、その異常判定とを行う。一般的に、安価なマイコン12に備わるCPU13は並列処理を実行することができない。そのため、マイコン12は、一方の信号が割り込みで入力された際、他方の信号を読み込むには時間を要する。例えば、OE信号の立ち上がりからLP信号の立ち上がりまでの期間(tgs)は、通常、数μs程度である。マイコン12がそのような数μs程度の間隔を有する2つの信号におけるタイミングのずれを判定することは困難である。マイコン12よりも高性能なFPGA(Field-Programmable Gate Array)は、そのようなタイミングのずれを容易に判定できるが、高コストである。
実施の形態1における異常検出回路8は、マイコン12の外部の第1フリップフロップ回路18にて、OE信号とCLKV信号から1つの監視用信号(OE_CLKV_DET信号)を生成する。また、異常検出回路8は、マイコン12の外部の第2フリップフロップ回路19にて、OE信号とLP信号とから1つの監視用信号(OE_LP_DET1信号)を生成する。マイコン12は、それら監視用信号の異常を判定するだけでよい。したがって、異常検出回路8および表示装置の低コスト化が実現される。
実施の形態1における異常検出回路8は、OE信号の高レベルの期間が予め定められた期間以上であることをさらに検知する。
このような異常検出回路8は、OE信号自体の異常も検出する。そのため、2つの信号のタイミング関係の異常の検出精度が向上する。
実施の形態1における異常検出回路8は、タイミング関係の異常を検出した場合に、FAIL信号(異常通知信号)を外部に出力する。
このような異常検出回路8は、表示異常の可能性を外部に通知する。表示装置が車載機器としてのミラー代替用途に適用される場合、例えば、ECU(Electronic Control Unit)がFAIL信号に基づいて、警告音等を鳴らして、車両の搭乗者に正確に異常を通知する。または例えば、ECUがFAIL信号に基づいて表示装置のバックライトをOFFにする制御を行ってもよい。
実施の形態1における異常検出回路8は、タイミング関係の異常を検出した後、OE_CLKV_DET信号およびOE_LP_DET1信号に基づいて、タイミング関係の異常の解消を検出する。
このような表示装置は、電源再起動またはリセット等を必要とすることなく、異常の解消を外部に通知可能とする。
(実施の形態1の変形例1)
実施の形態1の変形例1における表示装置は、実施の形態1の表示装置と比較して、異常検出回路の構成が異なる。図8は、実施の形態1の変形例1における表示装置が含む異常検出回路8Aの構成を示す機能ブロック図である。
実施の形態1の変形例1における表示装置は、実施の形態1の表示装置と比較して、異常検出回路の構成が異なる。図8は、実施の形態1の変形例1における表示装置が含む異常検出回路8Aの構成を示す機能ブロック図である。
異常検出回路8Aは、第1フリップフロップ回路18とマイコン12Aとを含む。マイコン12Aは、GPI15、CPU13およびGPO14を含む。ただし、異常検出回路8Aには、実施の形態1に示された第2フリップフロップ回路19が設けられていない。マイコン12Aには、第1タイマカウンタ16および第2タイマカウンタ17が設けられていない。
第1フリップフロップ回路18は、OE信号とCLKV信号とに基づいて、OE_CLKV_DET信号を生成する。マイコン12Aは、第1フリップフロップ回路18から入力されるOE_CLKV_DET信号に基づいて、OE信号およびCLKV信号のタイミング関係の異常を検出する。具体的な異常の検出方法は、実施の形態1と同様である。
また、異常検出回路8Aは、OE信号およびCLKV信号のタイミング関係の異常を検出した後、OE_CLKV_DET信号に基づいて、タイミング関係の異常の解消を検出する。具体的な異常解消後の復帰方法は、実施の形態1と同様である。
このように、実施の形態1の変形例1における表示装置は、OE信号およびCLKV信号のタイミング関係の異常を検出するのみである。このような表示装置も、TCON7から出力される信号のタイミングの異常を正確に検出する。表示装置は、自動あるいは手動により、その異常に対する対処を迅速に行うことを可能にする。
(実施の形態1の変形例2)
図9は、実施の形態1の変形例2における表示装置が含む異常検出回路8Bの構成を示す機能ブロック図である。
図9は、実施の形態1の変形例2における表示装置が含む異常検出回路8Bの構成を示す機能ブロック図である。
異常検出回路8Bは、第2フリップフロップ回路19とマイコン12Bとを含む。マイコン12Bはタイマカウンタ16Aを含む。タイマカウンタ16Aは、実施の形態1における第1タイマカウンタ16と同様である。ただし、異常検出回路8Bには、実施の形態1に示された第1フリップフロップ回路18が設けられていない。マイコン12BにはOE信号の高レベル期間をカウントする第2タイマカウンタ17は設けられていない。
第2フリップフロップ回路19は、OE信号とLP信号とに基づいて、OE_LP_DET1信号を生成する。マイコン12Bは、第2フリップフロップ回路19から入力されるOE_LP_DET1信号に基づいて、OE信号およびLP信号のタイミング関係の異常を検出する。具体的な異常の検出方法は、実施の形態1と同様である。
また、異常検出回路8Bは、OE信号およびLP信号のタイミング関係の異常を検出した後、OE_LP_DET1信号に基づいて、タイミング関係の異常の解消を検出する。具体的な異常解消後の復帰方法は、実施の形態1と同様である。
このように、実施の形態1の変形例2における表示装置は、OE信号およびLP信号のタイミング関係の異常を検出するのみである。このような表示装置も、TCON7から出力される信号のタイミングの異常を検出する。表示装置は、自動あるいは手動により、その異常に対する対処を迅速に行うことを可能にする。
<実施の形態2>
実施の形態2における表示装置を説明する。実施の形態2は実施の形態1の下位概念であり、実施の形態2における表示装置は、実施の形態1における表示装置の各構成を含む。なお、実施の形態1と同様の構成および動作については説明を省略する。
実施の形態2における表示装置を説明する。実施の形態2は実施の形態1の下位概念であり、実施の形態2における表示装置は、実施の形態1における表示装置の各構成を含む。なお、実施の形態1と同様の構成および動作については説明を省略する。
実施の形態2における表示装置のS−IC6A,6Bは、チャージシェア機能を有していない。
図10は、実施の形態2におけるTCON7から出力される信号、ゲート電圧およびソース電圧の正常なタイミング関係を示す図である。OE信号の立ち上がりからLP信号の立ち下がりまでの期間(tgs2)が、ゲート電圧の立ち下がりの応答時間(tg)よりも長い。ゲート電圧の立ち下がりが完了する前に、LP信号が立ち下がった場合、切り替え前の行のTFTに意図しない電荷が供給される。その結果、正常な画像が表示されない。したがって、正常な画像表示には、OE信号およびLP信号の正常なタイミング関係が必要である。
図11は、実施の形態2における異常検出回路8Cの構成を示す機能ブロック図である。異常検出回路8Cは、マイコン12、第1フリップフロップ回路18、第2フリップフロップ回路20、インバータ21およびAND回路22を含む。
第1フリップフロップ回路18は、実施の形態1と同様であり、Dフリップフロップである。
インバータ21は、LP信号の論理を反転する。インバータ21には、TCON7の出力(LP)が入力される。インバータ21は、その論理を反転した否定(−LP)を出力する。
AND回路22には、OE信号とインバータ21の出力(−LP)とが入力される。AND回路22は、その論理積(OE・−LP)を出力する。
第2フリップフロップ回路20は、非同期プリセット端子を備えるDフリップフロップである。第2フリップフロップ回路20のデータ入力(D)およびプリセット入力(PRE)にはAND回路22の出力(OE・−LP)が入力される。また、クロック(CLK)にはインバータ21の出力(−LP)が入力される。第2フリップフロップ回路20の出力(Q)は、ソース側検出信号(OE_LP_DET2)であり、マイコン12に出力される。つまり、第2フリップフロップ回路20は、OE信号とLP信号とに基づいて、OE_LP_DET2信号を生成する。
マイコン12は、GPI15、第1タイマカウンタ16、第2タイマカウンタ17、CPU13およびGPO14を少なくとも含む。GPI15および第2タイマカウンタ17およびGPO14の動作は、実施の形態1と同様である。
第1タイマカウンタ16は、OE_LP_DET2信号を受け付ける。第1タイマカウンタ16は、OE_LP_DET2信号が高レベルである期間をカウントする。CPU13は、その第1タイマカウンタ16によるカウント結果と予め定められた第1閾値とに基づいて、OE信号およびLP信号のタイミング関係が異常であると判定する。
図12は、インバータ21およびAND回路22における入出力の真理値表を示す図である。図13は、第2フリップフロップ回路20における入出力の真理値表を示す図である。図14は、第2フリップフロップ回路20における入出力のタイミングチャートである。図14は、OE信号およびLP信号のタイミング関係が正常な場合を示している。
図14に示されるように、OE信号の立ち上がりからLP信号の立ち下がりまでの期間(tgs2)は、理想的には、OE_LP_DET2の高レベルの期間(tgs2_det)に対応する。
マイコン12の第1タイマカウンタ16は、OE_LP_DET2信号が高レベルである期間(tgs2_det)をカウントし、その結果をカウント値(tgs2_det_count)に格納する。CPU13は、定期的にtgs2_det_countの値を読み出す。CPU13は、tgs2_det_countの値と予め定められた第1閾値とに基づいて、OE信号およびLP信号のタイミング関係の異常を判定する。予め定められた第1閾値は、図10に示されるゲート電圧の立ち下がりの応答時間(tg)に基づいて定められる値であり、例えば、tgに一致する。予め定められた第1閾値は、例えば、マイコン12のメモリに記憶されている。「tgs2_det_count<tg」の関係が成立する場合、CPU13はOE信号およびLP信号のタイミング関係が異常であると判定する。そして、CPU13は、GPO14のポートレジスタの値を「0」に変更する。ポートレジスタの値が「0」であるため、GPO14は、低レベルのFAIL信号を出力する。
このような構成により、S−IC6A,6Bがチャージシェア機能を有しない場合であっても、表示装置は、TCON7から出力される信号のタイミングの異常を正確に検出する。表示装置は、自動あるいは手動により、その異常に対する対処を迅速に行うことを可能にする。
以上のように、S−IC6A,6Bがチャージシェア機能を使用する場合、表示装置は、実施の形態1に示される異常検出回路8を含むことが好ましい。S−IC6A,6Bがチャージシェア機能を使用しない場合、表示装置は、実施の形態2に示される異常検出回路8Cを含むことが好ましい。
なお、本開示は、各実施の形態を自由に組み合わせたり、各実施の形態を適宜、変形、省略したりすることが可能である。
本開示は詳細に説明されたが、上記の説明は、すべての局面において、例示であり、限定されるものではない。例示されていない無数の変形例が、想定され得る。
1 表示パネル、2 回路基板、3A フレキシブルプリント回路基板(FPC)、3B フレキシブルプリント回路基板(FPC)、4 画素領域、5 ゲートドライバIC(G−IC)、6A ソースドライバIC(S−IC)、6B ソースドライバIC(S−IC)、7 タイミングコントローラ(TCON)、8 異常検出回路、8A 異常検出回路、8B 異常検出回路、8C 異常検出回路、9 ROM、10 電源回路(DCDC)、11 インターフェースコネクタ、12 マイコン、12A マイコン、12B マイコン、13 CPU、14 汎用出力ポート(GPO)、15 汎用入力ポート(GPI)、16 第1タイマカウンタ、16A タイマカウンタ、17 第2タイマカウンタ、18 第1フリップフロップ回路、19 第2フリップフロップ回路、20 第2フリップフロップ回路、21 インバータ、22 AND回路。
Claims (9)
- マトリクス状に配置された複数のトランジスタに接続された複数のゲート配線と、複数のソース配線とを含む表示パネルと、
前記複数のゲート配線にゲート電圧を出力するゲート駆動回路と、
前記ゲート駆動回路による前記ゲート電圧の出力の可否を制御するための出力制御信号と、前記ゲート駆動回路が前記ゲート電圧の出力先のゲート配線を切り替えるためのシフトクロック信号とを生成するタイミングコントローラと、
前記出力制御信号の状態と前記シフトクロック信号の状態とに基づいて生成されるゲート側検出信号を監視することにより、前記出力制御信号と前記シフトクロック信号とのタイミング関係の異常を検出する異常検出回路と、を備える、表示装置。 - マトリクス状に配置された複数のトランジスタに接続された複数のゲート配線と、複数のソース配線とを含む表示パネルと、
前記複数のゲート配線にゲート電圧を出力するゲート駆動回路と、
前記複数のソース配線にソース電圧を出力するソース駆動回路と、
前記ゲート駆動回路による前記ゲート電圧の出力の可否を制御する出力制御信号と、前記ソース駆動回路による前記ソース電圧の出力のタイミングを制御するためのラッチパルス信号とを生成するタイミングコントローラと、
前記出力制御信号の状態と前記ラッチパルス信号の状態とに基づいて生成されるソース側検出信号を監視することにより、前記出力制御信号と前記ラッチパルス信号とのタイミング関係の異常を検出する異常検出回路と、を備える、表示装置。 - 前記複数のソース配線にソース電圧を出力するソース駆動回路をさらに備え、
前記タイミングコントローラは、
前記ソース駆動回路による前記ソース電圧の出力のタイミングを制御するためのラッチパルス信号をさらに生成し、
前記異常検出回路は、
前記出力制御信号の状態と前記ラッチパルス信号の状態とに基づいて生成されるソース側検出信号を監視することにより、前記出力制御信号と前記ラッチパルス信号とのタイミング関係の異常をさらに検出する、請求項1に記載の表示装置。 - 前記異常検出回路は、
前記出力制御信号と前記シフトクロック信号とに基づいて前記ゲート側検出信号を生成するフリップフロップ回路と、
前記フリップフロップ回路から入力される前記ゲート側検出信号に基づいて、前記タイミング関係の前記異常を検出するマイコンと、を含む、請求項1または請求項3に記載の表示装置。 - 前記異常検出回路は、
前記出力制御信号と前記ラッチパルス信号とに基づいて前記ソース側検出信号を生成するフリップフロップ回路と、
前記フリップフロップ回路から入力される前記ソース側検出信号に基づいて、前記タイミング関係の前記異常を検出するマイコンと、を含む、請求項2に記載の表示装置。 - 前記異常検出回路は、前記出力制御信号の高レベルの期間が予め定められた期間以上であることをさらに検知する、請求項1から請求項5のいずれか一項に記載の表示装置。
- 前記異常検出回路は、前記タイミング関係の前記異常を検出した場合に、異常通知信号を外部に出力する、請求項1から請求項6のいずれか一項に記載の表示装置。
- 前記異常検出回路は、前記タイミング関係の前記異常を検出した後、前記ゲート側検出信号および前記ソース側検出信号のうち少なくとも一方に基づいて、前記タイミング関係の前記異常の解消を検出する、請求項1から請求項7のいずれか一項に記載の表示装置。
- 前記ソース駆動回路は、互いに隣接する2つのソース配線への出力間で電荷共有を行う、請求項2、3および5のいずれか一項に記載の表示装置。
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- 2020-04-02 JP JP2020066607A patent/JP2021162794A/ja active Pending
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