JP2020205363A - 半導体ウエハ、及び、半導体チップの製造方法 - Google Patents
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Abstract
Description
図1は、実施の形態1にかかる半導体ウエハ1の概略平面図である。図1に示すように、半導体ウエハ1には、半導体チップ10として切り出される矩形状の複数の領域(以下、半導体チップ10と称す)がマトリックス状に形成(区画)されている。この半導体ウエハ1をダイシングライン(より詳細にはダイシングラインのセンターライン)に沿ってダイシングすることにより、複数の半導体チップ10が切り出される。
続いて、図5乃至図8を用いて、半導体ウエハ1から切り出される各半導体チップ10が液晶表示装置の形成に用いられた事例について説明する。
図8は、実施の形態2にかかる半導体ウエハ2に形成された複数(図8の例では4つ)の半導体チップ20を拡大した概略平面図である。
図9は、実施の形態3にかかる半導体ウエハ3に形成された複数(図9の例では4つ)の半導体チップ30を拡大した概略平面図である。
2 半導体ウエハ
3 半導体ウエハ
10 半導体チップ
10a 半導体チップ
20 半導体チップ
30 半導体チップ
CA1 回路形成領域
C1 コンタクト
CE ガラス CL1,CL2 センターライン
DL1 ダイシングライン
DL2 ダイシングライン
DM ダミーパターン
HD1 水平ドライバ
IO 入出力ポート
M1〜M5 メタル
P 画素
PA1 画素エリア
PD パッド
SA1 シールエリア
SR1 シールリング
SR2 シールリング
SR1_U,SR1_D,SR1_R,SR1_L シールリング
SR2_U,SR2_R, シールリング
T1_UR,T1_UL,T1_DR,T1_DL 角部
T2_UR,T2_UL,T2_DR 端部(角部)
V1〜V4 ビア
VD1,VD2 垂直ドライバ
Claims (5)
- 半導体ウエハ上に設けられた矩形状の回路形成領域と、
前記回路形成領域に形成された電子回路と、
前記回路形成領域の外周を囲むように、当該回路形成領域の4つの外周辺のそれぞれに沿って形成された第1シールリングと、
前記回路形成領域の前記4つの外周辺のうち少なくとも1つの外周辺以外の残りの外周辺に、前記第1シールリングに並行して形成された第2シールリングと、
を備えた、半導体ウエハ。 - 前記半導体ウエハ上においてマトリックス状に区画された矩形状の複数の前記回路形成領域を備えることを特徴とする請求項1に記載の半導体ウエハ。
- 前記第2シールリングは、前記第1シールリングの一部に接触するように形成されている、
請求項1又は2に記載の半導体ウエハ。 - 前記第1シールリングと前記第2シールリングとによって囲まれる領域には、ダミーパターンが形成されている、
請求項1〜3の何れか一項に記載の半導体ウエハ。 - 半導体ウエハ上においてマトリックス状に区画された矩形状の複数の回路形成領域と、
各前記回路形成領域に形成された電子回路と、
各前記回路形成領域の外周を囲むように、当該回路形成領域の4つの外周辺のそれぞれに沿って形成された第1シールリングと、
各前記回路形成領域の前記4つの外周辺のうち少なくとも1つの外周辺以外の残りの外周辺に、前記第1シールリングに並行して形成された第2シールリングと、
を備えた、半導体ウエハを用いた半導体チップの製造方法であって、
隣接する前記回路形成領域の間に設けられた第1シールリングによって規定される第1ダイシングライン、及び、隣接する前記回路形成領域の間に設けられた第1及び第2シールリングのうち少なくとも第2シールリングを用いて規定される第2ダイシングライン、の何れかに沿ってダイシングを行うことにより、半導体チップを切り出す、
半導体チップの製造方法。
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