JP2020205363A - 半導体ウエハ、及び、半導体チップの製造方法 - Google Patents

半導体ウエハ、及び、半導体チップの製造方法 Download PDF

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Abstract

【課題】シールリングによる回路劣化防止の効果を維持しつつ、例えばユーザの要求に応じてダイシングラインの変更を可能にした半導体ウエハ、及び、半導体チップの製造方法を提供すること。【解決手段】半導体ウエハ１は、半導体ウエハ１上に設けられた矩形状の回路形成領域ＣＡ１と、回路形成領域ＣＡ１に形成された電子回路と、回路形成領域ＣＡ１の外周を囲むように、回路形成領域ＣＡ１の４つの外周辺のそれぞれに沿って形成された第１シールリングＳＲ１と、回路形成領域ＣＡ１の４つの外周辺のうち少なくとも１つの外周辺以外の残りの外周辺に、第１シールリングＳＲ１に並行して形成された第２シールリングＳＲ２と、を備える。【選択図】図２

Description

本発明は、半導体ウエハ、及び、半導体チップの製造方法に関し、シールリングによる回路劣化防止の効果を維持しつつ、例えばユーザの要求に応じてダイシングラインを変更するのに適した半導体ウエハ、及び、半導体チップの製造方法に関する。
半導体ウエハから切り出される各半導体チップには、電子回路のパターンや各種機能ブロックが配置される回路形成領域の外周を取り囲むようにして、銅（Ｃｕ）、アルミニウム（Ａｌ）等からなるシールリングが形成されている。このシールリングにより、例えば、半導体チップの切断部周辺から回路内部に水分が浸透しにくくなるため、回路内部の信号伝達の劣化が抑制される。その結果、半導体チップの信頼性が向上する。
特許文献１には、シールリングに関する技術が開示されている。具体的には、特許文献１には、回路形成領域の外周を取り囲むように２重のシールリングが形成されている。それにより、例えば、ダイシング時のチッピングによって外側のシールリングが破壊された場合でも、内側のシールリングによって回路内部の破壊を防ぐことができる。
国際公開第２０１２/０９５９０７号
ところで、今後、半導体ウエハの製造業者は、回路パターンが形成された半導体ウエハを、半導体チップとして切り出さずに、半導体ウエハのまま、ダイサー（ダイシングを行う装置）を所有する顧客（ユーザ）に提供することが予想される。さらに、半導体ウエハの製造業者は、共通の回路パターンが形成された半導体ウエハを複数の顧客に提供することも予想される。
ここで、ダイシングによって半導体ウエハから半導体チップが切り出される場合、半導体チップには、チッピングが発生する場合がある。チッピングとは、チップ端面のダイシング切り口での欠け、亀裂などのことである。通常、チッピングが発生しても、チッピングの程度によって許容される場合もある。
例えば、上記の半導体チップを用いて反射型液晶表示装置が形成される場合、反射型液晶表示装置は、パッケージ化されることなく、半導体チップとガラスとを貼り合わせることによって形成される。つまり、半導体チップの端面（ダイシング切り口）が露出した状態となる。そのため、半導体チップの端面に発生したチッピングの程度によっては、液晶組み立て時に不具合が発生したり、チッピング箇所の吸湿による回路劣化などが発生したりする可能性がある。
ここで、ダイサーの性能や設計制約（例えば半導体チップ端面に形成されるチッピングの許容量）等はユーザによって異なるため、半導体ウエハのダイシング条件、具体的には、半導体ウエハのダイシングラインの幅は、ユーザによって様々である。特に、半導体チップが反射型液晶表示装置の形成に用いられる場合、液晶組み立て方法の違いや、反射型液晶表示装置の使用方法の違いなどによっても、半導体ウエハのダイシング条件を変更しなければならない場合がある。
しかしながら、複数のユーザのそれぞれの要求を満足させるために異なるダイシングライン幅を持つ複数種類の半導体ウエハを設計した場合、設計コストが増大してしまうという問題があった。一方で、共通の半導体ウエハに対してダイシング条件の異なるダイシングが行われた場合、ダイシングラインを越えてダイシングが行われる可能性があり、その場合、シールリングが破壊されてしまう可能性がある。
本発明は以上の点に鑑みなされたもので、シールリングによる回路劣化防止の効果を維持しつつ、例えばユーザの要求に応じてダイシングラインの変更を可能にした半導体ウエハ、及び、半導体チップの製造方法を提供することを目的する。
本実施形態の一態様にかかる半導体ウエハは、半導体ウエハ上に設けられた矩形状の回路形成領域と、前記回路形成領域に形成された電子回路と、前記回路形成領域の外周を囲むように、当該回路形成領域の４つの外周辺のそれぞれに沿って形成された第１シールリングと、前記回路形成領域の前記４つの外周辺のうち少なくとも１つの外周辺以外の残りの外周辺に、前記第１シールリングに並行して形成された第２シールリングと、を備える。
本実施形態の一態様にかかる半導体チップの製造方法は、半導体ウエハ上においてマトリックス状に区画された矩形状の複数の回路形成領域と、各前記回路形成領域に形成された電子回路と、各前記回路形成領域の外周を囲むように、当該回路形成領域の４つの外周辺のそれぞれに沿って形成された第１シールリングと、各前記回路形成領域の前記４つの外周辺のうち少なくとも１つの外周辺以外の残りの外周辺に、前記第１シールリングに並行して形成された第２シールリングと、を備えた、半導体ウエハを用いた半導体チップの製造方法であって、隣接する前記回路形成領域の間に設けられた第１シールリングによって規定される第１ダイシングライン、及び、隣接する前記回路形成領域の間に設けられた第１及び第２シールリングのうち少なくとも第２シールリングを用いて規定される第２ダイシングライン、の何れかに沿ってダイシングを行うことにより、半導体チップを切り出す。
本実施形態によれば、シールリングによる回路劣化防止の効果を維持しつつ、例えばユーザの要求に応じてダイシングに用いられるダイシングラインの変更を可能にした半導体ウエハ、及び、半導体チップの製造方法を提供することができる。
実施の形態１にかかる半導体ウエハの概略平面図である。 図１に示す半導体ウエハに形成された複数の半導体チップを拡大した概略平面図である。 シールリング及びその周辺領域の概略断面図である。 シールリング及びその周辺領域の概略平面図である。 液晶表示装置の形成に用いられる半導体チップの回路配置状況を示す概略平面図である。 図５に示す半導体チップの一部を拡大した平面図である。 図５に示す半導体チップを用いて形成された液晶表示装置の概略斜視図である。 実施の形態２にかかる半導体ウエハに形成された複数の半導体チップを拡大した概略平面図である。 実施の形態３にかかる半導体ウエハに形成された複数の半導体チップを拡大した概略平面図である。
＜実施の形態１＞
図１は、実施の形態１にかかる半導体ウエハ１の概略平面図である。図１に示すように、半導体ウエハ１には、半導体チップ１０として切り出される矩形状の複数の領域（以下、半導体チップ１０と称す）がマトリックス状に形成（区画）されている。この半導体ウエハ１をダイシングライン（より詳細にはダイシングラインのセンターライン）に沿ってダイシングすることにより、複数の半導体チップ１０が切り出される。
図２は、半導体ウエハ１に形成された複数（図２の例では４つ）の半導体チップ１０を拡大した概略平面図である。図２に示すように、各半導体チップ１０は、矩形状の回路形成領域ＣＡ１と、シールリング（第１シールリング）ＳＲ１と、シールリング（第２シールリング）ＳＲ２と、を備える。
各半導体チップ１０の回路形成領域ＣＡ１には、電子回路のパターンや各種機能ブロックが配置される。
シールリングＳＲ１は、回路形成領域ＣＡ１の外周を囲むように、回路形成領域ＣＡ１の４つの外周辺のそれぞれに沿って形成されている。以下、回路形成領域ＣＡ１の４つの外周辺のうち紙面の上側、下側、右側、左側（回路形成領域ＣＡ１を基準にしてｙ軸方向プラス側、ｙ軸方向マイナス側、ｘ軸方向プラス側、ｘ軸方向マイナス側）に沿って形成されたシールリングＳＲ１を、それぞれ、シールリングＳＲ１＿Ｕ、ＳＲ１＿Ｄ、ＳＲ１＿Ｒ、ＳＲ１＿Ｌと称す。
回路形成領域ＣＡ１の上側及び右側に沿って形成されたシールリングＳＲ１＿Ｕ，ＳＲ１＿Ｒのそれぞれの端部によって右上の角部Ｔ１＿ＵＲが形成されている。回路形成領域ＣＡ１の上側及び左側に沿って形成されたシールリングＳＲ１＿Ｕ，ＳＲ１＿Ｌのそれぞれの端部によって左上の角部Ｔ１＿ＵＬが形成されている。回路形成領域ＣＡ１の下側及び右側に沿って形成されたシールリングＳＲ１＿Ｄ，ＳＲ１＿Ｒのそれぞれの端部によって右下の角部Ｔ１＿ＤＲが形成されている。回路形成領域ＣＡ１の下側及び左側に沿って形成されたシールリングＳＲ１＿Ｄ、ＳＲ１＿Ｌのそれぞれの端部によって左下の角部Ｔ１＿ＤＬが形成されている。
シールリングＳＲ２は、回路形成領域ＣＡ１の４つの外周辺のうちの２辺に、シールリングＳＲ１よりも回路形成領域ＣＡ１の外側、かつ、シールリングＳＲ１に並行して形成されている。図２の例では、シールリングＳＲ２は、回路形成領域ＣＡ１の４つの外周辺のうち紙面の上側及び右側（回路形成領域ＣＡ１を基準にしてｙ軸方向プラス側、及び、ｘ軸方向プラス側）の２辺にそれぞれシールリングＳＲ２＿Ｕ，ＳＲ２＿Ｒとして形成されている。
また、シールリングＳＲ２は、シールリングＳＲ１の一部に接触するように形成されている。図２の例では、シールリングＳＲ２が、右下の端部Ｔ２＿ＤＲから、シールリングＳＲ１の角部Ｔ１＿ＤＲにかけて、さらに形成されるとともに、左上の端部Ｔ２＿ＵＬから、シールリングＳＲ１の角部Ｔ１＿ＵＬにかけて、さらに形成されている。そのため、角部Ｔ１＿ＤＲ、Ｔ１＿ＵＬは、平面視上、何れもＴ字状の形状を有している。
ここで、隣接する半導体チップ１０間には、シールリングＳＲ１，ＳＲ２によって、２種類のダイシングラインＤＬ１，ＤＬ２が規定される。具体的には、ダイシングラインＤＬ１は、隣接する半導体チップ１０間において、相対するシールリングＳＲ１の組によって規定される。ダイシングラインＤＬ２は、隣接する半導体チップ１０間において、相対するシールリングＳＲ１，ＳＲ２の組によって規定される。なお、図２の例では、ダイシングラインＤＬ１の幅は、ダイシングラインＤＬ２の幅よりも大きくなっている。
それにより、共通の回路パターンが形成された半導体ウエハ１では、２種類の異なるダイシングラインＤＬ１，ＤＬ２（より詳細にはダイシングラインＤＬ１，ＤＬ２のセンターラインＣＬ１，ＣＬ２）から任意に選択された何れかに沿って複数の半導体チップ１０を切り出すことが可能となる。
ここで、ダイサーの性能や設計制約などはユーザによって異なるため、半導体ウエハのダイシング条件（具体的には、半導体ウエハのダイシングラインの幅）は、ユーザによって様々である。本実施の形態にかかる半導体ウエハ１では、そのようなユーザの要求に応じてダイシングに用いられるダイシングラインの変更が可能となっている。
例えば、ユーザＵ１がユーザＵ２よりも広いダイシングライン幅を持つ半導体ウエハを要求している場合でも、ユーザＵ１，Ｕ２のそれぞれに対して異なるダイシングライン幅を持つ半導体ウエハを個別に準備する必要は無く、共通の半導体ウエハ１を提供すれば良い。この場合、ユーザＵ１は、半導体ウエハ１から、幅の広いダイシングラインＤＬ１に沿って複数の半導体チップ１０を切り出せば良い。また、ユーザＵ２は、半導体ウエハ１から、幅の狭いダイシングラインＤＬ２に沿って複数の半導体チップ１０を切り出せば良い。
このように、本実施の形態にかかる半導体ウエハ１には、マトリックス状に形成された複数の半導体チップ１０の各々に複数のシールリングＳＲ１，ＳＲ２が形成されている。即ち、本実施の形態にかかる半導体ウエハ１には、隣接する半導体チップ１０間において複数の異なるダイシングラインＤＬ１，ＤＬ２が規定されている。それにより、本実施の形態にかかる半導体ウエハ１では、２種類の異なるダイシングラインＤＬ１，ＤＬ２から任意に選択された何れかに沿って複数の半導体チップ１０を切り出すことが可能である。即ち、本実施の形態にかかる半導体ウエハ１では、ユーザの要求に応じてダイシングに用いられるダイシングラインの変更が可能である。なお、ダイシングラインＤＬ１，ＤＬ２の何れに沿ってダイシングが行われた場合でも、少なくともシールリングＳＲ１は残るため、シールリングＳＲ１による回路劣化防止の効果は維持される。
また、本実施の形態にかかる半導体ウエハ１では、ダイシングラインＤＬ１，ＤＬ２の何れに沿ってダイシングが行われた場合でも、各半導体チップ１０のサイズが変化しない。そのため、ダイシングラインＤＬ１，ＤＬ２の何れに沿ってダイシングが行われた場合でも、半導体ウエハ１から切り出される半導体チップ１０の数は変化しない。
なお、本実施の形態では、各半導体チップ１０において、シールリングＳＲ２が、回路形成領域ＣＡ１の４つの外周辺のうち上側及び右側の２辺に形成された場合を例に説明したが、これに限られず、任意の２辺に形成されていれば良い。
また、ｘ軸方向に延びるダイシングラインＤＬ１の幅（ｙ軸方向の長さ）、及び、ｙ軸方向に延びるダイシングラインＤＬ１の幅（ｘ軸方向の長さ）は、それぞれ任意の長さに設定可能である。同様に、ｘ軸方向に延びるダイシングラインＤＬ２の幅（ｙ軸方向の長さ）、及び、ｙ軸方向に延びるダイシングラインＤＬ２の幅（ｘ軸方向の長さ）は、それぞれ任意の長さに設定可能である。
図３は、シールリングＳＲ１及びその周辺領域の概略断面図である。なお、シールリングＳＲ２の断面構造については、シールリングＳＲ１の場合と同様であるため、その説明を省略する。
図３に示すように、シールリングＳＲ１は、半導体ウエハ１のシリコン基板上に積層されたメタルＭ１〜Ｍ５と、シリコン基板とメタルＭ１との間を接続するコンタクトＣ１と、メタルＭ１〜Ｍ５間を接続するビアＶ１〜Ｖ４と、によって、高さ方向（ｚ軸方向）に形成されている。
図４は、シールリングＳＲ１，ＳＲ２及びその周辺に配置されたダミーパターンＤＭの概略平面図である。なお、図４の例では、メタルＭ１の配線層のみが示されているが、メタルＭ２〜Ｍ５の配線層も基本的にはメタルＭ１の配線層と同様の構成である。
ここで、各半導体チップ１０に用いられるコンタクト及びビアには、通常、設計制約を満たすように一律の最小幅等が決められている。しかしながら、シールリングＳＲ１，ＳＲ２は、そのような設計制約に縛られることなく、平面視上、回路形成領域ＣＡ１の外周を囲むようにして形成される。シールリングＳＲ１のＴ字状の角部についても、設計制約に縛られることなく形成されている。
また、図３及び図４に示すように、シールリングＳＲ１，ＳＲ２の周辺領域のうち回路パターンが形成されていない領域には、ダミーパターンＤＭが形成されている。シールリングＳＲ１，ＳＲ２によって囲まれた領域にも、ダミーパターンＤＭが形成されている。それにより、ダイシングラインＤＬ１，ＤＬ２の何れに沿ってダイシングが行われた場合でも、各半導体チップ１０の被覆率（メタルの分布）を均一にすることができる。なお、実際には、ダミーパターンＤＭは、メタルＭ１〜Ｍ５の配線層に形成されており、コンタクトやビアが形成される層には形成されていない。
また、シールリングＳＲ１，ＳＲ２のそれぞれの幅の違いなどにより、シールリングＳＲ１，ＳＲ２によって囲まれた領域内にダイシングラインＤＬ１のセンターラインＣＬ１が入り込む場合がある。この場合、ダイシングラインＤＬ１のセンターラインＣＬ１に沿ってダイシングが行われると、シールリングＳＲ１，ＳＲ２によって囲まれた領域内がダイシングによって切り込まれることになる。しかしながら、その場合でも、シールリングＳＲ１，ＳＲ２によって囲まれた領域に形成されたダミーパターンＤＭによって、その領域内外には段差が発生しないため、高精度のダイシングを実現することができる。
また、ＴＥＧ（Ｔｅｓｔ Ｅｌｅｍｅｎｔ Ｇｒｏｕｐ）やアライメントマークは、シールリングＳＲ１，ＳＲ２によって囲まれた領域内に形成されても良い。それにより、ＴＥＧやアライメントマークがシールリングＳＲ１の内側に形成される場合よりも、これらが光入射を受けることによって生成される信号ノイズを、シールリングＳＲ１によって遮断することができる。
≪適用事例≫
続いて、図５乃至図８を用いて、半導体ウエハ１から切り出される各半導体チップ１０が液晶表示装置の形成に用いられた事例について説明する。
図５は、液晶表示装置の形成に用いられる半導体チップ１０を半導体チップ１０ａとして示す概略平面図である。また、図６は、図５に示す半導体チップ１０ａの一部を拡大した平面図である。
なお、本例では、ｙ軸方向に隣接する半導体チップ１０間のダイシングラインＤＬ１（ｘ軸方向に延びるダイシングラインＤＬ１）の幅が２００ｕｍであり、ｘ軸方向に隣接する半導体チップ１０間のダイシングラインＤＬ１（ｙ軸方向に延びるダイシングラインＤＬ１）の幅が４００ｕｍである。また、本例では、ｙ軸方向に隣接する半導体チップ１０間のダイシングラインＤＬ２（ｘ軸方向に延びるダイシングラインＤＬ２）の幅が１００ｕｍであり、ｘ軸方向に隣接する半導体チップ１０間のダイシングラインＤＬ２（ｙ軸方向に延びるダイシングラインＤＬ２）の幅が１００ｕｍである。
まず、半導体チップ１０ａの回路形成領域ＣＡ１の中央部には、複数の画素Ｐが行列状に配置される画素エリアＰＡ１、が設けられている。
画素エリアＰＡ１の下側の領域（画素エリアＰＡ１を基準にしてｙ軸方向マイナス側の領域）には、複数の画素Ｐの水平方向（ｘ軸方向）を駆動する水平ドライバＨＤ１が配置されている。それに対し、画素エリアＰＡ１の上側の領域（画素エリアＰＡ１を基準にしてｙ軸方向プラス側の領域）には、回路が配置されておらず、十分な余裕がある。
画素エリアＰＡ１の左側の領域（画素エリアＰＡ１を基準にしてｘ軸方向マイナス側の領域）には、複数のパッドＰＤが回路形成領域ＣＡ１の外周辺に沿って配置されるとともに、複数の入出力ポートＩＯが複数のパッドＰＤに対向配置されている。また、画素エリアＰＡ１の左側の領域、及び、右側の領域（画素エリアＰＡ１を基準にしてｘ軸方向プラス側の領域）には、複数の画素Ｐの垂直方向（ｙ軸方向）を駆動する垂直ドライバＶＤ１，ＶＤ２がそれぞれ配置されている。ここで、画素エリアＰＡ１の左側の領域には、回路が敷き詰められており、余裕がないが、画素エリアＰＡ１の右側の領域には、余裕がある。
また、回路形成領域ＣＡ１のうち画素エリアＰＡ１を囲む領域には、シールエリアＳＡ１が設けられる（図７を参照）。このシールエリアＳＡ１には、シール剤とともにスペーサーボールが散布される。その後、半導体チップ１０ａ上には、光透過性を有する共通電極であるガラスＣＥが配置される。それにより、半導体チップ１０と、当該半導体チップ１０の上面に配置されるガラスＣＥと、の間にはクリアランスが形成される。半導体チップ１０上に配置された複数の画素Ｐの電極と、ガラスＣＥと、の間に液晶が充填封入されることにより、反射型液晶表示装置が形成される。
上述したように、回路形成領域ＣＡ１のうち画素エリアＰＡ１を囲む領域には、シールエリアＳＡ１が設けられる。このシールエリアＳＡ１には、垂直ドライバＶＤ１，ＶＤ２や水平ドライバＨＤ１などが含まれていても良い。ここで、画素エリアＰＡ１の右側の領域において、垂直ドライバＶＤ２の面積は、シールエリアＳＡ１の面積よりも小さい。そのため、画素エリアＰＡ１の右側の領域には、垂直ドライバＶＤ２とチップ端との間に隙間が発生する。
このシールエリアＳＡ１のサイズは、反射型液晶表示装置を組み立てるユーザによって異なる。例えば、ユーザＵ１は、シールエリアＳＡ１のサイズを小さくしても良いから、幅の広いダイシングラインを必要としているものとする。他方、ユーザＵ２は、大きなサイズのシールエリアＳＡ１を必要としているが、ダイシングラインの幅を狭くしても良いものとする。この場合、ユーザＵ１は、半導体ウエハ１から幅の広いダイシングラインＤＬ１に沿って複数の半導体チップ１０ａを切り出せば良い。他方、ユーザＵ２は、半導体ウエハ１から幅の狭いダイシングラインＤＬ２に沿って複数の半導体チップ１０ａを切り出せば良い。
なお、特許文献１では、共通の半導体ウエハに対してダイシング条件の異なるダイシングが行われることについては開示も示唆もされていない。そのため、仮に、関連技術において、共通の半導体ウエハに対してダイシング条件の異なるダイシングが行われた場合、ダイシングラインを越えてダイシングが行われる可能性があり、その場合、シールリングが破壊されてしまう可能性がある。つまり、関連技術では、共通の半導体ウエハに対してダイシング条件の異なるダイシングを行うことができない。本実施の形態にかかる半導体ウエハ１では、このような問題を解決することができる。
＜実施の形態２＞
図８は、実施の形態２にかかる半導体ウエハ２に形成された複数（図８の例では４つ）の半導体チップ２０を拡大した概略平面図である。
図２に示す半導体ウエハ１に設けられた各半導体チップ１０では、シールリングＳＲ２が、回路形成領域ＣＡ１の４つの外周辺のうちの２辺に形成されていた。それに対し、図８に示す半導体ウエハ２に設けられた各半導体チップ２０では、シールリングＳＲ２が、回路形成領域ＣＡ１の４つの外周辺のうちの１辺のみに形成されている。
図８の例では、シールリングＳＲ２は、回路形成領域ＣＡ１の４つの外周辺のうち紙面の右側（回路形成領域ＣＡ１を基準にしてｘ軸方向プラス側）の１辺のみにシールリングＳＲ２＿Ｒとして形成されている。
また、シールリングＳＲ２は、シールリングＳＲ１の一部に接触するように形成されている。図８の例では、シールリングＳＲ２が、シールリングＳＲ２＿Ｒの一方の端部Ｔ２＿ＵＲから、シールリングＳＲ１の角部Ｔ１＿ＵＲにかけて、さらに形成されるとともに、シールリングＳＲ２＿Ｒの他方の端部Ｔ２＿ＤＲから、シールリングＳＲ１の角部Ｔ１＿ＤＲにかけて、さらに形成されている。そのため、角部Ｔ１＿ＵＲ，Ｔ１＿ＤＲは、平面視上、何れもＴ字状の形状を有している。
それにより、隣接する半導体チップ２０間には、シールリングＳＲ１，ＳＲ２によって、２種類のダイシングラインＤＬ１，ＤＬ２が規定される。具体的には、ダイシングラインＤＬ１は、隣接する半導体チップ２０間において、相対するシールリングＳＲ１の組によって規定される。ダイシングラインＤＬ２は、隣接する半導体チップ２０間において、相対するシールリングＳＲ１，ＳＲ２（又はＳＲ１，ＳＲ１）の組によって規定される。なお、図８の例では、ｙ軸方向に延びるダイシングラインＤＬ１，ＤＬ２の幅は異なるが、ｘ軸方向に延びるダイシングラインＤＬ１，ＤＬ２の幅は同じになっている。
半導体ウエハ２のその他の構造については、半導体ウエハ１の場合と同様であるため、その説明を省略する。
このように、本実施の形態にかかる半導体ウエハ２には、マトリックス状に形成された複数の半導体チップ２０の各々に複数のシールリングＳＲ１，ＳＲ２が形成されている。即ち、本実施の形態にかかる半導体ウエハ２には、隣接する半導体チップ２０間において複数の異なるダイシングラインＤＬ１，ＤＬ２が規定されている。それにより、本実施の形態にかかる半導体ウエハ２では、２種類の異なるダイシングラインＤＬ１，ＤＬ２から任意に選択された何れかに沿って複数の半導体チップ２０を切り出すことが可能である。即ち、本実施の形態にかかる半導体ウエハ３では、ユーザの要求に応じてダイシングに用いられるダイシングラインの変更が可能である。なお、ダイシングラインＤＬ１，ＤＬ２の何れに沿ってダイシングが行われた場合でも、少なくともシールリングＳＲ１は残るため、シールリングＳＲ１による回路劣化防止の効果は維持される。
本実施の形態では、各半導体チップ２０において、シールリングＳＲ２が、回路形成領域ＣＡ１の４つの外周辺のうち右側の１辺に形成された場合を例に説明したが、これに限られず、任意の１辺に形成されていれば良い。
また、本実施の形態では、各半導体チップ２０において、シールリングＳＲ２が、回路形成領域ＣＡ１の４つの外周辺のうちの１辺のみに形成された場合を例に説明したが，これに限られず、実施の形態１の場合のように２辺に形成されても良いし、任意の３辺に形成されても良い。
＜実施の形態３＞
図９は、実施の形態３にかかる半導体ウエハ３に形成された複数（図９の例では４つ）の半導体チップ３０を拡大した概略平面図である。
図２に示す半導体ウエハ１に設けられた各半導体チップ１０では、シールリングＳＲ２が、回路形成領域ＣＡ１の４つの外周辺のうちの２辺に沿って形成されていた。それに対し、図９に示す半導体ウエハ３に設けられた各半導体チップ３０では、シールリングＳＲ２が、回路形成領域ＣＡ１の外周を囲むように、回路形成領域ＣＡ１の４つの外周辺の全てに沿って形成されている。
また、シールリングＳＲ２は、シールリングＳＲ１の一部に接触するように形成されている。図９の例では、シールリングＳＲ１の４つの角部からそれぞれシールリングＳＲ２の４つ角部周辺にかけてシールリングがさらに形成されている。それにより、角部周辺には、Ｔ字状やクロスした形状のシーリングが形成される。
それにより、隣接する半導体チップ３０間には、シールリングＳＲ１，ＳＲ２によって、２種類のダイシングラインＤＬ１，ＤＬ２が規定される。具体的には、ダイシングラインＤＬ１は、隣接する半導体チップ３０間において、相対するシールリングＳＲ１の組によって規定される。ダイシングラインＤＬ２は、隣接する半導体チップ３０間において、相対するシールリングＳＲ２の組によって規定される。
半導体ウエハ３のその他の構造については、半導体ウエハ１の場合と同様であるため、その説明を省略する。
このように、本実施の形態にかかる半導体ウエハ３には、マトリックス状に形成された複数の半導体チップ３０の各々に複数のシールリングＳＲ１，ＳＲ２が形成されている。即ち、本実施の形態にかかる半導体ウエハ３には、隣接する半導体チップ３０間において複数の異なるダイシングラインＤＬ１，ＤＬ２が規定されている。それにより、本実施の形態にかかる半導体ウエハ３では、２種類の異なるダイシングラインＤＬ１，ＤＬ２から任意に選択された何れかに沿って複数の半導体チップ３０を切り出すことが可能である。即ち、本実施の形態にかかる半導体ウエハ３では、ユーザの要求に応じてダイシングに用いられるダイシングラインの変更が可能である。なお、ダイシングラインＤＬ１，ＤＬ２の何れに沿ってダイシングが行われた場合でも、少なくともシールリングＳＲ１は残るため、シールリングＳＲ１による回路劣化防止の効果は維持される。
１ 半導体ウエハ
２ 半導体ウエハ
３ 半導体ウエハ
１０ 半導体チップ
１０ａ 半導体チップ
２０ 半導体チップ
３０ 半導体チップ
ＣＡ１ 回路形成領域
Ｃ１ コンタクト
ＣＥ ガラス ＣＬ１，ＣＬ２ センターライン
ＤＬ１ ダイシングライン
ＤＬ２ ダイシングライン
ＤＭ ダミーパターン
ＨＤ１ 水平ドライバ
ＩＯ 入出力ポート
Ｍ１〜Ｍ５ メタル
Ｐ 画素
ＰＡ１ 画素エリア
ＰＤ パッド
ＳＡ１ シールエリア
ＳＲ１ シールリング
ＳＲ２ シールリング
ＳＲ１＿Ｕ，ＳＲ１＿Ｄ，ＳＲ１＿Ｒ，ＳＲ１＿Ｌ シールリング
ＳＲ２＿Ｕ，ＳＲ２＿Ｒ， シールリング
Ｔ１＿ＵＲ，Ｔ１＿ＵＬ，Ｔ１＿ＤＲ，Ｔ１＿ＤＬ 角部
Ｔ２＿ＵＲ，Ｔ２＿ＵＬ，Ｔ２＿ＤＲ 端部（角部）
Ｖ１〜Ｖ４ ビア
ＶＤ１，ＶＤ２ 垂直ドライバ

Claims (5)

  1. 半導体ウエハ上に設けられた矩形状の回路形成領域と、
    前記回路形成領域に形成された電子回路と、
    前記回路形成領域の外周を囲むように、当該回路形成領域の４つの外周辺のそれぞれに沿って形成された第１シールリングと、
    前記回路形成領域の前記４つの外周辺のうち少なくとも１つの外周辺以外の残りの外周辺に、前記第１シールリングに並行して形成された第２シールリングと、
    を備えた、半導体ウエハ。
  2. 前記半導体ウエハ上においてマトリックス状に区画された矩形状の複数の前記回路形成領域を備えることを特徴とする請求項１に記載の半導体ウエハ。
  3. 前記第２シールリングは、前記第１シールリングの一部に接触するように形成されている、
    請求項１又は２に記載の半導体ウエハ。
  4. 前記第１シールリングと前記第２シールリングとによって囲まれる領域には、ダミーパターンが形成されている、
    請求項１〜３の何れか一項に記載の半導体ウエハ。
  5. 半導体ウエハ上においてマトリックス状に区画された矩形状の複数の回路形成領域と、
    各前記回路形成領域に形成された電子回路と、
    各前記回路形成領域の外周を囲むように、当該回路形成領域の４つの外周辺のそれぞれに沿って形成された第１シールリングと、
    各前記回路形成領域の前記４つの外周辺のうち少なくとも１つの外周辺以外の残りの外周辺に、前記第１シールリングに並行して形成された第２シールリングと、
    を備えた、半導体ウエハを用いた半導体チップの製造方法であって、
    隣接する前記回路形成領域の間に設けられた第１シールリングによって規定される第１ダイシングライン、及び、隣接する前記回路形成領域の間に設けられた第１及び第２シールリングのうち少なくとも第２シールリングを用いて規定される第２ダイシングライン、の何れかに沿ってダイシングを行うことにより、半導体チップを切り出す、
    半導体チップの製造方法。
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