JP2019091731A - パワー半導体モジュール、並びにそれに搭載されるSiC半導体素子およびその製造方法 - Google Patents
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Abstract
【課題】 耐圧特性を確保しつつ、ウェハ大口径化にも対応できると共に、個片化した素子全面を加圧しながら接合可能な、高耐熱性接合に有利なSiC半導体素子、並びにSiC半導体素子搭載パワー半導体モジュールを提供する。【解決手段】 SiC半導体素子搭載パワー半導体モジュールを、周縁部(素子端部120)に終端構造領域を有すると共にSiCを含んでなるSiC半導体素子1Bと、SiC半導体素子1Bを封止するシリコーンゲル3と、終端構造領域上に配置された第一の無機層2Aと、第一の無機層2Aとシリコーンゲル3との間に配置された第二の無機層2Bとを備えた構成とする。【選択図】 図3
Description
本発明は、SiC半導体素子を搭載した高耐圧パワー半導体モジュールのSiC半導体素子の実装構造及びその製造方法に関する。
省エネルギー化、省資源、環境保全などへの規制・要請を背景に、パワー半導体モジュールを用いた電力制御システムが不可欠なものになっている。特に、低損失性、高絶縁特性、高温動作特性に優れるSiC半導体素子を用いたパワー半導体モジュールの開発が進められている。しかし、SiC半導体素子を高耐圧の用途で用いようとすると、電位の分布が集中してしまう素子端部で、絶縁破壊が起こり易くなる。
そこで、従来の素子では、素子上面周辺領域(終端領域)を取り囲むようにガードリングを形成したり、FLR(Field Limiting Ring)やJTE(Junction Termination Extension)などの技術が適用されている。
従来、SiC半導体素子搭載パワー半導体モジュールの耐圧特性を確保する技術として、絶縁性樹脂ワニスやペーストを用いて、SiC半導体素子周辺部に絶縁性樹脂被膜を形成して耐圧特性を確保するものがあった(例えば、特許文献1参照)。
SiC半導体素子を用いたパワー半導体モジュールにおいても低コスト化の観点から、電流を流すアクティブ面積を広くすることが望まれている。このためには、素子周辺の終端領域を狭める必要がある。しかし、素子の終端構造を縮小すると、発生電界強度が増加し耐圧特性を確保できない。そこで特許文献1に開示されているパワー半導体モジュールでは、高耐圧性樹脂を素子終端部に配置して発生電界を緩和している。しかし、製造工程合理化のためにこの手法をダイシング前のウェハ状態で適用すると、樹脂膜の収縮応力によりウェハに反りが発生する。この発生反りは、樹脂膜の密着性や、ダイシング時のプロセス安定性などへの悪影響が懸念される。今後、ウェハのサイズが大きくなると発生反りは増加する方向なのでますます悪影響が懸念される。
一方、今後の傾向として高温動作化が進められているが、そのためにはSiC半導体素子接合部の高耐熱化が必要になる。高耐熱接合材料として、例えば焼結金属系の接合材料の開発が進められているが、緻密な接合状態を実現させるには、接合時に素子を加圧することが有利である。しかし、特許文献1の樹脂膜を形成した素子では、貼り付きが発生するため、樹脂部分を加圧することができない。このため、樹脂膜を形成した素子周縁部を避け、素子中央部のみを加圧せざるを得ないため、均一な接合状態を実現することが難しい。
そこで、ウェハ状態で適用してもウェハ変形発生を抑制でき、個片化した素子では回路基板に接合する際に加圧領域の制限の無い耐圧特性を確保したSiC半導体素子並びにSiC半導体素子搭載パワー半導体モジュール装置を提供することが課題となる。
上記課題を解決するために、本発明に係るパワー半導体モジュールは、周縁部に終端構造領域を有すると共にSiCを含んでなるSiC半導体素子と、前記SiC半導体素子を封止するシリコーンゲルと、前記終端構造領域上に配置された第一の無機層と、前記第一の無機層と前記シリコーンゲルとの間に配置された第二の無機層とを備えることを特徴とする。
また、上記課題を解決するために、本発明に係るSiC半導体素子は、周縁部に終端構造領域を有すると共にSiCを含んでなるSiC半導体素子であって、前記終端構造領域上に第一の無機層を備えると共に、最表部に第二の無機層を備えることを特徴とする。
また、上記課題を解決するために、本発明に係るSiC半導体素子の製造方法は、上記の本発明のSiC半導体素子を製造する方法であって、前記SiC半導体素子を形成するSiCウェハに前記第二の無機層を接着する工程と、表面に前記第二の無機層が配置されたSiCウェハを個々のチップに切り離すダイシング工程とを含むことを特徴とする。
本発明によれば、耐圧特性を確保し、ウェハ大口径化にも対応できると共に、個片化した素子全面を加圧しながら接合可能な、高耐熱性接合に有利なSiC半導体素子、並びにSiC半導体素子を搭載したパワー半導体モジュールを提供することができる。
以下、本発明の実施形態のいくつかの例を図面に基づき説明する。
(第一の実施形態)
本発明の実施形態に係るSiC半導体素子搭載パワー半導体モジュール100の模式断面を図1に示す。SiC半導体素子搭載パワー半導体モジュールは、SiC半導体素子がスイッチング素子として搭載されていても良いし、フリーホイールダイオード素子として搭載されていても良いし、両方の素子として搭載されていても良い。
本発明の実施形態に係るSiC半導体素子搭載パワー半導体モジュール100の模式断面を図1に示す。SiC半導体素子搭載パワー半導体モジュールは、SiC半導体素子がスイッチング素子として搭載されていても良いし、フリーホイールダイオード素子として搭載されていても良いし、両方の素子として搭載されていても良い。
図1では、スイッチング素子とダイオード素子の両方にSiC半導体素子を用いたものを例に説明する。本実施形態に係るパワー半導体モジュール100は、放熱ベース11、セラミックス回路基板6、SiCダイオード素子1A、SiCスイッチング素子1B、外部出力端子9A、9B、及びモジュールケース10を有している。セラミックス回路基板6は、一方の面に、配線パターン6A1、6A2が設けられ、他方の面に、配線パターン6Cを備える。配線パターン6Cと放熱ベース11は、はんだ接合層5Bを介して接合される。一方、配線パターン6A1とSiC半導体素子1A、1Bとは、はんだ接合層5Aを介して接合される。また、正極側と接続される外部出力端子9A(9)は、配線パターン6A1(6A)と直接超音波接合で接合されており、負極側と接続される外部出力端子9B(9)は、配線パターン6A2(6A)と直接超音波接合で接合されている。なお、ここでは外部出力端子9と配線パターン6Aとの接続方法は超音波接合としたが、他の接合方法を用いても良い。なお、スイッチング素子1Bのゲート及びセンス配線の結線の様子は図中では省略している。
この外部出力端子9A及び9Bは、モジュールケース10の外部に引き出されて他の機器と接続される。
SiC半導体素子1A、1Bにおける配線パターン6A1側と反対側の面は、ボンディングワイヤー4を介して、外部出力端子9Bが接続される配線パターン6A2に接続されている。なお、SiCスイッチング素子1Bの詳細構造については、下記で詳細に説明する。
モジュールケース10は、放熱ベース11に接着剤などを用いて固定されており、内部がシリコーンゲル3で満たされている。
図2は図1のSiC半導体素子搭載部110を拡大したものである。SiC半導体素子1Bの表面周縁部には無機材2Bが配置されている。図2のSiC半導体素子端部120のより詳細な構造を図3に示す。図3に示す素子周縁部の終端構造領域には、ガードリング、FLR、JTE等を含めた電界緩和構造が設けられており(詳細は省略する)、この領域内で電界集中が発生するため、この領域に厚膜絶縁層を配置する必要がある。本発明者らが特許文献1に開示した技術は、前記厚膜絶縁層として高耐電圧性樹脂を適用している。この材料は比較的低温度の処理で厚膜形成できるため有用な手法である。ただ前記課題を解決するためには、前記高耐電圧性樹脂と同等以上の絶縁破壊強さを有する絶縁材料を適することが可能である。前記高耐電圧樹脂の絶縁破壊強さは200〜300kV/mmである。本発明で取り上げた無機材料の絶縁破壊強さは、シリカ系ガラス:〜200kV/mm、アルミナ:〜600kV/mm、窒化珪素:〜1000kV/mm、SiC:250kV/mmと前記高耐電圧樹脂と同等以上の特性を有しており、前記高耐電圧樹脂厚膜と同程度の厚さ(50〜500μm)のこれら材料を用いれば同等以上の耐圧特性を確保することができる。さらに、これら無機材料の熱膨張率は高耐電圧樹脂の1/10程度と低熱膨張性である上に、軟化温度は1000℃以上と耐熱性にも優れている。これらの特性を有するため、前記無機材料を用いることにより、前記課題を解決することができた。後述する加工性の面からはシリカ系ガラスを用いることが有利であるが、低熱膨張性並びに耐熱性が上記材料並みの材料であれば適用可能であり、上記材料に限定されるものではない。
上記無機材料を図3の第二の無機層2Bに適用する構成としていくつかの手法がある。図3に示す構成では、SiC25の上にSiO2などの第一の無機層2Aが配置し、その上に保護層20が形成されている。保護層には、ポリイミドなどの有機物や窒化珪素などの無機物が用いられているが、これら材料に限定されるものではない。第二の無機層2Bの厚さは、耐圧確保の面から50μm以上は必要であり、厚さ数μm程度の第一の無機層2Aの場合に適用可能な、蒸着、スパッタ、CVDなどの手法で素子上に直接堆積させることは困難である。本発明では、接着層8で第二の無機層2Bを配置する方法を開発した。
具体的な製造方法を図6及び図7を用いて説明する。これらの図では、工程順に模式図を示しており、各工程毎に平面図と断面図を配置している。SiCウェハ上に、所定形状の接着剤8Aを塗布する(図6(2))。接着剤としては、例えばポリイミド系樹脂、ポリアミドイミド系樹脂、有機無機ハイブリッド系材料などを用いることができる。耐熱性に優れ、不純物含有量が少ない材料であれば、上記材料に限定されるものではない。接着剤8Aの塗布手法としては、印刷手法、ディスペンス手法を用いて実施することができる。
この上に、接着剤塗布パターンに合せて予め加工された〔A〕パターン形成無機板を、位置合せして載置して接着する(図6(3))。〔A〕パターン形成無機板は、上記無機材料で構成されている。上記無機材料の板状材料を作製し、これに所定形状の開口を形成して、〔A〕パターン形成無機板を得ることができる。このパターン形成無機板が、図5の2Bの第二の無機層に相当するため、必要な耐圧レベルに応じて、パターン形成無機板の板厚を調整する。
開口形成方法としては、上記板材にホトリソグラフィ手法で所定形状のマスクパターンを形成後、材料に応じたエッチング薬剤でエッチング処理して開口する方法、ハードマスクを上記板材に被せてからサンドブラストで開口する方法、レーザ照射して開口する方法、所定形状のケガキラインを設けてから機械的又は熱的ストレスを加えて開口する方法など含めていくつかの方法から適当な手法を適用することができる。
〔A〕パターン形成無機板の接着は、真空ホットプレス装置を用いて、減圧雰囲気下、加熱しながら前記無機板を加圧して貼り付けても良いし、ラミネータを用いて貼り付けても良い。ホットプレスで接着層8Aの融点以上に加熱しながら加圧して接着する。接着剤の種類によって貼付け条件は異なるが、例えば、不活性雰囲気中、320℃、面圧0.3MPa、加圧時間1分である。このようにして、所定パターンの開口を有する無機板を接着したSiCウェハが完成する。
次に、SiCウェハの所定のラインでダイシングすることにより、個片化されたSiC半導体素子を得ることができる(図7(4))。個片化したSiC半導体素子の平面図を図4A、図4B、図4Cに示す。図4Aはダイオード素子の場合、図4Bはゲートパッド及びセンスパッドが素子周辺部に配置される場合、図4Cはゲートパッドが素子中央部に配置されると共にセンスパッドが素子周辺部に配置される場合である。
ここでは、SiC半導体素子の構成として図3の構成で説明したが、各種構成が可能であり、例えば図5に示すように保護層を除いた構成も可能である。
以上のように、第一の実施形態によれば、SiC半導体素子周縁部の終端構造領域上に厚膜無機層を配置することが可能となる。その結果、耐圧特性を確保しつつ、ウェハ状態でも反り発生を抑えられ、大口径ウェハにも適用可能な生産性に優れる構成である。
(第二の実施形態)
本発明の第二の実施形態に係わるSiC半導体素子搭載パワー半導体モジュールを図1及び図2を用いて説明する。第二の実施形態は第一の実施形態の変形例であって、第一の実施形態と異なるのは、SiC半導体素子1A、1Bを接合する接合層5の接合材料である。第一の実施形態では接合層5にはんだを用いているが、第二の実施形態では接合層5に焼結金属を用いている。この点で、第二の実施形態は第一の実施形態と異なるが、それ以外の点は第一の実施形態と共通である。
本発明の第二の実施形態に係わるSiC半導体素子搭載パワー半導体モジュールを図1及び図2を用いて説明する。第二の実施形態は第一の実施形態の変形例であって、第一の実施形態と異なるのは、SiC半導体素子1A、1Bを接合する接合層5の接合材料である。第一の実施形態では接合層5にはんだを用いているが、第二の実施形態では接合層5に焼結金属を用いている。この点で、第二の実施形態は第一の実施形態と異なるが、それ以外の点は第一の実施形態と共通である。
セラミックス回路基板6の配線パターン6A1上に、焼結用金属ペーストの所定パターンを、印刷手法あるいはディスペンス手法で形成する。 この上に、第一の実施形態と同じSiC半導体素子を載置する。この構成で、所定の加熱処理を行うことにより、焼結金属層が形成され、SiC半導体素子が接合される。但し、この方法では、焼結層の緻密性が低目であるため、より高信頼用途への応用の場合は、上記加熱処理時にSiC半導体素子を加圧することにより、焼結層をより緻密なものにすることが有効である。本発明によるSiC半導体素子では、最表層周縁部に耐熱性に優れる無機層2Bを配置しているため、加熱時に2B部分を加圧しても貼り付きなどの異常は発生しない。このため、素子接合部の全域に渡って緻密な焼結金属層を実現可能である。
以上のように、第二の実施形態によれば、耐圧特性を確保しつつ、耐熱性に優れるSiC半導体素子接合を実現することが可能となる。
1A…ダイオード素子、1B…スイッチング素子、
1B1…主電流パッド、1B2…ゲートパッド、1B3…センスパッド、
2…無機層、2A…第一の無機層、2B…第二の無機層、
3…シリコーンゲル、
4…ボンディングワイヤー、
4A…主電流を流すワイヤー、4B…ゲートやセンス用ワイヤー、
5A、5B…接合層、
6…セラミックス回路基板、
6A1、6A2…配線パターン、6B…セラミックス絶縁板、6C…金属パターン、
7A、7B、7C…金属層、
8…接着層、8A…接着剤、
9…外部出力電極端子、
10…ケース、11…放熱ベース、
20…保護層、25…SiC、
30…開口部、
40…ダイシングライン
1B1…主電流パッド、1B2…ゲートパッド、1B3…センスパッド、
2…無機層、2A…第一の無機層、2B…第二の無機層、
3…シリコーンゲル、
4…ボンディングワイヤー、
4A…主電流を流すワイヤー、4B…ゲートやセンス用ワイヤー、
5A、5B…接合層、
6…セラミックス回路基板、
6A1、6A2…配線パターン、6B…セラミックス絶縁板、6C…金属パターン、
7A、7B、7C…金属層、
8…接着層、8A…接着剤、
9…外部出力電極端子、
10…ケース、11…放熱ベース、
20…保護層、25…SiC、
30…開口部、
40…ダイシングライン
Claims (13)
- 周縁部に終端構造領域を有すると共にSiCを含んでなるSiC半導体素子と、
前記SiC半導体素子を封止するシリコーンゲルと、
前記終端構造領域上に配置された第一の無機層と、
前記第一の無機層と前記シリコーンゲルとの間に配置された第二の無機層と
を備えることを特徴とするパワー半導体モジュール。 - 請求項1に記載のパワー半導体モジュールにおいて、
前記第二の無機層は、SiO2材料、セラミックス材料、ダイヤモンド材料、Si材料、およびSiC材料の中から選ばれる材料である
ことを特徴とするパワー半導体モジュール。 - 請求項1または2に記載のパワー半導体モジュールにおいて、
前記第二の無機層は、前記第一の無機層よりも厚い
ことを特徴とするパワー半導体モジュール。 - 請求項1ないし3のいずれか1項に記載のパワー半導体モジュールにおいて、
前記第二の無機層と前記第一の無機層との間に少なくとも1層の有機物層が介在している
ことを特徴とするパワー半導体モジュール。 - 請求項1ないし3のいずれか1項に記載のパワー半導体モジュールにおいて、
前記第二の無機層と前記第一の無機層との間に、前記第一の無機層とも前記第二の無機層とも異なる少なくとも1層の無機物層が介在している
ことを特徴とするパワー半導体モジュール。 - 請求項1ないし5のいずれか1項に記載のパワー半導体モジュールにおいて、
前記第二の無機層はシリカ系ガラス材料である
ことを特徴とするパワー半導体モジュール。 - 請求項1ないし6のいずれか1項に記載のパワー半導体モジュールにおいて、
前記SiC半導体素子は、ダイオード素子およびスイッチング素子の少なくともいずれか一方である
ことを特徴とするパワー半導体モジュール。 - 請求項1ないし7のいずれか1項に記載のパワー半導体モジュールにおいて、
前記SiC半導体素子は、焼結金属材料で接合されている
ことを特徴とするパワー半導体モジュール。 - 周縁部に終端構造領域を有すると共にSiCを含んでなるSiC半導体素子であって、
前記終端構造領域上に第一の無機層を備えると共に、最表部に第二の無機層を備える
ことを特徴とするSiC半導体素子。 - 請求項9に記載のSiC半導体素子において、
前記第二の無機層と前記第一の無機層との間に少なくとも1層の有機物層が介在している
ことを特徴とするSiC半導体素子。 - 請求項9に記載のSiC半導体素子において、
前記第二の無機層と前記第一の無機層との間に、前記第一の無機層とも前記第二の無機層とも異なる少なくとも1層の無機物層が介在している
ことを特徴とするSiC半導体素子。 - 請求項9ないし11のいずれか1項に記載のSiC半導体素子において、
前記第二の無機層はシリカ系ガラス材料である
ことを特徴とするSiC半導体素子。 - 請求項9ないし12のいずれか1項に記載のSiC半導体素子を製造する方法であって、
前記SiC半導体素子を形成するSiCウェハに前記第二の無機層を接着する工程と、
表面に前記第二の無機層が配置されたSiCウェハを個々のチップに切り離すダイシング工程と
を含むことを特徴とするSiC半導体素子の製造方法。
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- 2016-03-10 JP JP2016046449A patent/JP2019091731A/ja active Pending
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Publication number | Priority date | Publication date | Assignee | Title |
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