JP2017174906A - 発光部品、プリントヘッド及び画像形成装置 - Google Patents
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Abstract
【課題】順にオン状態になる複数の転送素子と、転送素子に接続された発光素子とを備える構成において、発光素子と転送素子とを同じ半導体多層膜で構成する場合に比べて、発光素子の特性と転送素子の特性とを独立して設定しやすい発光部品などを提供する。【解決手段】発光チップCは、順にオン状態になる複数の転送サイリスタTと、複数の転送サイリスタTにそれぞれが接続され、転送サイリスタTがオン状態になることにより、オン状態への移行が可能な状態になる複数の設定サイリスタSと、複数の設定サイリスタSにトンネル接合を介してそれぞれが積層され、設定サイリスタSがオン状態になると発光又は発光量が増加する複数の発光ダイオードLEDとを備える。【選択図】図6
Description
本発明は、発光部品、プリントヘッド及び画像形成装置に関する。
特許文献1には、しきい電圧もしくはしきい電流が外部から制御可能な発光素子多数個を、一次元、二次元、もしくは三次元的に配列し、各発光素子のしきい電圧もしくはしきい電流を制御する電極を互いに電気的手段にて接続し、各発光素子に、外部から電圧もしくは電流を印加させるクロックラインを接続した、発光素子アレイが記載されている。
特許文献2には、基板と基板上にアレイ状に配設された面発光型半導体レーザと基板上に配列され前記面発光型半導体レーザの発光を選択的にオン・オフさせるスイッチ素子としてのサイリスタとを備える自己走査型の光源ヘッドが記載されている。
特許文献3には、pnpnpn6層半導体構造の発光素子を構成し、両端のp型第1層とn型第6層、および中央のp型第3層およびn型第4層に電極を設け、pn層に発
光ダイオード機能を担わせ、pnpn4層にサイリスタ機能を担わせた自己走査型発光装置が記載されている。
光ダイオード機能を担わせ、pnpn4層にサイリスタ機能を担わせた自己走査型発光装置が記載されている。
ところで、例えば、転送部と発光部とを備える自己走査型の発光素子アレイにおいては、発光部の発光素子を転送部と同じ半導体多層膜から構成したサイリスタとすると、発光部における発光素子の発光特性などと、転送部の転送特性などとを独立に設定しにくかった。
そこで本発明は、順にオン状態になる複数の転送素子と、転送素子に接続された発光素子とを備える構成において、発光素子と転送素子とを同じ半導体多層膜で構成する場合に比べて、発光素子の特性と転送素子の特性とを独立して設定しやすい発光部品などを提供することを目的とする。
そこで本発明は、順にオン状態になる複数の転送素子と、転送素子に接続された発光素子とを備える構成において、発光素子と転送素子とを同じ半導体多層膜で構成する場合に比べて、発光素子の特性と転送素子の特性とを独立して設定しやすい発光部品などを提供することを目的とする。
請求項1に記載の発明は、順にオン状態になる複数の転送素子と、複数の前記転送素子にそれぞれが接続され、当該転送素子がオン状態になることにより、オン状態への移行が可能な状態になる複数の設定サイリスタと、複数の前記設定サイリスタにトンネル接合を介してそれぞれが積層され、当該設定サイリスタがオン状態になると発光又は発光量が増加する複数の発光素子とを備える発光部品である。
請求項2に記載の発明は、前記設定サイリスタと前記発光素子とは、当該設定サイリスタを構成する複数の半導体層と、当該発光素子を構成する複数の半導体層とが、前記トンネル接合を構成する半導体層を介して、積層されていることを特徴とする請求項1に記載の発光部品である。
請求項3に記載の発明は、前記トンネル接合は、前記発光素子が順バイアスに設定された際に、逆バイアスに設定されるように構成されていることを特徴とする請求項1又は2に記載の発光部品である。
請求項4に記載の発明は、前記設定サイリスタを構成する複数の半導体層と、前記発光素子を構成する複数の半導体層と、前記トンネル接合を構成する半導体層とのいずれかの半導体層が、当該発光素子における電流経路を狭窄することを特徴とする請求項1乃至3のいずれか1項に記載の発光部品である。
請求項5に記載の発明は、前記トンネル接合を構成する半導体層が、前記発光素子における電流経路を狭窄することを特徴とする請求項4に記載の発光部品である。
請求項6に記載の発明は、前記設定サイリスタを構成する複数の半導体層と、前記発光素子を構成する複数の半導体層における少なくとも1つの半導体層の一部又は全部が、分布ブラッグ反射層であることを特徴とする請求項1乃至5のいずれか1項に記載の発光部品である。
請求項7に記載の発明は、前記トンネル接合は、複数の半導体層から構成され、複数の前記半導体層における少なくとも1つの半導体層のバンドギャップが前記発光素子の発光波長よりも小さいことを特徴とする請求項1乃至6のいずれか1項に記載の発光部品である。
請求項8に記載の発明は、前記トンネル接合は、前記発光素子の発光による定在波の節に位置することを特徴とする請求項1乃至7のいずれか1項に記載の発光部品である。
請求項9に記載の発明は、順にオン状態になる複数の転送素子と、複数の当該転送素子にそれぞれが接続され、当該転送素子がオン状態になることにより、オン状態への移行が可能な状態になる複数の設定サイリスタと、複数の当該設定サイリスタにトンネル接合を介してそれぞれが積層され、当該設定サイリスタがオン状態になると発光又は発光量が増加する複数の発光素子と、を含む発光手段と、前記発光手段から出射される光を結像させる光学手段とを備えるプリントヘッドである。
請求項10に記載の発明は、像保持体と、前記像保持体を帯電する帯電手段と、順にオン状態になる複数の転送素子と、複数の当該転送素子にそれぞれが接続され、当該転送素子がオン状態になることにより、オン状態への移行が可能な状態になる複数の設定サイリスタと、複数の当該設定サイリスタにトンネル接合を介してそれぞれが積層され、当該設定サイリスタがオン状態になると発光又は発光量が増加する複数の発光素子と、を含み、光学手段を介して前記像保持体を露光する露光手段と、前記露光手段により露光され前記像保持体に形成された静電潜像を現像する現像手段と、前記像保持体に現像された画像を被転写体に転写する転写手段とを備える画像形成装置である。
請求項2に記載の発明は、前記設定サイリスタと前記発光素子とは、当該設定サイリスタを構成する複数の半導体層と、当該発光素子を構成する複数の半導体層とが、前記トンネル接合を構成する半導体層を介して、積層されていることを特徴とする請求項1に記載の発光部品である。
請求項3に記載の発明は、前記トンネル接合は、前記発光素子が順バイアスに設定された際に、逆バイアスに設定されるように構成されていることを特徴とする請求項1又は2に記載の発光部品である。
請求項4に記載の発明は、前記設定サイリスタを構成する複数の半導体層と、前記発光素子を構成する複数の半導体層と、前記トンネル接合を構成する半導体層とのいずれかの半導体層が、当該発光素子における電流経路を狭窄することを特徴とする請求項1乃至3のいずれか1項に記載の発光部品である。
請求項5に記載の発明は、前記トンネル接合を構成する半導体層が、前記発光素子における電流経路を狭窄することを特徴とする請求項4に記載の発光部品である。
請求項6に記載の発明は、前記設定サイリスタを構成する複数の半導体層と、前記発光素子を構成する複数の半導体層における少なくとも1つの半導体層の一部又は全部が、分布ブラッグ反射層であることを特徴とする請求項1乃至5のいずれか1項に記載の発光部品である。
請求項7に記載の発明は、前記トンネル接合は、複数の半導体層から構成され、複数の前記半導体層における少なくとも1つの半導体層のバンドギャップが前記発光素子の発光波長よりも小さいことを特徴とする請求項1乃至6のいずれか1項に記載の発光部品である。
請求項8に記載の発明は、前記トンネル接合は、前記発光素子の発光による定在波の節に位置することを特徴とする請求項1乃至7のいずれか1項に記載の発光部品である。
請求項9に記載の発明は、順にオン状態になる複数の転送素子と、複数の当該転送素子にそれぞれが接続され、当該転送素子がオン状態になることにより、オン状態への移行が可能な状態になる複数の設定サイリスタと、複数の当該設定サイリスタにトンネル接合を介してそれぞれが積層され、当該設定サイリスタがオン状態になると発光又は発光量が増加する複数の発光素子と、を含む発光手段と、前記発光手段から出射される光を結像させる光学手段とを備えるプリントヘッドである。
請求項10に記載の発明は、像保持体と、前記像保持体を帯電する帯電手段と、順にオン状態になる複数の転送素子と、複数の当該転送素子にそれぞれが接続され、当該転送素子がオン状態になることにより、オン状態への移行が可能な状態になる複数の設定サイリスタと、複数の当該設定サイリスタにトンネル接合を介してそれぞれが積層され、当該設定サイリスタがオン状態になると発光又は発光量が増加する複数の発光素子と、を含み、光学手段を介して前記像保持体を露光する露光手段と、前記露光手段により露光され前記像保持体に形成された静電潜像を現像する現像手段と、前記像保持体に現像された画像を被転写体に転写する転写手段とを備える画像形成装置である。
請求項1の発明によれば、発光素子と転送素子とを同じ半導体多層膜で構成する場合に比べて、発光素子の特性と転送素子の特性とを独立して設定しやすい。
請求項2、3の発明によれば、トンネル接合を用いない場合に比べ、積層された発光素子と設定サイリスタとに印加する電圧が低減できる。
請求項4の発明によれば、電流経路を狭窄しない場合に比べ、低消費電力化ができる。
請求項5の発明によれば、トンネル接合を狭窄に用いない場合に比べ、適用できる基板の選択肢が広がる。
請求項6の発明によれば、分布ブラッグ反射層を用いない場合に比べ、光利用効率が向上する。
請求項7の発明によれば、トンネル接合の材料のバンドギャップが発光素子の発光波長よりも大きい場合に比べ、低抵抗化が可能となる。
請求項8の発明によれば、定在波の腹に位置する場合に比べ、光吸収を低減できる。
請求項9の発明によれば、発光素子と転送素子とを同じ半導体多層膜で構成する場合に比べて、プリントヘッドの性能が向上する。
請求項10の発明によれば、発光素子と転送素子とを同じ半導体多層膜で構成する場合に比べて、画像形成装置の性能が向上する。
請求項2、3の発明によれば、トンネル接合を用いない場合に比べ、積層された発光素子と設定サイリスタとに印加する電圧が低減できる。
請求項4の発明によれば、電流経路を狭窄しない場合に比べ、低消費電力化ができる。
請求項5の発明によれば、トンネル接合を狭窄に用いない場合に比べ、適用できる基板の選択肢が広がる。
請求項6の発明によれば、分布ブラッグ反射層を用いない場合に比べ、光利用効率が向上する。
請求項7の発明によれば、トンネル接合の材料のバンドギャップが発光素子の発光波長よりも大きい場合に比べ、低抵抗化が可能となる。
請求項8の発明によれば、定在波の腹に位置する場合に比べ、光吸収を低減できる。
請求項9の発明によれば、発光素子と転送素子とを同じ半導体多層膜で構成する場合に比べて、プリントヘッドの性能が向上する。
請求項10の発明によれば、発光素子と転送素子とを同じ半導体多層膜で構成する場合に比べて、画像形成装置の性能が向上する。
以下、添付図面を参照して、本発明の実施の形態について詳細に説明する。
なお、以下では、アルミニウムをAlとするなど、元素記号を用いて表記する。
なお、以下では、アルミニウムをAlとするなど、元素記号を用いて表記する。
[第1の実施の形態]
(画像形成装置1)
図1は、第1の実施の形態が適用される画像形成装置1の全体構成の一例を示した図である。図1に示す画像形成装置1は、一般にタンデム型と呼ばれる画像形成装置である。この画像形成装置1は、各色の画像データに対応して画像形成を行なう画像形成プロセス部10、画像形成プロセス部10を制御する画像出力制御部30、例えばパーソナルコンピュータ(PC)2や画像読取装置3に接続され、これらから受信された画像データに対して予め定められた画像処理を施す画像処理部40を備える。
(画像形成装置1)
図1は、第1の実施の形態が適用される画像形成装置1の全体構成の一例を示した図である。図1に示す画像形成装置1は、一般にタンデム型と呼ばれる画像形成装置である。この画像形成装置1は、各色の画像データに対応して画像形成を行なう画像形成プロセス部10、画像形成プロセス部10を制御する画像出力制御部30、例えばパーソナルコンピュータ(PC)2や画像読取装置3に接続され、これらから受信された画像データに対して予め定められた画像処理を施す画像処理部40を備える。
画像形成プロセス部10は、予め定められた間隔を置いて並列に配置される画像形成ユニット11Y、11M、11C、11K(区別しない場合は、画像形成ユニット11と表記する。)を備える。画像形成ユニット11は、静電潜像を形成してトナー像を保持する像保持体の一例としての感光体ドラム12、感光体ドラム12の表面を予め定められた電位で帯電する帯電手段の一例としての帯電器13、帯電器13によって帯電された感光体ドラム12を露光するプリントヘッド14、プリントヘッド14によって得られた静電潜像を現像する現像手段の一例としての現像器15を備える。各画像形成ユニット11Y、11M、11C、11Kは、それぞれがイエロー(Y)、マゼンタ(M)、シアン(C)、黒(K)のトナー像を形成する。
また、画像形成プロセス部10は、各画像形成ユニット11Y、11M、11C、11Kの感光体ドラム12にて形成された各色のトナー像を被転写体の一例としての記録用紙25に多重転写させるために、この記録用紙25を搬送する用紙搬送ベルト21と、用紙搬送ベルト21を駆動させる駆動ロール22と、感光体ドラム12のトナー像を記録用紙25に転写させる転写手段の一例としての転写ロール23と、記録用紙25にトナー像を定着させる定着器24とを備える。
また、画像形成プロセス部10は、各画像形成ユニット11Y、11M、11C、11Kの感光体ドラム12にて形成された各色のトナー像を被転写体の一例としての記録用紙25に多重転写させるために、この記録用紙25を搬送する用紙搬送ベルト21と、用紙搬送ベルト21を駆動させる駆動ロール22と、感光体ドラム12のトナー像を記録用紙25に転写させる転写手段の一例としての転写ロール23と、記録用紙25にトナー像を定着させる定着器24とを備える。
この画像形成装置1において、画像形成プロセス部10は、画像出力制御部30から供給される各種の制御信号に基づいて画像形成動作を行う。そして、画像出力制御部30による制御の下で、パーソナルコンピュータ(PC)2や画像読取装置3から受信された画像データは、画像処理部40によって画像処理が施され、画像形成ユニット11に供給される。そして、例えば黒(K)色の画像形成ユニット11Kでは、感光体ドラム12が矢印A方向に回転しながら、帯電器13により予め定められた電位に帯電され、画像処理部40から供給された画像データに基づいて発光するプリントヘッド14により露光される。これにより、感光体ドラム12上には、黒(K)色画像に関する静電潜像が形成される。そして、感光体ドラム12上に形成された静電潜像は現像器15により現像され、感光体ドラム12上には黒(K)色のトナー像が形成される。画像形成ユニット11Y、11M、11Cにおいても、それぞれイエロー(Y)、マゼンタ(M)、シアン(C)の各色トナー像が形成される。
各画像形成ユニット11で形成された感光体ドラム12上の各色トナー像は、矢印B方向に移動する用紙搬送ベルト21の移動に伴って供給された記録用紙25に、転写ロール23に印加された転写電界により、順次静電転写され、記録用紙25上に各色トナーが重畳された合成トナー像が形成される。
その後、合成トナー像が静電転写された記録用紙25は、定着器24まで搬送される。定着器24に搬送された記録用紙25上の合成トナー像は、定着器24によって熱及び圧力による定着処理を受けて記録用紙25上に定着され、画像形成装置1から排出される。
その後、合成トナー像が静電転写された記録用紙25は、定着器24まで搬送される。定着器24に搬送された記録用紙25上の合成トナー像は、定着器24によって熱及び圧力による定着処理を受けて記録用紙25上に定着され、画像形成装置1から排出される。
(プリントヘッド14)
図2は、プリントヘッド14の構成の一例を示した断面図である。露光手段の一例としてのプリントヘッド14は、ハウジング61、感光体ドラム12を露光する複数の発光素子(第1の実施の形態では、発光素子の一例としての発光ダイオードLED)を備える光源部63を備えた発光手段の一例としての発光装置65、光源部63から出射された光を感光体ドラム12の表面に結像させる光学手段の一例としてのロッドレンズアレイ64を備える。
発光装置65は、前述した光源部63、光源部63を駆動する信号発生回路110(後述の図3参照)等を搭載する回路基板62を備える。
図2は、プリントヘッド14の構成の一例を示した断面図である。露光手段の一例としてのプリントヘッド14は、ハウジング61、感光体ドラム12を露光する複数の発光素子(第1の実施の形態では、発光素子の一例としての発光ダイオードLED)を備える光源部63を備えた発光手段の一例としての発光装置65、光源部63から出射された光を感光体ドラム12の表面に結像させる光学手段の一例としてのロッドレンズアレイ64を備える。
発光装置65は、前述した光源部63、光源部63を駆動する信号発生回路110(後述の図3参照)等を搭載する回路基板62を備える。
ハウジング61は、例えば金属で形成され、回路基板62及びロッドレンズアレイ64を支持し、光源部63の発光素子の発光面がロッドレンズアレイ64の焦点面となるように設定されている。また、ロッドレンズアレイ64は、感光体ドラム12の軸方向(主走査方向であって、後述する図3、図4(b)のX方向)に沿って配置されている。
(発光装置65)
図3は、発光装置65の一例の上面図である。
図3に例として示す発光装置65では、光源部63は、回路基板62上に、40個の発光部品の一例としての発光チップC1〜C40(区別しない場合は、発光チップCと表記する。)が、主走査方向であるX方向に二列に千鳥状に配置して構成されている。発光チップC1〜C40の構成は同じであってよい。
本明細書では、「〜」は、番号によってそれぞれが区別された複数の構成要素を示すもので、「〜」の前後に記載されたもの及びその間の番号のものを含むことを意味する。例えば、発光チップC1〜C40は、発光チップC1から番号順に発光チップC40までを含む。
図3は、発光装置65の一例の上面図である。
図3に例として示す発光装置65では、光源部63は、回路基板62上に、40個の発光部品の一例としての発光チップC1〜C40(区別しない場合は、発光チップCと表記する。)が、主走査方向であるX方向に二列に千鳥状に配置して構成されている。発光チップC1〜C40の構成は同じであってよい。
本明細書では、「〜」は、番号によってそれぞれが区別された複数の構成要素を示すもので、「〜」の前後に記載されたもの及びその間の番号のものを含むことを意味する。例えば、発光チップC1〜C40は、発光チップC1から番号順に発光チップC40までを含む。
なお、第1の実施の形態では、発光チップCの数として、合計40個を用いたが、これに限定されない。
そして、発光装置65は、光源部63を駆動する信号発生回路110を搭載している。信号発生回路110は、例えば集積回路(IC)などで構成されている。なお、発光装置65が信号発生回路110を搭載していなくともよい。このときは、信号発生回路110は、発光装置65の外部に設けられ、発光チップCを制御する制御信号などを、ケーブルなどを介して供給する。ここでは、発光装置65は信号発生回路110を備えるとして説明する。
発光チップCの配列についての詳細は後述する。
そして、発光装置65は、光源部63を駆動する信号発生回路110を搭載している。信号発生回路110は、例えば集積回路(IC)などで構成されている。なお、発光装置65が信号発生回路110を搭載していなくともよい。このときは、信号発生回路110は、発光装置65の外部に設けられ、発光チップCを制御する制御信号などを、ケーブルなどを介して供給する。ここでは、発光装置65は信号発生回路110を備えるとして説明する。
発光チップCの配列についての詳細は後述する。
図4は、発光チップCの構成、発光装置65の信号発生回路110の構成及び回路基板62上の配線(ライン)の構成の一例を示した図である。図4(a)は発光チップCの構成を示し、図4(b)は発光装置65の信号発生回路110の構成及び回路基板62上の配線(ライン)の構成を示す。なお、図4(b)では、発光チップC1〜C40の内、発光チップC1〜C9の部分を示している。
はじめに、図4(a)に示す発光チップCの構成を説明する。
発光チップCは、表面形状が矩形である基板80の表面において、長辺の一辺に近い側に長辺に沿って列状に設けられた複数の発光素子(第1の実施の形態では発光ダイオードLED1〜LED128(区別しない場合は、発光ダイオードLEDと表記する。))を含んで構成される発光部102を備える。さらに、発光チップCは、基板80の表面の長辺方向の両端部に、各種の制御信号等を取り込むための複数のボンディングパッドである端子(φ1端子、φ2端子、Vga端子、φI端子)を備える。なお、これらの端子は、基板80の一端部からφI端子、φ1端子の順に設けられ、基板80の他端部からVga端子、φ2端子の順に設けられている。そして、発光部102は、φ1端子とφ2端子との間に設けられている。さらに、基板80の裏面にはVsub端子として裏面電極91(後述する図6参照)が設けられている。
発光チップCは、表面形状が矩形である基板80の表面において、長辺の一辺に近い側に長辺に沿って列状に設けられた複数の発光素子(第1の実施の形態では発光ダイオードLED1〜LED128(区別しない場合は、発光ダイオードLEDと表記する。))を含んで構成される発光部102を備える。さらに、発光チップCは、基板80の表面の長辺方向の両端部に、各種の制御信号等を取り込むための複数のボンディングパッドである端子(φ1端子、φ2端子、Vga端子、φI端子)を備える。なお、これらの端子は、基板80の一端部からφI端子、φ1端子の順に設けられ、基板80の他端部からVga端子、φ2端子の順に設けられている。そして、発光部102は、φ1端子とφ2端子との間に設けられている。さらに、基板80の裏面にはVsub端子として裏面電極91(後述する図6参照)が設けられている。
なお、「列状」とは、図4(a)に示したように複数の発光素子が一直線上に配置されている場合に限らず、複数の発光素子のそれぞれの発光素子が、列方向と直交する方向に対して、互いに異なるずれ量を有して配置されている状態でもよい。例えば、発光素子の発光面(後述する図6における発光ダイオードLEDの領域311)を画素としたとき、それぞれの発光素子が、列方向と直交する方向に数画素分又は数十画素分のずれ量をもって配置されていてもよい。また、隣接する発光素子間で交互に、又は複数の発光素子毎に、ジグザグに配置されていてもよい。
次に、図4(b)により、発光装置65の信号発生回路110の構成及び回路基板62上の配線(ライン)の構成を説明する。
前述したように、発光装置65の回路基板62には、信号発生回路110及び発光チップC1〜C40が搭載され、信号発生回路110と発光チップC1〜C40とを接続する配線(ライン)が設けられている。
前述したように、発光装置65の回路基板62には、信号発生回路110及び発光チップC1〜C40が搭載され、信号発生回路110と発光チップC1〜C40とを接続する配線(ライン)が設けられている。
まず、信号発生回路110の構成について説明する。
信号発生回路110には、画像出力制御部30及び画像処理部40(図1参照)より、画像処理された画像データ及び各種の制御信号が入力される。信号発生回路110は、これらの画像データ及び各種の制御信号に基づいて、画像データの並び替えや光量の補正等を行う。
そして、信号発生回路110は、各種の制御信号に基づき、発光チップC1〜C40に、第1転送信号φ1、第2転送信号φ2を送信する転送信号発生部120を備える。
そしてまた、信号発生回路110は、各種の制御信号に基づき、発光チップC1〜C40に、点灯信号φI1〜φI40(区別しない場合は、点灯信号φIと表記する。)をそれぞれ送信する点灯信号発生部140を備える。
さらにまた、信号発生回路110は、発光チップC1〜C40に電位の基準となる基準電位Vsubを供給する基準電位供給部160、発光チップC1〜C40の駆動のための電源電位Vgaを供給する電源電位供給部170を備える。
信号発生回路110には、画像出力制御部30及び画像処理部40(図1参照)より、画像処理された画像データ及び各種の制御信号が入力される。信号発生回路110は、これらの画像データ及び各種の制御信号に基づいて、画像データの並び替えや光量の補正等を行う。
そして、信号発生回路110は、各種の制御信号に基づき、発光チップC1〜C40に、第1転送信号φ1、第2転送信号φ2を送信する転送信号発生部120を備える。
そしてまた、信号発生回路110は、各種の制御信号に基づき、発光チップC1〜C40に、点灯信号φI1〜φI40(区別しない場合は、点灯信号φIと表記する。)をそれぞれ送信する点灯信号発生部140を備える。
さらにまた、信号発生回路110は、発光チップC1〜C40に電位の基準となる基準電位Vsubを供給する基準電位供給部160、発光チップC1〜C40の駆動のための電源電位Vgaを供給する電源電位供給部170を備える。
次に、発光チップC1〜C40の配列について説明する。
奇数番号の発光チップC1、C3、C5、…は、それぞれの基板80の長辺方向に間隔を設けて一列に配列されている。偶数番号の発光チップC2、C4、C6、…も、同様にそれぞれの基板80の長辺の方向に間隔を設けて一列に配列されている。そして、奇数番号の発光チップC1、C3、C5、…と偶数番号の発光チップC2、C4、C6、…とは、発光チップCに設けられた発光部102側の長辺が向かい合うように、互いに180°回転した状態で千鳥状に配列されている。そして、発光チップC間においても発光素子が主走査方向(X方向)に予め定められた間隔で並ぶように位置が設定されている。なお、図4(b)の発光チップC1〜C40に、図4(a)に示した発光部102の発光素子の並び(第1の実施の形態では発光ダイオードLED1〜LED128の番号順)の方向を矢印で示している。
奇数番号の発光チップC1、C3、C5、…は、それぞれの基板80の長辺方向に間隔を設けて一列に配列されている。偶数番号の発光チップC2、C4、C6、…も、同様にそれぞれの基板80の長辺の方向に間隔を設けて一列に配列されている。そして、奇数番号の発光チップC1、C3、C5、…と偶数番号の発光チップC2、C4、C6、…とは、発光チップCに設けられた発光部102側の長辺が向かい合うように、互いに180°回転した状態で千鳥状に配列されている。そして、発光チップC間においても発光素子が主走査方向(X方向)に予め定められた間隔で並ぶように位置が設定されている。なお、図4(b)の発光チップC1〜C40に、図4(a)に示した発光部102の発光素子の並び(第1の実施の形態では発光ダイオードLED1〜LED128の番号順)の方向を矢印で示している。
信号発生回路110と発光チップC1〜C40とを接続する配線(ライン)について説明する。
回路基板62には、発光チップCの基板80の裏面に設けられたVsub端子である裏面電極91(後述の図6参照)に接続され、基準電位Vsubを供給する電源ライン200aが設けられている。
そして、回路基板62には、発光チップCに設けられたVga端子に接続され、駆動のための電源電位Vgaを供給する電源ライン200bが設けられている。
回路基板62には、発光チップCの基板80の裏面に設けられたVsub端子である裏面電極91(後述の図6参照)に接続され、基準電位Vsubを供給する電源ライン200aが設けられている。
そして、回路基板62には、発光チップCに設けられたVga端子に接続され、駆動のための電源電位Vgaを供給する電源ライン200bが設けられている。
回路基板62には、信号発生回路110の転送信号発生部120から、発光チップC1〜C40のφ1端子に第1転送信号φ1を送信するための第1転送信号ライン201、発光チップC1〜C40のφ2端子に第2転送信号φ2を送信するための第2転送信号ライン202が設けられている。第1転送信号φ1、第2転送信号φ2は、発光チップC1〜C40に共通(並列)に送信される。
そしてまた、回路基板62には、信号発生回路110の点灯信号発生部140から、各発光チップC1〜C40のそれぞれのφI端子に、それぞれ電流制限抵抗RIを介して、点灯信号φI1〜φI40を送信する点灯信号ライン204−1〜204−40(区別しない場合は、点灯信号ライン204と表記する。)が設けられている。
以上説明したように、回路基板62上のすべての発光チップC1〜C40に、基準電位Vsub、電源電位Vgaが共通に供給される。第1転送信号φ1、第2転送信号φ2も、発光チップC1〜C40に共通(並列)に送信される。一方、点灯信号φI1〜φI40は、発光チップC1〜C40にそれぞれ個別に送信される。
(発光チップC)
図5は、第1の実施の形態に係る自己走査型発光素子アレイ(SLED:Self-Scanning Light Emitting Device)が搭載された発光チップCの回路構成を説明する等価回路図である。以下において説明する各素子は、端子(φ1端子、φ2端子、Vga端子、φI端子)を除き、発光チップC上のレイアウト(後述する図6参照)に基づいて配置されている。なお、端子(φ1端子、φ2端子、Vga端子、φI端子)の位置は、図4(a)と異なるが、信号発生回路110との接続の関係の説明のため、図中左端に示している。そして、基板80の裏面に設けられたVsub端子を、基板80の外に引き出して示している。
ここでは、信号発生回路110との関係において発光チップC1を例に、発光チップCを説明する。そこで、図5において、発光チップCを発光チップC1(C)と表記する。他の発光チップC2〜C40の構成は、発光チップC1と同じである。
図5は、第1の実施の形態に係る自己走査型発光素子アレイ(SLED:Self-Scanning Light Emitting Device)が搭載された発光チップCの回路構成を説明する等価回路図である。以下において説明する各素子は、端子(φ1端子、φ2端子、Vga端子、φI端子)を除き、発光チップC上のレイアウト(後述する図6参照)に基づいて配置されている。なお、端子(φ1端子、φ2端子、Vga端子、φI端子)の位置は、図4(a)と異なるが、信号発生回路110との接続の関係の説明のため、図中左端に示している。そして、基板80の裏面に設けられたVsub端子を、基板80の外に引き出して示している。
ここでは、信号発生回路110との関係において発光チップC1を例に、発光チップCを説明する。そこで、図5において、発光チップCを発光チップC1(C)と表記する。他の発光チップC2〜C40の構成は、発光チップC1と同じである。
発光チップC1(C)は、発光ダイオードLED1〜LED128で構成される発光部102(図4(a)参照)を備える。
そして、発光チップC1(C)は、設定サイリスタS1〜S128(区別しない場合は、設定サイリスタSと表記する。)を備える。発光ダイオードLED1〜LED128及び設定サイリスタS1〜S128は、同じ番号の発光ダイオードLEDと設定サイリスタSとが直列接続されている。
なお、後述する図6(b)に示すように、基板80上に列状に配列された設定サイリスタS上に発光ダイオードLEDが積層されている。よって、発光ダイオードLED1〜LED128も列状に配列されている。
そして、発光チップC1(C)は、設定サイリスタS1〜S128(区別しない場合は、設定サイリスタSと表記する。)を備える。発光ダイオードLED1〜LED128及び設定サイリスタS1〜S128は、同じ番号の発光ダイオードLEDと設定サイリスタSとが直列接続されている。
なお、後述する図6(b)に示すように、基板80上に列状に配列された設定サイリスタS上に発光ダイオードLEDが積層されている。よって、発光ダイオードLED1〜LED128も列状に配列されている。
そして、発光チップC1(C)は、発光ダイオードLED1〜LED128、設定サイリスタS1〜S128と同様に列状に配列された転送サイリスタT1〜T128(区別しない場合は、転送サイリスタTと表記する。)を備える。
なお、ここでは転送素子の一例として転送サイリスタTを用いて説明するが、順にオン状態になる素子であれば他の回路素子であってもよく、例えば、シフトレジスタや複数のトランジスタを組み合わせた回路素子を用いてもよい。
また、発光チップC1(C)は、転送サイリスタT1〜T128をそれぞれ番号順に2つをペアにして、それぞれのペアの間に結合ダイオードD1〜D127(区別しない場合は、結合ダイオードDと表記する。)を備える。
さらに、発光チップC1(C)は、電源線抵抗Rg1〜Rg128(区別しない場合は、電源線抵抗Rgと表記する。)を備える。
なお、ここでは転送素子の一例として転送サイリスタTを用いて説明するが、順にオン状態になる素子であれば他の回路素子であってもよく、例えば、シフトレジスタや複数のトランジスタを組み合わせた回路素子を用いてもよい。
また、発光チップC1(C)は、転送サイリスタT1〜T128をそれぞれ番号順に2つをペアにして、それぞれのペアの間に結合ダイオードD1〜D127(区別しない場合は、結合ダイオードDと表記する。)を備える。
さらに、発光チップC1(C)は、電源線抵抗Rg1〜Rg128(区別しない場合は、電源線抵抗Rgと表記する。)を備える。
また、発光チップC1(C)は、1個のスタートダイオードSDを備える。そして、後述する第1転送信号φ1が送信される第1転送信号線72と第2転送信号φ2が送信される第2転送信号線73とに過剰な電流が流れるのを防止するために設けられた電流制限抵抗R1、R2を備える。
ここでは、設定サイリスタS1〜S128、転送サイリスタT1〜T128、電源線抵抗Rg1〜Rg128、結合ダイオードD1〜D127、スタートダイオードSD、電流制限抵抗R1、R2により転送部101が構成される。
ここでは、設定サイリスタS1〜S128、転送サイリスタT1〜T128、電源線抵抗Rg1〜Rg128、結合ダイオードD1〜D127、スタートダイオードSD、電流制限抵抗R1、R2により転送部101が構成される。
発光部102の発光ダイオードLED1〜LED128、転送部101の及び設定サイリスタS1〜S128、転送サイリスタT1〜T128は、図5中において、左側から番号順に配列されている。さらに、結合ダイオードD1〜D127、電源線抵抗Rg1〜Rg128も、図中左側から番号順に配列されている。
そして、図5において上から、転送部101、発光部102の順に並べられている。
そして、図5において上から、転送部101、発光部102の順に並べられている。
第1の実施の形態では、発光部102における発光ダイオードLED、転送部101における設定サイリスタS、転送サイリスタT、電源線抵抗Rgはそれぞれ128個とした。なお、結合ダイオードDの数は、転送サイリスタTの数より1少ない127個である。
発光ダイオードLEDなどの数は、上記に限らず、予め定められた個数とすればよい。そして、転送サイリスタTの数は、発光ダイオードLEDの数より多くてもよい。
発光ダイオードLEDなどの数は、上記に限らず、予め定められた個数とすればよい。そして、転送サイリスタTの数は、発光ダイオードLEDの数より多くてもよい。
上記の発光ダイオードLEDは、アノード端子(アノード)及びカソード端子(カソード)を備える2端子の半導体素子、サイリスタ(設定サイリスタS、転送サイリスタT)は、アノード端子(アノード)、ゲート端子(ゲート)及びカソード端子(カソード)の3端子を有する半導体素子、結合ダイオードD1及びスタートダイオードSDは、アノード端子(アノード)及びカソード端子(カソード)を備える2端子の半導体素子である。
なお、後述するように、発光ダイオードLED、サイリスタ(設定サイリスタS、転送サイリスタT)、結合ダイオードD1及びスタートダイオードSDは、電極として構成されたアノード端子、ゲート端子、カソード端子を必ずしも備えない場合がある。よって、以下では、端子を略して( )内で表記する場合がある。
なお、後述するように、発光ダイオードLED、サイリスタ(設定サイリスタS、転送サイリスタT)、結合ダイオードD1及びスタートダイオードSDは、電極として構成されたアノード端子、ゲート端子、カソード端子を必ずしも備えない場合がある。よって、以下では、端子を略して( )内で表記する場合がある。
では次に、発光チップC1(C)における各素子の電気的な接続について説明する。
転送サイリスタT、設定サイリスタSのそれぞれのアノードは、発光チップC1(C)の基板80に接続される(アノードコモン)。
そして、これらのアノードは、基板80の裏面に設けられたVsub端子である裏面電極91(後述の図6(b)参照)を介して電源ライン200a(図4(b)参照)に接続される。この電源ライン200aは、基準電位供給部160から基準電位Vsubが供給される。
なお、この接続はp型の基板80を用いた際の構成であり、n型の基板を用いる場合は極性が逆となり、不純物を添加していないイントリンシック(i)型の基板を用いる場合には、基板の転送部101及び発光部102が設けられる側に、基準電位Vsubを供給する電源ライン200aと接続される端子が設けられる。
転送サイリスタT、設定サイリスタSのそれぞれのアノードは、発光チップC1(C)の基板80に接続される(アノードコモン)。
そして、これらのアノードは、基板80の裏面に設けられたVsub端子である裏面電極91(後述の図6(b)参照)を介して電源ライン200a(図4(b)参照)に接続される。この電源ライン200aは、基準電位供給部160から基準電位Vsubが供給される。
なお、この接続はp型の基板80を用いた際の構成であり、n型の基板を用いる場合は極性が逆となり、不純物を添加していないイントリンシック(i)型の基板を用いる場合には、基板の転送部101及び発光部102が設けられる側に、基準電位Vsubを供給する電源ライン200aと接続される端子が設けられる。
転送サイリスタTの配列に沿って、奇数番号の転送サイリスタT1、T3、…のカソードは、第1転送信号線72に接続されている。そして、第1転送信号線72は、電流制限抵抗R1を介してφ1端子に接続されている。このφ1端子には、第1転送信号ライン201(図4(b)参照)が接続され、転送信号発生部120から第1転送信号φ1が送信される。
一方、転送サイリスタTの配列に沿って、偶数番号の転送サイリスタT2、T4、…のカソードは、第2転送信号線73に接続されている。そして、第2転送信号線73は、電流制限抵抗R2を介してφ2端子に接続されている。このφ2端子には、第2転送信号ライン202(図4(b)参照)が接続され、転送信号発生部120から第2転送信号φ2が送信される。
一方、転送サイリスタTの配列に沿って、偶数番号の転送サイリスタT2、T4、…のカソードは、第2転送信号線73に接続されている。そして、第2転送信号線73は、電流制限抵抗R2を介してφ2端子に接続されている。このφ2端子には、第2転送信号ライン202(図4(b)参照)が接続され、転送信号発生部120から第2転送信号φ2が送信される。
発光ダイオードLED1〜LED128のカソードは、点灯信号線75に接続されている。点灯信号線75は、φI端子に接続されている。発光チップC1では、φI端子は、発光チップC1(C)の外側に設けられた電流制限抵抗RIを介して点灯信号ライン204−1に接続され、点灯信号発生部140から点灯信号φI1が送信される(図4(b)参照)。点灯信号φI1は、発光ダイオードLED1〜LED128に点灯のための電流を供給する。なお、他の発光チップC2〜C40のφI端子には、それぞれ電流制限抵抗RIを介して点灯信号ライン204−2〜204−40が接続され、点灯信号発生部140から点灯信号φI2〜φI40が送信される(図4(b)参照)。
転送サイリスタT1〜T128のそれぞれのゲートGt1〜Gt128(区別しない場合は、ゲートGtと表記する。)は、同じ番号の設定ダイオードS1〜S128のゲートGs1〜Gs128(区別しない場合は、ゲートGsと表記する。)に、1対1で接続されている。よって、ゲートGt1〜Gt128とゲートGs1〜Gs128とは、同じ番号のものが電気的に同電位になっている。よって、例えばゲートGt1(ゲートGs1)と表記して、電位が同じであることを示す。
転送サイリスタT1〜T128のそれぞれのゲートGt1〜Gt128を番号順に2個ずつペアとしたゲートGt間に、結合ダイオードD1〜D127がそれぞれ接続されている。すなわち、結合ダイオードD1〜D127はそれぞれがゲートGt1〜Gt128のそれぞれの間に挟まれるように直列接続されている。そして、結合ダイオードD1の向きは、ゲートGt1からゲートGt2に向かって電流が流れる方向に接続されている。他の結合ダイオードD2〜D127についても同様である。
転送サイリスタTのゲートGt(ゲートGs)は、転送サイリスタTのそれぞれに対応して設けられた電源線抵抗Rgを介して、電源線71に接続されている。電源線71はVga端子に接続されている。Vga端子には、電源ライン200b(図4(b)参照)が接続され、電源電位供給部170から電源電位Vgaが供給される。
そして、転送サイリスタT1のゲートGt1は、スタートダイオードSDのカソード端子に接続されている。一方、スタートダイオードSDのアノードは、第2転送信号線73に接続されている。
図6は、第1の実施の形態に係る発光チップCの平面レイアウト図及び断面図の一例である。図6(a)は、発光チップCの平面レイアウト図、図6(b)は、図6(a)のVIB−VIB線での断面図である。ここでは、発光チップCと信号発生回路110との接続関係を示さないので、発光チップC1を例とすることを要しない。よって、発光チップCと表記する。
図6(a)では、発光ダイオードLED1〜LED4、設定サイリスタS1〜S4、転送サイリスタT1〜T4を中心とした部分を示している。なお、端子(φ1端子、φ2端子、Vga端子、φI端子)の位置は、図4(a)と異なるが、説明の便宜上、図中左端部に示している。そして、基板80の裏面に設けられたVsub端子(裏面電極91)は、基板80の外に引き出して示している。図4(a)に対応させて端子を設けるとすると、φ2端子、φI端子、電流制限抵抗R2は、基板80の右端部に設けられる。また、スタートダイオードSDは基板80の右端部に設けられてもよい。
図6(a)では、発光ダイオードLED1〜LED4、設定サイリスタS1〜S4、転送サイリスタT1〜T4を中心とした部分を示している。なお、端子(φ1端子、φ2端子、Vga端子、φI端子)の位置は、図4(a)と異なるが、説明の便宜上、図中左端部に示している。そして、基板80の裏面に設けられたVsub端子(裏面電極91)は、基板80の外に引き出して示している。図4(a)に対応させて端子を設けるとすると、φ2端子、φI端子、電流制限抵抗R2は、基板80の右端部に設けられる。また、スタートダイオードSDは基板80の右端部に設けられてもよい。
図6(a)のVIB−VIB線での断面図である図6(b)では、図中下より発光ダイオードLED1/設定サイリスタS1、転送サイリスタT1、結合ダイオードD1及び電源線抵抗Rg1が示されている。なお、発光ダイオードLED1と設定サイリスタS1とは積層されている。
そして、図6(a)、(b)の図中には、主要な素子や端子を名前により表記している。
そして、図6(a)、(b)の図中には、主要な素子や端子を名前により表記している。
まず、発光チップCの断面構造を、図6(b)により説明する。
p型の基板80(基板80)上に、p型のアノード層81(pアノード層81)、n型のゲート層82(nゲート層82)、p型のゲート層83(pゲート層83)及びn型のカソード層84(nカソード層84)が順に設けられている。なお、以下では、( )内の表記を用いる。他の場合も同様とする。
そして、nカソード層84上に、トンネル接合(トンネルダイオード)層85が設けられている。
さらに、トンネル接合層85上に、p型のアノード層86(pアノード層86)、発光層87、n型のカソード層88(nカソード層88)が設けられている。
そして、発光ダイオードLED1上には、発光ダイオードLEDが出射する光に対して透光性の絶縁材料で構成された光出射口保護層89が設けられている。
p型の基板80(基板80)上に、p型のアノード層81(pアノード層81)、n型のゲート層82(nゲート層82)、p型のゲート層83(pゲート層83)及びn型のカソード層84(nカソード層84)が順に設けられている。なお、以下では、( )内の表記を用いる。他の場合も同様とする。
そして、nカソード層84上に、トンネル接合(トンネルダイオード)層85が設けられている。
さらに、トンネル接合層85上に、p型のアノード層86(pアノード層86)、発光層87、n型のカソード層88(nカソード層88)が設けられている。
そして、発光ダイオードLED1上には、発光ダイオードLEDが出射する光に対して透光性の絶縁材料で構成された光出射口保護層89が設けられている。
そして、発光チップCには、図6(b)に示すように、これらのアイランドの表面及び側面を覆うように設けられた透光性の絶縁材料で構成された保護層90が設けられている。そして、これらのアイランドと電源線71、第1転送信号線72、第2転送信号線73、点灯信号線75などの配線とが、保護層90に設けられたスルーホール(図6(a)では○で示す。)を介して接続されている。以下の説明では、保護層90及びスルーホールについての説明を省略する。
また、図6(b)に示すように、基板80の裏面にはVsub端子となる裏面電極91が設けられている。
pアノード層81、nゲート層82、pゲート層83、nカソード層84、トンネル接合層85、pアノード層86、発光層87、nカソード層88は、それぞれが半導体層であって、エピタキシャル成長により順に積層される。そして、相互に分離された複数のアイランド(島)(後述するアイランド301、302、303、…)になるように、アイランド間の半導体層がエッチング(メサエッチング)により除去されている。なお、pアノード層81は、分離されていても、されていなくともよい。図6(b)では、pアノード層81は、厚さ方向に一部が分離されている。また、pアノード層81が基板80を兼ねてもよい。
pアノード層81、nゲート層82、pゲート層83及びnカソード層84を用いて、設定サイリスタS、転送サイリスタT、結合ダイオードD、電源線抵抗Rgなど(図6(b)においては、設定サイリスタS1、転送サイリスタT1、結合ダイオードD1、電源線抵抗Rg1)が構成されている。
ここでは、pアノード層81、nゲート層82、pゲート層83、nカソード層84の表記は、設定サイリスタS及び転送サイリスタTを構成する場合の機能(働き)に対応させている。すなわち、pアノード層81はアノード、nゲート層82及びpゲート層83はゲート、nカソード層84はカソードとして働く。結合ダイオードD、電源線抵抗Rgを構成する場合には、後述するように異なる機能(働き)をする。
ここでは、pアノード層81、nゲート層82、pゲート層83、nカソード層84の表記は、設定サイリスタS及び転送サイリスタTを構成する場合の機能(働き)に対応させている。すなわち、pアノード層81はアノード、nゲート層82及びpゲート層83はゲート、nカソード層84はカソードとして働く。結合ダイオードD、電源線抵抗Rgを構成する場合には、後述するように異なる機能(働き)をする。
pアノード層86、発光層87、nカソード層88により、発光ダイオードLED(図6(b)においては、発光ダイオードLED1)が構成されている。
そして、pアノード層86、nカソード層88の表記も同様であって、発光ダイオードLEDを構成する場合の機能(働き)に対応させている。すなわち、pアノード層86はアノード、nカソード層88はカソードとして働く。
そして、pアノード層86、nカソード層88の表記も同様であって、発光ダイオードLEDを構成する場合の機能(働き)に対応させている。すなわち、pアノード層86はアノード、nカソード層88はカソードとして働く。
以下に説明するように、複数のアイランドは、pアノード層81、nゲート層82、pゲート層83、nカソード層84、トンネル接合層85、pアノード層86、発光層87、nカソード層88の複数の層の内、一部の層を備えないものを含む。例えば、アイランド302は、トンネル接合層85の一部又は全部、pアノード層86、発光層87、nカソード層88を備えない。
また、複数のアイランドは、層の一部を備えていないものを含む。例えば、アイランド302は、pアノード層81、nゲート層82、pゲート層83、nカソード層84を備えるが、nカソード層84は、一部のみを備える。
また、複数のアイランドは、層の一部を備えていないものを含む。例えば、アイランド302は、pアノード層81、nゲート層82、pゲート層83、nカソード層84を備えるが、nカソード層84は、一部のみを備える。
次に、発光チップCの平面レイアウトを、図6(a)により説明する。
アイランド301には、設定サイリスタS1及び発光ダイオードLED1が設けられている。アイランド302には、転送サイリスタT1、結合ダイオードD1が設けられている。アイランド303には、電源線抵抗Rg1が設けられている。アイランド304には、スタートダイオードSDが設けられている。アイランド305には電流制限抵抗R1が、アイランド306には電流制限抵抗R2が設けられている。
そして、発光チップCには、アイランド301、302、303と同様なアイランドが、並列して複数形成されている。これらのアイランドには、設定サイリスタS2、S3、S4、…、発光ダイオードLED2、LED3、LED4、…、転送サイリスタT2、T3、T4、…、結合ダイオードD2、D3、D4、…等が、アイランド301、302、303と同様に設けられている。
アイランド301には、設定サイリスタS1及び発光ダイオードLED1が設けられている。アイランド302には、転送サイリスタT1、結合ダイオードD1が設けられている。アイランド303には、電源線抵抗Rg1が設けられている。アイランド304には、スタートダイオードSDが設けられている。アイランド305には電流制限抵抗R1が、アイランド306には電流制限抵抗R2が設けられている。
そして、発光チップCには、アイランド301、302、303と同様なアイランドが、並列して複数形成されている。これらのアイランドには、設定サイリスタS2、S3、S4、…、発光ダイオードLED2、LED3、LED4、…、転送サイリスタT2、T3、T4、…、結合ダイオードD2、D3、D4、…等が、アイランド301、302、303と同様に設けられている。
ここで、図6(a)、(b)により、アイランド301〜アイランド306について詳細に説明する。
図6(a)に示すように、アイランド301には、設定サイリスタS1及び発光ダイオードLED1が設けられている。
設定サイリスタS1は、pアノード層81、nゲート層82、pゲート層83、nカソード層84から構成されている。そして、nカソード層88、発光層87、pアノード層86、トンネル接合層85、nカソード層84を除去して露出させたpゲート層83上に設けられたp型のオーミック電極331(pオーミック電極331)をゲートGs1の電極(ゲート端子Gs1と表記することがある。)とする。
図6(a)に示すように、アイランド301には、設定サイリスタS1及び発光ダイオードLED1が設けられている。
設定サイリスタS1は、pアノード層81、nゲート層82、pゲート層83、nカソード層84から構成されている。そして、nカソード層88、発光層87、pアノード層86、トンネル接合層85、nカソード層84を除去して露出させたpゲート層83上に設けられたp型のオーミック電極331(pオーミック電極331)をゲートGs1の電極(ゲート端子Gs1と表記することがある。)とする。
一方、発光ダイオードLED1は、pアノード層86、発光層87、nカソード層88で構成されている。発光ダイオードLED1は、設定サイリスタS1のnカソード層84上に、トンネル接合層85を介して積み重ねられている。そして、nカソード層88(領域311)上に設けられたn型のオーミック電極321(nオーミック電極321)をカソード電極とする。
なお、pアノード層86には、電流狭窄層86b(後述する図7参照)が含まれている。電流狭窄層86bは、発光ダイオードLEDに流れる電流を、発光ダイオードLEDの中央部に制限するために設けられている。すなわち、発光ダイオードLEDの周辺部は、メサエッチングに起因して欠陥が多い。このため、非発光再結合が起こりやすい。そこで、発光ダイオードLEDの中央部が電流の流れやすい電流通過部αとなり、周辺部が電流の流れにくい電流阻止部βとなるように、電流狭窄層86bが設けられている。図6(a)の発光ダイオードLED1に示すように、破線の内側が電流通過部α、破線の外側が電流阻止部βである。
発光ダイオードLED1の中央部から光を取り出すために、nオーミック電極321は、中央部を開口とするように、発光ダイオードLED1の周辺部に設けられている。
なお、電流狭窄層86bについては、後述する。
なお、pアノード層86には、電流狭窄層86b(後述する図7参照)が含まれている。電流狭窄層86bは、発光ダイオードLEDに流れる電流を、発光ダイオードLEDの中央部に制限するために設けられている。すなわち、発光ダイオードLEDの周辺部は、メサエッチングに起因して欠陥が多い。このため、非発光再結合が起こりやすい。そこで、発光ダイオードLEDの中央部が電流の流れやすい電流通過部αとなり、周辺部が電流の流れにくい電流阻止部βとなるように、電流狭窄層86bが設けられている。図6(a)の発光ダイオードLED1に示すように、破線の内側が電流通過部α、破線の外側が電流阻止部βである。
発光ダイオードLED1の中央部から光を取り出すために、nオーミック電極321は、中央部を開口とするように、発光ダイオードLED1の周辺部に設けられている。
なお、電流狭窄層86bについては、後述する。
電流狭窄層86bを設けると非発光再結合に消費される電力が抑制されるので、低消費電力化及び光取り出し効率が向上する。なお、光取り出し効率とは、電力当たりに取り出すことができる光量である。
アイランド302には、転送サイリスタT1、結合ダイオードD1が設けられている。
転送サイリスタT1は、pアノード層81、nゲート層82、pゲート層83、nカソード層84から構成される。つまり、nカソード層88、発光層87、pアノード層86、トンネル接合層85を除去して露出させたnカソード層84(領域313)上又はトンネル接合層85のn++層85a上に設けられたnオーミック電極323をカソード端子とする。なお、トンネル接合層85のn++層85aを除去せず、トンネル接合層85のn++層85a上にnオーミック電極323を設けてもよい。さらに、nカソード層84を除去して露出させたpゲート層83上に設けられたpオーミック電極332をゲートGt1の端子(ゲート端子Gt1と表記することがある。)とする。
同じく、アイランド302に設けられた結合ダイオードD1は、pゲート層83、nカソード層84から構成される。つまり、nカソード層88、発光層87、pアノード層86、トンネル接合層85の一部又は全部を除去して露出させたnカソード層84(領域314)上に設けられたnオーミック電極324をカソード端子とする。なお、トンネル接合層85のn++層85aを除去せず、トンネル接合層85のn++層85a上にnオーミック電極324を設けてもよい。さらに、nカソード層84を除去して露出させたpゲート層83上に設けられたpオーミック電極332をアノード端子とする。ここでは、結合ダイオードD1のアノード端子は、ゲートGt1(ゲート端子Gt1)と同じである。
転送サイリスタT1は、pアノード層81、nゲート層82、pゲート層83、nカソード層84から構成される。つまり、nカソード層88、発光層87、pアノード層86、トンネル接合層85を除去して露出させたnカソード層84(領域313)上又はトンネル接合層85のn++層85a上に設けられたnオーミック電極323をカソード端子とする。なお、トンネル接合層85のn++層85aを除去せず、トンネル接合層85のn++層85a上にnオーミック電極323を設けてもよい。さらに、nカソード層84を除去して露出させたpゲート層83上に設けられたpオーミック電極332をゲートGt1の端子(ゲート端子Gt1と表記することがある。)とする。
同じく、アイランド302に設けられた結合ダイオードD1は、pゲート層83、nカソード層84から構成される。つまり、nカソード層88、発光層87、pアノード層86、トンネル接合層85の一部又は全部を除去して露出させたnカソード層84(領域314)上に設けられたnオーミック電極324をカソード端子とする。なお、トンネル接合層85のn++層85aを除去せず、トンネル接合層85のn++層85a上にnオーミック電極324を設けてもよい。さらに、nカソード層84を除去して露出させたpゲート層83上に設けられたpオーミック電極332をアノード端子とする。ここでは、結合ダイオードD1のアノード端子は、ゲートGt1(ゲート端子Gt1)と同じである。
アイランド303に設けられた電源線抵抗Rg1は、pゲート層83で構成される。ここでは、nカソード層88、発光層87、pアノード層86、トンネル接合層85、nカソード層84を除去して露出させたpゲート層83上に設けられたpオーミック電極333とpオーミック電極334との間のpゲート層83を抵抗として設けられている。
アイランド304に設けられたスタートダイオードSDは、pゲート層83、nカソード層84から構成される。つまり、nカソード層88、発光層87、pアノード層86、トンネル接合層85を除去して露出させたnカソード層84(領域315)上に設けられたnオーミック電極325をカソード端子とする。なお、トンネル接合層85のn++層85aを除去せず、トンネル接合層85のn++層85a上にnオーミック電極325を設けてもよい。さらに、nカソード層84を除去して露出させたpゲート層83上に設けられたpオーミック電極335をアノード端子とする。
アイランド305に設けられた電流制限抵抗R1、アイランド306に設けられた電流制限抵抗R2は、アイランド303に設けられた電源線抵抗Rg1と同様に設けられ、それぞれが2個のpオーミック電極(符号なし)間のpゲート層83を抵抗とする。
アイランド305に設けられた電流制限抵抗R1、アイランド306に設けられた電流制限抵抗R2は、アイランド303に設けられた電源線抵抗Rg1と同様に設けられ、それぞれが2個のpオーミック電極(符号なし)間のpゲート層83を抵抗とする。
図6(a)において、各素子間の接続関係を説明する。
点灯信号線75は、幹部75aと複数の枝部75bとを備える。幹部75aは発光ダイオードLEDの列方向に延びるように設けられている。枝部75bは幹部75aから枝分かれして、アイランド301に設けられた発光ダイオードLED1のカソード端子であるnオーミック電極321と接続されている。他の発光ダイオードLEDのカソード端子も同様である。
点灯信号線75は、発光ダイオードLED1側に設けられたφI端子に接続されている。
点灯信号線75は、幹部75aと複数の枝部75bとを備える。幹部75aは発光ダイオードLEDの列方向に延びるように設けられている。枝部75bは幹部75aから枝分かれして、アイランド301に設けられた発光ダイオードLED1のカソード端子であるnオーミック電極321と接続されている。他の発光ダイオードLEDのカソード端子も同様である。
点灯信号線75は、発光ダイオードLED1側に設けられたφI端子に接続されている。
第1転送信号線72は、アイランド302に設けられた転送サイリスタT1のカソード端子であるnオーミック電極323に接続されている。第1転送信号線72には、アイランド302と同様なアイランドに設けられた、他の奇数番号の転送サイリスタTのカソード端子が接続されている。第1転送信号線72は、アイランド305に設けられた電流制限抵抗R1を介してφ1端子に接続されている。
一方、第2転送信号線73は、符号を付さないアイランドに設けられた偶数番号の転送サイリスタTのカソード端子であるnオーミック電極(符号なし)に接続されている。第2転送信号線73は、アイランド306に設けられた電流制限抵抗R2を介してφ2端子に接続されている。
一方、第2転送信号線73は、符号を付さないアイランドに設けられた偶数番号の転送サイリスタTのカソード端子であるnオーミック電極(符号なし)に接続されている。第2転送信号線73は、アイランド306に設けられた電流制限抵抗R2を介してφ2端子に接続されている。
電源線71は、アイランド303に設けられた電源線抵抗Rg1の一方の端子であるpオーミック電極334に接続されている。他の電源線抵抗Rgの一方の端子も電源線71に接続されている。電源線71は、Vga端子に接続されている。
そして、アイランド301に設けられた発光ダイオードLED1のpオーミック電極331(ゲート端子Gs1)は、アイランド302のpオーミック電極332(ゲート端子Gt1)に接続配線76で接続されている。
そして、pオーミック電極332(ゲート端子Gt1)は、アイランド303のpオーミック電極333(電源線抵抗Rg1の他方の端子)に接続配線77で接続されている。
アイランド302に設けられたnオーミック電極324(結合ダイオードD1のカソード端子)は、隣接する転送サイリスタT2のゲート端子Gt2であるp型オーミック電極(符号なし)に接続配線79で接続されている。
ここでは説明を省略するが、他の発光ダイオードLED、設定サイリスタS、転送サイリスタT、結合ダイオードD等についても同様である。
アイランド302に設けられたnオーミック電極324(結合ダイオードD1のカソード端子)は、隣接する転送サイリスタT2のゲート端子Gt2であるp型オーミック電極(符号なし)に接続配線79で接続されている。
ここでは説明を省略するが、他の発光ダイオードLED、設定サイリスタS、転送サイリスタT、結合ダイオードD等についても同様である。
アイランド302のpオーミック電極332(ゲート端子Gt1)は、アイランド304に設けられたnオーミック電極325(スタートダイオードSDのカソード端子)に接続配線78で接続されている。pオーミック電極335(スタートダイオードSDのアノード端子)は、第2転送信号線73に接続されている。
なお、上記の接続及び構成は、p型の基板80を用いた際のものであり、n型の基板を用いる場合は、極性が逆となる。また、i型の基板を用いる場合は、基板の転送部101及び発光部102が設けられる側に、基準電位Vsubを供給する電源ライン200aと接続される端子が設けられる。そして、接続及び構成は、p型の基板を用いる場合、n型の基板を用いる場合のどちらかと同様になる。
なお、上記の接続及び構成は、p型の基板80を用いた際のものであり、n型の基板を用いる場合は、極性が逆となる。また、i型の基板を用いる場合は、基板の転送部101及び発光部102が設けられる側に、基準電位Vsubを供給する電源ライン200aと接続される端子が設けられる。そして、接続及び構成は、p型の基板を用いる場合、n型の基板を用いる場合のどちらかと同様になる。
(設定サイリスタSと発光ダイオードLEDとの積層構造)
図7は、設定サイリスタSと発光ダイオードLEDとが積層されたアイランド301の拡大断面図である。なお、光出射口保護層89及び保護層90を省略している。以下同様である。
前述したように、設定サイリスタS上にトンネル接合層85を介して発光ダイオードLEDが積層されている。すなわち、設定サイリスタSと発光ダイオードLEDとは直列接続されている。
図7は、設定サイリスタSと発光ダイオードLEDとが積層されたアイランド301の拡大断面図である。なお、光出射口保護層89及び保護層90を省略している。以下同様である。
前述したように、設定サイリスタS上にトンネル接合層85を介して発光ダイオードLEDが積層されている。すなわち、設定サイリスタSと発光ダイオードLEDとは直列接続されている。
設定サイリスタSは、pアノード層81、nゲート層82、pゲート層83、nカソード層84から構成されている。すなわち、pnpnの4層構造である。
トンネル接合層85は、n型の不純物(ドーパント)を高濃度に添加(ドープ)したn++層85aと、p型の不純物を高濃度に添加したp++層85bとで構成されている。
発光ダイオードLEDは、pアノード層86、発光層87、nカソード層88で構成されている。なお、発光層87は、井戸(ウエル)層と障壁(バリア)層とが交互に積層された量子井戸構造である。また、発光層87は、不純物を添加していないイントリンシック(i)層であってもよい。また、発光層87は、量子井戸構造以外であってもよく、例えば、量子線(量子ワイヤ)や量子箱(量子ドット)であってもよい。
そして、pアノード層86は、積層された下側p層86aと電流狭窄層86bと上側p層86cで構成されている。電流狭窄層86bは、電流通過部αと電流阻止部βとで構成されている。図6(a)で示したように、電流通過部αは、発光ダイオードLEDの中央部に、電流阻止部βは、発光ダイオードLEDの周辺部に設けられている。
トンネル接合層85は、n型の不純物(ドーパント)を高濃度に添加(ドープ)したn++層85aと、p型の不純物を高濃度に添加したp++層85bとで構成されている。
発光ダイオードLEDは、pアノード層86、発光層87、nカソード層88で構成されている。なお、発光層87は、井戸(ウエル)層と障壁(バリア)層とが交互に積層された量子井戸構造である。また、発光層87は、不純物を添加していないイントリンシック(i)層であってもよい。また、発光層87は、量子井戸構造以外であってもよく、例えば、量子線(量子ワイヤ)や量子箱(量子ドット)であってもよい。
そして、pアノード層86は、積層された下側p層86aと電流狭窄層86bと上側p層86cで構成されている。電流狭窄層86bは、電流通過部αと電流阻止部βとで構成されている。図6(a)で示したように、電流通過部αは、発光ダイオードLEDの中央部に、電流阻止部βは、発光ダイオードLEDの周辺部に設けられている。
<トンネル接合層85>
図8は、設定サイリスタSと発光ダイオードLEDとの積層構造をさらに説明する図である。図8(a)は、設定サイリスタSと発光ダイオードLEDとの積層構造における模式的なエネルギーバンド図、図8(b)は、トンネル接合層85の逆バイアス状態におけるエネルギーバンド図、図8(c)は、トンネル接合層85の電流電圧特性を示す。
図8(a)のエネルギーバンド図に示すように、図7のnオーミック電極321と裏面電極91との間に、発光ダイオードLED及び設定サイリスタSが順バイアスになるように電圧を印加すると、トンネル接合層85のn++層85aとp++層85bとの間が逆バイアスになる。
図8は、設定サイリスタSと発光ダイオードLEDとの積層構造をさらに説明する図である。図8(a)は、設定サイリスタSと発光ダイオードLEDとの積層構造における模式的なエネルギーバンド図、図8(b)は、トンネル接合層85の逆バイアス状態におけるエネルギーバンド図、図8(c)は、トンネル接合層85の電流電圧特性を示す。
図8(a)のエネルギーバンド図に示すように、図7のnオーミック電極321と裏面電極91との間に、発光ダイオードLED及び設定サイリスタSが順バイアスになるように電圧を印加すると、トンネル接合層85のn++層85aとp++層85bとの間が逆バイアスになる。
トンネル接合層85(トンネル接合)は、n型の不純物を高濃度に添加したn++層85aと、p型の不純物を高濃度に添加したp++層85bとの接合である。このため、空乏領域の幅が狭く、順バイアスされると、n++層85a側の伝導帯(コンダクションバンド)からp++層85b側の価電子帯(バレンスバンド)に電子がトンネルする。この際、負性抵抗特性が表れる。
一方、図8(b)に示すように、トンネル接合層85(トンネル接合)は、逆バイアス(−V)されると、p++層85b側の価電子帯(バレンスバンド)の電位Evが、n++層85a側の伝導帯(コンダクションバンド)の電位Ecより上になる。そして、p++層85bの価電子帯(バレンスバンド)から、n++層85a側の伝導帯(コンダクションバンド)に電子がトンネルする。そして、逆バイアス電圧(−V)が増加するほど、電子がトンネルしやすくなる。すなわち、図8(c)に示すように、トンネル接合層85(トンネル接合)は、逆バイアスにおいて、電流が流れやすい。
一方、図8(b)に示すように、トンネル接合層85(トンネル接合)は、逆バイアス(−V)されると、p++層85b側の価電子帯(バレンスバンド)の電位Evが、n++層85a側の伝導帯(コンダクションバンド)の電位Ecより上になる。そして、p++層85bの価電子帯(バレンスバンド)から、n++層85a側の伝導帯(コンダクションバンド)に電子がトンネルする。そして、逆バイアス電圧(−V)が増加するほど、電子がトンネルしやすくなる。すなわち、図8(c)に示すように、トンネル接合層85(トンネル接合)は、逆バイアスにおいて、電流が流れやすい。
よって、図8(a)に示すように、設定サイリスタSがターンオンすると、トンネル接合層85が逆バイアスであっても、設定サイリスタSと発光ダイオードLEDとの間で電流が流れる。これにより、発光ダイオードLEDが発光(点灯)する。
ここでは、設定サイリスタSは、接続された転送サイリスタTがターンオンしてオン状態になると、オン状態への移行が可能な状態になる。そして、点灯信号φIが「Lo」になると、設定サイリスタSがターンオンしてオン状態になるとともに、発光ダイオードLEDを点灯させる(点灯を設定する)。よって、本明細書では、「設定サイリスタ」と表記する。
ここでは、設定サイリスタSは、接続された転送サイリスタTがターンオンしてオン状態になると、オン状態への移行が可能な状態になる。そして、点灯信号φIが「Lo」になると、設定サイリスタSがターンオンしてオン状態になるとともに、発光ダイオードLEDを点灯させる(点灯を設定する)。よって、本明細書では、「設定サイリスタ」と表記する。
<サイリスタ>
次に、サイリスタ(転送サイリスタT、設定サイリスタS)の基本的な動作を説明する。サイリスタは、前述したように、アノード端子(アノード)、カソード端子(カソード)、ゲート端子(ゲート)の3端子を有する半導体素子であって、例えば、GaAs、GaAlAs、AlAsなどによるp型の半導体層(pアノード層81、pゲート層83)、n型の半導体層(nゲート層82、nカソード層84)を基板80上に積層して構成されている。つまり、サイリスタは、pnpn構造を成している。ここでは、p型の半導体層とn型の半導体層とで構成されるpn接合の順方向電位(拡散電位)Vdを一例として1.5Vとして説明する。
次に、サイリスタ(転送サイリスタT、設定サイリスタS)の基本的な動作を説明する。サイリスタは、前述したように、アノード端子(アノード)、カソード端子(カソード)、ゲート端子(ゲート)の3端子を有する半導体素子であって、例えば、GaAs、GaAlAs、AlAsなどによるp型の半導体層(pアノード層81、pゲート層83)、n型の半導体層(nゲート層82、nカソード層84)を基板80上に積層して構成されている。つまり、サイリスタは、pnpn構造を成している。ここでは、p型の半導体層とn型の半導体層とで構成されるpn接合の順方向電位(拡散電位)Vdを一例として1.5Vとして説明する。
以下では、一例として、Vsub端子である裏面電極91(図5、図6参照)に供給される基準電位Vsubをハイレベルの電位(以下では「H」と表記する。)として0V、Vga端子に供給される電源電位Vgaをローレベルの電位(以下では「L」と表記する。)として−3.3Vとして説明する。
サイリスタのアノードは、裏面電極91に供給される基準電位Vsub(「H」(0V))である。
サイリスタのアノードは、裏面電極91に供給される基準電位Vsub(「H」(0V))である。
アノードとカソードとの間に電流が流れていないオフ状態のサイリスタは、しきい電圧より低い電位(絶対値が大きい負の電位)がカソードに印加されるとオン状態に移行(ターンオン)する。ここで、サイリスタのしきい電圧は、ゲートの電位からpn接合の順方向電位Vd(1.5V)を引いた値である。
オン状態になると、サイリスタのゲートは、アノード端子の電位に近い電位になる。ここでは、アノードを基準電位Vsub(「H」(0V))に設定しているので、ゲートは、0V(「H」)になるとする。また、オン状態のサイリスタのカソードは、アノードの電位からpn接合の順方向電位Vd(1.5V)を引いた電位に近い電位となる。ここでは、アノードを基準電位Vsub(「H」(0V))に設定しているので、オン状態のサイリスタのカソードは、−1.5Vに近い電位(絶対値が1.5Vより大きい負の電位)となる。なお、カソードの電位は、オン状態のサイリスタに電流を供給する電源との関係で設定される。
オン状態になると、サイリスタのゲートは、アノード端子の電位に近い電位になる。ここでは、アノードを基準電位Vsub(「H」(0V))に設定しているので、ゲートは、0V(「H」)になるとする。また、オン状態のサイリスタのカソードは、アノードの電位からpn接合の順方向電位Vd(1.5V)を引いた電位に近い電位となる。ここでは、アノードを基準電位Vsub(「H」(0V))に設定しているので、オン状態のサイリスタのカソードは、−1.5Vに近い電位(絶対値が1.5Vより大きい負の電位)となる。なお、カソードの電位は、オン状態のサイリスタに電流を供給する電源との関係で設定される。
オン状態のサイリスタは、カソードが、オン状態を維持するために必要な電位(上記の−1.5Vに近い電位)より高い電位(絶対値が小さい負の電位、0V又は正の電位)になると、オフ状態に移行(ターンオフ)する。
一方、オン状態のサイリスタのカソードに、オン状態を維持するために必要な電位より低い電位(絶対値が大きい負の電位)が継続的に印加され、オン状態を維持しうる電流(維持電流)が供給されると、サイリスタはオン状態を維持する。
一方、オン状態のサイリスタのカソードに、オン状態を維持するために必要な電位より低い電位(絶対値が大きい負の電位)が継続的に印加され、オン状態を維持しうる電流(維持電流)が供給されると、サイリスタはオン状態を維持する。
設定サイリスタSは、発光ダイオードLEDと積層され、直列接続されている。よって、設定サイリスタSのカソード(nカソード層84)に印加される電圧は、点灯信号φIの電位が設定サイリスタSと発光ダイオードLEDとで分圧された電圧となる。ここでは、発光ダイオードLEDに印加される電圧は、仮に−1.7Vであるとして説明する。そして、設定サイリスタSがオフ状態である場合、設定サイリスタSに−3.3Vが印加されるとして説明する。すなわち、発光ダイオードLEDを点灯させる際に印加される点灯信号φI(後述する「Lo」)は、−5Vであるとする。
なお、発光波長や光量によって発光ダイオードLEDに印加する電圧を変えることなるが、その際は点灯信号φIの電圧(「Lo」)を調整すればよい。
なお、発光波長や光量によって発光ダイオードLEDに印加する電圧を変えることなるが、その際は点灯信号φIの電圧(「Lo」)を調整すればよい。
なお、サイリスタは、GaAsなどの半導体で構成されるので、オン状態において、nゲート層82とpゲート層83との間で発光することがある。なお、サイリスタが出射する光の量は、カソードの面積及びカソードとアノードとの間に流す電流によって決まる。よって、サイリスタからの発光を利用しない場合、例えば、転送サイリスタTでは、カソードの面積を小さくしたり、電極(転送サイリスタT1のnオーミック電極323)などで遮光したりすることにより、不要な光を抑制するようにしてもよい。
(発光装置65の動作)
次に、発光装置65の動作について説明する。
前述したように、発光装置65は発光チップC1〜C40を備える(図3、4参照)。
発光チップC1〜C40は並列に駆動されるので、発光チップC1の動作を説明すれば足りる。
<タイミングチャート>
図9は、発光装置65及び発光チップCの動作を説明するタイミングチャートである。
図9では、発光チップC1の発光ダイオードLED1〜LED5の5個の発光ダイオードLEDの点灯又は非点灯を制御(点灯制御と表記する。)する部分のタイミングチャートを示している。なお、図9では、発光チップC1の発光ダイオードLED1、LED2、LED3、LED5を点灯させ、発光ダイオードLED4を消灯(非点灯)としている。
次に、発光装置65の動作について説明する。
前述したように、発光装置65は発光チップC1〜C40を備える(図3、4参照)。
発光チップC1〜C40は並列に駆動されるので、発光チップC1の動作を説明すれば足りる。
<タイミングチャート>
図9は、発光装置65及び発光チップCの動作を説明するタイミングチャートである。
図9では、発光チップC1の発光ダイオードLED1〜LED5の5個の発光ダイオードLEDの点灯又は非点灯を制御(点灯制御と表記する。)する部分のタイミングチャートを示している。なお、図9では、発光チップC1の発光ダイオードLED1、LED2、LED3、LED5を点灯させ、発光ダイオードLED4を消灯(非点灯)としている。
図9において、時刻aから時刻kへとアルファベット順に時刻が経過するとする。発光ダイオードLED1は、期間T(1)において、発光ダイオードLED2は、期間T(2)において、発光ダイオードLED3は、期間T(3)において、発光ダイオードLED4は、期間T(4)において点灯又は非点灯の制御(点灯制御)がされる。以下、同様にして番号が5以上の発光ダイオードLEDが点灯制御される。
ここでは、期間T(1)、T(2)、T(3)、…は同じ長さの期間とし、それぞれを区別しないときは期間Tと呼ぶ。
ここでは、期間T(1)、T(2)、T(3)、…は同じ長さの期間とし、それぞれを区別しないときは期間Tと呼ぶ。
φ1端子(図5、図6参照)に送信される第1転送信号φ1及びφ2端子(図5、図6参照)に送信される第2転送信号φ2は、「H」(0V)と「L」(−3.3V)との2つの電位を有する信号である。そして、第1転送信号φ1及び第2転送信号φ2は、連続する2つの期間T(例えば、期間T(1)と期間T(2))を単位として波形が繰り返される。
以下では、「H」(0V)及び「L」(−3.3V)を、「H」及び「L」と省略する場合がある。
以下では、「H」(0V)及び「L」(−3.3V)を、「H」及び「L」と省略する場合がある。
第1転送信号φ1は、期間T(1)の開始時刻bで「H」(0V)から「L」(−3.3V)に移行し、時刻fで「L」から「H」に移行する。そして、期間T(2)の終了時刻iにおいて、「H」から「L」に移行する。
第2転送信号φ2は、期間T(1)の開始時刻bにおいて「H」(0V)であって、時刻eで「H」(0V)から「L」(−3.3V)に移行する。そして、期間T(2)の終了時刻iにおいて「L」から「H」に移行する。
第1転送信号φ1と第2転送信号φ2とを比較すると、第2転送信号φ2は、第1転送信号φ1を時間軸上で期間T後ろにずらしたものに当たる。一方、第2転送信号φ2は、期間T(1)において、破線で示す波形及び期間T(2)での波形が、期間T(3)以降において繰り返す。第2転送信号φ2の期間T(1)の波形が期間T(3)以降と異なるのは、期間T(1)は発光装置65が動作を開始する期間であるためである。
第2転送信号φ2は、期間T(1)の開始時刻bにおいて「H」(0V)であって、時刻eで「H」(0V)から「L」(−3.3V)に移行する。そして、期間T(2)の終了時刻iにおいて「L」から「H」に移行する。
第1転送信号φ1と第2転送信号φ2とを比較すると、第2転送信号φ2は、第1転送信号φ1を時間軸上で期間T後ろにずらしたものに当たる。一方、第2転送信号φ2は、期間T(1)において、破線で示す波形及び期間T(2)での波形が、期間T(3)以降において繰り返す。第2転送信号φ2の期間T(1)の波形が期間T(3)以降と異なるのは、期間T(1)は発光装置65が動作を開始する期間であるためである。
第1転送信号φ1と第2転送信号φ2との一組の転送信号は、後述するように、転送サイリスタTのオン状態を番号順に伝播させることにより、オン状態の転送サイリスタTと同じ番号の発光ダイオードLEDを、点灯又は非点灯の制御(点灯制御)の対象として指定する。
次に、発光チップC1のφI端子に送信される点灯信号φI1について説明する。なお、他の発光チップC2〜C40には、それぞれ点灯信号φI2〜φI40が送信される。点灯信号φI1は、「H」(0V)と「Lo」(−5V)との2つの電位を有する信号である。
ここでは、発光チップC1の発光ダイオードLED1に対する点灯制御の期間T(1)において、点灯信号φI1を説明する。点灯信号φI1は、期間T(1)の開始時刻bにおいて「H」(0V)であって、時刻cで「H」(0V)から「Lo」(−5V)に移行する。そして、時刻dで「Lo」から「H」に移行し、時刻eにおいて「H」を維持する。
ここでは、発光チップC1の発光ダイオードLED1に対する点灯制御の期間T(1)において、点灯信号φI1を説明する。点灯信号φI1は、期間T(1)の開始時刻bにおいて「H」(0V)であって、時刻cで「H」(0V)から「Lo」(−5V)に移行する。そして、時刻dで「Lo」から「H」に移行し、時刻eにおいて「H」を維持する。
図4、図5を参照しつつ、図9に示したタイミングチャートにしたがって、発光装置65及び発光チップC1の動作を説明する。なお、以下では、発光ダイオードLED1、LED2を点灯制御する期間T(1)、T(2)について説明する。
(1)時刻a
<発光装置65>
時刻aにおいて、発光装置65の信号発生回路110の基準電位供給部160は、基準電位Vsubを「H」(0V)に設定する。電源電位供給部170は、電源電位Vgaを「L」(−3.3V)に設定する。すると、発光装置65の回路基板62上の電源ライン200aは基準電位Vsubの「H」(0V)になり、発光チップC1〜C40のそれぞれのVsub端子は「H」になる。同様に、電源ライン200bは電源電位Vgaの「L」(−3.3V)になり、発光チップC1〜C40のそれぞれのVga端子は「L」になる(図4参照)。これにより、発光チップC1〜C40のそれぞれの電源線71は「L」になる(図5参照)。
(1)時刻a
<発光装置65>
時刻aにおいて、発光装置65の信号発生回路110の基準電位供給部160は、基準電位Vsubを「H」(0V)に設定する。電源電位供給部170は、電源電位Vgaを「L」(−3.3V)に設定する。すると、発光装置65の回路基板62上の電源ライン200aは基準電位Vsubの「H」(0V)になり、発光チップC1〜C40のそれぞれのVsub端子は「H」になる。同様に、電源ライン200bは電源電位Vgaの「L」(−3.3V)になり、発光チップC1〜C40のそれぞれのVga端子は「L」になる(図4参照)。これにより、発光チップC1〜C40のそれぞれの電源線71は「L」になる(図5参照)。
そして、信号発生回路110の転送信号発生部120は第1転送信号φ1、第2転送信号φ2をそれぞれ「H」(0V)に設定する。すると、第1転送信号ライン201及び第2転送信号ライン202が「H」になる(図4参照)。これにより、発光チップC1〜C40のそれぞれのφ1端子及びφ2端子が「H」になる。電流制限抵抗R1を介してφ1端子に接続されている第1転送信号線72の電位も「H」になり、電流制限抵抗R2を介してφ1端子に接続されている第2転送信号線73も「H」になる(図5参照)。
さらに、信号発生回路110の点灯信号発生部140は、点灯信号φI1〜φI40をそれぞれ「H」(0V)に設定する。すると、点灯信号ライン204−1〜204−40が「H」になる(図4参照)。これにより、発光チップC1〜C40のそれぞれのφI端子が、電流制限抵抗RIを介して「H」になり、φI端子に接続された点灯信号線75も「H」(0V)になる(図5参照)。
<発光チップC1>
転送サイリスタT、設定サイリスタSのアノード端子はVsub端子に接続されているので、「H」に設定される。
転送サイリスタT、設定サイリスタSのアノード端子はVsub端子に接続されているので、「H」に設定される。
奇数番号の転送サイリスタT1、T3、T5、…のそれぞれのカソードは、第1転送信号線72に接続され、「H」(0V)に設定されている。偶数番号の転送サイリスタT2、T4、T6、…のそれぞれのカソードは、第2転送信号線73に接続され、「H」に設定されている。よって、転送サイリスタTは、アノード及びカソードがともに「H」であるためオフ状態にある。
発光ダイオードLEDのカソード端子は、「H」(0V)の点灯信号線75に接続されている。すなわち、発光ダイオードLEDと設定サイリスタSとは、トンネル接合層85を介して、直列接続されている。発光ダイオードLEDのカソードは「H」、設定サイリスタSのアノードは「H」であるので、発光ダイオードLED及び設定サイリスタSは、オフ状態にある。
ゲートGt1は、前述したように、スタートダイオードSDのカソードに接続されている。ゲートGt1は、電源線抵抗Rg1を介して、電源電位Vga(「L」(−3.3V))の電源線71に接続されている。そして、スタートダイオードSDのアノード端子は第2転送信号線73に接続され、電流制限抵抗R2を介して、「H」(0V)のφ2端子に接続されている。よって、スタートダイオードSDは順バイアスであり、スタートダイオードSDのカソード(ゲートGt1)は、スタートダイオードSDのアノードの電位(「H」(0V))からpn接合の順方向電位Vd(1.5V)を引いた値(−1.5V)になる。また、ゲートGt1が−1.5Vになると、結合ダイオードD1は、アノード(ゲートGt1)が−1.5Vで、カソードが電源線抵抗Rg2を介して電源線71(「L」(−3.3V))に接続されているので、順バイアスになる。よって、ゲートGt2の電位は、ゲートGt1の電位(−1.5V)からpn接合の順方向電位Vd(1.5V)を引いた−3Vになる。しかし、3以上の番号のゲートGtには、スタートダイオードSDのアノードが「H」(0V)であることの影響は及ばず、これらのゲートGtの電位は、電源線71の電位である「L」(−3.3V)になっている。
なお、ゲートGtはゲートGsであるので、ゲートGsの電位は、ゲートGtの電位と同じである。よって、転送サイリスタT、設定サイリスタSのしきい電圧は、ゲートGt、Gsの電位からpn接合の順方向電位Vd(1.5V)を引いた値となる。すなわち、転送サイリスタT1、設定サイリスタS1のしきい電圧は−3V、転送サイリスタT2、設定サイリスタS2のしきい電圧は−4.5V、番号が3以上の転送サイリスタT、設定サイリスタSのしきい電圧は−4.8Vとなっている。
(2)時刻b
図9に示す時刻bにおいて、第1転送信号φ1が、「H」(0V)から「L」(−3.3V)に移行する。これにより発光装置65は、動作を開始する。
第1転送信号φ1が「H」から「L」に移行すると、φ1端子及び電流制限抵抗R1を介して、第1転送信号線72の電位が、「H」(0V)から「L」(−3.3V)に移行する。すると、しきい電圧が−3Vである転送サイリスタT1がターンオンする。しかし、第1転送信号線72にカソード端子が接続された、番号が3以上の奇数番号の転送サイリスタTは、しきい電圧が−4.8Vであるのでターンオンできない。一方、偶数番号の転送サイリスタTは、第2転送信号φ2が「H」(0V)であって、第2転送信号線73が「H」(0V)であるのでターンオンできない。
転送サイリスタT1がターンオンすることで、第1転送信号線72の電位は、アノードの電位(「H」(0V))からpn接合の順方向電位Vd(1.5V)を引いた−1.5Vになる。
図9に示す時刻bにおいて、第1転送信号φ1が、「H」(0V)から「L」(−3.3V)に移行する。これにより発光装置65は、動作を開始する。
第1転送信号φ1が「H」から「L」に移行すると、φ1端子及び電流制限抵抗R1を介して、第1転送信号線72の電位が、「H」(0V)から「L」(−3.3V)に移行する。すると、しきい電圧が−3Vである転送サイリスタT1がターンオンする。しかし、第1転送信号線72にカソード端子が接続された、番号が3以上の奇数番号の転送サイリスタTは、しきい電圧が−4.8Vであるのでターンオンできない。一方、偶数番号の転送サイリスタTは、第2転送信号φ2が「H」(0V)であって、第2転送信号線73が「H」(0V)であるのでターンオンできない。
転送サイリスタT1がターンオンすることで、第1転送信号線72の電位は、アノードの電位(「H」(0V))からpn接合の順方向電位Vd(1.5V)を引いた−1.5Vになる。
転送サイリスタT1がターンオンすると、ゲートGt1/Gs1の電位は、転送サイリスタT1のアノードの電位である「H」(0V)になる。そして、ゲートGt2(ゲートGs2)の電位が−1.5V、ゲートGt3(ゲートGs3)の電位が−3V、番号が4以上のゲートGt(ゲートGl)の電位が「L」になる。
これにより、設定サイリスタS1のしきい電圧が−1.5V、転送サイリスタT2、設定サイリスタS2のしきい電圧が−3V、転送サイリスタT3、設定サイリスタS3のしきい電圧が−4.5V、番号が4以上の転送サイリスタT、設定サイリスタSのしきい電圧が−4.8Vになる。
しかし、第1転送信号線72は、オン状態の転送サイリスタT1により−1.5Vになっているので、オフ状態の奇数番号の転送サイリスタTはターンオンしない。第2転送信号線73は、「H」(0V)であるので、偶数番号の転送サイリスタTはターンオンしない。点灯信号線75は「H」(0V)であるので、いずれの発光ダイオードLEDも点灯しない。
これにより、設定サイリスタS1のしきい電圧が−1.5V、転送サイリスタT2、設定サイリスタS2のしきい電圧が−3V、転送サイリスタT3、設定サイリスタS3のしきい電圧が−4.5V、番号が4以上の転送サイリスタT、設定サイリスタSのしきい電圧が−4.8Vになる。
しかし、第1転送信号線72は、オン状態の転送サイリスタT1により−1.5Vになっているので、オフ状態の奇数番号の転送サイリスタTはターンオンしない。第2転送信号線73は、「H」(0V)であるので、偶数番号の転送サイリスタTはターンオンしない。点灯信号線75は「H」(0V)であるので、いずれの発光ダイオードLEDも点灯しない。
時刻bの直後(ここでは、時刻bにおける信号の電位の変化によってサイリスタなどの変化が生じた後、定常状態になったときをいう。)において、転送サイリスタT1がオン状態にあって、他の転送サイリスタT、設定サイリスタS、発光ダイオードLEDはオフ状態にある。
(3)時刻c
時刻cにおいて、点灯信号φI1が「H」(0V)から「Lo」(−5V)に移行する。
点灯信号φI1が「H」から「Lo」に移行すると、電流制限抵抗RI及びφI端子を介して、点灯信号線75が「H」(0V)から「Lo」(−5V)に移行する。すると、発光ダイオードLEDに印加される電圧1.7Vを足した−3.3Vが設定サイリスタS1に印加され、しきい電圧が−1.5Vである設定サイリスタS1がターンオンして、発光ダイオードLED1が点灯(発光)する。これにより、点灯信号線75の電位が−3.2Vに近い電位(絶対値が3.2Vより大きい負の電位)になる。なお、設定サイリスタS2はしきい電圧が−3Vであるが、設定サイリスタS2に印加される電圧は、発光ダイオードLEDに印加される電圧1.7Vを−3.2Vに足した−1.5Vになるので、設定サイリスタS2はターンオンしない。
時刻cの直後において、転送サイリスタT1、設定サイリスタS1がオン状態にあって、発光ダイオードLED1が点灯(発光)している。
時刻cにおいて、点灯信号φI1が「H」(0V)から「Lo」(−5V)に移行する。
点灯信号φI1が「H」から「Lo」に移行すると、電流制限抵抗RI及びφI端子を介して、点灯信号線75が「H」(0V)から「Lo」(−5V)に移行する。すると、発光ダイオードLEDに印加される電圧1.7Vを足した−3.3Vが設定サイリスタS1に印加され、しきい電圧が−1.5Vである設定サイリスタS1がターンオンして、発光ダイオードLED1が点灯(発光)する。これにより、点灯信号線75の電位が−3.2Vに近い電位(絶対値が3.2Vより大きい負の電位)になる。なお、設定サイリスタS2はしきい電圧が−3Vであるが、設定サイリスタS2に印加される電圧は、発光ダイオードLEDに印加される電圧1.7Vを−3.2Vに足した−1.5Vになるので、設定サイリスタS2はターンオンしない。
時刻cの直後において、転送サイリスタT1、設定サイリスタS1がオン状態にあって、発光ダイオードLED1が点灯(発光)している。
(4)時刻d
時刻dにおいて、点灯信号φI1が「Lo」(−5V)から「H」(0V)に移行する。
点灯信号φI1が「Lo」から「H」に移行すると、電流制限抵抗RI及びφI端子を介して、点灯信号線75の電位が−3.2Vから「H」に移行する。すると、発光ダイオードLED1のカソード及び設定サイリスタS1のアノードとがともに「H」になるので設定サイリスタS1がターンオフするとともに、発光ダイオードLED1が消灯する(非点灯になる)。発光ダイオードLED1の点灯期間は、点灯信号φI1が「H」から「Lo」に移行した時刻cから、点灯信号φI1が「Lo」から「H」に移行する時刻dまでの、点灯信号φI1が「Lo」(−5V)である期間となる。
時刻dの直後において、転送サイリスタT1がオン状態にある。
時刻dにおいて、点灯信号φI1が「Lo」(−5V)から「H」(0V)に移行する。
点灯信号φI1が「Lo」から「H」に移行すると、電流制限抵抗RI及びφI端子を介して、点灯信号線75の電位が−3.2Vから「H」に移行する。すると、発光ダイオードLED1のカソード及び設定サイリスタS1のアノードとがともに「H」になるので設定サイリスタS1がターンオフするとともに、発光ダイオードLED1が消灯する(非点灯になる)。発光ダイオードLED1の点灯期間は、点灯信号φI1が「H」から「Lo」に移行した時刻cから、点灯信号φI1が「Lo」から「H」に移行する時刻dまでの、点灯信号φI1が「Lo」(−5V)である期間となる。
時刻dの直後において、転送サイリスタT1がオン状態にある。
(5)時刻e
時刻eにおいて、第2転送信号φ2が「H」(0V)から「L」(−3.3V)に移行する。ここで、発光ダイオードLED1を点灯制御する期間T(1)が終了し、発光ダイオードLED2を点灯制御する期間T(2)が開始する。
第2転送信号φ2が「H」から「L」に移行すると、φ2端子を介して第2転送信号線73の電位が「H」から「L」に移行する。前述したように、転送サイリスタT2は、しきい電圧が−3Vになっているので、ターンオンする。これにより、ゲート端子Gt2(ゲート端子Gs2)の電位が「H」(0V)、ゲートGt3(ゲートGs3)の電位が−1.5V、ゲートGt4(ゲートGs4)の電位が−3Vになる。そして、番号が5以上のゲートGt(ゲートGs)の電位が−3.3Vになる。
時刻eの直後において、転送サイリスタT1、T2がオン状態にある。
時刻eにおいて、第2転送信号φ2が「H」(0V)から「L」(−3.3V)に移行する。ここで、発光ダイオードLED1を点灯制御する期間T(1)が終了し、発光ダイオードLED2を点灯制御する期間T(2)が開始する。
第2転送信号φ2が「H」から「L」に移行すると、φ2端子を介して第2転送信号線73の電位が「H」から「L」に移行する。前述したように、転送サイリスタT2は、しきい電圧が−3Vになっているので、ターンオンする。これにより、ゲート端子Gt2(ゲート端子Gs2)の電位が「H」(0V)、ゲートGt3(ゲートGs3)の電位が−1.5V、ゲートGt4(ゲートGs4)の電位が−3Vになる。そして、番号が5以上のゲートGt(ゲートGs)の電位が−3.3Vになる。
時刻eの直後において、転送サイリスタT1、T2がオン状態にある。
(6)時刻f
時刻fにおいて、第1転送信号φ1が「L」(−3.3V)から「H」(0V)に移行する。
第1転送信号φ1が「L」から「H」に移行すると、φ1端子を介して第1転送信号線72の電位が「L」から「H」に移行する。すると、オン状態の転送サイリスタT1は、アノードとカソードとがともに「H」になって、ターンオフする。すると、ゲートGt1(ゲートGs1)の電位は、電源線抵抗Rg1を介して、電源線71の電源電位Vga(「L」(−3.3V))に向かって変化する。これにより、結合ダイオードD1が電流の流れない方向に電位が加えられた状態(逆バイアス)になる。よって、ゲートGt2(ゲートGs2)が「H」(0V)である影響は、ゲートGt1(ゲートGs1)には及ばなくなる。すなわち、逆バイアスの結合ダイオードDで接続されたゲートGtを有する転送サイリスタTは、しきい電圧が−4.8Vになって、「L」(−3.3V)の第1転送信号φ1又は第2転送信号φ2ではターンオンしなくなる。
時刻fの直後において、転送サイリスタT2がオン状態にある。
時刻fにおいて、第1転送信号φ1が「L」(−3.3V)から「H」(0V)に移行する。
第1転送信号φ1が「L」から「H」に移行すると、φ1端子を介して第1転送信号線72の電位が「L」から「H」に移行する。すると、オン状態の転送サイリスタT1は、アノードとカソードとがともに「H」になって、ターンオフする。すると、ゲートGt1(ゲートGs1)の電位は、電源線抵抗Rg1を介して、電源線71の電源電位Vga(「L」(−3.3V))に向かって変化する。これにより、結合ダイオードD1が電流の流れない方向に電位が加えられた状態(逆バイアス)になる。よって、ゲートGt2(ゲートGs2)が「H」(0V)である影響は、ゲートGt1(ゲートGs1)には及ばなくなる。すなわち、逆バイアスの結合ダイオードDで接続されたゲートGtを有する転送サイリスタTは、しきい電圧が−4.8Vになって、「L」(−3.3V)の第1転送信号φ1又は第2転送信号φ2ではターンオンしなくなる。
時刻fの直後において、転送サイリスタT2がオン状態にある。
(7)その他
時刻gにおいて、点灯信号φI1が「H」(0V)から「Lo」(−5V)に移行すると、時刻cでの設定サイリスタS1及び発光ダイオードLED1と同様に、設定サイリスタS1がターンオンして、発光ダイオードLED2が点灯(発光)する。
そして、時刻hにおいて、点灯信号φI1が「Lo」(−5V)から「H」(0V)に移行すると、時刻dでの設定サイリスタS1及び発光ダイオードLED1と同様に、設定サイリスタS2がターンオフして、発光ダイオードLED2が消灯する。
さらに、時刻iにおいて、第1転送信号φ1が「H」(0V)から「L」(−3.3V)に移行すると、時刻bでの転送サイリスタT1又は時刻eでの転送サイリスタT2と同様に、しきい電圧が−3Vの転送サイリスタT3がターンオンする。時刻iで、発光ダイオードLED2を点灯制御する期間T(2)が終了し、発光ダイオードLED3を点灯制御する期間T(3)が開始する。
以降は、これまで説明したことの繰り返しとなる。
時刻gにおいて、点灯信号φI1が「H」(0V)から「Lo」(−5V)に移行すると、時刻cでの設定サイリスタS1及び発光ダイオードLED1と同様に、設定サイリスタS1がターンオンして、発光ダイオードLED2が点灯(発光)する。
そして、時刻hにおいて、点灯信号φI1が「Lo」(−5V)から「H」(0V)に移行すると、時刻dでの設定サイリスタS1及び発光ダイオードLED1と同様に、設定サイリスタS2がターンオフして、発光ダイオードLED2が消灯する。
さらに、時刻iにおいて、第1転送信号φ1が「H」(0V)から「L」(−3.3V)に移行すると、時刻bでの転送サイリスタT1又は時刻eでの転送サイリスタT2と同様に、しきい電圧が−3Vの転送サイリスタT3がターンオンする。時刻iで、発光ダイオードLED2を点灯制御する期間T(2)が終了し、発光ダイオードLED3を点灯制御する期間T(3)が開始する。
以降は、これまで説明したことの繰り返しとなる。
なお、発光ダイオードLEDを点灯(発光)させないで、消灯(非点灯)のままとするときは、図9の発光ダイオードLED4を点灯制御する期間T(4)における時刻jから時刻kに示す点灯信号φI1のように、点灯信号φIを「H」(0V)のままとすればよい。このようにすることで、設定サイリスタS4のしきい電圧が−1.5Vであっても、設定サイリスタS4はターンオンせず、発光ダイオードLED4は消灯(非点灯)のままとなる。
以上説明したように、転送サイリスタTのゲート端子Gtは結合ダイオードDによって相互に接続されている。よって、ゲートGtの電位が変化すると、電位が変化したゲートGtに、順バイアスの結合ダイオードDを介して接続されたゲートGtの電位が変化する。そして、電位が変化したゲートを有する転送サイリスタTのしきい電圧が変化する。転送サイリスタTは、しきい電圧が「L」(−3.3V)より高い(絶対値が小さい負の値)と、第1転送信号φ1又は第2転送信号φ2が「H」(0V)から「L」(−3.3V)に移行するタイミングにおいてターンオンする。
そして、オン状態の転送サイリスタTのゲートGtにゲートGsが接続された設定サイリスタSは、しきい電圧が−1.5Vであるので、点灯信号φIが「H」(0V)から「Lo」(−5V)に移行するとターンオンし、設定サイリスタSに直列接続された発光ダイオードLEDが点灯(発光)する。
そして、オン状態の転送サイリスタTのゲートGtにゲートGsが接続された設定サイリスタSは、しきい電圧が−1.5Vであるので、点灯信号φIが「H」(0V)から「Lo」(−5V)に移行するとターンオンし、設定サイリスタSに直列接続された発光ダイオードLEDが点灯(発光)する。
すなわち、転送サイリスタTはオン状態になることで、点灯制御の対象である発光ダイオードLEDを指定し、「Lo」(−5V)の点灯信号φIは、点灯制御の対象である発光ダイオードLEDに直列接続された設定サイリスタSをターンオンするとともに、発光ダイオードLEDを点灯させる。
なお、「H」(0V)の点灯信号φIは、設定サイリスタSをオフ状態に維持するとともに、発光ダイオードLEDを非点灯に維持する。すなわち、点灯信号φIは、発光ダイオードLEDの点灯/非点灯を設定する。
このように、画像データに応じて点灯信号φIを設定して、各発光ダイオードLEDの点灯又は非点灯を制御する。
なお、「H」(0V)の点灯信号φIは、設定サイリスタSをオフ状態に維持するとともに、発光ダイオードLEDを非点灯に維持する。すなわち、点灯信号φIは、発光ダイオードLEDの点灯/非点灯を設定する。
このように、画像データに応じて点灯信号φIを設定して、各発光ダイオードLEDの点灯又は非点灯を制御する。
(発光チップCの製造方法)
発光チップCの製造方法について説明する。ここでは、図7に示した設定サイリスタSと発光ダイオードLEDとが積層されたアイランド301の断面図で説明する。
発光チップCの製造方法について説明する。ここでは、図7に示した設定サイリスタSと発光ダイオードLEDとが積層されたアイランド301の断面図で説明する。
図10は、発光チップCの製造方法を説明する図である。図10(a)は、半導体積層体形成工程、図10(b)は、nオーミック電極321及び光出射口保護層89形成工程、図10(c)は、トンネル接合層85出しエッチング工程、図10(d)は、電流狭窄層86bにおける電流阻止部β形成工程、図10(e)は、pゲート層83出しエッチング工程、図10(f)は、pオーミック電極331及び裏面電極91形成工程である。
なお、図10(a)〜(f)では、複数の工程をまとめて示す場合がある。
以下順に説明する。
なお、図10(a)〜(f)では、複数の工程をまとめて示す場合がある。
以下順に説明する。
図10(a)に示す半導体積層体形成工程では、p型の基板80上に、pアノード層81、nゲート層82、pゲート層83、nカソード層84、トンネル接合層85、pアノード層86、発光層87、nカソード層88を順にエピタキシャル成長させて、半導体積層体を形成する。
ここでは、基板80は、p型のGaAsを例として説明するが、n型のGaAs、不純物を添加していないイントリンシック(i)のGaAsでもよい。また、InP、GaN、InAs、サファイア、Siなどでもよい。基板を変更した場合、基板上にモノリシックに積層される材料は、基板の格子定数に略整合(歪構造、歪緩和層、メタモルフィック成長を含む)する材料を用いる。一例として、InAs基板上には、InAs、InAsSb、GaInAsSbなどを使用し、InP基板上にはInP、InGaAsPなどを使用し、GaN基板上又はサファイア基板上には、GaN、AlGaN、InGaNを使用し、Si基板上にはSi、SiGe、GaPなどを使用する。ただし、結晶成長後に他の支持基板に貼りつける場合は、支持基板に対して半導体材料が略格子整合している必要はない。
ここでは、基板80は、p型のGaAsを例として説明するが、n型のGaAs、不純物を添加していないイントリンシック(i)のGaAsでもよい。また、InP、GaN、InAs、サファイア、Siなどでもよい。基板を変更した場合、基板上にモノリシックに積層される材料は、基板の格子定数に略整合(歪構造、歪緩和層、メタモルフィック成長を含む)する材料を用いる。一例として、InAs基板上には、InAs、InAsSb、GaInAsSbなどを使用し、InP基板上にはInP、InGaAsPなどを使用し、GaN基板上又はサファイア基板上には、GaN、AlGaN、InGaNを使用し、Si基板上にはSi、SiGe、GaPなどを使用する。ただし、結晶成長後に他の支持基板に貼りつける場合は、支持基板に対して半導体材料が略格子整合している必要はない。
pアノード層81は、例えば不純物濃度1×1018/cm3のp型のAl0.9GaAsである。Al組成は、0〜1の範囲で変更してもよい。なお、GaInPなどでもよい。
nゲート層82は、例えば不純物濃度1×1017/cm3のn型のAl0.9GaAsである。Al組成は、0〜1の範囲で変更してもよい。なお、GaInPなどでもよい。
pゲート層83は、例えば不純物濃度1×1017/cm3のp型のAl0.9GaAsである。Al組成は、0〜1の範囲で変更してもよい。なお、GaInPなどでもよい。
nカソード層84は、例えば不純物濃度1×1018/cm3のn型のAl0.9GaAsである。Al組成は、0〜1の範囲で変更してもよい。なお、GaInPなどでもよい。
nゲート層82は、例えば不純物濃度1×1017/cm3のn型のAl0.9GaAsである。Al組成は、0〜1の範囲で変更してもよい。なお、GaInPなどでもよい。
pゲート層83は、例えば不純物濃度1×1017/cm3のp型のAl0.9GaAsである。Al組成は、0〜1の範囲で変更してもよい。なお、GaInPなどでもよい。
nカソード層84は、例えば不純物濃度1×1018/cm3のn型のAl0.9GaAsである。Al組成は、0〜1の範囲で変更してもよい。なお、GaInPなどでもよい。
トンネル接合層85は、n型の不純物を高濃度に添加したn++層85aとn型の不純物を高濃度に添加したp++層85bとの接合(図10(b)参照。)で構成されている。n++層85a及びp++層85bは、例えば不純物濃度1×1020/cm3と高濃度である。なお、通常の接合の不純物濃度は、1017/cm3台〜1018/cm3台である。n++層85aとp++層85bとの組み合わせ(以下では、n++層85a/p++層85bで表記する。)は、例えばn++GaInP/p++GaAs、n++GaInP/p++AlGaAs、n++GaAs/p++GaAs、n++AlGaAs/p++AlGaAs、n++InGaAs/p++InGaAs、n++GaInAsP/p++GaInAsP、n++GaAsSb/p++GaAsSbである。なお、組み合わせを相互に変更したものでもよい。
pアノード層86は、下側p層86a、電流狭窄層86b、上側p層86cを順に積層して構成されている(図10(c)参照)。
下側p層86a、上側p層86cは、例えば、例えば不純物濃度1×1018/cm3のp型のAl0.9GaAsである。Al組成は、0〜1の範囲で変更してもよい。なお、GaInPなどでもよい。
電流狭窄層86bは、例えばAlAs又はAlの不純物濃度が高いp型のAlGaAsである。Alが酸化されてAl2O3が形成されることにより、電気抵抗が高くなって、電流経路を狭窄するものであればよい。
下側p層86a、上側p層86cは、例えば、例えば不純物濃度1×1018/cm3のp型のAl0.9GaAsである。Al組成は、0〜1の範囲で変更してもよい。なお、GaInPなどでもよい。
電流狭窄層86bは、例えばAlAs又はAlの不純物濃度が高いp型のAlGaAsである。Alが酸化されてAl2O3が形成されることにより、電気抵抗が高くなって、電流経路を狭窄するものであればよい。
発光層87は、井戸(ウエル)層と障壁(バリア)層とが交互に積層された量子井戸構図である。井戸層は、例えばGaAs、AlGaAs、InGaAs、GaAsP、AlGaInP、GaInAsP、GaInPなどであり、障壁層は、AlGaAs、GaAs、GaInP、GaInAsPなどである。なお、発光層87は、量子線(量子ワイヤ)や量子箱(量子ドット)であってもよい。
nカソード層88は、例えば不純物濃度1×1018/cm3のn型のAl0.9GaAsである。Al組成は、0〜1の範囲で変更してもよい。なお、GaInPなどでもよい。
これらの半導体層は、例えば有機金属気相成長法(MOCVD:Metal Organic Chemical Vapor Deposition)、分子線エピタキシー法(MBE:Molecular Beam Epitaxy)などによって積層され、半導体積層体が形成される。
図10(b)に示すnオーミック電極321及び光出射口保護層89形成工程では、まず、nカソード層88上に、nオーミック電極321が形成される。
nオーミック電極321は、例えばnカソード層88などn型の半導体層とオーミックコンタクトが取りやすいGeを含むAu(AuGe)などである。
そして、nオーミック電極321は、例えばリフトオフ法などにより形成される。
nオーミック電極321は、例えばnカソード層88などn型の半導体層とオーミックコンタクトが取りやすいGeを含むAu(AuGe)などである。
そして、nオーミック電極321は、例えばリフトオフ法などにより形成される。
次に、nオーミック電極321で囲まれた光出射開口上に、出射する光に対して透光性の材料により光出射口保護層89が形成される。
光出射口保護層89は、例えばSiO2、SiON、SiNなどである。
そして、光出射口保護層89は、例えばリフトオフ法などにより形成される。
光出射口保護層89は、例えばSiO2、SiON、SiNなどである。
そして、光出射口保護層89は、例えばリフトオフ法などにより形成される。
図10(c)に示すトンネル接合層85出しエッチング工程では、発光ダイオードLEDの周囲において、トンネル接合層85上のnカソード層88、発光層87、pアノード層86がエッチングで除去される。
このエッチングは、硫酸系のエッチング液(重量比において硫酸:過酸化水素水:水=1:10:300)などを用いたウェットエッチングで行ってもよく、例えば塩化ホウ素などを用いた異方性ドライエッチング(RIE)で行ってもよい。
このエッチングは、硫酸系のエッチング液(重量比において硫酸:過酸化水素水:水=1:10:300)などを用いたウェットエッチングで行ってもよく、例えば塩化ホウ素などを用いた異方性ドライエッチング(RIE)で行ってもよい。
図10(d)に示す電流狭窄層86bにおける電流阻止部β形成工程では、トンネル接合層85出しエッチング工程により、側面が露出した電流狭窄層86bを側面から酸化して、電流を阻止する電流阻止部βを形成する。酸化されないで残った部分が電流通過部αとなる。
電流狭窄層86bの側面からの酸化は、例えば、300〜400℃での水蒸気酸化により、AlAs、AlGaAsなどである電流狭窄層86bのAlを酸化させる。このとき、酸化は、露出した側面から進行し、発光ダイオードLEDの周囲にAlの酸化物であるAl2O3による電流阻止部βが形成される。
なお、電流阻止部βは、酸化の代わりに、酸素イオン(O+)の打ち込み(イオン打ち込み)により形成してもよい。すなわち、電流狭窄層86bを形成した後、上側p層86cを形成した後などにおいて、電流阻止部βとする部分にO+を打ち込むことで、電流阻止部βを形成してもよい。
電流狭窄層86bの側面からの酸化は、例えば、300〜400℃での水蒸気酸化により、AlAs、AlGaAsなどである電流狭窄層86bのAlを酸化させる。このとき、酸化は、露出した側面から進行し、発光ダイオードLEDの周囲にAlの酸化物であるAl2O3による電流阻止部βが形成される。
なお、電流阻止部βは、酸化の代わりに、酸素イオン(O+)の打ち込み(イオン打ち込み)により形成してもよい。すなわち、電流狭窄層86bを形成した後、上側p層86cを形成した後などにおいて、電流阻止部βとする部分にO+を打ち込むことで、電流阻止部βを形成してもよい。
図10(e)に示すpゲート層83出しエッチング工程では、トンネル接合層85及びnカソード層84をエッチングして、pゲート層83を露出させる。
このエッチングは、硫酸系のエッチング液(重量比において硫酸:過酸化水素水:水=1:10:300)を用いたウェットエッチングで行ってもよく、例えば塩化ホウ素を用いた異方性ドライエッチングで行ってもよい。
なお、図10(c)に示したトンネル接合層85出しエッチング工程において、トンネル接合層85を露出させる代わりにpゲート層83を露出させると、図10(d)における電流阻止部β形成工程において、pゲート層83に含まれるAlが酸化されるおそれがある。このため、pゲート層83に含まれるAlが酸化されると、表面が荒れたり、後述するpオーミック電極331の接着性が悪くなったりする。そこで、トンネル接合層85を露出させた状態で、電流阻止部β形成工程を行っている。
このエッチングは、硫酸系のエッチング液(重量比において硫酸:過酸化水素水:水=1:10:300)を用いたウェットエッチングで行ってもよく、例えば塩化ホウ素を用いた異方性ドライエッチングで行ってもよい。
なお、図10(c)に示したトンネル接合層85出しエッチング工程において、トンネル接合層85を露出させる代わりにpゲート層83を露出させると、図10(d)における電流阻止部β形成工程において、pゲート層83に含まれるAlが酸化されるおそれがある。このため、pゲート層83に含まれるAlが酸化されると、表面が荒れたり、後述するpオーミック電極331の接着性が悪くなったりする。そこで、トンネル接合層85を露出させた状態で、電流阻止部β形成工程を行っている。
図10(f)に示すpオーミック電極331及び裏面電極91形成工程では、まず、pゲート層83上に、pオーミック電極331が形成される。
pオーミック電極331は、例えばpゲート層83などp型の半導体層とオーミックコンタクトが取りやすいZnを含むAu(AuZn)などである。
そして、pオーミック電極331は、例えばリフトオフ法などにより形成される。この際、他のpオーミック電極が同時に形成されてもよい。
pオーミック電極331は、例えばpゲート層83などp型の半導体層とオーミックコンタクトが取りやすいZnを含むAu(AuZn)などである。
そして、pオーミック電極331は、例えばリフトオフ法などにより形成される。この際、他のpオーミック電極が同時に形成されてもよい。
次に、基板80の裏面に裏面電極91が形成される。
裏面電極91は、pオーミック電極331と同様に、例えばAuZnである。
裏面電極91は、pオーミック電極331と同様に、例えばAuZnである。
この他に、保護層90を形成する工程、保護層90にスルーホールを形成する工程、配線75を形成する工程などが含まれる。
上記では、設定サイリスタSと発光ダイオードLEDとが積層されたアイランド301において、発光チップCの製造方法を説明した。
転送サイリスタT、結合ダイオードD、電源線抵抗Rg、電流制限抵抗R1、R2が含まれるアイランド302〜306は、上記の工程に、nカソード層84の表面を露出させる工程とnオーミック電極323、324、325を形成する工程とを付加することで形成される。
上記では、設定サイリスタSと発光ダイオードLEDとが積層されたアイランド301において、発光チップCの製造方法を説明した。
転送サイリスタT、結合ダイオードD、電源線抵抗Rg、電流制限抵抗R1、R2が含まれるアイランド302〜306は、上記の工程に、nカソード層84の表面を露出させる工程とnオーミック電極323、324、325を形成する工程とを付加することで形成される。
なお、上記においては、pゲート層83にpオーミック電極331を設けて設定サイリスタSのゲート端子Gsとしたが、nゲート層82に設定サイリスタSのゲート端子としてもよい。
以上説明したように、第1の実施の形態に係る発光チップCは、設定サイリスタSと発光ダイオードLEDとを積層させている。これにより、発光チップCは、転送サイリスタTと設定サイリスタSとにより、発光ダイオードLEDを順に点灯させる自己走査型となる。これにより、発光チップCに設けられる端子の数が少なくなり、発光チップC及び発光装置65が小型になる。
発光ダイオードLEDを設定サイリスタS上に設けず、設定サイリスタSを発光素子として使用することがある。すなわち、設定サイリスタSのオン状態におけるnゲート層82とpゲート層83との接合において発光を使用することがある。この場合、転送特性と発光特性とを別々に(独立して)設定しえない。このため、駆動の高速化、光の高出力化、高効率化、低消費電力化、低コスト化などが図りづらい。
例えば、発光素子としてサイリスタ(設定サイリスタS)を用い、780nmの光を出射しようとする。この場合、AlGaAsを用いて量子井戸構造を構成しようとすると、Al組成を30%にすることになる。この場合、ゲート出しエッチングをすると、Alが酸化され、ゲート端子が形成できなくなってしまう。
これに対し、第1の実施の形態では、発光ダイオードLEDにより発光を行わせ、転送サイリスタT及び設定サイリスタSにより転送を行わせている。発光と転送とを分離している。設定サイリスタSは発光することを要しない。よって、発光ダイオードLEDを量子井戸構造として発光特性などを向上させるととともに、転送サイリスタT及び設定サイリスタSによる転送特性などを向上させ得る。すなわち、発光部102の発光ダイオードLEDと、転送部101の転送サイリスタT及び設定サイリスタSとを別々に(独立して)設定しうる。これにより、駆動の高速化、光の高出力化、高効率化、低消費電力化、低コスト化などが図りやすい。
また、第1の実施の形態では、発光ダイオードLEDと設定サイリスタSとを、トンネル接合層85を介して積層している。この場合、発光ダイオードLEDがトンネル接合層85において逆バイアスとなるが、トンネル接合は、逆バイアス状態であっても、電流が流れる特性を有する。
なお、トンネル接合層85を設けないと、発光ダイオードLEDと設定サイリスタSとの間の接合が逆バイアスになる。このため、発光ダイオードLEDと設定サイリスタSとに電流を流すためには、逆バイアスの接合が降伏する電圧を印加することになる。すなわち、駆動電圧が高くなってしまう。
すなわち、発光ダイオードLEDと設定サイリスタSとをトンネル接合層85を介して積層することで、トンネル接合層85を介さない場合に比べて、駆動電圧が低く抑えられる。
なお、トンネル接合層85を設けないと、発光ダイオードLEDと設定サイリスタSとの間の接合が逆バイアスになる。このため、発光ダイオードLEDと設定サイリスタSとに電流を流すためには、逆バイアスの接合が降伏する電圧を印加することになる。すなわち、駆動電圧が高くなってしまう。
すなわち、発光ダイオードLEDと設定サイリスタSとをトンネル接合層85を介して積層することで、トンネル接合層85を介さない場合に比べて、駆動電圧が低く抑えられる。
なお、設定サイリスタSが発光してもよい。設定サイリスタSの発光を発光ダイオードLEDからの発光と重畳させて取り出すことで、光量が増加する。
また、発光ダイオードLEDのpアノード層86に設けた電流狭窄層86bは、発光ダイオードLEDのnカソード層88に設けてもよい。
また、発光ダイオードLEDのpアノード層86に設けた電流狭窄層86bは、発光ダイオードLEDのnカソード層88に設けてもよい。
以下では、第1の実施の形態に係る発光チップCの変形例を説明する。以下に示す変形例では、発光チップCのアイランド301における設定サイリスタSと発光ダイオードLEDとを積層した部分が異なる。他の構成は、これまで説明した発光チップCと同様であるので、異なる部分を説明し、同様な部分の説明を省略する。
(第1の実施の形態に係る発光チップCの変形例1−1)
図11は、変形例1−1を説明する設定サイリスタSと発光ダイオードLEDとが積層されたアイランド301の拡大断面図である。
変形例1では、電流狭窄層(変形例1−1では電流狭窄層81b)は、pアノード層86の代わりにpアノード層81に設けられている。すなわち、pアノード層81が下側p層81a、電流狭窄層81b、上側p層81cで構成されている。他の構成は、第1の実施の形態に係る発光チップCと同様である。
図11は、変形例1−1を説明する設定サイリスタSと発光ダイオードLEDとが積層されたアイランド301の拡大断面図である。
変形例1では、電流狭窄層(変形例1−1では電流狭窄層81b)は、pアノード層86の代わりにpアノード層81に設けられている。すなわち、pアノード層81が下側p層81a、電流狭窄層81b、上側p層81cで構成されている。他の構成は、第1の実施の形態に係る発光チップCと同様である。
なお、変形例1−1は、図10に示した第1の実施の形態に係る発光チップCの製造方法を変更することで製造される。すなわち、pアノード層81に電流狭窄層81bを設けるため、図10に示した第1の実施の形態が適用される発光チップCの製造方法において、図10(c)のトンネル接合層85出しエッチング工程、図10(d)の電流阻止部β形成工程が不要になる。すなわち、図10(e)のpゲート層83出しエッチング工程において、nカソード層88、発光層87、pアノード層86、トンネル接合層85、nカソード層84をエッチングすればよい。
変形例1の発光チップCにおいても、発光ダイオードLEDの中央部における電流通過部αに電流の流れを制限するので、非発光再結合に消費される電力が抑制されて、低消費電力化及び光取り出し効率が向上する。
なお、設定サイリスタSのpアノード層81に設けた電流狭窄層81bは、設定サイリスタSのnカソード層84に設けてもよい。
なお、設定サイリスタSのpアノード層81に設けた電流狭窄層81bは、設定サイリスタSのnカソード層84に設けてもよい。
(第1の実施の形態に係る発光チップCの変形例1−2)
図12は、変形例1−2を説明する設定サイリスタSと発光ダイオードLEDとが積層されたアイランド301の拡大断面図である。
変形例1−2では、電流狭窄層86bの代りに、電流通過部αに対応する部分にトンネル接合層85が設けられている。他の構成は、第1の実施の形態に係る発光チップCと同様である。
前述したように、トンネル接合層85は、逆バイアス状態において電流が流れやすい。しかし、トンネル接合でないnカソード層84とpアノード層86との接合は、降伏を生じない逆バイアスの状態において電流が流れにくい。
よって、電流通過部αに対応する部分にトンネル接合層85を設けると、発光ダイオードLEDに流れる電流が中央部に制限される。
図12は、変形例1−2を説明する設定サイリスタSと発光ダイオードLEDとが積層されたアイランド301の拡大断面図である。
変形例1−2では、電流狭窄層86bの代りに、電流通過部αに対応する部分にトンネル接合層85が設けられている。他の構成は、第1の実施の形態に係る発光チップCと同様である。
前述したように、トンネル接合層85は、逆バイアス状態において電流が流れやすい。しかし、トンネル接合でないnカソード層84とpアノード層86との接合は、降伏を生じない逆バイアスの状態において電流が流れにくい。
よって、電流通過部αに対応する部分にトンネル接合層85を設けると、発光ダイオードLEDに流れる電流が中央部に制限される。
なお、変形例1−2の発光チップCは、図10に示した第1の実施の形態に係る発光チップCの製造方法を変更することで製造される。すなわち、図10(a)において、基板80上に、pアノード層81、nゲート層82、pゲート層83、nカソード層84、トンネル接合層85を順にエピタキシャル成長させる。その後、電流阻止部βとなる部分のトンネル接合層85を除去し、電流通過部αとなる部分のトンネル接合層85を残す。その後、残したトンネル接合層85の周囲を埋めるようにpアノード層86を積層する。そして、発光層87、nカソード層88を順にエピタキシャル成長させる。なお、pアノード層86の代わりに、残したトンネル接合層85の周囲をnカソード層84で埋めてもよい。
変形例1−2の発光チップCでは、変形例1の発光チップCと同様に、図10(c)のトンネル接合層85出しエッチング工程、図10(d)の電流阻止部β形成工程が不要になる。そして、図10(e)のpゲート層83出しエッチング工程において、nカソード層88、発光層87、pアノード層86、トンネル接合層85、nカソード層84をエッチングすればよい。
変形例1−2の発光チップCは、水蒸気酸化が適用しづらい半導体材料を用いる場合に適用されてもよい。
変形例1−2の発光チップCは、水蒸気酸化が適用しづらい半導体材料を用いる場合に適用されてもよい。
[第2の実施の形態]
第2の実施の形態に係る発光チップCでは、発光層87を2つの分布ブラッグ反射層(DBR:Distributed Bragg Reflector)(以下では、DBR層と表記する。)で挟んでいる。DBR層は、屈折率差を設けた半導体層を複数積層して構成される。そして、DBR層は、発光ダイオードLEDの出射する光を反射するように構成されている。
発光チップCにおける設定サイリスタSと発光ダイオードLEDとが積層されたアイランド301を除く他の構成は、第1の実施の形態と同様である。よって、異なる部分を説明し、同様な部分の説明を省略する。
第2の実施の形態に係る発光チップCでは、発光層87を2つの分布ブラッグ反射層(DBR:Distributed Bragg Reflector)(以下では、DBR層と表記する。)で挟んでいる。DBR層は、屈折率差を設けた半導体層を複数積層して構成される。そして、DBR層は、発光ダイオードLEDの出射する光を反射するように構成されている。
発光チップCにおける設定サイリスタSと発光ダイオードLEDとが積層されたアイランド301を除く他の構成は、第1の実施の形態と同様である。よって、異なる部分を説明し、同様な部分の説明を省略する。
図13は、第2の実施の形態に係る発光チップCの設定サイリスタSと発光ダイオードLEDとが積層されたアイランド301の拡大断面図である。
第2の実施の形態に係る発光チップCは、pアノード層86及びnカソード層88がDBR層として構成されている。pアノード層86は、電流狭窄層86bを含んでいる。すなわち、pアノード層86は、下側p層86a、電流狭窄層86b、上側p層86cの順で積層され、下側p層86a、上側p層86cがDBR層として構成されている。
なお、下側p層86a、上側p層86c、nカソード層88を、下側p(DBR)層86a、上側p(DBR)層86c、n(DBR)カソード層88と表記することがある。
第2の実施の形態に係る発光チップCは、pアノード層86及びnカソード層88がDBR層として構成されている。pアノード層86は、電流狭窄層86bを含んでいる。すなわち、pアノード層86は、下側p層86a、電流狭窄層86b、上側p層86cの順で積層され、下側p層86a、上側p層86cがDBR層として構成されている。
なお、下側p層86a、上側p層86c、nカソード層88を、下側p(DBR)層86a、上側p(DBR)層86c、n(DBR)カソード層88と表記することがある。
DBR層は、例えばAl0.9Ga0.1Asの高Al組成の低屈折率層と、例えばAl0.2Ga0.8Asの低Al組成の高屈折率層との組み合わせで構成されている。低屈折率層及び高屈折率層のそれぞれの膜厚(光路長)は、例えば中心波長の0.25(1/4)に設定されている。なお、低屈折率層と高屈折率層とのAlの組成比は、0〜1の範囲で変更してもよい。
なお、電流狭窄層86bの膜厚(光路長)は、採用する構造によって決定される。取り出し効率やプロセス再現性を重要視する場合は、DBR層を構成する低屈折率層及び高屈折率層の膜厚(光路長)の整数倍に設定されるのがよく、例えば中心波長の0.75(3/4)に設定されている。なお、奇数倍の場合は、電流狭窄層86bは、高屈折率層と高屈折率層とで挟まれるとよい。また、偶数倍の場合は、電流狭窄層86bは、高屈折率層と低屈折率層とで挟まれるとよい。すなわち、電流狭窄層86bは、DBR層による屈折率の周期の乱れを抑制するように設けられるとよい。逆に、酸化された部分の影響(屈折率や歪)を低減したい場合は、電流狭窄層86bの膜厚は、数十nmが好ましく、DBR層内に立つ定在波の節の部分に挿入されるのが好ましい。
なお、電流狭窄層86bの膜厚(光路長)は、採用する構造によって決定される。取り出し効率やプロセス再現性を重要視する場合は、DBR層を構成する低屈折率層及び高屈折率層の膜厚(光路長)の整数倍に設定されるのがよく、例えば中心波長の0.75(3/4)に設定されている。なお、奇数倍の場合は、電流狭窄層86bは、高屈折率層と高屈折率層とで挟まれるとよい。また、偶数倍の場合は、電流狭窄層86bは、高屈折率層と低屈折率層とで挟まれるとよい。すなわち、電流狭窄層86bは、DBR層による屈折率の周期の乱れを抑制するように設けられるとよい。逆に、酸化された部分の影響(屈折率や歪)を低減したい場合は、電流狭窄層86bの膜厚は、数十nmが好ましく、DBR層内に立つ定在波の節の部分に挿入されるのが好ましい。
第2の実施の形態に係る発光チップCは、第1の実施の形態において図10に示した製造方法を一部変更することで製造される。すなわち、図10(a)の半導体積層体形成工程において、pアノード層86の下側p層86a及び上側p層86c、nカソード層88をDBR層として形成する。なお、pアノード層86の下側p層86a又は上側p層86cや、nカソード層88の一部など、半導体層の一部をDBR層としてもよい。他の場合も同様である。
p(DBR)アノード層86とn(DBR)カソード層88とは、共振器(キャビティ)を構成し、発光層87が出射する光が共振により強められて出力される。すなわち、第2の実施の形態に係る発光チップCでは、設定サイリスタS上に共振型の発光ダイオードLEDが積層されている(Resonance Cavity Light Emitting Diode on Thyristor)。
電流狭窄層86bを設けているので、非発光再結合に消費される電力が抑制されて、低消費電力化及び光取り出し効率が向上する。
電流狭窄層86bを設けているので、非発光再結合に消費される電力が抑制されて、低消費電力化及び光取り出し効率が向上する。
なお、第2の実施の形態の発光チップCでは、設定サイリスタSが発光した光は、p(DBR)アノード層86により反射されるため、取り出すことが抑制される。
第2の実施の形態に係る発光チップCは、第1の実施の形態で説明したように、図9のタイミングチャートにしたがって動作する。
なお、発光ダイオードLEDのpアノード(DBR)層86に設けた電流狭窄層86bは、発光ダイオードLEDのnカソード(DBR)層88に設けてもよく、設定サイリスタSのpアノード層81又はnカソード層84に設けてもよい。
以下では、第2の実施の形態に係る発光チップCの変形例を説明する。以下に示す変形例では、発光チップCのアイランド301における設定サイリスタSと発光ダイオードLEDとを積層した部分が異なる。他の構成は、これまで説明した発光チップCと同様であるので、同様な部分の説明を省略し、異なる部分を説明する。
(第2の実施の形態に係る発光チップCの変形例2−1)
図14は、変形例2−1を説明する設定サイリスタSと発光ダイオードLEDとが積層されたアイランド301の拡大断面図である。
変形例2−1では、図13に示した発光チップCのp(DBR)アノード層86をDBR層としないpアノード層86とし、その代りpアノード層81をDBR層としている。よって、pアノード層81をp(DBR)アノード層81と表記する。他の構成は、第2の実施の形態に係る発光チップCと同様である。
図14は、変形例2−1を説明する設定サイリスタSと発光ダイオードLEDとが積層されたアイランド301の拡大断面図である。
変形例2−1では、図13に示した発光チップCのp(DBR)アノード層86をDBR層としないpアノード層86とし、その代りpアノード層81をDBR層としている。よって、pアノード層81をp(DBR)アノード層81と表記する。他の構成は、第2の実施の形態に係る発光チップCと同様である。
変形例2−1では、p(DBR)アノード層81とn(DBR)カソード層88とは、共振器(キャビティ)を構成し、発光層87が出射する光が共振により強められて出力される。なお、設定サイリスタSのnゲート層82とpゲート層83との接合で出射する光も、共振により強められて出力される。すなわち、設定サイリスタSの発光を発光ダイオードLEDからの発光と重畳させて取り出せる。
変形例2−1の発光チップCは、第1の実施の形態において図10に示した製造方法を一部変更することで製造される。すなわち、図10(a)の半導体積層体形成工程において、p(DBR)アノード層81及びnアノード(DBR)層88をDBR層として形成すればよい。
なお、発光ダイオードLEDのpカソード層86に設けた電流狭窄層86bは、発光ダイオードLEDのnカソード層88に設けてもよく、設定サイリスタSのpアノード(DBR)層81又はnカソード層84に設けてもよい。
さらに、第1の実施の形態に係る発光チップCの変形例1−2と同様に、トンネル接合層85により、電流狭窄を行ってもよい。
さらに、第1の実施の形態に係る発光チップCの変形例1−2と同様に、トンネル接合層85により、電流狭窄を行ってもよい。
(第2の実施の形態に係る発光チップCの変形例2−2)
図15は、変形例2−2を説明する設定サイリスタSと発光ダイオードLEDとが積層されたアイランド301の拡大断面図である。
変形例2−2では、図13に示した発光チップCのn(DBR)カソード層88をDBR層としないnカソード層88としている。他の構成は、第2の実施の形態に係る発光チップCと同じである。
図15は、変形例2−2を説明する設定サイリスタSと発光ダイオードLEDとが積層されたアイランド301の拡大断面図である。
変形例2−2では、図13に示した発光チップCのn(DBR)カソード層88をDBR層としないnカソード層88としている。他の構成は、第2の実施の形態に係る発光チップCと同じである。
変形例2−2の発光チップCでは、発光層87の下(基板80)側にpアノード(DBR)層86を設けている。この場合、nカソード層88と空気との界面で、反射率30%が得られるので、発光層87が出射する光が共振により強められて出力される。
また、発光層87から出射した光の内、基板80側に向う光が反射されて、出射口側に向かう。よって、pアノード層86がDBR層でない場合に比べ、光利用効率が向上する。
また、発光層87から出射した光の内、基板80側に向う光が反射されて、出射口側に向かう。よって、pアノード層86がDBR層でない場合に比べ、光利用効率が向上する。
変形例2−2の発光チップCは、第1の実施の形態において図10に示した製造方法を一部変更することで製造される。すなわち、図10(a)の半導体積層体形成工程において、pアノード層86の下側p層86a及び上側p層86cをDBR層として形成すればよい。
なお、発光ダイオードLEDのpアノード(DBR)層に設けた電流狭窄層86bは、発光ダイオードLEDのnカソード層88に設けてもよく、設定サイリスタSのpアノード層81又はnカソード層84に設けてもよい。
さらに、第1の実施の形態に係る発光チップCの変形例1−2と同様に、トンネル接合層85により、電流狭窄を行ってもよい。
さらに、第1の実施の形態に係る発光チップCの変形例1−2と同様に、トンネル接合層85により、電流狭窄を行ってもよい。
[第3の実施の形態]
第3の実施の形態に係る発光チップCでは、第1の実施の形態及び第2の実施の形態における発光ダイオードLEDの代わりに、発光素子としてレーザダイオードを用いる。
なお、発光チップCを除いて、他の構成は第1の実施の形態と同様である。よって、発光チップCを説明し、同様な部分の説明を省略する。
第3の実施の形態に係る発光チップCでは、第1の実施の形態及び第2の実施の形態における発光ダイオードLEDの代わりに、発光素子としてレーザダイオードを用いる。
なお、発光チップCを除いて、他の構成は第1の実施の形態と同様である。よって、発光チップCを説明し、同様な部分の説明を省略する。
図16は、第3の実施の形態に係る自己走査型発光素子アレイ(SLED)が搭載された発光チップCの回路構成を説明する等価回路図である。第1の実施の形態における図5の発光ダイオードLED1〜LED128がレーザダイオードLD1〜LD128(区別しない場合は、レーザダイオードLDと表記する。)となっている。他の構成は、図5と同様であるので説明を省略する。
また、第1の実施の形態において、図6に示した発光チップCの平面レイアウト図及び断面図においても、発光ダイオードLEDをレーザダイオードLDに置換ればよい。よって、第3の実施の形態に係る発光チップCの平面レイアウト図及び断面図を省略する。
また、第1の実施の形態において、図6に示した発光チップCの平面レイアウト図及び断面図においても、発光ダイオードLEDをレーザダイオードLDに置換ればよい。よって、第3の実施の形態に係る発光チップCの平面レイアウト図及び断面図を省略する。
第3の実施の形態に係る発光チップCでは、設定サイリスタSとレーザダイオードLDとが積層されている(Laser Diode on Thyristor)。
レーザダイオードLDは、発光層87を2つのクラッド層(以下では、クラッド層と表記する。)で挟んでいる。クラッド層は、発光層87より屈折率が大きい層である。発光層87とクラッド層との界面で発光層87から出射した光を反射させ、発光層87内に光を閉じ込める。そして、発光層87の側面間で構成される共振器で共振させて、レーザ発振させる。発光層87は、活性層と表記されることがある。
レーザダイオードLDは、発光層87を2つのクラッド層(以下では、クラッド層と表記する。)で挟んでいる。クラッド層は、発光層87より屈折率が大きい層である。発光層87とクラッド層との界面で発光層87から出射した光を反射させ、発光層87内に光を閉じ込める。そして、発光層87の側面間で構成される共振器で共振させて、レーザ発振させる。発光層87は、活性層と表記されることがある。
図17は、第3の実施の形態に係る発光チップCの設定サイリスタSとレーザダイオードLDとが積層されたアイランド301の拡大断面図である。
発光チップCは、pアノード層86が、電流狭窄層86bを含むp型のクラッド層で構成されている。すなわち、pアノード層86は、下側p層86a、上側p層86cがクラッド層として構成されている。そして、nカソード層88がクラッド層として構成されている。なお、下側p層86a、上側p層86c、nカソード層88を、下側p(クラッド)層86a、上側p(クラッド)層86c、nカソード(クラッド)層88と表記することがある。なお、pアノード層86を全体として、pアノード(クラッド)層86と表記することがある。
発光チップCは、pアノード層86が、電流狭窄層86bを含むp型のクラッド層で構成されている。すなわち、pアノード層86は、下側p層86a、上側p層86cがクラッド層として構成されている。そして、nカソード層88がクラッド層として構成されている。なお、下側p層86a、上側p層86c、nカソード層88を、下側p(クラッド)層86a、上側p(クラッド)層86c、nカソード(クラッド)層88と表記することがある。なお、pアノード層86を全体として、pアノード(クラッド)層86と表記することがある。
pアノード(クラッド)層86の下側p(クラッド)層86a、上側p(クラッド)層86cは、例えば不純物濃度5×1017/cm3のp型のAl0.9GaAsである。Al組成は、0〜1の範囲で変更してもよい。なお、GaInPなどでもよい。
nカソード(クラッド)層88は、例えば不純物濃度5×1017/cm3のn型のAl0.9GaAsである。Al組成は、0〜1の範囲で変更してもよい。なお、GaInPなどでもよい。
nカソード(クラッド)層88は、例えば不純物濃度5×1017/cm3のn型のAl0.9GaAsである。Al組成は、0〜1の範囲で変更してもよい。なお、GaInPなどでもよい。
発光層87から出射する光がpアノード(クラッド)層86とnカソード(クラッド)層88との間に閉じ込められるとともに、発光層87の側面(端面)間でレーザ発振するように、pアノード(クラッド)層86、nカソード(クラッド)層88及び発光層87が設定されている。この場合、光は、発光層87の側面(端面)から出射する。
よって、nオーミック電極321は、nカソード(クラッド)層88上の全面に設けられている。
よって、nオーミック電極321は、nカソード(クラッド)層88上の全面に設けられている。
なお、図17では、光の出射方向は、y方向と直交する方向、つまり図6(a)に示す−x方向と示している。これは、説明の都合によるものであって、−y方向に出射させてもよい。また、ミラーなどを介して、基板80に垂直な方向に向けてもよい。他の発光チップC及び変形例も同様である。
そして、電流狭窄層86bを設けて、非発光再結合に消費される電力が抑制しているので、低消費電力化及び光取り出し効率が向上する。
第3の実施の形態に係る発光チップCは、第1の実施の形態において図10に示した製造方法を一部変更することで製造される。すなわち、図10(a)の半導体積層体形成工程において、pアノード層86の下側p層86a及び上側p層86cを、クラッド層として形成する。同様に、nカソード層88をクラッド層として形成する。
第3の実施の形態に係る発光チップCは、第1の実施の形態で説明したように、図9のタイミングチャートにしたがって動作する。
なお、レーザダイオードLDのpアノード(クラッド)層86に設けた電流狭窄層86bは、レーザダイオードLDのnカソード(クラッド)層88に設けてもよく、設定サイリスタSのpアノード層81又はnカソード層84に設けてもよい。
以下では、第3の実施の形態に係る発光チップCの変形例を説明する。以下に示す変形例では、発光チップCのアイランド301における設定サイリスタSとレーザダイオードLDとを積層した部分が異なる。他の構成は、これまで説明した発光チップCと同様であるので、異なる部分を説明し、同様な部分の説明を省略する。
(第3の実施の形態に係る発光チップCの変形例3−1)
図18は、変形例3−1を説明する設定サイリスタSとレーザダイオードLDとが積層されたアイランド301の拡大断面図である。
変形例3−1では、図12に示した第1の実施の形態における変形例1−2と同様に、電流狭窄層86bの代りに、電流通過部αに対応する部分にトンネル接合層85が設けられている。他の構成は、第1の実施の形態に係る発光チップCと同様である。
前述したように、トンネル接合層85は、逆バイアス状態において電流が流れやすい。しかし、nカソード層84とpアノード層86との接合は、降伏を生じない逆バイアス状態では電流が流れにくい。
よって、電流通過部αに対応する部分にトンネル接合層85を設けると、レーザダイオードLDに流れる電流が中央部に制限される。
図18は、変形例3−1を説明する設定サイリスタSとレーザダイオードLDとが積層されたアイランド301の拡大断面図である。
変形例3−1では、図12に示した第1の実施の形態における変形例1−2と同様に、電流狭窄層86bの代りに、電流通過部αに対応する部分にトンネル接合層85が設けられている。他の構成は、第1の実施の形態に係る発光チップCと同様である。
前述したように、トンネル接合層85は、逆バイアス状態において電流が流れやすい。しかし、nカソード層84とpアノード層86との接合は、降伏を生じない逆バイアス状態では電流が流れにくい。
よって、電流通過部αに対応する部分にトンネル接合層85を設けると、レーザダイオードLDに流れる電流が中央部に制限される。
変形例3−1は、第1の実施の形態における変形例1−2と同様に製造される。なお、pアノード層86における下側p層86a、上側p層86c、及び、nカソード層88をクラッド層として形成すればよい。
(第3の実施の形態に係る発光チップCの変形例3−2)
図19は、変形例3−2を説明する設定サイリスタSとレーザダイオードLDとが積層されたアイランド301の拡大断面図である。
変形例3−2では、第2の実施の形態に係る発光チップCの変形例2−2と同様に、pアノード(クラッド)層86の下側p(クラッド)層86a及び上側p(クラッド)層86cをDBR層としている。他の構成は、第3の実施の形態に係る発光チップCと同様である。
図19は、変形例3−2を説明する設定サイリスタSとレーザダイオードLDとが積層されたアイランド301の拡大断面図である。
変形例3−2では、第2の実施の形態に係る発光チップCの変形例2−2と同様に、pアノード(クラッド)層86の下側p(クラッド)層86a及び上側p(クラッド)層86cをDBR層としている。他の構成は、第3の実施の形態に係る発光チップCと同様である。
トンネル接合層85に発光波長よりバンドギャップが小さい半導体材料を使用すると、トンネル接合層85に達した光が、バンド端吸収されて損失になる。このため、変形例3−1では、発光層87とトンネル接合層85との間にDBR層を設け、DBR層で発生する定在波の節に当たる位置にトンネル接合層85を設けている。このようにすることで、トンネル接合層85に用いる半導体材料によるバンド端吸収が大幅に抑制される。
変形例3−2は、第2の実施の形態に係る発光チップCの変形例2−2と同様に製造される。なお、nアノード(クラッド)層88をクラッド層として形成すればよい。
なお、レーザダイオードLDのpアノード(クラッド)層86に設けた電流狭窄層86bは、レーザダイオードLDのnカソード(クラッド)層88に設けてもよく、設定サイリスタSのpアノード層81又はnカソード層84に設けてもよい。
(第3の実施の形態に係る発光チップCの変形例3−3)
図20は、変形例3−3を説明する設定サイリスタSとレーザダイオードLDとが積層されたアイランド301の拡大断面図である。
変形例3−3では、第3の実施の形態に係る発光チップCにおける電流狭窄層86bを用いない。その代りに、nカソード(クラッド)層88の表面積を小さくしている。他の構成は、第1の実施の形態に係る発光チップCと同様である。
このような構造は、リッジ型導波路と同様である。
図20は、変形例3−3を説明する設定サイリスタSとレーザダイオードLDとが積層されたアイランド301の拡大断面図である。
変形例3−3では、第3の実施の形態に係る発光チップCにおける電流狭窄層86bを用いない。その代りに、nカソード(クラッド)層88の表面積を小さくしている。他の構成は、第1の実施の形態に係る発光チップCと同様である。
このような構造は、リッジ型導波路と同様である。
このようにすることで、レーザダイオードLDに流れる電流は、nカソード(クラッド)層88から流れる。よって、図20に示すように、レーザダイオードLDの中央部が電流通過領域(部)α′、周辺部が電流阻止領域(部)β′となる。すなわち、電流狭窄層86bを用いた第3の実施の形態に係る発光チップCや、トンネル接合層85をレーザダイオードLDの中央部に用いた変形例3−1と同様に、電流経路が狭窄される。
変形例3−3は、図10に示した第1の実施の形態に係る発光チップCの製造方法を変更することで製造される。電流狭窄層86bを用いないため、製造工程が簡略化される。
また、電流狭窄層86bを用いないため、水蒸気酸化が適用しづらいInP、GaN、サファイアなどの基板上の半導体材料に適用しやすい。
また、電流狭窄層86bを用いないため、水蒸気酸化が適用しづらいInP、GaN、サファイアなどの基板上の半導体材料に適用しやすい。
(第3の実施の形態に係る発光チップCの変形例3−4)
図21は、変形例3−4を説明する設定サイリスタSとレーザダイオードLDとが積層されたアイランド301の拡大断面図である。
変形例3−4では、変形例3−3の発光層87上に、nカソード(クラッド)層92を設けたうえで、面積を小さくしたnカソード(クラッド)層88を設けている。そして、nカソード(クラッド)層88の周囲に、pアノード(クラッド層)86と同様な、pアノード(クラッド)層93を埋め込んでいる。他の構成は、第1の実施の形態に係る発光チップCと同様である。
nカソード(クラッド)層88及びnカソード(クラッド)層92と、pクラッド層93とは、pn接合が形成されるため、電流はnカソード(クラッド)層88側に制限される。よって、電流狭窄層を設けたと同様に、非発光再結合に消費される電力が抑制され、低消費電力化及び光取り出し効率が向上する。
このような構造は、埋め込み型導波路と同様である。
図21は、変形例3−4を説明する設定サイリスタSとレーザダイオードLDとが積層されたアイランド301の拡大断面図である。
変形例3−4では、変形例3−3の発光層87上に、nカソード(クラッド)層92を設けたうえで、面積を小さくしたnカソード(クラッド)層88を設けている。そして、nカソード(クラッド)層88の周囲に、pアノード(クラッド層)86と同様な、pアノード(クラッド)層93を埋め込んでいる。他の構成は、第1の実施の形態に係る発光チップCと同様である。
nカソード(クラッド)層88及びnカソード(クラッド)層92と、pクラッド層93とは、pn接合が形成されるため、電流はnカソード(クラッド)層88側に制限される。よって、電流狭窄層を設けたと同様に、非発光再結合に消費される電力が抑制され、低消費電力化及び光取り出し効率が向上する。
このような構造は、埋め込み型導波路と同様である。
変形例3−4は、変形例3−3において、nカソード(クラッド)層92と埋め込み用のpアノード(クラッド)層93を形成すればよい。
また、電流狭窄層86bを用いないため、水蒸気酸化が適用しづらいInP、GaN、サファイアなどの基板上の半導体材料に適用しやすい。
また、電流狭窄層86bを用いないため、水蒸気酸化が適用しづらいInP、GaN、サファイアなどの基板上の半導体材料に適用しやすい。
[第4の実施の形態]
第4の実施の形態に係る発光チップCでは、第1の実施の形態及び第2の実施の形態における発光ダイオードLED、第3の実施の形態におけるレーザダイオードLDの代わりに、発光素子として垂直共振器面発光レーザ(VCSEL:Vertical Cavity Surface Emitting LASER)を用いている。
なお、発光チップCを除いて、他の構成は第1の実施の形態と同様である。よって、発光チップCを説明し、同様な部分の説明を省略する。
第4の実施の形態に係る発光チップCでは、第1の実施の形態及び第2の実施の形態における発光ダイオードLED、第3の実施の形態におけるレーザダイオードLDの代わりに、発光素子として垂直共振器面発光レーザ(VCSEL:Vertical Cavity Surface Emitting LASER)を用いている。
なお、発光チップCを除いて、他の構成は第1の実施の形態と同様である。よって、発光チップCを説明し、同様な部分の説明を省略する。
図22は、第4の実施の形態に係る自己走査型発光素子アレイ(SLED)が搭載された発光チップCの回路構成を説明するための等価回路図である。第1の実施の形態における図5の発光ダイオードLED1〜LED128が垂直共振器面発光レーザVCSEL1〜VCSEL128(区別しない場合は、垂直共振器面発光レーザVCSELと表記する。)となっている。他の構成は、図5と同様であるので説明を省略する。
また、第1の実施の形態において、図6に示した発光チップCの平面レイアウト図及び断面図においても、発光ダイオードLEDを垂直共振器面発光レーザVCSELに置き換えればよい。よって、第4の実施の形態に係る発光チップCの平面レイアウト図及び断面図を省略する。
また、第1の実施の形態において、図6に示した発光チップCの平面レイアウト図及び断面図においても、発光ダイオードLEDを垂直共振器面発光レーザVCSELに置き換えればよい。よって、第4の実施の形態に係る発光チップCの平面レイアウト図及び断面図を省略する。
図23は、第4の実施の形態に係る発光チップCの設定サイリスタSと垂直共振器面発光レーザVCSELとが積層されたアイランド301の拡大断面図である。
設定サイリスタSと垂直共振器面発光レーザVCSELとが積層されている(VCSEL on Thyristor)。
基本的な構成は、図13に示した第2の実施の形態に係る発光チップCと同様であるので説明を省略する。
垂直共振器面発光レーザVCSELは、2つのDBR層(pアノード(DBR)層86とnカソード(DBR)層88)とで挟まれた発光層87において、光を共振させてレーザ発振させている。2つのDBR層(pアノード(DBR)層86とnカソード(DBR)層88)との反射率が例えば99%以上になるとレーザ発振する。
設定サイリスタSと垂直共振器面発光レーザVCSELとが積層されている(VCSEL on Thyristor)。
基本的な構成は、図13に示した第2の実施の形態に係る発光チップCと同様であるので説明を省略する。
垂直共振器面発光レーザVCSELは、2つのDBR層(pアノード(DBR)層86とnカソード(DBR)層88)とで挟まれた発光層87において、光を共振させてレーザ発振させている。2つのDBR層(pアノード(DBR)層86とnカソード(DBR)層88)との反射率が例えば99%以上になるとレーザ発振する。
垂直共振器面発光レーザVCSELでは、トンネル接合層85と発光層87の間にpアノード(DBR)層86がある。このため、トンネル接合層85まで光が届かないので、トンネル接合層85のバンドギャップは垂直共振器面発光レーザVCSELの発信波長よりも小さくてもよい。よって、トンネル接合層85が低抵抗化できる。
第4の実施の形態に係る発光チップCは、第1の実施の形態で説明したように、図9のタイミングチャートにしたがって動作する。
なお、垂直共振器面発光レーザVCSELのpアノード(DBR)層86に設けた電流狭窄層86bは、垂直共振器面発光レーザVCSELのnカソード(DBR)層88に設けてもよく、設定サイリスタSのpアノード層81又はnカソード層84に設けてもよい。この場合、光は、トンネル接合層85をある一定量通過する。そこで、トンネル接合層85での光吸収を低減するため、トンネル接合層85は、バンドギャップが発振波長よりも大きい材料を用いたり、膜厚を薄くしたり、定在波の節に位置させたりなどとすればよい。
以下では、第4の実施の形態に係る発光チップCの変形例を説明する。以下に示す変形例では、発光チップCのアイランド301における設定サイリスタSとレーザダイオードLDとを積層した部分が異なる。他の構成は、これまで説明した発光チップCと同様であるので、異なる部分を説明し、同様な部分の説明を省略する。
(第4の実施の形態に係る発光チップCの変形例4−1)
図24は、変形例4−1を説明する設定サイリスタSと垂直共振器面発光レーザVCSELとが積層されたアイランド301の拡大断面図である。
変形例4−1の基本的な構成は、図13に示した第2の実施の形態に係る発光チップCの変形例2−1と同様であるので説明を省略する。
垂直共振器面発光レーザVCSELは、2つのDBR層(pアノード(DBR)層81とnカソード(DBR)層88)とで挟まれた発光層87において、光を共振させてレーザ発振させている。
図24は、変形例4−1を説明する設定サイリスタSと垂直共振器面発光レーザVCSELとが積層されたアイランド301の拡大断面図である。
変形例4−1の基本的な構成は、図13に示した第2の実施の形態に係る発光チップCの変形例2−1と同様であるので説明を省略する。
垂直共振器面発光レーザVCSELは、2つのDBR層(pアノード(DBR)層81とnカソード(DBR)層88)とで挟まれた発光層87において、光を共振させてレーザ発振させている。
なお、垂直共振器面発光レーザVCSELのpアノード層86に設けた電流狭窄層86bは、垂直共振器面発光レーザVCSELのnカソード(DBR)層88に設けてもよく、設定サイリスタSのpアノード層81又はnカソード層84に設けてもよい。
(第4の実施の形態に係る発光チップCの変形例4−2)
図25は、変形例4−2を説明する設定サイリスタSと垂直共振器面発光レーザVCSELとが積層されたアイランド301の拡大断面図である。
変形例4−2の基本的な構成は、図12に示した第1の実施の形態に係る発光チップCの変形例1−2と同様であって、nカソード層84とnカソード層88をDBR層としている。他の構成は、変形例1−2と同様であるので説明を省略する。
垂直共振器面発光レーザVCSELは、発光層87とpアノード層86とを挟む2つのDBR層(nカソード(DBR)層84とnカソード(DBR)層88)において、光を共振させてレーザ発振させている。
図25は、変形例4−2を説明する設定サイリスタSと垂直共振器面発光レーザVCSELとが積層されたアイランド301の拡大断面図である。
変形例4−2の基本的な構成は、図12に示した第1の実施の形態に係る発光チップCの変形例1−2と同様であって、nカソード層84とnカソード層88をDBR層としている。他の構成は、変形例1−2と同様であるので説明を省略する。
垂直共振器面発光レーザVCSELは、発光層87とpアノード層86とを挟む2つのDBR層(nカソード(DBR)層84とnカソード(DBR)層88)において、光を共振させてレーザ発振させている。
また、変形例4−2は、電流狭窄層86bを用いないため、水蒸気酸化が適用しづらいInP、GaN、サファイアなどの基板上の半導体材料に適用しやすい。
なお、トンネル接合層85を電流狭窄に使用しているので、非発光再結合に消費される電力が抑制され、低消費電力化及び光取り出し効率が向上する。
なお、トンネル接合層85を電流狭窄に使用しているので、非発光再結合に消費される電力が抑制され、低消費電力化及び光取り出し効率が向上する。
第1の実施の形態から第4の実施の形態において、発光素子(発光ダイオードLED、レーザダイオードLD、垂直共振器面発光レーザVCSEL)、サイリスタ(転送サイリスタT、設定サイリスタS)の導電型を逆にするとともに、回路の極性を変更してもよい。すなわち、アノードコモンをカソードコモンとしてもよい。
なお、発光素子(発光ダイオードLED、レーザダイオードLD、垂直共振器面発光レーザVCSEL)のターンオン時の発光遅延や緩和振動を抑制するため、予め発光素子に閾値電流以上の微小な電流を注入して僅かに発光状態又は発振状態としておいてもよい。すなわち、設定サイリスタSがターンオンする前から発光素子を僅かに発光させておき、設定サイリスタSがターンオンした時に、発光素子の発光量を増加させて、予め定められた光量にするように構成してもよい。このような構成としては、例えば、発光素子(発光ダイオードLED、レーザダイオードLD、垂直共振器面発光レーザVCSEL)のアノード層に電極を形成し、この電極に電圧源又は電流源を接続しておき、設定サイリスタSがターンオンする前から、この電圧源または電流源から発光素子に微弱な電流を注入するようにすればよい。
さらに、上記においては、発光素子(発光ダイオードLED、レーザダイオードLD、垂直共振器面発光レーザVCSELとサイリスタ(転送サイリスタT、設定サイリスタS)とから構成される自己走査型発光素子アレイ(SLED)で説明したが、自己走査型発光素子アレイ(SLED)は、上記の他に、制御用のサイリスタ、ダイオード、抵抗などの他の部材を含んでもよい。
また、転送サイリスタTの間を結合ダイオードDで接続したが、抵抗など電位の変化を伝達できる部材で接続してもよい。
また、転送サイリスタTの間を結合ダイオードDで接続したが、抵抗など電位の変化を伝達できる部材で接続してもよい。
また、各実施の形態における、転送サイリスタTおよび設定サイリスタSの構造としては、各実施の形態における転送サイリスタTおよび設定サイリスタSの機能を有する構造であればpnpnの4層構造以外であってもよい。例えば、サイリスタ特性を有するpinin構造、pipin構造、npip構造、またはpnin構造などであってもよい。この場合、pinin構造のpとnに挟まれた、i層、n層、i層、pnin構造のpとnとに挟まれた、n層、i層のいずれかがゲート層となり、ゲート層上に設けられたnオーミック電極332をゲートGt(ゲートGs)の端子とすればよい。もしくは、npip構造のnとpに挟まれた、i層、p層、i層、npip構造のnとpとに挟まれた、p層、i層のいずれかがゲート層となり、ゲート層上に設けられたpオーミック電極332をゲートGt(ゲートGs)の端子とすればよい。
さらに、各実施の形態における、サイリスタを構成する複数の半導体層と発光素子を構成する複数の半導体層とが、トンネル接合を構成する半導体層を介して積層されている半導体構造は、自己走査型発光素子アレイ(SLED)以外の用途にも使用できる。例えば、外部からの電気信号や光信号などの入力によって点灯する発光素子単体として、または自己走査型発光素子アレイ以外の発光素子アレイとして使用できる。
以上においては、主にp型のGaAsを基板80の例として説明した。他の基板を用いた場合における各半導体層(図10(a)の半導体積層体形成工程で形成する半導体積層体)の例を説明する。
まず、GaN基板を用いた場合における半導体積層体の一例は以下の通りである。
pアノード層81は、例えば不純物濃度1×1018/cm3のp型のAl0.9GaNである。Al組成は、0〜1の範囲で変更してもよい。
nゲート層82は、例えば不純物濃度1×1017/cm3のn型のAl0.9GaNである。Al組成は、0〜1の範囲で変更してもよい。
pゲート層83は、例えば不純物濃度1×1017/cm3のp型のAl0.9GaNである。Al組成は、0〜1の範囲で変更してもよい。
nカソード層84は、例えば不純物濃度1×1018/cm3のn型のAl0.9GaNである。Al組成は、0〜1の範囲で変更してもよい。
pアノード層81は、例えば不純物濃度1×1018/cm3のp型のAl0.9GaNである。Al組成は、0〜1の範囲で変更してもよい。
nゲート層82は、例えば不純物濃度1×1017/cm3のn型のAl0.9GaNである。Al組成は、0〜1の範囲で変更してもよい。
pゲート層83は、例えば不純物濃度1×1017/cm3のp型のAl0.9GaNである。Al組成は、0〜1の範囲で変更してもよい。
nカソード層84は、例えば不純物濃度1×1018/cm3のn型のAl0.9GaNである。Al組成は、0〜1の範囲で変更してもよい。
トンネル接合層85は、n型の不純物を高濃度に添加したn++層85aとn型の不純物を高濃度に添加したp++層85bとの接合(図10(b)参照。)で構成されている。n++層85a及びp++層85bは、例えば不純物濃度1×1020/cm3と高濃度である。なお、通常の接合の不純物濃度は、1017/cm3台〜1018/cm3台である。n++層85aとp++層85bとの組み合わせ(以下では、n++層85a/p++層85bで表記する。)は、例えばn++GaN/p++GaN、n++GaInN/p++GaInN、n++AlGaN/p++AlGaNである。なお、組み合わせを相互に変更したものでもよい。
pアノード層86は、下側p層86a、電流狭窄層86b、上側p層86cを順に積層して構成されている(図10(c)参照)。
下側p層86a、上側p層86cは、例えば、例えば不純物濃度1×1018/cm3のp型のAl0.9GaNである。Al組成は、0〜1の範囲で変更してもよい。
GaN基板上では酸化狭窄層を電流狭窄層として使用することが困難であるため、トンネル接合やリッジ型構造、埋め込み型構造を電流狭窄層として用いた図12、図18、図20、図21、図25等が望ましい構造である。もしくはイオン注入を電流狭窄方法として使用することも有効である。
下側p層86a、上側p層86cは、例えば、例えば不純物濃度1×1018/cm3のp型のAl0.9GaNである。Al組成は、0〜1の範囲で変更してもよい。
GaN基板上では酸化狭窄層を電流狭窄層として使用することが困難であるため、トンネル接合やリッジ型構造、埋め込み型構造を電流狭窄層として用いた図12、図18、図20、図21、図25等が望ましい構造である。もしくはイオン注入を電流狭窄方法として使用することも有効である。
発光層87は、井戸(ウエル)層と障壁(バリア)層とが交互に積層された量子井戸構図である。井戸層は、例えばGaN、InGaN、AlGaNなどであり、障壁層は、AlGaN、GaNなどである。なお、発光層87は、量子線(量子ワイヤ)や量子箱(量子ドット)であってもよい。
nカソード層88は、例えば不純物濃度1×1018/cm3のn型のAl0.9GaNである。Al組成は、0〜1の範囲で変更してもよい。
次に、InP基板を用いた場合における半導体積層体の一例は以下の通りである。
pアノード層81は、例えば不純物濃度1×1018/cm3のp型のInGaAsPである。Ga組成、Al組成は、0〜1の範囲で変更してもよい。
nゲート層82は、例えば不純物濃度1×1017/cm3のn型のInGaAsPである。Ga組成、Al組成は、0〜1の範囲で変更してもよい。
pゲート層83は、例えば不純物濃度1×1017/cm3のp型のInGaAsPである。Ga組成、Al組成は、0〜1の範囲で変更してもよい。
nカソード層84は、例えば不純物濃度1×1018/cm3のn型のInGaAsPである。Ga組成、Al組成は、0〜1の範囲で変更してもよい。
pアノード層81は、例えば不純物濃度1×1018/cm3のp型のInGaAsPである。Ga組成、Al組成は、0〜1の範囲で変更してもよい。
nゲート層82は、例えば不純物濃度1×1017/cm3のn型のInGaAsPである。Ga組成、Al組成は、0〜1の範囲で変更してもよい。
pゲート層83は、例えば不純物濃度1×1017/cm3のp型のInGaAsPである。Ga組成、Al組成は、0〜1の範囲で変更してもよい。
nカソード層84は、例えば不純物濃度1×1018/cm3のn型のInGaAsPである。Ga組成、Al組成は、0〜1の範囲で変更してもよい。
トンネル接合層85は、n型の不純物を高濃度に添加したn++層85aとn型の不純物を高濃度に添加したp++層85bとの接合(図10(b)参照。)で構成されている。n++層85a及びp++層85bは、例えば不純物濃度1×1020/cm3と高濃度である。なお、通常の接合の不純物濃度は、1017/cm3台〜1018/cm3台である。n++層85aとp++層85bとの組み合わせ(以下では、n++層85a/p++層85bで表記する。)は、例えばn++InP/p++InP、n++InAsP/p++InAsP、n++InGaAsP/p++InGaAsP、n++InGaAsPSb/p++InGaAsPSbである。なお、組み合わせを相互に変更したものでもよい。
pアノード層86は、下側p層86a、電流狭窄層86b、上側p層86cを順に積層して構成されている(図10(c)参照)。
下側p層86a、上側p層86cは、例えば、不純物濃度1×1018/cm3のp型のInGaAsPである。Ga組成、Al組成は、0〜1の範囲で変更してもよい。
InP基板上では酸化狭窄層を電流狭窄層として使用することが困難であるため、トンネル接合やリッジ型構造、埋め込み型構造を電流狭窄層として用いた図12、図18、図20、図21、図25等が望ましい構造である。もしくはイオン注入を電流狭窄方法として使用することも有効である。
下側p層86a、上側p層86cは、例えば、不純物濃度1×1018/cm3のp型のInGaAsPである。Ga組成、Al組成は、0〜1の範囲で変更してもよい。
InP基板上では酸化狭窄層を電流狭窄層として使用することが困難であるため、トンネル接合やリッジ型構造、埋め込み型構造を電流狭窄層として用いた図12、図18、図20、図21、図25等が望ましい構造である。もしくはイオン注入を電流狭窄方法として使用することも有効である。
発光層87は、井戸(ウエル)層と障壁(バリア)層とが交互に積層された量子井戸構図である。井戸層は、例えばInAs、InGaAsP、AlGaInAs、GaInAsPSbなどであり、障壁層は、InP、InAsP、InGaAsP、AlGaInAsPなどである。なお発光層87は、量子線(量子ワイヤ)や量子箱(量子ドット)であってもよい。
nカソード層88は、例えば不純物濃度1×1018/cm3のn型のInGaAsPである。Ga組成、Al組成は、0〜1の範囲で変更してもよい。
これらの半導体層は、例えば有機金属気相成長法(MOCVD)、分子線エピタキシー法(MBE)などによって積層され、半導体積層体が形成される。
1…画像形成装置、10…画像形成プロセス部、11…画像形成ユニット、12…感光体ドラム、14…プリントヘッド、30…画像出力制御部、40…画像処理部、62…回路基板、63…光源部、64…ロッドレンズアレイ、65…発光装置、80…基板、81…pアノード層、81b、86b…電流狭窄層、82…nゲート層、83…pゲート層、84…nカソード層、85…トンネル接合層、85a…n++層、85b…p++層、86…pアノード層、87…発光層、88…nカソード層、89…光出射口保護層、90…保護層、91…裏面電極、101…転送部、102…発光部、110…信号発生回路、120…転送信号発生部、140…点灯信号発生部、160…基準電位供給部、170…電源電位供給部、301〜306…アイランド、φ1…第1転送信号、φ2…第2転送信号、φI(φI1〜φI40)…点灯信号、α…電流通過部(領域)、β…電流阻止部(領域)、C(C1〜C40)…発光チップ、D(D1〜D127)…結合ダイオード、LED(LED1〜LED128)…発光ダイオード、LD(LD1〜LD128)…レーザダイオード、SD…スタートダイオード、T(T1〜T128)…転送サイリスタ、VCSEL(VCSEL1〜VCSEL128)…垂直共振器面発光レーザ、Vga…電源電位、Vsub…基準電位
Claims (10)
- 順にオン状態になる複数の転送素子と、
複数の前記転送素子にそれぞれが接続され、当該転送素子がオン状態になることにより、オン状態への移行が可能な状態になる複数の設定サイリスタと、
複数の前記設定サイリスタにトンネル接合を介してそれぞれが積層され、当該設定サイリスタがオン状態になると発光又は発光量が増加する複数の発光素子と
を備える発光部品。 - 前記設定サイリスタと前記発光素子とは、当該設定サイリスタを構成する複数の半導体層と、当該発光素子を構成する複数の半導体層とが、前記トンネル接合を構成する半導体層を介して、積層されていることを特徴とする請求項1に記載の発光部品。
- 前記トンネル接合は、前記発光素子が順バイアスに設定された際に、逆バイアスに設定されるように構成されていることを特徴とする請求項1又は2に記載の発光部品。
- 前記設定サイリスタを構成する複数の半導体層と、前記発光素子を構成する複数の半導体層と、前記トンネル接合を構成する半導体層とのいずれかの半導体層が、当該発光素子における電流経路を狭窄することを特徴とする請求項1乃至3のいずれか1項に記載の発光部品。
- 前記トンネル接合を構成する半導体層が、前記発光素子における電流経路を狭窄することを特徴とする請求項4に記載の発光部品。
- 前記設定サイリスタを構成する複数の半導体層と、前記発光素子を構成する複数の半導体層における少なくとも1つの半導体層の一部又は全部が、分布ブラッグ反射層であることを特徴とする請求項1乃至5のいずれか1項に記載の発光部品。
- 前記トンネル接合は、複数の半導体層から構成され、複数の前記半導体層における少なくとも1つの半導体層のバンドギャップが前記発光素子の発光する波長よりも小さいことを特徴とする請求項1乃至6のいずれか1項に記載の発光部品。
- 前記トンネル接合は、前記発光素子の発光による定在波の節に位置することを特徴とする請求項1乃至7のいずれか1項に記載の発光部品。
- 順にオン状態になる複数の転送素子と、複数の当該転送素子にそれぞれが接続され、当該転送素子がオン状態になることにより、オン状態への移行が可能な状態になる複数の設定サイリスタと、複数の当該設定サイリスタにトンネル接合を介してそれぞれが積層され、当該設定サイリスタがオン状態になると発光又は発光量が増加する複数の発光素子と、を含む発光手段と、
前記発光手段から出射される光を結像させる光学手段と
を備えるプリントヘッド。 - 像保持体と、
前記像保持体を帯電する帯電手段と、
順にオン状態になる複数の転送素子と、複数の当該転送素子にそれぞれが接続され、当該転送素子がオン状態になることにより、オン状態への移行が可能な状態になる複数の設定サイリスタと、複数の当該設定サイリスタにトンネル接合を介してそれぞれが積層され、当該設定サイリスタがオン状態になると発光又は発光量が増加する複数の発光素子と、を含み、光学手段を介して前記像保持体を露光する露光手段と、
前記露光手段により露光され前記像保持体に形成された静電潜像を現像する現像手段と、
前記像保持体に現像された画像を被転写体に転写する転写手段と
を備える画像形成装置。
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