JP2017021426A

JP2017021426A - Electronic controller

Info

Publication number: JP2017021426A
Application number: JP2015136291A
Authority: JP
Inventors: 健太郎奈良; Kentaro Nara
Original assignee: Denso Corp
Current assignee: Denso Corp
Priority date: 2015-07-07
Filing date: 2015-07-07
Publication date: 2017-01-26

Abstract

PROBLEM TO BE SOLVED: To provide an electronic controller capable of preventing increase of time in parallel calculation processing.SOLUTION: The electronic controller includes plural calculation units for carrying out calculation processing parallelly and synchronously at a certain cycle. The calculation processing includes: a synchronous processing which depends on the processing order and other processing which does not depend on the processing order. A first calculation unit calculates a piece of first data by carrying out the synchronous processing. A second calculation unit carries out another processing synchronously on the basis of the first data while the first calculation unit calculates the first data.SELECTED DRAWING: Figure 2

Description

本発明は、一定周期で演算処理を同期して並列に行う複数の演算部を有する電子制御装置に関するものである。 The present invention relates to an electronic control device having a plurality of arithmetic units that perform arithmetic processing in parallel at a constant cycle in parallel.

特許文献１に示されるように、複数のプロセッサを有するマルチプロセッサシステムが知られている。特許文献１のマルチプロセッサシステムでは、プロセッサＡはメモリに記憶されたプログラムＡを実行し、プロセッサＢはメモリに記憶されたプログラムＢを実行する。 As shown in Patent Document 1, a multiprocessor system having a plurality of processors is known. In the multiprocessor system of Patent Document 1, the processor A executes the program A stored in the memory, and the processor B executes the program B stored in the memory.

特開２００２−２１５５９９号公報JP 2002-215599 A

特許文献１のプロセッサＡとプロセッサＢは、プログラムＡとプログラムＢを同期して並列に処理する。このプログラムＡ，Ｂの中には、並列演算処理において処理順序の依存する同期処理と、処理順序の依存しない他処理とがある。プロセッサＡ，Ｂが同期処理を共同して行う場合、プロセッサＡが同期処理の前半処理を行った後、プロセッサＢはその前半処理にて得られたデータに基づいて同期処理の後半処理を行う。プロセッサＡが同期処理を行っている際、プロセッサＢは同期処理を行うことができず、待機状態となる。したがってプロセッサＢの処理時間が長くなり、その結果として並列演算処理時間が増大する虞がある。 The processor A and the processor B of Patent Document 1 process the program A and the program B in parallel in synchronization. Among the programs A and B, there are a synchronous process that depends on the processing order in parallel arithmetic processing and another process that does not depend on the processing order. When the processors A and B perform the synchronization process jointly, after the processor A performs the first half of the synchronization process, the processor B performs the second half of the synchronization process based on the data obtained in the first half process. When the processor A is performing the synchronization process, the processor B cannot perform the synchronization process and enters a standby state. Therefore, the processing time of the processor B becomes long, and as a result, the parallel processing time may increase.

そこで本発明は上記問題点に鑑み、並列演算処理時間の増大が抑制された電子制御装置を提供することを目的とする。 In view of the above problems, an object of the present invention is to provide an electronic control device in which an increase in parallel processing time is suppressed.

上記した目的を達成するための開示された発明の１つは、一定周期で演算処理を同期して並列に行う複数の演算部（１１，２１）を有し、
演算処理として、処理順序に依存する同期処理と、処理順序に依存しない他処理と、があり、
複数の演算部の内の２つを第１演算部（１１）および第２演算部（２１）とすると、
第１演算部は同期処理を行って第１データを算出し、
第２演算部は第１演算部が第１データを算出している間に他処理を行い、第１データに基づいて同期処理を行う。 One of the disclosed inventions for achieving the above-described object has a plurality of arithmetic units (11, 21) that perform arithmetic processing synchronously in parallel at a constant cycle,
As arithmetic processing, there are synchronous processing that depends on the processing order, and other processing that does not depend on the processing order,
When two of the plurality of calculation units are defined as a first calculation unit (11) and a second calculation unit (21),
The first calculation unit performs a synchronization process to calculate the first data,
The second calculation unit performs other processing while the first calculation unit calculates the first data, and performs synchronization processing based on the first data.

このように本発明によれば、第２演算部（２１）は第１演算部（１１）が同期処理を行っている間に他処理を行う。そのため第１演算部（１１）が同期処理を行っている間に第２演算部（２１）が待機状態となる構成と比べて、並列演算処理時間の増大が抑制される。 Thus, according to this invention, a 2nd calculating part (21) performs another process, while the 1st calculating part (11) is performing a synchronous process. Therefore, an increase in parallel calculation processing time is suppressed as compared with the configuration in which the second calculation unit (21) is in a standby state while the first calculation unit (11) is performing the synchronization process.

なお、特許請求の範囲に記載の請求項、および、課題を解決するための手段それぞれに記載の要素に括弧付きで符号をつけている。この括弧付きの符号は実施形態に記載の各構成要素との対応関係を簡易的に示すためのものであり、実施形態に記載の要素そのものを必ずしも示しているわけではない。括弧付きの符号の記載は、いたずらに特許請求の範囲を狭めるものではない。 In addition, the code | symbol with the parenthesis is attached | subjected to the element as described in the claim as described in a claim, and each means for solving a subject. The reference numerals in parentheses are for simply indicating the correspondence with each component described in the embodiment, and do not necessarily indicate the element itself described in the embodiment. The description of the reference numerals with parentheses does not unnecessarily narrow the scope of the claims.

第１実施形態に係る電子制御装置の概略構成を示すブロック図である。It is a block diagram showing a schematic structure of an electronic control unit concerning a 1st embodiment. 第１実施形態における電子制御装置の演算処理を示すタイミングチャートである。It is a timing chart which shows the arithmetic processing of the electronic controller in 1st Embodiment. 第１データの算出処理に遅延が生じた場合の演算処理を示すタイミングチャートである。It is a timing chart which shows the arithmetic processing when a delay arises in the calculation processing of 1st data. 第１データの算出処理に遅延が生じた場合の演算処理の変形例を示すタイミングチャートである。It is a timing chart which shows the modification of a calculation process when a delay arises in the calculation process of the 1st data. 演算処理の変形例を示すタイミングチャートである。It is a timing chart which shows the modification of arithmetic processing. タイミング同期処理の変形例を示すタイミングチャートである。It is a timing chart which shows the modification of a timing synchronous process. 電子制御装置の変形例を示すブロック図である。It is a block diagram which shows the modification of an electronic controller.

以下、本発明をエンジンＥＣＵに適用した場合の実施形態を図に基づいて説明する。
（第１実施形態）
図１〜図３に基づいて本実施形態に係る電子制御装置（ＥＣＵ）を説明する。なお図２および図３では各種処理を分けて明示するため、それぞれにハッチングを施している。 Hereinafter, an embodiment when the present invention is applied to an engine ECU will be described with reference to the drawings.
(First embodiment)
An electronic control unit (ECU) according to this embodiment will be described with reference to FIGS. 2 and 3 are hatched in order to clearly indicate various processes separately.

電子制御装置１００は車両に搭載されるエンジンＥＣＵである。電子制御装置１００は、例えばアクセル踏み込み量やスロットル開度などからトルク要求値を算出し、そのトルク要求値に基づいて点火プラグの点火タイミングや燃料噴射弁の燃料噴射タイミングを算出する。このように電子制御装置１００はエンジンの燃焼駆動に関わる制御（以下、エンジン制御処理と示す）を行う。また電子制御装置１００は、アクセル踏み込み量を検出するアクセルセンサやスロットル開度を検出するスロットル開度センサなどの故障診断処理も行う。 The electronic control device 100 is an engine ECU mounted on the vehicle. The electronic control unit 100 calculates a torque request value from, for example, the accelerator depression amount and the throttle opening, and calculates the ignition timing of the spark plug and the fuel injection timing of the fuel injection valve based on the torque request value. As described above, the electronic control unit 100 performs control related to engine combustion driving (hereinafter referred to as engine control processing). The electronic control device 100 also performs failure diagnosis processing such as an accelerator sensor that detects the accelerator depression amount and a throttle opening sensor that detects the throttle opening.

図１に示すように電子制御装置１００は、第１マイコン１０と第２マイコン２０、および、第１基本クロック部３０と第２基本クロック部４０を有する。第１基本クロック部３０は第１基本クロック信号を生成し、それを第１マイコン１０に出力する。第２基本クロック部４０は第２基本クロック信号を生成し、それを第２マイコン２０に出力する。基本クロック部３０，４０は水晶振動子を保有している。なお図示しないが、電子制御装置１００は上記の構成要素の他に入出力回路や電源回路などを有する。 As shown in FIG. 1, the electronic control device 100 includes a first microcomputer 10 and a second microcomputer 20, and a first basic clock unit 30 and a second basic clock unit 40. The first basic clock unit 30 generates a first basic clock signal and outputs it to the first microcomputer 10. The second basic clock unit 40 generates a second basic clock signal and outputs it to the second microcomputer 20. The basic clock units 30 and 40 have a crystal resonator. Although not shown, the electronic control device 100 includes an input / output circuit and a power supply circuit in addition to the above-described components.

第１マイコン１０は、第１演算部１１と第１メモリ１２を有する。第１演算部１１は第１メモリ１２に記憶された第１プログラムに基づいて演算処理を行う。同様にして第２マイコン２０は、第２演算部２１と第２メモリ２２を有する。第２演算部２１は第２メモリ２２に記憶された第２プログラムに基づいて演算処理を行う。演算部１１，２１の処理能力は互いに等しくなっている。 The first microcomputer 10 includes a first calculation unit 11 and a first memory 12. The first calculation unit 11 performs calculation processing based on the first program stored in the first memory 12. Similarly, the second microcomputer 20 includes a second calculation unit 21 and a second memory 22. The second calculation unit 21 performs calculation processing based on the second program stored in the second memory 22. The processing capabilities of the arithmetic units 11 and 21 are equal to each other.

図２に示すように第１演算部１１は、第１基本クロック信号に基づいて第１基本クロック信号よりも周波数の低い第１クロック信号を生成する。そして第１演算部１１は第１クロック信号をカウントし、そのカウント数（第１カウント数）に基づいて演算処理を行う。同様にして第２演算部２１は、第２基本クロック信号に基づいて第２基本クロック信号よりも周波数の低い第２クロック信号を生成する。そして第２演算部２１は第２クロック信号をカウントし、そのカウント数（第２カウント数）に基づいて演算処理を行う。 As shown in FIG. 2, the first arithmetic unit 11 generates a first clock signal having a frequency lower than that of the first basic clock signal based on the first basic clock signal. The first calculation unit 11 counts the first clock signal and performs calculation processing based on the count number (first count number). Similarly, the second arithmetic unit 21 generates a second clock signal having a frequency lower than that of the second basic clock signal based on the second basic clock signal. And the 2nd calculating part 21 counts a 2nd clock signal, and performs a calculation process based on the count number (2nd count number).

本実施形態において第１基本クロック信号と第２基本クロック信号の周波数は互いに同一である。また第１クロック信号と第２クロック信号の周波数も互いに同一である。第１クロック信号と第２クロック信号それぞれのデューティ比は５０％である。 In the present embodiment, the first basic clock signal and the second basic clock signal have the same frequency. The frequencies of the first clock signal and the second clock signal are also the same. The duty ratio of each of the first clock signal and the second clock signal is 50%.

演算部１１，２１は、カウント信号に含まれるパルスの立ち上がりエッジや立ち下がりエッジをカウントする度にカウント数を１だけインクリメントする。第１クロック信号と第２クロック信号のパルス幅は１ｍｓに相当する。演算部１１，２１はカウント数を０から８までカウントするとキャンセルすることを繰り返す。演算部１１，２１は上記の演算処理を、このカウント数がカウントされてからキャンセルされるまでの間に行う。したがって演算処理はその周期時間を８ｍｓとして、演算部１１，２１において一定周期で行われる。 The arithmetic units 11 and 21 increment the count by 1 each time the rising edge or falling edge of the pulse included in the count signal is counted. The pulse widths of the first clock signal and the second clock signal correspond to 1 ms. The arithmetic units 11 and 21 repeat canceling when the count number is counted from 0 to 8. The arithmetic units 11 and 21 perform the above arithmetic processing between the time when the count is counted and the time when the count is canceled. Therefore, the calculation processing is performed at a constant cycle in the calculation units 11 and 21, with the cycle time being 8 ms.

図１に示すように第１演算部１１から第２演算部２１へ同期信号が出力される。第１演算部１１と第２演算部２１とは、この同期信号に基づいて上記の演算処理を同期して並列に行う。本実施形態においてこの同期信号は、図２に示すように演算部１１，２１が演算処理を開始し始める際に、第１演算部１１から第２演算部２１へ出力される。 As shown in FIG. 1, a synchronization signal is output from the first calculation unit 11 to the second calculation unit 21. The first calculation unit 11 and the second calculation unit 21 perform the above calculation processing in parallel based on the synchronization signal in parallel. In the present embodiment, the synchronization signal is output from the first calculation unit 11 to the second calculation unit 21 when the calculation units 11 and 21 start calculation processing as shown in FIG.

同期信号は、第１カウント数に第２カウント数を一致させるための信号である。本実施形態では第１カウント数がゼロのときに第１演算部１１が第２演算部２１に同期信号を出力する。第２演算部２１は同期信号を受け取ると、第２カウント数をゼロにし、第１カウント数と第２カウント数のカウント始まりを一致させる。これにより演算部１１，２１が同一のカウント数で同期し、演算処理を並列に行う。 The synchronization signal is a signal for making the second count number coincide with the first count number. In the present embodiment, the first calculation unit 11 outputs a synchronization signal to the second calculation unit 21 when the first count number is zero. When the second calculation unit 21 receives the synchronization signal, the second count number is set to zero, and the first count number and the start count of the second count number are matched. As a result, the arithmetic units 11 and 21 synchronize with the same count number, and perform arithmetic processing in parallel.

第１演算部１１と第２演算部２１とはバスを通してデータ通信可能となっている。第１演算部１１と第２演算部２１とはこのバスを介してデータの送受信を行い、演算処理を共同して行う。 The first arithmetic unit 11 and the second arithmetic unit 21 can communicate data through a bus. The first arithmetic unit 11 and the second arithmetic unit 21 transmit and receive data via this bus, and perform arithmetic processing jointly.

演算処理としては、処理順序に依存する同期処理と、処理順序に依存しない他処理とがある。同期処理は、例えば上記したエンジン制御処理である。他処理は、例えば上記した故障診断処理である。 Arithmetic processing includes synchronous processing that depends on the processing order and other processing that does not depend on the processing order. The synchronization process is, for example, the engine control process described above. The other processing is, for example, the above-described failure diagnosis processing.

上記したようにエンジン制御処理を行うためには点火プラグの点火タイミングや燃料噴射弁の燃料噴射タイミングを算出しなくてはならない。しかしながらこれらを算出するためには予めトルク要求値を算出しなくてはならない。このように点火タイミングや燃料噴射タイミングを算出するためには、その前にトルク要求値を算出しなくてはならず、算出処理順序に依存する。これに対して故障診断処理は単に配線の断線や天絡地絡を検出するものなので、処理順序に依存しない。 As described above, in order to perform the engine control process, the ignition timing of the spark plug and the fuel injection timing of the fuel injection valve must be calculated. However, in order to calculate these, the torque request value must be calculated in advance. Thus, in order to calculate the ignition timing and the fuel injection timing, the torque request value must be calculated before that, which depends on the calculation processing order. On the other hand, the fault diagnosis process simply detects a disconnection of the wiring or a ground fault, and does not depend on the processing order.

同期処理は他処理に比べて処理容量が多く、その算出処理工数が多い。そのために演算部１１，２１のいずれか一方のみでは算出しきれない虞がある。そこで同期処理を前半処理と後半処理とに分け、第１演算部１１が前半処理を行った後、その前半処理によって算出された第１データに基づいて、第２演算部２１が後半処理を行う。こうすることで電子制御装置１００は同期処理を行う。本実施形態では同期処理を前半処理と後半処理とに等分している。 The synchronous processing has a larger processing capacity than that of other processing, and has a large number of calculation processing steps. Therefore, there is a possibility that the calculation cannot be performed by only one of the calculation units 11 and 21. Therefore, the synchronization process is divided into the first half process and the second half process. After the first calculation unit 11 performs the first half process, the second calculation unit 21 performs the second half process based on the first data calculated by the first half process. . By doing so, the electronic control unit 100 performs a synchronization process. In the present embodiment, the synchronization process is equally divided into the first half process and the second half process.

次に、図２に基づいて演算部１１，２１による演算処理を具体的に説明する。演算処理の始まりにおいて第１演算部１１は、第２演算部２１に同期信号を出力する。これにより第１カウント数と第２カウント数とが同一のタイミングにおいてともにゼロとなる。これが図２に示すタイミング同期処理に相当する。なお、このように第１カウント数と第２カウント数とが一致するため、以下においては特に断わらない限り、第１カウント数と第２カウント数とをまとめてカウント数と示す。 Next, the calculation processing by the calculation units 11 and 21 will be specifically described with reference to FIG. At the beginning of the calculation process, the first calculation unit 11 outputs a synchronization signal to the second calculation unit 21. Thereby, both the first count number and the second count number become zero at the same timing. This corresponds to the timing synchronization process shown in FIG. Since the first count number and the second count number coincide with each other as described above, the first count number and the second count number are collectively referred to as a count number unless otherwise specified.

カウント数が１になると、演算部１１，２１はともに他処理を行う。しかしながらカウント数が２になると、第１演算部１１は同期処理（前半処理）を開始する。この第１演算部１１による前半処理は、カウント数が４になるまで継続して行われる。第１演算部１１はカウント数が４に至り、前半処理が終了すると、前半処理によって算出した第１データを第２演算部２１に出力する（送受信処理）。そして第１演算部１１はカウント数が５から８（０）になるまで他処理を行う。 When the count number becomes 1, both the arithmetic units 11 and 21 perform other processing. However, when the count number becomes 2, the first calculation unit 11 starts the synchronization process (first half process). The first half processing by the first calculation unit 11 is continuously performed until the count number becomes four. When the first arithmetic unit 11 reaches the count number of 4 and the first half process is completed, the first arithmetic unit 11 outputs the first data calculated by the first half process to the second arithmetic unit 21 (transmission / reception process). The first calculation unit 11 performs other processing until the count number is changed from 5 to 8 (0).

これに対して第２演算部２１はカウント数が２になっても他処理を継続する。しかしながらカウント数４において第１演算部１１から第１データが送信されると、第２演算部２１は第１データを受信する（送受信処理）。そして第１データを受信し終えてカウント数５に至ると、第２演算部２１は同期処理（後半処理）を開始する。この第２演算部２１による後半処理は、カウント数が７になるまで継続して行われる。第２演算部２１はカウント数が７に至り、後半処理が終了すると、カウント数が７から８（０）になるまで他処理を行う。 On the other hand, the second calculation unit 21 continues other processing even when the count number becomes 2. However, when the first data is transmitted from the first calculation unit 11 at the count number 4, the second calculation unit 21 receives the first data (transmission / reception process). When the first data is received and the count number reaches 5, the second calculation unit 21 starts the synchronization process (second half process). The latter half processing by the second calculation unit 21 is continuously performed until the count number becomes 7. When the second calculation unit 21 reaches the count number of 7 and the latter half of the process is completed, the second calculation unit 21 performs other processes until the count number changes from 7 to 8 (0).

以上に示したように第１演算部１１が前半処理を終えるには、カウント数２分の時間（２ｍｓ）を要する。この前半処理にかかる時間が第１処理時間に相当する。また第２演算部２１が後半処理を終えるには、カウント数２分の時間（２ｍｓ）を要する。 As described above, it takes time (2 ms) for the count number of 2 for the first calculation unit 11 to finish the first half processing. The time required for the first half processing corresponds to the first processing time. In addition, it takes a time of 2 minutes (2 ms) for the second calculation unit 21 to finish the latter half of the processing.

また、第１演算部が前半処理を終了して第１データを算出した後、第２演算部が第１データを受信し終えるのにカウント数１分の時間（１ｍｓ）を要する。この第１データの受信にかかる時間が第２処理時間に相当する。また本実施形態では、この第１データの受信にかかる時間が第２所定時間にも相当する。 Further, after the first calculation unit finishes the first half process and calculates the first data, it takes a time of 1 minute (1 ms) for the second calculation unit to finish receiving the first data. The time taken to receive the first data corresponds to the second processing time. In the present embodiment, the time taken to receive the first data also corresponds to the second predetermined time.

図２に示すように第１演算部１１から第２演算部２１へと第１データが送信され始めるのはカウント数４の時である。そして第２演算部２１が第１データを受信し終えるのはカウント数５の時である。このため第２演算部２１は、予め後半処理をカウント数５において行うように設定されている。 As shown in FIG. 2, the first data starts to be transmitted from the first calculation unit 11 to the second calculation unit 21 when the count number is four. The second arithmetic unit 21 finishes receiving the first data when the count number is five. For this reason, the second calculation unit 21 is set in advance so that the latter half of the processing is performed at a count number of 5.

第１演算部１１が前半処理を開始してから第２演算部２１が第１データを受け取るまでにカウント数で３だけかかる。換言すれば、３ｍｓ要する。この第１演算部１１が前半処理を開始してから３ｍｓ要する時間が、第１所定時間に相当する。 It takes 3 in terms of the number of counts from when the first calculation unit 11 starts the first half process until the second calculation unit 21 receives the first data. In other words, it takes 3 ms. The time required for 3 ms after the first calculation unit 11 starts the first half processing corresponds to the first predetermined time.

なお、同期処理よりも優先順位の高い割り込み処理のために、第１演算部１１での前半処理の終了が遅れる場合がある。例えば図３に示すように第１演算部１１が前半処理を行っている最中に割り込み処理が発生すると、第１データの算出タイミングが遅延する。上記したように第２演算部２１がカウント数５において後半処理を開始する設定となっているにも関わらず、その後半処理を行うのに必要な第１データがカウント数５を超えても第２演算部２１にて受信し終わらなくなる。この場合、図３に示すように第２演算部２１は、後半処理を中止する。そして第２演算部２１は他処理を行う。 Note that the end of the first half process in the first calculation unit 11 may be delayed due to an interrupt process having a higher priority than the synchronous process. For example, as shown in FIG. 3, when an interrupt process occurs while the first calculation unit 11 is performing the first half process, the calculation timing of the first data is delayed. As described above, even if the second calculation unit 21 is set to start the latter half process at the count number 5, even if the first data necessary to perform the latter half process exceeds the count number 5, 2 The reception by the arithmetic unit 21 does not end. In this case, as shown in FIG. 3, the second calculation unit 21 stops the latter half process. Then, the second calculation unit 21 performs other processing.

次に、本実施形態に係る電子制御装置１００の作用効果を説明する。上記したように第２演算部２１は、第１演算部１１が同期処理を行っている間に他処理を行う。そのため第１演算部１１が同期処理を行っている間に第２演算部２１が待機状態となる構成と比べて、演算部１１，２１が並列して演算処理する時間（並列演算処理時間）の増大が抑制される。 Next, functions and effects of the electronic control apparatus 100 according to the present embodiment will be described. As described above, the second calculation unit 21 performs other processes while the first calculation unit 11 is performing the synchronization process. Therefore, as compared with the configuration in which the second calculation unit 21 is in a standby state while the first calculation unit 11 is performing the synchronization process, the time for the calculation units 11 and 21 to perform calculation processing in parallel (parallel calculation processing time) Increase is suppressed.

演算処理の始まりにおいて第１演算部１１は、第２演算部２１に同期信号を出力する。これにより第１カウント数と第２カウント数とが同一のタイミングにおいてともにゼロとなる。これによれば第１カウンタと第２カウンタのカウント数がずれていたとしても、それを補正することができる。これにより第１演算部１１と第２演算部２１との同期がずれることが抑制される。 At the beginning of the calculation process, the first calculation unit 11 outputs a synchronization signal to the second calculation unit 21. Thereby, both the first count number and the second count number become zero at the same timing. According to this, even if the count numbers of the first counter and the second counter are deviated, it can be corrected. Thereby, it is suppressed that the synchronization of the 1st calculating part 11 and the 2nd calculating part 21 shifts | deviates.

以上、本発明の好ましい実施形態について説明したが、本発明は上記した実施形態になんら制限されることなく、本発明の主旨を逸脱しない範囲において、種々変形して実施することが可能である。 The preferred embodiments of the present invention have been described above. However, the present invention is not limited to the above-described embodiments, and various modifications can be made without departing from the spirit of the present invention.

（第１の変形例）
本実施形態では第２演算部２１が同期処理開始タイミング（カウント数５）を超えても第１データを受信し終わらない場合、後半処理を中止する例を示した。しかしながら例えば図４に示すように第２演算部２１は、カウント数５を越えて第１データを受信し終わった後に後半処理を開始してもよい。これによれば割り込み処理などのために第２演算部２１における第１データの受信がカウント数５を超えたとしても、第２演算部２１において後半処理を行うことができる。 (First modification)
In the present embodiment, an example is shown in which the second half process is stopped when the second calculation unit 21 does not finish receiving the first data even after the synchronization process start timing (count number 5) is exceeded. However, for example, as shown in FIG. 4, the second calculation unit 21 may start the second half process after receiving the first data exceeding the count number 5. According to this, even if the reception of the first data in the second arithmetic unit 21 exceeds the count number 5 due to interrupt processing or the like, the second arithmetic unit 21 can perform the latter half process.

（第２の変形例）
本実施形態ではカウント数５において第２演算部２１が後半処理を行う例を示した。換言すれば、第２演算部２１において第１データを受信し終えることが期待されるタイミングで第２演算部２１が後半処理を行う例を示した。しかしながら第２演算部２１は第１データを受信し終わりを契機として、後半処理を行ってもよい。これによれば、第２演算部２１における後半処理タイミングをカウント数指定（時間指定）する構成とは異なり、第２演算部２１における第１データの受信が遅れたとしても、第２演算部２１において後半処理を行うことができる。 (Second modification)
In the present embodiment, an example in which the second calculation unit 21 performs the second half processing at the count number 5 is shown. In other words, an example has been shown in which the second calculation unit 21 performs the latter half process at a timing at which the second calculation unit 21 is expected to finish receiving the first data. However, the second calculation unit 21 may perform the latter half process when the first data is received and the end is received. According to this, unlike the configuration in which the second calculation unit 21 designates the second half processing timing by specifying the number of counts (time specification), even if reception of the first data in the second calculation unit 21 is delayed, the second calculation unit 21 The latter half of the process can be performed.

ただし、上記の第１の変形例、および、第２の変形例それぞれにおいて、第２演算部２１での後半処理の終了がカウント数０（８）を超えることが予想される場合、第２演算部２１は後半処理を中止する。換言すれば、同一周期内において後半処理を終了しえない場合、第２演算部２１は第１データを受信したとしても、後半処理を中止する。更に言い換えれば、第２演算部２１は第１データを受信し終わった時点における同一周期内において残された時間が後半処理を行う時間よりも短い場合、後半処理を中止する。本実施形態の場合、第２演算部２１が後半処理を行うのに必要なカウント数は２である。したがってより具体的に言えば、第２演算部２１はカウント数６を超えて第１データを受信し終わった場合、後半処理を中止する。 However, in each of the first modification and the second modification described above, if it is expected that the end of the second half processing in the second calculation unit 21 will exceed the count number 0 (8), the second calculation The unit 21 stops the latter half process. In other words, if the second half process cannot be completed within the same cycle, the second calculation unit 21 stops the second half process even if the first data is received. In other words, if the remaining time in the same cycle at the time when the first data is received is shorter than the time for performing the second half process, the second calculation unit 21 stops the second half process. In the case of the present embodiment, the number of counts required for the second arithmetic unit 21 to perform the latter half process is two. Therefore, more specifically, when the second calculation unit 21 has received the first data exceeding the count number 6, the second half processing is stopped.

（第３の変形例）
本実施形態ではカウント数５において第２演算部２１が後半処理を行う例を示した。換言すれば、第２演算部２１において第１データを受信し終えることが期待されるタイミングで第２演算部２１が後半処理を行う例を示した。しかしながらこれとは異なり、例えば図５に示すようにカウント数６において第２演算部２１が後半処理を行ってもよい。換言すれば、第２演算部２１において第１データを受信し終えることが期待されるタイミングよりも遅くに、第２演算部２１が後半処理を行ってもよい。これによれば割り込み処理などのために第２演算部２１における第１データの受信がカウント数５を超えたとしても、第２演算部２１において後半処理を行うことができる。 (Third Modification)
In the present embodiment, an example in which the second calculation unit 21 performs the second half processing at the count number 5 is shown. In other words, an example has been shown in which the second calculation unit 21 performs the latter half process at a timing at which the second calculation unit 21 is expected to finish receiving the first data. However, unlike this, for example, as shown in FIG. 5, the second calculation unit 21 may perform the latter half of the processing at the count number 6. In other words, the second calculation unit 21 may perform the second half processing later than the timing at which the second calculation unit 21 is expected to finish receiving the first data. According to this, even if the reception of the first data in the second arithmetic unit 21 exceeds the count number 5 due to interrupt processing or the like, the second arithmetic unit 21 can perform the latter half process.

なおこの第３の変形例の場合、第１演算部１１が前半処理を開始してから４ｍｓ要する時間が、第１所定時間に相当する。そして第１演算部１１が前半処理を終了してから２ｍｓ要する時間が第２所定時間に相当する。 In the case of the third modification, the time required for 4 ms after the first calculation unit 11 starts the first half processing corresponds to the first predetermined time. The time required for 2 ms after the first calculation unit 11 finishes the first half processing corresponds to the second predetermined time.

（第４の変形例）
本実施形態では演算処理の始まりにおいて第１演算部１１が第２演算部２１に同期信号を出力する例を示した。しかしながら図６に示すように、第１演算部１１が第１カウント数をキャンセルする毎に第２演算部２１に同期信号を出力してもよい。これによれば第１カウント数と第２カウント数とがずれたとしても、そのずれを周期的に補正することができる。これにより第１演算部１１と第２演算部２１との同期がずれることが抑制される。 (Fourth modification)
In the present embodiment, an example in which the first calculation unit 11 outputs a synchronization signal to the second calculation unit 21 at the start of the calculation process has been described. However, as shown in FIG. 6, a synchronization signal may be output to the second calculation unit 21 every time the first calculation unit 11 cancels the first count number. According to this, even if the first count number and the second count number deviate, the deviation can be periodically corrected. Thereby, it is suppressed that the synchronization of the 1st calculating part 11 and the 2nd calculating part 21 shifts | deviates.

なお、同期信号の入出力タイミングは、カウント数がゼロのときに限定されない。例えば第１カウント数が１の特に同期信号を入出力してもよい。この場合、第２演算部２１は第２カウント数を１に設定する。 Note that the input / output timing of the synchronization signal is not limited to when the count number is zero. For example, a synchronization signal with a first count number of 1 may be input / output. In this case, the second calculation unit 21 sets the second count number to 1.

（第５の変形例）
本実施形態では電子制御装置１００が、第１マイコン１０と第２マイコン２０、および、第１基本クロック部３０と第２基本クロック部４０を有する例を示した。しかしながらこれとは異なり、例えば図７に示すように電子制御装置１００が、第１マイコン１０と基本クロック部５０を有する構成を採用することもできる。なお図示しないが、この変形例においても電子制御装置１００は上記の構成要素の他に、入出力回路や電源回路などを有する。 (Fifth modification)
In this embodiment, the example which the electronic control apparatus 100 has the 1st microcomputer 10 and the 2nd microcomputer 20, and the 1st basic clock part 30 and the 2nd basic clock part 40 was shown. However, unlike this, for example, as shown in FIG. 7, the electronic control device 100 may employ a configuration including the first microcomputer 10 and the basic clock unit 50. Although not shown, the electronic control apparatus 100 also includes an input / output circuit, a power supply circuit, and the like in addition to the above-described constituent elements even in this modification.

この構成の場合、基本クロック部５０は水晶振動子を保有して基本クロック信号を生成し、それを第１マイコン１０に出力する。第１マイコン１０は、演算部１１，２１と共有メモリ６０を有する。演算部１１，２１は共有メモリ６０に記憶されたプログラムに基づいて演算処理を行う。第１演算部１１と第２演算部２１との間でのデータの送受信は共有メモリ６０を介して行われる。 In the case of this configuration, the basic clock unit 50 has a crystal resonator, generates a basic clock signal, and outputs it to the first microcomputer 10. The first microcomputer 10 includes calculation units 11 and 21 and a shared memory 60. The arithmetic units 11 and 21 perform arithmetic processing based on a program stored in the shared memory 60. Data transmission / reception between the first calculation unit 11 and the second calculation unit 21 is performed via the shared memory 60.

演算部１１，２１は基本クロック信号に基づいて、基本クロック信号よりも周波数の低いクロック信号を生成し、それをカウントする。そして演算部１１，２１はそのカウント数（第１カウント数、第２カウント数）に基づいて演算処理を行う。第１演算部１１から第２演算部２１へ同期信号が出力され、この同期信号に基づいて第１演算部１１と第２演算部２１とが演算処理を同期して並列に行う。 The arithmetic units 11 and 21 generate a clock signal having a frequency lower than that of the basic clock signal based on the basic clock signal, and count it. The calculation units 11 and 21 perform calculation processing based on the count numbers (first count number and second count number). A synchronization signal is output from the first calculation unit 11 to the second calculation unit 21, and based on this synchronization signal, the first calculation unit 11 and the second calculation unit 21 perform calculation processing in parallel in synchronization.

（その他の変形例）
本実施形態に係る電子制御装置１００はエンジンＥＣＵである例を示した。しかしながら電子制御装置１００としては上記例に限定されず、例えばハイブリッドＥＣＵやバッテリＥＣＵなどを採用することができる。より広く言えば、電子制御装置１００としては、２つ以上の演算部を有し、これらが同期して並列演算処理を行うものであれば、適宜採用することができる。 (Other variations)
An example in which the electronic control device 100 according to the present embodiment is an engine ECU is shown. However, the electronic control device 100 is not limited to the above example, and for example, a hybrid ECU or a battery ECU can be employed. More broadly, the electronic control device 100 can be appropriately adopted as long as it has two or more arithmetic units and performs parallel arithmetic processing synchronously.

本実施形態では電子制御装置１００が２つのマイコン１０，２０を有する例を示した。しかしながら電子制御装置１００が有するマイコン１０，２０の数としては上記例に限定されない。例えば第５の変形例で示したように電子制御装置１００が１つの第１マイコン１０を有してもよいし、電子制御装置１００が３つ以上のマイコンを有してもよい。電子制御装置１００は演算処理するための演算部を少なくとも２つ有していれば良い。 In this embodiment, the example which the electronic control apparatus 100 has the two microcomputers 10 and 20 was shown. However, the number of the microcomputers 10 and 20 included in the electronic control device 100 is not limited to the above example. For example, as shown in the fifth modification, the electronic control device 100 may have one first microcomputer 10, or the electronic control device 100 may have three or more microcomputers. The electronic control device 100 only needs to have at least two arithmetic units for performing arithmetic processing.

本実施形態では演算部１１，２１が、ソフト的に基本クロック信号に基づいてクロック信号を生成し、クロック信号の数をカウントする例を示した。しかしながらこれとは異なり、図示しないが、電子制御装置１００が演算部１１，２１の他に、基本クロック信号に基づいてクロック信号を生成するクロック部と、クロック信号の数をカウントするカウンタと、をハード的に有してもよい。 In the present embodiment, an example is shown in which the calculation units 11 and 21 generate a clock signal based on the basic clock signal in software and count the number of clock signals. However, unlike this, although not shown, the electronic control unit 100 includes, in addition to the arithmetic units 11 and 21, a clock unit that generates a clock signal based on a basic clock signal, and a counter that counts the number of clock signals. You may have it hard.

本実施形態では第１基本クロック信号と第２基本クロック信号の周波数が互いに同一である例を示した。しかしながら第１基本クロック信号と第２基本クロック信号の周波数は異なっていてもよい。 In the present embodiment, an example in which the frequencies of the first basic clock signal and the second basic clock signal are the same is shown. However, the frequencies of the first basic clock signal and the second basic clock signal may be different.

本実施形態では第１クロック信号と第２クロック信号の周波数が互いに同一である例を示した。しかしながら第１クロック信号と第２クロック信号の周波数は異なっていてもよい。 In the present embodiment, an example in which the frequencies of the first clock signal and the second clock signal are the same is shown. However, the frequencies of the first clock signal and the second clock signal may be different.

本実施形態では第１クロック信号と第２クロック信号のパルス幅が１ｍｓに相当する例を示した。しかしながらパルス幅としては上記例に限定されず、例えば０．５ｍｓでもよい。 In the present embodiment, an example in which the pulse widths of the first clock signal and the second clock signal correspond to 1 ms is shown. However, the pulse width is not limited to the above example, and may be 0.5 ms, for example.

本実施形態では演算部１１，２１がカウント数を０から８までカウントするとキャンセルすることを繰り返す例を示した。しかしながら、例えば演算部１１，２１がカウント数を０から４までカウントするとキャンセルすることを繰り返してもよい。また演算部１１，２１がカウント数を０から１６までカウントするとキャンセルすることを繰り返してもよい。 In the present embodiment, an example is shown in which the calculation units 11 and 21 repeatedly cancel when the count number is counted from 0 to 8. However, for example, when the arithmetic units 11 and 21 count the count number from 0 to 4, cancellation may be repeated. Moreover, you may repeat canceling, if the calculating parts 11 and 21 count the number of counts from 0 to 16.

本実施形態では演算部１１，２１の処理能力が互いに等しい例を示した。しかしながら演算部１１，２１の処理能力は互いに異なっていてもよい。 In the present embodiment, the processing units 11 and 21 have the same processing capability. However, the processing capabilities of the arithmetic units 11 and 21 may be different from each other.

本実施形態では同期処理を前半処理と後半処理とに等分する例を示した。しかしながら同期処理を等分しなくともよい。例えば２つの演算部１１，２１の処理能力に差がある場合、同期処理が早く効率よく終わるように、前半処理と後半処理の分ける割合を決定してもよい。例えば演算部１１，２１の処理能力比が１：２の場合、前半処理と後半処理とを１：２に分ける。 In the present embodiment, an example is shown in which the synchronization process is equally divided into the first half process and the second half process. However, the synchronization process need not be equally divided. For example, when there is a difference between the processing capabilities of the two arithmetic units 11 and 21, the division ratio between the first half process and the second half process may be determined so that the synchronization process ends quickly and efficiently. For example, when the processing capability ratio of the arithmetic units 11 and 21 is 1: 2, the first half process and the second half process are divided into 1: 2.

１０…第１マイコン
１１…第１演算部
２０…第２マイコン
２１…第２演算部
１００…電子制御装置 DESCRIPTION OF SYMBOLS 10 ... 1st microcomputer 11 ... 1st calculating part 20 ... 2nd microcomputer 21 ... 2nd calculating part 100 ... Electronic controller

Claims

一定周期で演算処理を同期して並列に行う複数の演算部（１１，２１）を有し、
前記演算処理として、処理順序に依存する同期処理と、前記処理順序に依存しない他処理と、があり、
複数の前記演算部の内の２つを第１演算部（１１）および第２演算部（２１）とすると、
前記第１演算部は前記同期処理を行って第１データを算出し、
前記第２演算部は前記第１演算部が前記第１データを算出している間に前記他処理を行い、前記第１データに基づいて前記同期処理を行う電子制御装置。 It has a plurality of calculation units (11, 21) that perform calculation processing in parallel in a constant cycle,
As the arithmetic processing, there is a synchronous processing that depends on the processing order, and other processing that does not depend on the processing order,
When two of the plurality of calculation units are a first calculation unit (11) and a second calculation unit (21),
The first calculation unit performs the synchronization process to calculate first data,
The second control unit is an electronic control device that performs the other processing while the first calculation unit is calculating the first data, and performs the synchronization processing based on the first data.

前記第２演算部は、前記第１演算部が前記第１データを算出し始めてから前記第１演算部から前記第１データを受け取るのに要する第１処理時間以上の第１所定時間が経過した後、前記同期処理を行う請求項１に記載の電子制御装置。 The second calculation unit has passed a first predetermined time longer than a first processing time required to receive the first data from the first calculation unit after the first calculation unit has started to calculate the first data. The electronic control device according to claim 1, wherein the synchronization process is performed later.

前記第２演算部は、前記第１演算部が前記第１データを算出し始めてから前記第１所定時間経過した時点において前記第１データを前記第１演算部から受け取っていない場合、前記同期処理を中止する請求項２に記載の電子制御装置。 When the first predetermined time has elapsed after the first calculation unit starts calculating the first data, the second calculation unit receives the first data from the first calculation unit. The electronic control device according to claim 2, which stops the operation.

前記第２演算部は、前記第１演算部が前記第１データを算出し始めてから前記第１所定時間経過した時点において前記第１データを前記第１演算部から受け取っていない場合、前記第１データを受け取るまで前記他処理を行い、前記第１データを受け取ると前記同期処理を行う請求項２に記載の電子制御装置。 If the first calculation unit has not received the first data from the first calculation unit when the first predetermined time has elapsed since the first calculation unit started calculating the first data, The electronic control device according to claim 2, wherein the other processing is performed until data is received, and the synchronization processing is performed when the first data is received.

前記第２演算部は、前記第１演算部が前記第１データを算出した後、前記第１演算部から前記第１データを受け取るのに要する第２処理時間以上の第２所定時間が経過した後、前記同期処理を行う請求項１に記載の電子制御装置。 In the second calculation unit, after the first calculation unit calculates the first data, a second predetermined time equal to or longer than a second processing time required to receive the first data from the first calculation unit has elapsed. The electronic control device according to claim 1, wherein the synchronization process is performed later.

前記第２演算部は、前記第１演算部から前記第１データを受け取った後、前記同期処理を行う請求項１に記載の電子制御装置。 The electronic control device according to claim 1, wherein the second calculation unit performs the synchronization processing after receiving the first data from the first calculation unit.

第１基本クロック信号を生成して出力する第１基本クロック部（３０）、および、第２基本クロック信号を生成して出力する第２基本クロック部（４０）を有し、
前記第１演算部は前記第１基本クロック信号よりも周波数の低い第１クロック信号を生成して前記第１クロック信号に含まれるパルスの数をカウントし、
前記第２演算部は前記第２基本クロック信号よりも周波数の低い第２クロック信号を生成して前記第２クロック信号に含まれるパルスの数をカウントし、
前記第１演算部は、前記第１クロック信号に含まれるパルスのカウント数に前記第２クロック信号に含まれるパルスのカウント数を一致させる同期信号を前記第２演算部に出力する請求項１〜６いずれか１項に記載の電子制御装置。 A first basic clock unit (30) for generating and outputting a first basic clock signal; and a second basic clock unit (40) for generating and outputting a second basic clock signal;
The first arithmetic unit generates a first clock signal having a frequency lower than that of the first basic clock signal and counts the number of pulses included in the first clock signal.
The second arithmetic unit generates a second clock signal having a frequency lower than that of the second basic clock signal, and counts the number of pulses included in the second clock signal.
The first calculation unit outputs to the second calculation unit a synchronization signal that makes the pulse count included in the second clock signal coincide with the pulse count included in the first clock signal. 6. The electronic control device according to any one of claims 6.

基本クロック信号を生成して出力する基本クロック部（５０）を有し、
前記第１演算部は前記基本クロック信号よりも周波数の低い第１クロック信号を生成して前記第１クロック信号に含まれるパルスの数をカウントし、
前記第２演算部は前記基本クロック信号よりも周波数の低い第２クロック信号を生成して前記第２クロック信号に含まれるパルスの数をカウントし、
前記第１演算部は、前記第１クロック信号に含まれるパルスのカウント数に前記第２クロック信号に含まれるパルスのカウント数を一致させる同期信号を前記第２演算部に出力する請求項１〜６いずれか１項に記載の電子制御装置。 A basic clock unit (50) for generating and outputting a basic clock signal;
The first arithmetic unit generates a first clock signal having a frequency lower than that of the basic clock signal, and counts the number of pulses included in the first clock signal.
The second arithmetic unit generates a second clock signal having a frequency lower than that of the basic clock signal, and counts the number of pulses included in the second clock signal,
The first calculation unit outputs to the second calculation unit a synchronization signal that makes the pulse count included in the second clock signal coincide with the pulse count included in the first clock signal. 6. The electronic control device according to any one of claims 6.

前記第１演算部は、前記一定周期を前記第１クロック信号のカウント数によって計測するとともに前記一定周期経過毎に前記第１クロック信号のカウント数をキャンセルし、
前記第２演算部は、前記一定周期を前記第２クロック信号のカウント数によって計測するとともに前記一定周期経過毎に前記第２クロック信号のカウント数をキャンセルし、
前記第１演算部は、前記一定周期経過毎に前記第２演算部に前記同期信号を出力する請求項７または請求項８に記載の電子制御装置。 The first calculation unit measures the fixed period based on the count number of the first clock signal and cancels the count number of the first clock signal every time the fixed period elapses.
The second arithmetic unit measures the fixed period based on the count number of the second clock signal and cancels the count number of the second clock signal every time the fixed period elapses.
The electronic control device according to claim 7 or 8, wherein the first calculation unit outputs the synchronization signal to the second calculation unit every time the fixed period elapses.