JP2016111069A - パッケージ基板 - Google Patents
パッケージ基板 Download PDFInfo
- Publication number
- JP2016111069A JP2016111069A JP2014244556A JP2014244556A JP2016111069A JP 2016111069 A JP2016111069 A JP 2016111069A JP 2014244556 A JP2014244556 A JP 2014244556A JP 2014244556 A JP2014244556 A JP 2014244556A JP 2016111069 A JP2016111069 A JP 2016111069A
- Authority
- JP
- Japan
- Prior art keywords
- layer
- conductor
- conductor layer
- resin insulation
- insulation layer
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
Images
Classifications
-
- H—ELECTRICITY
- H05—ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
- H05K—PRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
- H05K1/00—Printed circuits
- H05K1/02—Details
- H05K1/0296—Conductive pattern lay-out details not covered by sub groups H05K1/02 - H05K1/0295
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L23/00—Details of semiconductor or other solid state devices
- H01L23/52—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames
- H01L23/538—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames the interconnection structure between a plurality of semiconductor chips being formed on, or in, insulating substrates
- H01L23/5383—Multilayer substrates
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L23/00—Details of semiconductor or other solid state devices
- H01L23/52—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames
- H01L23/538—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames the interconnection structure between a plurality of semiconductor chips being formed on, or in, insulating substrates
- H01L23/5384—Conductive vias through the substrate with or without pins, e.g. buried coaxial conductors
-
- H—ELECTRICITY
- H05—ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
- H05K—PRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
- H05K3/00—Apparatus or processes for manufacturing printed circuits
- H05K3/46—Manufacturing multilayer circuits
- H05K3/4644—Manufacturing multilayer circuits by building the multilayer layer by layer, i.e. build-up multilayer circuits
- H05K3/4661—Adding a circuit layer by direct wet plating, e.g. electroless plating; insulating materials adapted therefor
-
- H—ELECTRICITY
- H05—ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
- H05K—PRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
- H05K3/00—Apparatus or processes for manufacturing printed circuits
- H05K3/46—Manufacturing multilayer circuits
- H05K3/4644—Manufacturing multilayer circuits by building the multilayer layer by layer, i.e. build-up multilayer circuits
- H05K3/4682—Manufacture of core-less build-up multilayer circuits on a temporary carrier or on a metal foil
-
- H—ELECTRICITY
- H05—ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
- H05K—PRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
- H05K3/00—Apparatus or processes for manufacturing printed circuits
- H05K3/46—Manufacturing multilayer circuits
- H05K3/4688—Composite multilayer circuits, i.e. comprising insulating layers having different properties
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L2224/10—Bump connectors; Manufacturing methods related thereto
- H01L2224/15—Structure, shape, material or disposition of the bump connectors after the connecting process
- H01L2224/16—Structure, shape, material or disposition of the bump connectors after the connecting process of an individual bump connector
- H01L2224/161—Disposition
- H01L2224/16151—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
- H01L2224/16221—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
- H01L2224/16225—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation
- H01L2224/16227—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation the bump connector connecting to a bond pad of the item
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L2224/26—Layer connectors, e.g. plate connectors, solder or adhesive layers; Manufacturing methods related thereto
- H01L2224/31—Structure, shape, material or disposition of the layer connectors after the connecting process
- H01L2224/32—Structure, shape, material or disposition of the layer connectors after the connecting process of an individual layer connector
- H01L2224/321—Disposition
- H01L2224/32151—Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
- H01L2224/32221—Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
- H01L2224/32225—Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/73—Means for bonding being of different types provided for in two or more of groups H01L2224/10, H01L2224/18, H01L2224/26, H01L2224/34, H01L2224/42, H01L2224/50, H01L2224/63, H01L2224/71
- H01L2224/732—Location after the connecting process
- H01L2224/73201—Location after the connecting process on the same surface
- H01L2224/73203—Bump and layer connectors
- H01L2224/73204—Bump and layer connectors the bump connector being embedded into the layer connector
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L23/00—Details of semiconductor or other solid state devices
- H01L23/12—Mountings, e.g. non-detachable insulating substrates
- H01L23/14—Mountings, e.g. non-detachable insulating substrates characterised by the material or its electrical properties
- H01L23/145—Organic substrates, e.g. plastic
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L23/00—Details of semiconductor or other solid state devices
- H01L23/52—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames
- H01L23/538—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames the interconnection structure between a plurality of semiconductor chips being formed on, or in, insulating substrates
- H01L23/5386—Geometry or layout of the interconnection structure
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
- H01L2924/15—Details of package parts other than the semiconductor or other solid state devices to be connected
- H01L2924/151—Die mounting substrate
- H01L2924/1517—Multilayer substrate
- H01L2924/15192—Resurf arrangement of the internal vias
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
- H01L2924/15—Details of package parts other than the semiconductor or other solid state devices to be connected
- H01L2924/151—Die mounting substrate
- H01L2924/153—Connection portion
- H01L2924/1531—Connection portion the connection portion being formed only on the surface of the substrate opposite to the die mounting surface
- H01L2924/15311—Connection portion the connection portion being formed only on the surface of the substrate opposite to the die mounting surface being a ball array, e.g. BGA
-
- H—ELECTRICITY
- H05—ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
- H05K—PRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
- H05K1/00—Printed circuits
- H05K1/02—Details
- H05K1/0213—Electrical arrangements not otherwise provided for
- H05K1/0237—High frequency adaptations
- H05K1/0243—Printed circuits associated with mounted high frequency components
-
- H—ELECTRICITY
- H05—ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
- H05K—PRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
- H05K3/00—Apparatus or processes for manufacturing printed circuits
- H05K3/10—Apparatus or processes for manufacturing printed circuits in which conductive material is applied to the insulating support in such a manner as to form the desired conductive pattern
- H05K3/108—Apparatus or processes for manufacturing printed circuits in which conductive material is applied to the insulating support in such a manner as to form the desired conductive pattern by semi-additive methods; masks therefor
Landscapes
- Engineering & Computer Science (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Manufacturing & Machinery (AREA)
- Physics & Mathematics (AREA)
- Condensed Matter Physics & Semiconductors (AREA)
- General Physics & Mathematics (AREA)
- Computer Hardware Design (AREA)
- Power Engineering (AREA)
- Production Of Multi-Layered Print Wiring Board (AREA)
Abstract
【課題】 データ伝送のための配線層の配線密度を高め、信号伝送量を大きくすることができるパッケージ基板を提供する。【解決手段】 第2導体層34Fは、第2樹脂絶縁層20Fに埋設され、上面のみ第2樹脂絶縁層20Fから露出している。第2導体層34Fの側面、上面には粗化層が設けられていない。このため、気泡を残すこと無く第1樹脂絶縁層を第2導体層34F間のスペースに充填させることができる。このため、第2導体層34Fの配線密度を高めても、絶縁信頼性が低下し難く、信号伝送量を大きくすることができる。【選択図】 図1
Description
本発明は、複数の電子部品を搭載するパッケージ基板に関する。
特許文献1の配線基板で、全ての導体層は、下側の樹脂絶縁層から露出すると共に、上側の樹脂絶縁層との密着性を高めるため、粗化層が設けられている。
特許文献1は、導体層に粗化層が設けられているため、配線間の絶縁距離を7.5μm以下にすると、配線間を樹脂絶縁層で完全に埋めることが難しくなり、気泡が残って絶縁信頼性が低下する。特許文献1では、配線層の配線密度を高め、信号伝送量を大きくすることは難しいと推察される。
本発明の目的は、データ伝送のための配線層の配線密度を高め、信号伝送量を大きくすることができるパッケージ基板を提供することである。
本発明は、第1面と第2面を有する第1樹脂絶縁層と、前記第1樹脂絶縁層の第1面上に2つの電子部品を搭載するための実装面と、前記第1樹脂絶縁層の第1面上に形成されている第1導体層と、前記第1樹脂絶縁層の第2面上に形成されている第2導体層と、前記第1導体層と前記第2導体層を接続する第1ビア導体と、前記第1樹脂絶縁層の第2面上に形成されている第2樹脂絶縁層と、前記第2樹脂絶縁層上に形成されている第3導体層と、前記第2導体層と前記第3導体層を接続する第2ビア導体を有する。そして、前記第2導体層は2つの電子部品間を接続するデータ伝送の為の専用の配線層を含み前記専用の配線層は前記第2樹脂絶縁層内に埋め込まれている。
[第1実施形態]
図7(A)は、本発明の第1実施形態に係るパッケージ基板の実装面MFFを示している。図7(B)は、第1実施形態の応用例の平面図を示していて、第1実施形態のパッケージ基板に電子部品が実装されている。
図7(A)に示されるようにパッケージ基板の実装面MFFの中心部にロジックIC等の第1電子部品を搭載するための実装領域77Lが形成されている。実装領域77Lに第1電子部品を搭載するための一次パッド73Ffが格子状に形成されている。複数の一次パッド73Ffで一次パッド群が形成されている。一次パッド上に第1電子部品を実装するための半田バンプが形成される。実装領域77Lの外にメモリなどの第2電子部品を搭載するための実装領域77Mが形成される。図7(A)では、実装領域77Lの周りに実装領域77Mが4箇所形成されている。各実装領域77Mに第2電子部品を搭載するための二次パッド73Fsが格子状に形成されている。複数の二次パッドで二次パッド群が形成されている。二次パッド上に第2電子部品を実装するための半田バンプが形成される。図7(B)では、実装領域77Lの半田バンプにロジックIC110Lが実装され、実装領域77Mの半田バンプにメモリ110Mが実装されている。
図7(A)は、本発明の第1実施形態に係るパッケージ基板の実装面MFFを示している。図7(B)は、第1実施形態の応用例の平面図を示していて、第1実施形態のパッケージ基板に電子部品が実装されている。
図7(A)に示されるようにパッケージ基板の実装面MFFの中心部にロジックIC等の第1電子部品を搭載するための実装領域77Lが形成されている。実装領域77Lに第1電子部品を搭載するための一次パッド73Ffが格子状に形成されている。複数の一次パッド73Ffで一次パッド群が形成されている。一次パッド上に第1電子部品を実装するための半田バンプが形成される。実装領域77Lの外にメモリなどの第2電子部品を搭載するための実装領域77Mが形成される。図7(A)では、実装領域77Lの周りに実装領域77Mが4箇所形成されている。各実装領域77Mに第2電子部品を搭載するための二次パッド73Fsが格子状に形成されている。複数の二次パッドで二次パッド群が形成されている。二次パッド上に第2電子部品を実装するための半田バンプが形成される。図7(B)では、実装領域77Lの半田バンプにロジックIC110Lが実装され、実装領域77Mの半田バンプにメモリ110Mが実装されている。
図7(A)に示されている線分Z1−Z1間の第1実施形態のパッケージ基板の断面が図1に示されている。図7(B)に示されている線分Z2−Z2間の第1実施形態の応用例の断面が図2に示されている。一次パッド73Ff上に第1電子部品110Lを実装するための半田バンプ76Ffが形成される。二次パッド73Fs上に第2電子部品110Mを実装するための半田バンプ76Fsが形成される。
図1に示されるように、第1実施形態のパッケージ基板は、電子部品を搭載するためのパッドを含む第1導体層58Fを有する。さらに、パッケージ基板は、第1導体層58Fを支える上側の第1樹脂絶縁層50Fを有している。上側の第1樹脂絶縁層50Fは、上側の第1面FFと下側の第2面SSとを備える。
第1実施形態では、上側の第1樹脂絶縁層50Fに一次パッド73Ffと接続する一次ビア導体60Ffと二次パッド73Fsと接続する二次ビア導体60Fsが形成されている。第1ビア導体は一次パッドの直下に形成されていることが好ましい。第2ビア導体は二次パッドの直下に形成されていることが好ましい。
上側の第1樹脂絶縁層50Fの下に複数の第2導体回路を含む第2導体層34Fが形成されている。第2導体回路により一次パッドと二次パッドは接続される。つまり、第1電子部品と第2電子部品間の信号などのやり取りは第2導体層を介して行われる。第2導体層34Fは第1電子部品と第2電子部品間のデータ伝送のための専用の配線層として機能する。最外の樹脂絶縁層(第1樹脂絶縁層)50Fの直下に第2導体層34Fが配置されると、電子部品と専用の配線層間の距離が短くなるため好ましい。第2導体回路はストリップライン、もしくは、マイクロストリップラインであることが、電気特性を高めるため望ましい。信号線がストリップラインの場合、信号線(第2導体層)は最外の導体層(第1導体層58F)と第3導体層34Cで挟まれる。
上側の第1樹脂絶縁層50Fの下に複数の第2導体回路を含む第2導体層34Fが形成されている。第2導体回路により一次パッドと二次パッドは接続される。つまり、第1電子部品と第2電子部品間の信号などのやり取りは第2導体層を介して行われる。第2導体層34Fは第1電子部品と第2電子部品間のデータ伝送のための専用の配線層として機能する。最外の樹脂絶縁層(第1樹脂絶縁層)50Fの直下に第2導体層34Fが配置されると、電子部品と専用の配線層間の距離が短くなるため好ましい。第2導体回路はストリップライン、もしくは、マイクロストリップラインであることが、電気特性を高めるため望ましい。信号線がストリップラインの場合、信号線(第2導体層)は最外の導体層(第1導体層58F)と第3導体層34Cで挟まれる。
第1樹脂絶縁層と第2導体層(専用の配線層)の下に第2樹脂絶縁層20Fが形成されている。第2樹脂絶縁層20Fの下に第3導体層34Cが形成されている。電子部品への電源の供給などは第3導体層34Cを介して行われる。そのため、一次パッドや二次パッドは中央導体層と繋がっているパッドを含んでいる。中央導体層と繋がっているパッドと中央導体層の接続は第1ビア導体60F、第2ビア導体36Fを介して行われる。
図1に示されるパッケージ基板10は、第2樹脂絶縁層20F、樹脂絶縁層20Sから成る中間基板30を有する。中間基板30は、主面(F)とその主面と反対側の副面(S)とを有する。中間基板の主面側に上述された第2導体層34Fと、副面側に導体層34Sが形成されている。第2導体層34Fと導体層34Sとは、第2樹脂絶縁層20Fに形成された第2ビア導体36Fと、第3導体層34Cと、樹脂絶縁層20Sに形成されたビア導体36Sとを介して接続される。
中間基板30の副面S上に下側の樹脂絶縁層50Sが形成されている。下側の樹脂絶縁層50S上に最下の導体層58Sが形成されている。中間基板上の導体層34Sと最下の導体層58Sとはビア導体60Sを介して接続されている。
上側の第1樹脂絶縁層50F上に開口71Fを有するソルダーレジスト層70Fが形成され、下側の樹脂絶縁層50S上に開口71Sを有するソルダーレジスト層70Sが形成されている。上側の第1樹脂絶縁層50F上のソルダーレジスト層70Fの開口71Fにより一次パッド73Ffや二次パッド73Fsが露出する。一次パッド73Ff上に(第1半田バンプ)半田バンプ76Ffが形成され、二次パッド73Fs上に半田バンプ(第2半田バンプ)76Fsが形成される。第1半田バンプの融点と第2半田バンプの融点は異なることが好ましい。実装歩留まりや接続信頼性が向上する。また、電子部品の交換が容易となる。第1樹脂絶縁層50F上のソルダーレジスト層70Fの表面が電子部品を搭載するための実装面MFFを構成する。下側の樹脂絶縁層50S上のソルダーレジスト層70Sの開口71Sにより露出しているパッド73S上にマザーボードと接続するための半田バンプ(第3半田バンプ)76Sが形成される。パッド73Ff、73Fs、73S上にNi/Au又はNi/Pd/Auなどの金属膜72が形成されている。図2及び図7(B)に示されるように、ICチップ実装用の半田バンプ76FfにICチップ110Lが実装され、メモリ実装用の半田バンプ76Fsにメモリ110Mが実装されている。半田バンプ76Sを介してパッケージ基板10はマザーボードに搭載される。第1半田バンプの融点と第2半田バンプの融点と第3半田バンプの融点はそれぞれ異なることが好ましい。実装歩留まりや接続信頼性が高い。
図8は、専用の配線層(第2導体層)34Fの一部を示す平面図である。図8は、図1中のX1−X1横断面に相当する。図中で丸く描かれている導体はパッドである。左側に描かれているパッドは一次ビア導体パッド34Ffであり、右側に描かれているパッドは二次ビア導体パッド34Fsである。一次ビア導体パッド上に一次ビア導体60Ffが形成され、二次ビア導体パッド上に二次ビア導体60Fsが形成される。第2導体層34Fは一次ビア導体パッド34Ffと二次ビア導体パッド34Fsとを接続する第2導体回路34Flを有する。第1実施形態のパッケージ基板では、ロジックチップなどの第1電子部品とメモリチップなどの第2電子部品間のデータ伝送が、主として第2導体層34Fを介して行われる。
第1実施形態のパッケージ基板では、上側の第1樹脂絶縁層50Fの直下に専用の配線層が形成されているので、電子部品間の配線距離が短くなる。電子部品間の信号伝送速度を高くすることができる。第1実施形態のパッケージ基板が専用の配線層を有するので、各信号線の電気特性が近似する。バイト単位の信号の伝送時間が均一化する。伝送速度が速くても信号が適性に伝送される。情報量が増えても処理が遅くならない。
一般的に、1つの信号線(1つの第2導体回路)で1ビットのデータが送られる。そして、パソコンなどの電子機器で扱われる命令やデータは1バイト(8ビット)で構成されている。各信号線で幅や厚みが異なると、信号線間で伝送速度などの電気特性が異なる。そのため、バイト単位の信号の伝送時間に差が生じると推察される。信号が適切に処理されないことや処理時間が長くなることが予想される。1バイト内のビット間で伝送時間に差が生じると予想される。また、信号線の幅や厚みのバラツキで伝送速度の遅い信号線が存在すると考えられる。その信号線に起因して処理が遅くなると予想される。
第1実施形態は専用の配線層を有する。そのため、信号線を含む導体層(専用の配線層)が形成されるとき、信号線の幅や厚みに合わせて製造条件などが設定される。従って、第1実施形態によれば、信号線の幅や厚みのバラツキが小さくなる。各信号線の伝送速度がほぼ同じになる。信号が適切に処理される。情報量が多くても処理が遅くならない。
図1中に示されるように、第2導体層34Fは、第2樹脂絶縁層20Fに埋設され、上面のみ第2樹脂絶縁層20Fから露出している。即ち、第2導体層34Fの側面は、第2樹脂絶縁層20Fに埋設されている。図9(B)は第2樹脂絶縁層に埋設される前の第3導体層34Cを示している。第3導体層34Cには粗化層35が設けられている。図9(A)は第1樹脂絶縁層に埋設される前の第2導体層34Fを示している。第2導体層34Fの側面、上面には粗化層が設けられていない。第2導体層34Fのライン幅L1、スペース幅S1;L1/S1は、7.5/7.5μm以下、最もファインなものでL1/S1は、それぞれ3/3μmに設定される。3μmのスペース幅であっても、粗化層が設けれていないため、第1樹脂絶縁層を気泡を残すこと無く該スペース間に充填させることができる。このため、第2導体層34Fの配線密度を高めても、絶縁信頼性が低下し難く、信号伝送量を大きくすることができる。第2導体層34Fの第2面と第2導体層の側面のRa(算術平均粗さ)は0.02〜0.18μmである。さらに好ましくは、Raは0.1μmである。第2導体層の第1面のRaは0.35〜0.51μmである。さらに好ましくは、Raは0.43μmである。
専用の配線層34Fの導体回路(第2導体層)の厚みt2は、第1導体層58Fの厚みt1や第3導体層34Cの厚みt3より薄い。第1導体層58Fの厚みt1と第3導体層34Cの厚みt3は略同じである。第2導体層34Fの厚みt2は第1導体層58Fの厚みの1/2以下であり、2〜8μmである。第1導体層58Fの厚みt1、第3導体層34Cの厚みt3は12〜18μmである。これにより、専用の配線層に微細な導体回路を形成することができる。パッケージ基板に高機能な電子部品が搭載される。なお、第1樹脂絶縁層20Fの導体層間の絶縁距離f1は10〜30μmであり、第2樹脂絶縁層20Fの導体層間の絶縁距離f2は25〜45μmである。
[第1実施形態のパッケージ基板の製造方法]
第1実施形態のパッケージ基板10の製造方法が図3〜図6に示される。
両面にキャリア銅箔14が積層された樹脂基板12が準備され、キャリア銅箔14上に極薄銅箔16が張られた支持板12zが用意される(図3(A))。
支持板12zの極薄銅箔16上に所定パターンのめっきレジスト22が形成される(図3(B))。めっきレジストの非形成部分に電解銅めっきにより電解銅めっき膜24が形成される(図3(C))。
第1実施形態のパッケージ基板10の製造方法が図3〜図6に示される。
両面にキャリア銅箔14が積層された樹脂基板12が準備され、キャリア銅箔14上に極薄銅箔16が張られた支持板12zが用意される(図3(A))。
支持板12zの極薄銅箔16上に所定パターンのめっきレジスト22が形成される(図3(B))。めっきレジストの非形成部分に電解銅めっきにより電解銅めっき膜24が形成される(図3(C))。
めっきレジストが剥離され、電解銅めっき膜24から成る第2導体層34Fが形成される(図3(D))。図9(A)は図3(D)中のY1−Y1縦断面を示す。第2導体層34Fのライン幅L1、スペース幅S1;L1/S1は、それぞれ7.5/7.5μm以下、最もファインなものでL1/S1は、それぞれ3/3μmに設定される。第1電子部品と第2電子部品間のデータ伝送のための専用の配線層である第2導体層34Fは、ファインピッチで形成されるため、粗化層は設けられない。粗化層の代わりに、例えば、特開2001−203462号に開示されるトリアジン化合物が第2導体層34Fの表面に形成され、或いは、メック社製のGTプロセスで第2導体層34Fの表面が処理される。ここでは、特殊な表面処理を施したが、通常のセミアディティブ法と同じように導体表面を粗化してから樹脂絶縁層を形成しても良い。。
第2導体層34Fの設けられた支持板12z上に第2樹脂絶縁層20Fが形成される(図3(E))。第2樹脂絶縁層20Fは、樹脂と補強材で形成されていて、その補強材として例えばガラスクロス、アラミド繊維、ガラス繊維などが挙げられる。樹脂としてエポキシ樹脂、BT(ビスマレイミドトリアジン)樹脂などが挙げられる。上述した第2導体層34Fの表面の処理により、第2導体層34Fと第2樹脂絶縁層20Fとの密着性が改善される。
CO2ガスレーザにて樹脂絶縁層20Fに第2導体層34Fに至るビア導体用の開口21が形成される(図4(A))。
樹脂絶縁層20F上と開口21の内壁に無電解銅めっき膜26が形成される(図4(B))。
無電解銅めっき膜52上にめっきレジスト28が形成される(図4(C))。
めっきレジスト28から露出する無電解銅めっき膜26上に、電解銅めっき膜32が形成される。この時、開口21は電解銅めっき膜32で充填される。第2ビア導体36Fが形成される(図4(D))。
めっきレジスト28が除去される。電解銅めっき膜32から露出している無電解銅めっき膜26が除去される。樹脂絶縁層20F上に第3導体層34Cが形成される(図5(A))。第2ビア導体36Fのランドを含む第3導体層34Cの表面に粗化層が形成される(図5(B))。図9(B)は図3(D)中のY1−Y1縦断面を示す。第2ビア導体36Fのランドを含む第3導体層34Cの表面に粗化層35が形成される。粗化層は、第二銅錯体と有機酸とを含有するエッチング液、無電解めっき、酸化還元処理等により形成することができる。第3導体層34Cは、上述された第1導体層よりも配線密度が低く、ライン幅L2、スペース幅S2;L2/S2は、それぞれ7.5/7.5μm超に形成される。
図3(E)〜図5(B)の処理が繰り返され、第2樹脂絶縁層20F及び第3導体層34C上に、樹脂絶縁層20S、導体層34S、樹脂絶縁層20Sを貫通するビア導体36Sが形成される(図5(C))。
支持板12zのキャリア銅箔14と極薄銅箔16とが機械的に分離された後、極薄銅箔16がエッチングで剥離され、第2樹脂絶縁層20F、樹脂絶縁層20S、第2導体層34F、第3導体層34C、導体層34S、第2ビア導体36F、ビア導体36Sを備える中間基板30が完成する(図5(D))。中間基板30は、上側の主面Fと、該主面と反対側の副面Sとを備える。
中間基板30の主面Fと副面SにBステージの樹脂フィルムが積層され、樹脂フィルムが硬化されて、主面F上に上側の第1樹脂絶縁層50Fが、副面S上に下側の樹脂絶縁層50Sが形成される(図6(A))。第1樹脂絶縁層50F、下側の樹脂絶縁層50Sは、シリカなどの無機粒子とエポキシ等の熱硬化性樹脂を含む。樹脂絶縁層は、さらに、ガラスクロスなどの補強材を含んでも良い。
図4(A)〜図5(B)と同様な工程を経て、上側の第1樹脂絶縁層50Fに第1導体層58Fと、該上側の樹脂絶縁層を貫通して第1導体層58Fと第2導体層34Fとを接続する第1ビア導体60Fが形成される。同様に、下側の樹脂絶縁層50Sに最下の導体層58Sと、該下側の樹脂絶縁層を貫通して最下の導体層58Sと導体層34Sとを接続するビア導体60Sが形成される(図6(B))。
上側の第1樹脂絶縁層50F上に開口71Fを有する上側のソルダーレジスト層70Fが形成され、下側の樹脂絶縁層50S上に開口71Sを有する下側のソルダーレジスト層70Sが形成される(図6(C))。第1のソルダーレジスト層70Fの開口71Fから一次パッド73Ffや二次パッド73Fsの上面は露出する。一方、第2のソルダーレジスト層70Sの開口71Sから露出する導体層やビアランドの上面はマザーボードと接続するためのパッド73Sとして機能する。
パッド73Ff、73Fs、73S上にニッケルめっき層が形成され、さらにニッケルめっき層上に金めっき層が形成され、ニッケルめっき層、金めっき層から成る金属膜72が形成される(図6(D))。ニッケル−金層の代わりにニッケル−パラジウム−金層やOSP膜が形成されてもよい。
パッド73Ff、73Fs、73S上に半田ボールが搭載され、リフローにより、半田バンプ76Fs、76Ff、76Sが形成される。パッケージ基板10が完成する(図1)。
一次パッド上の半田バンプ76Ffにロジック系のICチップ110Lが実装され、二次パッド上の半田バンプ76Fsにメモリ110Mが実装される(図2、図7(B))。そして、パッケージ基板とICチップ110L及びメモリ110Mの間にアンダーフィル114が充填される(図2)。
[第2実施形態]
図10に第2実施形態のパッケージ基板の断面が示されている。図11に第2実施形態のパッケージ基板の応用例の断面が示される。一次パッド73Ff上に第1電子部品110Lを実装するための半田バンプ76Ffが形成される。二次パッド73Fs上に第2電子部品110Mを実装するための半田バンプ76Fsが形成される。
図10に第2実施形態のパッケージ基板の断面が示されている。図11に第2実施形態のパッケージ基板の応用例の断面が示される。一次パッド73Ff上に第1電子部品110Lを実装するための半田バンプ76Ffが形成される。二次パッド73Fs上に第2電子部品110Mを実装するための半田バンプ76Fsが形成される。
第2実施形態のパッケージ基板は、電子部品を搭載するためのパッドを含む第2導体層34Fを最外層の導体層として有する。さらに、パッケージ基板は、第2導体層34Fを支える第2樹脂絶縁層20Fを有している。
第2実施形態では、第2樹脂絶縁層20Fに一次パッド73Ffと接続する第2ビア導体36Ffと二次パッド73Fsと接続する第2ビア導体36Fsが形成されている。第1ビア導体は一次パッドの直下に形成されていることが好ましい。第2ビア導体は二次パッドの直下に形成されていることが好ましい。
第2導体層34Fは、複数の第2導体回路を含む。第2導体回路により一次パッドと二次パッドは接続される。第2導体層は第1電子部品と第2電子部品間の信号のやり取りを行うための専用の配線層である。
第2導体層34Fは、複数の第2導体回路を含む。第2導体回路により一次パッドと二次パッドは接続される。第2導体層は第1電子部品と第2電子部品間の信号のやり取りを行うための専用の配線層である。
第2樹脂絶縁層20Fと第3導体層34Cの下に中上側の樹脂絶縁層20Gが形成されている。中上側の樹脂絶縁層20Gの下に中上側の導体層34Gが形成されている。第3導体層34Cと中上側の導体層34Gとの接続は、中上側の樹脂絶縁層20Gに形成されたビア導体36Gを介して行われる。
中上側の樹脂絶縁層20Gと中上側の導体層34Gの下に中下側の樹脂絶縁層20Hが形成されている。中下側の樹脂絶縁層20Hの下に中下側の導体層34Hが形成されている。中上側の導体層34Gと中下側の導体層34Hとの接続は、中下側の樹脂絶縁層20Hに形成されたビア導体36Hを介して行われる。
中下側の樹脂絶縁層20Hと中下側の導体層34Hの下に樹脂絶縁層20Sが形成されている。樹脂絶縁層20Sの下に導体層34Sが形成されている。中下側の導体層34Hと導体層34Sとの接続は、樹脂絶縁層20Sに形成されたビア導体36Sを介して行われる。
第2樹脂絶縁層20F上に開口71Fを有するソルダーレジスト層70Fが形成され、樹脂絶縁層20S上に開口71Sを有するソルダーレジスト層70Sが形成されている。第2樹脂絶縁層20F上のソルダーレジスト層70Fの開口71Fにより一次パッド73Ffや二次パッド73Fsが露出する。一次パッド73Ff上に半田バンプ76Ffが形成され、二次パッド73Fs上に半田バンプ76Fsが形成される。下側の樹脂絶縁層20S上のソルダーレジスト層70Sの開口71Sにより露出しているパッド73S上にマザーボードと接続するための半田バンプ76Sが形成される。パッド73Ff、73Fs、73S上にNi/Au又はNi/Pd/Auなどの金属膜72が形成されている。図11に示されるように、ICチップ実装用の半田バンプ76FfにICチップ110Lが実装され、メモリ実装用の半田バンプ76Fsにメモリ110Mが実装されている。半田バンプ76Sを介してパッケージ基板10はマザーボードに搭載される。
図10中に示されるように、第2導体層34Fは、第2樹脂絶縁層20Fに埋設され、上面のみ第2樹脂絶縁層20Fから露出している。即ち、第2導体層34Fの側面は、第2樹脂絶縁層20Fに埋設されている。図9(B)は樹脂絶縁層に埋設される前の第3導体層34Cを示している。第3導体層34Cには粗化層35が設けられている。図9(A)は第1樹脂絶縁層に埋設される前の第2導体層34Fを示している。第2導体層34Fの側面、上面には粗化層が設けられていない。第2導体層34Fのライン幅L、スペース幅S1;L1/S1は、7.5/7.5μm以下、最もファインなものでL1/S1は、それぞれ3/3μmに設定される。3μmのスペース幅であっても、粗化層が設けれていないため、第1樹脂絶縁層を気泡を残すこと無く該スペース間に充填させることができる。このため、第2導体層34Fの配線密度を高めても、絶縁信頼性が低下し難く、信号伝送量を大きくすることができる。
[第2実施形態のパッケージ基板の製造方法]
第2実施形態のパッケージ基板10の製造方法が図12に示される。
図1〜図5(B)に示された第1実施形態の工程を経て、支持板12z上に第2導体層34F、第2樹脂絶縁層20F、第3導体層34C、ビア導体36Fが形成される(図5(B))。
第2実施形態のパッケージ基板10の製造方法が図12に示される。
図1〜図5(B)に示された第1実施形態の工程を経て、支持板12z上に第2導体層34F、第2樹脂絶縁層20F、第3導体層34C、ビア導体36Fが形成される(図5(B))。
第2樹脂絶縁層20F、第3導体層34C、ビア導体36Fが形成されたと同様の工程が繰り返され、第2樹脂絶縁層20F上に中上側の樹脂絶縁層20G、中上側の導体層34G、中上側の樹脂絶縁層20Gを貫通するビア導体36Gが形成される。中上側樹脂絶縁層20G上に中下側の樹脂絶縁層20H、中下側の導体層34H、中下側の樹脂絶縁層20Hを貫通するビア導体36Hが形成される。中下側樹脂絶縁層20H上に樹脂絶縁層20S、導体層34S、樹脂絶縁層20Sを貫通するビア導体36Sが形成される(図12(A))。
支持板12zのキャリア銅箔14と極薄銅箔16とが機械的に分離された後、極薄銅箔16がエッチングで剥離され、第2樹脂絶縁層20F、中上側の樹脂絶縁層20G、中下側の樹脂絶縁層20H、樹脂絶縁層20S、第2導体層34F、第3導体層34C、中上側の導体層34G、中下側の導体層34H、導体層34S、ビア導体36F、36G、36H、36Sを備える中間体130が完成する(図12(B))。
第2樹脂絶縁層20F上に開口71Fを有する上側のソルダーレジスト層70Fが形成され、樹脂絶縁層20S上に開口71Sを有する下側のソルダーレジスト層70Sが形成される(図12(C))。第1のソルダーレジスト層70Fの開口71Fから一次パッド73Ffや二次パッド73Fsの上面は露出する。一方、第2のソルダーレジスト層70Sの開口71Sから露出する導体層やビアランドの上面はマザーボードと接続するためのパッド73Sとして機能する。
パッド73Ff、73Fs、73S上にニッケルめっき層が形成され、さらにニッケルめっき層上に金めっき層が形成され、ニッケルめっき層、金めっき層から成る金属膜72が形成される(図12(D))。ニッケル−金層の代わりにニッケル−パラジウム−金層やOSP膜が形成されてもよい。
パッド73Ff、73Fs、73S上に半田ボールが搭載され、リフローにより、半田バンプ76Fs、76Ff、76Sが形成される。パッケージ基板10が完成する(図10)。
[第3実施形態]
図13は第3実施形態のパッケージ基板を示している。
第3実施形態では、第1実施形態と同様に、第2樹脂絶縁層20Fに側面が埋設された第2導体層34Fが形成されている。第2導体層34Fは、データの伝送用に用いられる。
図13は第3実施形態のパッケージ基板を示している。
第3実施形態では、第1実施形態と同様に、第2樹脂絶縁層20Fに側面が埋設された第2導体層34Fが形成されている。第2導体層34Fは、データの伝送用に用いられる。
第3実施形態のパッケージ基板では、上側の樹脂絶縁層が上層の第1樹脂絶縁層50Fbと、下層の第1樹脂絶縁層50Faとの2層構造で構成されている。下層の第1樹脂絶縁層50Fa上に下層の第1導体層58Faが形成されている。上層の第1樹脂絶縁層50Fb上に上層の第1導体層58Fbが形成されている。上層の第1導体層58Fbと第2導体層34Fとは、上層の第1樹脂絶縁層50Fb及び下層の第1樹脂絶縁層50Faを貫通するスキップビア導体60Fbを介して直接接続される。上層の第1導体層58Fbと下層の第1導体層58Faとは上層の第1樹脂絶縁層50Fbを貫通するビア導体60Faを介して接続される。
第3実施形態では、第2導体層34Fと共に、上層の第1導体層58Fb又は下層の第1導体層58Faがデータ伝送用に用いられる。
[第4実施形態]
図14は第4実施形態のパッケージ基板を示している。
第4実施形態では、中間基板30の主面F上に2層のビルドアップ層が形成され、副面S上に1層のビルドアップ層が形成されている。即ち、第1樹脂絶縁層50Fと第2樹脂絶縁層20Fとの間に、ビア導体160F、導体層158Fを備える樹脂絶縁層150Fが形成されている。
図14は第4実施形態のパッケージ基板を示している。
第4実施形態では、中間基板30の主面F上に2層のビルドアップ層が形成され、副面S上に1層のビルドアップ層が形成されている。即ち、第1樹脂絶縁層50Fと第2樹脂絶縁層20Fとの間に、ビア導体160F、導体層158Fを備える樹脂絶縁層150Fが形成されている。
10 パッケージ基板
20F 第2樹脂絶縁層
30 中間基板
36F、36S ビア導体
50F 第1樹脂絶縁層
58F 第1導体層
73Ff、73Fs、73S パッド
34F 第2導体層
58F 第1導体層
60F 第1ビア導体
20F 第2樹脂絶縁層
30 中間基板
36F、36S ビア導体
50F 第1樹脂絶縁層
58F 第1導体層
73Ff、73Fs、73S パッド
34F 第2導体層
58F 第1導体層
60F 第1ビア導体
Claims (8)
- 第1面と第2面を有する第1樹脂絶縁層と、
前記第1樹脂絶縁層の第1面上の2つの電子部品を搭載するための実装面と、
前記第1樹脂絶縁層の第1面上に形成されている第1導体層と、
前記第1樹脂絶縁層の第2面上に形成されている第2導体層と、
前記第1導体層と前記第2導体層を接続する第1ビア導体と、
前記第1樹脂絶縁層の第2面上に形成されている第2樹脂絶縁層と、
前記第2樹脂絶縁層上に形成されている第3導体層と、
前記第2導体層と前記第3導体層を接続する第2ビア導体を有するプリント配線版であって、
前記第2導体層は2つの電子部品間を接続するデータ伝送の為の専用の配線層を含み前記専用の配線層は前記第2樹脂絶縁層内に埋め込まれている。 - 請求項1のプリント配線板であって、
前記第1導体層と前記第2導体層は前記第1樹脂絶縁層に埋まっていない。 - 請求項1のプリント配線板であって、
前記第1導体層と前記専用の配線層と前記第3導体層でストリップラインを形成している。 - 請求項1のプリント配線板であって、
前記第2導体層は前記第1樹脂絶縁層に接している第1面と前記第2導体層の第1面と反対側を第2面とを有し、前記第2導体層の第2面と前記第2導体層の側面は粗化面を有しない。 - 請求項4のプリント配線板であって、
前記第2導体層の第2面と前記第2導体層の側面の算術平均粗さは0.02〜0.18umである。 - 請求項4のプリント配線板であって、
前記第2導体層の第1面は粗化面を有する。 - 請求項6のプリント配線板であって、
前記第2導体層の第1面の算術平均粗さは0.35〜0.51μmである。 - 請求項1のプリント配線板であって、
前記専用の配線層の導体回路間の絶縁距離は7.5μm以下である。
Priority Applications (2)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2014244556A JP2016111069A (ja) | 2014-12-03 | 2014-12-03 | パッケージ基板 |
US14/953,141 US9854669B2 (en) | 2014-12-03 | 2015-11-27 | Package substrate |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2014244556A JP2016111069A (ja) | 2014-12-03 | 2014-12-03 | パッケージ基板 |
Publications (1)
Publication Number | Publication Date |
---|---|
JP2016111069A true JP2016111069A (ja) | 2016-06-20 |
Family
ID=56095152
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP2014244556A Pending JP2016111069A (ja) | 2014-12-03 | 2014-12-03 | パッケージ基板 |
Country Status (2)
Country | Link |
---|---|
US (1) | US9854669B2 (ja) |
JP (1) | JP2016111069A (ja) |
Cited By (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP2020205451A (ja) * | 2020-09-18 | 2020-12-24 | マクセルホールディングス株式会社 | 半導体装置用基板、半導体装置の製造方法 |
Families Citing this family (4)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP6409442B2 (ja) * | 2014-09-22 | 2018-10-24 | イビデン株式会社 | パッケージ基板 |
US10249561B2 (en) * | 2016-04-28 | 2019-04-02 | Ibiden Co., Ltd. | Printed wiring board having embedded pads and method for manufacturing the same |
CN108022905A (zh) * | 2016-11-04 | 2018-05-11 | 超威半导体公司 | 使用多个金属层的转接板传输线 |
JP7232123B2 (ja) * | 2019-05-14 | 2023-03-02 | 新光電気工業株式会社 | 配線基板、電子装置、及び配線基板の製造方法 |
Family Cites Families (7)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US5296649A (en) * | 1991-03-26 | 1994-03-22 | The Furukawa Electric Co., Ltd. | Solder-coated printed circuit board and method of manufacturing the same |
JP3039746B2 (ja) * | 1993-06-03 | 2000-05-08 | 日立化成工業株式会社 | 印刷配線板の製造法 |
US6143116A (en) * | 1996-09-26 | 2000-11-07 | Kyocera Corporation | Process for producing a multi-layer wiring board |
US6518514B2 (en) * | 2000-08-21 | 2003-02-11 | Matsushita Electric Industrial Co., Ltd. | Circuit board and production of the same |
JP5168838B2 (ja) * | 2006-07-28 | 2013-03-27 | 大日本印刷株式会社 | 多層プリント配線板及びその製造方法 |
JP5203108B2 (ja) | 2008-09-12 | 2013-06-05 | 新光電気工業株式会社 | 配線基板及びその製造方法 |
US9793199B2 (en) * | 2009-12-18 | 2017-10-17 | Ati Technologies Ulc | Circuit board with via trace connection and method of making the same |
-
2014
- 2014-12-03 JP JP2014244556A patent/JP2016111069A/ja active Pending
-
2015
- 2015-11-27 US US14/953,141 patent/US9854669B2/en active Active
Cited By (2)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP2020205451A (ja) * | 2020-09-18 | 2020-12-24 | マクセルホールディングス株式会社 | 半導体装置用基板、半導体装置の製造方法 |
JP7132298B2 (ja) | 2020-09-18 | 2022-09-06 | マクセル株式会社 | 半導体装置用基板、半導体装置の製造方法 |
Also Published As
Publication number | Publication date |
---|---|
US9854669B2 (en) | 2017-12-26 |
US20160164159A1 (en) | 2016-06-09 |
Similar Documents
Publication | Publication Date | Title |
---|---|---|
TWI543316B (zh) | A method for manufacturing a package substrate and a package substrate | |
US9431347B2 (en) | Wiring board and method for manufacturing the same | |
US9313904B2 (en) | Wiring board and method of manufacturing wiring board | |
JP6504665B2 (ja) | 印刷回路基板、その製造方法、及び電子部品モジュール | |
US8049114B2 (en) | Package substrate with a cavity, semiconductor package and fabrication method thereof | |
US9099313B2 (en) | Embedded package and method of manufacturing the same | |
JP6409442B2 (ja) | パッケージ基板 | |
JP2015018979A (ja) | プリント配線板 | |
JP2015233041A (ja) | パッケージ基板 | |
JP2011249759A (ja) | 電子素子内蔵印刷回路基板及びその製造方法 | |
US9716059B2 (en) | Package substrate and method for manufacturing package substrate | |
JP2016111069A (ja) | パッケージ基板 | |
JP2015028986A (ja) | プリント配線板及びプリント配線板の製造方法 | |
US9763319B2 (en) | Package substrate and method for manufacturing package substrate | |
JP2014072372A (ja) | プリント配線板の製造方法及びプリント配線板 | |
JP2014239218A (ja) | 半導体パッケージ基板及び半導体パッケージ基板の製造方法 | |
JP2015185838A (ja) | パッケージ基板及びパッケージ基板の製造方法 | |
JP2014049578A (ja) | 配線板、及び、配線板の製造方法 | |
JP2016208000A (ja) | 印刷回路基板、その製造方法、及び電子部品モジュール | |
JP5660462B2 (ja) | プリント配線板 | |
KR20150065029A (ko) | 인쇄회로기판, 그 제조방법 및 반도체 패키지 | |
JP2015213124A (ja) | パッケージ基板 | |
TWI511634B (zh) | 電路板製作方法 | |
JP2017123377A (ja) | プリント配線板及びプリント配線板の製造方法 | |
JP2016115823A (ja) | プリント配線板 |