JP2015202035A

JP2015202035A - 電圧駆動形パワー半導体素子のゲート駆動回路

Info

Publication number: JP2015202035A
Application number: JP2015056560A
Authority: JP
Inventors: 滝沢　聡毅; Akitake Takizawa; 聡毅滝沢
Original assignee: Fuji Electric Co Ltd
Current assignee: Fuji Electric Co Ltd
Priority date: 2014-04-02
Filing date: 2015-03-19
Publication date: 2015-11-12
Anticipated expiration: 2035-03-19
Also published as: JP6525141B2

Abstract

【課題】アーム短絡発生時、半導体スイッチ素子を保護する方式として、電流の絶対値を検出して、この値が設定値を超えた時に、アーム短絡発生と判断して素子を遮断する方式では、大電流を遮断することになり、素子破壊につながる危険性が大である。
【解決手段】電力変換器に適用する電圧駆動形パワー半導体素子を駆動するゲート駆動回路において、前記パワー半導体素子に流れる短絡電流を検出する短絡電流検出手段と、前記電流検出値を積分する短絡電流積分手段とを設け、前記短絡電流積分手段の積分値が設定値以上となった場合、強制的にゲート遮断する。
【選択図】図１

Description

本発明は、ＩＧＢＴなどの電圧駆動形パワー半導体素子を駆動するゲート駆動回路における過電流保護方式に関する。

図５に、電圧駆動型パワー半導体スイッチング素子としてＩＧＢＴを用いたインバータシステムの主回路図例を示す。１が直流電源回路（交流電源入力の場合は、交流電源１ｃを入力とする整流器１ａと大容量コンデンサ１ｂとから構成され、その電圧値をＥｄとする）。２が直流電圧を交流に変換するＩＧＢＴ及びダイオードより構成するインバータ回路、３がＩＧＢＴのゲート駆動回路（各素子に接続）、４がＩＧＢＴ、５が逆並列に接続されているダイオード、６が電動機などの負荷である。ここで、インバータ回路は三相インバータの場合、６個のアームで構成されるが、各アームとも構成は同じであるので、１アームのみ部品記号を付与している。また、７がＩＧＢＴをオンオフさせるための制御信号（各ゲート駆動回路に入力）で、制御回路８より各ＩＧＢＴのゲート駆動回路に出力される。

図６に、ＩＧＢＴが過電流となった場合に強制遮断を実施する機能を有したゲート駆動回路３の詳細回路図を示す。９が本回路のゲート駆動電源、１０及び１１がＩＧＢＴ４をターンオン及びターンオフさせるためのトランジスタなどのスイッチ素子で、本図の場合ターンオン側１０がＮＰＮトランジスタ、ターンオフ側１１がＰＮＰトランジスタを用いたコンプリメンタリー接続回路で構成され、フォトカプラなどの絶縁器１２を介した信号１３によって相補的に動作する。本図の場合は、信号１３がＨ（ハイ）になるとトランジスタ１０がオンし、その結果ＩＧＢＴ４のゲートに電流が流れ込み、ＩＧＢＴ４がオンする。一方、信号１３がＬの場合はＰＮＰトランジスタ１１がオンすることで、ＩＧＢＴ４に蓄積しているゲート電荷が放電する方向に電流が流れ、ＩＧＢＴ４がオフする。また１４がオン側のゲート電流制限用のゲート抵抗、１５がオフ側のゲート電流制限用のゲート抵抗で、抵抗値によってスイッチングのスピードを調整する。１６（１６ａ、１６ｂ）がトランジスタ１０、１１のベース抵抗で、１７、１８が通常動作時における電流バイパス用のダイオードである。

図９に通常動作時におけるＩＧＢＴがターンオンする時のコレクタ電流（Ｉ_C）とゲート・エミッタ間電圧波形（Ｖ_GE）例を示す。上下アームの場合の例で、オン信号指令によりゲート電圧Ｖ_GEが立上ると、コレクタ電流Iｃは負荷電流にダイオードの逆回復電流２８重畳された波形となる。

また、図７には、インバータ回路の上下アームのいずれかのＩＧＢＴがアーム短絡故障破壊した場合の動作図を示す。短絡故障したＩＧＢＴＱｄの対向アーム側のＩＧＢＴＱｕにオン指令を入力すると、直流電源短絡状態となり、破線で示す経路で過大な短絡電流（通常ＩＧＢＴの定格電流の５〜１０倍程度）が流れる。一方、ＩＧＢＴは短絡耐量時間（一般的には１０μｓ程度）や許容される短絡エネルギーがあり、本時間内に定格電流に収まるように遮断できれば、短絡保護が可能となる。

図６において上記説明した以外の回路は短絡保護を実施するための回路で、２１はＩＧＢＴチップ内に設けられたＩＧＢＴに流れている電流を検出するためのセンスＩＧＢＴである。一般に本センスＩＧＢＴは、主ＩＧＢＴに対して1/1000程度の比率（正確な比率はＩＧＢＴチップ設計の時点で設定する）で電流が流れる。

本センスＩＧＢＴ２１と直列に抵抗２２を接続し、抵抗２２に発生する電圧２３を検出することで主ＩＧＢＴ４に流れている電流を間接的に検出することが可能となる。従って、電圧２３をコンパレータ回路２５に入力し、電圧設定器３３の設定値と比較してその設定値以上であった場合は過電流状態、あるいは電源短絡（アーム短絡）状態であると判断し、信号ラッチ用ＳＲフリップフロップ回路３５を介してスイッチ回路２４のオンによって強制遮断を行うことでＩＧＢＴの保護が可能となる。但しこの時、大電流遮断を行うので、高ゲート抵抗による遮断や、ゲート・エミッタ間電圧を徐々に低下させる方式（図６の回路方式）などによって、ソフト遮断動作を実施する必要がある。図１０に本回路を適用した場合のアーム短絡時の各部波形図例を示す。ＮＰＮトランジスタ１０がオフ、ＰＮＰトランジスタ１１がオンすることでＩＧＢＴ４が強制遮断される。但しこのとき、コンデンサ２６が接続されているため、点Ｐの電位は即刻低下するのではなく、抵抗２７とコンデンサ２６との放電時定数によって、ある時間を有して低下する。そのためＩＧＢＴのゲート部（Ｖ_GE）にもほぼ同様の波形が印加され、その期間コレクタ電流遮断の電流変化率（−ｄｉ/ｄｔ）が制限され、大きなターンオフサージ電圧（Ｖ_CEpeak）が発生しないソフト遮断化が図れる。図１０にこれら一連の概略的な波形図（コレクタ電流Ｉ_C、コレクタ・エミッタ間電圧Ｖ_CE、ゲート・エミッタ間電圧Ｖ_GE）を示す。短絡電流Ｉｃが流れるとＩＧＢＴに印加される電圧Ｖ_CEは直流電源電圧Ｅｄから配線のインダクタンスによる電圧低下分を差し引いた電圧となる。また、短絡電流がI_Cpeakに到達してゲート信号を遮断するとゲート電圧Ｖ_GEはソフト遮断動作により所定の時定数で低下する。この結果、電流低減率（−ｄｉ／ｄｔ）が緩やかになり、電圧上昇率（ｄｖ／ｄｔ）も緩やかになり、ＩＧＢＴに印加されるサージ電圧（Ｖ_CEpeak）は低い値に抑制される。

これらの回路により、ＩＧＢＴの上下アーム短絡などの過電流状態からの保護が可能となる。
また図６に示す以外の過電流状態を検出する方法を図８に示す。図８（ａ）がＩＧＢＴＱ１と直列にシャント抵抗ＳＲを接続する方式、図８（ｂ）がＩＧＢＴＱ１と直列にＣＴなどの電流検出器を接続する方式である。各ゲート駆動回路ＧＤ１、ＧＤ２では各検出器からの検出量を電流値に応じた電圧に変換して、この電圧が所定値以上になった場合に図６の回路のスイッチ回路２４をオンする方式である。基本的には検出値がある閾値以上となった場合は過電流状態であると判断し、強制遮断を実施するということで、図６の場合と同様の動作となる。

また、図６に示す過電流検出とソフト遮断回路を含んだゲート駆動回路例は、特許文献１、特許文献２などに掲載されている。

特開２００２−２７６５７号公報特開２００７−１０４８０５号公報

上述のように、アーム短絡発生時、ＩＧＢＴは許容される短絡耐量時間やエネルギー耐量以内に遮断しなければならないため、速やかなアーム短絡状態の検出と、大電流遮断時におけるサージ電圧の低減を図ったソフト遮断化が必要となる。
速やかな短絡電流検出を行うためには、その検出値を低くすればよいが、一方で通常ターンオン時に発生するダイオードの逆回復電流（図９中の２８：ＩＧＢＴやダイオードの特性、およびゲート駆動条件によっても異なるが、瞬間的に負荷電流の２倍程度流れることもありうる）は短絡電流ではないので過電流として検出してはならず、さらに電流検出器の検出ばらつきも考慮しなければならないため、実際の設定値はシステムの最大電流値の数倍程度のところに設定する必要がある。

さらに、実際は過電流検出されてから遮断動作が始まるまでは、回路上の遅延時間や、ゲートチャージ電荷の引き抜きなどにある程度時間を要するために、その間も電流が増加して流れ続ける場合もある（図１０中のΔｔ）。さらに、遮断時のｄｉ/ｄｔによって発生するサージ電圧（Ｖ_CEpeak）も規定値以下にする必要があるため、短時間で遮断しなければならないこととトレードオフ的に時間を掛けたソフト遮断化が必要となる。
以上のように短絡時における保護遮断をある程度余裕をもって適切に実施しないと、短絡耐量時間や短絡耐量エネルギーのオーバーや、サージ電圧過大になり、素子破壊を招く。
また、センスＩＧＢＴによる電流検出方式は、主ＩＧＢＴの電流に対する電流比率が1/1000程度であるため、ＩＧＢＴのターンオンやターンオフなどの過渡状態時は、センスＩＧＢＴおよび直列接続された電流検出用抵抗部に高い周波数成分を持ったノイズが印加（図１１にターンオン時においてノイズが重畳した電流検出信号波形例を示す、またアーム短絡時の電流波形も同様な波形となる）され、瞬時電流値の正確な測定ができない課題を有する。そのため一般的には、ターンオンの過渡現象が終了するまでの時間（数１００ｎｓ〜数μｓ）は、過電流の非検出期間とすることが行われる。

本現象に対しては、電流検出をしない非検出期間を長くしたり、時定数が長いフィルタ回路を接続すれば、正確に過電流状態を検出することが可能となるが、その分ＩＧＢＴを遮断するまでの時間が長くなる。一方非検出時間を短くすると、ノイズによる誤動作検知の可能性が高いというトレードオフ特性となる。
従って、本発明の課題は、スイッチング時の過渡状態で大きなノイズ信号が重畳された電流の立上り期間においても、過電流状態を検出可能な方式とし、速やかなアーム短絡検出を可能とした信頼性の高い短絡保護方式を提供することである。

上述の課題を解決するために、第1の発明においては、電力変換器に適用する電圧駆動形パワー半導体素子を駆動するゲート駆動回路において、前記パワー半導体素子に流れている短絡電流を検出する短絡電流検出手段と、前記電流検出値を積分する短絡電流積分手段とを設け、前記短絡電流積分手段の積分値が設定値以上であった場合、強制的にゲート遮断する。

第２の発明においては、第1の発明における電圧駆動形パワー半導体素子のゲート駆動回路において、前記短絡電流積分手段の積分範囲は電圧駆動形パワー半導体素子がターンオン開始時点からある設定された積分時間までとする。

第３の発明においては、第２の発明における電圧駆動形パワー半導体素子のゲート駆動回路において、前記ターンオン開始時点からある設定された積分時間は前記電圧駆動形パワー半導体素子の短絡許容時間以内とする。

第４の発明においては、第1の発明における電圧駆動形パワー半導体素子のゲート駆動回路における、前記短絡電流積分手段の積分開始時刻をターンオン開始時点からある設定された時間後とする。

第５の発明においては、第４の発明における前記短絡電流積分手段の積分終了時刻は、ターンオン開始時点からの時間が前記電圧駆動形パワー半導体素子の短絡許容時間以内となる時刻とする。

第６の発明においては、第１〜第５の発明における前記電圧駆動形パワー半導体素子のゲート駆動回路で駆動する前記パワー半導体素子にワイドバンドギャップ半導体材料を適用したパワー半導体素子を用いることを特徴とする。

第７の発明においては、第６の発明におけるワイドバンドギャップ半導体材料は、炭化珪素、窒化ガリウム、酸化ガリウム又はダイアモンドの何れか1種又は複数種の組合せで構成することを特徴とする。

本発明では、パワー半導体素子に流れる短絡電流を検出する短絡電流検出手段と、前記電流検出値を積分する短絡電流積分手段とを設け、前記短絡電流積分手段の積分値が設定値以上であった場合、強制的にゲート遮断する方式としている。その結果、スイッチング時の過渡状態で大きなノイズ信号が重畳した電流の立上り期間においても、過電流状態が検出可能となり、従来アーム短絡誤検知防止のために設けていた非検出時間を短くする又はなくすることができるので、速やかなアーム短絡検出が可能となる。その結果、信頼性の高い短絡保護が可能となる。
さらに、電圧駆動形パワー半導体素子として、炭化珪素などのワイドバンドギャップ半導体材料からなるＭＯＳＦＥＴ、ＩＧＢＴなどのスイッチング素子を適用することにより、ゲート駆動電圧を低下させる際に、主回路電流であるドレイン電流又はコレクタ電流を高速に低減でき、短絡電流とサージ電圧をより低減できる効果が得られる。

本発明の第1の実施例を示す回路図である。本発明の第1の実施例によるアーム短絡時の動作波形図である。本発明の第２の実施例を示す回路図である。本発明の第２の実施例によるアーム短絡時の動作波形図である。３相インバータシステムの構成図例である。従来の過電流保護付ゲート駆動回路図例である。短絡電流動作を説明するための図である。過電流検出回路方式図例である。ＩＧＢＴオン時の電流波形例である。従来方式におけるアーム短絡保護時の動作波形図例である。ターンオン時においてノイズが重畳した電流波形例である。

本発明の要点は、電力変換器に適用する電圧駆動形パワー半導体素子を駆動するゲート駆動回路において、前記パワー半導体素子に流れる短絡電流を検出する短絡電流検出手段と、前記電流検出値を積分する短絡電流積分手段とを設け、前記短絡電流積分手段の積分値が設定値以上となった場合、強制的にゲート遮断する点である。

図１に、本発明の第1の実施例を示す。図６の従来回路例に対し、センスＩＧＢＴ２１で検出した電流を抵抗２２で電圧に変換した電流検出信号２３を積分する積分回路３０と、積分回路３０の動作期間を決める積分時間設定回路３１を追加した構成である。従来回路と同じ部分については説明を省略する。

積分時間を設定するためのワンショット回路３１はゲート駆動指令信号１３の立ち上がりをトリガにして積分時間となるｔ_i分のパルスを形成し、積分回路３０に入力（信号３２）する。積分回路３０は信号３２の入力を受けて、センスＩＧＢＴ２１で検出した電流相当の電圧２３を積分する。この積分値がｔ_i期間内に電圧設定器３３の設定値（Ｑ_det）以上となったことがコンパレータ回路２５で判定されると、アーム短絡電流が流れていると判断し、信号のラッチを目的としたＳＲフリップ回路３５を介してスイッチ回路２４を動作させ、強制遮断を行う。ここで積分時間ｔ_iは、保護対象となるＩＧＢＴの短絡耐量時間より短くする必要がある。

図２に本回路によるアーム短絡時における動作波形例を示す。ＩＧＢＴの電流Ｉｃの積分波形が設定器３３の設定値（Ｑ_det）に到達した時点でゲート信号を遮断し、ゲート電圧Ｖ_GEは緩やかに低下していることがわかる。電流検出に積分回路３０を用いているため、図１１に示すようなノイズが重畳された波形の場合でも安定した検出が可能となる。また、この例ではソフト遮断の例を示しているが、ソフト遮断でなくても、配線インダクタンスの低減、スナバ回路の強化などにより、ハード遮断の場合でも適用可能である。

図３に本発明の第２の実施例を示す。第１の実施例に対し、積分動作を開始するまでの時間を決めるためのオンディレータイマー回路３４を追加した構成である。オンディレータイマー回路３４はゲート駆動指令信号１３の立上がり時刻を遅延（ｔ_d分）する回路である。回路３１は遅延回路３４からの出力信号をトリガに積分時間となるｔ_i分のパルスを形成し、積分回路３０に入力（信号３２）する。積分回路３０は信号３２の入力を受けて、センスＩＧＢＴの電流相当の電圧２３を積分する。この積分された電圧がｔ_i期間内に電圧設定器３３の電圧（Ｑ_det）以上となった場合はアーム短絡電流が流れていると判断し、ＳＲフリップ回路３５を介してスイッチ回路２４を動作させ、強制遮断を行う。ここで、積分を開始するまでの遅延時間ｔ_dと積分時間ｔ_iとの和（ｔ_d＋ｔ_i）は、保護対象となるＩＧＢＴの短絡耐量時間より短くする必要がある。

図４に、本回路によるアーム短絡時における動作波形例を示す。オンディレータイマー回路３４の遅れ時間ｔｄの期間では積分回路３０は積分動作をせず、積分開始時点から積分時間ｔ_iの期間内に積分値が電圧設定器３３の電圧（Ｑ_det）になった時点でゲート電圧Ｖ_GEを緩やかに低下させて遮断する実施例である。ターンオン時、図１１に示すようにダイオードの逆回復電流が負荷電流に重畳され、この波形にノイズが重畳した波形（図１１）を積分すると、短絡過電流でない電流波形を積分することになり、積分値が短絡過電流を示す値と異なる結果となる。これを回避するために、オン信号時オンディレータイマー回路３４の遅れ時間ｔｄの期間は積分動作をしないようにしたものである。また、この例ではソフト遮断の例を示しているが、ソフト遮断でなくても、配線インダクタンスの低減、スナバ回路の強化などにより、ハード遮断の場合でも適用可能である。

尚、上記実施例にはスイッチング素子としてＩＧＢＴを用いた例を示したが、スイッチング素子としてはＭＯＳＦＥＴなどの電圧駆動型の素子でも実現可能である。特に、電圧駆動形パワー半導体素子として、炭化珪素などのワイドバンドギャップ半導体材料からなるＭＯＳＦＥＴ、ＩＧＢＴなどのスイッチング素子を適用することにより、ゲート駆動電圧を低下させる際に、主回路電流であるドレイン電流又はコレクタ電流を高速に低減できる効果が得られる。

本発明は、半導体スイッチング素子を適用した変換装置における過電流保護機能を備えたゲート駆動回路に関する提案であり、電動機駆動用インバータ、無停電電源装置、直流電源装置などへの適用が可能である。

１・・・直流電源１ｂ・・・大容量コンデンサ２・・・インバータ
３、ＧＤ１、ＧＤ２・・・ゲート駆動回路６・・・電動機（負荷）
４、Ｑｕ、Ｑｄ、Ｑ１・・・ＩＧＢＴ２１・・・センスＩＧＢＴ
５、１７、１８・・・ダイオード７・・・駆動信号
８・・・制御回路３４・・・オンディレータイマー回路
９・・・ゲート駆動電源１０・・・ＮＰＮトランジスタ
１１・・・ＰＮＰトランジスタ１２・・・フォトカプラ
１４、１５、１６ａ、１６ｂ、２７、２２・・・抵抗２６・・・コンデンサ
２４・・・スイッチ回路２５・・・コンパレータ回路
３３・・・電圧設定器３５・・・ＳＲフリップフロップ
ＳＲ・・・シャント抵抗ＣＴ・・・電流検出器
３０・・・積分器３１・・・ワンショット回路

Claims

電力変換器に適用する電圧駆動形パワー半導体素子を駆動するゲート駆動回路において，前記パワー半導体素子に流れている短絡電流を検出する短絡電流検出手段と，前記電流検出値を積分する短絡電流積分手段とを設け，前記短絡電流積分手段の積分値が設定値以上であった場合，強制的にゲート遮断することを特徴とする電圧駆動形パワー半導体素子のゲート駆動回路。
請求項１に記載の電圧駆動形パワー半導体素子のゲート駆動回路において，前記短絡電流積分手段の積分範囲は前記電圧駆動形パワー半導体素子のターンオン開始時点からある設定された積分時間までとすることを特徴とする電圧駆動形パワー半導体素子のゲート駆動回路。
請求項２に記載の電圧駆動形パワー半導体素子のゲート駆動回路において，前記ターンオン開始時点からある設定された積分時間は前記電圧駆動形パワー半導体素子の短絡許容時間以内とすることを特徴とする電圧駆動形パワー半導体素子のゲート駆動回路。
請求項１に記載の電圧駆動形パワー半導体素子のゲート駆動回路において，前記短絡電流積分手段の積分開始時刻をターンオン開始時点からある設定された時間後とすることを特徴とする電圧駆動形パワー半導体素子のゲート駆動回路。
請求項４において，前記短絡電流積分手段の積分終了時刻は，ターンオン開始時点からの時間が電圧駆動形パワー半導体素子の短絡許容時間以内となる時刻とすることを特徴とする電圧駆動形パワー半導体素子のゲート駆動回路。
請求項１〜５の何れか1項に記載の電圧駆動形パワー半導体素子のゲート駆動回路において、前記パワー半導体素子にワイドバンドギャップ半導体材料を適用したパワー半導体素子を用いることを特徴とする電圧駆動形パワー半導体素子のゲート駆動回路。
請求項６に記載の電圧駆動形パワー半導体素子のゲート駆動回路において、前記ワイドバンドギャップ半導体材料は、炭化珪素、窒化ガリウム、酸化ガリウム又はダイアモンドの何れか1種又は複数種の組合せで構成することを特徴とする電圧駆動形パワー半導体素子のゲート駆動回路。