JP2015144220A - 高性能半導体装置とその動作方法 - Google Patents
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Abstract
Description
従来例2のSi逆導通IGBTは、逆導通Si−IGBT領域とパイロットIGBT領域とから構成されている。Si逆導通IGBT領域には従来例1と同様にnドリフト層がpコレクタ層に設けたn+短絡部によりコレクタ電極に短絡されており、ターンオフ時にnドリフト層内に残存するキャリアをこのn+短絡部を介して排除することによりターンオフ時間を短くし損失の低減を図っている。また、パイロットIGBT領域のコレクタの幅は逆導通IGBT領域のコレクタの幅よりも大幅に大きくし、パイロットIGBT領域が逆導通IGBT領域に先駆けてオンするようにしている。
なお、これらの開示されているIGBTはnドリフト層がn+短絡部によりコレクタ電極に短絡されているので、逆電圧に対する阻止能力がないために、近年逆導通IGBTと総称されている。それ故、以下ではいづれも逆導通IGBTと呼ぶ。
上記した課題を解決し本発明の目的を達成するため、この発明にかかる半導体装置は、
第1導電型の第1半導体層(ドリフト層)と、
前記半導体層(ドリフト層)の裏面に設けられた第2導電型の第1半導体層(コレクタ層)と、前記第2導電型の第1半導体層(コレクタ層)を貫通する複数の第1導電型の第1半導体領域(短絡部)とを備え、
前記第1導電型の第1半導体層(ドリフト層)のおもて面には、選択的に設けられた複数の第2導電型の第1半導体領域(pボディ層)と、
前記第2導電型の第1半導体領域(pボディ層)の各々のおもて面に選択的に設けられた第1導電型の第2半導体領域(エミッタ層)と、
前記各々の第2導電型の第1半導体領域(pボディ層)と前記第1導電型の第2半導体領域(エミッタ層)とに接する第1の主電極(エミッタ電極)と、
前記各々の第2導電型の第1半導体領域(pボディ層)の、前記各々の第1導電型の第2半導体領域(エミッタ層)と前記第1導電型の第1半導体層(ドリフト層)とに挟まれた部分の表面に、絶縁膜を介して設けられた制御電極と、
前記第2導電型の第1半導体層(コレクタ層)と前記複数の第1導電型の第1半導体領域(短絡部)との裏面に接する第2の主電極(コレクタ電極)とを備えた半導体装置において、
各半導体層と各半導体領域がワイドギャップ半導体から構成されており
前記複数の第1導電型の第1半導体領域(短絡部)間の距離Wp(WB)を、
Si半導体で構成した同耐圧で同じ構成の前記半導体装置の前記短絡部間の距離Wp(Si)を上限とし、前記ワイドギャップ半導体のpn接合のビルトイン電圧Vbi(WB)とワイドギャップ半導体装置の特性オン抵抗RonS(WB)との積を、前記Si半導体装置のpn接合のビルトイン電圧Vbi(Si)とSi半導体装置の特性オン抵抗RonS(Si)との積で割算した値に前記短絡部間距離Wp(Si)を乗じた値を下限とする範囲より選択したことを特徴とする。
前記第1導電型の第1半導体層(ドリフト層)と、前記第2導電型の第1半導体層(コレクタ層)および前記複数の第1導電型の第1半導体領域(短絡部)との間に第1導電型の第2半導体層(バッファー層)を設けたことを特徴とする。
前記Wp(WB)の距離を有する第1導電型の第1半導体領域(短絡部)間に存在する各々の第2導電型の第1半導体層(コレクタ層)に対向して、其々複数の前記第2導電型の第1半導体領域(pボディ層)と第1導電型の第2半導体領域(エミッタ層)が設けられており、前記Wp(WB)の上限を、前記ワイドギャップ半導体の第1導電型の第1半導体層(ドリフト層 )の少数キャリアの拡散係数を前記Si半導体の少数キャリアの拡散係数で割った値の平方根に前記Si半導体装置の短絡部間距離Wp(Si)を乗じた値とし、この上限と前記下限との範囲より前記Wp(WB)を選択したことを特徴とする。
また、この発明にかかる半導体装置は、上述した発明において、
前記複数の第1導電型の第1半導体領域(短絡部)間の距離Wp(WB)のうち、少なくとも一つの距離Wp(WB) を前記範囲の上限以下で下限よりも十分大きな値とし、それ以外のWp(WB)を前記範囲内のより小さい値としたことを特徴とする。
第1導電型の第2半導体層(バッファー層)が2層構成であり、前記第2導電型の第1半半導体層(コレクタ層)および前記複数の第1導電型の第1半導体領域(短絡部)に接する第1バッファー層は薄く高不純物濃度であり、前記第2導電型の第1半導体層(コレクタ層)と第1導電型の第2半導体層(バッファー層)とで構成するpn接合のビイルトイン電圧で完全に空乏化する厚さと不純物濃度であり、前記第1導電型の第1半導体層(ドリフト層 )に接する第2バッファー層は厚く低不純物濃度であるが、前記pn接合のビイルトイン電圧で一部のみが空乏化する厚さと不純物濃度であることを特徴とする。
更にまた、この発明にかかる半導体装置は、上述した発明において、
半導体装置の通電領域の一部または全部が整数個の同構造の複数のセルに分割でき、そのセルの幅を前記第1導電型の第1半導体領域(短絡部)の幅Wn(WB)と前記第1導電型の第1半導体領域間の距離Wp(WB)との和として定義したとき、 これらの比率Wn(WB)/Wp(WB)を、0.02〜5.0にしたことを特徴とする。
前記セルの両端のみに前記第1導電型の第1半導体領域(短絡部)を有し且つそれらの間に前記第2導電型の第1半導体層(pコレクタ)を有し、更に前記複数の第2導電型の第1半導体領域(pボディ)の数が奇数個であり、奇数個の第2導電型の第1半導体領域(pボディ)群のセンターが、前記第2導電型の第1半導体層(pコレクタ)のセンターとほぼ対向するように配置されたことを特徴とする。
前記第1の主電極(エミッタ電極)と前記第2の主電極(コレクタ電極)間に順方向電圧を印加し且つ前記制御電極にも電圧を印加して順方向バイアス状態にし、前記複数の第1導電型の第1半導体領域(短絡部)を介して多数キャリアによる順方向電流を流し、この電流により半導体装置を40℃以上に昇温させた後に前記第2導電型の第1半導体層(コレクタ層)から前記第1導電型の第1半導体層(ドリフト層)に少数キャリアが注入され半導体装置をオンさせるように、前記第1の主電極(エミッタ電極)と前記第2の主電極(コレクタ電極)間の電圧および前記制御電極の電圧、もしくはいづれか一方の電圧をより高い電圧に制御することを特徴とする。
ここで新しく発見した係数Aは(2)式に示すが、前記ワイドギャップ半導体のpn接合のビルトイン電圧Vbi(WB)とワイドギャップユニポーラ半導体装置の特性オン抵抗RonS(WB)との積を、前記Si半導体装置のpn接合のビルトイン電圧Vbi(Si)とSiユニポーラ半導体装置の特性オン抵抗RonS(Si)との積で割算したものである。
この係数Aは1よりも大幅に小さい値である。
図1はn型逆導通IGBTの断面図の一部を示す。以下のように構成されている。
逆導通IGBTのコレクタ電極1に接する裏面には、pコレクタ領域2とn+短絡部3とが交互に設けられ、これらの領域2と3のおもて面には、nバッファー層4が設けられている。nバッファー層4の表面には、n−ドリフト層5が、またその表面には、n型半導体層(電荷蓄積層)6を設けている。n電荷蓄積層6の表面層には、pボディ領域(第1半導体領域)7が選択的に複数設けられ、その表面層には、n+エミッタ領域(第2半導体領域)8およびp−低濃度チャネル領域9やp+コンタク領域10が選択的に設けられている。p−低濃度チャネル領域9の表面には、ゲート絶縁膜11を介してゲート電極(制御電極)12が設けられている。エミッタ電極(入力電極)13は、n+エミッタ領域8に接するとともにp+コンタクト層10を介してpボディ領域7にも接する。また、エミッタ電極13はゲート電極12から絶縁されている。
逆導通Si−IGBTのMOSゲート電極12にしきい値以上のゲート電圧を印加しコレクタ電極1とエミッタ電極13の間にも順方向電圧Vceを印加し上昇してゆくと、まずMOSFET部が動作し、エミッタ電極13からn+エミッタ領域8、p−低濃度チャネル領域9、n電荷蓄積層6、n−ドリフト層5、nバッファー層4、n+短絡部3を順次介してコレクタ電極1に電子電流が流れる。図中にはこの電子電流の流路の例を図式的にa、b、cの点線で示してある。この電流の一部cはコレクタ接合上のバッファー層4を横方向に流れn+短絡部3を介してコレクタ電極1に流れるが、この横方向の電子電流によりpコレクタ接合中央部14とコレクタ電極1の間に電位差を生じ、この電位差がコレクタ接合のビルトイン電圧Vbi(Siの場合は約0.7V)を超えるとpコレクタ2からnバッファー層4ついでnドリフト層5に正孔の注入が生じ実線の矢印で示した正孔電流dが流れ、IGBT部がオンする。この際、pコレクタ層2の幅が小さい場合は横方向抵抗が小さいので、横方向電流による電位差をビルトイン電圧Vbi以上にするためには大きな電流が必要となり、この結果n−ドリフト層での電圧降下とMOSFET部での電圧降下が大きくなりVsbが大きくなってしまう。しかし、一旦IGBT部がオンするとpコレクタ2から注入された正孔によりn−ドリフト層5に伝導度変調が生じn−ドリフト層の内部抵抗が激減するので、オン後のVceは大幅に低くなる。このためスナップバック現象が生じてしまうのである。
まず、上記のスナップバック現象の発生のメカニズムの考察から、Si逆導通IGBTのコレクタから正孔の注入が生じる時のVbi(Si)は下式2項目のように表せ、3項目のように変換できる。
ここで、Rb(Si)とρb(Si)は各々Si逆導通IGBTのバッファー層の抵抗と抵抗率を、Jsb(Si)はスナップバック電流密度を示す。
これよりWp(Si)は近似的に(3)式で示すことができる。
同様に、同じ構成のワイドギャップ半導体逆導通IGBTにおいてコレクタからの正孔の注入が生じる条件は
ここで、ρb(WB)はワイドギャップ半導体逆導通IGBTのバッファー層の抵抗率を、Jsb(WB)はスナップバック電流密度を示す。
逆導通IGBTのオン直前のVceがVsbであり、IceがIsbであるので、
(5)式に(6)式より求めたJsbを代入すると、
従って、同耐圧のワイドギャップ半導体逆導通IGBTとSi逆導通IGBTとで、前者のVsbを後者のVsbと同等以下にするための短絡部間距離Wp(WB)とWp(Si)との間の関係は、Vsb(WB)≦Vsb(Si)とすることにより(7)式となる。
このようにして、(2)式の係数Aを導くことができる。
(7)式より、Si逆導通IGBTに比べてワイドギャップ半導体逆導通IGBTは、Vsb(WB)≦Vsb(Si)とするための短絡部間距離Wp(WB)を大幅に低減でき効果が甚大であることが判る。例えば、ワイドギャップ半導体の一種である炭化ケイ素(以下、SiCと記す)半導体で構成したSiC逆導通IGBTの場合は、理論的にはRonS(SiC)がRonS(Si)の約1/1000、Vbi(SiC)がVbi(Si)の約4倍なので、(7)式よりWp(SiC)がWp(Si)の約1/250となる。従って、Wp(SiC)をWp(Si)の約1/250まで大幅に低減しても、同程度のVsbにでき効果が甚大である。典型的な高耐圧Si逆導通IGBTのケースとして、前記の非特許文献2に開示されている3.3kV級の高耐圧Si逆導通IGBTのケースについて試算してみると、Wp(Si)は(3)式から175μmと算出でき、従ってSiC逆導通IGBTのVsbを同耐圧のSi逆導通IGBTよりも抑制できる範囲は(1)式から、次のようになる。
175μm > Wp(SiC)>0.7μm
従って、同耐圧で同じチップサイズの場合、Wp(SiC)を0.7μmを超えるが175μmのWp(Si)以上にはならない範囲で選択すればスナップバック現象をSi逆導通IGBTよりも抑制することができる。この結果からWp(SiC)は下限値に対して大幅に増大できる余地があることが判る。そこでWp(SiC)を下限値に対して増大すると、上記のpコレクタ上の横方向抵抗が増大できるので更に大幅にIsbを小さくすることができ、Vsbを更に大幅に小さくできる。これはスナップバック現象を更に大幅に抑制できることを意味するものである。
更に、n+短絡部のトータル面積を大幅に増加できるので、本逆導通IGBTを用いてインバータを構成した場合、エミッタ電極13、pボディ領域7、n電荷蓄積層6、n−ドリフト層5、nバッファー層4、n+短絡部3、コレクタ電極1で形成されるフライホーリングダイオードのn+短絡部3における電流集中を大幅に抑制でき、フライホーリングダイオード通電時の損失を大幅に低減できワイドギャップ半導体逆導通IGBTを更により高性能化できる。
ここで、Dh(Si)とDh(WB)はSiおよびワイドギャップIGBTのnドリフト層もしくはnバッファー層の少数キャリアの拡散係数、すなわち正孔の拡散係数である。
従って、Wp(WB)は下式の範囲に設定するのがより好ましい。
BWp(Si)> Wp(WB) > AWp(Si) (9)
例えば、前記の非特許文献2に開示されている3.3kV級の高耐圧Si逆導通IGBTを想定して試算してみると、Bは約0.55となるのでWp(SiC)はより好ましくは次のようになる。
96μm > Wp(SiC)>0.7μm
以上のように、Wp(WB)をWp(Si)とAWp(Si)の間の範囲内に設定することによりスナップバック現象を抑制でき且つ逆導通IGBTをより高性能化できるので、第1の課題を解決できる。また、セル内のMOSFET部を複数にしWpを大きくする場合は、Wp(WB)をBWp(Si)よりも小さい範囲内に設定することにより、スナップバック現象の抑制に加えてセル内のターンオフ動作の過度の不均一を抑制でき更により高性能化できるので、第1の課題を更に効果的に解決できる。
なお当然ながら、ワイドギャップ半導体で構成していることに起因して同耐圧のままで損失を低減できるという公知の効果も享受できるものである。
但しこの場合、前記第2導電型の第1半導体層(コレクタ層)と第1導電型の第2半導体層(バッファー層)とで構成するpn接合のビルトイン電圧Vbiで第1バッファー層は完全に空乏化し、第2バッファー層は一部のみが空乏化するような厚さと不純物濃度に設定することが肝要である。
当然ながら、同構造のSi逆導通IGBTのパイロットIGBT領域のWpを超えない範囲内で、本発明になる逆導通IGBTのパイロットIGBT領域のWpを大きくした場合は更にスナップバック現象を抑制できる。
また当然ながら、(1)式を満足する範囲内で適度に小さいコレクタ幅WpやパイロットIGBT領域のコレクタ幅Wpにすることにより、スナップバック現象を抑制しつつチップ面積を小さくすることができ低コスト化が図れる。
以下では、この種のオン電圧増大を、オン電流増大に伴うオン電圧の増大と区別するためにオン電圧劣化と記述する。
すなわち、スナップバック現象が存在する逆導通IGBTがオンする前には、n+短絡部を介してIsbが流れるが、この電流は多数キャリア電流であり積層欠陥の拡大を招かない。そこで、n+短絡部の幅Wnを増大しn+短絡部の面積を増大することにより積極的に多数キャりアで構成されるIsbの増大を図る。このIsbの増大により逆導通IGBTの素子温度を、積層欠陥が少数キャリアをトラップして再結合させ消滅させてしまう現象が抑制される温度まで逆導通IGBTがオンする前に上昇させてしまい、その後に逆導通IGBTをオンさせる動作方法にすることにより、オン時点での急速オン電圧劣化を抑制することができる。
すなわち、セルの幅を一定にした場合、Wn/Wpの比率が小さいとオン電圧劣化を抑制できるレベルまでの温度上昇が容易でなく、Wn/Wpの比率が大きすぎるとスナップバック現象の増大やオン電圧増大による電力損失の増大を招く。従って、Wn/Wpの比率を適正な範囲に設定する必要がある。一方、高耐圧素子ほどドリフト領域の不純物濃度は低く且つその厚さは厚く設定されるので、ドリフト領域の内部抵抗が大きく素子温度をより少ないIsbで上昇できる。従って、Wn/Wpの適正範囲は耐圧によっても異なる。発明者は種々の検討の結果、3kV以上の高耐圧ワイドギャップ半導体逆導通IGBTにおいては、Wn/Wpの適正範囲はSiC半導体の場合、0.02〜5.0の範囲にするのが良く、より好ましくは0.025〜3.0の範囲にするのが良いことを見出した。
このように、上記の動作方法や上記の逆導通IGBTのセル構造により第3の課題を解決し、高性能逆導通IGBTの高い信頼性を実現できる。
また、動作開始時に40℃を上まわる比較的低目の温度であっても、動作開始後には逆導通IGBTの自己発熱により自動的にオン電圧劣化を抑制する効果の大きい十分高い温度に昇温することもできる。
以上のように、この動作方法により第3の課題をより効果的に解決し、高性能逆導通IGBTの高い信頼性を実現できる。
図2は、実施の形態1にかかる半導体装置を模式的に示す断面図である。図2に示す実施の形態1にかかる半導体装置は、炭化珪素(SiC)半導体を用いて作製された例えば設計耐圧10kV級のプレーナゲート構造の逆導通IGBT100である。
本SiC逆導通IGBTは、高耐圧においてスナップバック現象を抑制する必要面からの制約と性能面からのMOSFET部の幅の制約と実用面からのチップ面積による制約とを協調させてpコレクタ幅Wp(SiC)を設定していることを特徴とする。
図2には、逆導通IGBT100の活性領域の一部のみを示す。SiC逆導通IGBT100は、例えば活性領域を囲むように耐圧構造部(不図示)を備えている。活性領域とは、半導体装置のオン時に電流が流れる領域であり、耐圧構造部とは、半導体装置を構成するpn接合付近の電界強度を緩和し、所望の耐圧を実現する構造部である。チップサイズは8mmx8mmであり、活性領域は6mmx6mmであり、活性領域を囲んでいる耐圧構造部の幅は1mmである。活性領域中の逆導通IGBTセルはストライブ状であり、セルの幅は28ミクロンメートルである。なお前記のように、セルの幅はn+短絡部の幅Wnとpコレクタ領域の幅Wpの和として定義している。
pボディ領域107は、例えばアルミニュームのイオン注入によって形成された半導体層である。 本実施例ではn電荷蓄積層106の不純物濃度を5×1016cm−3、厚さを0.7μmとした。
n+エミッタ領域108の不純物濃度は、n−ドリフト層105、n電荷蓄積層106の不純物濃度よりも高い。具体的には、n+エミッタ領域108の不純物濃度および厚さは、例えば、それぞれ5×1019cm−3および0.3μmであってもよい。p+コンタク領域110の不純物濃度および厚さは、例えば1×1019cm−3および0.3μmであってもよい。
p−低濃度チャネル領域109およびn+エミッタ領域110は、pボディ領域108の表面層にそれぞれイオン注入によって形成される。p−低濃度チャネル領域109およびn+エミッタ領域108はpボディ領域107の表面層に例えば0.3μmの深さで設けられるので、pボディ領域107の、n電荷蓄積層106とp−低濃度チャネル領域109およびn+エミッタ領域108とに挟まれた部分の厚さは例えば0.3μmとなる。
前記のように、セルの幅はn+短絡部の幅Wnとpコレクタ領域の幅Wpの和として定義する。
本SiC逆導通IGBTは、高耐圧においてスナップバック現象を抑制する必要面からの制約と性能面からのMOSFET部の幅の制約と実用面からのチップ面積による制約とを協調させてpコレクタ幅Wp(SiC)を設定していることを特徴とする。
SiC逆導通IGBTの耐圧が高くなるほどnドリフト層105の厚さは厚く不純物濃度は小さくする必要があるのでRonS(SiC)は大きくなる。従って、スナップバック電圧Vsbが高くなる。このため、pコレクタ102の幅を(1)式を満たす範囲で極力大きくする方が好ましい。
しかしこの場合、pコレクタ102に対向するMOSFET部の幅を大きくする必要があり、SiC逆導通IGBTの定常オン損失が増大するなどのために性能上好ましくない。
現在は実用面の歩留まりなどからSiC半導体素子のチップ面積を大きくできず、現状では10mmx10mm以下に制約されている。SiC半導体素子を高性能化するには、この制約されたチップ面積内にMOSFET部を極力多く設けるのが定常オン損失を低減でき好ましい。このためには、MOSFET部を耐圧を損ねることなく微細化するのがよく、上記のpコレクタ102の幅を大きくすることと相反する。
この上記の制約の相反関係の協調がとれる範囲で、pコレクタ領域の幅Wpは例えば25μmに設定してもよい。なお、n+短絡部103の幅Wnは3μmであってもよい。この場合セルの幅は28μmとなる。
本IGBTチップ100はTO型の高耐圧パッケージにダイボンデングし、更にエミッタ電極113上に結線用のAlワイヤを複数本ワイヤボンデングし、ついで保護用の高耐熱レジン(ナノテクレジン)でチップとAlワイヤを完全に被覆して半導体装置にしたのち動作試験に供した。
ゲート電圧を印加しない状態でエミッタ電極113とコレクタ電極101間に順方向電圧を印加すると、リーク電流が流れるが良好な順阻止特性を示し、室温での耐圧すなわちなだれ降伏を示す電圧は約11.3kVである。また、なだれ降伏前のリーク電流は室温で3.5×10−3A/cm2以下、250℃の高温でも5×10−2A/cm2以下と良好である。
同耐圧・同構成でWnが3μm、Wpが25μmのSi逆導通IGBTのスナップ電圧は900V以上であると試算されるが、これに比べると本SiC逆導通IGBTのスナップ電圧は著しく低く、本発明の効果が明らかである。なお、ここで同構成とは、(0019)に前記したように図2と同様の構造であるが、Si材料の物性を考慮して同耐圧を実現するために必要な各半導体層や各半導体領域の不純物濃度や厚さ及び幅等を採用している逆導通IGBT構造を意味する。
この効果は、本実施の形態のSiC逆導通IGBTはn+短絡部の幅Wnが同じであるが、pコレクタ領域の幅Wpがはるかに小さいので、その分セル数を増やすことができトータルのn+短絡部103の占有面積を増加でき、逆導通IGBT本来のターンオフ時のキャリアの排除機能を増加できたことによるものである。このようにターンオフ時間を著しく低減でき高速化できた結果、スイッチング損失を大幅に低減でき低損失化できている。
図3は、実施の形態2にかかる半導体装置200を模式的に示す断面図である。設計耐圧が3.3kV級のSiC逆導通IGBTである。上記の実施の形態1の半導体装置に比べて、nドリフト層を薄く高不純物濃度にした点、nバッファー層を設けていない点、n電荷蓄積層を設けていない点、セルの幅が少し大きい点を除けば、その他はほぼ同じ構造である。
ゲート電圧を印加しない状態でエミッタ電極214とコレクタ電極201間に順方向電圧を印加すると、リーク電流が流れるが良好な順阻止特性を示し、大多数の半導体装置の室温での耐圧すなわちなだれ降伏を示す電圧は3.8kV付近である。また、なだれ降伏前のリーク電流は室温で1.5×10−3A/cm2以下、250℃の高温でも3×10−2A/cm2以下と良好である。
ゲート電極212に閾値電圧以上のゲート電圧を印加し、ついでコレクタ−エミッタ間に順方向電圧を印加し増加してゆくと、順方向電圧に比例した電流が流れ、ある低いスナップバック電圧でオンしてオン電圧が急減するスナップバック現象が観察される。更に順方向電圧を増加してゆくと電流は非線形的に増加してゆく。コレクタ−エミッタ間電圧(以下Vce)が5VでのJceは148A/cm2と良好である。
また、スナップ電圧は6.8V程度である。同耐圧・同一構成で同程度のスナップバック電圧をもつSi逆導通IGBTのWpの試算値が300μm以上であるのに比べると、Wpを大幅に低減できており、スナップバック現象が抑制されている。
このようにターンオフ時間を低減でき高速化できた結果、スイッチング損失を大幅に低減でき低損失化できている。
図4は、実施の形態3にかかる半導体装置を模式的に示す断面図である。設計耐圧6.5kVのSiC逆導通IGBTであり、スナップバック現象を抑制するためにパイロットIGBT領域を設けており、図4には、その1/2と逆導通IGBT1セル分とが示されている。
SiC逆導通IGBTセルの中のn+短絡部303は、いずれかのpボディ307に対向してその中心付近に設けられてもよく、その幅Wnは3μmであってもよい。またpコレクタの幅Wpは20μmであってもよい。一方、パイロットIGBT領域のpコレクタの幅は135μm、n+短絡部の幅は3μmであってもよい。パイロットIGBT領域および逆導通IGBTセルのpコレクタの幅はいづれも(1)式を満足するように設定されている。逆導通IGBTセルのpコレクタの幅は必ずしも(1)式を満足しなくてもよいが、後記の効果を意図して(1)式を満足するように設定している。
ゲート電圧を印加しない状態でエミッタ電極313とコレクタ電極301間に順方向電圧を印加すると、リーク電流が流れるが良好な順阻止特性を示し、室温での耐圧すなわちなだれ降伏を示す電圧は6.9kV付近である。また、なだれ降伏前のリーク電流は室温で6.5×10−3A/cm2以下、250℃の高温でも5×10−2A/cm2以下と良好である。
また、スナップ電圧は4.5V程度である。パイロットIGBT領域のpコレクタの幅が135μmである同耐圧・同構成のSi逆導通IGBTのスナップ電圧の試算値の約50Vに比べると著しく低く、本発明の効果が明らかである。また逆導通IGBTセル部のpコレクタの幅も(1)式を満足するように設定した結果、第2次スナップバック現象が大幅に抑制され、高性能化できている。第2次スナップバック現象はまずパイロットIGBT領域がオンし、次に最近接の逆導通IGBTがオンし、ついで最遠方の逆導通IGBTに向かって近い逆導通IGBTから順次オンしてゆくというメカニズムに起因するものであり、これに起因して逆導通IGBTのオン時に大きな過度現象を誘発し逆導通IGBTを用いた回路や素子の誤動作を生じる場合が少なからずある。
パイロットIGBT領域ではスナップ電圧は大幅に低減できるが、逆導通IGBTセル部のWpが小さいとスナップ電圧が高いために、逆導通IGBTセル部のオン時に再度スナップバック現象が2次的に発生してしまう。
本実施の形態においては、逆導通IGBTセルのpコレクタの幅も(1)式を満足させており、従ってスナップバック現象が大幅に抑制されるので、第2次スナップバック現象も大幅に抑制できるものである。
図5は、実施の形態4にかかる半導体装置を模式的に示す断面図であり、設計耐圧が3.3kV級のSiC逆導通IGBTである。本半導体装置はSi逆導通IGBTに比べて小さいコレクタ幅Wp(SiC)でスナップバック現象を大幅に抑制すること、内蔵するダイオードをフライホーリングダイオードとして活用する場合に高信頼性と高性能化を達成すること、これと相反関係にあるがIGBTとして動作する場合にも高信頼性と高性能化を達成することを特徴とする。
これらの特徴を有する本実施の形態の半導体装置は、実施の形態2の半導体装置に比べて、nバッファー層404とn電荷蓄積層406を設けている点、n−ドリフト層405を少し薄くしている点およびn+短絡部403の幅Wnを7μm、pコレクタ402の幅Wpを21μmとしている点を除けば、その他は同じ構造である。
なお本実施の形態におけるn−ドリフト層405は、不純物濃度が1.5×1015cm−3、厚さが30μmである。一方、nバッファー層406は不純物濃度は4.5×1015cm−3、厚さは1.5μmであってもよい。
前記の非特許文献2には3.3kV級のSi逆導通IGBTが開示されており、その図4から3.3kV級のSi逆導通IGBTのWpを約250μmとするとスナップバック電圧は7V程度にできることが判る。従って、3.3kV級のSiC逆導通IGBTのスナップバック電圧を同等以下に抑制するには(1)式から理論計算的には次のようにすればよい。
250μm > Wp(SiC) > 1μm
そこで本実施の形態では、[0055]に記載の方法でWpを21μmと設定する。これにより小さいWpでスナップバック現象を抑制できる。
室温での耐圧すなわちなだれ降伏を示す電圧は3.6kV付近である。また、良好な順阻止特性を示し、なだれ降伏前のリーク電流は室温で2.3×10−3A/cm2以下、250℃の高温でも2.8×10−2A/cm2以下と良好である。
ゲート電極412に閾値電圧以上のゲート電圧を印加し、ついでコレクタ−エミッタ間に順方向電圧を印加し増加してゆくと、順方向電圧に比例した電流が流れ、あるスナップバック電圧でオンしてオン電圧が急減下するスナップバック現象が観察される。更に順方向電圧を増加してゆくと電流は非線形的に増加してゆく。Vceが5VでのJceは165A/cm2と良好である。
また、スナップ電圧は6V程度であり、上記の同耐圧のSi逆導通IGBTに比べるとWpを大幅に低減しているにもかかわらず低く、本発明の効果が明らかである。
図6は、実施の形態5にかかる半導体装置を模式的に示す断面図であり、設計耐圧が10kV級のSiC逆導通IGBTである。本SiC逆導通IGBTは前記の実施の形態1に比べて更にスナップバック現象を抑制しVsbを低減するとともに、前記の実施の形態3に比べて第2次スナップバック現象をほぼ解消できることが特徴である。
1つのセル内に3つのMOSFET部を設けてある点、セルの両端にのみn+短絡部503を設け短絡部間にpコレクタ502を設けている点、両端のn+短絡部503の幅は各々6μmでありpコレクタ502の幅Wpは78μmである点を除けばその他は実施の形態1と同じ構造である。ちなみにセル幅は84μmであるが、各MOSFET部の各領域の幅は実施の形態1と同じである。
本実施の形態では、セル内に複数のMOSFET部を設ける一方、対向するコレクタ側にはセルの両端にのみn+短絡部503を設けその間をpコレクタ502とする構造にすることによりpコレクタ幅Wpを大きくしスナップバック電圧Vsbを大幅に抑制している。
本実施の形態では全セルが同一構造なので、ほぼ一斉にオンするので、このような第2次スナップバック現象を生じさせることは基本的になく、第2次スナップバック現象に起因して生じる各種の誤動作を抑制でき高い信頼性を実現できるものである。
奇数にするとpコレクタ502の中央部に対向する位置にゲート電極下のMOSFET部の寄生接合FET部が配置されるので、MOSFET部がオン時の通電電流が図1の通電電流線b、cようにpコレクタ上のnバッファー層504内を流れる。従って、n+短絡部503までの全nバッファー層を、pコレクタ502から少数キャリアを注入させるための電圧降下を形成する抵抗として有効に活用できる。
偶数にするとpコレクタ502の中央部に対向する位置にはMOSFET部のpボディ部507が配置されるので、このpボディ部507に対向するpコレクタ502上のnバッファー層部が上記の電圧降下を形成する抵抗として有効に活用できない。
このように、MOSFET部の数を奇数にする方がスナップバック現象の抑制にセルの幅を有効に活用できるために好ましい。
室温での耐圧すなわちなだれ降伏を示す電圧は約11kVである。また、良好な順阻止特性を示し、なだれ降伏前のリーク電流は室温で2.5×10−3A/cm2以下、250℃の高温でも3.4×10−2A/cm2以下と良好である。
Vceが5V、 ゲート電極512の電圧が20VでのJceは約105A/cm2と良好である。また、10kV以上の高耐圧にも係わらずスナップ電圧は4V程度である。直流電源電圧5kV、電流密度50A/cm通電時のターンオフ時間は1.6μsである。
図7は、実施の形態6にかかる半導体装置を模式的に示す断面図であり、設計耐圧が10kV級のSiC逆導通IGBTである。上記の実施の形態1および5に比べて更にスナップバック現象を抑制し且つターンオフ時の残存キャリアの排除機能が低下する現象を抑制して高性能化も図ったSiC逆導通IGBTである。このために本半導体装置では、pコレクタ602の幅Wp(SiC)を所定の範囲の幅まで大きくし且つMOSFET部を微細化して1つのセル内により多くのMOSFET部を設けている。所定の範囲の幅の上限は、SiC逆導通IGBTのドリフト層 の少数キャリアの拡散係数を前記同耐圧のSi半導体のドリフト層 の少数キャリアの拡散係数で割った値の平方根に前記短絡部間距離Wp(Si)を乗じた値であり、下限はWp(Si)に[0018]に前記した係数Aを乗じた値である。
ここではpコレクタ602の幅Wp(SiC)は104μmに設定し、MOSFET部は耐圧を損ねない範囲で極力微細化してその幅は16μmとし、1つのセル内に7つのMOSFET部をもうけてある。n+短絡部603の幅は8μmであり、セルの両端のn+短絡部603は隣接するセルと2分割されているので、その幅は各々4μmである。従って、セル幅は112μmである。これらの点を除けば他は実施の形態5と同じ構造である。
しかし、[0028]に前記したように、Wp(WB)の中心付近に対向するMOSFET部はWp(WB)の両端付近に対向するMOSFET部に比べて、逆導通IGBTがターンオフする際に残存キャリアの排除機能が低下する現象が生じる。この結果、セル内のターンオフ動作が不均一となり、残存キャリアの排除機能が低下した部分に律速されてターンオフ時間が長くなり損失が大きくなったり、極端な場合はその部分に過度の電流集中が生じて素子の損傷を招いてしまう。そこで、本実施の形態では
上限のWp(Si)までWp(SiC)を増大することはやめ、ターンオフ時のテイル時間が同耐圧・同構成のSi-IGBTに比べて大幅に小さくなるようにWp(WB)を設定した。このために、[0028]に前記したように、本SiC−IGBTのドリフト層705 の少数キャリアの拡散係数を前記Si半導体のドリフト層 の少数キャリアの拡散係数で割った値の平方根に前記短絡部間距離Wp(Si)を乗じた値以下になるように104μmに設定し残存キャリアの排除機能が低下する現象を抑制したものである。
なお、10kV級のSi逆導通IGBTの場合はスナップ電圧を20VにするためにはWp(Si)は2000μm以上にする必要がある。
室温での耐圧すなわちなだれ降伏を示す電圧は約11.2kVである。また、良好な順阻止特性を示し、なだれ降伏前のリーク電流は室温で2.8×10−3A/cm2以下、250℃の高温でも4.3×10−2A/cm2以下と良好である。
Vceが5V、 ゲート電極612の電圧が20VでのJceは約185A/cm2と良好である。また、10kV以上の高耐圧にも係わらずスナップ電圧は約3.8Vである。直流電源電圧5kV、電流密度150A/cm通電時のターンオフ時間は、高電流密度であるにも関わらず1.9μsと良好であり、ターンオフ時の素子の損傷などは生じていない。
図8は、実施の形態7にかかる半導体装置を模式的に示す断面図であり、設計耐圧が10kV級のSiC逆導通IGBTである。前記の実施の形態1に比べて、nバッファー層をpコレクタに接する高濃度で薄い第1バッファー層704Aとnドリフト層705に接する低濃度で厚い第2バッファー層704Bからなる2層構造にしている点を除けば他の構造と同じである。このような2層構造にすることにより、スナップバック電圧を大きくすることなくターンオフ時間を低減し高性能化できるという特長を発揮するものである。
このような特徴を発揮する上で肝要な構造諸元のみを列記すると次のとうりである。
まずバッファー層の厚さと不純物濃度は、前記のようにビルトイン電圧が印加時には第1バッファー層704Aは完全に空乏化し、第2バッファー層704Bは一部のみが空乏化する厚さと不純物濃度であることが肝要である。従って、第1バッファー層704Aの不純物濃度と厚さは例えば1.0×1016cm−3および0.3μm、第2バッファー層704Bの不純物濃度と厚さは例えば1.1×1015cm−3および1.6μmであってもよい。また、pコレクタ領域702の不純物濃度と厚さは、例えば、それぞれ3.5×1017cm−3および1.5μmであり、n−ドリフト層705の不純物濃度および厚さは、例えば、それぞれ4×1014cm−3および100μmである。更に、pコレクタ領域702の幅Wp(SiC)は(1)式を満足するように設定した幅であれば、25μmであってもよい。n+短絡部703の幅Wn(SiC)は3μmであってもよく、セルの幅は28μmである。他は実施の形態1と同じである。
一方、本実施の形態の場合は、逆導通IGBTがオン時にpコレクタ702からの過度の注入をpコレクタに接する高濃度で薄い第1バッファー層704Aで抑制し適正化できるので、本逆導通IGBTをオフさせる際の残留キャリアを同耐圧の実施の形態1のSiC逆導通IGBTに比べて低減できる。その結果ターンオフ時間を短くしスイッチング損失を低減でき高性能化できる。
室温での耐圧すなわちなだれ降伏を示す電圧は約11.4kVである。また、良好な順阻止特性を示し、なだれ降伏前のリーク電流は室温で3.2×10−3A/cm2以下、250℃の高温でも4.1×10−2A/cm2以下と良好である。
Vceが5V、 ゲート電極712の電圧が20VでのJceは約95A/cm2と良好である。また、10kV以上の高耐圧にも係わらずスナップ電圧は約7.3Vである。直流電源電圧5kV、電流密度50A/cm通電時のターンオフ時間は、高電流密度であるにも関わらず約0.95μsと良好である。、
本実施の形態7のSiC逆導通IGBTは、実施の形態1と同じ条件の通電試験およびオン・オフ繰り返し動作試験においても、オン電圧の劣化や急速劣化は観察されず、試験実施後のほとんどの素子のオン電圧の変化は0.1V以下にとどまっており、低耐圧の市販のSiIGBTと同等であり顕著な信頼性への悪影響は見いだされない。
2、102,202,302、402、502,602,702 :pコレクタ
3、103,203,303、403、503,603,703 :n+短絡部
4、104、304、404、504,604,704 :nバッファー層
5、105,205,305、405、505,605,705 :n−ドリフト層
6、106,306、406、506,606,706 :n電荷蓄積層
7、107,207,307、407、507,607,707 :pボディ領域
8、108,208,308、408、508,608,708 :n+エミッタ領域
9、109,209,309、409、509,609,709 :p−チャネル領域
10、110,210,310、410、510,610,710:p+コンタクト領域
11,111、211,311、411、511,611,711:ゲート酸化膜
12,112,212,312、412、512,612,712:ゲート電極
13、113,213,313、413、513,613,713:エミッタ電極
14 :pコレクタ接合中央部
Claims (9)
- 第1導電型の第1半導体層と、
前記半導体層の裏面に設けられた第2導電型の第1半導体層と、前記第2導電型の第1半導体層を貫通する複数の第1導電型の第1半導体領域とを備え、
前記第1導電型の第1半導体層のおもて面には、選択的に設けられた複数の第2導電型の第1半導体領域と、
前記第2導電型の第1半導体領域の各々のおもて面に選択的に設けられた第1導電型の第2半導体領域と、
前記各々の第2導電型の第1半導体領域と前記第1導電型の第2半導体領域とに接する第1の主電極と、
前記各々の第2導電型の第1半導体領域の、前記各々の第1導電型の第2半導体領域と前記第1導電型の第1半導体層とに挟まれた部分の表面に、絶縁膜を介して設けられた制御電極と、
前記第2導電型の第1半導体層と前記複数の第1導電型の第1半導体領域との裏面に接する第2の主電極とを備えた半導体装置において、
各半導体層と各半導体領域がワイドギャップ半導体から構成されており
前記複数の第1導電型の第1半導体領域間の距離Wp(WB)を、
Si半導体で構成した同耐圧でほぼ同じ構成の前記半導体装置の前記距離Wp(Si)を上限とし、
前記ワイドギャップ半導体のpn接合のビルトイン電圧Vbi(WB)とワイドギャップ半導体装置の特性オン抵抗RonS(WB)との積を、前記Si半導体装置のpn接合のビルトイン電圧Vbi(Si)とSi半導体装置の特性オン抵抗RonS(Si)との積で割算した値に前記短絡部間距離Wp(Si)を乗じた値を下限とする範囲より選択したことを特徴とする半導体装置。 - 請求項1に記載の半導体装置において、
前記第1導電型の第1半導体層と、前記第2導電型の第1半導体層および前記複数の第1導電型の第1半導体領域との間に第1導電型の第2半導体層を設けたことを特徴とする半導体装置。 - 請求項1または2に記載の半導体装置において、前記Wp(WB)の距離を有する第1導電型の第1半導体領域間に存在する各々の第2導電型の第1半導体層に対向して、複数の前記第2導電型の第1半導体領域と第1導電型の第2半導体領域が設けられており、
前記Wp(WB)の上限を、前記ワイドギャップ半導体の少数キャリアの拡散係数を前記Si半導体の少数キャリアの拡散係数で割った値の平方根に前記短絡部間距離Wp(Si)を乗じた値とし、この上限と前記下限との範囲より前記Wp(WB)を選択したことを特徴とする半導体装置。 - 請求項2または3に記載の半導体装置において、第1導電型の第2半導体層が2層構成であり、前記第2導電型の第1半導体層および前記複数の第1導電型の第1半導体領域に接する層は薄く高不純物濃度であり、前記第2導電型の第1半導体層と第1導電型の第2半導体層とで構成するpn接合のビイルトイン電圧で完全に空乏化する厚さと不純物濃度であり、前記第1導電型の第1半導体層に接する層は厚く低不純物濃度であるが、前記pn接合のビイルトイン電圧で一部のみが空乏化する厚さと不純物濃度であることを特徴とする半導体装置。
- 請求項1〜4のいずれかに記載の半導体装置において、前記複数の第1導電型の第1半導体領域間の距離Wp(WB)のうち、少なくとも一つの距離Wp(WB) を前記範囲の上限以下で下限よりも十分大きな値とし、それ以外のWp(WB)を前記範囲内のより小さい値としたことを特徴とする半導体装置。
- 請求項1〜5のいずかに記載の半導体装置において、半導体装置の通電領域の一部または全部が整数個の同構造の複数のセルに分割でき、そのセルの幅を前記第1導電型の第1半導体領域の幅Wn(WB)と前記第1導電型の第1半導体領域間の距離Wp(WB)との和として定義したとき、これらの比率Wn(WB)/Wp(WB)が0.02〜5.0の範囲に存在することを特徴とする半導体装置。
- 請求項1〜6のいずれかに記載の半導体装置において、前記第1導電型の第1半導体領域と前記第2導電型の第1半導体領域間の内蔵ダイオードをフライホイーリングダイオードとすることを特徴とする半導体装置。
- 請求項1〜7のいずれかに記載の半導体装置において、前記セルの両端のみに前記第1導電型の第1半導体領域を有し且つそれらの間に前記第2導電型の第1半導体層を有し、更に前記複数の第2導電型の第1半導体領域の数が奇数個であり、奇数個の第2導電型の第1半導体領域群のセンターが、前記第2導電型の第1半導体層のセンターとほぼ対向するように配置されたことを特徴とする半導体装置。
- 少なくとも初動時には、前記第1の主電極と前記第2の主電極間に順方向電圧を印加し且つ前記制御電極にも低い電圧を印加して順方向バイアス状態にし、前記複数の第1導電型の第1半導体領域を介して多数キャリアによる順方向電流を流し、この電流により半導体装置を40℃以上に昇温させた後に、前記第2導電型の第1半導体層から前記第1導電型の第1半導体層に少数キャリアが注入されるように前記第1の主電極と前記第2の主電極間の電圧および前記制御電極の電圧、もしくはいづれか一方の電圧をより高い電圧に制御することを特徴とする請求項1〜8のいずれかに記載の半導体装置の動作方法。
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