JP2013062408A - 抵抗変化型不揮発記憶装置、半導体装置及び抵抗変化型不揮発記憶装置の製造方法 - Google Patents
抵抗変化型不揮発記憶装置、半導体装置及び抵抗変化型不揮発記憶装置の製造方法 Download PDFInfo
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Abstract
【解決手段】抵抗変化型不揮発性記憶装置は、第1配線3と、第1配線3上に形成された層間絶縁層53と、層間絶縁膜53上に形成された第2配線6と、第1配線3と第2配線6との間に形成された抵抗変化型素子11とを具備する。層間絶縁層53は、第1配線3と第2配線6とに挟まれるように形成され、第1配線3の幅以下の幅を有するホール9を備える。抵抗変化型素子11は、第1配線3と接して、ホール9の底部に形成された下部電極13と、下部電極13上に形成された抵抗変化層12と、抵抗変化層12上に形成された上部電極11とを備える。下部電極13、抵抗変化層12及び上部電極11は、ホール9の内部に形成される。第1配線3は銅を含み、下部電極13、13aはルテニウム、タングステン、コバルト、白金、金、ロジウム、イリジウム及びパラジウムからなる群から選択される少なくとも一種の金属を含んでいる。
【選択図】図5
Description
本発明の第1の実施の形態に係る抵抗変化型不揮発記憶装置の構成について、添付図面を参照して説明する。図5は、本発明の第1の実施の形態に係る抵抗変化型不揮発記憶装置の主要部の構成を示す断面図である。抵抗変化型不揮発記憶装置90は、基板70aと、第1キャップ絶縁膜61と、第1配線3と、第2層間絶縁膜52と、第2キャップ絶縁膜62と、抵抗変化型素子1と、第3層間絶縁膜53と、第3キャップ絶縁膜63と、第2配線6と、第4層間絶縁膜54とを具備している。
まず、低抵抗化(Forming)を行うため、上部電極11に正の電圧を印加し、抵抗変化層12を低抵抗化する。なお、低抵抗化(Forming)は、上部電極11の代わりに下部電極13に正の電圧を印加しても良い。次に、低抵抗状態から高抵抗状態へのスイッチングのときには、上部電極11に正の電圧を印加する。この場合、低抵抗化(Forming)の場合よりも電流が流れるように、負荷抵抗の抵抗を下げておくことが好ましい。一方、高抵抗状態から低抵抗状態へのスイッチングのときには、上部電極11に正の電圧を印加する。この場合、上部電極11には高抵抗状態へのスイッチングの場合よりも高い電圧を印加する。また、低抵抗化(Forming)の場合と同様に抵抗変化素子1に負荷抵抗をつけておき、低抵抗化後に電流が流れすぎないようにしておくのが好ましい。なお、高抵抗状態から低抵抗状態へのスイッチングのときにも、上部電極11の代わりに下部電極13に正の電圧を印加しても良い。
本発明の第2の実施の形態に係る抵抗変化型不揮発記憶装置の構成について、添付図面を参照して説明する。第2の実施の形態は、第1の実施の形態に係る抵抗変化型不揮発記憶装置90を1T1R(1トランジスタ1抵抗)型の抵抗変化型メモリ(ReRAM)に適用し、ロジックLSI(large−scale integration)91と混載した半導体装置に関する。以下、詳細に説明する。
加えて、本実施の形態に係る抵抗変化型不揮発記憶装置は1回のPR工程の追加でロジックLSIに混載可能であり、製造コストの大幅な削減が可能となる。更に、ロジックLSIのデバイスパラメータを変えることなく抵抗変化型不揮発記憶装置を混載することができる。
本発明の第3の実施の形態に係る抵抗変化型不揮発記憶装置の構成について、添付図面を参照して説明する。第3の実施の形態では、抵抗変化素子1aの下部電極13aがホール9の底部だけでなく、底部から側壁の途中まで形成されている点で、第1の実施の形態と異なる。以下詳細に説明する。
次に、図17Aに示すように、表面に第2キャップ絶縁膜62、第3層間絶縁膜53及び第3キャップ絶縁膜63を形成する。第2キャップ絶縁膜62及び第3キャップ絶縁膜63としては、ここではシリコン窒化膜(SiNx)を用いる。第3層間絶縁膜53としては、ここではシリコン酸化膜(SiO2)を用いる。それぞれ、プラズマCVD法を用いて堆積する。
また、選択CVD成長を行わず、通常の成膜方法を用いることができる。それにより、製造コストを削減することができる。また、本実施の形態も、第2の実施の形態のような半導体装置へ適用が可能である。
2、2a 制御トランジスタ
3、3a 第1配線
4、4a コンタクト
5a ビア
6、6a 第2配線
8 共通線
9 ホール
11、11a 上部電極
11p 上部電極1
12、12a 抵抗変化層
13、13a 下部電極
13p 下部電極13の一部分
18 埋め込み層(金属)
21、21a ドレイン
22、22a ゲート
23、23a ゲート絶縁膜
24、24a ソース
25、25a サイドウォール
31、31a 第1メタル配線
32、32a バリアメタル層
34a ビア
35a バリアメタル層
37、37a 第2メタル配線
38、38a バリアメタル層
51 第1層間絶縁膜
52 第2層間絶縁膜
53 第3層間絶縁膜
54 第4層間絶縁膜
61 第1キャップ絶縁膜
62 第2キャップ絶縁膜
63 第3キャップ絶縁膜
70、70a 基板
71 素子分離層
90、90a 抵抗変化型不揮発記憶装置(抵抗変化型メモリ)
91 ロジックLSI
100 抵抗変化素子
101 抵抗変化素子
102 制御トランジスタ
103 第1配線
104 コンタクト
105 第1ビア
106 ビット線(又は第2配線)
108 共通線
111 上部電極
112 抵抗変化層
113 下部電極
114 電流パス
115 電流パス
116 電流パス
117 側部
121 ドレイン
122 ワード線(又はゲート)
123 ゲート絶縁膜
124 ソース
125 サイドウォール
131 銅(Cu)
132 バリアメタル
134 銅(Cu)
135 バリアメタル
151 第1層間絶縁膜
152 第2層間絶縁膜
153 第3層間絶縁膜
161 第1キャップ絶縁膜
162 第2キャップ絶縁膜
163 第3キャップ絶縁膜
170 半導体基板
171 素子分離領域
190 抵抗変化型メモリ
MC メモリセル
Claims (20)
- 第1配線と、
前記第1配線上に形成された層間絶縁層と、
前記層間絶縁膜上に形成された第2配線と、
前記第1配線と前記第2配線との間に形成された抵抗変化型素子と
を具備し、
前記層間絶縁層は、前記第1配線と前記第2配線とに挟まれるように形成され、前記第1配線の幅以下の幅を有するホールを備え、
前記抵抗変化型素子は、
前記第1配線と接して、前記ホールの底部に形成された下部電極と、
前記下部電極上に形成された抵抗変化層と、
前記抵抗変化層上に形成された上部電極と
を備え、
前記下部電極、前記抵抗変化層及び前記上部電極は、前記ホールの内部に形成され、
前記第1配線は銅を含み、前記下部電極はルテニウム、タングステン、コバルト、白金、金、ロジウム、イリジウム及びパラジウムからなる群から選択される少なくとも一種の金属を含む
抵抗変化型不揮発性記憶装置。 - 請求項1に記載の抵抗変化型不揮発性記憶装置において、
前記銅の配向性は(111)面であり、
前記下部電極はルテニウムを含み、
前記ルテニウムの配向性は(002)面である
抵抗変化型不揮発性記憶装置。 - 第1配線と、
前記第1配線上に形成された層間絶縁層と、
前記層間絶縁膜上に形成された第2配線と、
前記第1配線と前記第2配線との間に形成された抵抗変化型素子と
を具備し、
前記層間絶縁層は、前記第1配線と前記第2配線とに挟まれるように形成され、前記第1配線の幅以下の幅を有するホールを備え、
前記抵抗変化型素子は、
前記第1配線と接して、前記ホールの底部に形成された下部電極と、
前記下部電極上に形成された抵抗変化層と、
前記抵抗変化層上に形成された上部電極と
を備え、
前記下部電極、前記抵抗変化層及び前記上部電極は、前記ホールの内部に形成され、
前記抵抗変化層及び前記上部電極の端部は、前記第2配線の底面と接する
抵抗変化型不揮発性記憶装置。 - 請求項3に記載の抵抗変化型不揮発性記憶装置において、
前記第1配線は銅を含み、
前記下部電極はルテニウム、タングステン、コバルト、白金、金、ロジウム、イリジウム及びパラジウムからなる群から選択される少なくとも一種の金属を含む
抵抗変化型不揮発性記憶装置。 - 請求項4に記載の抵抗変化型不揮発性記憶装置において、
前記銅の配向性は(111)面であり、
前記下部電極はルテニウムを含み、
前記ルテニウムの配向性は(002)面である
抵抗変化型不揮発性記憶装置。 - 請求項3に記載の抵抗変化型不揮発性記憶装置において、
前記第1配線はアルミニウムを含み、
前記下部電極はタングステン、タンタル及びチタニウムからなる群から選択される少なくとも一種の金属を含む
抵抗変化型不揮発性記憶装置。 - 請求項3に記載の抵抗変化型不揮発性記憶装置において、
前記第1配線はシリコンを含み、
前記下部電極はタングステン、タンタル及びチタニウムからなる群から選択される少なくとも一種の金属を含む
抵抗変化型不揮発性記憶装置。 - 請求項1乃至7のいずれか一項に記載の抵抗変化型不揮発性記憶装置において、
前記下部電極は、更に、前記底部から側壁の途中まで形成されている
抵抗変化型不揮発性記憶装置。 - 請求項1乃至8のいずれか一項に記載の抵抗変化型不揮発性記憶装置において、
前記抵抗変化層は、前記下部電極とは異なる材料を用いた酸化物を含む
抵抗変化型不揮発性記憶装置。 - 複数の抵抗変化型不揮発性記憶装置と、
ただし前記複数の抵抗変化型不揮発性記憶装置は請求項1乃至7のいずれか一項に記載され、
前記複数の抵抗変化型不揮発性記憶装置を用いる論理回路と
を具備する
半導体装置。 - 第1配線上に形成された層間絶縁層中に、前記第1配線の幅以下の幅を有するホールを形成する工程と、
前記ホールの内部に抵抗変化型素子を形成する工程と、
前記抵抗変化型素子と接するように前記抵抗変化型素子上に第2配線を形成する工程と
を具備し、
前記抵抗変化型素子を形成する工程は、
前記第1配線と接して、前記ホールの底部に下部電極を形成する工程と、
前記下部電極上に抵抗変化層用の第1膜を形成する工程と、
前記第1膜上に上部電極用の第2膜を形成する工程と、
前記層間絶縁層上の前記第1膜及び前記第2膜を除去する工程と
を備え、
前記第1配線は銅を含み、前記下部電極はルテニウム、タングステン、コバルト、白金、金、ロジウム、イリジウム及びパラジウムからなる群から選択される少なくとも一種の金属を含む
抵抗変化型不揮発性記憶装置の製造方法。 - 請求項11に記載の抵抗変化型不揮発性記憶装置の製造方法において、
前記銅の配向性は(111)面であり、
前記下部電極はルテニウムを含み、
前記ルテニウムの配向性は(002)面である
抵抗変化型不揮発性記憶装置の製造方法。 - 第1配線上に形成された層間絶縁層中に、前記第1配線の幅以下の幅を有するホールを形成する工程と、
前記ホールの内部に抵抗変化型素子を形成する工程と、
前記抵抗変化型素子と接するように前記抵抗変化型素子上に第2配線を形成する工程と
を具備し、
前記抵抗変化型素子を形成する工程は、
前記第1配線と接して、前記ホールの底部に下部電極を形成する工程と、
前記下部電極上に抵抗変化層用の第1膜を形成する工程と、
前記第1膜上に上部電極用の第2膜を形成する工程と、
前記層間絶縁層上の前記第1膜及び前記第2膜を除去する工程と
を備え、
前記抵抗変化層及び前記上部電極の端部は、前記第2配線の底面と接する
抵抗変化型不揮発性記憶装置の製造方法。 - 請求項13に記載の抵抗変化型不揮発性記憶装置の製造方法において、
前記下部電極を形成する工程は、
前記ホールの内部において前記第1配線上に前記下部電極を選択成長させる工程を含む
抵抗変化型不揮発性記憶装置の製造方法。 - 請求項14に記載の抵抗変化型不揮発性記憶装置の製造方法において、
前記第1配線は銅を含み、
前記下部電極はルテニウム、タングステン、コバルト、白金、金、ロジウム、イリジウム及びパラジウムからなる群から選択される少なくとも一種の金属を含む
抵抗変化型不揮発性記憶装置の製造方法。 - 請求項15に記載の抵抗変化型不揮発性記憶装置の製造方法において、
前記銅の配向性は(111)面であり、
前記下部電極はルテニウムを含み、
前記ルテニウムの配向性は(002)面である
抵抗変化型不揮発性記憶装置の製造方法。 - 請求項14に記載の抵抗変化型不揮発性記憶装置の製造方法において、
前記第1配線はアルミニウムを含み、
前記下部電極はタングステン、タンタル及びチタニウムからなる群から選択される少なくとも一種の金属を含む
抵抗変化型不揮発性記憶装置の製造方法。 - 請求項14に記載の抵抗変化型不揮発性記憶装置の製造方法において、
前記第1配線はシリコンを含み、
前記下部電極はタングステン、タンタル及びチタニウムからなる群から選択される少なくとも一つの金属を含む
抵抗変化型不揮発性記憶装置の製造方法。 - 請求項13に記載の抵抗変化型不揮発性記憶装置の製造方法において、
前記下部電極を形成する工程は、
前記層間絶縁層の表面及び前記ホールの内部の表面を覆うように下部電極用の第3膜を形成する工程と、
前記ホールの底部及び側壁の途中まで前記第3膜を覆うように保護膜を形成する工程と、
前記第3膜のうち、前記保護膜で覆われた部分を除く部分を除去する工程と
前記保護膜を除去する工程と、
を備える
抵抗変化型不揮発性記憶装置の製造方法。 - 請求項11乃至19のいずれか一項に記載の抵抗変化型不揮発性記憶装置の製造方法において、
前記抵抗変化層は、前記下部電極とは異なる材料を用いた酸化物を含む
抵抗変化型不揮発性記憶装置の製造方法。
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