JP2012203064A - 表示装置 - Google Patents

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Abstract

【課題】発明が解決しようとする課題は、アクティブマトリクス型表示装置の表示の均一性を高めることにある。
【解決手段】
一実施形態による表示装置は、絶縁性の基板と、前記基板の一主面に設けられ、複数のゲート線、複数の信号線、複数の電源線、マトリクス状に配置された複数の画素を有する表示領域と、表示領域上に設けられた有機ＥＬ層と、を備え、前記画素は、駆動トランジスタと、抵抗体とを有し、前記抵抗体の一端は前記駆動トランジスタのゲート電極と接続されており、他端は少なくとも前記ゲート線、前記信号線、前記電源線のいずれかと接続されている。
【選択図】図３

Description

本発明の実施形態は、表示装置に関する。
近年、平面型の表示装置として、自発光素子である有機エレクトロルミネセンス(ＥＬ)表示装置が注目され、盛んに研究が行われている。画素回路を含む液晶セルによってバックライトからの透過光強度を制御する液晶表示装置に比べて、有機ＥＬ表示装置は自発光素子を用いているため、バックライトが不要であり、画像の視野角が広く、高速な応答性を有するために動画再生に適する、などの特徴を持っている。
有機ＥＬ表示装置では、液晶表示装置と同様、その駆動方式として単純（パッシブ）マトリクス方式とアクティブマトリクス方式とを採用することができる。アクティブマトリクス方式は、有機ＥＬ素子に流れる電流を、この有機ＥＬ素子と同じ画素回路内に設けた能動素子、例えば薄膜トランジスタなどによって制御する。アクティブマトリクス方式の表示装置は、大型でかつ高精細な表示を行うことができる。
アクティブマトリクス方式の有機ＥＬ表示装置では、各画素は、有機ＥＬ素子に直列接続された駆動トランジスタと、映像信号に応じた信号電圧を駆動トランジスタのゲートに書き込む書き込みトランジスタと、から構成される。駆動トランジスタは映像信号に対応した定電流源として動作するため、表示の均一性を確保するには、画素間での駆動トランジスタの特性バラつきが非常に小さいことが要求される。
S.Hong, et al.,SID 07 Digest pp.1366
発明が解決しようとする課題は、表示装置の表示の均一性を高めることにある。
一実施形態による表示装置は、絶縁性の基板と、前記基板の一主面に設けられ、複数のゲート線、複数の信号線、複数の電源線、マトリクス状に配置された複数の画素を有する表示領域と、表示領域上に設けられた有機ＥＬ層と、を備え、前記画素は、駆動トランジスタと、抵抗体とを有し、前記抵抗体の一端は前記駆動トランジスタのゲート電極と接続されており、他端は少なくとも前記ゲート線、前記信号線、前記電源線のいずれかと接続されている。
第１の実施形態に係る表示装置の平面図。 第１の実施形態に係る表示装置の表示領域の一部断面図。 第１の実施形態に係る表示装置の画素構成を示す図。 第２の実施形態に係るアクティブマトリクス型表示装置の画素構成を示す図。 第３の実施形態に係るアクティブマトリクス型表示装置の画素構成を示す図。 酸化物半導体のＴＦＴ特性を示す図。 基板の剥離プロセスを示す断面図。 剥離プロセス前後におけるＴＦＴの特性を示す図。
以下、実施の形態について図面を参照して詳細に説明する。
なお、図面は模式的または概念的なものであり、各部分の厚みと幅との関係、部分間の大きさの比率などは、必ずしも現実のものと同一とは限らない。また、同じ部分を表す場合であっても、図面により互いの寸法や比率が異なって表される場合もある。
なお、本願明細書と各図において、既出の図に関して前述したものと同様の要素には同一の符号を付して詳細な説明は適宜省略する。表示装置としては、アクティブマトリクス型有機ＥＬ表示装置を用いる。
（第１の実施形態）
第１の実施形態に係る表示装置について説明する。
図１に表示装置の平面図を示す。画像を表示する表示領域１００と、表示領域以外の領域である周辺領域２００とを有する。
表示領域１００には画素部１が設けられている。周辺領域２００には、信号線駆動回路２、制御線駆動回路３、およびコントローラ４が設けられている。コントローラ４は信号線駆動回路２と制御線駆動回路３とに接続されており、信号線駆動回路２と制御線駆動回路３の動作のタイミング制御を行う。
また、信号線駆動回路２と画素１とは、図中列方向に沿って設けられた複数の信号線Ｖsigで接続されている。制御線駆動回路３と画素１とは、図中行方向に沿って設けられた複数の制御線ＣＬで接続されている。信号線駆動回路２は、信号線Ｖsigを通して画素部１に映像信号に対応する信号電圧を供給する。制御線駆動回路３は、制御線ＣＬを通して画素部１に走査線駆動信号を供給する。
画素部１は、供給される電流に応じて発光する有機ＥＬ素子等を有する。
図２は、第１の実施形態に係る表示装置の表示領域の一部断面を示す図である。表示装置の基板１１０上にはアレイバリア膜１１１が設けられている。アレイバリア膜１１１上の一部には、薄膜トランジスタ（ＴＦＴ）が設けられている。すなわち、アレイバリア膜１１１上の一部にはゲート電極１１２が設けられており、ゲート電極１１２を覆うようにゲート絶縁膜１１３が設けられている。ゲート絶縁膜１１３上の一部には、ゲート電極１１２の位置に重なるように半導体層１１４が設けられている。半導体層１１４上には、ソースコンタクト領域およびドレインコンタクト領域を除いてチャネル保護膜１１５が設けられている。また。半導体層１１４のソースコンタクト領域上にはソース電極１１６Ｓが設けられており、半導体層１１４のドレインコンタクト領域上にはドレイン電極１１６Ｄが設けられている。
ソース電極１１６Ｓ、ドレイン電極１１６Ｄおよびゲート絶縁膜１１３の上にはＴＦＴ保護膜１１７が設けられている。ＴＦＴ保護膜１１７上の一部には画素電極１１８が設けられており、画素電極１１８は、ＴＦＴ保護膜１１７に設けられたバンクを通してドレイン電極１１６Ｄと接続されている。画素電極１１８上には有機ＥＬ層１２０が設けられており、有機ＥＬ層１２０の上には共通電極１２１が設けられている。薄膜トランジスタ１０上においては、ＴＦＴ保護膜１１７上にパッシベーション膜１１９を介して有機ＥＬ層１２０および共通電極１２１が設けられている。共通電極１２１上には、封止膜１２２が設けられている。
基板１１０は、例えばガラス基板やプラスチック基板などの絶縁性の基板を用いることができる。プラスチック基板としては、例えばＰＥＴ(ポリエチレンテレフタレート)，ＰＥＮ(ポリエチレンナフタレート)，ＰＥＳ(ポリエーテルサルフォン)，ＰＩ(ポリイミド)などを用いることができる。アレイバリア膜１１１としてはシリコン酸化物（ＳｉＯＸ；Ｘは任意の正の値）とシリコン窒化物（ＳｉＮＸ；Ｘは任意の正の値）の単層やその積層とする。ゲート電極１１２には、例えば、ＭｏＷ、Ｔａ、Ｗのような高融点金属などの導電材料を用いることができる。また、ゲート電極１１２にヒロック対策を施したＡｌを主成分とするＡｌ合金を用いても良く、Ａｌと高融点金属の積層を用いてもよい。
ゲート絶縁膜１１３には、例えば、酸化シリコン（ＳｉＯｘ）などの絶縁性の材料を用いることができる。酸化シリコンの他には、窒化シリコン（ＳｉＮｘ）や酸窒化シリコン(ＳｉＯＮ)なども用いることができ、さらには、これらの膜の積層膜を用いることもできる。
半導体層１１４には、例えば、反応性スパッタリング法で形成されるＩｎ−Ｇａ−Ｚｎ−Ｏ系のアモルファス酸化物半導体を用いる。半導体層１１４として、他の組成を有する酸化物半導体や、多結晶シリコン、微結晶シリコン、アモルファスシリコン、有機半導体などを用いても良い。半導体層１１４としてアモルファス酸化物半導体を用いる場合には、その膜厚は１０ｎｍ〜１００ｎｍ程度とし、電気的特性を考慮すると、１０ｎｍ程度とすることが好ましい。
チャネル保護層１１５には、絶縁性の材料を用いる。半導体層１１４にアモルファス酸化物半導体を用いる場合には、半導体層１１４よりも耐酸性の強い酸化シリコン（ＳｉＯｘ）を用いることができる。他に、チャネル保護層１１５として窒化シリコン（ＳｉＮｘ）や酸窒化シリコン(ＳｉＯＮ)等を用いることができる。
ソース電極１１６Ｓとドレイン電極１１６Ｄには、例えば、Ｔｉ／Ａｌ／ＴｉやＭｏ／Ａｌ／Ｍｏ積層膜等の各種の導電性材料を用いることができる。
ＴＦＴ保護膜１１７には、例えば酸化シリコン(ＳｉＯｘ)、窒化シリコン(ＳｉＮｘ)、酸窒化シリコン(ＳｉＯＮ)、酸化アルミナ(Ａｌ２Ｏ３)などを用いることができる。
画素電極１１８には、インジウムティンオキサイド（ＩＴＯ）、ＩＴＯ／Ａｇ／ＩＴＯの積層構造、ＡｌがドープされたＺｎＯであるＡＺＯなどを用いることができる。
パッシベーション膜１１９には、感光性アクリル樹脂、感光性ポリイミドなどを用いることができる。
有機ＥＬ層１２０には、電圧を印加されて発光する材料を用いることができる。
共通電極１２１には、ＡｌやＭｇＡｇなどの材料を用いることができる。
封止膜１２２には、窒化シリコン(ＳｉＮｘ)などの絶縁性の材料を用いることができる。
図３に、第１の実施形態に係る表示装置の画素構成を示す。図１では示していないが、信号線Ｖsigと平行に電源線Ｖddも設けられている。各画素１は、書き込みトランジスタ１１（薄膜トランジスタ１０）、電流制御用の駆動トランジスタ１２（薄膜トランジスタ１０）、コンデンサ２０、有機ＥＬ層１２０、および放電用抵抗体５０を有する。
書き込みトランジスタ１１のゲート電極はゲート線ＣＬに接続されており、ソース電極はゲート線Ｖsigに接続されており、ドレイン電極は駆動トランジスタ１２のゲート電極に接続されている。駆動トランジスタ１２のソース電極は有機ＥＬ層１２０の画素電極１１８に接続されており、ドレイン電極は電源線Ｖddに接続されている。コンデンサ２０および放電用抵抗体５０の一端は、駆動トランジスタ１２のゲート電極に接続されている。コンデンサ２０および放電用抵抗体５０の他端は、駆動トランジスタ１２のドレイン電極に接続されている。
放電用抵抗体５０は、書き込みトランジスタ１１および駆動トランジスタ１２を形成する半導体層１１４と同じ材料を用いることができる。
今回、発明者らは以下の知見を得た。アクティブマトリクス型有機ＥＬ表示装置では、駆動トランジスタのゲート電極がフローティングした構造を取るため、プロセス中に生じた静電気はこのゲート電極に残り易い。このため、静電気の発生量と保持具合に応じて個々の駆動トランジスタの特性が電圧ストレス劣化を起こす結果、特性のバラつきが生じて、表示の均一性が低下する問題が生じていた。そこで、駆動トランジスタのゲート電極に、放電用の抵抗体を接続することで、この問題を防止できることが分かった。
放電用抵抗体５０は、駆動トランジスタ１２のゲート電極と、信号線Ｖsig、電源線Ｖdd、ゲート線ＣＬのいずれかとの間に設けられていれば、同様にして静電気を逃がす役割を果たす。すなわち、放電用抵抗体５０の一端が駆動トランジスタ１２のゲート電極と接続されており、他端が信号線Ｖsig、あるいはゲート線ＣＬと接続されていても、同様の効果を得ることができる。
（第２の実施形態）
図４は、第２の実施形態に係るアクティブマトリクス型表示装置の画素構成を示す図である。第２の実施形態では、放電用抵抗体５０として放電用ダイオード５１を用いる。放電用ダイオード５１のアノードは駆動トランジスタ１２のゲート電極と接続されており、カソードは電源線と接続されている。表示装置の駆動時は、電源線の電位は信号電位よりも高くなるため、前記ダイオードは保持特性を低下させない。このような構成においても、第１の実施形態と同様に、プロセス中の静電気によって駆動トランジスタ１２の特性が変化するのを防止することができる。
（第３の実施形態）
図５は、第３の実施形態に係るアクティブマトリクス型表示装置の画素構成を示す図である。第３の実施形態では、放電用ダイオード５１として放電用トランジスタ５２を用いている。放電用トランジスタ５２のゲート電極およびドレイン電極は駆動トランジスタ１２のゲート電極に接続されており、放電用トランジスタ５２のゲート電極およびドレイン電極は導通している。また、放電用トランジスタ５２のソース電極は電源線に接続されている。
放電用トランジスタ５２は、追加の材料やプロセスが必要なく、書き込みトランジスタ１１および駆動トランジスタ１２と同じプロセスで形成することができる。
図６は酸化物半導体のＴＦＴ特性を示す図である。縦軸は駆動トランジスタ１２のドレイン電流Ｉｄ（アンペア、Ａ）を表し、横軸は駆動トランジスタ１２のゲート電圧Ｖｇ（ボルト、Ｖ）を表す。曲線３０１はＶｄが１５Ｖのときを表し、曲線３０２はＶｄが０．１Ｖのときを表す。図６に示すように、酸化物半導体を用いたＴＦＴは、他の半導体材料によるＴＦＴに比べて、非常に低いＯＦＦ特性を示す。そのため、書き込みトランジスタを酸化物半導体で形成する場合は、プロセス中の駆動トランジスタのゲート電極のフローティング性がより顕著になる。したがって、本構造によって対策することがより効果的となる。
本実施形態においても同様に、放電用トランジスタ５２に酸化物半導体を用いることにより、より静電気の影響を受けにくい表示装置を形成することができる。
（第４の実施形態）
本実施形態においては、基板１１０として可塑性の基板を用いる。基板１１０は可塑性であるため、表示装置を製造する際には、支持基板１３０上の接着層１３１に基板１１０が仮接着され、この状態で基板１１０上に薄膜トランジスタ１０などのアレイや表示素子が形成される。
図７は、基板１３０の剥離プロセスを示す断面図である。
図８は、可塑性基板を支持基板から剥離する工程の前後におけるＴＦＴの特性を示す図である。縦軸は駆動トランジスタ１２のドレイン電流Ｉｄ（アンペア、Ａ）を表し、横軸は駆動トランジスタ１２のゲート電圧Ｖｇ（ボルト、Ｖ）を表す。支持基板１３０を剥離する前に比べて剥離した後のＴＦＴ特性は閾値電圧が正にシフトしている。支持基板１３０を剥離する際には、静電気が発生するおそれがある。支持基板１３０を剥離する際には、この静電気により駆動トランジスタ１２の特性が設計値から変化してしまう問題がある。
しかしながら、駆動トランジスタ１２のゲート電極に放電用抵抗体５０を接続すると、支持基板１３０の剥離プロセスにおいて生じる静電気を逃がすことができる。従って、支持基板１３０を基板１１０から剥離しても駆動トランジスタ１２の特性が変化しにくくすることができる。
本実施形態においても、第１の実施形態と同様に、プロセス中の静電気によって駆動トランジスタ１２の特性が変化するのを防止することができる。
なお、本発明は、これらの上述の実施形態に限定されるものではない。例えば、トランジスタ及び表示装置を構成する各要素の具体的な構成に関しては、当業者が公知の範囲から適宜選択することにより本発明を同様に実施し、同様の効果を得ることができる限り、本発明の範囲に包含される。
また、各具体例のいずれか２つ以上の要素を技術的に可能な範囲で組み合わせたものも、本発明の要旨を包含する限り本発明の範囲に含まれる。
その他、本発明の思想の範疇において、当業者であれば、各種の変更例及び修正例に想到し得るものであり、それら変更例及び修正例についても本発明の範囲に属するものと了解される。
１ 画素、２ 信号線駆動回路、３ 制御線駆動回路、４ コントローラ、１１ 書き込みトランジスタ、１２ 駆動トランジスタ、２０ コンデンサ、５０ 放電用抵抗体、５１ 放電用ダイオード、５２ 放電用トランジスタ、１００ 表示領域、１１０ 基板、１１１アレイバリア膜、１１２ ゲート電極、１１３ ゲート絶縁膜、１１４ 半導体層、１１５ チャネル保護膜、１１６Ｓ ソース電極、１１６Ｄ ドレイン電極、１１７ ＴＦＴ保護膜、１１８ 画素電極、１１９ パッシベーション膜、１２０ 有機ＥＬ層、１２１ 共通電極、１２２ 封止膜、１３０ 支持基板、１３１ 接着層、２００ 周辺領域、３０１ 曲線、３０２ 曲線、Ｖsig 信号線、Ｖdd 電源線、ＣＬ 制御線、

Claims (7)

  1. 絶縁性の基板と、
    前記基板の一主面に設けられ、複数のゲート線、複数の信号線、複数の電源線、マトリクス状に配置された複数の画素を有する表示領域と、
    表示領域上に設けられた有機ＥＬ層と、を備え、
    前記画素は、駆動トランジスタと、抵抗体とを有し、
    前記抵抗体の一端は前記駆動トランジスタのゲート電極と接続されており、他端は少なくとも前記ゲート線、前記信号線、前記電源線のいずれかと接続されている表示装置。
  2. 前記ダイオードはトランジスタから形成される、請求項１に記載の表示装置。
  3. 前記トランジスタは半導体層で形成される請求項２に記載の表示装置。
  4. 前記抵抗体はダイオードで形成される、請求項１に記載の表示装置。
  5. 前記ダイオードは、アノードが前記駆動トランジスタのゲート電極と接続され、カソードが前記電源線に接続される、請求項４に記載の表示装置。
  6. 前記半導体層は酸化物半導体からなる、請求項３に記載の表示装置。
  7. 前記絶縁性の基板は、可塑性を有することを特徴とする、請求項１乃至請求項６に記載の表示装置。
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