JP2012146880A - Circuit board, method of manufacturing the same, and electronic device - Google Patents
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Abstract
Description
本発明は、回路基板及びその製造方法、並びに電子装置に関する。 The present invention relates to a circuit board, a manufacturing method thereof, and an electronic device.
回路基板の1種として、ビルドアップ多層基板が知られている。ビルドアップ多層基板は、例えば、コア層の上に、絶縁層及び導電パターン(ビア、配線)を繰り返し形成していくことで、作製される。その場合、不具合が一箇所でも生じると基板全体が不良となってしまったり、層数の増加に伴って工程が長くなり、コストアップを招いたりする。このような観点から、予め欠陥のないビルドアップ層を作製しておき、これを樹脂でコア層に貼り合わせる方法が提案されている。 A build-up multilayer board is known as one type of circuit board. The build-up multilayer substrate is manufactured, for example, by repeatedly forming an insulating layer and a conductive pattern (via and wiring) on the core layer. In that case, if a defect occurs even at one place, the entire substrate becomes defective, or the process becomes longer as the number of layers increases, leading to an increase in cost. From such a viewpoint, there has been proposed a method in which a build-up layer having no defect is prepared in advance and this is bonded to the core layer with a resin.
また、回路基板に関しては、保護基材表面に所定パターンの配線を形成した配線転写シートを、電気絶縁性基材に加熱加圧することで、電気絶縁性基材表面に配線を転写し、配線基板(配線層)を得る方法が知られている。また、別の配線層の積層時に用いる樹脂との接触面積を向上させる観点から、配線転写シートの保護基材表面に凹部を形成しておき、電気絶縁性基材表面及び転写される配線表面に、保護基材表面の凹部と相補形状の凸部を形成する方法等も知られている。 As for the circuit board, a wiring transfer sheet in which a wiring of a predetermined pattern is formed on the surface of the protective base material is heated and pressed on the electric insulating base material, whereby the wiring is transferred to the surface of the electric insulating base material. A method of obtaining (wiring layer) is known. Also, from the viewpoint of improving the contact area with the resin used when laminating another wiring layer, a recess is formed on the surface of the protective substrate of the wiring transfer sheet, and the surface of the electrically insulating substrate and the transferred wiring surface Also known is a method for forming a convex part complementary to the concave part on the surface of the protective substrate.
例えば、ビルドアップ層とコア層のように、異なる配線層同士を樹脂で貼り合わせて作製する回路基板では、各配線層の材質の違い、熱による応力の発生、応力に起因した変形等によって、貼り合わせ部分における剥離、断線等が生じる場合があった。それにより、貼り合わせている配線層間の密着力の低下、回路基板としての品質の低下等を招く恐れがあった。 For example, in a circuit board produced by bonding different wiring layers together with a resin, such as a build-up layer and a core layer, due to differences in the material of each wiring layer, generation of stress due to heat, deformation due to stress, etc. In some cases, peeling, disconnection, or the like occurred at the bonded portion. As a result, there is a risk of reducing the adhesion between the laminated wiring layers and the quality of the circuit board.
また、樹脂が接触する配線層の表面を凹凸にする方法では、凹凸の形成時に配線層の内部構造(配線等)を損傷したり、樹脂との接触面積、密着性を十分に向上させることができなかったりする場合があった。 In addition, in the method of making the surface of the wiring layer in contact with the resin uneven, it is possible to damage the internal structure (wiring, etc.) of the wiring layer when forming the unevenness, and to sufficiently improve the contact area and adhesion with the resin. There were times when it was not possible.
本発明の一観点によれば、第1配線層と、前記第1配線層に対向して配置された第2配線層と、前記第1配線層と前記第2配線層の間に設けられた樹脂層と、前記第1配線層と前記第2配線層との対向面の少なくとも一方の面上に設けられ、前記樹脂層に埋め込まれた凹凸層とを含む回路基板が提供される。 According to an aspect of the present invention, the first wiring layer, the second wiring layer disposed opposite to the first wiring layer, and the first wiring layer and the second wiring layer are provided. There is provided a circuit board including a resin layer and a concavo-convex layer provided on at least one of the opposing surfaces of the first wiring layer and the second wiring layer and embedded in the resin layer.
開示の回路基板によれば、貼り合わせる配線層間の密着力の向上、回路基板の品質の向上を図ることが可能になる。 According to the disclosed circuit board, it is possible to improve the adhesion between the wiring layers to be bonded and to improve the quality of the circuit board.
図1は回路基板の構成例を示す図である。
図1(A),(B)に示す回路基板1a,1bは、第1配線層2及び第2配線層3が、樹脂層4及び凹凸層5を介して貼り合わされた構造を有している。
FIG. 1 is a diagram illustrating a configuration example of a circuit board.
The
第1配線層2は、絶縁部(絶縁層)、及び導電部(配線、ビア等)を含む。第2配線層3も同様に、絶縁部、及び導電部を含む。第1配線層2及び第2配線層3は、例えば、いずれも絶縁層と配線等を繰り返し形成したビルドアップ層とすることができるほか、一方をそのようなビルドアップ層とし、もう一方をコア基板に配線等を形成したコア層とすることもできる。
The
ここで、凹凸層5は、第1配線層2と第2配線層3との対向面のいずれか一方の面上、ここでは一例として、図1(A)に示すように、第1配線層2の、第2配線層3と対向する面上に配置することができる。また、凹凸層5は、図1(B)に示すように、第1配線層2と第2配線層3との対向面の双方の面上に、それぞれ配置することもできる。凹凸層5は、樹脂層4側の表面に凹凸5aが設けられるように形成される。尚、凹凸層5の凹凸5aの詳細については後述する。樹脂層4は、凹凸層5の凹凸5aを埋め込むように設けられる。
Here, the concavo-
このように回路基板1a,1bでは、第1配線層2と第2配線層3のいずれか、又は双方に、凹凸層5が設けられる。そして、その凹凸層5を埋め込むように樹脂層4が設けられ、第1配線層2と第2配線層3が貼り合わされている。これにより、樹脂層4と凹凸層5との接触面積を増加させ、樹脂層4及び凹凸層5を介して貼り合わされる第1配線層2と第2配線層3の間の密着力を向上させている。
Thus, in the
以下、回路基板について、より詳細に説明していく。
まず、第1の実施の形態について説明する。
図2は第1の実施の形態に係る回路基板の一例を示す図である。尚、図2は第1の実施の形態に係る回路基板の一例の要部断面を模式的に図示している。
Hereinafter, the circuit board will be described in more detail.
First, the first embodiment will be described.
FIG. 2 is a diagram illustrating an example of a circuit board according to the first embodiment. FIG. 2 schematically shows a cross-section of the main part of an example of the circuit board according to the first embodiment.
図2に示す、第1の実施の形態に係る回路基板100は、配線層として、コア層10と、コア層10の表面側及び裏面側にそれぞれ設けられた第1ビルドアップ層20及び第2ビルドアップ層30を有している。コア層10と第1ビルドアップ層20の間には、凹凸層40及び樹脂層50が設けられている。同様に、コア層10と第2ビルドアップ層30の間にも、凹凸層40及び樹脂層50が設けられている。第1ビルドアップ層20と第2ビルドアップ層30は、はんだ等の接合部材60を用いて、コア層10に電気的に接続されている。
A
第1ビルドアップ層20は、絶縁層21、及び導電パターン22を有している。絶縁層21には、例えば、樹脂や、ガラス繊維等を含む樹脂が用いられる。導電パターン22には、例えば、銅(Cu)等の導電材料が用いられる。導電パターン22には、配線22a、ビア22b、コア層10側の電極22c、及び外部接続用の電極22dが含まれる。第1ビルドアップ層20の、コア層10と反対の側の表面側(上層側)には、電極22dが露出するようにソルダーレジスト等の保護膜23が設けられている。また、電極22c,22dの表面には、一例として2層構造としためっき層24が設けられている。第1ビルドアップ層20は、絶縁層21及び導電パターン22の形成が交互に繰り返されることで、多層化された構造となっている。
The
第2ビルドアップ層30は、ここでは、第1ビルドアップ層20と同様の構造を有している。即ち、第2ビルドアップ層30は、樹脂を用いた絶縁層31、及び、配線32a、ビア32b、電極32c,32dを含む導電パターン32を有している。第2ビルドアップ層20の表面側(上層側。電極32d側)には、ソルダーレジスト等の保護膜33が設けられ、電極32c,32dの表面には、一例として2層構造としためっき層34が設けられている。
Here, the
尚、第1ビルドアップ層20では、最上層(コア層10側と反対側)に所定パターンの配線を設けてその一部を電極22dとして用いることができる。また、第2ビルドアップ層30では、最上層(コア層10側と反対側)に所定パターンの配線を設けてその一部を電極32dとして用いることができる。
In the
コア層10は、コア基板11、及び導電パターン12を有している。コア基板11には、例えば、ガラスエポキシ基板、42アロイ等の金属板に絶縁層を被覆したメタルコア基板、カーボン繊維強化プラスティック(Carbon Fiber Reinforced Plastic;CFRP)を用いた基板、又はセラミック基板が用いられる。コア基板11には、その表裏面間を貫通する貫通孔11aが設けられている。導電パターン12には、例えば、銅等の導電材料が用いられる。導電パターン12には、コア基板11の第1ビルドアップ層20側(表面側)、及び第2ビルドアップ層30側(裏面側)にそれぞれ設けられた電極12a,12bが含まれる。電極12a,12bの表面には、一例として2層構造としためっき層13が設けられている。更に、導電パターン12には、コア基板11の貫通孔11aに設けられたビア12cが含まれる。ビア12cは、ここでは貫通孔11aの側壁に設けられており、ビア12cより内側の貫通孔11aの中央部には、樹脂14が設けられている。
The
尚、コア層10では、コア基板11の表裏面に、電極12a,12bのほか、所定パターンの配線が設けられていてもよい。また、コア層10では、コア基板11の表裏面に所定パターンの配線を設けてその一部を電極12a,12bとして用いることもできる。
In the
凹凸層40は、接着層41、及び接着層41に接着固定された複数の繊維42を有している。接着層41は、第1ビルドアップ層20の最下層(コア層10側)の絶縁層21上、第2ビルドアップ層30の最下層(コア層10側)の絶縁層31上、及びコア基板11上に、各電極22c,32c,12a,12bの配置領域を避けて、設けられている。このような接着層41に、複数の繊維42が、例えば、林立するように接着されている。
The concavo-
接着層41には、絶縁層21,31及びコア基板11に用いられている材料に応じて、それらの材料との密着性が良い接着剤が用いられる。更に、接着層41には、回路基板100の形成時や、回路基板100への部品実装時等に加えられる熱に対して耐熱性を有する接着剤が用いられる。繊維42についても、そのような加えられる熱に対する耐熱性を有する材料が用いられる。
Depending on the materials used for the insulating
繊維42には、例えば、ナイロン(登録商標)やアラミド等のポリアミド系合成繊維、ポリエチレンテレフタレート(PET)、ポリプロピレン(PP)、ポリエチレン(PE)、アクリル等の繊維が用いられる。接着層41に接着する複数の繊維42には、1種類の繊維を用いることができるほか、複数種の繊維を混合して用いることもできる。繊維42には、例えば、直径が10μm〜15μmのものを用いることができる。また、繊維42には、第1ビルドアップ層20とコア層10との間隔、第2ビルドアップ層30とコア層10との間隔に基づき、例えば、接着層41から延びる繊維42が、対向する配線層に達しないような長さものを用いことができる。繊維42には、例えば、長さが80μm〜100μmのものを用いることができる。
As the
このような接着層41及び複数の繊維42が、凹凸層40の凹凸として機能する。ここで、図2のA部拡大図の一例を図3に示す。
例えば、第1ビルドアップ層20の絶縁層21上に配置された凹凸層40の場合、接着層41に接着されている繊維42は、対向するコア層10側に延びるように林立している。これらの林立する各繊維42は、凹凸層40における凸部として機能し、隣接する繊維42間の領域は、凹凸層40における凹部として機能する。即ち、凹凸層40は、接着層41に接着されている繊維42の直径に相当する幅と、接着層41から延びている部分の長さに相当する高さをもった凸部を有し、隣接する繊維42の間隔に相当する幅をもった凹部を有している。
Such an
For example, in the case of the concavo-
第1ビルドアップ層20に対向するコア層10のコア基板11上に配置された凹凸層40の場合も同様に、接着層41に林立する複数の繊維42によって、凸部及び凹部が形成されている。
Similarly, in the case of the concavo-
このような凹凸層40が設けられた第1ビルドアップ層20とコア層10の間に、樹脂層50が設けられる。凹凸層40は、その接着層41と繊維42によって形成される凹凸が、樹脂層50によって埋め込まれる。そのため、このような凹凸層40を設けていない第1ビルドアップ層20とコア層10の間に樹脂層50を設けた場合と比べ、樹脂層50が第1ビルドアップ層20側及びコア層10側と接触する面積が増加し、双方を密着させる力が高まる。即ち、凹凸層40によるアンカー効果が発現され、第1ビルドアップ層20とコア層10の密着性を高めることが可能になる。
A
同様に、図2に示したように、凹凸層40が設けられた第2ビルドアップ層30とコア層10の間に樹脂層50を設けた場合にも、それらの凹凸層40によるアンカー効果により、第2ビルドアップ層30とコア層10の密着性を高めることが可能になる。
Similarly, when the
異なる配線層にそれぞれ設けられる凹凸層40(図3の例では、第1ビルドアップ層20に設けられる凹凸層40と、コア層10に設けられる凹凸層40)は、例えば、互いに対向する領域に設けられる。この場合、対向する凹凸層40の繊維42の長さを予め調整しておけば、図2及び図3に示したように、互いの繊維42の先端部が入り組んだ状態にすることもできる。このように対向領域の繊維42の先端部を入り組んだ状態にすることで、入り組んだ繊維42を埋め込むように樹脂層50が設けられ、高い密着性を実現することが可能になる。
The uneven layer 40 (in the example of FIG. 3, the
ところで、配線層と樹脂層との接触面積を増加させるための方法の1つに、配線層の表面自体を粗化することによって凹凸を形成する方法がある。尚、配線層の表面を粗化する方法としては、配線層の表面をエッチング処理する方法、所定の型を用いて配線層の表面を成形する方法等が考えられる。しかし、配線層の表面自体を粗化する場合、配線層の内部構造に応じて、形成できる凹凸のサイズが限定される可能性がある。例えば、配線層の表面を粗化することによって、表面に近い下層の配線を露出させたり、損傷させたりしないような深さで、凹凸を形成することになる。 By the way, as one method for increasing the contact area between the wiring layer and the resin layer, there is a method of forming irregularities by roughening the surface of the wiring layer itself. As a method for roughening the surface of the wiring layer, a method of etching the surface of the wiring layer, a method of forming the surface of the wiring layer using a predetermined mold, and the like can be considered. However, when the surface of the wiring layer itself is roughened, the size of the unevenness that can be formed may be limited depending on the internal structure of the wiring layer. For example, by roughening the surface of the wiring layer, irregularities are formed at such a depth that the underlying wiring close to the surface is not exposed or damaged.
一方、上記のような凹凸層40は、第1ビルドアップ層20、第2ビルドアップ層30、コア層10といった配線層の上に設けられる。このように凹凸層40を配線層の上に設けるため、凹凸のサイズが配線層の内部構造によって制約されず、凹凸層40を設けるために配線層の内部構造を損傷させることがない。凹凸層40では、接着層41の厚さ、繊維42の直径や長さ等を調整することにより、それらのサイズに応じた凹凸を形成することができる。凹凸層40では、例えば、配線層の表面を粗化する場合に比べ、深い凹凸や、狭い間隔(周期)の凹凸を形成することが可能になる。
On the other hand, the
尚、図2及び図3では、凹凸層40の繊維42が全て接着層41から直立する状態を示したが、繊維42は、必ずしも全てが直立していることを要せず、傾いたり倒れたりしたものが一部含まれていてもよい。
2 and 3 show a state in which all the
また、図2及び図3では、繊維42が規則的な周期で林立する状態を示したが、繊維42は、必ずしも規則的な周期で林立していることを要せず、異なる間隔で林立する複数の繊維42が含まれていてもよい。
2 and 3 show the state in which the
また、ここでは、第1ビルドアップ層20及び第2ビルドアップ層30として、同じ構造を有するものを用いる場合を例にして説明した。このほか、コア層10の表裏面側に異なる構造を有するビルドアップ層を貼り合わせてもよい。また、コア層10は、上記のような構造を有するもののほか、貼り合わせるビルドアップ層の構造に応じて、その構造を変更することが可能である。
Here, the case where the
続いて、第1の実施の形態に係る回路基板の形成方法の一例について説明する。
まず、ビルドアップ層の形成方法の一例を、図4〜図12を参照して順に説明する。ここでは、1枚の基板(支持体)の表裏面側にビルドアップ層を形成し、当該基板から2枚のビルドアップ層を分割して得る方法について説明する。
Next, an example of a circuit board forming method according to the first embodiment will be described.
First, an example of the formation method of a buildup layer is demonstrated in order with reference to FIGS. Here, a method of forming a buildup layer on the front and back sides of one substrate (support) and dividing the two buildup layers from the substrate will be described.
図4はビルドアップ層の第1形成工程の一例を示す図である。
まず、図4(A)に示すように、基板201の表裏面に銅層202が設けられた支持体200を用意する。支持体200には、例えば、両面銅貼り板を用いる。支持体200には、例えば、平面サイズが340mm×510mm、厚さが1.0mmのものを用いる。
FIG. 4 is a diagram illustrating an example of a first formation process of the buildup layer.
First, as shown in FIG. 4A, a
このような支持体200の表裏面の銅層202上に、図4(A)に示したように、樹脂203を積層する。積層する樹脂203には、例えば、半硬化状態(Bステージ)の樹脂シートを用いる。
A
次いで、図4(B),(C)に示すように、支持体200の表裏面に設けた樹脂203上にそれぞれ、銅箔204及び3層箔205を順に積層する。
銅箔204には、支持体200の平面サイズよりも小さな平面サイズのものを用い、そのような銅箔204を、樹脂203の積層まで行った基板の中央部に積層する。例えば、平面サイズが330mm×500mmの銅箔204を、樹脂203を積層した支持体200の中央部上方に、樹脂203が外周部に10mm程度の幅で露出するように、積層する。
Next, as shown in FIGS. 4B and 4C, a
The
3層箔205には、例えば、銅層205a、ニッケル層205b、銅層205cの3層が順に積層されたものを用いる。3層箔205には、例えば、支持体200と同じ、平面サイズが340mm×510mmのものを用いる。
As the three-
樹脂203及び銅箔204の上に、このような3層箔205を積層し、加圧及び加熱を行うことにより、図4(C)に示したような構造体を得る。例えば、樹脂203上に銅箔204及び3層箔205を積層し、真空プレス機において、0.5MPaで加圧しながら180℃で熱処理する。
Such a three-
図5はビルドアップ層の第2形成工程の一例を示す図である。
図4(C)の工程後、図5(A)に示すように、表裏面の3層箔205上にそれぞれ、レジストを積層し、露光、現像を行って、電極(コア層との電気接続用の電極)を形成する領域にレジストが残るように、レジストパターン206を形成する。このレジストパターン206を形成する際のレジストには、例えば、ドライフィルムレジストを用いる。
FIG. 5 is a diagram illustrating an example of a second formation process of the buildup layer.
After the step of FIG. 4 (C), as shown in FIG. 5 (A), a resist is laminated on each of the three-layer foils 205 on the front and back surfaces, and exposure and development are performed, and electrodes (electrical connection with the core layer) The resist
レジストパターン206の形成後は、それをマスクにして、3層箔205のニッケル層205bが表出するように、その上の銅層205cをエッチングする。銅層205cのエッチングは、例えば、ウェットエッチングにより行う。エッチング後、レジストパターン206を剥離することにより、図5(B)に示すような状態が得られる。尚、エッチング後に残る銅層205cは、支持体200の表裏面側に形成する各ビルドアップ層における、コア層との電気接続用の電極になる。
After the resist
銅層205cのエッチング後は、図5(C)に示すように、表裏面の銅層205c及びニッケル層205bを被覆するように、樹脂207を積層する。例えば、厚さが50μmのエポキシシート材料を、真空ラミネータを用い、130℃で2分間圧着し、その後、180℃で30分間加熱して、表裏面に樹脂207を積層する。尚、この樹脂207は、支持体200の表裏面側に形成する各ビルドアップ層における、第1層目の絶縁層(第1絶縁層)になる。
After the etching of the
図6はビルドアップ層の第3形成工程の一例を示す図である。
樹脂207(第1絶縁層)の形成後、図6(A)に示すように、表裏面側の各銅層205c(電極)に達するビアホール208を形成する。ビアホール208は、例えば、炭酸ガスレーザ等を用いたレーザドリリングにより、形成する。ビアホール208は、例えば、直径60μmで形成する。
FIG. 6 is a diagram illustrating an example of a third formation process of the buildup layer.
After the formation of the resin 207 (first insulating layer), as shown in FIG. 6A, via
ビアホール208の形成後は、デスミア処理を行った後、図6(B)に示すように、後述する電解めっきのためのシード層209を表裏面に形成する。例えば、無電解銅めっきにより、厚さ0.5μmの銅のシード層209を形成する。
After the via
図7はビルドアップ層の第4形成工程の一例を示す図である。
シード層209の形成後、表裏面へのレジストの積層、露光、現像を行い、図7(A)に示すように、配線を形成する領域に開口部210aを設けたレジストパターン210を形成する。このときのレジストには、例えば、ドライフィルムレジストを用いる。
FIG. 7 is a diagram illustrating an example of a fourth formation process of the buildup layer.
After the
レジストパターン210の形成後は、シード層209を用いて電解めっきを行い、図7(B)に示すように、開口部210aに銅層211を形成する。
図8はビルドアップ層の第5形成工程の一例を示す図である。
After the formation of the resist
FIG. 8 is a diagram illustrating an example of a fifth formation process of the buildup layer.
銅層211の形成後は、図7に示したレジストパターン210を剥離し、そのレジストパターン210下にあったシード層209をエッチングにより除去する。その後、180℃で60分間の熱処理を行う。これにより、図8(A)に示すように、電極となる銅層205cに接続された配線211a及びビア211bを形成する。尚、これらの配線211a及びビア211bは、支持体200の表裏面側に形成する各ビルドアップ層における、電極(銅層205c)に接続された配線及びビアになる。
After the formation of the
配線211a及びビア211bの形成後は、配線211aの表面に所定の前処理を施し、上記図5(C)と同様にして樹脂207を形成し、上記図6(A)と同様にしてビアホール208を形成する。これにより、図8(B)に示すような状態を得る。この状態から、図6(B)〜図8(A)の処理を行うことで、上層の配線211a及びビア211bを形成する。以降、形成するビルドアップ層の層数に応じて同様の処理を繰り返し、その層数分の配線211a及びビア211bを形成する。
After the formation of the
図9はビルドアップ層の第6形成工程の一例を示す図である。
所定層数分の配線211a及びビア211bの形成後は、表裏面に、ソルダーレジスト等の保護膜212を形成する。保護膜212は、最上層の配線211aの一部が表出するように形成する。この保護膜212から表出する配線211aの一部は、電極(形成するビルドアップ層の外部接続用の電極)になる。
FIG. 9 is a diagram illustrating an example of a sixth build-up layer forming step.
After forming the predetermined number of wirings 211a and
保護膜212の形成後は、図9に示すように、外周端から所定幅の位置で切断を行う。例えば、図9に点線で示したように、その切断面に銅箔204が表出するように、外周端から10mm程度の幅の位置、又はそれを若干上回る幅の位置で、切断を行う。
After the formation of the
図10はビルドアップ層の第7形成工程の一例を示す図である。
図9に示したような切断後、その切断後の構造体220を、図10に示すように、銅箔204と3層箔205の間で分割する。これにより、切断後の構造体220を、支持体200の表裏面側に樹脂203及び銅箔204が残る構造部220aと、3層箔205上に積層形成された2つの構造部220bに分割する。構造部220aから分割された構造部220bが、ビルドアップ層に用いられる。
FIG. 10 is a diagram illustrating an example of the seventh formation process of the buildup layer.
After cutting as shown in FIG. 9, the
図11はビルドアップ層の第8形成工程の一例を示す図である。
分割後の構造部220bの一方について、まず、図11(A)に示すように、保護膜212側(表面側)に保護フィルム213を貼り付ける。そして、図11(B)に示すように、3層箔205側(裏面側)に表出している、その3層箔205の銅層205aを、エッチングにより除去し、ニッケル層205bを表出させる。その後、図11(C)に示すように、ニッケル層205bをエッチングにより除去することにより、裏面側に、電極の銅層205c、及び第1絶縁層の樹脂207が表出する状態を得る。
FIG. 11 is a diagram illustrating an example of the eighth formation process of the buildup layer.
For one of the divided
図12はビルドアップ層の第9形成工程の一例を示す図である。
ニッケル層205bの除去まで行った後は、図12(A)に示すように、保護フィルム213を剥離する。そして、表面側の保護膜212から表出して電極になる最上層の配線211aの一部、裏面側に表出して電極となる銅層205cの上に、図12(B)に示すように、無電解めっきにより、ニッケル(Ni)層214a及び金(Au)層214bを順にめっきする。例えば、厚さ5μmのニッケル層214a、及び厚さ0.1μmの金層を順にめっきする。これにより、めっき層214を形成する。
FIG. 12 is a diagram illustrating an example of a ninth formation process of the buildup layer.
After the removal up to the removal of the
図10に示したように構造部220aから分割した他方の構造部220bについても同様に、図11及び図12に示した処理を行うことができる。
以上の工程により、2枚のビルドアップ層が得られる。尚、ここでは、支持体200の表裏面側に同じ構造を形成し、同じ構造を有する2枚のビルドアップ層を形成する場合を例にして説明した。このほか、上記の例に従い、支持体200の表裏面側に別々の構造を形成し、2種類のビルドアップ層を形成することも可能である。
Similarly, the processing shown in FIGS. 11 and 12 can be performed on the other
Through the above steps, two build-up layers are obtained. Here, the case where the same structure is formed on the front and back sides of the
上記図2に示した回路基板100の第1ビルドアップ層20及び第2ビルドアップ層30は、この図4〜図12に示したような例に従って形成することができる。
続いて、コア層の形成方法の一例を、図13〜図16を参照して順に説明する。
The
Then, an example of the formation method of a core layer is demonstrated in order with reference to FIGS.
図13はコア層の第1形成工程の一例を示す図である。
まず、図13(A)に示すように、コア基板301の表裏面に銅層302が設けられた支持体300を用意する。支持体300には、例えば、両面銅貼り板を用いる。支持体300には、例えば、平面サイズが340mm×510mm、厚さが1.0mmのものを用いる。
FIG. 13 is a diagram illustrating an example of the first formation process of the core layer.
First, as shown in FIG. 13A, a
このような支持体300に、ドリル等を用いて、図13(B)に示すように、貫通孔303を形成する。貫通孔303は、貼り合わせる第1ビルドアップ層20及び第2ビルドアップ層30の電極22c,32c(図4〜図12の例に従って形成されるビルドアップ層の銅層205cに相当)と対応する位置に、形成する。
As shown in FIG. 13B, a through-
貫通孔303の形成後は、無電解めっきにより、図13(C)に示すように、銅のシード層304を形成し、そのシード層304を用いた電解めっきにより、図13(D)に示すように、銅層305を形成する。銅層305は、ここでは、貫通孔303の中央に、表裏面間を貫通する中空部が残るように、シード層304上に形成する。尚、以降、銅層302、シード層304、及び銅層305を、銅層305aという。
After the formation of the through-
図14はコア層の第2形成工程の一例を示す図である。
銅層305aまで形成した後は、図14(A)に示すように、貫通孔303の中央に残る中空部に、樹脂306を充填する。樹脂306の形成後は、図14(B)に示すように、表裏面に、銅層307を形成する。
FIG. 14 is a diagram illustrating an example of the second formation process of the core layer.
After the formation up to the
図15はコア層の第3形成工程の一例を示す図である。
銅層307の形成後は、図15(A)に示すように、表裏面にレジストを積層し、露光、現像を行って、電極(ビルドアップ層との電気接続用の電極)を形成する領域にレジストが残るように、レジストパターン308を形成する。レジストパターン308を形成する際のレジストには、例えば、ドライフィルムレジストを用いる。
FIG. 15 is a diagram illustrating an example of the third formation step of the core layer.
After the formation of the
レジストパターン308の形成後は、図15(B)に示すように、それをマスクにして銅層307,305aをエッチングし、コア基板301を表出させる。
図16はコア層の第4形成工程の一例を示す図である。
After the resist
FIG. 16 is a diagram illustrating an example of a fourth core layer forming step.
レジストパターン308をマスクにした銅層307,305aのエッチング後は、図16(A)に示すように、レジストパターン308を剥離する。
そして、図16(B)に示すように、電極の表面、即ち銅層305a上に、無電解めっきにより、ニッケル層309a及び金層309bを順にめっきする。これにより、めっき層309を形成する。
After the etching of the copper layers 307 and 305a using the resist
Then, as shown in FIG. 16B, a
以上の工程により、コア層を形成することができる。上記図2に示した回路基板100のコア層10は、この図13〜図16に示したような例に従って形成することができる。
続いて、コア層とビルドアップ層とを凹凸層を介在させて貼り合わせる方法の一例を、図17〜図22を参照して順に説明する。尚、ここでは、上記図2のコア層10と、第1ビルドアップ層20及び第2ビルドアップ層30との貼り合わせを例にして説明する。第1の実施の形態に係る凹凸層40は、コア層10、第1ビルドアップ層20及び第2ビルドアップ層30を貼り合わせる過程で形成することができる。
The core layer can be formed by the above steps. The
Subsequently, an example of a method of bonding the core layer and the buildup layer with the uneven layer interposed therebetween will be described in order with reference to FIGS. Here, description will be made by taking as an example the bonding of the
図17は第1の実施の形態に係る貼り合わせの第1工程の一例を示す図である。
まず、貼り合わせるコア層10と、例えば第1ビルドアップ層20に、それぞれ凹凸層40を形成する。
FIG. 17 is a diagram illustrating an example of a first step of bonding according to the first embodiment.
First, the
凹凸層40を形成する際には、図17(A)に示すように、第1ビルドアップ層20の、電極22cの形成領域を除いた絶縁層21上に、接着層41を形成する。また、図17(B)に示すように、コア層10の、電極12aの形成領域を除いたコア基板11上にも、接着層41を形成する。コア層10及び第1ビルドアップ層20に形成する接着層41は、例えば、スクリーン印刷法を用いて形成することができる。
When forming the concavo-
図18は第1の実施の形態に係る貼り合わせの第2工程の一例を示す図である。
接着層41の形成後、図18(A),(B)に示すように、絶縁層21上及びコア基板11上の接着層41に、所定の直径及び長さを有する繊維42を接着する。例えば、絶縁層21上及びコア基板11上に形成した接着層41に、繊維42として、直径10μm〜15μm、長さ80μm〜100μmのアラミド繊維を接着する。繊維42は、例えば、静電塗布法を用いて接着層41上に配置することができる。即ち、接着層41を形成したコア層10及び第1ビルドアップ層20と、繊維42とを、それぞれ所定電荷に帯電させ、静電気力で繊維42を接着層41上に分散させて付着する。繊維42の付着後は、接着層41を硬化させるための熱処理を行う。例えば、繊維42を付着させた接着層41を、150℃で熱処理し、硬化させ、繊維42を接着層41上に接着する。
FIG. 18 is a diagram illustrating an example of a second step of bonding according to the first embodiment.
After forming the
このようにして、コア層10の、第1ビルドアップ層20と対向する面上、及び第1ビルドアップ層20の、コア層10と対向する面上に、それぞれ凹凸層40を形成する。
図19は第1の実施の形態に係る貼り合わせの第3工程の一例を示す図である。
In this way, the
FIG. 19 is a diagram illustrating an example of a third step of bonding according to the first embodiment.
コア層10の、第2ビルドアップ層30を貼り合わせる面上、及び第2ビルドアップ層30の、コア層10を貼り合わせる面上にも、図17及び図18に示したのと同様にして、図19(A),(B)に示すように、それぞれ凹凸層40を形成する。即ち、コア層10の、電極12bの形成領域を除いたコア基板11上に、凹凸層40を形成し、第2ビルドアップ層30の、電極32cの形成領域を除いた絶縁層31上に、凹凸層40を形成する。
Also on the surface of the
図20は第1の実施の形態に係る貼り合わせの第4工程の一例を示す図である。
コア層10、並びに第1ビルドアップ層20及び第2ビルドアップ層30に、凹凸層40を形成した後は、図20(A),(B)に示すように、第1ビルドアップ層20の電極22c上、及び第2ビルドアップ層30の電極32c上に、接合部材60を形成する。例えば、接合部材60として、スズ(Sn)−ビスマス(Bi)系のはんだペーストを形成する。はんだペーストは、スクリーン印刷法を用いて形成することができる。
FIG. 20 is a diagram illustrating an example of a fourth step of bonding according to the first embodiment.
After the
図21は第1の実施の形態に係る貼り合わせの第5工程の一例を示す図である。
上記のように第1ビルドアップ層20及び第2ビルドアップ層30に接合部材60を形成する一方、コア層10の表裏面には、電極12a,12bを除く領域、即ち凹凸層40を形成した領域に、樹脂層50を形成する。樹脂層50には、例えば、コア層10の電極12a,12bを除いた領域に開口部を設けた、未硬化状態の樹脂フィルムを用いる。この工程では、このような樹脂フィルムを、コア層10に仮貼りする。
FIG. 21 is a diagram illustrating an example of a fifth process of bonding according to the first embodiment.
As described above, the bonding
図22は第1の実施の形態に係る貼り合わせの第6工程の一例を示す図である。
次いで、図22に示すように、樹脂層50を形成したコア層10の表裏面側に、接合部材60を形成した第1ビルドアップ層20及び第2ビルドアップ層30を、互いに凹凸層40を形成した面同士を対向させて、積層する。そして、例えば、位置決め用のピン等を用い、コア層10、第1ビルドアップ層20及び第2ビルドアップ層30を、それらの積層状態を保持して金型にセットし、加圧しながら加熱する。例えば、真空プレス機において、1MPaで加圧しながら180℃で熱処理する。
FIG. 22 is a diagram illustrating an example of a sixth step of bonding according to the first embodiment.
Next, as shown in FIG. 22, the
この加熱及び加圧の過程で、接合部材60は、溶融、凝固し、電極12aと電極22cの間、及び電極12bと電極32cの間が電気的に接続されるようになる。また、加熱及び加圧の過程で、樹脂層50は、凹凸層40の繊維42の表面や、繊維42と繊維42の間に行き渡って凝固し、コア層10と第1ビルドアップ層20、及びコア層10と第2ビルドアップ層30が、それぞれ接着されるようになる。
During the heating and pressurizing process, the joining
これにより、図2に示したような回路基板100が得られるようになる。
尚、このように加圧及び加熱を行った後に、電極22d,32dの位置に開口部を有する保護膜23,33を形成し、電極22d,32d上に、無電解めっきにより、ニッケル層及び金層を順にめっきし、めっき層24,34を形成してもよい。
Thereby, the
In addition, after performing such pressurization and heating,
また、コア層10のコア基板11上、及び第1ビルドアップ層20の絶縁層21上への接着層41の形成前(図17)、及び第2ビルドアップ層30の絶縁層31上への接着層41の形成前に(図19)、プラズマ処理を行うこともできる。プラズマ処理の一例を図23に示す。例えば、図23(A),(B),(C)に示すように、絶縁層21、コア基板11、絶縁層31の表面に対し、酸素プラズマ処理(太矢印で図示)を実施する。これにより、コア基板11及び絶縁層21,32の表面が清浄化される。そのように清浄化された表面に、図17〜図19に示したように、接着層41が形成され、そこに繊維42が接着されることで、当該各表面に強固に接着された凹凸層40が得られるようになる。
Further, before forming the
また、凹凸層40の形成後に、プラズマ処理を行うこともできる。プラズマ処理の一例を図24に示す。例えば、図24(A),(B),(C)に示すように、凹凸層40の形成後、凹凸層40の表面に対しても同様に、酸素プラズマ等のプラズマ処理(太矢印で図示)を実施することができる。これにより、凹凸層40の表面が清浄化される。そのように清浄化された表面に、図21及び図22に示したように、樹脂層50が形成され、コア層10に第1ビルドアップ層20及び第2ビルドアップ層30が圧着される。このとき、樹脂層50は、清浄な凹凸層40の細かな凹凸即ち各繊維42の表面を濡らし、繊維42と繊維42の間の狭い領域にも入り込んでいき、そのため、樹脂層50と凹凸層40との間に空隙が発生するのを抑えることができるようになる。その結果、凹凸層40と樹脂層50との接触面積の減少を抑え、両者を強固に接着することが可能になる。また、空隙の発生を抑えることで、回路基板100に加えられる熱で空隙内の気体が膨張して配線層間の剥離が助長される、といった事態を回避することも可能になる。
In addition, after the formation of the
また、以上説明した回路基板100では、隣接する接合部材60間に樹脂層50が存在し、更に、繊維42が林立する凹凸層40が存在する。そのため、接合部材60の側方への流出が効果的に抑制され、隣接する接合部材60間の短絡を回避することが可能になる。
Further, in the
次に、第2の実施の形態について説明する。
図25は第2の実施の形態に係る回路基板の一例を示す図である。尚、図25は第2の実施の形態に係る回路基板の一例の要部断面を模式的に図示している。
Next, a second embodiment will be described.
FIG. 25 is a diagram illustrating an example of a circuit board according to the second embodiment. FIG. 25 schematically illustrates a cross-section of an essential part of an example of a circuit board according to the second embodiment.
図25に示す、第2の実施の形態に係る回路基板400は、インプリント法等により形成される凹凸層440を有している点で、上記第1の実施の形態に係る回路基板100と相違する。回路基板400では、コア層10と第1ビルドアップ層20が凹凸層440及び樹脂層50を介して貼り合わされ、コア層10と第2ビルドアップ層30が凹凸層440及び樹脂層50を介して貼り合わされている。第1ビルドアップ層20と第2ビルドアップ層30は、はんだ等の接合部材60を用いて電気的に接続されている。
A
回路基板400では、第1ビルドアップ層20、第2ビルドアップ層30、コア層10といった配線層の上に、上記のような凹凸層440を設ける。そのため、配線層の表面を粗化する方法のように、凹凸のサイズが配線層の内部構造によって制約されず、凹凸層440を設けるために配線層の内部構造を損傷させることがない。凹凸層440では、例えば、インプリント法で形成する際に用いる金型の凹凸サイズを調整することにより、配線層の表面を粗化する場合に比べ、深い凹凸や、狭い間隔(周期)の凹凸を形成することが可能になる。
In the
尚、第1ビルドアップ層20及び第2ビルドアップ層30としては、図25のように、同じ構造を有するものを用いることができる。このほか、コア層10の表裏面側に異なる構造を有するビルドアップ層を貼り合わせてもよい。また、コア層10は、上記のような構造を有するもののほか、貼り合わせるビルドアップ層の構造に応じて、その構造を変更することが可能である。
In addition, as the
続いて、第2の実施の形態に係る回路基板の形成方法の一例について説明する。
ここでは、第1ビルドアップ層20及び第2ビルドアップ層30と、コア層10との、凹凸層440及び樹脂層50を介した貼り合わせを例にして説明する。
Next, an example of a circuit board forming method according to the second embodiment will be described.
Here, the
凹凸層440は、例えば、インプリント法を用いて形成することができる。そこで、まず、インプリント法を用いて凹凸層440を形成する際に用いる、金型の形成方法の一例を、図26及び図27を参照して順に説明する。
The
図26は金型の第1形成工程の一例を示す図である。
インプリント法に用いる金型を形成するには、まず、図26(A)に示すように、シリコン(Si)基板等の半導体基板500の表面(一方の面)に、レジスト501を形成する。例えば、半導体基板500上にフォトレジストを塗布し、それをベークして半硬化の状態とする。
FIG. 26 is a diagram showing an example of a first mold forming process.
In order to form a mold used for the imprint method, first, as shown in FIG. 26A, a resist 501 is formed on the surface (one surface) of a
レジスト501の形成後は、図26(A)に示したように、クロム(Cr)膜等の遮光膜を用いてマスクパターンを形成した露光マスク502を、半導体基板500の上方に配置する。そして、その露光マスク502をマスクにしてレジスト501を露光し、現像を行うことで、図26(B)に示すように、レジスト501に開口部501aを形成する。露光マスク502のマスクパターン、及びそれを用いて形成されるレジスト501の開口部501aは、形成する凹凸層440の凹凸の形状及びサイズに基づいた形状及びサイズで形成する。
After the formation of the resist 501, as shown in FIG. 26A, an
尚、このように露光マスク502を用いるのではなく、ステッパ等の露光装置を用いてレジスト501を露光し、現像を行って、開口部501aを形成するようにしてもよい。
レジスト501への開口部501aの形成後は、図26(C)に示すように、そのレジスト501をマスクにして半導体基板500のエッチングを行い、凹凸500aを形成する。例えば、RIE(Reactive Ion Etching)により、半導体基板500に凹凸500aを形成する。
Instead of using the
After the
尚、凹凸500aを形成する際のRIEの条件は特に限定されないが、例えば、反応性ガスと不活性ガスとの混合ガスをエッチングガスとして使用する。半導体基板500にシリコン基板を用いる場合、反応性ガスとしては、フッ素(F2)、六フッ化硫黄(SF6)、四フッ化炭素(CF4)、八フッ化ブタン(C4F8)等、フッ素系ガスを使用し得る。或いは、塩素(Cl2)又は水素(H2)を反応性ガスとして使用してもよい。また、不活性ガスとしては、例えば、アルゴン(Ar)ガスを使用し得る。
The RIE conditions for forming the
また、凹凸500aの形成は、上記RIEのようなドライエッチングのほか、ウェットエッチングによって行うこともできる。半導体基板500にシリコン基板を用いる場合、例えば、フッ酸、又は水酸化カリウム(KOH)等のエッチング液を使用したウェットエッチングにより、凹凸500aを形成してもよい。
Further, the
凹凸500aの形成後は、レジスト501を半導体基板500から剥離する。これにより、図26(D)に示すような、凹凸500aが形成された半導体基板500(母型500Aという)が得られる。
After the formation of the
図27は金型の第2形成工程の一例を示す図である。
母型500Aの形成後は、図27(A)に示すように、母型500Aの凹凸500aを埋め込む金属層510を形成する。例えば、金属層510として、電解めっき法を用いてニッケル層を形成する。
FIG. 27 is a diagram illustrating an example of a second mold forming step.
After the formation of the mother die 500A, as shown in FIG. 27A, a
金属層510の形成後、その金属層510を母型500Aから外すことにより、母型500Aの凹凸500aと相補形状の凹凸510aが形成された金属層510(金型510Aという)が得られる。
After the formation of the
続いて、コア層10、第1ビルドアップ層20及び第2ビルドアップ層30を、凹凸層440を介在させて貼り合わせる方法の一例を、図28〜図35を参照して順に説明する。第2の実施の形態に係る凹凸層440は、上記図26及び図27に示したような例に従って形成される、所定の凹凸510aを有する金型510Aを用いて、凹凸層440を形成することができる。凹凸層440は、コア層10、第1ビルドアップ層20及び第2ビルドアップ層30を貼り合わせる過程で形成することができる。
Subsequently, an example of a method of bonding the
図28は第2の実施の形態に係る貼り合わせの第1工程の一例を示す図である。
まず、貼り合わせるコア層10と、例えば第1ビルドアップ層20に、それぞれ凹凸層440を形成する。
FIG. 28 is a diagram illustrating an example of a first step of bonding according to the second embodiment.
First, the
凹凸層440を形成する際には、図28(A)に示すように、第1ビルドアップ層20の、コア層10と貼り合わされる面上に、熱硬化性の樹脂441を形成する。また、図28(B)に示すように、コア層10の、第1ビルドアップ層20と貼り合わされる面上にも、樹脂441を形成する。コア層10及び第1ビルドアップ層20に形成する樹脂441には、例えば、樹脂フィルムを用いることができ、そのような樹脂フィルムをコア層10上及び第1ビルドアップ層20上に積層することで、樹脂441を形成する。
When the
尚、コア層10の電極12a、及び第1ビルドアップ層20の電極22cは、この段階では、図28に示したように、樹脂441で被覆されていてもよい。
図29は第2の実施の形態に係る貼り合わせの第2工程の一例を示す図である。
Note that the
FIG. 29 is a diagram illustrating an example of a second step of bonding according to the second embodiment.
樹脂441の形成後、上記図26及び図27のようにして形成した金型510Aを用い、金型510Aを樹脂441に加熱しながら加圧する。それにより、図29(A),(B)に示したように、樹脂441の表面に、金型510Aの凹凸510aと相補形状の凹凸441aが転写される。
After the
図30は第2の実施の形態に係る貼り合わせの第3工程の一例を示す図である。
樹脂441に凹凸441aを転写した後は、金型510Aを樹脂441から外し、熱処理を行って、樹脂441を硬化させる。これにより、図30(A),(B)に示したような、コア層10上及び第1ビルドアップ層20上に設けられた、凹凸441aを有する樹脂441の成形体を得る。
FIG. 30 is a diagram illustrating an example of a third step of bonding according to the second embodiment.
After the
図31は第2の実施の形態に係る貼り合わせの第4工程の一例を示す図である。
凹凸441aを形成した樹脂441の硬化後、即ち成形体の形成後は、図31(A),(B)に示すように、コア層10及び第1ビルドアップ層20の樹脂441の形成面側に対し、プラズマ処理(太矢印で図示)を実施する。このプラズマ処理により、樹脂441の成形体の表層部を除去し、コア層10の電極12a、及び第1ビルドアップ層20の電極22cを表出させる。これにより、コア層10の、電極12aを除くコア基板11上に設けられた凹凸層440、及び第1ビルドアップ層20の、電極22cを除く絶縁層21上に設けられた凹凸層440が、それぞれ形成される。
FIG. 31 is a diagram illustrating an example of a fourth step of bonding according to the second embodiment.
After the
図32は第2の実施の形態に係る貼り合わせの第5工程の一例を示す図である。
コア層10の、第2ビルドアップ層30を貼り合わせる面上、及び第2ビルドアップ層30の、コア層10を貼り合わせる面上にも、図28〜図31に示したのと同様にして、図32(A),(B)に示すように、それぞれ凹凸層440を形成する。
FIG. 32 is a diagram illustrating an example of a fifth step of bonding according to the second embodiment.
The surface of the
図33は第2の実施の形態に係る貼り合わせの第6工程の一例を示す図である。
コア層10、並びに第1ビルドアップ層20及び第2ビルドアップ層30に、それぞれ凹凸層440を形成した後は、図33(A),(B)に示すように、第1ビルドアップ層20の電極22c上、及び第2ビルドアップ層30の電極32c上に、接合部材60を形成する。例えば、接合部材60として、スズ−ビスマス系のはんだペーストを、スクリーン印刷法を用いて形成する。
FIG. 33 is a diagram illustrating an example of a sixth step of bonding according to the second embodiment.
After the
図34は第2の実施の形態に係る貼り合わせの第7工程の一例を示す図である。
上記のように第1ビルドアップ層20及び第2ビルドアップ層30に接合部材60を形成する一方、コア層10の表裏面には、電極12a,12bを除く領域に、樹脂層50を形成する。樹脂層50には、例えば、コア層10の電極12a,12bを除いた領域に開口部を設けた、未硬化状態の樹脂フィルムを用いる。
FIG. 34 is a diagram illustrating an example of a seventh step of bonding according to the second embodiment.
As described above, the bonding
図35は第2の実施の形態に係る貼り合わせの第8工程の一例を示す図である。
次いで、図35に示すように、樹脂層50を形成したコア層10の表裏面側に、接合部材60を形成した第1ビルドアップ層20及び第2ビルドアップ層30を、互いに凹凸層440を形成した面同士を対向させて、積層する。そして、コア層10、第1ビルドアップ層20及び第2ビルドアップ層30を、それらの積層状態を保持して金型にセットし、加圧しながら加熱する。
FIG. 35 is a diagram illustrating an example of the eighth step of bonding according to the second embodiment.
Next, as shown in FIG. 35, the
この加熱及び加圧の過程で、接合部材60は、溶融、凝固し、電極12aと電極22cの間、及び電極12bと電極32cの間が電気的に接続されるようになる。また、加熱及び加圧の過程で、樹脂層50は、凹凸層440の凹凸441aを埋め込んで凝固し、コア層10と第1ビルドアップ層20、及びコア層10と第2ビルドアップ層30が、それぞれ接着されるようになる。
During the heating and pressurizing process, the joining
これにより、図25に示したような回路基板400が得られるようになる。
尚、樹脂441の形成(図28,図32)の前、樹脂層50の形成(図34)の前に、酸素等を用いたプラズマ処理を行うようにしてもよい。
Thereby, the
Note that plasma treatment using oxygen or the like may be performed before the formation of the resin 441 (FIGS. 28 and 32) and before the formation of the resin layer 50 (FIG. 34).
また、ここでは、インプリント法によって凹凸層440を形成する場合を例にして説明したが、その他の方法を用いて凹凸層440を形成することも可能である。例えば、樹脂441の形成後(図28,図32)、上記のような金型510Aを用いず、リソグラフィ技術とエッチング技術を用いて凹凸441aを形成してもよい。このような方法によっても、配線層表面を粗化する場合に生じ得る、配線層の内部構造の損傷を回避し、深い凹凸、狭い周期の凹凸を形成することは可能である。
Although the case where the
次に、第3の実施の形態について説明する。
上記第1,第2の実施の形態では、凹凸層40,440を用いてコア層10、第1ビルドアップ層20及び第2ビルドアップ層30が貼り合わせられた回路基板100,400について説明した。このほか、上記のような凹凸層40,440を用いてビルドアップ層同士を貼り合わせることも可能である。
Next, a third embodiment will be described.
In the first and second embodiments, the
図36は第3の実施の形態に係る回路基板の一例を示す図である。尚、図36は第3の実施の形態に係る回路基板の一例の要部断面を模式的に図示している。
図36に示す、第3の実施の形態に係る回路基板600は、第3ビルドアップ層610の表裏面側に、第1ビルドアップ層20及び第2ビルドアップ層30が貼り合わされている。ここでは一例として、第3ビルドアップ層610と第1ビルドアップ層20が凹凸層40及び樹脂層50を介して貼り合わされ、第3ビルドアップ層610と第2ビルドアップ層30が凹凸層40及び樹脂層50を介して貼り合わされた形態を図示している。
FIG. 36 shows an example of a circuit board according to the third embodiment. Note that FIG. 36 schematically illustrates a cross-section of an essential part of an example of a circuit board according to the third embodiment.
In the
第3ビルドアップ層610は、例えば、まず樹脂層611と導電パターン612の形成を、所定の層数分、交互に繰り返す。その後、ドリル等を用いた貫通孔613の形成、及び貫通孔613内のビア613a、表裏面の電極614a,614bの形成を行うことで、得ることが可能である。
In the
このように、第3ビルドアップ層610、並びに第1ビルドアップ層20及び第2ビルドアップ層30の各貼り合わせ面上に凹凸層40を設けることで、各ビルドアップ層の密着性を向上させることが可能になる。
As described above, the
尚、ここでは第1の実施の形態で述べたような、接着層41及び繊維42を含む凹凸層40を用いた場合を例示したが、そのような凹凸層40に替えて、第2の実施の形態で述べたような、インプリント法等を用いて形成される凹凸層440を用いることもできる。
In addition, although the case where the uneven |
次に、第4の実施の形態について説明する。
上記のように配線層(コア層、ビルドアップ層)の貼り合わせに凹凸層40,440を用いた回路基板には、半導体素子等の電子部品を実装することができる。また、そのように電子部品を実装した回路基板は、マザーボード等、更に別の回路基板に実装することができる。
Next, a fourth embodiment will be described.
As described above, an electronic component such as a semiconductor element can be mounted on the circuit board using the
図37及び図38は第4の実施の形態に係る電子装置の一例を示す図である。尚、図37及び図38は第4の実施の形態に係る電子装置の一例の要部断面を模式的に図示している。 FIG. 37 and FIG. 38 are diagrams illustrating an example of an electronic device according to the fourth embodiment. FIG. 37 and FIG. 38 schematically show a cross section of an essential part of an example of an electronic apparatus according to the fourth embodiment.
図37に示す電子装置700は、ここでは回路基板100aの、例えば第1ビルドアップ層20の上に、電子部品として半導体素子710が実装された構造を有している。半導体素子710は、例えば、はんだボール等のバンプ711を用い、それを所定温度でリフローすることによって、回路基板100aの電極22dにフリップチップ接続されている。
The
上記のように、回路基板100aは、コア層10、第1ビルドアップ層20及び第2ビルドアップ層30の各配線層上に凹凸層40を設けているため、樹脂層50による密着性を高めることが可能になっている。そのため、半導体素子710をフリップチップ接続する際に加えられる熱や、半導体素子710の動作時に発生する熱に起因して、回路基板100aに応力が発生しても、対向する配線層間での剥離やそれによる断線を抑制することが可能になる。
As described above, the
図37に示したような電子装置700は、例えば、図38に示すように、更にマザーボード720に実装することができる。電子装置700のマザーボード720への実装は、はんだボール等のバンプ721を用いて行うことができる。このようにマザーボード720に実装するような場合にも、回路基板100aでは、その凹凸層40により、対向する配線層間での剥離やそれによる断線が抑制されるようになる。
An
尚、ここでは回路基板100aを用いた電子装置700を例示したが、凹凸層40,440を含む回路基板を用いた電子装置では、上記同様の効果を得ることが可能である。
以上、凹凸層40,440を用いた回路基板について説明したが、1つの回路基板内に凹凸層40,440の双方が混在する形態とすることも可能である。
Although the
The circuit board using the concavo-
また、凹凸層40,440は、必ずしも貼り合わせる配線層の双方に面上に設けられていることを要せず、貼り合わせるいずれか一方の配線層の面上に設けられた形態とすることも可能である。 The uneven layers 40 and 440 are not necessarily provided on both surfaces of the wiring layers to be bonded, and may be provided on the surface of any one of the wiring layers to be bonded. Is possible.
以上説明した実施の形態に関し、更に以下の付記を開示する。
(付記1) 第1配線層と、
前記第1配線層に対向して配置された第2配線層と、
前記第1配線層と前記第2配線層の間に設けられた樹脂層と、
前記第1配線層と前記第2配線層との対向面の少なくとも一方の面上に設けられ、前記樹脂層に埋め込まれた凹凸層と
を含むことを特徴とする回路基板。
Regarding the embodiment described above, the following additional notes are further disclosed.
(Appendix 1) a first wiring layer;
A second wiring layer disposed opposite to the first wiring layer;
A resin layer provided between the first wiring layer and the second wiring layer;
A circuit board comprising: an uneven layer provided on at least one surface of the opposing surface of the first wiring layer and the second wiring layer and embedded in the resin layer.
(付記2) 前記凹凸層は、
前記凹凸層が設けられる前記面上に配置された接着層と、
前記接着層に接着された複数の繊維と
を含むことを特徴とする付記1に記載の回路基板。
(Additional remark 2) The said uneven | corrugated layer is
An adhesive layer disposed on the surface on which the uneven layer is provided;
The circuit board according to claim 1, further comprising a plurality of fibers bonded to the adhesive layer.
(付記3) 前記複数の繊維は、前記接着層に林立して接着されることを特徴とする付記2に記載の回路基板。
(付記4) 前記凹凸層は、前記凹凸層が設けられる前記面側と反対側に凹凸が形成された成形体であることを特徴とする付記1に記載の回路基板。
(Supplementary note 3) The circuit board according to
(Additional remark 4) The said uneven | corrugated layer is a molded object by which the unevenness | corrugation was formed in the opposite side to the said surface side in which the said uneven | corrugated layer is provided, The circuit board of Additional remark 1 characterized by the above-mentioned.
(付記5) 前記第1配線層と前記第2配線層とは、前記樹脂層内で電気的に接続されていることを特徴とする付記1乃至4のいずれかに記載の回路基板。
(付記6)前記凹凸層は、前記第1配線層と前記第2配線層とを電気的に接続する領域を除いて設けられていることを特徴とする付記1乃至5のいずれかに記載の回路基板。
(Supplementary note 5) The circuit board according to any one of supplementary notes 1 to 4, wherein the first wiring layer and the second wiring layer are electrically connected within the resin layer.
(Additional remark 6) The said uneven | corrugated layer is provided except the area | region which electrically connects a said 1st wiring layer and a said 2nd wiring layer, The additional description 1 thru | or 5 characterized by the above-mentioned. Circuit board.
(付記7) 第1配線層と、
前記第1配線層の第1面側に対向して配置された第2配線層と、
前記第1配線層の第2面側に対向して配置された第3配線層と、
前記第1配線層と前記第2配線層の間に設けられた第1樹脂層と、
前記第1配線層と前記第2配線層との対向面の少なくとも一方の面上に設けられ、前記第1樹脂層に埋め込まれた第1凹凸層と、
前記第1配線層と前記第3配線層の間に設けられた第2樹脂層と、
前記第1配線層と前記第3配線層との対向面の少なくとも一方の面上に設けられ、前記第2樹脂層に埋め込まれた第2凹凸層と
を含むことを特徴とする回路基板。
(Appendix 7) a first wiring layer;
A second wiring layer disposed to face the first surface side of the first wiring layer;
A third wiring layer disposed to face the second surface side of the first wiring layer;
A first resin layer provided between the first wiring layer and the second wiring layer;
A first concavo-convex layer provided on at least one of the opposing surfaces of the first wiring layer and the second wiring layer and embedded in the first resin layer;
A second resin layer provided between the first wiring layer and the third wiring layer;
A circuit board comprising: a second concavo-convex layer provided on at least one of opposing surfaces of the first wiring layer and the third wiring layer and embedded in the second resin layer.
(付記8) 第1配線層及び第2配線層の少なくとも一方の面上に凹凸層を設ける工程と、
前記第1配線層と前記第2配線層とを、前記凹凸層及び樹脂層を挟んで、対向させて配置する工程と、
前記樹脂層を用いて前記第1配線層と前記第2配線層とを貼り合わせる工程と
を含むことを特徴とする回路基板の製造方法。
(Additional remark 8) The process of providing an uneven | corrugated layer on the at least one surface of a 1st wiring layer and a 2nd wiring layer,
Disposing the first wiring layer and the second wiring layer opposite to each other with the uneven layer and the resin layer interposed therebetween;
A step of bonding the first wiring layer and the second wiring layer using the resin layer.
(付記9) 前記凹凸層を設ける工程は、
前記凹凸層を設ける前記面上に接着層を配置する工程と、
前記接着層に複数の繊維を接着する工程と
を含むことを特徴とする付記8に記載の回路基板の製造方法。
(Supplementary Note 9) The step of providing the uneven layer includes
Arranging an adhesive layer on the surface on which the uneven layer is provided;
The method for manufacturing a circuit board according to appendix 8, further comprising: bonding a plurality of fibers to the adhesive layer.
(付記10) 前記複数の繊維を、静電気力で前記接着層上に分散して付着させ、前記接着層に接着することを特徴とする付記9に記載の回路基板の製造方法。
(付記11) 前記凹凸層を設ける工程は、
前記凹凸層を設ける前記面上に樹脂を配置する工程と、
前記樹脂に、金型を用いて凹凸を形成する工程と
を含むことを特徴とする付記8に記載の回路基板の製造方法。
(Supplementary note 10) The method for manufacturing a circuit board according to supplementary note 9, wherein the plurality of fibers are dispersed and adhered to the adhesive layer by electrostatic force and adhered to the adhesive layer.
(Supplementary Note 11) The step of providing the uneven layer includes
Arranging a resin on the surface on which the uneven layer is provided;
The method for manufacturing a circuit board according to appendix 8, wherein the resin includes a step of forming irregularities using a mold.
(付記12) 前記第1配線層と前記第2配線層とを貼り合わせる工程は、前記第1配線層と前記第2配線層とを前記樹脂層内で電気的に接続する工程を含むことを特徴とする付記8乃至11のいずれかに記載の回路基板の製造方法。 (Supplementary Note 12) The step of bonding the first wiring layer and the second wiring layer includes a step of electrically connecting the first wiring layer and the second wiring layer within the resin layer. 12. The method for manufacturing a circuit board according to any one of appendices 8 to 11, which is characterized in that
(付記13) 前記凹凸層及び前記樹脂を、前記第1配線層と前記第2配線層とを電気的に接続する領域を除いて設けることを特徴とする付記8乃至12のいずれかに記載の回路基板の製造方法。 (Additional remark 13) The said uneven | corrugated layer and the said resin are provided except the area | region which electrically connects a said 1st wiring layer and a said 2nd wiring layer, The additional description 8 thru | or 12 characterized by the above-mentioned. A method of manufacturing a circuit board.
(付記14) 第1配線層と、
前記第1配線層に対向して配置された第2配線層と、
前記第1配線層と前記第2配線層の間に設けられた樹脂層と、
前記第1配線層と前記第2配線層との対向面の少なくとも一方の面上に設けられ、前記樹脂層に埋め込まれた凹凸層と
を有する回路基板と、
前記回路基板に実装された半導体素子と
を含むことを特徴とする電子装置。
(Supplementary Note 14) a first wiring layer;
A second wiring layer disposed opposite to the first wiring layer;
A resin layer provided between the first wiring layer and the second wiring layer;
A circuit board having an uneven layer provided on at least one of the opposing surfaces of the first wiring layer and the second wiring layer and embedded in the resin layer;
An electronic device comprising: a semiconductor element mounted on the circuit board.
1a,1b,100,100a,400,600 回路基板
2 第1配線層
3 第2配線層
4,50,611 樹脂層
5,40,440 凹凸層
5a,441a,500a,510a 凹凸
10 コア層
11,301 コア基板
11a,303,613 貫通孔
12,22,32,612 導電パターン
12a,12b,22c,22d,32c,32d,614a,614b 電極
12c,22b,32b,211b,613a ビア
13,24,34,214,309 めっき層
14,203,207,306,441 樹脂
20 第1ビルドアップ層
21,31 絶縁層
22a,32a,211a 配線
23,33,212 保護膜
30 第2ビルドアップ層
41 接着層
42 繊維
60 接合部材
200,300 支持体
201 基板
202,205a,205c,211,302,305,305a,307 銅層
204 銅箔
205 3層箔
205b,214a,309a ニッケル層
206,210,308 レジストパターン
208 ビアホール
209,304 シード層
210a,501a 開口部
213 保護フィルム
214b,309b 金層
220 構造体
220a,220b 構造部
500 半導体基板
500A 母型
501 レジスト
502 露光マスク
510 金属層
510A 金型
610 第3ビルドアップ層
700 電子装置
710 半導体素子
711,721 バンプ
720 マザーボード
1a, 1b, 100, 100a, 400, 600 Circuit board 2 First wiring layer 3 Second wiring layer 4, 50, 611 Resin layer 5, 40, 440 Uneven layer 5a, 441a, 500a, 510a Uneven 10 Core layer 11, 301 Core substrate 11a, 303, 613 Through hole 12, 22, 32, 612 Conductive pattern 12a, 12b, 22c, 22d, 32c, 32d, 614a, 614b Electrode 12c, 22b, 32b, 211b, 613a Via 13, 24, 34 , 214, 309 Plating layer 14, 203, 207, 306, 441 Resin 20 First build-up layer 21, 31 Insulating layer 22a, 32a, 211a Wiring 23, 33, 212 Protective film 30 Second build-up layer 41 Adhesive layer 42 Fiber 60 Joining member 200,300 Support body 201 Substrate 202,205 , 205c, 211, 302, 305, 305a, 307 Copper layer 204 Copper foil 205 Three layer foil 205b, 214a, 309a Nickel layer 206, 210, 308 Resist pattern 208 Via hole 209, 304 Seed layer 210a, 501a Opening 213 Protective film 214b, 309b Gold layer 220 Structure 220a, 220b Structure 500 Semiconductor substrate 500A Master mold 501 Resist 502 Exposure mask 510 Metal layer 510A Mold 610 Third buildup layer 700 Electronic device 710 Semiconductor element 711, 721 Bump 720 Motherboard
Claims (8)
前記第1配線層に対向して配置された第2配線層と、
前記第1配線層と前記第2配線層の間に設けられた樹脂層と、
前記第1配線層と前記第2配線層との対向面の少なくとも一方の面上に設けられ、前記樹脂層に埋め込まれた凹凸層と
を含むことを特徴とする回路基板。 A first wiring layer;
A second wiring layer disposed opposite to the first wiring layer;
A resin layer provided between the first wiring layer and the second wiring layer;
A circuit board comprising: an uneven layer provided on at least one surface of the opposing surface of the first wiring layer and the second wiring layer and embedded in the resin layer.
前記凹凸層が設けられる前記面上に配置された接着層と、
前記接着層に接着された複数の繊維と
を含むことを特徴とする請求項1に記載の回路基板。 The uneven layer is
An adhesive layer disposed on the surface on which the uneven layer is provided;
The circuit board according to claim 1, further comprising: a plurality of fibers bonded to the adhesive layer.
前記第1配線層の第1面側に対向して配置された第2配線層と、
前記第1配線層の第2面側に対向して配置された第3配線層と、
前記第1配線層と前記第2配線層の間に設けられた第1樹脂層と、
前記第1配線層と前記第2配線層との対向面の少なくとも一方の面上に設けられ、前記第1樹脂層に埋め込まれた第1凹凸層と、
前記第1配線層と前記第3配線層の間に設けられた第2樹脂層と、
前記第1配線層と前記第3配線層との対向面の少なくとも一方の面上に設けられ、前記第2樹脂層に埋め込まれた第2凹凸層と
を含むことを特徴とする回路基板。 A first wiring layer;
A second wiring layer disposed to face the first surface side of the first wiring layer;
A third wiring layer disposed to face the second surface side of the first wiring layer;
A first resin layer provided between the first wiring layer and the second wiring layer;
A first concavo-convex layer provided on at least one of the opposing surfaces of the first wiring layer and the second wiring layer and embedded in the first resin layer;
A second resin layer provided between the first wiring layer and the third wiring layer;
A circuit board comprising: a second concavo-convex layer provided on at least one of opposing surfaces of the first wiring layer and the third wiring layer and embedded in the second resin layer.
前記第1配線層と前記第2配線層とを、前記凹凸層及び樹脂層を挟んで、対向させて配置する工程と、
前記樹脂層を用いて前記第1配線層と前記第2配線層とを貼り合わせる工程と
を含むことを特徴とする回路基板の製造方法。 Providing an uneven layer on at least one surface of the first wiring layer and the second wiring layer;
Disposing the first wiring layer and the second wiring layer opposite to each other with the uneven layer and the resin layer interposed therebetween;
A step of bonding the first wiring layer and the second wiring layer using the resin layer.
前記凹凸層を設ける前記面上に接着層を配置する工程と、
前記接着層に複数の繊維を接着する工程と
を含むことを特徴とする請求項5に記載の回路基板の製造方法。 The step of providing the uneven layer includes
Arranging an adhesive layer on the surface on which the uneven layer is provided;
The method for manufacturing a circuit board according to claim 5, further comprising: bonding a plurality of fibers to the adhesive layer.
前記凹凸層を設ける前記面上に樹脂を配置する工程と、
前記樹脂に、金型を用いて凹凸を形成する工程と
を含むことを特徴とする請求項5に記載の回路基板の製造方法。 The step of providing the uneven layer includes
Arranging a resin on the surface on which the uneven layer is provided;
The method for manufacturing a circuit board according to claim 5, further comprising: forming irregularities on the resin using a mold.
前記第1配線層に対向して配置された第2配線層と、
前記第1配線層と前記第2配線層の間に設けられた樹脂層と、
前記第1配線層と前記第2配線層との対向面の少なくとも一方の面上に設けられ、前記樹脂層に埋め込まれた凹凸層と
を有する回路基板と、
前記回路基板に実装された半導体素子と
を含むことを特徴とする電子装置。 A first wiring layer;
A second wiring layer disposed opposite to the first wiring layer;
A resin layer provided between the first wiring layer and the second wiring layer;
A circuit board having an uneven layer provided on at least one of the opposing surfaces of the first wiring layer and the second wiring layer and embedded in the resin layer;
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---|---|
JP (1) | JP5750896B2 (en) |
Cited By (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US10674609B2 (en) | 2014-03-31 | 2020-06-02 | Mitsubishi Gas Chemical Company, Inc. | Entry sheet for drilling |
Citations (9)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPH06232553A (en) * | 1993-01-29 | 1994-08-19 | Hitachi Chem Co Ltd | Single-sided flexible copper plated board for lamination |
JPH0758453A (en) * | 1993-08-13 | 1995-03-03 | Matsushita Electric Works Ltd | Manufacture of multilayer printed wiring board |
JPH09314785A (en) * | 1996-05-27 | 1997-12-09 | Matsushita Electric Works Ltd | Manufacture of laminated plate with metal foil and apparatus therefor |
JP2000191926A (en) * | 1998-10-20 | 2000-07-11 | Fuji Photo Film Co Ltd | Insulating resin for multi-layered circuit board, laminated coated article, insulated resin image, manufacture of multi-layered circuit board |
JP2004009485A (en) * | 2002-06-06 | 2004-01-15 | Toppan Printing Co Ltd | Polyimide resin film, multilayer circuit board using the same and its manufacturing process |
JP2005005560A (en) * | 2003-06-13 | 2005-01-06 | Toppan Printing Co Ltd | Multilayer wiring board |
JP2007229989A (en) * | 2006-02-28 | 2007-09-13 | Takiron Co Ltd | Conductive molded body and its manufacturing method |
JP2008085107A (en) * | 2006-09-28 | 2008-04-10 | Kyocera Corp | Coreless substrate and semiconductor substrate mounting structure using the same |
JP2010045232A (en) * | 2008-08-14 | 2010-02-25 | Nippon Steel Chem Co Ltd | Method of manufacturing circuit board |
-
2011
- 2011-01-13 JP JP2011005217A patent/JP5750896B2/en not_active Expired - Fee Related
Patent Citations (9)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPH06232553A (en) * | 1993-01-29 | 1994-08-19 | Hitachi Chem Co Ltd | Single-sided flexible copper plated board for lamination |
JPH0758453A (en) * | 1993-08-13 | 1995-03-03 | Matsushita Electric Works Ltd | Manufacture of multilayer printed wiring board |
JPH09314785A (en) * | 1996-05-27 | 1997-12-09 | Matsushita Electric Works Ltd | Manufacture of laminated plate with metal foil and apparatus therefor |
JP2000191926A (en) * | 1998-10-20 | 2000-07-11 | Fuji Photo Film Co Ltd | Insulating resin for multi-layered circuit board, laminated coated article, insulated resin image, manufacture of multi-layered circuit board |
JP2004009485A (en) * | 2002-06-06 | 2004-01-15 | Toppan Printing Co Ltd | Polyimide resin film, multilayer circuit board using the same and its manufacturing process |
JP2005005560A (en) * | 2003-06-13 | 2005-01-06 | Toppan Printing Co Ltd | Multilayer wiring board |
JP2007229989A (en) * | 2006-02-28 | 2007-09-13 | Takiron Co Ltd | Conductive molded body and its manufacturing method |
JP2008085107A (en) * | 2006-09-28 | 2008-04-10 | Kyocera Corp | Coreless substrate and semiconductor substrate mounting structure using the same |
JP2010045232A (en) * | 2008-08-14 | 2010-02-25 | Nippon Steel Chem Co Ltd | Method of manufacturing circuit board |
Cited By (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US10674609B2 (en) | 2014-03-31 | 2020-06-02 | Mitsubishi Gas Chemical Company, Inc. | Entry sheet for drilling |
Also Published As
Publication number | Publication date |
---|---|
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