JP2012137986A

JP2012137986A - Layout design device for semiconductor integrated circuit, layout design method for semiconductor integrated circuit, and program

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Publication number: JP2012137986A
Application number: JP2010290657A
Authority: JP
Inventors: Tsutomu Ono; 力小野
Original assignee: Renesas Electronics Corp
Current assignee: Renesas Electronics Corp
Priority date: 2010-12-27
Filing date: 2010-12-27
Publication date: 2012-07-19

Abstract

PROBLEM TO BE SOLVED: To provide a layout design device for semiconductor integrated circuit that can flexibly conduct delay adjustment of a signal.SOLUTION: A layout design device for semiconductor integrated circuit shown in Fig. 1 comprises a wiring part and a delay adjustment part. In the wiring part, vias (unconnected vias) that have no wiring as a connection destination in a second wiring layer are formed on wiring of a first wiring layer. Thereafter, in the delay adjustment part, proper vias for delay adjustment are selected among unconnected vias if adjustment of delay time is necessary, and the wiring between the vias on the first wiring is removed. Thereafter, the first via and the second via are wired on the second wiring layer. Consequently, the resistance of the signal wiring increases by the resistance value of the vias, allowing adjustment of delay time.

Description

本発明は、半導体集積回路のレイアウト設計装置、半導体集積回路のレイアウト設計方法及びプログラムに関する。特に、遅延調整を必要とする半導体集積回路のレイアウト設計に関する。 The present invention relates to a semiconductor integrated circuit layout design apparatus, a semiconductor integrated circuit layout design method, and a program. In particular, the present invention relates to a layout design of a semiconductor integrated circuit that requires delay adjustment.

半導体集積回路の高速化・高集積化に対する強い要求が存在する。そのため、低抵抗かつ微細な配線を持つ半導体集積回路を設計することが求められる。一方、半導体集積回路においては、入力信号及び出力信号をクロックに同期させた同期回路を採用することが多い。同期回路であれば、入出力間の組み合わせ回路の動作タイミングを全てクロック単位で取り扱うことが可能になり、回路のタイミングに関する設計が容易になるためである。 There is a strong demand for higher speed and higher integration of semiconductor integrated circuits. Therefore, it is required to design a semiconductor integrated circuit having low resistance and fine wiring. On the other hand, a semiconductor integrated circuit often employs a synchronization circuit in which an input signal and an output signal are synchronized with a clock. This is because the operation timing of the combinational circuit between the input and output can be handled in units of clocks in the case of the synchronous circuit, and the design relating to the circuit timing becomes easy.

しかし、半導体集積回路の高速化が進むと、同期回路のタイミングに関する仕様を満足することが困難になる。即ち、同期回路の組み合わせ回路の遅延は、クロック周期よりも短いものでなければならないが、半導体集積回路の高速化に起因し、クロック周期は、より短いものとなっているためである。 However, as the speed of semiconductor integrated circuits increases, it becomes difficult to satisfy the specifications regarding the timing of the synchronous circuit. That is, the delay of the combinational circuit of the synchronous circuit must be shorter than the clock cycle, but the clock cycle is shorter due to the higher speed of the semiconductor integrated circuit.

そこで、特許文献１では、タイミングマージンの少ない配線経路を予め特定し、タイミングマージンを改善させる方向にダミーメタルを配置する技術が開示されている。 Therefore, Patent Document 1 discloses a technique for specifying a wiring path with a small timing margin in advance and arranging a dummy metal in a direction to improve the timing margin.

さらに、特許文献２では、多層配線を持つ半導体集積回路において、コンタクトの位置を変えることにより、高抵抗の遅延調整用配線の抵抗値を変動させ遅延調整を行なう半導体集積回路及びその設計方法が開示されている。 Further, Patent Document 2 discloses a semiconductor integrated circuit that performs delay adjustment by changing the resistance value of a high-resistance delay adjustment wiring by changing the contact position in a semiconductor integrated circuit having multilayer wiring, and a design method thereof. Has been.

特開２００８−２８３０８７号公報JP 2008-283087 A 特開平８−２７２４８０号公報JP-A-8-272480

以下の分析は、本発明の観点からなされたものである。 The following analysis has been made from the viewpoint of the present invention.

特許文献１で開示された技術は、タイミングマージンの改善を必要とする配線パターンを抽出し、その抽出した経路に所望のタイミングマージンが得られるようにダミーメタルを配置する技術である。しかし、このような半導体集積回路のレイアウト設計方法では、タイミングマージンを改善させたい信号配線にダミーメタルを配置するスペースを必ず確保できるとは限らない。 The technique disclosed in Patent Document 1 is a technique for extracting a wiring pattern that requires an improvement in timing margin and arranging a dummy metal so that a desired timing margin is obtained in the extracted path. However, in such a semiconductor integrated circuit layout design method, it is not always possible to secure a space for arranging the dummy metal in the signal wiring for which the timing margin is to be improved.

例えば、タイミングマージンを改善させたい信号配線が、電源、シールド配線、他の信号配線に隣接する場合にはダミーメタルを配置することができない。図２は、半導体集積回路の信号配線の一例を示す図である。図２において、Ｌ１乃至Ｌ６は信号配線である。信号配線Ｌ１乃至Ｌ３は同一の配線層で配線されている。信号配線Ｌ４乃至Ｌ６も同一の配線層で配線されている。しかし、信号配線Ｌ１乃至Ｌ３が配線されている配線層と信号配線Ｌ４乃至Ｌ６が配線されている配線層は異なり、信号配線Ｌ２とＬ５はコンタクトを介し接続されているものとする。例えば、図２の例において、信号配線Ｌ１やＬ３、信号配線Ｌ４やＬ６に対してダミーメタルを配置することは可能である。しかし、信号配線Ｌ２やＬ５に対してダミーメタルを配置することは不可能である。他の信号配線（信号配線Ｌ１及びＬ３、信号配線Ｌ４及びＬ６）が隣接しているためである。このように、特許文献１で開示された技術では、タイミングマージンの制御性に問題がある。 For example, the dummy metal cannot be disposed when the signal wiring whose timing margin is to be improved is adjacent to the power supply, the shield wiring, or another signal wiring. FIG. 2 is a diagram illustrating an example of signal wiring of a semiconductor integrated circuit. In FIG. 2, L1 to L6 are signal wirings. The signal wirings L1 to L3 are wired in the same wiring layer. The signal wirings L4 to L6 are also wired in the same wiring layer. However, the wiring layer in which the signal wirings L1 to L3 are wired differs from the wiring layer in which the signal wirings L4 to L6 are wired, and the signal wirings L2 and L5 are connected via contacts. For example, in the example of FIG. 2, it is possible to dispose dummy metals for the signal lines L1 and L3 and the signal lines L4 and L6. However, it is impossible to arrange a dummy metal for the signal wirings L2 and L5. This is because other signal wirings (signal wirings L1 and L3, signal wirings L4 and L6) are adjacent to each other. As described above, the technique disclosed in Patent Document 1 has a problem in the controllability of the timing margin.

以上のとおり、従来技術には、解決すべき問題点が存在する。 As described above, there are problems to be solved in the prior art.

本発明の一側面において、信号の遅延調整を柔軟に行なうことができる半導体集積回路のレイアウト設計装置、半導体集積回路のレイアウト設計方法及びプログラムが、望まれる。 In one aspect of the present invention, a layout design apparatus for a semiconductor integrated circuit, a layout design method for a semiconductor integrated circuit, and a program capable of flexibly adjusting a signal delay are desired.

本発明の第１の視点によれば、第１の配線層と第２の配線層とを接続するビアであって、前記第１の配線層の第１の信号配線に接続され、かつ、前記第２の配線層には接続先となる配線が設けられていない第１の未接続ビアを複数設けることを含む第１の配線データの生成を行う配線部と、前記複数の第１の未接続ビアのうち、第１のビアと第２のビアとの間の前記第１の信号配線を削除すると共に、前記第１のビアと前記第２のビアとの間を接続する前記第２の配線層の配線を新たに設けることにより、前記第１の配線データに変更を加え、第１の遅延調整を行なう遅延調整部と、を備える半導体集積回路のレイアウト設計装置が提供される。 According to a first aspect of the present invention, there is a via connecting the first wiring layer and the second wiring layer, connected to the first signal wiring of the first wiring layer, and A wiring unit for generating first wiring data including providing a plurality of first unconnected vias in which a wiring to be connected is not provided in the second wiring layer; and the plurality of first unconnected Among the vias, the first signal wiring between the first via and the second via is deleted, and the second wiring is connected between the first via and the second via. A layout design apparatus for a semiconductor integrated circuit is provided that includes a delay adjustment unit that performs a first delay adjustment by changing the first wiring data by newly providing a layer wiring.

本発明の第２の視点によれば、第１の配線層と第２の配線層とを接続するビアであって、前記第１の配線層の第１の信号配線に接続され、かつ、前記第２の配線層には接続先となる配線が設けられていない第１の未接続ビアを複数設けることを含む第１の配線データの生成を行う第１の配線工程と、前記複数の第１の未接続ビアのうち、第１のビアと第２のビアとの間の前記第１の信号配線を削除すると共に、前記第１のビアと前記第２のビアとの間を接続する前記第２の配線層の配線を新たに設けることにより、前記第１の配線データに変更を加える第１の遅延調整を行なう遅延調整工程と、を含む半導体集積回路のレイアウト設計方法が提供される。 According to a second aspect of the present invention, the via connects the first wiring layer and the second wiring layer, is connected to the first signal wiring of the first wiring layer, and A first wiring step for generating first wiring data including providing a plurality of first unconnected vias in which a wiring to be connected is not provided in the second wiring layer; and the plurality of first Among the unconnected vias, the first signal wiring between the first via and the second via is deleted, and the first via and the second via are connected to each other. A layout design method for a semiconductor integrated circuit is provided, which includes a delay adjustment step of performing a first delay adjustment that changes the first wiring data by newly providing wirings of two wiring layers.

本発明の第３の視点によれば、第１の配線層と第２の配線層とを接続するビアであって、前記第１の配線層の第１の信号配線に接続され、かつ、前記第２の配線層には接続先となる配線が設けられていない第１の未接続ビアを複数設けることを含む第１の配線データの生成を行う第１の配線処理と、前記複数の第１の未接続ビアのうち、第１のビアと第２のビアとの間の前記第１の信号配線を削除すると共に、前記第１のビアと前記第２のビアとの間を接続する前記第２の配線層の配線を新たに設けることにより、前記第１の配線データに変更を加える第１の遅延調整を行なう遅延調整処理と、をコンピュータに実行させ、前記コンピュータを半導体集積回路のレイアウト設計装置として機能させるプログラムが提供される。 According to a third aspect of the present invention, the via connects the first wiring layer and the second wiring layer, is connected to the first signal wiring of the first wiring layer, and A first wiring process for generating first wiring data including providing a plurality of first unconnected vias in which a wiring to be connected is not provided in the second wiring layer; and the plurality of first Among the unconnected vias, the first signal wiring between the first via and the second via is deleted, and the first via and the second via are connected to each other. A delay adjustment process for performing a first delay adjustment for changing the first wiring data by newly providing a wiring of two wiring layers, and causing the computer to execute a layout design of a semiconductor integrated circuit. A program for functioning as a device is provided.

本発明の各視点によれば、信号の遅延調整を柔軟に行なうことができる半導体集積回路のレイアウト設計装置、半導体集積回路のレイアウト設計方法及びプログラムが、提供される。 According to each aspect of the present invention, a layout design apparatus for a semiconductor integrated circuit, a layout design method for a semiconductor integrated circuit, and a program capable of flexibly adjusting a signal delay are provided.

本発明の概要を説明するための図である。It is a figure for demonstrating the outline | summary of this invention. 半導体集積回路における信号配線の一例を示す図である。It is a figure which shows an example of the signal wiring in a semiconductor integrated circuit. 本発明の第１の実施形態の半導体集積回路のレイアウト設計装置の内部構成を示す図である。It is a figure which shows the internal structure of the layout design apparatus of the semiconductor integrated circuit of the 1st Embodiment of this invention. 図３に示す半導体集積回路のレイアウト設計装置がレイアウト設計の対象とする半導体集積回路の一例である。The semiconductor integrated circuit layout design apparatus shown in FIG. 3 is an example of a semiconductor integrated circuit targeted for layout design. 図４に示す半導体集積回路の機能ブロックの内部構成の一例を示すブロック図である。FIG. 5 is a block diagram illustrating an example of an internal configuration of a functional block of the semiconductor integrated circuit illustrated in FIG. 4. 第１の実施形態に係る半導体集積回路のレイアウト設計装置におけるレイアウト設計時の動作を示すフローチャートである。5 is a flowchart showing an operation at the time of layout design in the layout design apparatus for a semiconductor integrated circuit according to the first embodiment. ＣＴＳ（ＣｌｏｃｋＴｒｅｅＳｙｎｔｈｅｓｉｓ）処理の一例を示す図である。It is a figure which shows an example of a CTS (Clock Tree Synthesis) process. クロック配線時における未接続ビアの形成の一例を示す図である。It is a figure which shows an example of formation of an unconnected via at the time of clock wiring. 詳細配線時における未接続ビアの形成の一例を示す図である。It is a figure which shows an example of formation of the unconnected via | veer at the time of detailed wiring. 未接続ビアを使用した信号の遅延調整の方法を説明するための図である。It is a figure for demonstrating the delay adjustment method of the signal which uses an unconnected via. 図５に示す最終段のフリップフロップにおけるクロックとデータ信号の関係を示す図である。FIG. 6 is a diagram showing a relationship between a clock and a data signal in the final flip-flop shown in FIG. 5. 図５に示す最終段のフリップフロップにおけるクロックとデータ信号の関係を示す図である。FIG. 6 is a diagram showing a relationship between a clock and a data signal in the final flip-flop shown in FIG. 5. 第２の実施形態に係る半導体集積回路のレイアウト設計装置におけるレイアウト設計時の動作を示すフローチャートである。10 is a flowchart showing an operation during layout design in the layout design apparatus for a semiconductor integrated circuit according to the second embodiment.

初めに、図１を用いて実施形態の概要について説明する。なお、この概要に付記した図面参照符号は、理解を助けるための一例として各要素に便宜上付記したものであり、本発明を図示の態様に限定することを意図するものではない。 First, the outline of the embodiment will be described with reference to FIG. Note that the reference numerals of the drawings attached to this summary are attached to the respective elements for convenience as an example for facilitating understanding, and are not intended to limit the present invention to the illustrated embodiment.

上述のように、半導体集積回路のレイアウト設計において、遅延調整を目的とした提案が存在する。しかし、遅延が調整できる信号配線に関する制限が存在する場合があるなど問題がある。 As described above, there are proposals for the purpose of delay adjustment in the layout design of a semiconductor integrated circuit. However, there is a problem that there are cases where there are restrictions on signal wiring that can adjust the delay.

そこで、図１に示す半導体集積回路のレイアウト設計装置を提案する。図１に示す半導体集積回路のレイアウト設計装置は、配線部と遅延調整部を備える。レイアウト設計の対象となる半導体集積回路の回路情報を受け付けた配線部では、第１の配線層の配線上に他の配線層（第２の配線層）においては接続先となる配線を持たないビア（コンタクト、又はスルーホール）を形成する。このような第２の配線層には接続先となる配線を持たないビアを未接続ビアと呼び、以下の説明をする。前述の配線部では、信号配線と同時に、第１の配線層の配線上に、複数の第１の未接続ビアを形成する。その後、遅延調整部において、レイアウト設計の対象とする半導体集積回路で遅延時間の調整が必要であれば、配線部において形成した複数の第１の未接続ビアから、遅延調整に適した第１のビアと第２のビアを選択し、第１の配線層における第１のビアと第２のビア間の配線を削除する。その後、第２の配線層において第１のビアと第２のビアを配線する。 Therefore, a layout design apparatus for the semiconductor integrated circuit shown in FIG. 1 is proposed. The semiconductor integrated circuit layout design apparatus shown in FIG. 1 includes a wiring section and a delay adjustment section. In the wiring portion that has received the circuit information of the semiconductor integrated circuit that is the target of the layout design, the via that does not have the wiring that becomes the connection destination in the other wiring layer (second wiring layer) on the wiring of the first wiring layer (Contact or through hole) is formed. A via that does not have a wiring to be connected to such a second wiring layer is called an unconnected via, and will be described below. In the wiring portion described above, a plurality of first unconnected vias are formed on the wiring of the first wiring layer simultaneously with the signal wiring. After that, in the delay adjustment unit, if the delay time needs to be adjusted in the semiconductor integrated circuit targeted for layout design, a first suitable for delay adjustment is selected from the plurality of first unconnected vias formed in the wiring unit. The via and the second via are selected, and the wiring between the first via and the second via in the first wiring layer is deleted. Thereafter, the first via and the second via are wired in the second wiring layer.

その結果、第１のビアと第２のビアを経由する信号線の抵抗値は、第１のビア及び第２のビアそれぞれが持っている抵抗値の分上昇し、遅延時間の調整を行なうことができる。また、配線部において、多数の未接続ビアを形成しておき、その中から必要な遅延量を実現できるビアを選択することにより、遅延を必要としない配線に影響されることがない。 As a result, the resistance value of the signal line passing through the first via and the second via increases by the resistance value of each of the first via and the second via, and the delay time is adjusted. Can do. In addition, a large number of unconnected vias are formed in the wiring portion, and a via that can realize a necessary delay amount is selected from those, so that the wiring that does not require a delay is not affected.

［第１の実施形態］
次に、本発明の第１の実施形態について、図面を用いてより詳細に説明する。図３は、本発明の第１の実施形態に係る半導体集積回路のレイアウト設計装置１の内部構成を示す図である。 [First Embodiment]
Next, the first embodiment of the present invention will be described in more detail with reference to the drawings. FIG. 3 is a diagram showing an internal configuration of the semiconductor integrated circuit layout design apparatus 1 according to the first embodiment of the present invention.

半導体集積回路のレイアウト設計装置１は、表示部１０と、配線部２０と、遅延調整部３０と、制御部４０から構成されている。 The semiconductor integrated circuit layout design apparatus 1 includes a display unit 10, a wiring unit 20, a delay adjustment unit 30, and a control unit 40.

表示部１０は、半導体集積回路の設計者が半導体集積回路のレイアウト設計装置１を操作する際に必要な情報を表示する。配線部２０は、半導体集積回路における配線を実現する。遅延調整部３０は、タイミングマージンの調整が必要な信号線（経路）を特定し、遅延調整を行なう。制御部４０は、表示部１０、配線部２０、遅延調整部３０、各部の制御を行なう。 The display unit 10 displays information necessary for a semiconductor integrated circuit designer to operate the semiconductor integrated circuit layout design apparatus 1. The wiring unit 20 realizes wiring in the semiconductor integrated circuit. The delay adjustment unit 30 identifies a signal line (path) that needs to be adjusted for the timing margin, and performs delay adjustment. The control unit 40 controls the display unit 10, the wiring unit 20, the delay adjustment unit 30, and each unit.

次に、半導体集積回路のレイアウト設計装置１が対象とする半導体集積回路について説明する。図４は、半導体集積回路のレイアウト設計装置１がレイアウト設計の対象とする半導体集積回路の一例である。図４に示す半導体集積回路５０は、複数の機能ブロック５１乃至５４から構成されている。各機能ブロックの例としては、電源ブロックや通信ブロックなどが考えられる。ここで、機能ブロック５１は、同期回路により実現されているものとし、機能ブロック５１の信号配線及び遅延調整について以降の説明を行なう。 Next, a semiconductor integrated circuit targeted by the semiconductor integrated circuit layout design apparatus 1 will be described. FIG. 4 is an example of a semiconductor integrated circuit that is a layout design target of the layout design apparatus 1 for a semiconductor integrated circuit. A semiconductor integrated circuit 50 shown in FIG. 4 includes a plurality of functional blocks 51 to 54. Examples of each functional block include a power supply block and a communication block. Here, it is assumed that the functional block 51 is realized by a synchronous circuit, and signal wiring and delay adjustment of the functional block 51 will be described below.

図５は、機能ブロック５１の内部構成の一例を示すブロック図である。図５に示す機能ブロック５１は、フリップフロップ５１１及び５１２と、組み合わせ回路５１３と、バッファ５１４及び５１５から構成されている。フリップフロップ５１１は、機能ブロック５１における初段のフリップフロップであり、フリップフロップ５１２は、機能ブロック５１における最終段のフリップフロップである。組み合わせ回路５１３は、フリップフロップ５１１の出力データを入力とし、フリップフロップ５１２に対して結果を出力する。バッファ５１４及び５１５は、機能ブロック５１のクロック入力端子とフリップフロップ５１１及び５１２のクロック入力端子と、の間にそれぞれ接続されるバッファである。 FIG. 5 is a block diagram illustrating an example of the internal configuration of the function block 51. The functional block 51 shown in FIG. 5 includes flip-flops 511 and 512, a combinational circuit 513, and buffers 514 and 515. The flip-flop 511 is the first stage flip-flop in the functional block 51, and the flip-flop 512 is the last stage flip-flop in the functional block 51. The combinational circuit 513 receives the output data of the flip-flop 511 and outputs the result to the flip-flop 512. Buffers 514 and 515 are buffers connected between the clock input terminal of functional block 51 and the clock input terminals of flip-flops 511 and 512, respectively.

ここで、同期回路とは、クロックが変化するタイミングで入力データに応じた結果を出力する回路である。そのため、クロックが変化する前後の一定期間、入力信号は同一の値を保持する必要がある。即ち、同期回路に用いられるフリップフロップにおいては、クロックが変化する直前に入力データが同一でなければならない時間をセットアップタイム、クロックが変化した直後に入力データが同一でなければならない時間をホールドタイム、としてそれぞれの時間が遅延制約として規定されている。 Here, the synchronization circuit is a circuit that outputs a result corresponding to input data at a timing at which a clock changes. Therefore, the input signal needs to hold the same value for a certain period before and after the clock changes. That is, in the flip-flop used in the synchronous circuit, the setup time is the time that the input data must be the same immediately before the clock changes, the hold time is the time that the input data must be the same immediately after the clock is changed, Each time is defined as a delay constraint.

次に、機能ブロック５１の配線を例に取り、半導体集積回路のレイアウト設計装置１の動作について説明する。図６は、半導体集積回路のレイアウト設計装置１におけるレイアウト設計時の動作を示すフローチャートである。 Next, taking the wiring of the functional block 51 as an example, the operation of the semiconductor integrated circuit layout design apparatus 1 will be described. FIG. 6 is a flowchart showing an operation at the time of layout design in the layout design apparatus 1 of the semiconductor integrated circuit.

ステップＳ０１では、配線部２０において、レイアウト設計の対象となる半導体集積回路の回路情報に基づいて、ＣＴＳ処理を行なう。ＣＴＳ処理とは、クロックを必要とするセル（例えば、フリップフロップやラッチ）までのクロックの遅延量が同程度となるように、インバータ等のクロックバッファをクロック配線に挿入する処理である。図７は、ＣＴＳ処理の一例である。図７に示すＣＴＳ処理では、クロックルートから各セルに到着するまでの遅延量を均一にするため、クロックバッファＣＢ１乃至ＣＢ８を配置している。図５に示す機能ブロック５１においては、バッファ５１４及び５１５がクロックバッファに相当する。 In step S01, the wiring unit 20 performs CTS processing based on the circuit information of the semiconductor integrated circuit to be layout designed. The CTS process is a process of inserting a clock buffer such as an inverter into the clock wiring so that the delay amount of the clock to a cell (for example, a flip-flop or a latch) that requires a clock becomes approximately the same. FIG. 7 is an example of the CTS process. In the CTS process shown in FIG. 7, clock buffers CB1 to CB8 are arranged in order to make the delay amount from the clock route to the arrival of each cell uniform. In the functional block 51 shown in FIG. 5, the buffers 514 and 515 correspond to clock buffers.

本ステップでは、ＣＴＳ処理と同時に、未接続ビアの形成を行なう。図８は、クロック配線時における未接続ビアの形成の一例を示す図である。未接続ビアは、図８に示すように、クロック配線上に可能な限り（満遍なく）形成する。即ち、クロック配線（使用している配線層）の全ての空きスペースに未接続ビアを形成する。このことによって、後述する遅延調整時の自由度を高めることができる。なお、未接続ビアを他の配線層において接続しなければビアの持つ抵抗がクロックに影響を及ぼすことはない（信号が遅延することはない）。しかし、クロック配線と未接続ビア間に存在する静電容量はクロックに影響を与える（信号が遅延する）ことになる。そのため、ＣＴＳ処理においては、各セルに対して等遅延となるように未接続ビアの形成を行なう必要がある。例えば、図７においては、信号配線Ｌ１０に形成した未接続ビアの数と、信号配線Ｌ１１に形成した未接続ビアの数は同数でなければならない。 In this step, an unconnected via is formed simultaneously with the CTS process. FIG. 8 is a diagram illustrating an example of formation of unconnected vias during clock wiring. As shown in FIG. 8, unconnected vias are formed on the clock wiring as much as possible (evenly). In other words, unconnected vias are formed in all the empty spaces of the clock wiring (the used wiring layer). As a result, the degree of freedom during delay adjustment described later can be increased. Note that if the unconnected via is not connected to another wiring layer, the resistance of the via does not affect the clock (the signal is not delayed). However, the capacitance existing between the clock wiring and the unconnected via affects the clock (the signal is delayed). Therefore, in the CTS process, it is necessary to form unconnected vias so that each cell has an equal delay. For example, in FIG. 7, the number of unconnected vias formed in the signal wiring L10 and the number of unconnected vias formed in the signal wiring L11 must be the same.

ステップＳ０２では、配線部２０において、信号の詳細配線を行なう。詳細配線時においても、未接続ビアを形成する。本ステップで形成する未接続ビアは、ステップＳ０１のように特定の層に限り、未接続ビアを形成するものではなく、使用している全ての配線層において、未接続ビアを形成する。この場合にも、詳細配線の終了後の空きスペース全てに、未接続ビアを形成しておくことで、遅延調整時の自由度を高めている。図９は、詳細配線時における未接続ビアの形成の一例を示す図である。図９に示すように、全ての配線層に満遍なく未接続ビアを形成する。 In step S02, detailed wiring of signals is performed in the wiring section 20. An unconnected via is formed even during detailed wiring. The unconnected via formed in this step does not form an unconnected via only in a specific layer as in step S01, and an unconnected via is formed in all the wiring layers used. Also in this case, the degree of freedom during delay adjustment is increased by forming unconnected vias in all empty spaces after the completion of the detailed wiring. FIG. 9 is a diagram illustrating an example of formation of unconnected vias during detailed wiring. As shown in FIG. 9, unconnected vias are uniformly formed in all wiring layers.

ステップＳ０３では、遅延調整部３０において、機能ブロック５１（同期回路）の遅延制約を満たすか否か判断する。その際の判断は、組み合わせ回路５１３で使用している素子の仕様と、機能ブロック５１に供給されるクロックの周期に基づいて行なう。ここで、同期回路の遅延制約を満たす場合には、レイアウト設計処理を終了する。遅延制約を満たさないと判断した場合には、ステップＳ０４に遷移する。 In step S03, the delay adjustment unit 30 determines whether or not the delay constraint of the functional block 51 (synchronization circuit) is satisfied. The determination at that time is made based on the specifications of the elements used in the combinational circuit 513 and the period of the clock supplied to the functional block 51. Here, if the delay constraint of the synchronous circuit is satisfied, the layout design process is terminated. If it is determined that the delay constraint is not satisfied, the process proceeds to step S04.

ステップＳ０４では、遅延調整部３０において、遅延制約のうち、ホールドタイム、又は、セットアップタイムのいずれを満たさないかを判別する。その後、必要となる遅延量（タイミングマージン）の計算を行なう。 In step S04, the delay adjusting unit 30 determines whether the hold time or the setup time is not satisfied among the delay constraints. Thereafter, the required delay amount (timing margin) is calculated.

ステップＳ０５では、遅延調整部３０において、ステップＳ０４の結果に基づき遅延量を調整する。初めに、最終段のフリップフロップ５１２におけるホールドタイムに関する遅延制約を満たさない場合について説明する。 In step S05, the delay adjustment unit 30 adjusts the delay amount based on the result of step S04. First, a case where the delay constraint regarding the hold time in the flip-flop 512 at the final stage is not satisfied will be described.

この場合の遅延調整には２つの方法が考えられる。第１の方法は、フリップフロップ５１１とフリップフロップ５１２の間のデータ信号を遅延させる方法である。具体的には、フリップフロップ５１１とフリップフロップ５１２の間の信号配線（データ信号配線）Ｌ７に形成されている未接続ビアを使用する。 Two methods can be considered for delay adjustment in this case. The first method is a method of delaying a data signal between the flip-flop 511 and the flip-flop 512. Specifically, an unconnected via formed in a signal wiring (data signal wiring) L7 between the flip-flop 511 and the flip-flop 512 is used.

図１０は、未接続ビアを使用した信号の遅延調整の方法を説明するための図である。図１０には、データ信号配線層に形成された４個の未接続ビアＶ１乃至Ｖ４が示されている。図１０を用いて、フリップフロップ５１１とフリップフロップ５１２の間のデータ信号を遅延させる方法を説明する。ステップＳ０４において、計算したタイミングマージンに基づき、データ信号配線層に形成した未接続ビアのうち、いずれの未接続ビア間を配線すれば、最終段のフリップフロップ５１２におけるホールドタイムに関する遅延制約を満たすか決定する。図１０の例では、未接続ビアＶ１及びＶ２の間、未接続ビアＶ３及びＶ４の間、をそれぞれ接続すれば遅延制約を満たすものと決定されたとする。 FIG. 10 is a diagram for explaining a signal delay adjustment method using an unconnected via. FIG. 10 shows four unconnected vias V1 to V4 formed in the data signal wiring layer. A method for delaying a data signal between the flip-flops 511 and 512 will be described with reference to FIG. In step S04, based on the calculated timing margin, among the unconnected vias formed in the data signal wiring layer, which unconnected via should be wired to satisfy the delay constraint regarding the hold time in the flip-flop 512 at the final stage. decide. In the example of FIG. 10, it is assumed that the delay constraint is determined to be satisfied by connecting between the unconnected vias V1 and V2 and between the unconnected vias V3 and V4.

次に、決定した未接続ビア間のデータ信号配線層における配線を削除する。図１０の例では、未接続ビアＶ１及びＶ２の間、未接続ビアＶ３及びＶ４の間、それぞれのデータ信号配線層における配線を削除する。次に、未接続ビアをデータ信号配線層以外の層で配線する。図１０の例では、未接続ビアＶ１及びＶ２の間、未接続ビアＶ３及びＶ４の間、をそれぞれ他の配線層において配線する。 Next, the wiring in the data signal wiring layer between the determined unconnected vias is deleted. In the example of FIG. 10, the wiring in the respective data signal wiring layers is deleted between the unconnected vias V1 and V2 and between the unconnected vias V3 and V4. Next, the unconnected via is wired in a layer other than the data signal wiring layer. In the example of FIG. 10, wiring between the unconnected vias V1 and V2 and between the unconnected vias V3 and V4 is performed in another wiring layer, respectively.

以上のように、遅延調整を行ないたい信号の配線上に形成された未接続ビアを使用することで、ビアの抵抗が影響し、データ信号を遅延させることができる。なお、遅延制約を満たすためには、いずれの未接続ビア間を接続すれば良いかの決定は、増加するビアの抵抗とタイミングマージンの改善に必要な遅延時間から算出すれば良い。 As described above, by using the unconnected via formed on the wiring of the signal for which delay adjustment is desired, the resistance of the via affects and the data signal can be delayed. In order to satisfy the delay constraint, which unconnected via should be connected may be determined from the increasing via resistance and the delay time required for improving the timing margin.

図１１は、最終段のフリップフロップ５１２におけるクロックとデータ信号の関係を示す図である。図１１において、データ信号を遅延させる前のホールドタイムはＴ１であり、Ｔ１は遅延制約を満たしていない。しかし、未接続ビアを使用してデータ信号配線の抵抗を上昇させることで、データ信号を遅延させ、ホールドタイム（図１１のＴ２）を所定の範囲内に収めることができる。 FIG. 11 is a diagram illustrating a relationship between a clock and a data signal in the flip-flop 512 at the final stage. In FIG. 11, the hold time before delaying the data signal is T1, and T1 does not satisfy the delay constraint. However, by increasing the resistance of the data signal wiring using the unconnected via, the data signal can be delayed and the hold time (T2 in FIG. 11) can be kept within a predetermined range.

遅延調整の第２の方法は、フリップフロップ５１１に入力するクロックを遅延させる方法である。この場合にも、ステップＳ０４で計算したタイミングマージンに基づき、クロック配線層に形成した未接続ビアのうち、いずれの未接続ビア間を配線するか決定する。その後、クロック配線層における未接続ビア間の配線を削除し、他の配線層で配線する。このように、信号配線（クロック配線）Ｌ８に形成されている未接続ビアを使用し、フリップフロップ５１１から出力されるデータ信号を遅延させ、遅延制約を満たすことも可能である。 The second method of delay adjustment is a method of delaying the clock input to the flip-flop 511. Also in this case, based on the timing margin calculated in step S04, it is determined which of the unconnected vias formed in the clock wiring layer is to be wired. Thereafter, wiring between unconnected vias in the clock wiring layer is deleted, and wiring is performed in another wiring layer. In this way, it is possible to satisfy the delay constraint by using the unconnected via formed in the signal wiring (clock wiring) L8 to delay the data signal output from the flip-flop 511.

次に、最終段のフリップフロップ５１２におけるセットアップタイムに関する遅延制約を満たさない場合について説明する。この場合には、フリップフロップ５１２に入力するクロックを遅延させる方法により、セットアップタイムに関する遅延制約を満たすようにする。具体的には、図５の信号配線（クロック配線）Ｌ９に形成された未接続ビアを使用し、遅延調整を行なう。 Next, a case where the delay constraint regarding the setup time in the flip-flop 512 at the final stage is not satisfied will be described. In this case, the delay constraint regarding the setup time is satisfied by a method of delaying the clock input to the flip-flop 512. Specifically, delay adjustment is performed using unconnected vias formed in the signal wiring (clock wiring) L9 of FIG.

図１２は、最終段のフリップフロップ５１２におけるクロックとデータ信号の関係を示す図である。図１２において、クロックを遅延させる前のセットアップタイムはＴ３であり、このＴ３は遅延制約を満たしていない。しかし、未接続ビアを使用してクロック配線の抵抗を上昇させることで、クロックを遅延させることができ、セットアップタイム（図１２のＴ４）を所定の範囲内に収めることができる。 FIG. 12 is a diagram illustrating a relationship between a clock and a data signal in the flip-flop 512 at the final stage. In FIG. 12, the setup time before delaying the clock is T3, and this T3 does not satisfy the delay constraint. However, by using the unconnected via to increase the resistance of the clock wiring, the clock can be delayed and the setup time (T4 in FIG. 12) can be kept within a predetermined range.

ステップＳ０５の処理が終了すると、半導体集積回路のレイアウト設計装置１のレイアウト設計が終了する。 When the process of step S05 is finished, the layout design of the layout design apparatus 1 for the semiconductor integrated circuit is finished.

以上のように、配線部２０において、信号配線を行なう際に未接続ビアを予め形成しておき、遅延調整部３０において、半導体集積回路の遅延制約に基づいて未接続ビア間の配線を削除・配線することにより遅延調整を行なう。その結果、全ての信号配線の終了後、必要な遅延調整を容易に行なうことができる。また、配線層の空きスペース全てに未接続ビアを形成し、その後、未接続ビアを遅延調整に使用するため他の信号と短絡してしまうことがない。さらに、遅延調整は全ての配線処理が終了した後に行なうので、遅延調整のために既に行なった配線を変更する必要もない。 As described above, in the wiring unit 20, unconnected vias are formed in advance when signal wiring is performed, and in the delay adjusting unit 30, the wiring between the unconnected vias is deleted based on the delay constraint of the semiconductor integrated circuit. Delay adjustment is performed by wiring. As a result, necessary delay adjustment can be easily performed after completion of all signal wirings. Further, since unconnected vias are formed in all the empty spaces in the wiring layer, and then the unconnected vias are used for delay adjustment, they are not short-circuited with other signals. Furthermore, since the delay adjustment is performed after all the wiring processes are completed, it is not necessary to change the wiring already performed for the delay adjustment.

また、特許文献１に開示された技術では、信号線が隣接すると遅延の調整が行なえなかったが、本実施形態に係る半導体集積回路のレイアウト設計装置では、空きスペースに形成された未接続ビアを使用するため、遅延調整の可否が配線パターンに影響されることはない。 In the technique disclosed in Patent Document 1, the delay cannot be adjusted when the signal lines are adjacent to each other. However, in the layout design apparatus for the semiconductor integrated circuit according to the present embodiment, unconnected vias formed in the empty space are not provided. Therefore, whether or not delay adjustment is possible is not affected by the wiring pattern.

さらに、特許文献２に開示された技術では、セル間を接続する信号が配線されている配線層とは異なる配線層に、別途、遅延調整用の配線を設け、遅延調整を行なおうとする信号線を、遅延調整用配線を介して生成することで遅延調整を実現している。即ち、セル間を接続する信号が配線されている配線層と遅延調整用配線が配線されている配線層を結ぶコンタクトの位置を移動することにより、遅延調整用配線の抵抗値を変動させ、遅延調整を行なっている。即ち、本来使用する配線とは別に遅延調整用配線を用意する必要がある。さらに、遅延調整用配線は、高抵抗であることが必要である。高抵抗でなければ、コンタクトの位置を移動したとしても必要な遅延量を確保できない場合が想定されるためである。このように、特許文献２に開示された技術には２つの問題点がある。第１に、遅延調整用配線が本来の信号配線とは別に必要であること。第２に、遅延調整用配線は高抵抗であること。これらの問題点によって、特許文献２に開示された技術（設計方法）で製造した半導体集積回路のコストは上昇してしまう。 Furthermore, in the technique disclosed in Patent Document 2, a signal for delay adjustment is provided by separately providing a wiring for delay adjustment in a wiring layer different from a wiring layer in which signals for connecting cells are wired. Delay adjustment is realized by generating a line via a delay adjustment wiring. In other words, the resistance value of the delay adjustment wiring is varied by moving the position of the contact connecting the wiring layer where the signal connecting the cells is wired and the wiring layer where the delay adjustment wiring is wired, and the delay Adjustments are being made. That is, it is necessary to prepare a delay adjustment wiring separately from the wiring originally used. Furthermore, the delay adjustment wiring needs to have a high resistance. This is because, if the resistance is not high, a case where a necessary delay amount cannot be secured even if the position of the contact is moved is assumed. As described above, the technique disclosed in Patent Document 2 has two problems. First, delay adjustment wiring is required separately from the original signal wiring. Second, the delay adjustment wiring has a high resistance. Due to these problems, the cost of the semiconductor integrated circuit manufactured by the technique (design method) disclosed in Patent Document 2 increases.

一方、本実施形態に係る半導体集積回路のレイアウト設計装置では、遅延調整を未接続ビア間の配線を削除・配線することで実現するため、本実施形態に係る半導体集積回路のレイアウト設計装置で製造した半導体集積回路のコストが大幅に上昇することはない。 On the other hand, in the semiconductor integrated circuit layout design apparatus according to the present embodiment, the delay adjustment is realized by deleting / wiring the wiring between unconnected vias. The cost of the semiconductor integrated circuit does not increase significantly.

［第２の実施形態］
次に、本発明の第２の実施形態について、図面を用いてより詳細に説明する。第１の実施形態においては、配線部２０で形成する未接続ビアであって、遅延調整に使用しなかったものに対しては特段の処置はしていない。本実施形態では、レイアウト設計後、使用しなかった未接続ビアは削除可能であることを説明する。なお、本実施形態に係る半導体集積回路のレイアウト設計装置１ａの内部構成は変わることがないので、図３に相当する説明は省略する。 [Second Embodiment]
Next, a second embodiment of the present invention will be described in more detail with reference to the drawings. In the first embodiment, no special measures are taken for unconnected vias formed by the wiring section 20 that are not used for delay adjustment. In the present embodiment, it will be described that unconnected vias that are not used after layout design can be deleted. Since the internal configuration of the semiconductor integrated circuit layout design apparatus 1a according to the present embodiment does not change, the description corresponding to FIG. 3 is omitted.

図１３は、半導体集積回路のレイアウト設計装置１ａにおけるレイアウト設計時の動作を示すフローチャートである。図１３のステップＳ１１〜Ｓ１５の処理については、図６のステップＳ０１〜Ｓ０５と同様であるので、その説明を省略する。図１３のフローチャートと図６のフローチャートとの相違点は、ステップＳ１６において、未接続ビアの削除を行なっている点である。 FIG. 13 is a flowchart showing an operation during layout design in the layout design apparatus 1a for a semiconductor integrated circuit. The processes in steps S11 to S15 in FIG. 13 are the same as steps S01 to S05 in FIG. The difference between the flowchart of FIG. 13 and the flowchart of FIG. 6 is that unconnected vias are deleted in step S16.

ステップＳ１６では、遅延調整部３０ａにおいて、未接続ビアのうち遅延調整に使用しなかった未接続ビアを削除する。但し、使用していない未接続ビアの全てを削除できる訳ではなく、遅延時間のバランスを崩さない範囲で未接続ビアを削除する。例えば、図５の例でいえば、信号配線Ｌ８及びＬ９に１０個の未接続ビアを形成したとする。そして、信号配線Ｌ８の未接続ビアのうち、２個の未接続ビアを選択し、遅延調整を行なった場合には、遅延調整に使用しなかった８個の未接続ビアを削除する。同時に、信号配線Ｌ９の未接続ビアのうち、２個を残し、８個の未接続ビアを削除する。その結果、信号配線Ｌ８及びＬ９において同数の未接続ビアが残るため、遅延時間のバランスが崩れることはなく、信号配線Ｌ８の信号（クロック）をビアの抵抗を用いて遅延させることができる。 In step S16, the delay adjusting unit 30a deletes unconnected vias that have not been used for delay adjustment among the unconnected vias. However, not all unused unconnected vias can be deleted, and unconnected vias are deleted as long as the balance of delay time is not lost. For example, in the example of FIG. 5, it is assumed that ten unconnected vias are formed in the signal wirings L8 and L9. When two unconnected vias are selected from the unconnected vias of the signal wiring L8 and delay adjustment is performed, the eight unconnected vias that are not used for delay adjustment are deleted. At the same time, two unconnected vias of the signal line L9 are left, and the eight unconnected vias are deleted. As a result, since the same number of unconnected vias remain in the signal lines L8 and L9, the balance of delay time is not lost, and the signal (clock) of the signal line L8 can be delayed using the via resistance.

このように、遅延調整に使用しなかった未接続ビアをＣＴＳの等遅延を維持する範囲で削除することによって、半導体集積回路のレイアウト設計装置１ａで設計した半導体集積回路のコスト上昇を抑えることができる。 In this way, by eliminating unconnected vias that have not been used for delay adjustment within a range in which CTS equal delay is maintained, an increase in the cost of the semiconductor integrated circuit designed by the semiconductor integrated circuit layout design apparatus 1a can be suppressed. it can.

なお、上記の特許文献等の各開示を、本書に引用をもって繰り込むものとする。本発明の全開示（請求の範囲を含む）の枠内において、さらにその基本的技術思想に基づいて、実施形態の変更・調整が可能である。また、本発明の請求の範囲の枠内において種々の開示要素の多様な組み合わせないし選択が可能である。すなわち、本発明は、請求の範囲を含む全開示、技術的思想にしたがって当業者であればなし得るであろう各種変形、修正を含むことは勿論である。例えば、上述の配線部２０や遅延調整部３０の各処理は、コンピュータに半導体集積回路のレイアウト設計プログラムを実行させることで実現されるようにしても良い。若しくは、ネットワーク上のサーバ上でプログラムを実行し、各クライアントからプログラムを呼び出す構成であっても良い。 It should be noted that the disclosures of the above patent documents and the like are incorporated herein by reference. Within the scope of the entire disclosure (including claims) of the present invention, the embodiment can be changed and adjusted based on the basic technical concept. Various combinations and selections of various disclosed elements are possible within the scope of the claims of the present invention. That is, the present invention of course includes various variations and modifications that could be made by those skilled in the art according to the entire disclosure including the claims and the technical idea. For example, the processes of the wiring unit 20 and the delay adjustment unit 30 described above may be realized by causing a computer to execute a layout design program for a semiconductor integrated circuit. Alternatively, the program may be executed on a server on the network, and the program may be called from each client.

１、１ａ半導体集積回路のレイアウト設計装置
１０表示部
２０配線部
３０、３０ａ遅延調整部
４０制御部
５０半導体集積回路
５１〜５４機能ブロック
５１１、５１２フリップフロップ
５１３組み合わせ回路
５１４、５１５バッファ
ＣＢ１〜ＣＢ８クロックバッファ
Ｌ１〜Ｌ１１信号配線
Ｖ１〜Ｖ４未接続ビア DESCRIPTION OF SYMBOLS 1, 1a Semiconductor integrated circuit layout design apparatus 10 Display part 20 Wiring part 30, 30a Delay adjustment part 40 Control part 50 Semiconductor integrated circuit 51-54 Function block 511, 512 Flip-flop 513 Combination circuit 514, 515 Buffer CB1-CB8 Clock Buffers L1 to L11 Signal wiring V1 to V4 Unconnected via

Claims

第１の配線層と第２の配線層とを接続するビアであって、前記第１の配線層の第１の信号配線に接続され、かつ、前記第２の配線層には接続先となる配線が設けられていない第１の未接続ビアを複数設けることを含む第１の配線データの生成を行う配線部と、
前記複数の第１の未接続ビアのうち、第１のビアと第２のビアとの間の前記第１の信号配線を削除すると共に、前記第１のビアと前記第２のビアとの間を接続する前記第２の配線層の配線を新たに設けることにより、前記第１の配線データに変更を加え、第１の遅延調整を行なう遅延調整部と、
を備えることを特徴とする半導体集積回路のレイアウト設計装置。 A via that connects the first wiring layer and the second wiring layer, is connected to the first signal wiring of the first wiring layer, and is a connection destination to the second wiring layer A wiring unit for generating first wiring data including providing a plurality of first unconnected vias without wiring; and
Among the plurality of first unconnected vias, the first signal wiring between the first via and the second via is deleted, and between the first via and the second via. A delay adjustment unit that performs a first delay adjustment by changing the first wiring data by newly providing a wiring of the second wiring layer that connects
A layout design apparatus for a semiconductor integrated circuit, comprising:

さらに、前記配線部は、第３の配線層と第４の配線層とを接続するビアであって、前記第３の配線層の第２の信号配線に接続され、かつ、前記第４の配線層には接続先となる配線が設けられていない第２の未接続ビアを複数設けることを含む第２の配線データの生成を行い、
前記遅延調整部は、前記複数の第２の未接続ビアのうち、第３のビアと第４のビアとの間の前記第２の信号配線を削除すると共に、前記第３のビアと前記第４のビアとの間を接続する前記第４の配線層の配線を新たに設けることにより、前記第２の配線データに変更を加えることで、第２の遅延調整が可能であり、前記第１の遅延調整又は前記第２の遅延調整のいずれか、又は、その組合せにより、遅延調整を行なう請求項１の半導体集積回路のレイアウト設計装置。 Further, the wiring section is a via connecting the third wiring layer and the fourth wiring layer, connected to the second signal wiring of the third wiring layer, and the fourth wiring Generating second wiring data including providing a plurality of second unconnected vias that are not provided with wiring to be connected to the layer;
The delay adjustment unit deletes the second signal wiring between the third via and the fourth via among the plurality of second unconnected vias, and the third via and the second via By providing a wiring of the fourth wiring layer that connects between the four vias and changing the second wiring data, the second delay adjustment can be performed. 2. The layout design apparatus for a semiconductor integrated circuit according to claim 1, wherein the delay adjustment is performed by any one of the delay adjustment, the second delay adjustment, or a combination thereof.

レイアウト設計の対象となる半導体集積回路が、データ信号とクロックを受け付ける同期回路を備える場合には、
前記遅延調整部は、前記同期回路の遅延制約に基づき、前記データ信号又は前記クロックのいずれかを遅延させる請求項１又は２の半導体集積回路のレイアウト設計装置。 When the semiconductor integrated circuit that is the target of layout design includes a synchronization circuit that accepts a data signal and a clock,
3. The layout design apparatus for a semiconductor integrated circuit according to claim 1, wherein the delay adjustment unit delays either the data signal or the clock based on a delay constraint of the synchronization circuit.

前記同期回路は、前記クロックにより動作し、前記データ信号を受け付ける第１のフリップフロップと、前記クロックにより動作し、前記第１のフリップフロップの出力信号を受け付ける第２のフリップフロップと、を備え、
前記遅延調整部は、前記第２のフリップフロップにおけるホールドタイムに関する遅延制約を満たさない場合に、前記第１のフリップフロップの出力信号又は前記第１のフリップフロップを動作させる前記クロックを、前記第１の遅延調整又は前記第２の遅延調整により遅延させる請求項３の半導体集積回路のレイアウト設計装置。 The synchronization circuit includes a first flip-flop that operates according to the clock and receives the data signal, and a second flip-flop that operates according to the clock and receives an output signal of the first flip-flop,
The delay adjusting unit outputs the output signal of the first flip-flop or the clock for operating the first flip-flop when the delay constraint regarding the hold time in the second flip-flop is not satisfied. 4. The layout design apparatus for a semiconductor integrated circuit according to claim 3, wherein the delay is adjusted by delay adjustment of the second delay adjustment or by the second delay adjustment.

さらに、前記遅延調整部は、前記第２のフリップフロップにおけるセットアップタイムに関する遅延制約を満たさない場合に、前記第２のフリップフロップを動作させる前記クロックを、前記第１の遅延調整又は前記第２の遅延調整により遅延させる請求項３又は４の半導体集積回路のレイアウト設計装置。 In addition, the delay adjustment unit, when the delay constraint on the setup time in the second flip-flop is not satisfied, the clock for operating the second flip-flop, the first delay adjustment or the second 5. The layout design apparatus for a semiconductor integrated circuit according to claim 3, wherein the delay is adjusted by delay adjustment.

前記第１の信号配線は、前記同期回路におけるクロック配線であり、前記配線部は、前記同期回路のクロックツリーシンセシス（ＣＴＳ）と、前記複数の第１の未接続ビアの形成と、を平行して行なう請求項３乃至５いずれか一に記載の半導体集積回路のレイアウト設計装置。 The first signal wiring is a clock wiring in the synchronous circuit, and the wiring unit parallels the clock tree synthesis (CTS) of the synchronous circuit and the formation of the plurality of first unconnected vias. The layout design apparatus for a semiconductor integrated circuit according to claim 3, wherein the layout design apparatus is performed.

前記第２の信号配線は、前記同期回路におけるデータ配線である請求項３乃至６いずれか一に記載の半導体集積回路のレイアウト設計装置。 The layout design apparatus for a semiconductor integrated circuit according to claim 3, wherein the second signal wiring is a data wiring in the synchronous circuit.

前記遅延調整部は、前記第１の遅延調整で使用しなかった前記第１の未接続ビアを、前記クロックツリーシンセシス（ＣＴＳ）の等遅延を維持する範囲で消去する請求項６又は７の半導体集積回路のレイアウト設計装置。 8. The semiconductor according to claim 6, wherein the delay adjustment unit erases the first unconnected via that is not used in the first delay adjustment within a range in which an equal delay of the clock tree synthesis (CTS) is maintained. Integrated circuit layout design device.

第１の配線層と第２の配線層とを接続するビアであって、前記第１の配線層の第１の信号配線に接続され、かつ、前記第２の配線層には接続先となる配線が設けられていない第１の未接続ビアを複数設けることを含む第１の配線データの生成を行う第１の配線工程と、
前記複数の第１の未接続ビアのうち、第１のビアと第２のビアとの間の前記第１の信号配線を削除すると共に、前記第１のビアと前記第２のビアとの間を接続する前記第２の配線層の配線を新たに設けることにより、前記第１の配線データに変更を加える第１の遅延調整を行なう遅延調整工程と、
を含むことを特徴とする半導体集積回路のレイアウト設計方法。 A via that connects the first wiring layer and the second wiring layer, is connected to the first signal wiring of the first wiring layer, and is a connection destination to the second wiring layer A first wiring process for generating first wiring data including providing a plurality of first unconnected vias without wiring;
Among the plurality of first unconnected vias, the first signal wiring between the first via and the second via is deleted, and between the first via and the second via. A delay adjustment step for performing a first delay adjustment for changing the first wiring data by newly providing a wiring of the second wiring layer for connecting the first wiring data;
A method of designing a layout of a semiconductor integrated circuit, comprising:

さらに、第３の配線層と第４の配線層とを接続するビアであって、前記第３の配線層の第２の信号配線に接続され、かつ、前記第４の配線層には接続先となる配線が設けられていない第２の未接続ビアを複数設けることを含む第２の配線データの生成を行う第２の配線工程と、
前記遅延調整工程は、前記複数の第２の未接続ビアのうち、第３のビアと第４のビアとの間の前記第２の信号配線を削除すると共に、前記第３のビアと前記第４のビアとの間を接続する前記第４の配線層の配線を新たに設けることにより、前記第２の配線データに変更を加える第２の遅延調整が可能であり、前記第１の遅延調整又は前記第２の遅延調整のいずれか、又は、その組み合わせにより、遅延調整を行なう請求項９の半導体集積回路のレイアウト設計方法。 Furthermore, the via is connected to the third wiring layer and the fourth wiring layer, is connected to the second signal wiring of the third wiring layer, and is connected to the fourth wiring layer. A second wiring step for generating second wiring data including providing a plurality of second unconnected vias that are not provided with wiring to be
The delay adjusting step deletes the second signal wiring between the third via and the fourth via among the plurality of second unconnected vias, and also removes the third via and the second via. By providing a wiring of the fourth wiring layer that connects between the four vias, a second delay adjustment that changes the second wiring data is possible. The first delay adjustment 10. The layout design method for a semiconductor integrated circuit according to claim 9, wherein the delay adjustment is performed by any one or a combination of the second delay adjustments.

レイアウト設計の対象となる半導体集積回路が、データ信号とクロックを受け付ける同期回路を備える場合には、
前記第１の配線工程は、クロックツリーシンセシス（ＣＴＳ）と、前記第１の未接続ビアの形成を平行して行なうことで前記第１の信号配線を前記クロックの配線として生成し、
前記第２の配線工程は、前記第２の信号配線を前記データ信号の配線として生成する請求項１０の半導体集積回路のレイアウト設計方法。 When the semiconductor integrated circuit that is the target of layout design includes a synchronization circuit that accepts a data signal and a clock,
The first wiring step generates the first signal wiring as the clock wiring by performing clock tree synthesis (CTS) and the formation of the first unconnected via in parallel.
11. The layout design method for a semiconductor integrated circuit according to claim 10, wherein in the second wiring step, the second signal wiring is generated as the data signal wiring.

第１の配線層と第２の配線層とを接続するビアであって、前記第１の配線層の第１の信号配線に接続され、かつ、前記第２の配線層には接続先となる配線が設けられていない第１の未接続ビアを複数設けることを含む第１の配線データの生成を行う第１の配線処理と、
前記複数の第１の未接続ビアのうち、第１のビアと第２のビアとの間の前記第１の信号配線を削除すると共に、前記第１のビアと前記第２のビアとの間を接続する前記第２の配線層の配線を新たに設けることにより、前記第１の配線データに変更を加える第１の遅延調整を行なう遅延調整処理と、
をコンピュータに実行させ、前記コンピュータを半導体集積回路のレイアウト設計装置として機能させるプログラム。 A via that connects the first wiring layer and the second wiring layer, is connected to the first signal wiring of the first wiring layer, and is a connection destination to the second wiring layer A first wiring process for generating first wiring data including providing a plurality of first unconnected vias without wiring;
Among the plurality of first unconnected vias, the first signal wiring between the first via and the second via is deleted, and between the first via and the second via. A delay adjustment process for performing a first delay adjustment for changing the first wiring data by newly providing a wiring of the second wiring layer for connecting the first wiring data;
Is a program for causing a computer to function as a layout design device for a semiconductor integrated circuit.

さらに、第３の配線層と第４の配線層とを接続するビアであって、前記第３の配線層の第２の信号配線に接続され、かつ、前記第４の配線層には接続先となる配線が設けられていない第２の未接続ビアを複数設けることを含む第２の配線データの生成を行う第２の配線処理と、
前記遅延調整処理は、前記複数の第２の未接続ビアのうち、第３のビアと第４のビアとの間の前記第２の信号配線を削除すると共に、前記第３のビアと前記第４のビアとの間を接続する前記第４の配線層の配線を新たに設けることにより、前記第２の配線データに変更を加える第２の遅延調整が可能であり、前記第１の遅延調整又は前記第２の遅延調整のいずれか、又は、その組み合わせにより、遅延調整を行なう請求項１２のプログラム。 Furthermore, the via is connected to the third wiring layer and the fourth wiring layer, is connected to the second signal wiring of the third wiring layer, and is connected to the fourth wiring layer. A second wiring process for generating second wiring data including providing a plurality of second unconnected vias not provided with a wiring to be
The delay adjustment processing deletes the second signal wiring between the third via and the fourth via among the plurality of second unconnected vias, and the third via and the second via By providing a wiring of the fourth wiring layer that connects between the four vias, a second delay adjustment that changes the second wiring data is possible. The first delay adjustment The program according to claim 12, wherein the delay adjustment is performed by any one or a combination of the second delay adjustments.

レイアウト設計の対象となる半導体集積回路が、データ信号とクロックを受け付ける同期回路を備える場合には、
前記第１の配線処理は、クロックツリーシンセシス（ＣＴＳ）と、前記第１の未接続ビアの形成を平行して行なうことで前記第１の信号配線を前記クロックの配線として生成し、
前記第２の配線処理は、前記第２の信号配線を前記データ信号の配線として生成する請求項１３のプログラム。 When the semiconductor integrated circuit that is the target of layout design includes a synchronization circuit that accepts a data signal and a clock,
The first wiring process generates the first signal wiring as the clock wiring by performing clock tree synthesis (CTS) and the formation of the first unconnected via in parallel.
14. The program according to claim 13, wherein in the second wiring process, the second signal wiring is generated as a wiring for the data signal.