JP2012015398A - 半導体装置 - Google Patents
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- 239000004065 semiconductor Substances 0.000 title claims abstract description 198
- 229920005989 resin Polymers 0.000 claims abstract description 61
- 239000011347 resin Substances 0.000 claims abstract description 61
- 239000010410 layer Substances 0.000 claims description 30
- 239000000758 substrate Substances 0.000 claims description 19
- 239000012790 adhesive layer Substances 0.000 claims description 10
- 230000002093 peripheral effect Effects 0.000 claims description 5
- 238000000926 separation method Methods 0.000 abstract 2
- 230000007547 defect Effects 0.000 abstract 1
- 238000004088 simulation Methods 0.000 description 8
- 239000003822 epoxy resin Substances 0.000 description 5
- 229920000647 polyepoxide Polymers 0.000 description 5
- 229910000679 solder Inorganic materials 0.000 description 5
- VYPSYNLAJGMNEJ-UHFFFAOYSA-N Silicium dioxide Chemical compound O=[Si]=O VYPSYNLAJGMNEJ-UHFFFAOYSA-N 0.000 description 4
- 239000000463 material Substances 0.000 description 4
- 230000000694 effects Effects 0.000 description 3
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 description 2
- UMIVXZPTRXBADB-UHFFFAOYSA-N benzocyclobutene Chemical compound C1=CC=C2CCC2=C1 UMIVXZPTRXBADB-UHFFFAOYSA-N 0.000 description 2
- 230000000052 comparative effect Effects 0.000 description 2
- 239000012141 concentrate Substances 0.000 description 2
- 239000011521 glass Substances 0.000 description 2
- 238000010030 laminating Methods 0.000 description 2
- 229920001721 polyimide Polymers 0.000 description 2
- 239000009719 polyimide resin Substances 0.000 description 2
- 238000007789 sealing Methods 0.000 description 2
- 229910052710 silicon Inorganic materials 0.000 description 2
- 239000010703 silicon Substances 0.000 description 2
- 239000000377 silicon dioxide Substances 0.000 description 2
- 229920002050 silicone resin Polymers 0.000 description 2
- JYEUMXHLPRZUAT-UHFFFAOYSA-N 1,2,3-triazine Chemical compound C1=CN=NN=C1 JYEUMXHLPRZUAT-UHFFFAOYSA-N 0.000 description 1
- XQUPVDVFXZDTLT-UHFFFAOYSA-N 1-[4-[[4-(2,5-dioxopyrrol-1-yl)phenyl]methyl]phenyl]pyrrole-2,5-dione Chemical compound O=C1C=CC(=O)N1C(C=C1)=CC=C1CC1=CC=C(N2C(C=CC2=O)=O)C=C1 XQUPVDVFXZDTLT-UHFFFAOYSA-N 0.000 description 1
- 239000004925 Acrylic resin Substances 0.000 description 1
- 229920000178 Acrylic resin Polymers 0.000 description 1
- 229910002601 GaN Inorganic materials 0.000 description 1
- 229910001218 Gallium arsenide Inorganic materials 0.000 description 1
- 229910052581 Si3N4 Inorganic materials 0.000 description 1
- 229910020888 Sn-Cu Inorganic materials 0.000 description 1
- 229910019204 Sn—Cu Inorganic materials 0.000 description 1
- 229910045601 alloy Inorganic materials 0.000 description 1
- 239000000956 alloy Substances 0.000 description 1
- 230000005540 biological transmission Effects 0.000 description 1
- 230000015572 biosynthetic process Effects 0.000 description 1
- 239000000919 ceramic Substances 0.000 description 1
- 238000010586 diagram Methods 0.000 description 1
- 238000005516 engineering process Methods 0.000 description 1
- 239000000945 filler Substances 0.000 description 1
- 230000010365 information processing Effects 0.000 description 1
- 238000012986 modification Methods 0.000 description 1
- 230000004048 modification Effects 0.000 description 1
- 229920003192 poly(bis maleimide) Polymers 0.000 description 1
- 239000000843 powder Substances 0.000 description 1
- HQVNEWCFYHHQES-UHFFFAOYSA-N silicon nitride Chemical compound N12[Si]34N5[Si]62N3[Si]51N64 HQVNEWCFYHHQES-UHFFFAOYSA-N 0.000 description 1
- 238000001029 thermal curing Methods 0.000 description 1
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- H01L23/31—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the arrangement or shape
- H01L23/3157—Partial encapsulation or coating
- H01L23/3171—Partial encapsulation or coating the coating being directly applied to the semiconductor body, e.g. passivation layer
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- H01L25/04—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes the devices not having separate containers
- H01L25/065—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes the devices not having separate containers the devices being of a type provided for in group H01L27/00
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- H01L2224/16135—Disposition the bump connector connecting between different semiconductor or solid-state bodies, i.e. chip-to-chip
- H01L2224/16145—Disposition the bump connector connecting between different semiconductor or solid-state bodies, i.e. chip-to-chip the bodies being stacked
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- H01L2224/16—Structure, shape, material or disposition of the bump connectors after the connecting process of an individual bump connector
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- H01L2224/16135—Disposition the bump connector connecting between different semiconductor or solid-state bodies, i.e. chip-to-chip
- H01L2224/16145—Disposition the bump connector connecting between different semiconductor or solid-state bodies, i.e. chip-to-chip the bodies being stacked
- H01L2224/16146—Disposition the bump connector connecting between different semiconductor or solid-state bodies, i.e. chip-to-chip the bodies being stacked the bump connector connecting to a via connection in the semiconductor or solid-state body
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- H01L2224/32—Structure, shape, material or disposition of the layer connectors after the connecting process of an individual layer connector
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- H01L2224/32135—Disposition the layer connector connecting between different semiconductor or solid-state bodies, i.e. chip-to-chip
- H01L2224/32145—Disposition the layer connector connecting between different semiconductor or solid-state bodies, i.e. chip-to-chip the bodies being stacked
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- H01L2224/32151—Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
- H01L2224/32221—Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
- H01L2224/32225—Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation
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- H01L2224/32221—Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
- H01L2224/32245—Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being metallic
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- H01L2224/45—Structure, shape, material or disposition of the wire connectors prior to the connecting process of an individual wire connector
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- H01L2224/48225—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation
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- H01L2224/73201—Location after the connecting process on the same surface
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Abstract
【課題】半導体チップ間の接続にフリップチップ接続を適用するにあたって、アンダーフィル樹脂の剥離やそれに伴う接続部の断線不良等を再現性よく抑制することを可能にした半導体装置を提供する。
【解決手段】実施形態の半導体装置1は、配線基板2とその上に搭載された第1および第2の半導体チップ4、6とを具備する。第2の半導体チップ6は第1の半導体チップ4とフリップチップ接続されており、それらの間にはフィレット形状を有するアンダーフィル樹脂9が充填されている。第2の半導体チップの厚さT2は、第1の半導体チップの厚さT1に対して、T1/(T1+T2)≦0.6の関係を満足する。
【選択図】図1
【解決手段】実施形態の半導体装置1は、配線基板2とその上に搭載された第1および第2の半導体チップ4、6とを具備する。第2の半導体チップ6は第1の半導体チップ4とフリップチップ接続されており、それらの間にはフィレット形状を有するアンダーフィル樹脂9が充填されている。第2の半導体チップの厚さT2は、第1の半導体チップの厚さT1に対して、T1/(T1+T2)≦0.6の関係を満足する。
【選択図】図1
Description
本発明の実施形態は半導体装置に関する。
半導体装置の小型化や高機能化等を実現するために、1つのパッケージ内に複数の半導体チップを積層して封止したパッケージ構造(COC(Chip on Chip)構造)が実用化されている。COCパッケージはメモリチップとロジックチップとを積層した構造等に応用されており、SIP(System in Package)型の半導体装置として実用化が進められている。積層した半導体チップ間の接続には、一般的にワイヤボンディンクが適用されてきたが、情報伝送速度の高速化や情報処理能力の向上等を図るために、フリップチップ接続の適用が検討されている。
COCパッケージのチップ間接続にフリップチップ接続を適用する場合には、例えば配線基板上に第1の半導体チップを搭載した後、第1の半導体チップの上面に設けられた電極とその上に搭載される第2の半導体チップの下面に設けられた電極とを、半田バンプを介して電気的および機械的に接続する。上下の半導体チップ間の隙間には、接続信頼性等を高めるためにアンダーフィル樹脂が充填される。COCパッケージにフリップチップ接続を適用する場合、半導体チップとアンダーフィル樹脂との熱膨張係数の違い等に基づいて、フィレット形状を有するアンダーフィル樹脂の端部に応力が集中しやすく、これによりアンダーフィル樹脂に剥離が生じやすいという難点がある。
従来の樹脂基板からなる配線基板に半導体チップをフリップチップ接続した構造においては、アンダーフィル樹脂の一方の面が樹脂基板に接着されており、アンダーフィル樹脂の熱硬化時や熱サイクル試験等で生じる応力は樹脂基板により緩和されるため、アンダーフィル樹脂の剥離は生じにくい。これに対して、チップ間接続にフリップチップ接続を適用したパッケージ構造では、アンダーフィル樹脂の両面が剛性の高い半導体チップに接着され、アンダーフィル樹脂の収縮が熱膨張係数の小さい半導体チップで制限されるため、アンダーフィル樹脂の端部に応力が集中して剥離が起こりやすい。アンダーフィル樹脂の端部から生じた剥離が進展すると、接続部の断線不良に至ってしまう。
本発明の目的は、半導体チップ間の接続にフリップチップ接続を適用するにあたって、アンダーフィル樹脂の剥離やそれに伴う接続部の断線不良等を再現性よく抑制することを可能にした半導体装置を提供することにある。
実施形態の半導体装置は、回路基材と、回路基材上に搭載された第1の半導体チップと、第1の半導体チップ上に積層され、かつ第1の半導体チップとフリップチップ接続された第2の半導体チップと、第1の半導体チップと第2の半導体チップとの間に充填され、外周部がフィレット形状を有するアンダーフィル樹脂とを具備する。第1の半導体チップの厚さをT1、第2の半導体チップの厚さをT2としたとき、第2の半導体チップの厚さT2は第1の半導体チップの厚さT1に対して、T1/(T1+T2)≦0.6の関係を満足する。
以下、実施形態の半導体装置について、図面を参照して説明する。
(第1の実施形態)
図1は第1の実施形態によるCOCパッケージ構造の半導体装置を示している。図1に示す半導体装置1は配線基板2を有している。配線基板2は半導体チップの搭載部と回路部とを有するものであればよく、絶縁基板の表面や内部に配線網を形成したものが使用される。配線基板2を構成する絶縁基板には、樹脂基板、セラミックス基板、ガラス基板等が用いられる。配線基板2としては、例えばガラス−エポキシ樹脂やBT樹脂(ビスマレイミド・トリアジン樹脂)等を使用した多層プリント配線板が使用される。
図1は第1の実施形態によるCOCパッケージ構造の半導体装置を示している。図1に示す半導体装置1は配線基板2を有している。配線基板2は半導体チップの搭載部と回路部とを有するものであればよく、絶縁基板の表面や内部に配線網を形成したものが使用される。配線基板2を構成する絶縁基板には、樹脂基板、セラミックス基板、ガラス基板等が用いられる。配線基板2としては、例えばガラス−エポキシ樹脂やBT樹脂(ビスマレイミド・トリアジン樹脂)等を使用した多層プリント配線板が使用される。
配線基板2の上面側にはチップ搭載部が設けられており、また下面側には半田ボール等の外部接続端子3が設けられている。配線基板2のチップ搭載部には、第1の半導体チップ4がダイアタッチ材等の接着剤層5を介して接着されている。第1の半導体チップ4は、その上面に設けられた電極パッド(図示せず)を有している。第1の半導体チップ4上には、第2の半導体チップ6が積層されている。第1の半導体チップ4と第2の半導体チップ6との間の接続には、フリップチップ接続が適用されている。
第1の半導体チップ4の電極パッドは、周辺部と第2の半導体チップ6の搭載領域(チップ搭載領域)とに設けられている。第1の半導体チップ4の周辺部に設けられた電極パッドの一部は、再配線層(図示せず)を介してチップ搭載領域に再配線されている。第1の半導体チップ4の周辺部に設けられた電極パッドは、Auワイヤ等のボンディングワイヤ7を介して配線基板2の配線網と電気的に接続されている。第1の半導体チップ4のチップ搭載領域に設けられた電極パッドは、第2の半導体チップ6の下面に設けられた電極パッド(図示せず)とバンプ電極8を介して電気的および機械的に接続されている。
バンプ電極8は、第1の半導体チップ4の電極パッドおよび第2の半導体チップ6の電極パッドの少なくとも一方に設けられた半田バンプにより形成される。そして、半田バンプ同士、もしくは半田バンプと電極パッドとを接続することによって、第1の半導体チップ4と第2の半導体チップ6とを電気的および機械的に接続するバンプ電極8が形成される。第1の実施形態の半導体装置1では、例えば高さ30μm、形成ピッチ60μmのSn−Cu合金からなる微細なバンプ電極8が適用されている。
第1の半導体チップ4と第2の半導体チップ6との間の隙間には、アンダーフィル樹脂9が充填されている。アンダーフィル樹脂9には、例えばエポキシ樹脂、アクリル樹脂、シリコーン樹脂、ポリイミド樹脂等が用いられ、例えばシリカ粉末等のフィラーを含むエポキシ樹脂が一般的である。アンダーフィル樹脂9の外周部はフィレット形状を有している。アンダーフィル樹脂9の一部は、第1の半導体チップ4と第2の半導体チップ6との隙間からはみ出して第2の半導体チップ6の端面(側面)を覆っている。アンダーフィル樹脂9のはみ出し部分がフィレット部9aを形成している。
第1の半導体チップ4の上面、すなわち第2の半導体チップ6との接続面となる表面には、アンダーフィル樹脂9の熱硬化時や熱サイクル試験(TCT)等により生じる応力を緩和する応力緩和層10が設けられている。応力緩和層10の弾性率が半導体チップ6の絶縁層を形成するシリカ(SiOx)や窒化珪素(SiNx)等より小さければ、応力の緩和効果を得ることができる。応力緩和層10は弾性率が30GPa以下の材料で形成することが好ましく、特にポリイミド樹脂、BCB(ベンゾシクロブテン)樹脂、シリコーン樹脂、エポキシ樹脂等の絶縁樹脂で形成することがより好ましい。
応力緩和層10を絶縁樹脂で形成した場合、その内部に第1の半導体チップ4の電極パッドの一部を再配線する再配線層(Cu配線層等)を形成することができる。このように、第1の半導体チップ4の表面に電極パッドの再配線層を形成すると共に、再配線層を応力緩和層10として機能する絶縁樹脂層で覆うことによって、第1の半導体チップ4と第2の半導体チップ6との接続位置の自由度が向上する。また、フリップチップ接続する端子数が制約されることもないため、第1の半導体チップ4と第2の半導体チップ6との接続構造の自由度を大幅に高めることが可能となる。なお、第1の半導体チップ4は再配線された電極パッドを有するものに限られるものではない。
第2の半導体チップ6上には、第3の半導体チップ11が接着剤層12を介して接着されている。第3の半導体チップ11の上面に設けられた電極パッド(図示せず)は、ボンディングワイヤ13を介して配線基板2の配線網と電気的に接続されている。第1ないし第3の半導体チップ4、6、11の組合せは特に限定されるものではないが、例えば第1および第3の半導体チップ4、11がメモリチップで、第2の半導体チップ6がプロセッサ等のロジックチップの組合せが挙げられる。
第1、第2および第3の半導体チップ4、6、11が実装された配線基板2の表面には、例えばエポキシ樹脂からなる封止樹脂層14がモールド成形されている。半導体チップ4、6、11は、ボンディングワイヤ7、13等と共に封止樹脂層14で一体的に封止されている。これらによって、COCパッケージ構造を有する半導体装置1が構成されている。なお、半導体チップ4、6、11は上述したメモリチップやロジックチップに限定されるものではなく、その一部はシリコンインターポーザ等であってもよい。
COCパッケージにおけるチップ間接続にフリップチップ接続を適用した場合には、前述したようにアンダーフィル樹脂の両面が剛性の高い半導体チップに接着されるため、アンダーフィル樹脂の収縮が熱膨張係数の小さい半導体チップで制限されることになる。このようなCOCパッケージを熱サイクル試験(TCT)に供すると、TCT時に生じる応力がアンダーフィル樹脂の端部に集中することになる。ここで、2個の半導体チップをフリップチップ接続したCOCパッケージ(2段積みパッケージ)において、温度変化によりどのような応力が発生するかを確認するために応力シミュレーションを行った。
図2はCOCパッケージ(2段積みパッケージ)の応力シミュレーション結果を模式的に示す図である。図2(a)は下段側チップ21の厚さを250μm、上段側チップの厚さ22を130μmとした場合のシミュレーション結果であり、図2(b)は下段側チップ21の厚さを150μm、上段側チップの厚さ22を130μmとした場合のシミュレーション結果である。図2はアンダーフィル樹脂23に生じる応力を濃淡で階調表示しており、濃い部分が高応力領域、薄い部分が低応力領域である。
図2(a)のCOCパッケージにおいては、アンダーフィル樹脂23のフィレット部23aの上段側チップ22の側面と接触する領域に多大な応力が生じていることが分かる。図2(a)と図2(b)との比較から明らかなように、この応力は下段側チップ21の厚さに依存し、下段側チップ21の厚さが厚いほど大きくなることが明らかとなった。そして、図2(b)から明らかなように、下段側チップ21の厚さを薄くすることで高応力領域が小さくなり、TCT時に生じる応力が緩和されることが分かる。この応力シミュレーション結果をベースとして、さらに図1に示す半導体装置(3段積みパッケージ)1の応力シミュレーションを行った。その結果を表1に示す。
表1において、T1はフリップチップ接続された半導体チップ4、6のうちの下段側チップ(第1の半導体チップ4)の厚さ、T2は上段側チップ(第2の半導体チップ6)の厚さ、T3はその上に積層された第3の半導体チップ11の厚さである。また、表1における高応力領域の長さは、応力シミュレーションにより応力値が35MPa以上となった領域の長さであり、図2に示したようにフィレット部23aの上段側チップ22の側面と接触する部分に生じる高応力領域の長さである。
表1から明らかなように、第1および第2の半導体チップ4、6の厚さの和(T1+T2)に対する第1の半導体チップ4の厚さT1の比(T1/(T1+T2))を0.6以下とすることによって、高応力領域の発生を抑制することができる。また、フリップチップ接続された第1および第2の半導体チップ4、6の上に第3の半導体チップ11を積層することによって、さらに高応力領域の発生を抑制することができる。従って、アンダーフィル樹脂9のフィレット部9aからの剥離を抑制することが可能となる。
フリップチップ接続された半導体チップ4、6の厚さの和(T1+T2)は、2つの半導体チップ4、6の反りに関係し、この値が大きい方が反りが小さくなる。また、下段側チップ(第1の半導体チップ4)の厚さT1は、その剛性(柔らかさ)を決める因子であり、アンダーフィル樹脂9の変形量、特にフィレット部9aの下部の変形量に大きく影響すると考えられる。従って、フリップチップ接続された半導体チップ4、6の厚さの和(T1+T2)に対する下段側チップ(第1の半導体チップ4)の厚さT1の比(T1/(T1+T2))を小さくすることによって、アンダーフィル樹脂9のフィレット部9aへの応力集中を緩和することができる。
具体的には、T1/(T1+T2)の値を0.6以下とすることによって、アンダーフィル樹脂9のフィレット部9aに集中する応力を緩和することができ、これによりアンダーフィル樹脂9のフィレット部9aからの剥離を抑制することが可能となる。なお、T1/(T1+T2)の値が小さくしすぎると、第1の半導体チップ4の実用的な厚さを確保することが困難となるため、T1/(T1+T2)の値は0.02以上とすることが好ましい。さらに、第3の半導体チップ11を積層することによって、フリップチップ接続された半導体チップ4、6の反りをさらに低減することができるため、アンダーフィル樹脂9のフィレット部9aへの応力集中をより一層緩和することが可能となる。
そこで、半導体チップ4、6、11の厚さを変えて作製した半導体装置1について、125℃〜−55℃の熱サイクル試験(TCT)を実施した。その結果を表2に示す。フリップチップ接続された半導体チップ4、6の厚さ比(T1/(T1+T2))を0.6以下とした実施例1、2の半導体装置は、500サイクルのTCT後においてもアンダーフィル樹脂9に剥離が生じていなかった。一方、厚さ比(T1/(T1+T2))が0.6を超える比較例1の半導体装置では、500サイクルのTCT後にアンダーフィル樹脂9のフィレット部9aと第2の半導体チップ6の側面との間に剥離が生じていることが断面観察から確認された。さらに、比較例1においては一部でバンプ電極8による接続部も破断され、電気的な不良にも至っていることが確認された。
上述したように、フリップチップ接続された半導体チップ4、6の厚さの和(T1+T2)に対する下段側チップ(第1の半導体チップ4)の厚さT1の比(T1/(T1+T2))を0.6以下とすることによって、TCT時におけるアンダーフィル樹脂9のフィレット部9aへの応力集中を緩和することができる。従って、アンダーフィル樹脂9のフィレット部9aからの剥離を抑制することが可能となる。フィレット部9aへの応力集中の緩和に対しては、下段側チップ(第1の半導体チップ4)の上面に応力緩和層10を設けることも有効である。これによって、フィレット部9aへの応力集中をより一層緩和することができ、半導体装置1の信頼性を高めることが可能となる。
さらに、フリップチップ接続された半導体チップ4、6上に第3の半導体チップ11を積層することも有効である。第3の半導体チップ11を積層することでフリップチップ接続された半導体チップ4、6の反りを低減することができるため、アンダーフィル樹脂9のフィレット部9aに加わる応力をより一層緩和することが可能となる。ここで、フリップチップ接続された半導体チップ4、6上に積層するチップは半導体チップに限られるものではなく、半導体チップと同様な剛性を有するチップ部材であればよい。例えば、シリコン、GaN、GaAs、ガラス等からなるチップ部材を適用することができる。
第3の半導体チップ11等のチップ部材を第2の半導体チップ6上に接着する接着剤層12は、第1の半導体チップ4の表面に設けた応力緩和層10と同様に、応力緩和効果を有する絶縁樹脂層で形成することが好ましい。応力緩和層を兼ねる接着剤層12は、前述したように弾性率が30GPa以下の絶縁樹脂からなることが好ましい。これによっても、アンダーフィル樹脂9のフィレット部9aに加わる応力を緩和することができる。
(第2の実施形態)
図3は第2の実施形態による半導体装置31を示している。なお、図1に示した半導体装置1と同一部分には同一符号を付し、その説明を一部省略する。図3に示す半導体装置31において、配線基板2上には第1の実施形態と同様にフリップチップ接続された第1および第2の半導体チップ4、6が搭載されている。その上にはフリップチップ接続された第3および第4の半導体チップ32、33が搭載されている。
図3は第2の実施形態による半導体装置31を示している。なお、図1に示した半導体装置1と同一部分には同一符号を付し、その説明を一部省略する。図3に示す半導体装置31において、配線基板2上には第1の実施形態と同様にフリップチップ接続された第1および第2の半導体チップ4、6が搭載されている。その上にはフリップチップ接続された第3および第4の半導体チップ32、33が搭載されている。
第2の半導体チップ6上には、第3の半導体チップ32が接着剤層34を介して接着されている。接着剤層34は前述したように応力緩和層を兼ねることが好ましい。第3の半導体チップ32上には、バンプ電極35を介して第4の半導体チップ33がフリップチップ接続されている。第3の半導体チップ32の電極パッドの一部は、ボンディングワイヤ36を介して配線基板2の配線網と電気的に接続されている。第3の半導体チップ32と第4の半導体チップ33との間の隙間には、アンダーフィル樹脂37が充填されている。
第1の半導体チップ4の厚さT1と第2の半導体チップ6の厚さT2は、第1の実施形態と同様に(T1/(T1+T2))≦0.6の関係を満足している。また、第1の半導体チップ4の上面には応力緩和層10が設けられている。さらに、第2の半導体チップ6上には、応力緩和層を兼ねる接着剤層34を介して第3の半導体チップ32が積層されている。これらによって、アンダーフィル樹脂9のフィレット部9aへの応力集中が緩和されるため、フィレット部9aからの剥離を抑制することが可能となる。なお、第3および第4の半導体チップ32、33に関しても、第1および第2の半導体チップ4、6と同様な構成(厚さや応力緩和層等)を備えることが好ましい。
(第3の実施形態)
図4は第3の実施形態による半導体装置41を示している。なお、図1に示した半導体装置1と同一部分には同一符号を付し、その説明を一部省略する。図4に示す半導体装置41において、配線基板2上には第1の実施形態と同様に第1の半導体チップ4が接着剤層5を介して搭載されている。第1の半導体チップ4上には、Si貫通ビア技術を適用して積層した積層チップ42が搭載されている。
図4は第3の実施形態による半導体装置41を示している。なお、図1に示した半導体装置1と同一部分には同一符号を付し、その説明を一部省略する。図4に示す半導体装置41において、配線基板2上には第1の実施形態と同様に第1の半導体チップ4が接着剤層5を介して搭載されている。第1の半導体チップ4上には、Si貫通ビア技術を適用して積層した積層チップ42が搭載されている。
積層チップ42は4個の半導体チップ43A、43B、43C、43Dを有している。これら半導体チップ43A〜43Dは積層されていると共に、それぞれ貫通ビア44とバンプ電極45を介して電気的に接続されている。そして、積層チップ42のうちの最下段の半導体チップ43Aは、配線基板2上に搭載された第1の半導体チップ4にバンプ電極8を介してフリップチップ接続されている。第1の半導体チップ4と積層チップ42との間の隙間には、アンダーフィル樹脂9が充填されている。
第1の半導体チップ4の厚さT1と積層チップ42のうちの最下段の半導体チップ43Aの厚さT2は、第1の実施形態と同様に(T1/(T1+T2))≦0.6の関係を満足している。また、第1の半導体チップ4の上面には応力緩和層10が設けられている。これらによって、アンダーフィル樹脂9のフィレット部9aへの応力集中が緩和されるため、フィレット部9aからの剥離を抑制することが可能となる。
(第4の実施形態)
図5は第4の実施形態による半導体装置51を示している。なお、図1に示した半導体装置1と同一部分には同一符号を付し、その説明を一部省略する。図5に示す半導体装置51において、第1の半導体チップ4はリードフレーム52のマウント部53上に接着剤層5を介して搭載されている。第1の半導体チップ4の電極パッドの一部は、ボンディングワイヤ7を介してリードフレーム52のリード部54と電気的に接続されている。
図5は第4の実施形態による半導体装置51を示している。なお、図1に示した半導体装置1と同一部分には同一符号を付し、その説明を一部省略する。図5に示す半導体装置51において、第1の半導体チップ4はリードフレーム52のマウント部53上に接着剤層5を介して搭載されている。第1の半導体チップ4の電極パッドの一部は、ボンディングワイヤ7を介してリードフレーム52のリード部54と電気的に接続されている。
図5に示す半導体装置51は、回路基材としての配線基板2に代えてリードフレーム52を適用する以外は第1の実施形態と同一構成を有している。すなわち、第1の半導体チップ4上には第2の半導体チップ6がフリップチップ接続されており、さらに第2の半導体チップ6上には第3の半導体チップ11が積層されている。その他の構成も第1の実施形態の半導体装置1と同様とされている。
上述したように、COCパッケージ構造を有する半導体装置における回路基材は、第1の実施形態等で示した配線基板2に限らず、第4の実施形態で示したリードフレーム52を適用することができる。すなわち、実施形態の半導体装置は配線基板2やリードフレーム52からなる回路基材を具備するものであって、配線基板2を使用した半導体パッケージ(BGAパッケージやLGAパッケージ等)やリードフレーム52を使用した半導体パッケージ(TSOP等)に適用することが可能である。
なお、本発明のいくつかの実施形態を説明したが、これらの実施形態は例として提示したものであり、発明の範囲を限定することは意図していない。これら新規な実施形態は、その他の様々な形態で実施し得るものであり、発明の要旨を逸脱しない範囲で、種々の省略、置き換え、変更を行うことができる。これら実施形態やその変形は、発明の範囲や要旨に含まれると共に、特許請求の範囲に記載された発明とその均等の範囲に含まれる。
1,31,41,51…半導体装置、2…配線基板、4…第1の半導体チップ、6…第2の半導体チップ、8…バンプ電極、9…アンダーフィル樹脂、9a…フィレット部、10…応力緩和層、11…第3の半導体チップ、21…フリップチップ接続された下段側チップ、22…フリップチップ接続された上段側チップ、23…アンダーフィル樹脂、23a…フィレット部、32…第3の半導体チップ、33…第4の半導体チップ、35…バンプ電極、37…アンダーフィル樹脂、42…積層チップ、52…リードフレーム。
Claims (5)
- 回路基材と、
前記回路基材上に搭載された第1の半導体チップと、
前記第1の半導体チップ上に積層され、かつ前記第1の半導体チップとフリップチップ接続された第2の半導体チップと、
前記第1の半導体チップと前記第2の半導体チップとの間に充填され、外周部がフィレット形状を有するアンダーフィル樹脂とを具備し、
前記第1の半導体チップの厚さをT1、前記第2の半導体チップの厚さをT2としたとき、前記第2の半導体チップの厚さT2は前記第1の半導体チップの厚さT1に対して、T1/(T1+T2)≦0.6の関係を満足することを特徴とする半導体装置。 - 請求項1記載の半導体装置において、
前記第1の半導体チップは、前記第2の半導体チップが接続される表面に設けられた応力緩和層を有することを特徴とする半導体装置。 - 請求項2記載の半導体装置において、
前記応力緩和層は絶縁樹脂層からなり、かつ前記第1の半導体チップは前記応力緩和層内に設けられた配線層を有することを特徴とする半導体装置。 - 請求項1ないし請求項3のいずれか1項記載の半導体装置において、
さらに、前記第2の半導体チップ上に積層されたチップ部材を具備することを特徴とする半導体装置。 - 請求項4の記載の半導体装置において、
前記第2の半導体チップと前記チップ部材とは、応力緩和層を兼ねる絶縁樹脂からなる接着剤層を介して接着されていることを特徴とする半導体装置。
Priority Applications (3)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2010151940A JP2012015398A (ja) | 2010-07-02 | 2010-07-02 | 半導体装置 |
TW100121097A TW201214635A (en) | 2010-07-02 | 2011-06-16 | Semiconductor device and method for manufacturing the same |
US13/175,247 US20120001324A1 (en) | 2010-07-02 | 2011-07-01 | Semiconductor device and method for manufacturing the same |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2010151940A JP2012015398A (ja) | 2010-07-02 | 2010-07-02 | 半導体装置 |
Publications (1)
Publication Number | Publication Date |
---|---|
JP2012015398A true JP2012015398A (ja) | 2012-01-19 |
Family
ID=45399092
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP2010151940A Withdrawn JP2012015398A (ja) | 2010-07-02 | 2010-07-02 | 半導体装置 |
Country Status (3)
Country | Link |
---|---|
US (1) | US20120001324A1 (ja) |
JP (1) | JP2012015398A (ja) |
TW (1) | TW201214635A (ja) |
Cited By (2)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US8710653B2 (en) | 2011-03-11 | 2014-04-29 | Kabushiki Kaisha Toshiba | Chip on chip semiconductor device including an underfill layer having a resin containing an amine-based curing agent |
US10497688B2 (en) | 2017-09-19 | 2019-12-03 | Toshiba Memory Corporation | Semiconductor device having stacked logic and memory chips |
Families Citing this family (3)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP2019220621A (ja) * | 2018-06-21 | 2019-12-26 | キオクシア株式会社 | 半導体装置及びその製造方法 |
JP2021150311A (ja) | 2020-03-16 | 2021-09-27 | キオクシア株式会社 | 半導体装置 |
CN112581868B (zh) * | 2020-12-09 | 2021-11-02 | 惠州市华星光电技术有限公司 | 柔性显示面板及其制备方法 |
Family Cites Families (4)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
TW448524B (en) * | 1997-01-17 | 2001-08-01 | Seiko Epson Corp | Electronic component, semiconductor device, manufacturing method therefor, circuit board and electronic equipment |
US7863720B2 (en) * | 2004-05-24 | 2011-01-04 | Honeywell International Inc. | Method and system for stacking integrated circuits |
JP2009302212A (ja) * | 2008-06-11 | 2009-12-24 | Fujitsu Microelectronics Ltd | 半導体装置及びその製造方法 |
US8536718B2 (en) * | 2010-06-24 | 2013-09-17 | Stats Chippac Ltd. | Integrated circuit packaging system with trenches and method of manufacture thereof |
-
2010
- 2010-07-02 JP JP2010151940A patent/JP2012015398A/ja not_active Withdrawn
-
2011
- 2011-06-16 TW TW100121097A patent/TW201214635A/zh unknown
- 2011-07-01 US US13/175,247 patent/US20120001324A1/en not_active Abandoned
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US8710653B2 (en) | 2011-03-11 | 2014-04-29 | Kabushiki Kaisha Toshiba | Chip on chip semiconductor device including an underfill layer having a resin containing an amine-based curing agent |
US10497688B2 (en) | 2017-09-19 | 2019-12-03 | Toshiba Memory Corporation | Semiconductor device having stacked logic and memory chips |
Also Published As
Publication number | Publication date |
---|---|
US20120001324A1 (en) | 2012-01-05 |
TW201214635A (en) | 2012-04-01 |
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Legal Events
Date | Code | Title | Description |
---|---|---|---|
A300 | Application deemed to be withdrawn because no request for examination was validly filed |
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