JP2011171882A - High pass filter using switched capacitor circuit, and electronic device - Google Patents

High pass filter using switched capacitor circuit, and electronic device Download PDF

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Abstract

<P>PROBLEM TO BE SOLVED: To provide an HPF or the like using an SC circuit, capable of reducing an area when raising the clock frequency of a switch configuring the SC circuit, and capable of lowering a cutoff frequency without losing design flexibility. <P>SOLUTION: The high pass filter 10 of M (M is an integer of ≥2) order using the switched capacitor circuit includes a first switched capacitor integrator 100<SB>1</SB>having a first operational amplifier OP1 provided with a first input end, a second input end and an output end and a first input capacitor C1. To the first input end, the input signal V<SB>IN</SB>of the high pass filter 10 is supplied. To the second input end, a feedback signal fed back from the output end is supplied through the first input capacitor C1. From the output end, the output signal V<SB>OUT</SB>of the high pass filter 10 is output. <P>COPYRIGHT: (C)2011,JPO&INPIT

Description

本発明は、スイッチトキャパシター回路を用いたハイパスフィルター及び電子機器等に関する。   The present invention relates to a high-pass filter using a switched capacitor circuit, an electronic device, and the like.

微少な振幅を有するアナログ信号を扱うセンサーでは、１／ｆノイズ等の各種ノイズに埋もれた信号の中から所望の周波数帯域の信号成分を抽出して処理する必要がある。このとき、低周波帯域の信号成分を通過させるローパスフィルター（Low Pass Filter：以下、ＬＰＦ）や高周波帯域の信号成分を通過させるハイパスフィルター（High Pass Filter：以下。ＨＰＦ）をスイッチトキャパシター（Switched Capacitor：以下、ＳＣ）回路で構成することで、キャパシターの容量比により高精度なフィルターを実現できることが知られている。   In a sensor that handles an analog signal having a minute amplitude, it is necessary to extract and process a signal component in a desired frequency band from signals buried in various noises such as 1 / f noise. At this time, a low pass filter (hereinafter referred to as “LPF”) that passes a signal component in a low frequency band or a high pass filter (hereinafter referred to as “HPF”) that passes a signal component in a high frequency band is switched to a switched capacitor (Switched Capacitor: Hereinafter, it is known that a high-accuracy filter can be realized by the capacitance ratio of a capacitor by configuring with an SC) circuit.

このようなＳＣ回路で構成されるフィルターであるスイッチトキャパシターフィルター（Switched Capacitor Filter：ＳＣＦ）回路について、例えば特許文献１、特許文献２に開示されている。特許文献１には、入力キャパシターを付加することで帰還キャパシターへの転送電荷量を減少させて、キャパシターの容量比及び容量比の総和を小さくできるＨＰＦが開示されている。また特許文献２には、直流レベルの変換を行うために、カップリングコンデンサーと、ＳＣ回路で実現した等価抵抗とによりＨＰＦを構成するようにした技術が開示されている。   For example, Patent Document 1 and Patent Document 2 disclose a switched capacitor filter (SCF) circuit, which is a filter composed of such an SC circuit. Patent Document 1 discloses an HPF that can reduce the amount of charge transferred to a feedback capacitor by adding an input capacitor, thereby reducing the capacitance ratio of the capacitor and the sum of the capacitance ratio. Patent Document 2 discloses a technique in which an HPF is constituted by a coupling capacitor and an equivalent resistance realized by an SC circuit in order to convert a direct current level.

特開平６−６１７９３号公報JP-A-6-61793 特開２００７−２０１３５０号公報JP 2007-201350 A

センサーの用途においては、ＬＰＦのカットオフ周波数に比べてＨＰＦのカットオフ周波数を著しく低くする必要がある。そのため、ＳＣ回路でＬＰＦを構成する場合のキャパシターの容量比に比べて、ＳＣ回路でＨＰＦを構成する場合のキャパシターの容量比を大きくする必要がある。従って、集積化する場合に、ＬＰＦに比べてＨＰＦの面積が大きくなる。   In sensor applications, the cutoff frequency of HPF needs to be significantly lower than the cutoff frequency of LPF. For this reason, it is necessary to increase the capacitance ratio of the capacitor when the HPF is configured with the SC circuit, compared to the capacitance ratio when the LPF is configured with the SC circuit. Accordingly, when integrated, the area of the HPF is larger than that of the LPF.

また、ＨＰＦの特性上、使用周波数帯域の位相が進むため、ＨＰＦのカットオフ周波数は使用周波数帯域に比べて１／１０００程度にすることが望ましい。一方、使用周波数の位相関係を維持するため、ＳＣ回路を構成するスイッチのクロック周波数は、使用周波数帯域の１０倍程度に高くすることが望ましい。即ち、ＳＣ回路を構成するスイッチのクロックの周波数とＨＰＦのカットオフ周波数との差がより一層大きくなり、この差が大きくなればなるほど、ＳＣ回路でＨＰＦを構成する場合のキャパシターの容量比が大きくなり、集積化が困難になる傾向にある。   Further, since the phase of the use frequency band advances due to the characteristics of the HPF, it is desirable that the cutoff frequency of the HPF be about 1/1000 compared to the use frequency band. On the other hand, in order to maintain the phase relationship of the used frequency, it is desirable that the clock frequency of the switches constituting the SC circuit be set to about 10 times the used frequency band. That is, the difference between the clock frequency of the switch constituting the SC circuit and the cutoff frequency of the HPF becomes even larger, and the larger this difference, the larger the capacitance ratio of the capacitor when the HPF is constituted by the SC circuit. Therefore, integration tends to be difficult.

ところが、特許文献１に開示された技術では、入力端子に直列に入力キャパシターを接続するため、該入力キャパシターの容量を非常に大きくする必要があり、面積が大きくなる。また、特許文献２に開示された技術では、等価抵抗に置き換えることでサンプリングノイズが多く発生し、精度を低下させてしまう上に、ＨＰＦのＱ値等を変更できず設計の自由度を失う。   However, in the technique disclosed in Patent Document 1, since an input capacitor is connected in series to an input terminal, it is necessary to increase the capacitance of the input capacitor, which increases the area. Further, the technique disclosed in Patent Document 2 generates a lot of sampling noise by substituting it with an equivalent resistance, which lowers the accuracy. In addition, the Q value of the HPF cannot be changed and the degree of freedom in design is lost.

本発明は、以上のような技術的課題に鑑みてなされたものである。本発明の幾つかの態様によれば、設計の自由度を失うことなく、ＳＣ回路を構成するスイッチのクロック周波数を高く、且つカットオフ周波数を低くする場合において面積をより小さくできるＳＣ回路を用いたＨＰＦ及び該ＨＰＦを含む電子機器等を提供できる。   The present invention has been made in view of the above technical problems. According to some aspects of the present invention, an SC circuit that can reduce the area when the clock frequency of a switch constituting the SC circuit is increased and the cut-off frequency is decreased without losing design freedom is used. HPF and electronic equipment including the HPF can be provided.

（１）本発明の一態様は、スイッチトキャパシター回路を用いたＭ（Ｍは２以上の整数）次のハイパスフィルターが、第１の入力端、第２の入力端及び出力端を備える第１のオペアンプと、第１の入力キャパシターとを有する第１のスイッチトキャパシター積分器を含み、前記第１の入力端に、前記ハイパスフィルターの入力信号が供給され、前記第２の入力端に、前記出力端から帰還された帰還信号が前記第１の入力キャパシターを介して供給され、供給され、前記出力端から前記ハイパスフィルターの出力信号が出力される。   (1) According to one aspect of the present invention, a high-pass filter of M (M is an integer of 2 or more) using a switched capacitor circuit includes a first input terminal, a second input terminal, and an output terminal. A first switched capacitor integrator having an operational amplifier and a first input capacitor, wherein an input signal of the high-pass filter is supplied to the first input terminal, and the output terminal is connected to the second input terminal. Is fed back through the first input capacitor, and the output signal of the high-pass filter is output from the output terminal.

本態様においては、ハイパスフィルターの入力に直列に接続されたキャパシターを介在させることなく、ハイパスフィルターの入力信号が第１のオペアンプの第１の入力端に供給される。これにより、一般的なハイパスフィルターにおいて入力と直列に接続されて設けられるキャパシターが不要となり、面積を小さくできるようになる。しかも、スイッチトキャパシター回路を構成するスイッチのクロック周波数を高く、且つカットオフ周波数を低くする場合、一般的なハイパスフィルターにおいては最も容量値が大きくなるキャパシターを不要にできる。そのため、スイッチトキャパシター回路を構成するスイッチのクロック周波数を高く、且つカットオフ周波数を低くする場合において面積をより小さくできるスイッチトキャパシター回路を用いたハイパスフィルターを提供できるようになる。   In this aspect, the input signal of the high pass filter is supplied to the first input terminal of the first operational amplifier without interposing a capacitor connected in series with the input of the high pass filter. This eliminates the need for a capacitor provided in series with the input in a general high-pass filter, thereby reducing the area. In addition, when the clock frequency of the switch constituting the switched capacitor circuit is increased and the cut-off frequency is decreased, a capacitor having the largest capacitance value can be eliminated in a general high-pass filter. Therefore, it is possible to provide a high-pass filter using a switched capacitor circuit that can reduce the area when the clock frequency of the switches constituting the switched capacitor circuit is increased and the cutoff frequency is decreased.

（２）本発明の他の態様に係るスイッチトキャパシター回路を用いたハイパスフィルターでは、前記第１の入力キャパシターは、前記帰還信号が入力される帰還信号入力ノードと前記第２の入力端との間に挿入可能に設けられ、所与の第１の期間において、前記第１の入力キャパシターを介して前記第２の入力端が前記第１の入力端と接続される。   (2) In a high-pass filter using a switched capacitor circuit according to another aspect of the present invention, the first input capacitor is between a feedback signal input node to which the feedback signal is input and the second input terminal. The second input terminal is connected to the first input terminal via the first input capacitor in a given first period.

本態様によれば、ハイパスフィルターの入力信号が第１のオペアンプの第１の入力端に供給される状態で、スイッチトキャパシター積分器の第１の入力キャパシターを介して入力信号を第１のオペアンプの第２の入力端に供給する期間を設けることで、ハイパスフィルターの入力に直列に接続されたキャパシターを不要にしている。これにより、非常に簡素な構成で、スイッチトキャパシター回路を構成するスイッチのクロック周波数を高く、且つカットオフ周波数を低くする場合において面積をより小さくできるスイッチトキャパシター回路を用いたハイパスフィルターを提供できるようになる。   According to this aspect, in a state where the input signal of the high-pass filter is supplied to the first input terminal of the first operational amplifier, the input signal is input to the first operational amplifier via the first input capacitor of the switched capacitor integrator. By providing a period for supplying to the second input terminal, a capacitor connected in series to the input of the high-pass filter is unnecessary. As a result, it is possible to provide a high-pass filter using a switched capacitor circuit that can reduce the area when the clock frequency of the switches constituting the switched capacitor circuit is high and the cut-off frequency is low, with a very simple configuration. Become.

（３）本発明の他の態様に係るスイッチトキャパシター回路を用いたハイパスフィルターでは、所与の第２の期間において、前記第１の入力キャパシターを介して前記帰還信号入力ノードが前記第２の入力端と電気的に接続される。   (3) In a high-pass filter using a switched capacitor circuit according to another aspect of the present invention, the feedback signal input node is connected to the second input via the first input capacitor in a given second period. Electrically connected to the end.

本態様によれば、ハイパスフィルターの入力信号が第１のオペアンプの第１の入力端に供給される状態で、スイッチトキャパシター積分器の第１の入力キャパシターを介して入力信号を第１のオペアンプの第２の入力端に供給する期間と、スイッチトキャパシター積分器の第１の入力キャパシターを介して第１のオペアンプの第２の入力端に帰還信号を供給する期間とを設けることで、ハイパスフィルターの入力に直列に接続されたキャパシターを不要にしている。これにより、非常に簡素な構成で、スイッチトキャパシター回路を構成するスイッチのクロック周波数を高く、且つカットオフ周波数を低くする場合において面積をより小さくできるスイッチトキャパシター回路を用いたハイパスフィルターを提供できるようになる。   According to this aspect, in a state where the input signal of the high-pass filter is supplied to the first input terminal of the first operational amplifier, the input signal is input to the first operational amplifier via the first input capacitor of the switched capacitor integrator. By providing a period for supplying the second input terminal and a period for supplying a feedback signal to the second input terminal of the first operational amplifier via the first input capacitor of the switched capacitor integrator, It eliminates the need for a capacitor connected in series with the input. As a result, it is possible to provide a high-pass filter using a switched capacitor circuit that can reduce the area when the clock frequency of the switches constituting the switched capacitor circuit is high and the cut-off frequency is low, with a very simple configuration. Become.

（４）本発明の他の態様に係るスイッチトキャパシター回路を用いたハイパスフィルターでは、前記第１のスイッチトキャパシター積分器は、前記第２の入力端と前記出力端との間に挿入される第１の帰還キャパシターと、前記帰還信号入力ノードと前記第１の入力キャパシターの一端との間に設けられる第１のスイッチと、前記第１の入力キャパシターの一端と前記第１の入力端との間に設けられる第２のスイッチと、前記第１の入力キャパシターの他端と前記第２の入力端との間に設けられる第３のスイッチと、前記第１の入力キャパシターの他端と基準電位との間に設けられる第４のスイッチとを含む。   (4) In a high pass filter using a switched capacitor circuit according to another aspect of the present invention, the first switched capacitor integrator is inserted between the second input end and the output end. A feedback capacitor, a first switch provided between the feedback signal input node and one end of the first input capacitor, and between one end of the first input capacitor and the first input end. A second switch provided; a third switch provided between the other end of the first input capacitor and the second input end; a second end of the first input capacitor; and a reference potential And a fourth switch provided therebetween.

本態様によれば、上記の効果に加えて、第１のスイッチ〜第４のスイッチを設け、各スイッチのスイッチ制御を行うことで、第１の帰還キャパシターと第１の入力キャパシターとを用いたスイッチトキャパシター動作を簡素な構成で実現できるようになる。また、本態様においては、第２のスイッチを第１の入力キャパシターの一端と第１のオペアンプの第１の入力端との間に設けることで、ハイパスフィルターの入力信号を第１の入力キャパシターを介して第１のオペアンプの第２の入力端に供給できるようにしている。これにより、設計の自由度を向上させることができるようになる。   According to this aspect, in addition to the above effects, the first switch to the fourth switch are provided, and the first feedback capacitor and the first input capacitor are used by performing switch control of each switch. Switched capacitor operation can be realized with a simple configuration. In this embodiment, the second switch is provided between one end of the first input capacitor and the first input end of the first operational amplifier, so that the input signal of the high-pass filter is supplied to the first input capacitor. Via the second input terminal of the first operational amplifier. As a result, the degree of freedom in design can be improved.

（５）本発明の他の態様に係るスイッチトキャパシター回路を用いたハイパスフィルターでは、前記第１の入力キャパシターは、前記帰還信号が入力される帰還信号入力ノードと前記第２の入力端との間に挿入可能に設けられ、所与の第１の期間において、前記第１の入力キャパシターを介して前記第２の入力端が基準電位と接続され、所与の第２の期間において、前記第１の入力キャパシターを介して前記帰還信号入力ノードが前記第２の入力端と電気的に接続される。   (5) In a high-pass filter using a switched capacitor circuit according to another aspect of the present invention, the first input capacitor is between a feedback signal input node to which the feedback signal is input and the second input terminal. The second input terminal is connected to a reference potential via the first input capacitor in a given first period, and the first input is connected in a given second period. The feedback signal input node is electrically connected to the second input terminal via the input capacitor.

本態様によれば、ハイパスフィルターの入力信号が第１のオペアンプの第１の入力端に供給される状態で、スイッチトキャパシター積分器の第１の入力キャパシターを介して基準電位を第１のオペアンプの第２の入力端に供給する期間と、スイッチトキャパシター積分器の第１の入力キャパシターを介して第１のオペアンプの第２の入力端に帰還信号を供給する期間とを設けることで、ハイパスフィルターの入力に直列に接続されたキャパシターを不要にしている。これにより、非常に簡素な構成で、スイッチトキャパシター回路を構成するスイッチのクロック周波数を高く、且つカットオフ周波数を低くする場合において面積をより小さくできるスイッチトキャパシター回路を用いたハイパスフィルターを提供できるようになる。   According to this aspect, in a state where the input signal of the high-pass filter is supplied to the first input terminal of the first operational amplifier, the reference potential is supplied to the first operational amplifier via the first input capacitor of the switched capacitor integrator. By providing a period for supplying the second input terminal and a period for supplying a feedback signal to the second input terminal of the first operational amplifier via the first input capacitor of the switched capacitor integrator, It eliminates the need for a capacitor connected in series with the input. As a result, it is possible to provide a high-pass filter using a switched capacitor circuit that can reduce the area when the clock frequency of the switches constituting the switched capacitor circuit is high and the cut-off frequency is low, with a very simple configuration. Become.

（６）本発明の他の態様に係るスイッチトキャパシター回路を用いたハイパスフィルターでは、前記第１のスイッチトキャパシター積分器は、前記第２の入力端と前記出力端との間に挿入される第１の帰還キャパシターと、前記帰還信号入力ノードと前記第１の入力キャパシターの一端との間に設けられる第１のスイッチと、前記第１の入力キャパシターの一端と基準電位との間に設けられる第２のスイッチと、前記第１の入力キャパシターの他端と前記第２の入力端との間に設けられる第３のスイッチと、前記第１の入力キャパシターの他端と前記基準電位との間に設けられる第４のスイッチとを含む。   (6) In a high-pass filter using a switched capacitor circuit according to another aspect of the present invention, the first switched capacitor integrator is inserted between the second input terminal and the output terminal. Feedback capacitor, a first switch provided between the feedback signal input node and one end of the first input capacitor, and a second switch provided between one end of the first input capacitor and a reference potential. , A third switch provided between the other end of the first input capacitor and the second input end, and provided between the other end of the first input capacitor and the reference potential. And a fourth switch.

本態様によれば、上記の効果に加えて、第１のスイッチ〜第４のスイッチを設け、各スイッチのスイッチ制御を行うことで、第１の帰還キャパシターと第１の入力キャパシターとを用いたスイッチトキャパシター動作を簡素な構成で実現できるようになる。また、本態様においては、第２のスイッチを第１の入力キャパシターの一端と基準電位との間に設けることで、ハイパスフィルターの入力信号は、第１のオペアンプの第１の入力端のみに供給できるようにしている。これにより、構成が簡素化される。   According to this aspect, in addition to the above effects, the first switch to the fourth switch are provided, and the first feedback capacitor and the first input capacitor are used by performing switch control of each switch. Switched capacitor operation can be realized with a simple configuration. In this embodiment, the second switch is provided between one end of the first input capacitor and the reference potential, so that the input signal of the high-pass filter is supplied only to the first input end of the first operational amplifier. I can do it. This simplifies the configuration.

（７）本発明の他の態様に係るスイッチトキャパシター回路を用いたハイパスフィルターは、前記出力端と前記帰還信号入力ノードとの間に挿入される第２のスイッチトキャパシター積分器を含む。   (7) A high-pass filter using a switched capacitor circuit according to another aspect of the present invention includes a second switched capacitor integrator inserted between the output terminal and the feedback signal input node.

本態様によれば、上記の効果に加えて、スイッチトキャパシター回路を構成するスイッチのクロック周波数を高く、且つカットオフ周波数を低くする場合において面積をより小さくできるスイッチトキャパシター回路を用いた２次のハイパスフィルターを提供できるようになる。   According to this aspect, in addition to the above-described effects, the secondary high-pass using the switched capacitor circuit that can reduce the area when the clock frequency of the switch constituting the switched capacitor circuit is high and the cut-off frequency is low. You will be able to provide filters.

（８）本発明の他の態様に係るスイッチトキャパシター回路を用いたハイパスフィルターでは、前記第２のスイッチトキャパシター積分器は、その出力端が前記帰還信号入力ノードに接続される第２のオペアンプと、前記第２のオペアンプの仮想接地端と前記第２のオペアンプの出力端との間に挿入される第２の帰還キャパシターと、第２の入力キャパシターと、前記第１のオペアンプの出力端と前記第２のオペアンプの仮想接地端との間に挿入される第３の入力キャパシターと、前記第２のオペアンプの仮想接地端と前記第２の入力キャパシターの一端との間に設けられる第５のスイッチと、前記第２の入力キャパシターの一端と前記基準電位との間に設けられる第６のスイッチと、前記第２の入力キャパシターの他端と前記第１のオペアンプの出力端との間に設けられる第７のスイッチと、前記第２の入力キャパシターの他端と基準電位との間に設けられる第８のスイッチとを含む。   (8) In a high-pass filter using a switched capacitor circuit according to another aspect of the present invention, the second switched capacitor integrator includes a second operational amplifier whose output terminal is connected to the feedback signal input node; A second feedback capacitor inserted between a virtual ground terminal of the second operational amplifier and an output terminal of the second operational amplifier; a second input capacitor; an output terminal of the first operational amplifier; A third input capacitor inserted between the virtual ground terminal of the second operational amplifier and a fifth switch provided between the virtual ground terminal of the second operational amplifier and one end of the second input capacitor; , A sixth switch provided between one end of the second input capacitor and the reference potential, the other end of the second input capacitor and the first op amp It includes a seventh switch provided between the output of the flop and the eighth switch provided between the other end and the reference potential of the second input capacitor.

本態様によれば、上記の効果に加えて、第５のスイッチ〜第８のスイッチを設け、各スイッチのスイッチ制御を行うことで、第１の帰還キャパシターと第１の入力キャパシターとを用いたスイッチトキャパシター動作を行う２次のハイパスフィルターを簡素な構成で実現できるようになる。   According to this aspect, in addition to the above effects, the fifth feedback switch to the eighth switch are provided, and the first feedback capacitor and the first input capacitor are used by performing switch control of each switch. A secondary high-pass filter that performs switched capacitor operation can be realized with a simple configuration.

（９）本発明の他の態様に係るスイッチトキャパシター回路を用いたハイパスフィルターでは、前記第２のスイッチ、前記第３のスイッチ、第５のスイッチ及び前記第７のスイッチの各々は、第１のクロックによってスイッチ制御され、前記第１のスイッチ、前記第４のスイッチ、前記第６のスイッチ及び前記第８のスイッチの各々は、前記第１のクロックとは逆相の第２のクロックによってスイッチ制御される。   (9) In the high-pass filter using the switched capacitor circuit according to another aspect of the present invention, each of the second switch, the third switch, the fifth switch, and the seventh switch Each of the first switch, the fourth switch, the sixth switch, and the eighth switch is switch-controlled by a second clock having a phase opposite to that of the first clock. Is done.

本態様によれば、スイッチトキャパシター回路を構成するスイッチの各々を、互いに逆相の第１のクロック及び第２のクロックのいずれかで動作させるようにしたので、簡素なクロック制御により、上記の効果が得られるスイッチトキャパシター回路を用いたハイパスフィルターを提供できるようになる。   According to this aspect, since each of the switches constituting the switched capacitor circuit is operated with either the first clock or the second clock having the opposite phases, the above-described effect can be obtained by simple clock control. It is possible to provide a high-pass filter using a switched capacitor circuit that provides

（１０）本発明の他の態様に係るスイッチトキャパシター回路を用いたハイパスフィルターは、前記第１の入力端と前記基準電位との間に設けられた第９のスイッチを含む。   (10) A high-pass filter using a switched capacitor circuit according to another aspect of the present invention includes a ninth switch provided between the first input terminal and the reference potential.

本態様によれば、第１のオペアンプの第１の入力端と基準電位との間に第９のスイッチを設けるようにしたので、ハイパスフィルターを構成するスイッチトキャパシター回路の各スイッチ及び各オペアンプを適宜制御することで、各入力キャパシター及び各帰還キャパシターに蓄積された電荷が維持されたまま、ハイパスフィルターの動作をスリープ動作させることが可能となる。そして、スリープ動作から復帰するときに、各入力キャパシター及び各帰還キャパシターに電荷の再充電を行うことなく速やかに起動させることができる。この結果、上記の効果に加えて、高速起動が可能で、且つ、消費電力の大幅な削減が可能なスイッチトキャパシター回路を用いたハイパスフィルターを提供できるようになる。   According to this aspect, since the ninth switch is provided between the first input terminal of the first operational amplifier and the reference potential, each switch and each operational amplifier of the switched capacitor circuit constituting the high-pass filter are appropriately connected. By controlling, it is possible to perform the sleep operation of the high-pass filter while maintaining the charge accumulated in each input capacitor and each feedback capacitor. When returning from the sleep operation, each input capacitor and each feedback capacitor can be quickly activated without recharging the charge. As a result, in addition to the above effects, it is possible to provide a high-pass filter using a switched capacitor circuit that can be started at high speed and can significantly reduce power consumption.

（１１）本発明の他の態様は、電子機器が、センサーと、前記センサーの出力信号に対してハイパスフィルター処理を行う上記のいずれか記載のスイッチトキャパシター回路を用いたハイパスフィルターとを含む。   (11) In another aspect of the present invention, the electronic device includes a sensor and a high-pass filter using any one of the switched capacitor circuits described above that performs high-pass filter processing on an output signal of the sensor.

本態様によれば、スイッチトキャパシター回路を構成するスイッチのクロック周波数を高く、且つカットオフ周波数を低くする場合において面積をより小さくできるスイッチトキャパシター回路を用いたハイパスフィルターを搭載する電子機器を提供できる。   According to this aspect, it is possible to provide an electronic device equipped with a high-pass filter using a switched capacitor circuit that can reduce the area when the clock frequency of the switches constituting the switched capacitor circuit is high and the cut-off frequency is low.

（１２）本発明の他の態様は、電子機器が、センサーと、上記のいずれか記載のスイッチトキャパシター回路を用いたハイパスフィルターとを含み、前記センサーを構成する回路の接地電位が、前記基準電位と同電位である。   (12) In another aspect of the present invention, the electronic device includes a sensor and a high-pass filter using any one of the switched capacitor circuits described above, and a ground potential of a circuit constituting the sensor is the reference potential And the same potential.

本態様によれば、基準電位を基準にセンサーからの出力を処理することで、複雑なアルゴリズムで補正することなく、センサーからの出力の変動をキャンセルでき、処理負荷を大幅に軽減させる電子機器を提供できるようになる。   According to this aspect, by processing the output from the sensor on the basis of the reference potential, it is possible to cancel the fluctuation of the output from the sensor without correcting with a complicated algorithm, and to reduce the processing load significantly. Can be provided.

（１３）本発明の他の態様は、電子機器が、複数のセンサーと、前記複数のセンサーの各々に対応して設けられた上記のいずれか記載のスイッチトキャパシター回路を用いた複数のハイパスフィルターとを含み、前記複数のセンサーのうち１つのセンサーを構成する回路の接地電位が、前記複数のハイパスフィルターの基準電位と同電位であり、該基準電位を基準に前記複数のセンサーからのセンサー信号に基づいて処理を行う。   (13) In another aspect of the present invention, an electronic device includes a plurality of sensors, and a plurality of high-pass filters using the switched capacitor circuit according to any one of the above-described provided to correspond to each of the plurality of sensors. A ground potential of a circuit constituting one sensor of the plurality of sensors is the same as a reference potential of the plurality of high-pass filters, and a sensor signal from the plurality of sensors is based on the reference potential. Process based on.

本態様においては、複数のセンサーを含む電子機器において、複数のセンサーの各々に対応して上記のいずれか記載のスイッチトキャパシター回路を用いた複数のハイパスフィルターを設けている。そして、複数のセンサーのうち１つのセンサーを構成する回路の接地電位が、複数のハイパスフィルターの基準電位と同電位であり、該基準電位を基準に複数のセンサーからの出力に基づいて処理させるようにしたので、センサー毎にセンサーからの出力の変動を補正する必要がない電子機器を提供できるようになる。しかも、上記のいずれか記載のスイッチトキャパシター回路を用いたハイパスフィルターを採用することで、例えば、カットオフ周波数を極端に低い周波数に設定する場合であっても、小型かつ高性能な集積回路装置を実現することができる。よって、このハイパスフィルターを搭載する電子機器を、小型で高性能化することが可能となる。   In this aspect, in an electronic device including a plurality of sensors, a plurality of high-pass filters using any one of the switched capacitor circuits described above is provided corresponding to each of the plurality of sensors. Then, the ground potential of the circuit constituting one of the plurality of sensors is the same as the reference potential of the plurality of high-pass filters, and processing is performed based on the output from the plurality of sensors based on the reference potential. Therefore, it is possible to provide an electronic device that does not need to correct fluctuations in output from the sensor for each sensor. Moreover, by adopting a high-pass filter using any one of the switched capacitor circuits described above, for example, even when the cut-off frequency is set to an extremely low frequency, a small and high-performance integrated circuit device can be obtained. Can be realized. Therefore, it is possible to reduce the size and increase the performance of an electronic device equipped with this high-pass filter.

本発明の一実施形態に係るＳＣ回路を用いたＨＰＦの構成例を示す図。The figure which shows the structural example of HPF using the SC circuit which concerns on one Embodiment of this invention. 図１の第１の構成例におけるＨＰＦの回路図の一例を示す図。The figure which shows an example of the circuit diagram of HPF in the 1st structural example of FIG. 第１のクロックと第２のクロックの説明図。Explanatory drawing of a 1st clock and a 2nd clock. 比較例における２次のＨＰＦの構成例の回路図。The circuit diagram of the structural example of the secondary HPF in a comparative example. 図４のＨＰＦのシグナルフロー図。The signal flow figure of HPF of FIG. 図６（Ａ）、図６（Ｂ）は図２のＨＰＦの構成の分割例を示す図。6A and 6B are diagrams showing an example of division of the configuration of the HPF in FIG. 図１の第２の構成例におけるＨＰＦの回路図の一例を示す図。The figure which shows an example of the circuit diagram of HPF in the 2nd structural example of FIG. 図８（Ａ）、図８（Ｂ）は図７のＨＰＦの構成の分割例を示す図。FIGS. 8A and 8B are diagrams showing an example of division of the configuration of the HPF in FIG. 第１の構成例の変形例におけるＨＰＦの回路図の一例を示す図。The figure which shows an example of the circuit diagram of HPF in the modification of a 1st structural example. 本実施形態における電子機器の構成例のブロック図。1 is a block diagram of a configuration example of an electronic device according to an embodiment. 図１０のセンサーの構成例のブロック図。The block diagram of the structural example of the sensor of FIG. 図１０の電子機器のハードウェア構成例のブロック図。FIG. 11 is a block diagram of a hardware configuration example of the electronic device in FIG. 10. 電子機器の処理例のフロー図。The flowchart of the example of a process of an electronic device.

以下、本発明の実施形態について、図面を参照して説明する。なお、以下に説明する実施形態は、特許請求の範囲に記載された本発明の内容を不当に限定するものではなく、以下の実施形態で説明される構成のすべてが、本発明の解決手段として必須であるとは限らない。   Hereinafter, embodiments of the present invention will be described with reference to the drawings. Note that the embodiments described below do not unduly limit the contents of the present invention described in the claims, and all the configurations described in the following embodiments are the means for solving the present invention. It is not always essential.

図１に、本発明の一実施形態に係るＳＣ回路を用いたＨＰＦの構成例を示す。図１は、Ｍ（Ｍは２以上の整数）次のＨＰＦの構成の概要を表す。   FIG. 1 shows a configuration example of an HPF using an SC circuit according to an embodiment of the present invention. FIG. 1 shows an outline of a configuration of an HPF of the Mth order (M is an integer of 2 or more).

ＨＰＦ１０は、第１のＳＣ積分器１００１、・・・、第（Ｍ−１）のＳＣ積分器１００Ｍ−１、第ＭのＳＣ積分器１００Ｍを含む。ＨＰＦ１０には入力信号ＶＩＮが入力され、ＨＰＦ１０は入力信号ＶＩＮに対して行ったハイパスフィルター処理後の出力信号ＶＯＵＴを出力する。第１のＳＣ積分器１００１〜第ＭのＳＣ積分器１００Ｍの各々は、スイッチ及びキャパシターにより構成されるＳＣ回路を用いた積分器である。第２のＳＣ積分器１００２（図示せず）〜第ＭのＳＣ積分器１００Ｍの各々は、第１のＳＣ積分器１００１の出力を第１のＳＣ積分器１００１の入力に帰還させる帰還経路上に設けられる。図示を省略しているが、図１において、当該ＳＣ積分器内のノードが、他のＳＣ積分器内のノードと電気的に接続される構成であってもよい。 The HPF 10 includes a first SC integrator 100 1 ,..., An (M−1) th SC integrator 100 M−1 , and an Mth SC integrator 100 M. The HPF 10 receives the input signal VIN , and the HPF 10 outputs the output signal VOUT after the high-pass filter processing performed on the input signal VIN . Each of the first SC integrator 100 1 to the M-th SC integrator 100 M is an integrator using an SC circuit constituted by a switch and a capacitor. Each of the second SC integrator 100 2 (not shown) ~ SC integrator 100 M of the M causes feedback of the first SC output of the integrator 100 1 to the first SC input of the integrator 100 1 Provided on the return path. Although illustration is omitted, in FIG. 1, a node in the SC integrator may be electrically connected to a node in another SC integrator.

第１のＳＣ積分器１００１は、第１のオペアンプＯＰ１と、第１の帰還キャパシターＣｒ１と、第１の入力キャパシター回路ＣＰ１とを含む。第１のオペアンプＯＰ１は、非反転入力端子（第１の入力端）と反転入力端子（第２の入力端）とを有し、非反転入力端子への入力信号と反転入力端子への入力信号との差分に対応した増幅信号を出力端子（出力端）から出力する。第１のオペアンプＯＰ１の非反転入力端子には、ＨＰＦ１０の入力信号ＶＩＮが入力される。第１のオペアンプＯＰ１の反転入力端子には、第１の入力キャパシター回路ＣＰ１の出力が接続される。第１のオペアンプＯＰ１の出力端子の信号が、ＨＰＦ１０の出力信号ＶＯＵＴとなる。第１の帰還キャパシターＣｒ１は、第１のオペアンプＯＰ１の出力端子と反転入力端子との間に挿入される。第１の入力キャパシター回路ＣＰ１は、１又は複数のスイッチと、第１の入力キャパシターＣ１を含む１又は複数のキャパシターとで構成される。 The first SC integrator 100 1 includes a first operational amplifier OP1, a first feedback capacitor Cr1, the first input capacitor circuit CP1. The first operational amplifier OP1 has a non-inverting input terminal (first input terminal) and an inverting input terminal (second input terminal), and an input signal to the non-inverting input terminal and an input signal to the inverting input terminal. The amplified signal corresponding to the difference between and is output from the output terminal (output terminal). The non-inverting input terminal of the first operational amplifier OP1, the input signal V IN of HPF10 is input. The output of the first input capacitor circuit CP1 is connected to the inverting input terminal of the first operational amplifier OP1. Signal at the output terminal of the first operational amplifier OP1 is the output signal V OUT of the HPF 10. The first feedback capacitor Cr1 is inserted between the output terminal and the inverting input terminal of the first operational amplifier OP1. The first input capacitor circuit CP1 includes one or more switches and one or more capacitors including the first input capacitor C1.

第２のＳＣ積分器１００２〜第ＭのＳＣ積分器１００Ｍを介して処理された第１のオペアンプＯＰ１の出力端子からの出力信号ＶＯＵＴに対応した帰還信号が、帰還信号入力ノードＮＤに入力される。第１の入力キャパシター回路ＣＰ１では、帰還信号入力ノードＮＤと第１のオペアンプＯＰ１の反転入力端子との間に、第１の入力キャパシターＣ１が挿入可能に設けられる。即ち、ＨＰＦ１０の出力信号を出力する第１のオペアンプＯＰ１が有する端子のうち非反転入力端子には、ＨＰＦ１０の入力信号が供給されると共に、第１のオペアンプＯＰ１の反転入力端子には、該第１のオペアンプＯＰ１の出力端子から帰還された帰還信号が第１の入力キャパシターＣ１を介して供給される。 A feedback signal corresponding to the output signal VOUT from the output terminal of the first operational amplifier OP1 processed through the second SC integrator 100 2 to the Mth SC integrator 100 M is supplied to the feedback signal input node ND. Entered. In the first input capacitor circuit CP1, a first input capacitor C1 can be inserted between the feedback signal input node ND and the inverting input terminal of the first operational amplifier OP1. That is, among the terminals of the first operational amplifier OP1 that outputs the output signal of the HPF 10, the input signal of the HPF 10 is supplied to the non-inverting input terminal, and the inverting input terminal of the first operational amplifier OP1 is connected to the first operational amplifier OP1. A feedback signal fed back from the output terminal of one operational amplifier OP1 is supplied via the first input capacitor C1.

このとき、第１の入力キャパシター回路ＣＰ１を構成する各スイッチは、２相のクロックによりスイッチ制御される。そして、このクロックにより規定される所与の第１の期間において、第１の入力キャパシターＣ１を介して入力信号ＶＩＮ又は基準電位であるアナログ接地電位ＡＧＮＤが第１のオペアンプＯＰ１の反転入力端子に供給され、このクロックにより規定される所与の第２の期間において、第１の入力キャパシターＣ１を介して帰還信号が第１のオペアンプＯＰ１の反転入力端子に供給される。 At this time, each switch constituting the first input capacitor circuit CP1 is switch-controlled by a two-phase clock. Then, in a given first period defined by this clock, the input signal VIN or the analog ground potential AGND as the reference potential is supplied to the inverting input terminal of the first operational amplifier OP1 through the first input capacitor C1. The feedback signal is supplied to the inverting input terminal of the first operational amplifier OP1 through the first input capacitor C1 during a given second period defined by this clock.

第２のＳＣ積分器１００２〜第ＭのＳＣ積分器１００Ｍの各々は、第１のＳＣ積分器１００１と同様に、例えばオペアンプと、該オペアンプの入力側に設けられる入力キャパシター回路と、該オペアンプの入力と出力との間に挿入される帰還キャパシターとを含んで構成される。各ＳＣ積分器の入力キャパシター回路の構成は、互いに異なってもよい。 Similarly to the first SC integrator 1001, each of the second SC integrator 100 2 to the M-th SC integrator 100 M includes, for example, an operational amplifier and an input capacitor circuit provided on the input side of the operational amplifier. A feedback capacitor is inserted between the input and output of the operational amplifier. The configuration of the input capacitor circuit of each SC integrator may be different from each other.

このように、ＨＰＦ１０の入力端子に直列に接続されたキャパシターを介在させることなく、ＨＰＦ１０の入力信号ＶＩＮが第１のオペアンプＯＰ１の非反転入力端子に供給される。これにより、後述するように最も容量が大きくなるキャパシターが不要となり、面積を小さくできるようになる。また、例えばＨＰＦ１０をスリープ動作させる場合に、スリープ動作から復帰するときに、このキャパシターに電荷を再充電する必要がなくなり、スリープ動作が可能で、且つ、高速復帰できるＨＰＦを提供できるようになる。 Thus, without interposing the connected capacitor in series with the input terminal of the HPF 10, the input signal V IN of HPF 10 is supplied to the non-inverting input terminal of the first operational amplifier OP1. This eliminates the need for a capacitor having the largest capacity, as will be described later, and makes it possible to reduce the area. Further, for example, when the HPF 10 is put into a sleep operation, it is not necessary to recharge the capacitor with charge when returning from the sleep operation, and it is possible to provide an HPF that can perform a sleep operation and can return at high speed.

以下では、Ｍが２であるものとして、具体的な構成例について説明する。   Hereinafter, a specific configuration example will be described assuming that M is 2.

〔第１の構成例〕
図２に、図１の第１の構成例におけるＨＰＦの回路図の一例を示す。図２において、図１と対応する部分には同一符号を付し、適宜説明を省略する。なお、図２では、Ｆｌｅｉｓｈｅｒ＆Ｌａｋｅｒのバイカッドフィルターで採用される各キャパシターの容量値の符号をそのまま付している。 [First configuration example]
FIG. 2 shows an example of a circuit diagram of the HPF in the first configuration example of FIG. 2, parts corresponding to those in FIG. 1 are denoted by the same reference numerals, and description thereof will be omitted as appropriate. In FIG. 2, the reference numerals of the capacitance values of the capacitors employed in the Freisher & Laker biquad filter are attached as they are.

第１の構成例におけるＨＰＦ１０ａは、第１のＳＣ積分器１００１と、第２のＳＣ積分器１００２とを含む２次のＨＰＦである。第１の帰還キャパシターＣｒ１の容量値は、Ｂである。第１の入力キャパシター回路ＣＰ１は、上記のように第１の入力キャパシターＣ１（容量値Ａ）を含む。そして、第１の入力キャパシター回路ＣＰ１は、帰還信号入力ノードＮＤと第１の入力キャパシターＣ１の一端との間に設けられる第１のスイッチＳＷ１と、第１の入力キャパシターＣ１の一端と第１のオペアンプＯＰ１の非反転入力端子（第１の入力端）との間に設けられる第２のスイッチＳＷ２と、第１の入力キャパシターＣ１の他端と第１のオペアンプＯＰ１の反転入力端子（第２の入力端）との間に設けられる第３のスイッチＳＷ３と、第１の入力キャパシターＣ１の他端とアナログ接地電位ＡＧＮＤ（基準電位）との間に設けられる第４のスイッチＳＷ４とを含む。 HPF10a in a first configuration example includes a first SC integrator 100 1, is a second-order HPF and a second SC integrator 100 2. The capacitance value of the first feedback capacitor Cr1 is B. The first input capacitor circuit CP1 includes the first input capacitor C1 (capacitance value A) as described above. The first input capacitor circuit CP1 includes a first switch SW1 provided between the feedback signal input node ND and one end of the first input capacitor C1, and one end of the first input capacitor C1 and the first input capacitor C1. The second switch SW2 provided between the non-inverting input terminal (first input terminal) of the operational amplifier OP1, the other end of the first input capacitor C1, and the inverting input terminal (second circuit) of the first operational amplifier OP1. And a third switch SW3 provided between the other end of the first input capacitor C1 and the analog ground potential AGND (reference potential).

なお、図２の第１のＳＣ積分器１００１では、各スイッチには、「１」と表記されるスイッチと、「２」と表記されるスイッチの２種類がある。「１」と表記されるスイッチは、第１のクロックＣＬＫ１で動作するスイッチ（第１フェーズスイッチ）である。「２」と表記されるスイッチは、第２のクロックＣＬＫ２で動作するスイッチ（第２フェーズスイッチ）である。 In the first SC integrator 100 1 of FIG. 2, each switch, the switch labeled "1", there are two types of switches labeled "2". The switch denoted by “1” is a switch (first phase switch) that operates with the first clock CLK1. The switch denoted by “2” is a switch (second phase switch) that operates with the second clock CLK2.

図３に、第１のクロックＣＬＫ１と第２のクロックＣＬＫ２の説明図を示す。   FIG. 3 is an explanatory diagram of the first clock CLK1 and the second clock CLK2.

第１の入力キャパシター回路ＣＰ１を構成する各スイッチは、図３に示す２相の第１のクロックＣＬＫ１、第２のクロックＣＬＫ２によりスイッチ制御される。「１」と表記される第１のフェーズスイッチは、第１のクロックＣＬＫ１がＨレベルのときオン（導通状態）となり、第１のクロックＣＬＫ１がＬレベルのときオフ（非導通状態）となる。「２」と表記される第２のフェーズスイッチは、第２のクロックＣＬＫ２がＨレベルのときオン（導通状態）となり、第２のクロックＣＬＫ２がＬレベルのときオフ（非導通状態）となる。   Each switch constituting the first input capacitor circuit CP1 is switch-controlled by the two-phase first clock CLK1 and second clock CLK2 shown in FIG. The first phase switch denoted as “1” is turned on (conductive state) when the first clock CLK1 is at the H level, and is turned off (non-conductive state) when the first clock CLK1 is at the L level. The second phase switch denoted as “2” is turned on (conducting state) when the second clock CLK2 is at the H level, and is turned off (non-conducting state) when the second clock CLK2 is at the L level.

第２のクロックＣＬＫ２は、第１のクロックＣＬＫ１とは逆相のクロックであり、第１のクロックＣＬＫ１によりスイッチ制御されるスイッチと第２のクロックＣＬＫ２によりスイッチ制御されるスイッチとが同時にオンしないように各クロックが変化するようになっている。   The second clock CLK2 is a clock having a phase opposite to that of the first clock CLK1, and the switch controlled by the first clock CLK1 and the switch controlled by the second clock CLK2 are not turned on at the same time. Each clock is designed to change.

ＨＰＦ１０ａを構成する第２のＳＣ積分器１００２は、図２に示すように、第１のオペアンプＯＰ１の出力端子と帰還信号入力ノードＮＤとの間に挿入される。この第２のＳＣ積分器１００２は、第２のオペアンプＯＰ２と、第２の帰還キャパシターＣｒ２（容量値Ｄ）と、第２の入力キャパシター回路ＣＰ２とを含む。 As shown in FIG. 2, the second SC integrator 1002 constituting the HPF 10a is inserted between the output terminal of the first operational amplifier OP1 and the feedback signal input node ND. SC integrator 100 2 of the second includes a second operational amplifier OP2, a second feedback capacitor Cr2 and (capacitance value D), and a second input capacitor circuit CP2.

第２のオペアンプＯＰ２の出力端子は、帰還信号入力ノードＮＤに接続される。第２のオペアンプＯＰ２の非反転入力端子は、アナログ接地電位ＡＧＮＤに接続され、第２のオペアンプＯＰ２の仮想接地端である反転入力端子と第２のオペアンプＯＰ２の出力端子との間に、第２の帰還キャパシターＣｒ２が接続される。   The output terminal of the second operational amplifier OP2 is connected to the feedback signal input node ND. The non-inverting input terminal of the second operational amplifier OP2 is connected to the analog ground potential AGND, and the second operational amplifier OP2 is connected between the inverting input terminal which is a virtual ground terminal of the second operational amplifier OP2 and the output terminal of the second operational amplifier OP2. The feedback capacitor Cr2 is connected.

第２の入力キャパシター回路ＣＰ２は、第２の入力キャパシターＣ２（容量値Ｃ）と、第３の入力キャパシターＣ３（容量値Ｅ）とを含む。第３の入力キャパシターＣ３は、第１のオペアンプＯＰ１の出力端子と第２のオペアンプＯＰ２の仮想接地端との間に挿入される。また、第２の入力キャパシター回路ＣＰ２は、第２のオペアンプＯＰ２の仮想接地端と第２の入力キャパシターＣ２の一端との間に設けられる第５のスイッチＳＷ５と、第２の入力キャパシターＣ２の一端とアナログ接地電位ＡＧＮＤとの間に設けられる第６のスイッチＳＷ６と、第２の入力キャパシターＣ２の他端と第１のオペアンプＯＰ１の出力端子との間に設けられる第７のスイッチＳＷ７と、第２の入力キャパシターＣ２の他端とアナログ接地電位ＡＧＮＤとの間に設けられる第８のスイッチＳＷ８とを含む。   The second input capacitor circuit CP2 includes a second input capacitor C2 (capacitance value C) and a third input capacitor C3 (capacitance value E). The third input capacitor C3 is inserted between the output terminal of the first operational amplifier OP1 and the virtual ground terminal of the second operational amplifier OP2. The second input capacitor circuit CP2 includes a fifth switch SW5 provided between the virtual ground terminal of the second operational amplifier OP2 and one end of the second input capacitor C2, and one end of the second input capacitor C2. A sixth switch SW6 provided between the second input capacitor C2 and the output terminal of the first operational amplifier OP1, a sixth switch SW6 provided between the second input capacitor C2 and the output terminal of the first operational amplifier OP1; And an eighth switch SW8 provided between the other end of the second input capacitor C2 and the analog ground potential AGND.

図２の構成において、第２のスイッチＳＷ２、第３のスイッチＳＷ３、第５のスイッチＳＷ５及び第７のスイッチＳＷ７の各々は、第１のクロックＣＬＫ１によってスイッチ制御される。また、第１のスイッチＳＷ１、第４のスイッチＳＷ４、第６のスイッチＳＷ６及び第８のスイッチＳＷ８の各々は、第２のクロックＣＬＫ２によってスイッチ制御される。   In the configuration of FIG. 2, each of the second switch SW2, the third switch SW3, the fifth switch SW5, and the seventh switch SW7 is switch-controlled by the first clock CLK1. Further, each of the first switch SW1, the fourth switch SW4, the sixth switch SW6, and the eighth switch SW8 is switch-controlled by the second clock CLK2.

このような構成を有するＨＰＦ１０ａにおける第１のＳＣ積分器１００１及び第２のＳＣ積分器１００２の各々では、第１のクロックＣＬＫ１及び第２クロックＣＬＫ２の一方のクロックのタイミングで入力キャパシターに電荷を蓄積し、第１のクロックＣＬＫ１及び第２クロックＣＬＫ２の他方のクロックのタイミングで入力キャパシターの蓄積電荷を放電（放出）させ、その放電による電荷移動をオペアンプ及び帰還キャパシターを用いて積分するという動作が行われる。 In such a first SC integrator 100 1 and the second of each of the SC integrator 100 2 in HPF10a having the configuration, the charge on the input capacitor while the clock timing of the first clock CLK1 and the second clock CLK2 Is stored, the charge stored in the input capacitor is discharged (released) at the timing of the other clock of the first clock CLK1 and the second clock CLK2, and the charge transfer due to the discharge is integrated using an operational amplifier and a feedback capacitor. Is done.

このとき、ＨＰＦ１０ａでは、入力信号ＶＩＮは、直列に接続される入力キャパシターを介してＨＰＦに入力されることなく、第１のＳＣ積分器１００１の第１のオペアンプＯＰ１の入力端子に直接供給される。これにより、Ｆｌｅｉｓｈｅｒ＆Ｌａｋｅｒのバイカッドフィルターで実現される２次のＨＰＦと比べて、面積を小さくできるようになる。 At this time, the HPF10a, the input signal V IN is not being input to the HPF via an input capacitor connected in series, fed directly to the input terminal of the first SC integrator 100 1 of the first operational amplifier OP1 Is done. As a result, the area can be reduced as compared with the second-order HPF realized by the Fleisher & Laquer biquad filter.

〔比較例〕
図４に、比較例における２次のＨＰＦの構成例の回路図を示す。図４は、公知のＦｌｅｉｓｈｅｒ＆Ｌａｋｅｒのバイカッドフィルターで実現される２次のＨＰＦの構成を表す。 [Comparative Example]
FIG. 4 shows a circuit diagram of a configuration example of the secondary HPF in the comparative example. FIG. 4 shows a configuration of a second-order HPF realized by a known Fleisher & Laker biquad filter.

図４に示すＨＰＦでは、入力信号ＶＩＮが入力キャパシター（容量値Ｉ）を介して、ＨＰＦの出力信号ＶＯＵＴを出力するオペアンプの反転入力端子に入力される。この入力キャパシターは、後述するように図４に示すＨＰＦを構成するキャパシターのうち最大の容量値を持つ。以下では、図４の構成のＨＰＦの伝達関数を求めることで、この入力キャパシターの容量値Iについて説明する。 In the HPF shown in FIG. 4, an input signal VIN is input to an inverting input terminal of an operational amplifier that outputs an HPF output signal VOUT through an input capacitor (capacitance value I). As will be described later, this input capacitor has the maximum capacitance value among the capacitors constituting the HPF shown in FIG. Hereinafter, the capacitance value I of the input capacitor will be described by obtaining the transfer function of the HPF configured as shown in FIG.

図５に、図４のＨＰＦのシグナルフロー図を示す。図５では、図４の容量値を用い、帰還信号入力ノードＮＤにおける電圧をＶｘとする。   FIG. 5 shows a signal flow diagram of the HPF of FIG. In FIG. 5, the capacitance value in FIG. 4 is used, and the voltage at the feedback signal input node ND is Vx.

図５において、ＶＯＵＴを用いてＶｘを表すと次式のようになる。

Figure 2011171882
In FIG. 5, when Vx is expressed using V OUT , the following equation is obtained.
Figure 2011171882

また、図５において、ＶＯＵＴをＶｘ、ＶＩＮを用いて表すと次式のようになる。

Figure 2011171882
In FIG. 5, when V OUT is expressed by using Vx and VIN , the following equation is obtained.
Figure 2011171882

そこで、式（１）、式（２）を用いて、ＶＯＵＴ／ＶＩＮを求めると次式のような伝達関数が得られる。

Figure 2011171882
Therefore, when V OUT / V IN is obtained using the equations (1) and (2), a transfer function as shown in the following equation is obtained.
Figure 2011171882

ここで、式（３）の素子値の決定の自由度に拘束を加えるために、Ａ＝Ｂとする。なお、伝達関数に影響を与えることなく内部電圧が変更されるようにスケーリングにより素子値を変更することで、自由度を取り戻すことができる。また、第１のオペアンプＯＰ１及び第２のオペアンプＯＰ２の各々に電荷を送り込むグループに分けると、各グループ内の容量値を各々定数倍できる。これは、グループ内の容量値を定数倍する限りにおいては、伝達関数に何の影響も与えないからである。そこで、Ａ＝Ｂ＝Ｄ＝１と正規化すると、式（３）は、次式のようになる。

Figure 2011171882
Here, in order to constrain the degree of freedom in determining the element value of Equation (3), A = B. The degree of freedom can be regained by changing the element value by scaling so that the internal voltage is changed without affecting the transfer function. In addition, if the first operational amplifier OP1 and the second operational amplifier OP2 are divided into groups for sending electric charges, the capacitance value in each group can be multiplied by a constant. This is because the transfer function is not affected as long as the capacity value in the group is multiplied by a constant. Therefore, when normalizing as A = B = D = 1, Expression (3) becomes as follows.
Figure 2011171882

一方、ｓ平面における２次ＨＰＦの一般的な伝達関数は、次式で表される。以下の式において、ωＣはｓ平面におけるカットオフ周波数、ＱはＱ値、ｋはゲインを表す。

Figure 2011171882
On the other hand, a general transfer function of the second-order HPF in the s plane is expressed by the following equation. In the following equation, ω C represents a cutoff frequency in the s plane, Q represents a Q value, and k represents a gain.
Figure 2011171882

ここで、式（５）をｚ変換して得られたｚ平面における伝達関数と、図５のシグナルフローから求められた式（４）の伝達関数における係数を比較することで、図４の各素子の素子値（Ｉ、Ｃ、Ｅ）を求めることを考える。まず、次式を用いて、式（５）に対して双一次変換を行う。

Figure 2011171882
Here, by comparing the transfer function in the z plane obtained by z-transforming equation (5) with the coefficient in the transfer function of equation (4) obtained from the signal flow in FIG. Consider obtaining element values (I, C, E) of elements. First, bilinear transformation is performed on Equation (5) using the following equation.
Figure 2011171882

式（６）は、ｓ平面の左半面の全領域をｚ平面の単位円内に写像し、ｓ平面の虚軸をｚ平面の単位円上に写像する双一次変換を表す。式（６）において、Ｔは、ＨＰＦのクロック周波数の逆数に相当する。このとき、ｓの実周波数Ωと、ｚ＝ｅｊωＴのωとの対応は、式（７）となる。

Figure 2011171882
Equation (6) represents a bilinear transformation that maps the entire area of the left half of the s plane into a unit circle on the z plane and maps the imaginary axis of the s plane onto the unit circle on the z plane. In Equation (6), T corresponds to the reciprocal of the HPF clock frequency. At this time, the correspondence between the actual frequency Ω of s and ω of z = e jωT is expressed by Equation (7).
Figure 2011171882

ここで、式（７）より、ｚ平面におけるカットオフ周波数をω０とすると、式（８）のように表される。

Figure 2011171882
Here, from Equation (7), when the cutoff frequency in the z plane is ω 0 , it is expressed as Equation (8).
Figure 2011171882

式（５）に、式（６）及び式（８）を代入すると、２次ＨＰＦの伝達関数をｚ変換した結果Ｔ（ｚ）が求められる。

Figure 2011171882
When Expression (6) and Expression (8) are substituted into Expression (5), a result T (z) obtained by z-transforming the transfer function of the second-order HPF is obtained.
Figure 2011171882

式（９）と式（４）のｚの項の係数を比較することで、Ａ＝Ｂ＝Ｄ＝１としたときの式（４）のＩ、Ｅ、Ｃの関係を決定することができる。

Figure 2011171882
Figure 2011171882
Figure 2011171882
 By comparing the coefficient of the term z in Equation (9) and Equation (4), the relationship between I, E, and C in Equation (4) when A = B = D = 1 can be determined. .
Figure 2011171882
Figure 2011171882
Figure 2011171882

ここで、ＳＣ回路を構成するスイッチのクロック周波数が高く、ＨＰＦのカットオフ周波数が十分低い場合、（１／Ｔ）２＞＞ω０ ２と考えることができる。従って、式（１０）〜式（１２）より、Ｉ＞Ｅ＞Ｃであり、Ｉは全キャパシターの中で最大の容量値となる。 Here, when the clock frequency of the switches constituting the SC circuit is high and the cutoff frequency of the HPF is sufficiently low, it can be considered that (1 / T) 2 >> ω 0 2 . Therefore, from the formulas (10) to (12), I>E> C, and I is the maximum capacitance value among all capacitors.

次に、図２に示す第１の構成例におけるＨＰＦ１０ａの伝達関数を求める。   Next, the transfer function of the HPF 10a in the first configuration example shown in FIG. 2 is obtained.

図６（Ａ）、図６（Ｂ）に、図２のＨＰＦ１０ａの構成の分割例を示す。図６（Ａ）は、ＨＰＦ１０ａの出力から帰還信号入力ノードＮＤまでの構成を表す。図６（Ｂ）は、ＨＰＦ１０ａの入力及び帰還信号入力ノードＮＤからＨＰＦ１０ａの出力までの構成を表す。図６（Ａ）、図６（Ｂ）において、図２と同一部分には同一符号を付し、適宜説明を省略する。   6A and 6B show examples of division of the configuration of the HPF 10a in FIG. FIG. 6A shows a configuration from the output of the HPF 10a to the feedback signal input node ND. FIG. 6B shows a configuration from the input of the HPF 10a and the feedback signal input node ND to the output of the HPF 10a. 6A and 6B, the same portions as those in FIG. 2 are denoted by the same reference numerals, and description thereof will be omitted as appropriate.

図６（Ａ）において、帰還信号入力ノードＮＤにおける電圧Ｖｘは、図５に示すシグナルフローから、次式のように表される。

Figure 2011171882
In FIG. 6A, the voltage Vx at the feedback signal input node ND is expressed by the following equation from the signal flow shown in FIG.
Figure 2011171882

次に、図６（Ｂ）において、第１の入力キャパシターＣ１や第１の帰還キャパシターＣｒ１に充放電される電荷の移動に着目する。ここで、第１のクロックＣＬＫ１により第２のスイッチＳＷ２及び第４のスイッチＳＷ４がオンして第１の入力キャパシターＣ１に蓄積された電荷が第１の帰還キャパシターＣｒ１に移動するタイミングを時刻ｎとする。そのため、時刻（ｎ−１）では、第２のクロックＣＬＫ２により第１のスイッチＳＷ１及び第３のスイッチＳＷ３がオンして帰還信号入力ノードＮＤから第１の入力キャパシターＣ１に電荷が転送される。   Next, in FIG. 6B, attention is paid to the movement of charges charged and discharged in the first input capacitor C1 and the first feedback capacitor Cr1. Here, the timing at which the second switch SW2 and the fourth switch SW4 are turned on by the first clock CLK1 and the charge accumulated in the first input capacitor C1 moves to the first feedback capacitor Cr1 is time n. To do. Therefore, at time (n−1), the first switch SW1 and the third switch SW3 are turned on by the second clock CLK2, and charges are transferred from the feedback signal input node ND to the first input capacitor C1.

このとき、第１の入力キャパシターＣ１の帰還信号入力ノードＮＤ側に蓄積される電荷量を＋ＱＡとし、第１の帰還キャパシターＣｒ１の第１のオペアンプＯＰ１の反転入力端子側に蓄積される電荷量を＋ＱＢとする。第１のオペアンプＯＰ１の非反転入力端子と反転入力端子とが仮想的に短絡しているものと見なすと、第１の入力キャパシターＣ１及び第１の帰還キャパシターＣｒ１の各々について次式のように表される。

Figure 2011171882
In this case, first the amount of charge stored in the feedback signal input node ND side of the input capacitor C1 and + Q A, the amount of charge accumulated in the inverting input terminal of the first operational amplifier OP1 of the first feedback capacitor Cr1 Is + Q B. Assuming that the non-inverting input terminal and the inverting input terminal of the first operational amplifier OP1 are virtually short-circuited, each of the first input capacitor C1 and the first feedback capacitor Cr1 is expressed by the following equation. Is done.
Figure 2011171882

次に、時刻ｎにおいて、第１の入力キャパシターＣ１及び第１の帰還キャパシターＣｒ１の各々について次式のように表される。

Figure 2011171882
Next, at time n, each of the first input capacitor C1 and the first feedback capacitor Cr1 is expressed by the following equation.
Figure 2011171882

ここで、電荷保存の法則により、次式が成立する。

Figure 2011171882
Here, the following equation is established according to the law of conservation of charge.
Figure 2011171882

式（１６）に、式（１４）及び式（１５）を代入する。

Figure 2011171882
Expression (14) and Expression (15) are substituted into Expression (16).
Figure 2011171882

式（１７）に式（１３）を代入して求められる伝達関数は、次式のようになる。

Figure 2011171882
A transfer function obtained by substituting Equation (13) into Equation (17) is as follows.
Figure 2011171882

式（１８）において、Ａ＝Ｂ＝Ｄ＝１とすると、次式のようになる。

Figure 2011171882
In equation (18), if A = B = D = 1, the following equation is obtained.
Figure 2011171882

式（１９）に示すように、第１の構成例におけるＨＰＦ１０ａの伝達関数は、２次のＨＰＦを表している。特に、第１の構成例において、上記したようにキャパシターの中でも容量値が最大の入力キャパシター（図４の容量値Ｉの入力キャパシター）を削除できるので、面積を大幅に削減できる効果を有する。   As shown in Expression (19), the transfer function of the HPF 10a in the first configuration example represents a second-order HPF. In particular, in the first configuration example, as described above, the input capacitor having the maximum capacitance value among the capacitors (the input capacitor having the capacitance value I in FIG. 4) can be deleted, so that the area can be greatly reduced.

〔第２の構成例〕
本実施形態におけるＨＰＦ１０の構成は、図２に示す第１の構成例におけるＨＰＦ１０ａの構成に限定されるものではない。 [Second configuration example]
The configuration of the HPF 10 in the present embodiment is not limited to the configuration of the HPF 10a in the first configuration example shown in FIG.

図７に、図１の第２の構成例におけるＨＰＦの回路図の一例を示す。図７において、図２と同様の部分には同一符号を付し、適宜説明を省略する。   FIG. 7 shows an example of a circuit diagram of the HPF in the second configuration example of FIG. In FIG. 7, the same parts as those in FIG.

第２の構成例におけるＨＰＦ１０ｂが第１の構成例におけるＨＰＦ１０ａと異なる点は、第１のＳＣ積分器１００１が有する第１の入力キャパシター回路ＣＰ１ｂの構成である。より具体的には、第１の入力キャパシター回路ＣＰ１ｂにおける第２のスイッチＳＷ２が、第１の入力キャパシターＣ１の一端とアナログ接地電位ＡＧＮＤとの間に挿入される点である。従って、第２の構成例では、入力信号ＶＩＮが第２のスイッチＳＷ２を介して第１の入力キャパシターＣ１に供給されない。 HPF10a differs in HPF10b in the second configuration example is a first configuration example, a configuration of the first input capacitor circuit CP1b the first SC integrator 100 1 has. More specifically, the second switch SW2 in the first input capacitor circuit CP1b is inserted between one end of the first input capacitor C1 and the analog ground potential AGND. Therefore, in the second configuration example, the input signal VIN is not supplied to the first input capacitor C1 via the second switch SW2.

ここで、図７に示す第２の構成例におけるＨＰＦ１０ｂの伝達関数を求める。   Here, the transfer function of the HPF 10b in the second configuration example shown in FIG. 7 is obtained.

図８（Ａ）、図８（Ｂ）に、図７のＨＰＦ１０ｂの構成の分割例を示す。図８（Ａ）は、ＨＰＦ１０ｂの出力から帰還信号入力ノードＮＤまでの構成を表す。図８（Ｂ）は、ＨＰＦ１０ｂの入力及び帰還信号入力ノードＮＤからＨＰＦ１０ｂの出力までの構成を表す。図８（Ａ）、図８（Ｂ）において、図７と同一部分には同一符号を付し、適宜説明を省略する。   8A and 8B show examples of division of the configuration of the HPF 10b shown in FIG. FIG. 8A shows a configuration from the output of the HPF 10b to the feedback signal input node ND. FIG. 8B shows a configuration from the input and feedback signal input node ND of the HPF 10b to the output of the HPF 10b. 8A and 8B, the same portions as those in FIG. 7 are denoted by the same reference numerals, and description thereof will be omitted as appropriate.

図８（Ａ）において、帰還信号入力ノードＮＤにおける電圧Ｖｘは、図５に示すシグナルフローから、式（１３）と同様の式が得られる。また、図８（Ｂ）において、第１の入力キャパシターＣ１や第１の帰還キャパシターＣｒ１に充放電される電荷の移動に着目する。ここで、第１のクロックＣＬＫ１により第２のスイッチＳＷ２及び第４のスイッチＳＷ４がオンして第１の入力キャパシターＣ１に蓄積された電荷が第１の帰還キャパシターＣｒ１に移動するタイミングを時刻ｎとする。そのため、時刻（ｎ−１）では、第２のクロックＣＬＫ２により第１のスイッチＳＷ１及び第３のスイッチＳＷ３がオンして帰還信号入力ノードＮＤから第１の入力キャパシターＣ１に電荷が転送される。   In FIG. 8A, the voltage Vx at the feedback signal input node ND is obtained by the same expression as the expression (13) from the signal flow shown in FIG. Further, in FIG. 8B, attention is paid to the movement of charges charged and discharged in the first input capacitor C1 and the first feedback capacitor Cr1. Here, the timing at which the second switch SW2 and the fourth switch SW4 are turned on by the first clock CLK1 and the charge accumulated in the first input capacitor C1 moves to the first feedback capacitor Cr1 is time n. To do. Therefore, at time (n−1), the first switch SW1 and the third switch SW3 are turned on by the second clock CLK2, and charges are transferred from the feedback signal input node ND to the first input capacitor C1.

このとき、第１の入力キャパシターＣ１の帰還信号入力ノードＮＤ側に蓄積される電荷量を＋ＱＡとし、第１の帰還キャパシターＣｒ１の第１のオペアンプＯＰ１の反転入力端子側に蓄積される電荷量を＋ＱＢとする。第１のオペアンプＯＰ１の非反転入力端子と反転入力端子とが仮想的に短絡しているものと見なすと、第１の入力キャパシターＣ１及び第１の帰還キャパシターＣｒ１の各々について、式（１４）が得られる。 In this case, first the amount of charge stored in the feedback signal input node ND side of the input capacitor C1 and + Q A, the amount of charge accumulated in the inverting input terminal of the first operational amplifier OP1 of the first feedback capacitor Cr1 Is + Q B. Assuming that the non-inverting input terminal and the inverting input terminal of the first operational amplifier OP1 are virtually short-circuited, Equation (14) is obtained for each of the first input capacitor C1 and the first feedback capacitor Cr1. can get.

次に、時刻ｎにおいて、第１の入力キャパシターＣ１及び第１の帰還キャパシターＣｒ１の各々について次式のように表される。

Figure 2011171882
Next, at time n, each of the first input capacitor C1 and the first feedback capacitor Cr1 is expressed by the following equation.
Figure 2011171882

ここで、電荷保存の法則より式（１６）が成立するので、式（１６）に、式（１４）及び式（２０）を代入すると、次式が成立する。

Figure 2011171882
Here, since the equation (16) is established from the law of charge conservation, the following equation is established by substituting the equations (14) and (20) into the equation (16).
Figure 2011171882

式（２１）に式（１３）を代入して求められる伝達関数は、次式のようになる。

Figure 2011171882
A transfer function obtained by substituting equation (13) into equation (21) is as follows.
Figure 2011171882

式（２２）において、Ａ＝Ｂ＝Ｄ＝１とすると、次式のようになる。

Figure 2011171882
In equation (22), if A = B = D = 1, the following equation is obtained.
Figure 2011171882

式（２３）に示すように、第２の構成例におけるＨＰＦ１０ｂの伝達関数は、２次のＨＰＦを表している。式（１９）に示す第１の構成例におけるＨＰＦ１０ａの伝達関数と比較すると、分子部から明らかなようにＨＰＦ１０ｂの方がＨＰＦ１０ａと比べて設計の自由度が低下するものの、十分にＨＰＦとして機能させることができる。しかも、ＨＰＦ１０ａと比較してＨＰＦ１０ｂの方が構成を簡素化できるようになる。第２の構成例においても、第１の構成例と同様に、キャパシターの中でも容量値が最大の入力キャパシターを削除できるので、面積を大幅に削減できる効果を有する。   As shown in Expression (23), the transfer function of the HPF 10b in the second configuration example represents a second-order HPF. When compared with the transfer function of the HPF 10a in the first configuration example shown in the equation (19), the HPF 10b has a lower degree of design freedom than the HPF 10a, as is clear from the molecular part, but it can function sufficiently as an HPF. be able to. Moreover, the configuration of the HPF 10b can be simplified as compared with the HPF 10a. In the second configuration example, as in the first configuration example, the input capacitor having the maximum capacitance value can be deleted from the capacitors, so that the area can be greatly reduced.

以上説明したように、第１の構成例又は第２の構成例によれば、ＳＣ回路を構成するスイッチのクロック周波数を高く、且つカットオフ周波数を低くする場合において、一般的な２次ＨＰＦを構成するキャパシターの中でも最大容量値のキャパシターを削除できるので、面積がより小さいＳＣ回路を用いたＨＰＦを提供できるようになる。   As described above, according to the first configuration example or the second configuration example, when the clock frequency of the switch configuring the SC circuit is increased and the cut-off frequency is decreased, the general secondary HPF is reduced. Since the capacitor having the maximum capacitance value can be eliminated among the capacitors to be configured, an HPF using an SC circuit having a smaller area can be provided.

〔変形例〕
ＨＰＦの入力端子に直列に接続されるキャパシターを省略できる構成は、次のような利点を有する。例えばＨＰＦがスリープ動作を行う場合には、起動するたびに、入力端子に直列に接続されるキャパシターに電荷を充電し直す必要があり、起動時間が長くなる。これに対して、第１の構成例又は第２の構成例によれば、例えばスリープ動作から起動された場合でも、入力端子に直列に接続されるキャパシターに電荷を再充電する時間を省略できるようになる。 [Modification]
The configuration in which the capacitor connected in series with the input terminal of the HPF can be omitted has the following advantages. For example, when the HPF performs a sleep operation, it is necessary to recharge the capacitor connected in series with the input terminal every time the HPF is activated, which increases the activation time. On the other hand, according to the first configuration example or the second configuration example, it is possible to omit time for recharging the capacitor connected in series to the input terminal even when activated from the sleep operation, for example. become.

図９に、第１の構成例の変形例におけるＨＰＦの回路図の一例を示す。図９において、図２と同様の部分には同一符号を付し、適宜説明を省略する。   FIG. 9 shows an example of a circuit diagram of the HPF in a modification of the first configuration example. 9, parts that are the same as those in FIG. 2 are given the same reference numerals, and descriptions thereof will be omitted as appropriate.

本変形例におけるＨＰＦ１０ｃの構成が図２に示す第１の構成例におけるＨＰＦ１０ａの構成と異なる点は、第９のスイッチＳＷ９及び第１０のスイッチＳＷ１０が追加されている点である。第９のスイッチＳＷ９は、第１のオペアンプＯＰ１の非反転入力端子と所与の電位との間に挿入される。図９では、第９のスイッチＳＷ９は、第１のオペアンプＯＰ１の非反転入力端子とアナログ接地電位ＡＧＮＤとの間に挿入される。また、第１０のスイッチＳＷ１０は、入力信号ＶＩＮが供給されるノードと、第２のスイッチＳＷ２及び第１のオペアンプＯＰ１の非反転入力端子の接続ノードとの間に挿入される。 The configuration of the HPF 10c in the present modification is different from the configuration of the HPF 10a in the first configuration example shown in FIG. 2 in that a ninth switch SW9 and a tenth switch SW10 are added. The ninth switch SW9 is inserted between the non-inverting input terminal of the first operational amplifier OP1 and a given potential. In FIG. 9, the ninth switch SW9 is inserted between the non-inverting input terminal of the first operational amplifier OP1 and the analog ground potential AGND. The tenth switch SW10 is inserted between a node to which the input signal VIN is supplied and a connection node between the second switch SW2 and the non-inverting input terminal of the first operational amplifier OP1.

ここで、所与のパワーダウン信号が非アクティブのとき、第９のスイッチＳＷ９が非導通状態に設定され、第１０のスイッチＳＷ１０が導通状態に設定される。これに対して、このパワーダウン信号がアクティブになると、第９のスイッチＳＷ９が導通状態に設定され、第１０のスイッチＳＷ１０が非道通状態に設定される。そして、パワーダウン信号がアクティブになると、第１のクロックＣＬＫ１及び第２のクロックＣＬＫ２にかかわらず、第１のスイッチＳＷ１〜第８のスイッチＳＷ８のすべてが、非道通状態に設定される。更に、第１のオペアンプＯＰ１及び第２のオペアンプＯＰ２は、パワーダウン信号がアクティブになると、各々が内蔵する動作電流がオフされる。こうすることで、パワーダウン信号がアクティブになったとき、各入力キャパシター及び各帰還キャパシターに蓄積された電荷が維持されたまま、ＨＰＦ１０ｃの動作をスリープ動作させることが可能となる。そして、スリープ動作から復帰するときに、パワーダウン信号を非アクティブとすることで、入力キャパシター及び帰還キャパシターに電荷の再充電を行うことなく速やかに起動させることができる。   Here, when a given power-down signal is inactive, the ninth switch SW9 is set to a non-conductive state, and the tenth switch SW10 is set to a conductive state. On the other hand, when this power-down signal becomes active, the ninth switch SW9 is set to the conductive state, and the tenth switch SW10 is set to the non-passing state. When the power down signal becomes active, all of the first switch SW1 to the eighth switch SW8 are set to the non-passing state regardless of the first clock CLK1 and the second clock CLK2. Further, when the power-down signal becomes active, the first operational amplifier OP1 and the second operational amplifier OP2 have their built-in operating currents turned off. In this way, when the power-down signal becomes active, the operation of the HPF 10c can be put into a sleep operation while maintaining the electric charge accumulated in each input capacitor and each feedback capacitor. When the power down signal is deactivated when returning from the sleep operation, the input capacitor and the feedback capacitor can be quickly activated without recharging the charge.

このような本変形例におけるＨＰＦ１０ｃによれば、第１の構成例におけるＨＰＦ１０ａが有する効果に加えて、高速起動が可能で、且つ、消費電力の大幅な削減が可能なＨＰＦを提供できるようになる。   According to the HPF 10c in this modified example, in addition to the effects of the HPF 10a in the first configuration example, it is possible to provide an HPF that can be started at a high speed and can significantly reduce power consumption. .

なお、図９では、第１の構成例におけるＨＰＦ１０ａに第９のスイッチＳＷ９を追加する例を説明したが、第２の構成例におけるＨＰＦ１０ｂに第９のスイッチＳＷ９を追加するようにしてもよい。この場合、図９と同様に、第９のスイッチＳＷ９は、第１のオペアンプＯＰ１の非反転入力端子とアナログ接地電位ＡＧＮＤとの間に挿入される。そして、第２の構成例におけるＨＰＦ１０ｂが有する効果に加えて、高速起動が可能で、且つ、消費電力の大幅な削減が可能なＨＰＦを提供できるようになる。   In FIG. 9, the example in which the ninth switch SW9 is added to the HPF 10a in the first configuration example has been described, but the ninth switch SW9 may be added to the HPF 10b in the second configuration example. In this case, as in FIG. 9, the ninth switch SW9 is inserted between the non-inverting input terminal of the first operational amplifier OP1 and the analog ground potential AGND. In addition to the effects of the HPF 10b in the second configuration example, it is possible to provide an HPF that can be started at a high speed and can significantly reduce power consumption.

〔電子機器〕
本実施形態の第１の構成例、第２の構成例又はその変形例におけるＨＰＦは、例えば次のような電子機器に搭載することができる。 〔Electronics〕
The HPF in the first configuration example, the second configuration example, or the modification example of the present embodiment can be mounted on the following electronic device, for example.

図１０に、本実施形態における電子機器の構成例のブロック図を示す。図１０は、ＨＰＦとして、第１の構成例におけるＨＦＰ１０ａを含む例を表すが、ＨＰＦ１０ａに代えてＨＰＦ１０ｂ又はＨＰＦ１０ｃを含んで構成されていてもよい。   FIG. 10 is a block diagram illustrating a configuration example of the electronic device according to the present embodiment. FIG. 10 illustrates an example in which the HPF includes the HFP 10a in the first configuration example, but the HPF may be configured to include the HPF 10b or the HPF 10c instead of the HPF 10a.

電子機器２００は、センサー回路２５０と、Ａ／Ｄ変換回路４３０と、演算処理回路４５０とを含む。センサー回路２５０は、互いに検出軸が異なる複数のセンサーを有し、各センサーからのセンサー出力を時分割多重する。このとき、センサー回路２５０は、静止時信号ＶＲＥＦも、各センサーのセンサー出力と共に時分割多重する。本実施形態では、静止時信号ＶＲＥＦは、センサー回路２５０が有する複数のセンサーで共通の信号であり、複数のセンサーのうちの１つのセンサーのアナログ接地電位ＡＧＮＤを採用する。   Electronic device 200 includes a sensor circuit 250, an A / D conversion circuit 430, and an arithmetic processing circuit 450. The sensor circuit 250 includes a plurality of sensors having different detection axes, and time-division multiplexes the sensor output from each sensor. At this time, the sensor circuit 250 also time-division-multiplexes the stationary signal VREF together with the sensor output of each sensor. In the present embodiment, the stationary signal VREF is a signal common to a plurality of sensors included in the sensor circuit 250, and an analog ground potential AGND of one of the plurality of sensors is employed.

センサー回路２５０からの時分割多重信号は、Ａ／Ｄ変換回路４３０に供給される。Ａ／Ｄ変換回路４３０は、時分割多重信号に対してＡ／Ｄ変換を行う。Ａ／Ｄ変換回路４３０によってＡ／Ｄ変換された信号は演算処理回路４５０に入力される。演算処理回路４５０は、Ａ／Ｄ変換された信号に対して所与の演算処理を行う。この演算処理回路４５０は、静止時信号ＶＲＥＦに対応したデジタル信号を基準として、センサー回路２５０が有する複数のセンサーからの複数のセンサー出力に基づいた演算処理を行うことができる。   The time division multiplexed signal from the sensor circuit 250 is supplied to the A / D conversion circuit 430. The A / D conversion circuit 430 performs A / D conversion on the time division multiplexed signal. The signal A / D converted by the A / D conversion circuit 430 is input to the arithmetic processing circuit 450. The arithmetic processing circuit 450 performs given arithmetic processing on the A / D converted signal. The arithmetic processing circuit 450 can perform arithmetic processing based on a plurality of sensor outputs from a plurality of sensors included in the sensor circuit 250 with reference to a digital signal corresponding to the stationary signal VREF.

センサー回路２５０は、所与の検出空間において定義されるＸ軸を検出軸とするセンサー３００Ｘ、該検出空間においてＸ軸と直交するＹ軸を検出軸とするセンサー３００Ｙ、該検出空間においてＸ軸及びＹ軸と直交するＺ軸を検出軸とするセンサー３００Ｚ、各センサーに対応して設けられたＨＰＦ４００Ｘ、ＨＰＦ４００Ｙ、ＨＰＦ４００Ｚ、各ＨＰＦに対応して設けられたＬＰＦ４１０Ｘ、ＬＰＦ４１０Ｙ、ＬＰＦ４１０Ｚ、時分割多重回路４２０を含む。   The sensor circuit 250 includes a sensor 300X having an X axis defined in a given detection space as a detection axis, a sensor 300Y having a Y axis orthogonal to the X axis in the detection space as a detection axis, an X axis in the detection space, and A sensor 300Z having a Z axis orthogonal to the Y axis as a detection axis, HPF 400X, HPF 400Y, HPF 400Z provided corresponding to each sensor, LPF 410X, LPF 410Y, LPF 410Z provided corresponding to each HPF, and time division multiplexing circuit 420 including.

センサー３００Ｘ、センサー３００Ｙ、及びセンサー３００Ｚの各々は、同様の構成を有しており、発振ループ内の振動子に励振される駆動振動及び測定すべき物理量に対応した検出信号としてのセンサー信号を出力する。本実施形態におけるセンサー３００Ｘ、センサー３００Ｙ、及びセンサー３００Ｚの各々は、角速度を測定対象とする角速度センサーとして説明するが、例えば加速度センサー等の他の物理量を測定対象とするセンサーであってもよい。   Each of the sensor 300X, the sensor 300Y, and the sensor 300Z has the same configuration, and outputs a sensor signal as a detection signal corresponding to the drive vibration excited by the vibrator in the oscillation loop and the physical quantity to be measured. To do. Each of the sensor 300X, the sensor 300Y, and the sensor 300Z in the present embodiment will be described as an angular velocity sensor whose measurement target is an angular velocity, but may be a sensor whose measurement target is another physical quantity such as an acceleration sensor.

ＨＰＦ４００Ｘ、ＨＰＦ４００Ｙ、及びＨＰＦ４００Ｚの各々は、同様の構成を有しており、対応するセンサーからのセンサー信号の直流成分や使用周波数帯域以下の周波数成分を遮断する。ＨＰＦ４００Ｘ、ＨＰＦ４００Ｙ、及びＨＰＦ４００Ｚは、例えば上記のＨＰＦ１０ａ、ＨＰＦ１０ｂ又はＨＰＦ１０ｃを採用することができる。   Each of HPF 400X, HPF 400Y, and HPF 400Z has the same configuration, and blocks the DC component of the sensor signal from the corresponding sensor and the frequency component below the use frequency band. As the HPF 400X, HPF 400Y, and HPF 400Z, for example, the above HPF 10a, HPF 10b, or HPF 10c can be adopted.

ＨＰＦ４００Ｘ、ＨＰＦ４００Ｙ、及びＨＰＦ４００Ｚの各々を、入力抵抗（Ｒ）及び容量（Ｃｉ）の時定数を利用したＲＣ積分回路で実現する場合、そのカットオフ周波数ｆｃは、ｆｃ＝（１／（２π・Ｃｉ・Ｒ））のように表される。Ｃｉは、オペアンプの帰還ループに設けられる帰還キャパシター（積分容量）である。カットオフ周波数を極めて低周波数（例えば、１Ｈｚ程度）とする場合を想定すると、帰還キャパシターＣｉの容量値が大きくなり、回路の占有面積が飛躍的に増大する。よって、入力抵抗Ｒの抵抗値を大きくする必要がある上、構成素子の製造ばらつきによって、特性が変動する幅が大きくなる。   When each of the HPF 400X, HPF 400Y, and HPF 400Z is realized by an RC integration circuit using the time constant of the input resistance (R) and the capacitance (Ci), the cutoff frequency fc is fc = (1 / (2π · Ci -It is expressed as R)). Ci is a feedback capacitor (integration capacitor) provided in the feedback loop of the operational amplifier. Assuming that the cut-off frequency is extremely low (for example, about 1 Hz), the capacitance value of the feedback capacitor Ci increases, and the area occupied by the circuit increases dramatically. Therefore, it is necessary to increase the resistance value of the input resistor R, and the range in which the characteristics fluctuate increases due to manufacturing variations of the constituent elements.

これに対して、入力抵抗ＲをＳＣ回路で構成したＳＣＦ回路では、その入力抵抗Ｒの抵抗値は、Ｒ＝１／（ｆｓ・Ｃｓ）（ｆｓ：サンプリングクロック周波数、Ｃｓ：スイッチトキャパシターの容量）のように表される。ここで、サンプリングクロック周波数ｆｓを低くすれば、ＳＣ回路で構成された入力抵抗Ｒの等価抵抗を高抵抗化することができる。従って、ＳＣ回路を用いてＨＰＦ４００Ｘ、ＨＰＦ４００Ｙ、及びＨＰＦ４００Ｚを構成することで、キャパシターの容量の相対値で特性を精度良く決めることができるようになり、集積化に好適なセンサー回路２５０を提供できるようになる。   On the other hand, in the SCF circuit in which the input resistance R is an SC circuit, the resistance value of the input resistance R is R = 1 / (fs · Cs) (fs: sampling clock frequency, Cs: capacitance of the switched capacitor). It is expressed as Here, if the sampling clock frequency fs is lowered, the equivalent resistance of the input resistor R configured by the SC circuit can be increased. Therefore, by configuring the HPF 400X, the HPF 400Y, and the HPF 400Z using the SC circuit, the characteristics can be accurately determined by the relative value of the capacitance of the capacitor, and the sensor circuit 250 suitable for integration can be provided. become.

そして、本実施形態では、センサー３００Ｘ、センサー３００Ｙ、及びセンサー３００Ｚのうちの１つを構成するアナログ回路のアナログ接地電位ＡＧＮＤと同電位の静止時信号ＶＲＥＦが出力され、ＨＰＦ４００Ｘ、ＨＰＦ４００Ｙ、及びＨＰＦ４００Ｚのアナログ接地電位として供給される。これにより、温度変動や時間変動によって各々の静止時出力が個別に変化する複数のセンサーからの複数のセンサー信号の変動をセンサー毎に補正する必要がなくなる。この結果、１つの静止時信号ＶＲＥＦを基準に複数のセンサー信号の変動を補正でき、複雑なアルゴリズムで補正することなく、センサー信号の変動の補正処理を大幅に簡素化できるようになる。   In this embodiment, a stationary signal VREF having the same potential as the analog ground potential AGND of the analog circuit constituting one of the sensor 300X, the sensor 300Y, and the sensor 300Z is output, and the HPF 400X, the HPF 400Y, and the HPF 400Z are output. It is supplied as an analog ground potential. As a result, it is not necessary to correct for each sensor fluctuations of a plurality of sensor signals from a plurality of sensors whose outputs at the time of stationary change due to temperature fluctuations and time fluctuations. As a result, it is possible to correct fluctuations of a plurality of sensor signals on the basis of one stationary signal VREF, and the correction process of fluctuations of sensor signals can be greatly simplified without correction by a complicated algorithm.

ＬＰＦ４１０Ｘ、ＬＰＦ４１０Ｙ、及びＬＰＦ４１０Ｚの各々は、公知のＬＰＦで実現でき、アンチエリアシングフィルターとして機能すると共に、対応するＨＰＦの出力に対してゲイン調整できるようになっている。   Each of the LPF 410X, LPF 410Y, and LPF 410Z can be realized by a known LPF, functions as an anti-aliasing filter, and can adjust the gain for the output of the corresponding HPF.

時分割多重回路４２０は、ＬＰＦ４１０Ｘ、ＬＰＦ４１０Ｙ、及びＬＰＦ４１０Ｚの各々の出力と、静止時信号ＶＲＥＦとを時分割多重する。   The time division multiplexing circuit 420 time-division-multiplexes the outputs of the LPF 410X, LPF 410Y, and LPF 410Z and the stationary signal VREF.

図１１に、図１０のセンサー３００Ｚの構成例のブロック図を示す。図１１は、センサー３００Ｚの構成例を表すが、静止時信号ＶＲＥＦを出力する点を除いてセンサー３００Ｘ及びセンサー３００Ｙは同様の構成を有する。   FIG. 11 shows a block diagram of a configuration example of the sensor 300Z in FIG. FIG. 11 illustrates a configuration example of the sensor 300Z. The sensor 300X and the sensor 300Y have the same configuration except that the stationary signal VREF is output.

センサー３００Ｚは、角速度を測定対象の物理量とする物理量測定装置である。センサー３００Ｚは、駆動回路（駆動装置）３１０Ｚと、検出回路（検出装置）３５０Ｚとを含む。また、センサー３００Ｚは、圧電材料で形成され駆動振動片及び検出振動片を有する振動片（振動子）３２０を含む。   The sensor 300Z is a physical quantity measuring device that uses an angular velocity as a physical quantity to be measured. The sensor 300Z includes a drive circuit (drive device) 310Z and a detection circuit (detection device) 350Z. The sensor 300Z includes a vibration piece (vibrator) 320 formed of a piezoelectric material and having a drive vibration piece and a detection vibration piece.

駆動回路３１０Ｚは、駆動振動片に設けられた駆動電極３２２ａ、３２２ｂを介して駆動振動片を発振ループ内に設け、駆動振動片（広義には振動子）を励振させる。駆動回路３１０Ｚは、電流電圧変換器３３０、オートゲインコントロール（Auto Gain Control：以下、ＡＧＣと略す）回路３３２、帯域通過フィルター（Band Pass Filter：以下、ＢＰＦと略す）３３４、ゲインコントロールアンプ（Gain Control Amplifier：以下、ＧＣＡと略す）３３６、２値化回路３３８を含む。駆動振動片の駆動電極３２２ａは、電流電圧変換器３３０の入力に電気的に接続され、電流電圧変換器３３０の出力は、ＡＧＣ回路３３２及びＢＰＦ３３４に入力される。ＢＰＦ３３４は、発振ループ内の発振信号の位相調整回路として機能し、ＢＰＦ３３４の出力は、ＧＣＡ３３６及び２値化回路３３８に入力される。ＡＧＣ回路３３２は、電流電圧変換器３３０の出力に基づいて、ＧＣＡ３３６のゲインを制御する。ＧＣＡ３３６の出力は、駆動振動片の駆動電極３２２ｂに電気的に接続される。２値化回路３３８は、発振ループ内の発振信号を２値化し、参照信号として検出回路３５０Ｚに出力する。   The drive circuit 310Z provides drive vibration pieces in the oscillation loop via drive electrodes 322a and 322b provided on the drive vibration pieces, and excites the drive vibration pieces (vibrators in a broad sense). The drive circuit 310Z includes a current-voltage converter 330, an auto gain control (hereinafter referred to as AGC) circuit 332, a band pass filter (hereinafter referred to as BPF) 334, a gain control amplifier (Gain Control). Amplifier: hereinafter abbreviated as GCA) 336 and binarization circuit 338. The drive electrode 322 a of the drive vibration piece is electrically connected to the input of the current-voltage converter 330, and the output of the current-voltage converter 330 is input to the AGC circuit 332 and the BPF 334. The BPF 334 functions as a phase adjustment circuit for the oscillation signal in the oscillation loop, and the output of the BPF 334 is input to the GCA 336 and the binarization circuit 338. The AGC circuit 332 controls the gain of the GCA 336 based on the output of the current / voltage converter 330. The output of the GCA 336 is electrically connected to the drive electrode 322b of the drive vibration piece. The binarization circuit 338 binarizes the oscillation signal in the oscillation loop and outputs it as a reference signal to the detection circuit 350Z.

なお、図１１では、駆動回路３１０Ｚの内部に振動片３２０の駆動振動片を設けるものとして説明したが、駆動回路３１０Ｚの外部に振動片３２０の駆動振動片が設けられていてもよい。   In FIG. 11, the driving vibration piece 320 of the vibration piece 320 is provided inside the driving circuit 310Z. However, the driving vibration piece of the vibration piece 320 may be provided outside the driving circuit 310Z.

検出回路３５０Ｚは、交流増幅回路３６０と、同期検波回路３７０と、直流増幅器３７２とを含む。交流増幅回路３６０は、第１の電流電圧変換器３６２と、第２の電流電圧変換器３６４と、交流増幅器３６６と、ＢＰＦ３６８とを含む。   Detection circuit 350 </ b> Z includes an AC amplifier circuit 360, a synchronous detection circuit 370, and a DC amplifier 372. The AC amplifier circuit 360 includes a first current / voltage converter 362, a second current / voltage converter 364, an AC amplifier 366, and a BPF 368.

第１の電流電圧変換器３６２の入力には、振動片３２０の検出振動片に設けられた検出電極３２４ａで発生した信号が供給され、第２の電流電圧変換器３６４の入力には、振動片３２０の検出振動片に設けられた検出電極３２６ａで発生した信号（検出電極３２４ａで発生した信号と逆極性の信号）が供給される。なお、振動片３２０の検出振動片に設けられた検出電極３２４ｂ、３２６ｂには、アナログ接地電位が供給される。第１の電流電圧変換器３６２及び第２の電流電圧変換器３６４の各々は、検出電極３２４ａ、３２６ａで発生した信号を電圧値に変換し、変換された２つの電圧値を用いて交流増幅器３６６により交流増幅される。ＢＰＦ３６８は、交流増幅器３６６によって増幅された信号の周波数帯域のうち、駆動回路３１０Ｚの発振信号の発振周波数を含む所定の帯域のみを通過させる。同期検波回路３７０は、２値化回路３３８によって２値化された参照信号に同期して、発振信号に対して９０度位相がずれた検波信号を取り出す。直流増幅器３７２は、インピーダンス変換回路として機能し、その出力インピーダンスを低インピーダンス化すると共に、検波信号を増幅する。これにより、検出回路３５０Ｚの後段の回路には、タイミングに応じて出力インピーダンスが変化する同期検波回路３７０ではなく、直流増幅器３７２の出力信号がセンサー信号Ｖｏ＿Ｚとして出力される。   A signal generated by the detection electrode 324a provided on the detection vibration piece of the vibration piece 320 is supplied to the input of the first current-voltage converter 362, and the vibration piece is input to the input of the second current-voltage converter 364. A signal generated by the detection electrode 326a provided on the 320 detection vibrating piece (a signal having a polarity opposite to the signal generated by the detection electrode 324a) is supplied. An analog ground potential is supplied to the detection electrodes 324b and 326b provided on the detection vibration piece of the vibration piece 320. Each of the first current-voltage converter 362 and the second current-voltage converter 364 converts the signal generated at the detection electrodes 324a and 326a into a voltage value, and uses the two converted voltage values to generate an AC amplifier 366. Is AC amplified. The BPF 368 passes only a predetermined band including the oscillation frequency of the oscillation signal of the drive circuit 310Z among the frequency band of the signal amplified by the AC amplifier 366. The synchronous detection circuit 370 takes out a detection signal that is 90 degrees out of phase with the oscillation signal in synchronization with the reference signal binarized by the binarization circuit 338. The DC amplifier 372 functions as an impedance conversion circuit, lowers its output impedance, and amplifies the detection signal. As a result, the output signal of the DC amplifier 372 is output as the sensor signal Vo_Z to the subsequent circuit of the detection circuit 350Z, not the synchronous detection circuit 370 whose output impedance changes according to the timing.

また、センサー３００Ｚでは、駆動回路３１０Ｚを構成するアナログ回路（例えば電流電圧変換器３３０、ＡＧＣ３３２、ＢＰＦ３３４、ＧＣＡ３３６、２値化回路３３８）のアナログ接地電位ＡＧＮＤと、検出回路３５０Ｚを構成するアナログ回路（例えば第１の電流電圧変換器３６２、第２の電流電圧変換器３６４、交流増幅器３６６、ＢＰＦ３６８、同期検波回路３７０、直流増幅器３７２）のアナログ接地電位ＡＧＮＤとが同電位に設定され、アナログ接地電位ＡＧＮＤと同電位の信号が静止時信号ＶＲＥＦとして出力される。   In the sensor 300Z, the analog ground potential AGND of the analog circuit (for example, the current-voltage converter 330, the AGC 332, the BPF 334, the GCA 336, and the binarization circuit 338) constituting the driving circuit 310Z and the analog circuit constituting the detection circuit 350Z ( For example, the analog ground potential AGND of the first current-voltage converter 362, the second current-voltage converter 364, the AC amplifier 366, the BPF 368, the synchronous detection circuit 370, and the DC amplifier 372) is set to the same potential, and the analog ground potential A signal having the same potential as AGND is output as a stationary signal VREF.

このような駆動回路３１０Ｚでは、上記の構成の発振ループ内のゲインが「１」より大きい状態で発振スタートする。この時点では、駆動振動片への入力は雑音のみであるが、この雑音は、目的とする駆動振動の固有共振周波数を含む幅広い周波数の波動を含む。振動片３２０の駆動振動片の周波数フィルター作用によって、目的とする固有共振周波数の波動を多く含む信号が出力され、この信号が電流電圧変換器３３０において電圧値に変換され、ＡＧＣ回路３３２は、この電圧値に基づいてＧＣＡ３３６のゲインを制御することで発振ループ内の発振振幅を制御する。発振ループ内でこうした操作が繰り返されることによって、目的とする固有共振周波数の信号の割合が高くなり、ＧＣＡ３３６のゲイン制御によって、次第に、発振ループを信号が１周する間の利得（ループゲイン）が「１」となり、この状態で駆動振動片が安定発振する。   In such a drive circuit 310Z, oscillation starts in a state where the gain in the oscillation loop having the above configuration is larger than “1”. At this time, the input to the drive vibration piece is only noise, but this noise includes a wide frequency wave including the natural resonance frequency of the target drive vibration. Due to the frequency filter action of the driving vibration piece of the vibration piece 320, a signal including a lot of waves of the target natural resonance frequency is output, and this signal is converted into a voltage value by the current-voltage converter 330, and the AGC circuit 332 The oscillation amplitude in the oscillation loop is controlled by controlling the gain of the GCA 336 based on the voltage value. By repeating such an operation in the oscillation loop, the ratio of the signal of the target natural resonance frequency is increased. By the gain control of the GCA 336, a gain (loop gain) during which the signal gradually goes around the oscillation loop is gradually increased. In this state, the drive vibrating piece stably oscillates.

駆動振動片を励振させて安定発振状態になり、振動片３２０を所与の方向に回転させると、コリオリ力が振動片３２０に作用し、検出振動片が屈曲振動する。検出振動片には検出電極が設けられ、検出回路３５０Ｚは、２つの検出電極から互いに極性が異なる検出信号を交流増幅した後、駆動回路３１０Ｚからの参照信号を用いて同期検波して、センサー信号Ｖｏ＿Ｚとして出力する。   When the driving vibration piece is excited to enter a stable oscillation state and the vibration piece 320 is rotated in a given direction, the Coriolis force acts on the vibration piece 320, and the detection vibration piece is flexibly vibrated. The detection vibration piece is provided with a detection electrode, and the detection circuit 350Z carries out AC detection of detection signals having different polarities from the two detection electrodes, performs synchronous detection using a reference signal from the drive circuit 310Z, and outputs a sensor signal. Output as Vo_Z.

図１２に、図１０の電子機器２００のハードウェア構成例のブロック図を示す。図１２において、図１０と同様の部分には同一符号を付し、適宜説明を省略する。   FIG. 12 shows a block diagram of a hardware configuration example of the electronic device 200 of FIG. In FIG. 12, the same parts as those in FIG. 10 are denoted by the same reference numerals, and description thereof will be omitted as appropriate.

電子機器２００は、センサー回路２５０と、Ａ／Ｄ変換回路４３０と、表示部５５０と、クロック生成回路５１０と、ＣＰＵ等の処理部５２０と、メモリー５３０と、操作部５４０とを有する。電子機器２００を構成する各部は、バス（ＢＵＳ）によって相互に接続されている。図１０の演算処理回路４５０の機能は、例えばメモリー５３０に格納されたプログラムを読み込んで、該プログラムに対応した処理を実行する処理部５２０によって実現される。なお、Ａ／Ｄ変換回路４３０は、処理部５２０に内蔵されていてもよい。   The electronic device 200 includes a sensor circuit 250, an A / D conversion circuit 430, a display unit 550, a clock generation circuit 510, a processing unit 520 such as a CPU, a memory 530, and an operation unit 540. Each part which comprises the electronic device 200 is mutually connected by the bus | bath (BUS). The function of the arithmetic processing circuit 450 in FIG. 10 is realized by a processing unit 520 that reads a program stored in the memory 530 and executes processing corresponding to the program, for example. Note that the A / D conversion circuit 430 may be incorporated in the processing unit 520.

このような電子機器２００において、センサー回路２５０によって検出された測定対象の物理量に応じて生成されたセンサー信号に対して、Ａ／Ｄ変換回路４３０においてＡ／Ｄ変換処理を行う。処理部５２０は、メモリー５３０に記憶されたプログラムに従って、操作部５４０からの情報を用いて、Ａ／Ｄ変換処理後のデジタル信号に対して演算処理を行う。そして、処理部５２０は、その演算処理結果に対応して電子機器２００の各部を制御する制御信号を生成する一方、操作部５４０からの情報及び演算処理結果の少なくとも一方に基づいて表示データを生成して、例えばメモリー５３０に保存する。電子機器２００は、このメモリー５３０に保存された表示データに基づいて表示部５５０に画像を表示することができる。従って、電子機器２００では、センサー回路２５０からのセンサー信号に基づいて、表示部５５０に表示させる画像を変化させることができる。   In such an electronic device 200, the A / D conversion circuit 430 performs A / D conversion processing on the sensor signal generated according to the physical quantity to be measured detected by the sensor circuit 250. The processing unit 520 performs arithmetic processing on the digital signal after the A / D conversion processing using information from the operation unit 540 in accordance with a program stored in the memory 530. Then, the processing unit 520 generates a control signal for controlling each unit of the electronic device 200 according to the calculation processing result, and generates display data based on at least one of the information from the operation unit 540 and the calculation processing result. For example, it is stored in the memory 530. The electronic device 200 can display an image on the display unit 550 based on the display data stored in the memory 530. Therefore, in the electronic device 200, an image to be displayed on the display unit 550 can be changed based on the sensor signal from the sensor circuit 250.

図１３に、電子機器２００の処理例のフロー図を示す。例えば、図１２のメモリー５３０に図１３に示す処理手順を指示するプログラムが記憶されており、処理部５２０がメモリー５３０から読み込んだプログラムに対応した処理を実行することで、以下の処理をソフトウェア処理により実現できるようになっている。   FIG. 13 shows a flowchart of a processing example of the electronic device 200. For example, a program for instructing the processing procedure shown in FIG. 13 is stored in the memory 530 of FIG. 12, and the processing unit 520 executes processing corresponding to the program read from the memory 530, thereby performing the following processing as software processing. Can be realized.

まず、処理部５２０は、Ａ／Ｄ変換回路４３０によってセンサー回路２５０からの時分割多重信号をＡ／Ｄ変換したＡ／Ｄ変換データを受信する（ステップＳ１０）。その後、処理部５２０は、Ａ／Ｄ変換データから、各センサーのセンサー信号と静止時信号ＶＲＥＦとを分離する（ステップＳ１２）。そして、処理部５２０は、センサー３００Ｘからのセンサー信号Ｖｏ＿Ｘと静止時信号ＶＲＥＦとの差分ΔＸを求め（ステップＳ１４）、センサー３００Ｙからのセンサー信号Ｖｏ＿Ｙと静止時信号ＶＲＥＦとの差分ΔＹを求め（ステップＳ１６）、センサー３００Ｚからのセンサー信号Ｖｏ＿Ｚと静止時信号ＶＲＥＦとの差分ΔＺを求める（ステップＳ１８）。   First, the processing unit 520 receives A / D conversion data obtained by A / D converting the time division multiplexed signal from the sensor circuit 250 by the A / D conversion circuit 430 (step S10). Thereafter, the processing unit 520 separates the sensor signal of each sensor and the stationary signal VREF from the A / D conversion data (step S12). Then, the processing unit 520 obtains a difference ΔX between the sensor signal Vo_X from the sensor 300X and the stationary signal VREF (step S14), and obtains a difference ΔY between the sensor signal Vo_Y from the sensor 300Y and the stationary signal VREF (step S14). S16) A difference ΔZ between the sensor signal Vo_Z from the sensor 300Z and the stationary signal VREF is obtained (step S18).

続いて、処理部５２０は、ステップＳ１４、ステップＳ１６、ステップＳ１８で求められた差分ΔＸ、ΔＹ、ΔＺを用いて積分を行うことで、検出軸毎に角速度及び回転角度を算出し（ステップＳ２０）、該角速度又は回転角度に対応した制御信号を生成し（ステップＳ２２）、一連の処理を終了する（エンド）。これにより、電子機器２００は、Ｘ軸、Ｙ軸及びＺ軸を検出軸とするセンサー出力に応じて制御される。   Subsequently, the processing unit 520 calculates an angular velocity and a rotation angle for each detection axis by performing integration using the differences ΔX, ΔY, and ΔZ obtained in Step S14, Step S16, and Step S18 (Step S20). Then, a control signal corresponding to the angular velocity or the rotation angle is generated (step S22), and a series of processing is ended (end). Thereby, the electronic device 200 is controlled according to the sensor output having the X axis, the Y axis, and the Z axis as detection axes.

これにより、静止時信号ＶＲＥＦがすべてのセンサーにおいて基準となるため、センサー毎にセンサー信号の変動を補正する必要がない電子機器を提供できるようになる。しかも、本実施形態のＨＰＦを採用することで、例えば、カットオフ周波数を極端に低い周波数に設定する場合であっても、小型かつ高性能なＩＣを実現することができる。よって、このＨＰＦを搭載する電子機器２００は、小型で高性能な電子機器となる。   As a result, the stationary signal VREF is used as a reference for all the sensors, so that it is possible to provide an electronic device that does not require correction of variations in the sensor signal for each sensor. In addition, by adopting the HPF of the present embodiment, for example, even when the cutoff frequency is set to an extremely low frequency, a small and high performance IC can be realized. Therefore, the electronic device 200 on which the HPF is mounted is a small and high-performance electronic device.

以上、本発明に係るＳＣ回路を用いたＨＰＦ及び電子機器等を上記の実施形態の各構成例又はその変形例に基づいて説明したが、本発明は上記の実施形態の各構成例又はその変形例に限定されるものではなく、その要旨を逸脱しない範囲において種々の態様において実施することが可能であり、例えば次のような変形も可能である。   As described above, the HPF, the electronic device, and the like using the SC circuit according to the present invention have been described based on the respective configuration examples of the above-described embodiment or modifications thereof. The present invention is not limited to the examples, and can be implemented in various modes without departing from the gist thereof. For example, the following modifications are possible.

（１）上記の実施形態の各構成例又は変形例において示したスイッチ及びキャパシターの構成に本発明が限定されるものではない。例えば、スイッチの種類を入れ替えたり、素子の配置を若干、変更したりするといった回路構成の微調整は、適宜、なし得る。スイッチとして、ＭＯＳトランジスタスイッチを使用したり、他の種類のスイッチを使用したりすることも、適宜、なし得る。従って、このような変形例は、すべて本発明に含まれるものとする。   (1) The present invention is not limited to the configuration of the switch and the capacitor shown in each configuration example or modification of the above embodiment. For example, fine adjustment of the circuit configuration such as switching the type of switch or slightly changing the arrangement of elements can be made as appropriate. As a switch, a MOS transistor switch or another type of switch can be used as appropriate. Accordingly, all such modifications are included in the present invention.

（２）上記の実施形態の各構成例又は変形例では、ＳＣ回路を構成するスイッチのクロック周波数を高く、且つカットオフ周波数を低くする場合について説明したが、クロック周波数やカットオフ周波数にかかわらず適用することは可能である。   (2) In each configuration example or modification of the above-described embodiment, the case where the clock frequency of the switch configuring the SC circuit is increased and the cutoff frequency is decreased is described, but regardless of the clock frequency or the cutoff frequency. It is possible to apply.

（３）上記の実施形態の各構成例又は変形例では、２次のＨＰＦを例に説明したが、３以上の次数のＨＰＦに適用することができる。   (3) In each configuration example or modification of the above-described embodiment, the second-order HPF has been described as an example.

（４）上記の実施形態の各構成例又は変形例におけるＨＰＦが適用される電子機器は、図１０〜図１３で説明したものに限定されることなく、種々の電子機器に搭載できることはいうまでもない。   (4) The electronic device to which the HPF in each configuration example or modification of the above embodiment is applied is not limited to that described with reference to FIGS. 10 to 13, and can be mounted on various electronic devices. Nor.

１０，１０ａ，１０ｂ，１０ｃ，４００Ｘ，４００Ｙ，４００Ｚ…ＨＰＦ、
１００１…第１のＳＣ積分器、 １００２…第２のＳＣ積分器、
１００Ｍ−１…第（Ｍ−１）のＳＣ積分器、 １００Ｍ…第ＭのＳＣ積分器、
２００…電子機器、 ２５０…センサー回路、
３００Ｘ，３００Ｙ，３００Ｚ…センサー、 ３１０Ｚ…駆動回路、 ３２０…振動片、
３２２ａ，３２２ｂ…駆動電極、
３２４ａ，３２４ｂ，３２６ａ，３２６ｂ…検出電極、 ３３０…電流電圧変換器、
３３２…ＡＧＣ、 ３３４，３６８…ＢＰＦ、 ３３６…ＧＣＡ、
３３８…２値化回路、 ３５０Ｚ…検出回路、 ３６０…交流増幅回路、
３６２…第１の電流電圧変換器、 ３６４…第２の電流電圧変換器、
３６６…交流増幅器、 ３７０…同期検波回路、 ３７２…直流増幅器、
４１０Ｘ，４１０Ｙ，４１０Ｚ…ＬＰＦ、 ４２０…時分割多重回路、
４３０…Ａ／Ｄ変換回路、 ４５０…演算処理回路、 ５１０…クロック生成回路、
５２０…処理部、 ５３０…メモリー、 ５４０…操作部、 ５５０…表示部、
ＡＧＮＤ…アナログ接地電位、 Ｃ１…第１の入力キャパシター、
Ｃ２…第２の入力キャパシター、 Ｃ３…第３の入力キャパシター、
ＣＰ１，ＣＰ１ｂ…第１の入力キャパシター回路、
ＣＰ２…第２の入力キャパシター回路、 Ｃｒ１…第１の帰還キャパシター、
Ｃｒ２…第２の帰還キャパシター、 ＮＤ…帰還信号入力ノード、
ＯＰ１…第１のオペアンプ、 ＯＰ２…第２のオペアンプ、
ＳＷ１〜ＳＷ１０…第１のスイッチ〜第１０のスイッチ、 ＶＩＮ…入力信号、
ＶＯＵＴ…出力信号、 ＶＲＥＦ…静止時信号 10, 10a, 10b, 10c, 400X, 400Y, 400Z ... HPF,
100 1 ... 1st SC integrator, 100 2 ... 2nd SC integrator,
100 M-1 ... (M-1) th SC integrator, 100 M ... Mth SC integrator,
200 ... electronic equipment, 250 ... sensor circuit,
300X, 300Y, 300Z ... sensor, 310Z ... drive circuit, 320 ... vibration piece,
322a, 322b ... drive electrodes,
324a, 324b, 326a, 326b ... detection electrodes, 330 ... current-voltage converter,
332 ... AGC, 334, 368 ... BPF, 336 ... GCA,
338: binarization circuit, 350Z: detection circuit, 360: AC amplification circuit,
362 ... 1st current voltage converter, 364 ... 2nd current voltage converter,
366 ... AC amplifier, 370 ... Synchronous detection circuit, 372 ... DC amplifier,
410X, 410Y, 410Z ... LPF, 420 ... time division multiplexing circuit,
430 ... A / D conversion circuit, 450 ... arithmetic processing circuit, 510 ... clock generation circuit,
520 ... Processing unit, 530 ... Memory, 540 ... Operating unit, 550 ... Display unit,
AGND ... analog ground potential, C1 ... first input capacitor,
C2 ... second input capacitor, C3 ... third input capacitor,
CP1, CP1b, a first input capacitor circuit,
CP2 ... second input capacitor circuit, Cr1 ... first feedback capacitor,
Cr2 ... second feedback capacitor, ND ... feedback signal input node,
OP1 ... first operational amplifier, OP2 ... second operational amplifier,
SW1 to SW10 ... 1st switch to 10th switch, VIN ... input signal,
V OUT ... output signal, VREF ... stationary signal

Claims (13)

スイッチトキャパシター回路を用いたＭ（Ｍは２以上の整数）次のハイパスフィルターであって、
第１の入力端、第２の入力端及び出力端を備える第１のオペアンプと、第１の入力キャパシターとを有する第１のスイッチトキャパシター積分器を含み、
前記第１の入力端に、前記ハイパスフィルターの入力信号が供給され、
前記第２の入力端に、前記出力端から帰還された帰還信号が前記第１の入力キャパシターを介して供給され、
前記出力端から前記ハイパスフィルターの出力信号が出力されることを特徴とするスイッチトキャパシター回路を用いたハイパスフィルター。 A high-pass filter of M (M is an integer of 2 or more) order using a switched capacitor circuit,
A first switched capacitor integrator having a first operational amplifier having a first input end, a second input end and an output end; and a first input capacitor;
An input signal of the high pass filter is supplied to the first input end,
A feedback signal fed back from the output terminal is supplied to the second input terminal via the first input capacitor,
A high-pass filter using a switched capacitor circuit, wherein an output signal of the high-pass filter is output from the output terminal. 請求項１において、
前記第１の入力キャパシターは、
前記帰還信号が入力される帰還信号入力ノードと前記第２の入力端との間に挿入可能に設けられ、
所与の第１の期間において、前記第１の入力キャパシターを介して前記第２の入力端が前記第１の入力端と接続されることを特徴とするスイッチトキャパシター回路を用いたハイパスフィルター。 In claim 1,
The first input capacitor is:
Provided between the feedback signal input node to which the feedback signal is input and the second input terminal so as to be insertable,
A high-pass filter using a switched capacitor circuit, wherein the second input terminal is connected to the first input terminal via the first input capacitor in a given first period. 請求項２において、
所与の第２の期間において、前記第１の入力キャパシターを介して前記帰還信号入力ノードが前記第２の入力端と電気的に接続されることを特徴とするスイッチトキャパシター回路を用いたハイパスフィルター。 In claim 2,
A high-pass filter using a switched capacitor circuit, wherein the feedback signal input node is electrically connected to the second input terminal via the first input capacitor in a given second period. . 請求項３において、
前記第１のスイッチトキャパシター積分器は、
前記第２の入力端と前記出力端との間に挿入される第１の帰還キャパシターと、
前記帰還信号入力ノードと前記第１の入力キャパシターの一端との間に設けられる第１のスイッチと、
前記第１の入力キャパシターの一端と前記第１の入力端との間に設けられる第２のスイッチと、
前記第１の入力キャパシターの他端と前記第２の入力端との間に設けられる第３のスイッチと、
前記第１の入力キャパシターの他端と基準電位との間に設けられる第４のスイッチとを含むことを特徴とするスイッチトキャパシター回路を用いたハイパスフィルター。 In claim 3,
The first switched capacitor integrator is:
A first feedback capacitor inserted between the second input end and the output end;
A first switch provided between the feedback signal input node and one end of the first input capacitor;
A second switch provided between one end of the first input capacitor and the first input end;
A third switch provided between the other end of the first input capacitor and the second input end;
A high-pass filter using a switched capacitor circuit, comprising: a fourth switch provided between the other end of the first input capacitor and a reference potential. 請求項１において、
前記第１の入力キャパシターは、
前記帰還信号が入力される帰還信号入力ノードと前記第２の入力端との間に挿入可能に設けられ、
所与の第１の期間において、前記第１の入力キャパシターを介して前記第２の入力端が基準電位と接続され、
所与の第２の期間において、前記第１の入力キャパシターを介して前記帰還信号入力ノードが前記第２の入力端と電気的に接続されることを特徴とするスイッチトキャパシター回路を用いたハイパスフィルター。 In claim 1,
The first input capacitor is:
Provided between the feedback signal input node to which the feedback signal is input and the second input terminal so as to be insertable,
In a given first period, the second input terminal is connected to a reference potential via the first input capacitor;
A high-pass filter using a switched capacitor circuit, wherein the feedback signal input node is electrically connected to the second input terminal via the first input capacitor in a given second period. . 請求項５において、
前記第１のスイッチトキャパシター積分器は、
前記第２の入力端と前記出力端との間に挿入される第１の帰還キャパシターと、
前記帰還信号入力ノードと前記第１の入力キャパシターの一端との間に設けられる第１のスイッチと、
前記第１の入力キャパシターの一端と前記基準電位との間に設けられる第２のスイッチと、
前記第１の入力キャパシターの他端と前記第２の入力端との間に設けられる第３のスイッチと、
前記第１の入力キャパシターの他端と前記基準電位との間に設けられる第４のスイッチとを含むことを特徴とするスイッチトキャパシター回路を用いたハイパスフィルター。 In claim 5,
The first switched capacitor integrator is:
A first feedback capacitor inserted between the second input end and the output end;
A first switch provided between the feedback signal input node and one end of the first input capacitor;
A second switch provided between one end of the first input capacitor and the reference potential;
A third switch provided between the other end of the first input capacitor and the second input end;
A high-pass filter using a switched capacitor circuit, comprising: a fourth switch provided between the other end of the first input capacitor and the reference potential. 請求項５又は６において、
前記出力端と前記帰還信号入力ノードとの間に挿入される第２のスイッチトキャパシター積分器を含むことを特徴とするスイッチトキャパシター回路を用いたハイパスフィルター。 In claim 5 or 6,
A high-pass filter using a switched capacitor circuit, comprising: a second switched capacitor integrator inserted between the output terminal and the feedback signal input node. 請求項７において、
前記第２のスイッチトキャパシター積分器は、
その出力端が前記帰還信号入力ノードに接続される第２のオペアンプと、
前記第２のオペアンプの仮想接地端と前記第２のオペアンプの出力端との間に挿入される第２の帰還キャパシターと、
第２の入力キャパシターと、
前記第１のオペアンプの出力端と前記第２のオペアンプの仮想接地端との間に挿入される第３の入力キャパシターと、
前記第２のオペアンプの仮想接地端と前記第２の入力キャパシターの一端との間に設けられる第５のスイッチと、
前記第２の入力キャパシターの一端と前記基準電位との間に設けられる第６のスイッチと、
前記第２の入力キャパシターの他端と前記第１のオペアンプの出力端との間に設けられる第７のスイッチと、
前記第２の入力キャパシターの他端と基準電位との間に設けられる第８のスイッチとを含むことを特徴とするスイッチトキャパシター回路を用いたハイパスフィルター。 In claim 7,
The second switched capacitor integrator is:
A second operational amplifier whose output is connected to the feedback signal input node;
A second feedback capacitor inserted between a virtual ground terminal of the second operational amplifier and an output terminal of the second operational amplifier;
A second input capacitor;
A third input capacitor inserted between the output terminal of the first operational amplifier and the virtual ground terminal of the second operational amplifier;
A fifth switch provided between a virtual ground terminal of the second operational amplifier and one end of the second input capacitor;
A sixth switch provided between one end of the second input capacitor and the reference potential;
A seventh switch provided between the other end of the second input capacitor and an output end of the first operational amplifier;
A high-pass filter using a switched capacitor circuit, comprising: an eighth switch provided between the other end of the second input capacitor and a reference potential. 請求項８において、
前記第２のスイッチ、前記第３のスイッチ、第５のスイッチ及び前記第７のスイッチの各々は、第１のクロックによってスイッチ制御され、
前記第１のスイッチ、前記第４のスイッチ、前記第６のスイッチ及び前記第８のスイッチの各々は、前記第１のクロックとは逆相の第２のクロックによってスイッチ制御されることを特徴とするスイッチトキャパシター回路を用いたハイパスフィルター。 In claim 8,
Each of the second switch, the third switch, the fifth switch, and the seventh switch is switch-controlled by a first clock,
Each of the first switch, the fourth switch, the sixth switch, and the eighth switch is switch-controlled by a second clock having a phase opposite to that of the first clock. High-pass filter using a switched capacitor circuit. 請求項１乃至９のいずれかにおいて、
前記第１の入力端と前記基準電位との間に設けられた第９のスイッチを含むことを特徴とするスイッチトキャパシター回路を用いたハイパスフィルター。 In any of claims 1 to 9,
A high-pass filter using a switched capacitor circuit, comprising a ninth switch provided between the first input terminal and the reference potential. センサーと、
前記センサーの出力信号に対してハイパスフィルター処理を行う請求項１乃至１０のいずれか記載のスイッチトキャパシター回路を用いたハイパスフィルターとを含むことを特徴とする電子機器。 A sensor,
An electronic apparatus comprising: a high-pass filter using a switched capacitor circuit according to claim 1, which performs high-pass filter processing on an output signal of the sensor. センサーと、
請求項４乃至９のいずれか記載のスイッチトキャパシター回路を用いたハイパスフィルターとを含み、
前記センサーを構成する回路の接地電位が、前記基準電位と同電位であり、該基準電位を基準に前記センサーからのセンサー信号に基づいて処理を行うことを特徴とする電子機器。 A sensor,
A high-pass filter using the switched capacitor circuit according to any one of claims 4 to 9,
An electronic apparatus, wherein a ground potential of a circuit constituting the sensor is the same as the reference potential, and processing is performed based on a sensor signal from the sensor based on the reference potential. 複数のセンサーと、
前記複数のセンサーの各々に対応して設けられた請求項４乃至９のいずれか記載のスイッチトキャパシター回路を用いた複数のハイパスフィルターとを含み、
前記複数のセンサーのうち１つのセンサーを構成する回路の接地電位が、前記複数のハイパスフィルターの基準電位と同電位であり、該基準電位を基準に前記複数のセンサーからのセンサー信号に基づいて処理を行うことを特徴とする電子機器。 Multiple sensors,
A plurality of high-pass filters using the switched capacitor circuit according to any one of claims 4 to 9 provided corresponding to each of the plurality of sensors;
A ground potential of a circuit constituting one sensor of the plurality of sensors is the same as a reference potential of the plurality of high-pass filters, and processing is performed based on sensor signals from the plurality of sensors based on the reference potential. An electronic device characterized by
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* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US9432049B2 (en) 2015-01-07 2016-08-30 Asahi Kasei Microdevices Corporation Incremental delta-sigma A/D modulator and A/D converter

Citations (10)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS61267406A (en) * 1985-05-21 1986-11-27 Sony Corp Switched capacitor filter
JPS6251312A (en) * 1985-08-30 1987-03-06 Asahi Micro Syst Kk Dual second order type switched capacitor filter
JPS6390910A (en) * 1986-10-06 1988-04-21 Seiko Epson Corp Semiconductor integrated circuit
JPH06252704A (en) * 1993-02-26 1994-09-09 Kobe Steel Ltd Active filter
US5736896A (en) * 1994-10-21 1998-04-07 Nippondenso Co., Ltd. Signal processing circuit
JPH10256873A (en) * 1997-03-14 1998-09-25 Yozan:Kk Filter circuit
JP2005292117A (en) * 2004-03-12 2005-10-20 Matsushita Electric Works Ltd Gyro sensor, and sensor unit using same
JP2006038788A (en) * 2004-07-30 2006-02-09 Epson Toyocom Corp Twin tuning fork type oscillating gyrosensor
JP2006313385A (en) * 1996-12-12 2006-11-16 Nikon Corp Vibration detector
JP2009200809A (en) * 2008-02-21 2009-09-03 Seiko Epson Corp Integrated circuit device, and electronic device

Patent Citations (10)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS61267406A (en) * 1985-05-21 1986-11-27 Sony Corp Switched capacitor filter
JPS6251312A (en) * 1985-08-30 1987-03-06 Asahi Micro Syst Kk Dual second order type switched capacitor filter
JPS6390910A (en) * 1986-10-06 1988-04-21 Seiko Epson Corp Semiconductor integrated circuit
JPH06252704A (en) * 1993-02-26 1994-09-09 Kobe Steel Ltd Active filter
US5736896A (en) * 1994-10-21 1998-04-07 Nippondenso Co., Ltd. Signal processing circuit
JP2006313385A (en) * 1996-12-12 2006-11-16 Nikon Corp Vibration detector
JPH10256873A (en) * 1997-03-14 1998-09-25 Yozan:Kk Filter circuit
JP2005292117A (en) * 2004-03-12 2005-10-20 Matsushita Electric Works Ltd Gyro sensor, and sensor unit using same
JP2006038788A (en) * 2004-07-30 2006-02-09 Epson Toyocom Corp Twin tuning fork type oscillating gyrosensor
JP2009200809A (en) * 2008-02-21 2009-09-03 Seiko Epson Corp Integrated circuit device, and electronic device

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US9432049B2 (en) 2015-01-07 2016-08-30 Asahi Kasei Microdevices Corporation Incremental delta-sigma A/D modulator and A/D converter

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