JP2011138401A - プロセッサシステム、プロセッサシステムの制御方法、及び制御回路 - Google Patents
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Abstract
【解決手段】CPUが接続されたメインバスと、マスタからの制御命令に従って処理を実行するペリフェラル回路との間に、仮想化ペリフェラルコントローラを設け、仮想化ペリフェラルコントローラが、制御命令に係る調停処理を行い、その結果に応じて制御命令を周辺回路に発行するか又は命令バッファに保持するかを制御するようにして、ソフトウェア制御によるペリフェラル回路の制御を仮想化ペリフェラルコントローラによって代行し、CPUの負荷を低減する。
【選択図】図1
Description
(第1の実施形態)
本発明の第1の実施形態について説明する。
図2は、第1の実施形態におけるプロセッサシステムの基本動作の一例を示すフローチャートである。なお、図2に示す基本動作は、仮想化ペリフェラルコントローラが制御部及び命令バッファを少なくとも有していれば実行可能である。以下、一例として処理要求がなされるペリフェラル回路を、ペリフェラル回路30として説明する。
次に、本発明の第2の実施形態について説明する。
本発明の諸態様を付記として以下に示す。
第1のバスに接続されたCPUと、
前記CPUを含む複数のマスタから発行された制御命令に従って処理を実行する周辺回路と、
前記第1のバスと前記周辺回路との間に設けられ、前記第1のバス及び前記周辺回路に異なるインターフェースで接続された制御回路とを備え、
前記制御回路は、
前記マスタから発行された制御命令を保持するための命令バッファと、
前記制御命令に係る調停処理を行い、処理結果に応じて前記制御命令を前記周辺回路に発行するか又は前記命令バッファに保持するかを制御する制御部とを有することを特徴とするプロセッサシステム。
(付記2)
前記制御回路は、
前記周辺回路に制御命令を発行してからの経過時間を計測するタイマ部と、
タイムアウト時間を設定するレジスタとを有し、
前記タイマ部により計測された制御命令発行からの経過時間が、前記レジスタに設定された前記タイムアウト時間を越えた場合に、前記周辺回路のタイムアウトを検出することを特徴とする付記1記載のプロセッサシステム。
(付記3)
前記制御回路は、
前記周辺回路の内部レジスタに対応するミラーレジスタを有し、
前記周辺回路のタイムアウトを検出した場合には、前記周辺回路の内部レジスタが保持している情報を前記ミラーレジスタに退避し、前記周辺回路の再起動を行うことを特徴とする付記2記載のプロセッサシステム。
(付記4)
前記制御回路は、
許容する前記周辺回路の再起動の回数の上限値を設定するレジスタを有し、
前記周辺回路を再起動した回数が、前記レジスタに設定された上限値を越えた場合には、前記マスタに通知を行うことを特徴とする付記3記載のプロセッサシステム。
(付記5)
前記制御回路は、前記制御命令を受けたことの応答として当該制御命令を発行したマスタに受領通知を返すことを特徴とする付記1〜4の何れか1項に記載のプロセッサシステム。
(付記6)
前記制御回路は、
前記周辺回路の内部レジスタに対応するミラーレジスタと、
前記制御命令の優先度を設定するレジスタとを有し、
前記周辺回路が制御命令に従って処理を実行しているときに新たに発行された制御命令を受けた場合には、実行している処理の制御命令の優先度と新たに発行された制御命令の優先度とを比較し、新たに発行された制御命令の優先度が実行している処理の制御命令の優先度より高ければ、前記周辺回路の内部レジスタが保持している情報を前記ミラーレジスタに退避し、新たに発行された制御命令を前記周辺回路に発行することを特徴とする付記1〜5の何れか1項に記載のプロセッサシステム。
(付記7)
前記制御回路は、
各マスタに対応して前記周辺回路を初期化する初期化命令を格納するレジスタを有し、
前記周辺回路に発行する制御命令のマスタが変更される毎に、前記レジスタに格納された前記マスタに対応する初期化命令を、前記周辺回路への前記制御命令の発行前に、前記周辺回路に発行することを特徴とする付記1〜6の何れか1項に記載のプロセッサシステム。
(付記8)
複数の前記周辺回路と複数の前記制御回路とが搭載されているとともに、前記第1のバスに接続された第1のメモリと、前記第1のバスとは異なる第2のバスを介して複数の前記制御回路と接続された第2のメモリとをさらに備え、
複数の前記周辺回路による逐次処理を実行させる制御命令が前記マスタから発行されると、前記逐次処理における各処理を行う前記周辺回路のうち、前記逐次処理における最後の処理を行う前記周辺回路を除く各周辺回路に対応する前記制御回路は、当該周辺回路の処理結果を次の処理を行う前記周辺回路に提供するために前記第2のバスを介して前記第2のメモリに格納し、前記逐次処理における最後の処理を行う前記周辺回路に対応する前記制御回路は、当該周辺回路の処理結果を前記第1のバスを介して前記第1のメモリに格納することを特徴とする付記1〜7の何れか1項に記載のプロセッサシステム。
(付記9)
第1のバスに接続されたCPUと、
前記第1のバスに接続された第1のメモリと、
前記CPUを含む複数のマスタから発行された制御命令に従って処理を実行する複数の周辺回路と、
前記第1のバスと前記周辺回路との間に設けられ、前記第1のバス及び前記周辺回路に異なるインターフェースで接続された複数の制御回路と、
前記第1のバスとは異なる第2のバスを介して複数の前記制御回路と接続された第2のメモリとを備えることを特徴とするプロセッサシステム。
(付記10)
複数の前記周辺回路による逐次処理を実行させる制御命令が前記マスタから発行されると、前記逐次処理における各処理を行う前記周辺回路のうち、前記逐次処理における最後の処理を行う前記周辺回路を除く各周辺回路に対応する前記制御回路は、当該周辺回路の処理結果を次の処理を行う前記周辺回路に提供するために前記第2のバスを介して前記第2のメモリに格納し、前記逐次処理における最後の処理を行う前記周辺回路に対応する前記制御回路は、当該周辺回路の処理結果を前記第1のバスを介して前記第1のメモリに格納することを特徴とする付記9記載のプロセッサシステム。
(付記11)
前記制御回路は、前記第2のメモリへの書き込み速度及び前記第2のメモリからの読み出し速度が制御可能であることを特徴とする付記9又は10記載のプロセッサシステム。
(付記12)
第1のバスに接続されたCPUと、前記CPUを含む複数のマスタから発行された制御命令に従って処理を実行する周辺回路と、前記第1のバス及び前記周辺回路に異なるインターフェースで接続された制御回路とを備えるプロセッサシステムの制御方法であって、
前記制御回路が、前記マスタから発行された制御命令に係る調停処理を行い、処理結果に応じて前記制御命令を前記周辺回路に発行するか又は前記制御命令を保持するための命令バッファに保持するかを制御することを特徴とするプロセッサシステムの制御方法。
(付記13)
第1のバスに接続されたCPUと、前記第1のバスに接続された第1のメモリと、前記CPUを含む複数のマスタから発行された制御命令に従って処理を実行する複数の周辺回路と、前記第1のバス及び前記周辺回路に異なるインターフェースで接続された複数の制御回路と、前記第1のバスとは異なる第2のバスを介して複数の前記制御回路と接続された第2のメモリとを備えるプロセッサシステムの制御方法であって、
複数の前記周辺回路による逐次処理を実行させる制御命令が前記マスタから発行されると、前記逐次処理における各処理を行う前記周辺回路のうち、前記逐次処理における最後の処理を行う前記周辺回路を除く各周辺回路に対応する前記制御回路は、当該周辺回路の処理結果を次の処理を行う前記周辺回路に提供するために前記第2のバスを介して前記第2のメモリに格納し、前記逐次処理における最後の処理を行う前記周辺回路に対応する前記制御回路は、当該周辺回路の処理結果を前記第1のバスを介して前記第1のメモリに格納することを特徴とするプロセッサシステムの制御方法。
(付記14)
CPUが接続された第1のバス及び制御命令に従って処理を実行する周辺回路に異なるインターフェースで接続された制御回路であって、
前記CPUを含む複数のマスタから発行された前記制御命令を保持するための命令バッファと、
前記制御命令に係る調停処理を行い、処理結果に応じて前記制御命令を前記周辺回路に発行するか又は前記命令バッファに保持するかを制御する制御部とを備えることを特徴とする制御回路。
20 メインメモリ
30、50 ペリフェラル回路
31、51 実レジスタ
40、60 仮想化ペリフェラルコントローラ
41 制御部
42 命令バッファ
43 タイマ
44 ミラーレジスタ
45 制御レジスタ
46、61 リーダ/ライタ
70 ソフトウェア
80 データメモリ
MBUS メインバス
IBUS 内部バス
Claims (7)
- 第1のバスに接続されたCPUと、
前記CPUを含む複数のマスタから発行された制御命令に従って処理を実行する周辺回路と、
前記第1のバスと前記周辺回路との間に設けられ、前記第1のバス及び前記周辺回路に異なるインターフェースで接続された制御回路とを備え、
前記制御回路は、
前記マスタから発行された制御命令を保持するための命令バッファと、
前記制御命令に係る調停処理を行い、処理結果に応じて前記制御命令を前記周辺回路に発行するか又は前記命令バッファに保持するかを制御する制御部とを有することを特徴とするプロセッサシステム。 - 前記制御回路は、
前記周辺回路に制御命令を発行してからの経過時間を計測するタイマ部と、
タイムアウト時間を設定するレジスタとを有し、
前記タイマ部により計測された制御命令発行からの経過時間が、前記レジスタに設定された前記タイムアウト時間を越えた場合に、前記周辺回路のタイムアウトを検出することを特徴とする請求項1記載のプロセッサシステム。 - 前記制御回路は、
前記周辺回路の内部レジスタに対応するミラーレジスタと、
前記制御命令の優先度を設定するレジスタとを有し、
前記周辺回路が制御命令に従って処理を実行しているときに新たに発行された制御命令を受けた場合には、実行している処理の制御命令の優先度と新たに発行された制御命令の優先度とを比較し、新たに発行された制御命令の優先度が実行している処理の制御命令の優先度より高ければ、前記周辺回路の内部レジスタが保持している情報を前記ミラーレジスタに退避し、新たに発行された制御命令を前記周辺回路に発行することを特徴とする請求項1又は2記載のプロセッサシステム。 - 複数の前記周辺回路と複数の前記制御回路とが搭載されているとともに、前記第1のバスに接続された第1のメモリと、前記第1のバスとは異なる第2のバスを介して複数の前記制御回路と接続された第2のメモリとをさらに備え、
複数の前記周辺回路による逐次処理を実行させる制御命令が前記マスタから発行されると、前記逐次処理における各処理を行う前記周辺回路のうち、前記逐次処理における最後の処理を行う前記周辺回路を除く各周辺回路に対応する前記制御回路は、当該周辺回路の処理結果を次の処理を行う前記周辺回路に提供するために前記第2のバスを介して前記第2のメモリに格納し、前記逐次処理における最後の処理を行う前記周辺回路に対応する前記制御回路は、当該周辺回路の処理結果を前記第1のバスを介して前記第1のメモリに格納することを特徴とする請求項1〜3の何れか1項に記載のプロセッサシステム。 - 第1のバスに接続されたCPUと、
前記第1のバスに接続された第1のメモリと、
前記CPUを含む複数のマスタから発行された制御命令に従って処理を実行する複数の周辺回路と、
前記第1のバスと前記周辺回路との間に設けられ、前記第1のバス及び前記周辺回路に異なるインターフェースで接続された複数の制御回路と、
前記第1のバスとは異なる第2のバスを介して複数の前記制御回路と接続された第2のメモリとを備えることを特徴とするプロセッサシステム。 - 第1のバスに接続されたCPUと、前記CPUを含む複数のマスタから発行された制御命令に従って処理を実行する周辺回路と、前記第1のバス及び前記周辺回路に異なるインターフェースで接続された制御回路とを備えるプロセッサシステムの制御方法であって、
前記制御回路が、前記マスタから発行された制御命令に係る調停処理を行い、処理結果に応じて前記制御命令を前記周辺回路に発行するか又は前記制御命令を保持するための命令バッファに保持するかを制御することを特徴とするプロセッサシステムの制御方法。 - CPUが接続された第1のバス及び制御命令に従って処理を実行する周辺回路に異なるインターフェースで接続された制御回路であって、
前記CPUを含む複数のマスタから発行された前記制御命令を保持するための命令バッファと、
前記制御命令に係る調停処理を行い、処理結果に応じて前記制御命令を前記周辺回路に発行するか又は前記命令バッファに保持するかを制御する制御部とを備えることを特徴とする制御回路。
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- 2009-12-28 JP JP2009298863A patent/JP2011138401A/ja active Pending
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