JP2011114336A - Ｉｉｉ−ｖ族チャネルとｉｖ族ソース−ドレインとを有する半導体デバイス、及びその製造方法 - Google Patents

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Abstract

【課題】ＩＩＩ−Ｖ族チャネルとＩＶ族ソース−ドレインとを有する半導体デバイス及びその製造方法を提供する。
【解決手段】ＩＩＩ−Ｖ族材料のエネルギーレベルの密度とドーピング濃度をＩＩＩ−Ｖ族材料とＩＶ族材料のヘテロエピタキシと素子の構造設計によって高める。本発明の方法は、基板１００上にダミーゲート材料層を堆積し、フォトリソグラフィでダミーゲート材料層にダミーゲートを区画することと、ダミーゲートをマスクとして使用し、セルフアライン型イオン注入によってドーピングを行い、高温で活性化を行い、ソース−ドレイン１０８を形成することと、ダミーゲートを除去することと、ソース−ドレインのペアの間の基板にエッチングで凹陥部を形成することと、凹陥部にエピタキシャル法によりチャネル含有スタック素子１１２を形成することと、チャネル含有スタック素子上にゲート１２０を形成することと、を含む。
【選択図】図１１

Description

本発明はＩＩＩ−Ｖ族チャネルとＩＶ族ソース−ドレインとを有する半導体デバイス、及びＩＩＩ−Ｖ族チャネルとＩＶ族ソース−ドレインとを有する半導体デバイスの製造方法に関する。本発明の方法はＩＩＩ−Ｖ族チャネルをＩＶ族基板上にエピタキシャル法で形成する、またはＩＶ族ソース−ドレインをＩＩＩ−Ｖ族素子構造上にエピタキシャル法で形成する方法である。
一般に、酸化シリコンからなる極薄ゲート誘電体を備える金属酸化物半導体電界効果トランジスタ（ＭＯＳＦＥＴ）は、許容不能なゲートリーク電流を受けることがあるため、ゲート誘電体を酸化シリコンの代わりに高誘電率の誘電材料で形成し、ゲートリーク電流を低減することが行われる。ここでいう高誘電率とは１０を超える誘電率を指す。
しかしながら、高誘電率ゲート誘電体は多結晶シリコンと相容れないことがあり、高誘電率ゲート誘電体を含むデバイスにおいては金属ゲート電極を使用することが望ましい場合がある。金属ゲートを備えたＣＭＯＳデバイスが作られたとき、ＮＭＯＳとＰＭＯＳとをそれぞれ異なる材料で作ることが可能である。異なる材料でゲートを作製するには置換ゲート工程を使用することができる。この工程では、１ペアのスペーサで挟まれた第１多結晶シリコン層が選択的に除去されて、第２多結晶シリコン層として形成し、これらのスペーサの間に溝が形成される。この溝には第１金属が充填される。そして第２多結晶シリコン層が除去され、第１金属と異なる第２金属で置換される。
特許文献１は、置換金属ゲート電極の形成方法を開示している。ダミー誘電層と犠牲層がシリコン基板１０上に順に形成される。前記ダミー誘電層と前記犠牲膜はパターニングされて、パターニングされた犠牲膜をマスクとして使い、イオン注入によって浅いソースドレイン領域１４が形成される。サイドウォールスペーサ１７、１６が前記犠牲層１８の対向する側上に順に形成される。再度イオン注入を行い、深いソースドレイン領域１２が形成される。このできた構造体上に誘電層２０が堆積され、前記パターニングされた犠牲層上の前記誘電層２０は化学機械研磨（ＣＭＰ）で除去される。前記犠牲膜が除去されて、前記サイドウォールスペーサ１６、１７の間にあるホールが形成される。サイドウォールスペーサ２４が前記ホールに形成される。前記ダミー誘電層はウェットエッチングによって除去される。図１に示すように、シリコン基板１０のサイドウォールスペーサ２４の間の開口によって露出した部分は、ドライエッチングによってエッチングされて、チャネル部として溝２６が形成される。図２に示すように、シリコンゲルマニウム、ゲルマニウム、ＩｎＳｂ、また炭素ドープシリコンのようなエピタキシャル材料２８が、浅いソースドレイン領域１４の上表面のレベルまで前記溝２６の一部に充填される。図３に示すように、前記サイドウォールスペーサ２４が除去される。Ｕ字形の高誘電率誘電層３２が形成される。ｎ型金属層３０が前記絶縁層３２上に形成される。
米国特許出願公開第２００６／００４６３９９Ａ１号明細書
上述の方法において、前記溝２６は、基板内に形成され、単一のエピタキシャル膜の堆積によってエピタキシャル材料がキャリアチャネルとして充填される（即ち、前記エピタキシャル材料２８は構造設計のない単一の層である）。このため、製造されたデバイスの電気的特性はエピタキシャル接合の品質によって影響をうけやすく、キャリアを効率的に閉じ込めることができない。また、上述の方法において、前記溝２６は、深いソースドレイン領域１２の深さと同じ深さに配置されている。しかしながら、ヘテロ材料をエピタキシャル成長により積み重ねることには、ヘテロ材料の欠陥が上向きにチャネル部の表面に延びて、電気的特性の低下を招くことがある。このため、このような配置は最適ではない。
論理電子デバイスとするためにＩＩＩ−Ｖ族材料がシリコン基板に組み込まれていることはデバイスの電気的特性を効果的に高めることができるが、素子のサイズが２２ｎｍ以下に微細化されると、ＩＩＩ−Ｖ族材料を使用する電界効果トランジスタはエネルギーレベルの密度とドーピング濃度の不十分という問題に直面する。
上述の問題を解決するため、本発明はチャネル部の深さと構造を考慮に入れた設計のデバイスのコンセプトを提示する。
本発明の一つの態様によれば、ＩＩＩ−Ｖ族チャネルとＩＶ族ソース−ドレインとを有する半導体デバイスは、Ｓｉ基板、Ｇｅ基板、上面に成長されたＳｉＸＧｅ１−Ｘ（ｘ＝０〜１）またはＧａＮまたはシリコンゲルマニウムカーバイドを備えたＳｉ基板、上面に成長されたＳｉＸＧｅ１−Ｘ（ｘ＝０〜１）またはＧａＮまたはシリコンゲルマニウムカーバイドを備えたＧｅ基板、及び上面に成長されたＳｉＸＧｅ１−Ｘ（ｘ＝０〜１）またはＧａＮまたはシリコンゲルマニウムカーバイドを備えたダイヤモンド基板からなる群から選択される一つの基板と、前記基板の特定の部分をイオン注入によってドーピングして形成されたソース−ドレインと、前記ソース−ドレインのペアの間の基板に凹陥部を形成し、前記凹陥部をエピタキシャル法によりＩＩＩ−Ｖ族材料で充填することによって前記ソース−ドレインに接続させて形成されたチャネル含有スタック素子と、前記チャネル含有スタック素子上に形成されたゲートと、を含む。
本発明の他の態様によれば、ＩＩＩ−Ｖ族キャリアチャネルとＩＶ族ソース−ドレインとを２つの異なるエピタキシャル法によって組み合わせる。
１つはＩＩＩ−Ｖ族エピタキシャル法であり、まずＩＶ族ソース−ドレインが形成され、ＩＩＩ−Ｖ族チャネルがスタックされる。具体的に、Ｓｉ基板、Ｇｅ基板、上面に成長されたＳｉＸＧｅ１−Ｘ（ｘ＝０〜１）またはＧａＮまたはシリコンゲルマニウムカーバイドを備えたＳｉ基板、上面に成長されたＳｉＸＧｅ１−Ｘ（ｘ＝０〜１）またはＧａＮまたはシリコンゲルマニウムカーバイドを備えたＧｅ基板、及び上面に成長されたＳｉＸＧｅ１−Ｘ（ｘ＝０〜１）またはＧａＮまたはシリコンゲルマニウムカーバイドを備えたダイヤモンド基板からなる群から選択される一つの基板を用意することと、前記基板上にダミーゲート材料層を堆積し、フォトリソグラフィで前記ダミーゲート材料層にダミーゲートを区画することと、前記ダミーゲートをマスクとして使用して前記基板の露出された領域をセルフアライン型イオン注入によってドーピングし、高温で活性化させ、ソース−ドレインを形成することと、前記ダミーゲートを除去することと、前記基板の前記ソース−ドレインのペアの間に、後続のエピタキシャル法でチャネル含有スタック素子を形成するための必要な深さを有する凹陥部を、エッチングで形成することと、前記凹陥部にＩＩＩ−Ｖ族材料でエピタキシャル法により前記チャネル含有スタック素子を形成することと、前記チャネル含有スタック素子上にゲートを形成することと、を含むＩＩＩ−Ｖ族エピタキシャル法である。
もう１つはＩＶ族エピタキシャル法であり、まずＩＩＩ−Ｖ族チャネルがスタックされ、ＩＶ族ソース−ドレインが形成される。具体的に、ＩＩＩ−Ｖ族基板またはＧａＮが成長されたＳｉ基板を用意することと、後続のエピタキシャル法でチャネル含有スタック素子を形成するための必要な深さを有する凹陥部を前記基板にエッチングで形成することと、ＩＩＩ−Ｖ族材料でエピタキシャル法により前記凹陥部に前記チャネル含有スタック素子を形成することと、前記基板上にダミーゲート材料層を堆積し、フォトリソグラフィで前記ダミーゲート材料層にダミーゲートを区画することと、前記ダミーゲートをマスクとして使用し、前記基板上にソース−ドレイン凹陥部を形成することと、前記ダミーゲートをマスクとして使用し、選択的ヘテロエピタキシャル法によって前記ソース−ドレイン凹陥部にＩＶ族材料を充填することと、前記ＩＶ族材料をセルフアライン型イオン注入によってドーピングし、高温で活性化させ、ソース−ドレインを形成することと、前記ダミーゲートを除去することと、前記チャネル含有スタック素子上にゲートを形成することと、を含む。
さらに、前記基板は、結晶面方位が（１００）、（１１０）、または（１１１）であり、オフカット角が２、４、または６度である。
また、前記ダミーゲート材料層は、絶縁材料からなる単一層または複数の絶縁材料からなるスタック層であって、その材料は酸化シリコン、シリコン酸窒化物、アルミニウム酸窒化物、またはハフニウム酸窒化物などが挙げられる。
さらに、前記ソース−ドレインはドープされたＳｉＸＧｅ１−Ｘ（ｘ＝０〜１）またはシリコンゲルマニウムカーバイドからなる。
また、前記チャネル含有スタック素子は金属酸化物半導体構造、量子井戸構造、または二次元電子ガス構造を有し、そのうち前記金属酸化物半導体構造は金属層と、高誘電率誘電層と、ＩＩＩ−Ｖ族チャネル層とからなり、前記量子井戸構造は大エネルギーギャップ材料層と、チャネルとして小エネルギーギャップ材料層と、大エネルギーギャップ材料層とからなり、前記二次元電子ガス構造は大エネルギーギャップヘビードープ材料層と、大エネルギーギャップアンドープ材料層と、チャネルとして小エネルギーギャップアンドープ材料層と、中エネルギーギャップアンドープ材料層とからなる。
さらに、このチャネルの材料はＩｎＮ、ＧａＮ、ＡｌＮ、ＩｎＰ、ＩｎＡｓ、ＩｎＳｂ、ＧａＡｓ、ＧａＳｂ、またはこれらの割合が異なる化合物である。
また、本発明は、有機金属化学気相堆積（ＭＯＣＶＤ）システム、分子ビームエピタキシ（ＭＢＥ）システム、超高真空化学的気相堆積（ＵＨＶＣＶＤ）システム、原子層堆積（ＡＬＤ）システムからなる群から選択される成膜システムを使い、エピタキシャル成長を行う。
本発明の製造方法によれば、ＩＩＩ−Ｖ族チャネルとＩＶ族ソース−ドレインとを有する半導体素子が次の利点がある。（１）エネルギーレベルの密度とドーピング濃度のいずれも不十分という問題が解決される。（２）量子井戸または二次元電子ガスまたは金属酸化物半導体などのスタック構造の形成によってチャネルキャリアが効率的に閉じ込められる。（３）ＩＩＩ−Ｖ族材料をシリコンゲルマニウムまたはシリコン基板に組み合わせることでコストを削減できる。（４）歪を持つＩＩＩ−Ｖ族チャネルを成長することより、電気的特性をいっそう向上することできる。これは、相対的に小さい格子定数を持つＩＶ族ソース−ドレイン、例えばＳｉＸＧｅ１−Ｘ（ｘ＝０〜１）ソース−ドレインは、圧縮歪を、相対的に大きい格子定数を持つＩＩＩ−Ｖ族チャネル、例えばＧａＡｓチャネルに印加するとともに、自身には引張り歪を生じて、この圧縮歪は電子移動度を高めて電流を増加することができるためである。
先行技術におけるシャープなソース−ドレインおよび金属ゲートを備えたトランジスタを示す模式的な断面図である。 先行技術におけるシャープなソース−ドレインおよび金属ゲートを備えたトランジスタを示す模式的な断面図である。 先行技術におけるシャープなソース−ドレインおよび金属ゲートを備えたトランジスタを示す模式的な断面図である。 本発明の第１の実施例に係るＩＩＩ−Ｖ族エピタキシャル法より製造した金属酸化物半導体電界効果トランジスタを示す模式的な断面図である。 本発明の第１の実施例に係るＩＩＩ−Ｖ族エピタキシャル法より製造した金属酸化物半導体電界効果トランジスタを示す模式的な断面図である。 本発明の第１の実施例に係るＩＩＩ−Ｖ族エピタキシャル法より製造した金属酸化物半導体電界効果トランジスタを示す模式的な断面図である。 本発明の第１の実施例に係るＩＩＩ−Ｖ族エピタキシャル法より製造した金属酸化物半導体電界効果トランジスタを示す模式的な断面図である。 本発明の第１の実施例に係るＩＩＩ−Ｖ族エピタキシャル法より製造した金属酸化物半導体電界効果トランジスタを示す模式的な断面図である。 本発明の第１の実施例に係るＩＩＩ−Ｖ族エピタキシャル法より製造した金属酸化物半導体電界効果トランジスタを示す模式的な断面図である。 本発明の第１の実施例に係るＩＩＩ−Ｖ族エピタキシャル法より製造した金属酸化物半導体電界効果トランジスタを示す模式的な断面図である。 本発明の第１の実施例に係るＩＩＩ−Ｖ族エピタキシャル法より製造した金属酸化物半導体電界効果トランジスタを示す模式的な断面図である。 本発明の第２の実施例に係るＩＩＩ−Ｖ族エピタキシャル法により製造した量子井戸電界効果トランジスタを示す模式的な断面図である。 本発明の第２の実施例に係るＩＩＩ−Ｖ族エピタキシャル法により製造した量子井戸電界効果トランジスタを示す模式的な断面図である。 本発明の第２の実施例に係るＩＩＩ−Ｖ族エピタキシャル法により製造した量子井戸電界効果トランジスタを示す模式的な断面図である。 本発明の第２の実施例に係るＩＩＩ−Ｖ族エピタキシャル法により製造した量子井戸電界効果トランジスタを示す模式的な断面図である。 本発明の第２の実施例に係るＩＩＩ−Ｖ族エピタキシャル法により製造した量子井戸電界効果トランジスタを示す模式的な断面図である。 本発明の第２の実施例に係るＩＩＩ−Ｖ族エピタキシャル法により製造した量子井戸電界効果トランジスタを示す模式的な断面図である。 本発明の第２の実施例に係るＩＩＩ−Ｖ族エピタキシャル法により製造した量子井戸電界効果トランジスタを示す模式的な断面図である。 本発明の第２の実施例に係るＩＩＩ−Ｖ族エピタキシャル法により製造した量子井戸電界効果トランジスタを示す模式的な断面図である。 本発明の第３の実施例に係るＩＩＩ−Ｖ族エピタキシャル法により製造した高電子移動度トランジスタを示す模式的な断面図である。 本発明の第３の実施例に係るＩＩＩ−Ｖ族エピタキシャル法により製造した高電子移動度トランジスタを示す模式的な断面図である。 本発明の第３の実施例に係るＩＩＩ−Ｖ族エピタキシャル法により製造した高電子移動度トランジスタを示す模式的な断面図である。 本発明の第３の実施例に係るＩＩＩ−Ｖ族エピタキシャル法により製造した高電子移動度トランジスタを示す模式的な断面図である。 本発明の第３の実施例に係るＩＩＩ−Ｖ族エピタキシャル法により製造した高電子移動度トランジスタを示す模式的な断面図である。 本発明の第３の実施例に係るＩＩＩ−Ｖ族エピタキシャル法により製造した高電子移動度トランジスタを示す模式的な断面図である。 本発明の第３の実施例に係るＩＩＩ−Ｖ族エピタキシャル法により製造した高電子移動度トランジスタを示す模式的な断面図である。 本発明の第３の実施例に係るＩＩＩ−Ｖ族エピタキシャル法により製造した高電子移動度トランジスタを示す模式的な断面図である。 本発明の第４の実施例に係るＩＩＩ−Ｖ族エピタキシャル法により製造した金属酸化物半導体-高電子移動度トランジスタを示す模式的な断面図である。 本発明の第４の実施例に係るＩＩＩ−Ｖ族エピタキシャル法により製造した金属酸化物半導体-高電子移動度トランジスタを示す模式的な断面図である。 本発明の第４の実施例に係るＩＩＩ−Ｖ族エピタキシャル法により製造した金属酸化物半導体-高電子移動度トランジスタを示す模式的な断面図である。 本発明の第４の実施例に係るＩＩＩ−Ｖ族エピタキシャル法により製造した金属酸化物半導体-高電子移動度トランジスタを示す模式的な断面図である。 本発明の第４の実施例に係るＩＩＩ−Ｖ族エピタキシャル法により製造した金属酸化物半導体-高電子移動度トランジスタを示す模式的な断面図である。 本発明の第４の実施例に係るＩＩＩ−Ｖ族エピタキシャル法により製造した金属酸化物半導体-高電子移動度トランジスタを示す模式的な断面図である。 本発明の第４の実施例に係るＩＩＩ−Ｖ族エピタキシャル法により製造した金属酸化物半導体-高電子移動度トランジスタを示す模式的な断面図である。 本発明の第４の実施例に係るＩＩＩ−Ｖ族エピタキシャル法により製造した金属酸化物半導体-高電子移動度トランジスタを示す模式的な断面図である。 本発明の第５の実施例に係るＩＶ族エピタキシャル法により製造した量子井戸電界効果トランジスタを示す断面図である。 本発明の第５の実施例に係るＩＶ族エピタキシャル法により製造した量子井戸電界効果トランジスタを示す断面図である。 本発明の第５の実施例に係るＩＶ族エピタキシャル法により製造した量子井戸電界効果トランジスタを示す断面図である。 本発明の第５の実施例に係るＩＶ族エピタキシャル法により製造した量子井戸電界効果トランジスタを示す断面図である。 本発明の第５の実施例に係るＩＶ族エピタキシャル法により製造した量子井戸電界効果トランジスタを示す断面図である。 本発明の第５の実施例に係るＩＶ族エピタキシャル法により製造した量子井戸電界効果トランジスタを示す断面図である。 本発明の第５の実施例に係るＩＶ族エピタキシャル法により製造した量子井戸電界効果トランジスタを示す断面図である。 本発明の第５の実施例に係るＩＶ族エピタキシャル法により製造した量子井戸電界効果トランジスタを示す断面図である。 本発明の第５の実施例に係るＩＶ族エピタキシャル法により製造した量子井戸電界効果トランジスタを示す断面図である。 表１に記載された３種類のＭＯＳＦＥＴの電気的特性ＩＤ−ＶＧ、ＧＭ−ＶＧ、ＩＤ−ＶＤをそれぞれ示すグラフである。 表１に記載された３種類のＭＯＳＦＥＴの電気的特性ＩＤ−ＶＧ、ＧＭ−ＶＧ、ＩＤ−ＶＤをそれぞれ示すグラフである。 表１に記載された３種類のＭＯＳＦＥＴの電気的特性ＩＤ−ＶＧ、ＧＭ−ＶＧ、ＩＤ−ＶＤをそれぞれ示すグラフである。
以下、本発明の実施例について図面を参照しながら詳細に説明する。
（第１の実施例）
第１の実施例１ではＩＩＩ−Ｖ族エピタキシャル法を使って金属酸化物半導体電界効果トランジスタ１を製造する。
図４に示すように、ｐ型ＳｉＸＧｅ１−Ｘ（ｘ＝０〜１）層１０４が形成されたｐ型シリコン基板１０２を用意する。ここではこれ以降、ｐ型ＳｉＸＧｅ１−Ｘ層１０４を有するｐ型シリコン基板１０２をＳｉＸＧｅ１−Ｘ基板１００と呼ぶ。クリーニング後、前記ＳｉＸＧｅ１−Ｘ基板１００上に第１の二酸化シリコン層１０６を堆積する。
図５に示すように、フォトリソグラフィを使ってダミーゲート１０６ａ及び残存第１の二酸化シリコン層１０６ｂを区画する。前記ダミーゲート１０６ａ及び前記残存第１の二酸化シリコン層１０６ｂをマスクとして使い、セルフアライン型イオン注入によって前記ＳｉＸＧｅ１−Ｘ基板１００をＰドーパントでドープし、ｎ＋ソース−ドレイン１０８を形成する。図６に示すように、第２の二酸化シリコン層１１０を、表面の全体を覆って堆積する。その後、前記ｎ＋ソース−ドレイン１０８を高温で活性化する。
図７に示すように、前記ダミーゲート１０６ａ及びその直上の前記第２の二酸化シリコン層１１０をエッチングによって除去する。
図８に示すように、残存する前記第２の二酸化シリコン層１１０上にエッチングマスクとしてレジストＰＲを形成し、前記ＳｉＸＧｅ１−Ｘ基板１００を必要な深さまでエッチングして凹陥部１２４を形成する。
図９に示すように、前記レジストＰＲを除去する。エピタキシャル法によってＩＩＩ−Ｖ族材料で前記凹陥部１２４に高電子移動度ＩＩＩ−Ｖ族チャネル層１１２を形成する。このできた構造上に高誘電率ゲート誘電層１１４を形成する。
図１０に示すように、前記ｎ＋ソース−ドレイン１０８上方にある前記第２の二酸化シリコン膜１１０および前記高誘電率ゲート誘電層１１４にコンタクトホール１１６を区画する。
図１１に示すように、金属化プロセスによってＴｉＮまたはＴａＮからなるソース−ドレインプラグコンタクト１１８を前記コンタクトホール１１６内に形成し、前記高電子移動度ＩＩＩ−Ｖ族チャネル層１１２上にＴｉＮまたはＴａＮからなる金属ゲート１２０を形成する。最後に、前記シリコン基板１０２の上述の各膜層が成長されている側と反対側にＡｌからなる裏面コンタクト１２２を形成する。
（第２の実施例）
第２の実施例ではＩＩＩ−Ｖ族エピタキシャル法を使って量子井戸電界効果トランジスタ（ＱＷＦＥＴ）２を製造する。
図１２に示すように、ｐ型ＳｉＸＧｅ１−Ｘ（ｘ＝０〜１）層２０４が形成されたｐ型シリコン基板２０２を用意する。ここではこれ以降、ｐ型ＳｉＸＧｅ１−Ｘ膜２０４を有するｐ型シリコン基板２０２をＳｉＸＧｅ１−Ｘ基板２００と呼ぶ。クリーニング後、前記ＳｉＸＧｅ１−Ｘ基板２００上に第１の二酸化シリコン層２０６を堆積する。
図１３に示すように、フォトリソグラフィを使ってダミーゲート２０６ａ及び残存第１の二酸化シリコン層２０６ｂを区画する。前記ダミーゲート２０６ａ及び前記残存第１の二酸化シリコン層２０６ｂをマスクとして使い、セルフアライン型イオン注入によって前記ＳｉＸＧｅ１−Ｘ基板２００をＰドーパントでドープし、ｎ＋ソース−ドレイン２０８を形成する。図１４に示すように、第２の二酸化シリコン層２１０を、表面の全体を覆って堆積する。その後、前記ｎ＋ソース−ドレイン２０８を高温で活性化する。
図１５に示すように、前記ダミーゲート２０６ａ及びその直上の前記第２の二酸化シリコン層２１０をエッチングによって除去する。
図１６に示すように、残存する前記第２の二酸化シリコン膜２１０上にエッチングマスクとしてレジストＰＲを形成し、前記ＳｉＸＧｅ１−Ｘ基板２００を後述のスタック素子に必要な深さまでエッチングして凹陥部２２８を形成する。
図１７に示すように、前記レジストＰＲを除去する。エピタキシャル法によってＩＩＩ−Ｖ族第１の大エネルギーギャップ閉じ込め層２１２、ＩＩＩ−Ｖ族小エネルギーギャップチャネル層２１４、ＩＩＩ−Ｖ族第２の大エネルギーギャップ閉じ込め層２１６をこの順で前記凹陥部２２８に形成し、ＩＩＩ−Ｖ族量子井戸構造を有するスタック素子２１８とする。
図１８に示すように、前記ｎ＋ソース−ドレイン２０８上方にある前記第２の二酸化シリコン膜２１０にコンタクトホール２２０を区画する。
図１９に示すように、金属化プロセスによってＡｌからなるソース−ドレインプラグコンタクト２２２を前記コンタクトホール２２０内に形成する。ＩＩＩ−Ｖ族量子井戸構造を有するスタック素子２１８上にＰｔまたはＴｉからなる金属ゲート２２４を形成する。最後に、前記シリコン基板２０２の上述の各膜層が成長されている側と反対側にＡｌからなる裏面コンタクト２２６を形成する。
（第３の実施例）
第３の実施例ではＩＩＩ−Ｖ族エピタキシャル法を使って高電子移動度トランジスタ（ＨＥＭＴ）３を製造する。
図２０に示すように、ｐ型ＳｉＸＧｅ１−Ｘ（ｘ＝０〜１）層３０４が形成されたｐ型シリコン基板３０２を用意する。ここではこれ以降、ｐ型ＳｉＸＧｅ１−Ｘ層３０４を有するｐ型シリコン基板３０２をＳｉＸＧｅ１−Ｘ基板３００と呼ぶ。クリーニング後、前記ＳｉＸＧｅ１−Ｘ基板３００上に第１の二酸化シリコン層３０６を堆積する。
図２１に示すように、フォトリソグラフィを使ってダミーゲート３０６ａ及び残存第１の二酸化シリコン層３０６ｂを区画する。前記ダミーゲート３０６ａ及び前記残存第１の二酸化シリコン層３０６ｂをマスクとして使い、セルフアライン型イオン注入によって前記ＳｉＸＧｅ１−Ｘ基板３００をＰドーパントでドープし、ｎ＋ソース−ドレイン３０８を形成する。図２２に示すように、第２の二酸化シリコン層３１０を、表面の全体を覆って堆積する。その後、前記ｎ＋ソース−ドレイン３０８を高温で活性化する。
図２３に示すように、前記ダミーゲート３０６ａ及びその直上の前記第２の二酸化シリコン層３１０をエッチングによって除去する。
図２４に示すように、残存する前記第２の二酸化シリコン層３１０上にエッチングマスクとしてレジストＰＲを形成し、前記ＳｉＸＧｅ１−Ｘ基板３００を後述するスタック素子に必要な深さまでエッチングして凹陥部３３０を形成する。
図２５に示すように、前記レジストＰＲを除去する。エピタキシャル法によってＩＩＩ−Ｖ族アンドープ中エネルギーギャップ閉じ込め層３１２、ＩＩＩ−Ｖ族アンドープ小エネルギーギャップチャネル層３１４、ＩＩＩ−Ｖ族アンドープ大エネルギーギャップスペーサ層３１６、ＩＩＩ−Ｖ族ｎ＋ドープ大エネルギーギャップ閉じ込め層３１８をこの順で前記凹陥部３３０に形成し、ＩＩＩ−Ｖ族二次元電子ガス構造を有するスタック素子３２０とする。
図２６に示すように、前記ソース−ドレイン３０８上方にある残存する前記第２の二酸化シリコン膜３１０にコンタクトホール３２２を区画する。
図２７に示すように、金属化プロセスによってソース−ドレインプラグコンタクト３２４を前記コンタクトホール３２２内に形成する。ＩＩＩ−Ｖ族二次元電子ガス構造を有するスタック素子３２０上に金属ゲート３２６を形成する。最後に、前記シリコン基板３０２の上述の各膜層が成長されている側と反対側にＡｌからなる裏面コンタクト３２８を形成する。
（第４の実施例）
第４の実施例ではＩＩＩ−Ｖ族エピタキシャル法を使って金属酸化物半導体-高電子移動度トランジスタ（ＭＯＳ−ＨＥＭＴ）４を製造する。
図２８に示すように、ＳｉＸＧｅ１−Ｘ（ｘ＝０〜１）層４０４が形成されたシリコン基板４０２を用意する。ここではこれ以降、ＳｉＸＧｅ１−Ｘ層４０４を有するシリコン基板４０２をＳｉＸＧｅ１−Ｘ基板４００と呼ぶ。クリーニング後、前記ＳｉＸＧｅ１−Ｘ基板４００上に第１の二酸化シリコン層４０６を堆積する。
図２９に示すように、フォトリソグラフィを使ってダミーゲート４０６ａ及び残存第１の二酸化シリコン層４０６ｂを区画する。前記ダミーゲート４０６ａ及び前記残存第１の二酸化シリコン膜４０６ｂをマスクとして使い、セルフアライン型イオン注入によって前記ＳｉＸＧｅ１−Ｘ基板４００をＰドーパントでドープし、ｎ＋ソース−ドレイン４０８を形成する。図３０に示すように、第２の二酸化シリコン層４１０を、表面の全体を覆って堆積する。その後、前記ソース−ドレイン４０８を高温で活性化する。
図３１に示すように、前記ダミーゲート４０６ａ及びその直上の前記第２の二酸化シリコン層４１０をエッチングによって除去する。
図３２に示すように、残存する前記第２の二酸化シリコン層４１０上にエッチングマスクとしてレジストＰＲを形成し、前記ＳｉＸＧｅ１−Ｘ基板４００を後述するスタック素子に必要な深さまでエッチングして凹陥部４３２を形成する。
図３３に示すように、前記レジストＰＲを除去する。エピタキシャル法によってＩＩＩ−Ｖ族アンドープ中エネルギーギャップ閉じ込め層４１２、ＩＩＩ−Ｖ族アンドープ小エネルギーギャップチャネル層４１４、ＩＩＩ−Ｖ族アンドープ大エネルギーギャップスペーサ層４１６、ＩＩＩ−Ｖ族ｎ＋ドープ大エネルギーギャップ閉じ込め層４１８をこの順で前記凹陥部４３２に形成し、ＩＩＩ−Ｖ族二次元電子ガス構造を有するスタック素子４２０とする。前記ＩＩＩ−Ｖ族二次元電子ガス構造を有するスタック素子４２０上に高誘電率ゲート誘電層４２２を形成する。
図３４に示すように、前記ｎ＋ソース−ドレイン４０８上方にある前記第２の二酸化シリコン層４１０及び高誘電率ゲート誘電層４２２にコンタクトホール４２４を区画する。
図３５に示すように、金属化プロセスによってソース−ドレインプラグコンタクト４２６を前記コンタクトホール４２４内に形成する。前記ＩＩＩ−Ｖ族二次元電子ガス構造を有するスタック素子４２０上に金属ゲート４２８を形成する。最後に、前記シリコン基板４０２の上述の各膜層が成長されている側と反対側にＡｌからなる裏面コンタクト４３０を形成する。
（第５の実施例）
第５の実施例ではＩＶ族エピタキシャル法を使って量子井戸電界効果トランジスタ５を製造する。
ＧａＡｓようなのＩＩＩ−Ｖ族基板５０２を用意する。図３６に示すように、前記ＩＩＩ−Ｖ族基板５０２を後続のスタック素子に必要な深さまでエッチングして凹陥部５２４を形成する。
図３７に示すように、エピタキシャル法によって前記凹陥部５２４にＩＩＩ−Ｖ族第１の大エネルギーギャップ閉じ込め層５０４、ＩＩＩ−Ｖ族小エネルギーギャップチャネル層５０６、ＩＩＩ−Ｖ族第２の大エネルギーギャップ閉じ込め層５０８をこの順で形成してＩＩＩ−Ｖ族量子井戸構造を持つスタック素子５１０とする。
図３８に示すように、二酸化シリコン層５１２を、表面の全体を覆って堆積する。図３９に示すように、フォトリソグラフィを使ってダミーゲート５１２ａ及び残存二酸化シリコン層５１２ｂを区画する。図４０に示すように、前記ダミーゲート５１２ａ及び前記残存二酸化シリコン膜５１２ｂ上にエッチングマスクとしてレジストＰＲを形成し、前記ＩＩＩ−Ｖ族基板５０２の露出された部分をエッチングしてソース−ドレイン凹陥部５１４を形成する。
図４１と図４２に示すように、前記レジストを除去してから選択的ヘテロエピタキシャル法によって前記ソース−ドレイン凹陥部５１４にＩＶ族ＳｉＧｅ材料５１６を充填する。前記ＩＶ族ＳｉＧｅ材料５１６は、前記ダミーゲート５１２ａ及び前記残存二酸化シリコン膜５１２ｂをマスクとして使い、セルフアライン型イオン注入によってＮ型ドーパントでドープされ、ソース−ドレイン５１８が形成される。その後、前記ソース−ドレイン５１８を高温で活性化する。
図４３に示すように、前記ダミーゲート５１２ａを除去する。図４４に示すように、前記ＩＩＩ−Ｖ族量子井戸構造５１０上に金属ゲート５２０を形成する。前記ソース−ドレイン５１８上にソース−ドレインコンタクト５２２を形成する。
電気的特性のシミュレーション結果
以下、ＩＩＩ−Ｖ族チャネルとＩＶ族ソース−ドレインとを有する電界効果トランジスタの電気的特性を、ＩＳＥ−ＴＣＡＤシミュレーションソフトウェアを使って模擬し、本発明の効果を評価する。ここで評価される本発明に係る電界効果トランジスタは、付録に示すように、ＧａＡｓチャネルとＧｅソース−ドレイン構造を備え、ＧａＡｓｎ−ＭＯＳＦＥＴ及び先行技術のＳｉ ｎ−ＭＯＳＦＥＴと比較するために用いられる。これら３つのＦＥＴ間の主な違いはソース−ドレインのドーピング濃度である。表１に組成とドーピング条件を示す。
図４５〜４７のグラフは、表１に記載された３種類のＭＯＳＦＥＴの電気の特性ＩＤ−ＶＧ、ＧＭ−ＶＧ、ＩＤ−ＶＤをそれぞれ示す。ここでシミュレートされたチャネルサイズは１００ｎｍである。図４５及び図４６から分かるように、高キャリア移動度ＩＩＩ−Ｖ族チャネルを持つＭＯＳＦＥＴは駆動電流とコンダクタンスの性質を効率的に向上するために用いることができ、Ｇｅソース−ドレインを持つＧａＡｓｎ−ＭＯＳＦＥＴはデバイス全体の特性をさらに向上できる。比較の都合の上、図４５〜４７で現れる表１に記載された３種類のＭＯＳＦＥＴの電気的特性を表２にまとめる。
表２から分かるように、本発明に係るＧｅソース−ドレインを持つＧａＡｓＭＯＳＦＥＴは、コンダクタンスＧＭを、Ｓｉ ＭＯＳＦＥＴと比べて１３０％に、ＧａＡｓ ＭＯＳＦＥＴと比べて１２％に伸ばす。本発明に係るＧｅソース−ドレインを持つＧａＡｓ ＭＯＳＦＥＴは、ＧａＡｓ ＭＯＳＦＥＴと比べて、駆動電流ＩＤを、リニアゾーンと飽和ゾーンでそれぞれ２２％と１８％に伸ばす。
上述の電界効果トランジスタのシミュレーション結果によると、本発明のＩＩＩ−Ｖ族チャネルとＩＶソース−ドレインとを持つヘテロ電界効果素子は電気的特性を著しく向上する。また、本発明の提供するエピタキシャル法は、他の種類の電界効果素子、例えば高電子移動度トランジスタにも適用可能である。
本発明に係る半導体デバイスは、例えばＳｉＸＧｅ１−Ｘ（ｘ＝０〜１）最上層またはＳｉ(Ｇｅ)基板上において金属酸化物半導体トランジスタ、高電子移動度トランジスタ（ＨＥＭＴ）、または量子井戸トランジスタを形成する論理素子製品に適用することができる。
本発明について最良の実施例を参照しながら説明してきたが、以下の特許請求の範囲において定義される本発明の要旨の範囲を逸脱しない限り適宜的な変更や代替を行うことができる。
１・・・金属酸化物半導体電界効果トランジスタ、２・・・量子井戸電界効果トランジスタ、３・・・高電子移動度トランジスタ、４・・・金属酸化物半導体-高電子移動度トランジスタ、５・・・量子井戸電界効果トランジスタ、１０・・・シリコン基板、１２・・・深いソース−ドレイン領域、１４・・・浅いソース−ドレイン領域、１６・・・サイドウォールスペーサ、１７・・・サイドウォールスペーサ、２０・・・誘電層、２４・・・サイドウォールスペーサ、２６・・・溝、２８・・・エピタキシャル材料、３０・・・ｎ型金属層、３２・・・高誘電率誘電層、１００・・・ＳｉＸＧｅ１−Ｘ基板、１０２・・・ｐ型シリコン基板、１０４・・・ｐ型ＳｉＸＧｅ１−Ｘ層、１０６・・・第１の二酸化シリコン層、１０６ａ・・・ダミーゲート、１０６ｂ・・・残存第１の二酸化シリコン層、１０８・・・ｎ＋ソース−ドレイン、１１０・・・第２の二酸化シリコン層、１１２・・・高電子移動度ＩＩＩ−Ｖ族チャネル層、１１４・・・高誘電率ゲート誘電層、１１６・・・コンタクトホール、１１８・・・ソース−ドレインプラグコンタクト、１２０・・・金属ゲート、１２２・・・裏面コンタクト、１２４・・・凹陥部、２００・・・ＳｉＸＧｅ１−Ｘ基板、２０２・・・ｐ型シリコン基板、２０４・・・ｐ型ＳｉＸＧｅ１−Ｘ層、２０６・・・第１の二酸化シリコン層、２０６ａ・・・ダミーゲート、２０６ｂ・・・残存第１の二酸化シリコン層、２０８・・・ｎ＋ソース−ドレイン、２１０・・・第２の二酸化シリコン層、２１２・・・ＩＩＩ−Ｖ族第１の大エネルギーギャップ閉じ込め層、２１４・・・ＩＩＩ−Ｖ族小エネルギーギャップチャネル層、２１６・・・ＩＩＩ−Ｖ族第２の大エネルギーギャップ閉じ込め層、２１８・・・ＩＩＩ−Ｖ族量子井戸構造を有するスタック素子、２２０・・・コンタクトホール、２２２・・・ソース−ドレインプラグコンタクト、２２４・・・金属ゲート、２２６・・・裏面コンタクト、２２８・・・凹陥部、３００・・・ＳｉＸＧｅ１−Ｘ基板、３０２・・・ｐ型シリコン基板、３０４・・・ｐ型ＳｉＸＧｅ１−Ｘ層、３０６・・・第１の二酸化シリコン層、３０６ａ・・・ダミーゲート、３０６ｂ・・・残存第１の二酸化シリコン層、３０８・・・ｎ＋ソース−ドレイン、３１０・・・第２の二酸化シリコン層、３１２・・・ＩＩＩ−Ｖ族アンドープ中エネルギーギャップ閉じ込め層、３１４・・・ＩＩＩ−Ｖ族アンドープ小エネルギーギャップチャネル層、３１６・・・ＩＩＩ−Ｖ族アンドープ大エネルギーギャップスペーサ層、３１８・・・ＩＩＩ−Ｖ族ｎ＋ドープ大エネルギーギャップ閉じ込め層、３２０・・・ＩＩＩ−Ｖ族二次元電子ガス構造を有するスタック素子、３２２・・・コンタクトホール、３２４・・・ソース−ドレインプラグコンタクト、３２６・・・金属ゲート、３２８・・・裏面コンタクト、３３０・・・凹陥部、４００・・・ＳｉＸＧｅ１−Ｘ基板、４０２・・・シリコン基板、４０４・・・ＳｉＸＧｅ１−Ｘ層、４０６・・・第１の二酸化シリコン層、４０６ａ・・・ダミーゲート、４０６ｂ・・・残存第１の二酸化シリコン層、４０８・・・ｎ＋ソース−ドレイン、４１０・・・第２の二酸化シリコン層、４１２・・・ＩＩＩ−Ｖ族アンドープ中エネルギーギャップ閉じ込め層、４１４・・・ＩＩＩ−Ｖ族アンドープ小エネルギーギャップチャネル層、４１６・・・ＩＩＩ−Ｖ族アンドープ大エネルギーギャップスペーサ層、４１８・・・ＩＩＩ−Ｖ族ｎ＋ドープ大エネルギーギャップ閉じ込め層、４２０・・・ＩＩＩ−Ｖ族二次元電子ガス構造を有するスタック素子、４２２・・・高誘電率ゲート誘電層、４２４・・・コンタクトホール、４２６・・・ソース−ドレインプラグコンタクト、４２８・・・金属ゲート、４３０・・・裏面コンタクト、４３２・・・凹陥部、５０２・・・ＩＩＩ−Ｖ族基板、５０４・・・ＩＩＩ−Ｖ族第１の大エネルギーギャップ閉じ込め層、５０６・・・ＩＩＩ−Ｖ族小エネルギーギャップチャネル層、５０８・・・ＩＩＩ−Ｖ族第２の大エネルギーギャップ閉じ込め層、５１０・・・ＩＩＩ−Ｖ族量子井戸構造を持つスタック素子、５１２・・・二酸化シリコン層、５１２ａ・・・ダミーゲート、５１２ｂ・・・残存二酸化シリコン層、５１４・・・ソース−ドレイン凹陥部、５１６・・・ＩＶ族ＳｉＧｅ材料、５１８・・・ソース−ドレイン、５２０・・・金属ゲート、５２２・・・ソース−ドレインコンタクト、５２４・・・凹陥部、ＰＲ・・・レジスト。
付録
特許出願：ＩＩＩ−Ｖ族チャネルとＩＶ族ソース−ドレインとを有する半導体デバイス、及びその製造方法

Claims (39)

  1. Ｓｉ基板、Ｇｅ基板、上面に成長されたＳｉＸＧｅ１−Ｘ（ｘ＝０〜１）またはＧａＮ、あるいはシリコンゲルマニウムカーバイドを備えたＳｉ基板、上面に成長されたＳｉＸＧｅ１−Ｘ（ｘ＝０〜１）またはＧａＮまたはシリコンゲルマニウムカーバイドを備えたＧｅ基板、及び上面に成長されたＳｉＸＧｅ１−Ｘ（ｘ＝０〜１）またはＧａＮまたはシリコンゲルマニウムカーバイドを備えたダイヤモンド基板からなる群から選択される一つの基板と、
    前記基板の特定の部分をイオン注入によってドーピングして形成されたソース−ドレインと、
    前記ソース−ドレインのペアの間の前記基板に凹陥部を形成し、前記凹陥部をエピタキシャル法によりＩＩＩ−Ｖ族材料で充填することによって前記ソース−ドレインに接続させて形成されたチャネル含有スタック素子と、
    前記チャネル含有スタック素子上に形成されたゲートと、を含む、
    ＩＩＩ−Ｖ族チャネルとＩＶ族ソース−ドレインとを有する半導体デバイス。
  2. 前記基板は、結晶面方位が（１００）、（１１０）、または（１１１）であり、オフカット角は２、４、または６度である、請求項１に記載の半導体デバイス。
  3. 前記ソース−ドレインがドープされたＳｉＸＧｅ１−Ｘ（ｘ＝０〜１）またはシリコンゲルマニウムカーバイドからなる、請求項１に記載の半導体デバイス。
  4. 前記チャネル含有スタック素子が、金属酸化物半導体構造、量子井戸構造、または二次元電子ガス構造を有し、前記金属酸化物半導体構造が金属膜と、高誘電率誘電層と、ＩＩＩ−Ｖ族チャネル層とからなり、前記量子井戸構造が大エネルギーギャップ材料層と、チャネルとして機能する小エネルギーギャップ材料層と、大エネルギーギャップ材料層とからなり、前記二次元電子ガス構造が大エネルギーギャップヘビードープ材料層と、大エネルギーギャップアンドープ材料層と、チャネルとして機能する小エネルギーギャップアンドープ材料層と、中エネルギーギャップアンドープ材料層とからなる請求項１に記載の半導体デバイス。
  5. 前記金属酸化物半導体構造が、ＴａＮ層と、ＨｆＯ２層と、ＩｎＧａＡｓ層とからなる請求項４に記載の半導体デバイス。
  6. 前記金属酸化物半導体構造が、ＴｉＮ層と、Ａｌ２Ｏ３層と、ＩｎＳｂ層とからなる請求項４に記載の半導体デバイス。
  7. 前記量子井戸構造が、ＧａＡｓ層と、Ｇｅ層と、ＧａＡｓ層とからなる請求項４に記載の半導体デバイス。
  8. 前記量子井戸構造が、ＧａＡｓ層と、ＩｎＧａＡｓ層と、ＧａＡｓ層とからなる請求項４に記載の半導体デバイス。
  9. 前記二次元電子ガス構造が、Ｎ型ＡｌＧａＡｓ層と、ＡｌＧａＡｓ層と、ＩｎＧａＡｓ層と、ＧａＡｓ層とからなる請求項４に記載の半導体デバイス。
  10. 前記二次元電子ガス構造が、Ｎ型ＡｌＩｎＡｓ層と、ＡｌＩｎＡｓ層と、ＩｎＧａＡｓ層と、ＡｌＩｎＡｓ層とからなる請求項４に記載の半導体デバイス。
  11. 前記チャネルの材料が、ＩｎＮ、ＧａＮ、ＡｌＮ、ＩｎＰ、ＩｎＡｓ、ＩｎＳｂ、ＧａＡｓ、ＧａＳｂ、またはこれらの割合が異なる化合物である請求項１に記載の半導体デバイス。
  12. Ｓｉ基板、Ｇｅ基板、上面に成長されたＳｉＸＧｅ１−Ｘ（ｘ＝０〜１）またはＧａＮまたはシリコンゲルマニウムカーバイドを備えたＳｉ基板、上面に成長されたＳｉＸＧｅ１−Ｘ（ｘ＝０〜１）またはＧａＮまたはシリコンゲルマニウムカーバイドを備えたＧｅ基板、及び上面に成長されたＳｉＸＧｅ１−Ｘ（ｘ＝０〜１）またはＧａＮまたはシリコンゲルマニウムカーバイドを備えたダイヤモンド基板からなる群から選択される一つの基板を用意することと、
    前記基板上にダミーゲート材料層を堆積し、フォトリソグラフィで前記ダミーゲート材料層にダミーゲートを区画することと、
    前記ダミーゲートをマスクとして使用して前記基板の露出された領域をセルフアライン型イオン注入によってドーピングし、高温で活性化させ、ソース−ドレインを形成することと、
    前記ダミーゲートを除去することと、
    前記基板の前記ソース−ドレインのペアの間に、後続のエピタキシャル法でチャネル含有スタック素子を形成するために必要な深さを有する凹陥部を、エッチングで形成することと、
    前記凹陥部にエピタキシャル法により前記チャネル含有スタック素子を形成することと、
    前記チャネル含有スタック素子上にゲートを形成することと、を含む、
    ＩＩＩ−Ｖ族チャネルとＩＶ族ソース−ドレインとを有する半導体デバイスの製造方法。
  13. 前記基板は、結晶面方位が（１００）、（１１０）、または（１１１）であり、オフカット角は２、４、または６度である請求項１２に記載の半導体デバイスの製造方法。
  14. 前記ダミーゲート材料層が、絶縁材料からなる単一層または複数の絶縁材料からなるスタック層である請求項１２に記載の半導体デバイスの製造方法。
  15. 前記ダミーゲート材料層の材料が、酸化シリコン、シリコン酸窒化物、アルミニウム酸窒化物、またはハフニウム酸窒化物である請求項１４に記載の半導体デバイスの製造方法。
  16. 前記ソース−ドレインが、ドープされたＳｉＸＧｅ１−Ｘ（ｘ＝０〜１）またはシリコンゲルマニウムカーバイドからなる請求項１２に記載の半導体デバイスの製造方法。
  17. 前記チャネル含有スタック素子が、金属酸化物半導体構造、量子井戸構造、または二次元電子ガス構造を有し、前記金属酸化物半導体構造が金属層と、高誘電率誘電層と、ＩＩＩ−Ｖ族チャネル層とからなり、前記量子井戸構造が、大エネルギーギャップ材料層と、チャネルとして機能する小エネルギーギャップ材料層と、大エネルギーギャップ材料層とからなり、前記二次元電子ガス構造が大エネルギーギャップヘビードープ材料層と、大エネルギーギャップアンドープ材料層と、チャネルとして機能する小エネルギーギャップアンドープ材料層と、中エネルギーギャップアンドープ材料層とからなる請求項１２に記載の半導体デバイスの製造方法。
  18. 前記金属酸化物半導体構造が、ＴａＮ層と、ＨｆＯ２層と、ＩｎＧａＡｓ層とからなる請求項１７に記載の半導体デバイスの製造方法。
  19. 前記金属酸化物半導体構造が、ＴｉＮ層と、Ａｌ２Ｏ３層と、ＩｎＳｂ層とからなる請求項１７に記載の半導体デバイスの製造方法。
  20. 前記量子井戸構造が、ＧａＡｓ層と、Ｇｅ層と、ＧａＡｓ層とからなる請求項１７に記載の半導体デバイスの製造方法。
  21. 前記量子井戸構造が、ＧａＡｓ層と、ＩｎＧａＡｓ層と、ＧａＡｓ層とからなる請求項１７に記載の半導体デバイスの製造方法。
  22. 前記二次元電子ガス構造が、Ｎ型ＡｌＧａＡｓ層と、ＡｌＧａＡｓ層と、ＩｎＧａＡｓ層と、ＧａＡｓ層とからなる請求項１７に記載の半導体デバイスの製造方法。
  23. 前記二次元電子ガス構造が、Ｎ型ＡｌＩｎＡｓ層と、ＡｌＩｎＡｓ層と、ＩｎＧａＡｓ層と、ＡｌＩｎＡｓ層とからなる請求項１７に記載の半導体デバイスの製造方法。
  24. 前記チャネルの材料が、ＩｎＮ、ＧａＮ、ＡｌＮ、ＩｎＰ、ＩｎＡｓ、ＩｎＳｂ、ＧａＡｓ、ＧａＳｂ、またはこれらの割合が異なる化合物である請求項１２に記載の半導体デバイスの製造方法。
  25. 前記エピタキシャル法が、有機金属化学気相堆積（ＭＯＣＶＤ）システム、分子ビームエピタキシ（ＭＢＥ）システム、超高真空化学的気相堆積（ＵＨＶＣＶＤ）システム、原子層堆積（ＡＬＤ）システムからなる群から選択される成膜システムを使用する請求項１２に記載の半導体デバイスの製造方法。
  26. ＩＩＩ−Ｖ族基板または上面にＧａＮが成長されたＳｉ基板を用意することと、
    後続のエピタキシャル法によるチャネル含有スタック素子を形成するために必要な深さを有する凹陥部を前記基板にエッチングで形成することと、
    エピタキシャル法により前記凹陥部に前記チャネル含有スタック素子を形成することと、
    前記基板上にダミーゲート材料層を堆積し、フォトリソグラフィで前記ダミーゲート材料層にダミーゲートを区画することと、
    前記ダミーゲートをマスクとして使用し、前記基板上にソース−ドレイン凹陥部を形成することと、
    前記ダミーゲートをマスクとして使用し、選択的ヘテロエピタキシャル法によって前記ソース−ドレイン凹陥部にＩＶ族材料を充填することと、
    前記ＩＶ族材料をセルフアライン型イオン注入によってドーピングし、高温で活性化させ、ソース−ドレインを形成することと、
    前記ダミーゲートを除去することと、
    前記チャネル含有スタック素子上にゲートを形成することと、含む、
    ＩＩＩ−Ｖ族チャネルとＩＶ族ソース−ドレインとを有する半導体デバイスの製造方法。
  27. 前記基板は、結晶面方位が（１００）、（１１０）、または（１１１）であり、オフカット角は２、４、または６度である請求項２６に記載の半導体デバイスの製造方法。
  28. 前記ダミーゲート材料層が絶縁材料からなる単一層または複数の絶縁材料からなるスタック層である請求項２６に記載の半導体デバイスの製造方法。
  29. 前記ダミーゲート材料層の材料が、酸化シリコン、シリコン酸窒化物、アルミニウム酸窒化物、またはハフニウム酸窒化物である請求項２８に記載の半導体デバイスの製造方法。
  30. 前記ソース−ドレインがドープされたＳｉＸＧｅ１−Ｘ（ｘ＝０〜１）またはシリコンゲルマニウムカーバイドからなる請求項２６に記載の半導体デバイスの製造方法。
  31. 前記チャネル含有スタック素子が、金属酸化物半導体構造、量子井戸構造、または二次元電子ガス構造を有し、そのうち前記金属酸化物半導体構造が金属層と、高誘電率誘電層と、ＩＩＩ−Ｖ族チャネル層とからなり、前記量子井戸構造が、大エネルギーギャップ材料層と、チャネルとして機能する小エネルギーギャップ材料層と、大エネルギーギャップ材料層とからなり、前記二次元電子ガス構造が、大エネルギーギャップヘビードープ材料層と、大エネルギーギャップアンドープ材料層と、チャネルとして機能する小エネルギーギャップアンドープ材料層と、中エネルギーギャップアンドープ材料層とからなる請求項２６に記載の半導体デバイスの製造方法。
  32. 前記金属酸化物半導体構造が、ＴａＮ層と、ＨｆＯ２層と、ＩｎＧａＡｓ層とからなる請求項３１に記載の半導体デバイスの製造方法。
  33. 前記金属酸化物半導体構造が、ＴｉＮ層と、Ａｌ２Ｏ３層と、ＩｎＳｂ層とからなる請求項３１に記載の半導体デバイスの製造方法。
  34. 前記量子井戸構造が、ＧａＡｓ層と、Ｇｅ層と、ＧａＡｓ層とからなる請求項３１に記載の半導体デバイスの製造方法。
  35. 前記量子井戸構造が、ＧａＡｓ層と、ＩｎＧａＡｓ層と、ＧａＡｓ層とからなる請求項３１に記載の半導体デバイスの製造方法。
  36. 前記二次元電子ガス構造が、Ｎ型ＡｌＧａＡｓ層と、ＡｌＧａＡｓ層と、ＩｎＧａＡｓ層と、ＧａＡｓ層とからなる請求項３１に記載の半導体デバイスの製造方法。
  37. 前記二次元電子ガス構造が、Ｎ型ＡｌＩｎＡｓ層と、ＡｌＩｎＡｓ層と、ＩｎＧａＡｓ層と、ＡｌＩｎＡｓ層とからなる請求項３１に記載の半導体デバイスの製造方法。
  38. 前記チャネルの材料が、ＩｎＮ、ＧａＮ、ＡｌＮ、ＩｎＰ、ＩｎＡｓ、ＩｎＳｂ、ＧａＡｓ、ＧａＳｂ、またはこれらの割合が異なる化合物である請求項２６に記載の半導体デバイスの製造方法。
  39. 前記エピタキシャル法が、有機金属気相成長（ＭＯＣＶＤ）システム、分子ビームエピタキシ（ＭＢＥ）システム、超高真空化学的気相堆積（ＵＨＶＣＶＤ）システム、原子層堆積（ＡＬＤ）システムからなる群から選択される成薄システムを使用する請求項２６に記載の半導体素子の製造方法。
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