JP2011061018A - Mos型イメージセンサ及び撮像装置 - Google Patents
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Abstract
【課題】駆動電圧を低減することが可能なMOS型イメージセンサを提供する。
【解決手段】複数の画素部21を有するMOS型イメージセンサ100であって、画素部21は、入射光に応じた電荷を発生し蓄積する光電変換部PDと、書き込みトランジスタWT及び読み出しトランジスタRTと、素子分離領域211とを含み、書き込みトランジスタWTは、フローティングゲートFGを有し、光電変換部PDに蓄積された電荷をフローティングゲートFGに蓄積するものであり、かつ、光電変換部PDに接続されたソースと書き込みコントロールゲートWCGの2端子構造となっており、書き込みコントロールゲートWCGがフローティングゲートFGの側面に対向する位置で、かつ、素子分離領域211上方に少なくとも配置されている。
【選択図】図4
【解決手段】複数の画素部21を有するMOS型イメージセンサ100であって、画素部21は、入射光に応じた電荷を発生し蓄積する光電変換部PDと、書き込みトランジスタWT及び読み出しトランジスタRTと、素子分離領域211とを含み、書き込みトランジスタWTは、フローティングゲートFGを有し、光電変換部PDに蓄積された電荷をフローティングゲートFGに蓄積するものであり、かつ、光電変換部PDに接続されたソースと書き込みコントロールゲートWCGの2端子構造となっており、書き込みコントロールゲートWCGがフローティングゲートFGの側面に対向する位置で、かつ、素子分離領域211上方に少なくとも配置されている。
【選択図】図4
Description
本発明は、MOS型イメージセンサ及び撮像装置に関する。
従来のMOS型イメージセンサは、ローリングシャッタ(フォーカルプレーンシャッタ)方式とよばれるように、各ラインの露光時間は一定であっても、露光開始タイミングがライン毎にずれているため、特に動く被写体を撮像した場合に撮影後の画像が歪むという問題があった。例えば、被写体(電車)が露光期間中に右から左に移動すると、撮影後の被写体(電車)はひし形に変形した画像となる。また、被写体が画面上、下から上に移動すると撮影後の画像は「縮み」、逆に被写体が画面上、上から下に移動すると撮影後の画像は「伸びる」ことになる。これは、撮像素子の最初(上)のラインから撮像と読み出しの処理を行いながら、この処理が順次、次(下)のラインに進行していくためにおこる現象である。
このような問題を解決したMOS型イメージセンサが、特許文献1に開示されている。特許文献1に開示されたイメージセンサは、全画素部で同時に露光を開始するグローバルシャッタを実現するために、1画素部当たりのトランジスタ数を5個としており、画素部の微細化及び多画素化には限界がある。また、各画素部内で信号電荷が保持されることになるため、信号電荷が読み出されるまでの間に、暗電流ノイズや過大光による周辺画素部からの不要電荷が信号電荷に混入し画質を劣化させるという問題がある。
そこで、このような問題を解決したMOS型イメージセンサが特許文献2に開示されている。特許文献2に開示されたMOS型イメージセンサは、フローティングゲートを有するMOSトランジスタを画素部毎に設けている。そして、画素部のフォトダイオードで発生した電荷を該画素部のフローティングゲートに注入し、該フローティングゲートに注入した電荷に応じた信号を読み出す構成となっている。
特許文献2に開示されたMOS型イメージセンサによれば、ソースフォロアアンプ及び選択トランジスタを有していないため、1画素部あたりのトランジスタ数を少なくすることができる。また、フローティングゲートと基板の間の絶縁膜のポテンシャル障壁により電荷が隔離されており、フローティングゲートに注入された電荷に暗電流や過大光による不要電荷が混入しないため、画質劣化を防ぐことができる。
特許文献2に開示されたMOS型イメージセンサは、フローティングゲートに電荷を注入するために、MOSトランジスタのゲート電極に所定の電圧を印加する必要がある。この電圧を低くすることができれば、製造プロセスの負荷(高耐圧プロセスの追加等)を軽減できることに加え、フローティングゲートへの電荷の書き込みとフローティングゲートからの電荷の消去とをフレーム毎に繰り返すMOS型イメージセンサの長期信頼性の向上にもつながる。
本発明は、上記事情に鑑みてなされたものであり、駆動電圧を低減することが可能なMOS型イメージセンサと、それを備えた撮像装置を提供することを目的とする。
本発明のMOS型イメージセンサは、複数の画素部を有するMOS型イメージセンサであって、前記画素部は、入射光に応じた電荷を発生し蓄積する光電変換部と、半導体基板に形成された半導体メモリ及び読み出しトランジスタと、前記半導体基板内に形成された、前記半導体メモリと前記読み出しトランジスタとを分離する素子分離領域とを含み、前記半導体メモリは、フローティングゲートを有し、前記光電変換部に蓄積された電荷を前記フローティングゲートに蓄積するものであり、かつ、前記光電変換部に接続されたソースとゲート電極の2端子構造となっており、前記読み出しトランジスタは、前記フローティングゲートと電気的に接続されたフローティングゲートを有し、当該フローティングゲートの電位に応じた信号を信号線に読み出すものであり、前記半導体メモリの前記ゲート電極が、前記フローティングゲートの側面に対向する位置で、かつ、前記素子分離領域上方に少なくとも配置されている。
本発明の撮像装置は前記MOS型イメージセンサを備える。
本発明によれば、駆動電圧を低減することが可能なMOS型イメージセンサと、それを備えた撮像装置を提供することができる。
図1は、本発明の一実施形態を説明するためのMOS型イメージセンサの概略構成を示す図である。MOS型イメージセンサ100は、デジタルカメラ及びデジタルビデオカメラ等の撮像装置、電子内視鏡及びカメラ付携帯電話機等に搭載される撮像モジュール、等に用いられる。
図1に示すMOS型イメージセンサ100は、半導体基板1に形成された画素アレイ2、垂直駆動走査回路3、駆動制御回路4、列信号処理回路5、信号線6、及び水平駆動走査回路7を備える。
画素アレイ2は、詳細は後述するが、二次元状に配列された複数の画素部を含む。後述する例では、複数の画素部が、行方向に並ぶ複数の画素部からなる画素部行を行方向に直交する垂直方向に複数並べた配置、又は、列方向に並ぶ複数の画素部からなる画素部列を行方向に複数並べた配置となっている。
垂直駆動走査回路3は、画素アレイ2に含まれる複数の画素部の駆動を行うものであり、複数の画素部行を1つずつ選択して駆動することも可能になっている。
駆動制御回路4は、垂直駆動走査回路3、列信号処理回路5、及び水平駆動走査回路7を統括制御する。
列信号処理回路5は、複数の画素部列の各々に対応して設けられた信号処理回路で構成されており、各信号処理回路はCDS回路とADC回路を含む。CDS回路は、対応する画素部列の各画素部から出力される撮像信号に相関二重サンプリング処理を実施する。ADC回路は、CDS回路で処理後の撮像信号をデジタル信号に変換する。
水平駆動走査回路7は、列信号処理回路5に含まれる複数の信号処理回路の各々に接続されたスイッチと、このスイッチをオンオフ制御する制御回路とで構成されている。このスイッチがオンされることにより、信号処理回路で処理された撮像信号が信号線6に出力され、この撮像信号がアンプを介してMOS型イメージセンサ100外部に出力される。
図2は、図1に示す画素アレイの概略構成を示す平面模式図である。図2に示すように、画素アレイ2は、複数の画素部21(図中pixelと表記)と、電流源22と、読み出し制御線RLと、書き込み制御線WLと、リセット制御線RSTと、リセット電源線Vrstと、信号線BLとを含む。複数の画素部21は、上述したように、半導体基板1上の行方向Xと列方向Yに二次元状(図2の例では正方格子状)に配列されている。電流源22は、各画素部列に対応して設けられている。
画素部21は、光を受光してその受光量に応じた電荷を発生すると共に、この発生した電荷に応じた信号を出力するものである。
読み出し制御線RLと、書き込み制御線WLと、リセット制御線RSTと、リセット電源線Vrstとは、ぞれぞれ、1つの画素部行に対して1つ設けられている。読み出し制御線RL、書き込み制御線WL、リセット制御線RST、及びリセット電源線Vrstは、それぞれ、対応する画素部行の各画素部21と垂直駆動走査回路3とに接続されている。
信号線BLは、1つの画素部列に対して1つ設けられている。信号線BLは、それに対応する画素部列の各画素部21と、その画素部列に対応する電流源22と、その画素部列に対応する列信号処理回路5内の信号処理回路とに接続されている。
図3は、図2に示す画素部21の内部構成を示す図である。画素部21は、光電変換部PDと、光電変換部PDで発生して蓄積された電荷に応じた信号を読み出す信号読み出し部とを含む。
信号読み出し部は、半導体メモリ(以下では、書き込みトランジスタWTという)と、読み出しトランジスタRTと、リセットトランジスタRSTrとを含む。画素部21内の各トランジスタは、nチャネルMOSトランジスタとpチャネルMOSトランジスタでもどちらでも良いが、以下ではnチャネルMOSトランジスタとして説明する。
光電変換部PDは、受光した光に応じて電荷を発生して蓄積するものであり、図3の例ではPN接合フォトダイオードで構成されている。
書き込みトランジスタWTは、フローティングゲートFGを有するMOSトランジスタであり、光電変換部PDで発生して蓄積された電荷をフローティングゲートFGに蓄積するものである。
読み出しトランジスタRTは、フローティングゲートFGを有しているMOSトランジスタであり、このフローティングゲートFGの電位に応じた信号を信号線BLに読み出すものである。読み出しトランジスタRTのフローティングゲートFGは、書き込みトランジスタWTのフローティングゲートFGと一体化されている。
なお、ここでは、書き込みトランジスタWTのフローティングゲートFGと読み出しトランジスタRTのフローティングゲートFGとを1つの導体で構成したが、書き込みトランジスタWTと読み出しトランジスタRTとで別々にフローティングゲートとなる導体を設けておき、これら2つの導体を配線によって接続した構成であっても良い。
書き込みトランジスタWTは、ゲート電極である書き込みコントロールゲートWCGと、ソース及びドレインとして機能する光電変換部PDと、フローティングゲートFGとを備える。
書き込みトランジスタWTの書き込みコントロールゲートWCGは書き込み制御線WLに接続されている。この書き込みコントロールゲートWCGに書き込み制御線WLを介して書き込みパルスが印加されることで、ファウラ−ノルドハイム(F−N)トンネル電流を用いて電荷を注入するFNトンネル注入、ダイレクトトンネル注入等により、光電変換部PDで発生した電荷がフローティングゲートFGに注入されて蓄積される。図3の例では、書き込みトランジスタWTを、ドレイン領域を省略した2端子構造としており、これにより構成の簡略化を図っている。
2端子デバイスとしては、抵抗、コイル、コンデンサ、ダイオード等があり、スイッチング、信号増幅のようなアクティブ(能動)デバイスでは存在しない。また、一般的なMOS型イメージセンサにおける画素選択、リセット、信号記録、及び信号読み出し等を行うためのアクティブデバイスであるトランジスタは2端子では機能しないことは常識として理解され、だれも試みることすらなかった。しかし、図3に示した画素部21の構成は、書き込みトランジスタWTと読み出しトランジスタRTとでフローティングゲートFGを共有した構造をとっているため、書き込みトランジスタWTを2端子構造としても問題ないことが分かった。
これは、読み出しトランジスタRT側において信号の読み出しを行うことができるため、書き込みトランジスタWTについては、専ら書き込み(フローティングゲートFGへの電荷注入)及び消去(フローティングゲートFGからの電荷引き抜き)の電荷移動だけができれば良いからである。このため、MOS型イメージセンサ100では、書き込みトランジスタWTを2端子構造としている。
読み出しトランジスタRTは、フローティングゲートFGと、ソース領域と、ドレイン領域と、ゲート電極である読み出しコントロールゲートRCGとを備えた3端子構造のMOSトランジスタとなっている。
読み出しトランジスタRTの読み出しコントロールゲートRCG及びドレイン領域は、それぞれ読み出し制御線RLに共通接続されている。読み出しトランジスタRTのソース領域は信号線BLに接続されている。
信号線BLには、電流源22を構成する負荷トランジスタ(ソース領域が接地され、ゲート電極とドレイン領域が接続されたMOSトランジスタ)が接続されている。この負荷トランジスタと読み出しトランジスタRTとにより、ソースフォロア回路が構成されている。
読み出しトランジスタRTはこのソースフォロア回路の駆動トランジスタとして機能することが可能であり、駆動トランジスタとして機能したときに、フローティングゲートFGの電位に応じた信号を信号線BLに出力する。
読み出しトランジスタRTと負荷トランジスタからなるソースフォロア回路がnチャネルMOSトランジスタで構成されている場合、任意の画素部行の各画素部21の読み出しトランジスタRTのゲート電位及びドレイン電位が他の画素部行の各画素部21のソースフォロア回路のゲート電位及びドレイン電位よりも高ければ、Winner Takes Allの理論により、該任意の画素部行の各画素部21の読み出しトランジスタRTのソース電位だけが信号線BLに出力される。
そのため、垂直駆動走査回路3は、信号読み出しの際、信号を読み出す対象ではない画素部行の読み出し制御線RLには、ソースフォロア回路を活性化させない非活性化電圧(例えば0V)を供給し、信号を読み出す対象となる画素部行の読み出し制御線RLには、ソースフォロア回路を活性化させる活性化電圧(例えば、電源電圧Vdd)を供給することで、信号を読み出す対象となる画素部行のみから、信号線BLに信号を読み出すことができる。
なお、読み出しトランジスタRTと負荷トランジスタからなるソースフォロア回路がpチャネルMOSトランジスタで構成されている場合は、読み出し対象となる読み出しトランジスタRTのゲート電位及びドレイン電位が他のソースフォロア回路のゲート電位及びドレイン電位よりも低ければ、該読み出し対象となる読み出しトランジスタRTのソース電位が信号線BLに出力されることになる。
図3に示した回路構成では、ソースフォロア回路を活性化させる(読み出し制御線RLに活性化電圧を供給する)と、そのソースフォロア回路を構成する読み出しトランジスタRTの閾値電圧に対応する信号が信号線BLに出力されることになる。
しかし、読み出しトランジスタRTの閾値電圧が読み出しトランジスタRTに供給される活性化電圧を超えてしまうと、読み出しトランジスタRTが動作しなくなり、出力信号レベルが飽和してしまう。
このため、フローティングゲートFG内の電荷を消去した状態(以下、初期状態という)での読み出しトランジスタRTの閾値電圧は、読み出しトランジスタRTに供給する活性化電圧よりも小さくしておく必要がある。
これは、初期状態で読み出しトランジスタRTの閾値電圧が活性化電圧以上になっていると、フローティングゲートFGに電荷を注入した後でも出力信号レベルは変化せず、信号の読み出しができなくなるためである。初期状態での読み出しトランジスタRTの閾値電圧Vthは、0V≦Vth<1Vとしておくことが好ましい。
また、図3に示した回路構成においては、光電変換部PDに蓄積することのできる最大量の電荷(飽和電荷量)をフローティングゲートFGに蓄積した状態(以下、最大記録状態という)での読み出しトランジスタRTの閾値電圧を、読み出しトランジスタRTに供給する活性化電圧よりも小さくしておくと良い。
例えば、最大記録状態での読み出しトランジスタRTの閾値電圧を活性化電圧の半分にしておくと、光電変換部PDを2回露光して電荷の書き込みを2回行っても出力信号レベルが飽和しなくなる。このため、複数回露光が可能となり、広ダイナミックレンジ撮像が可能となる。
なお、ソースフォロア回路をpチャネルMOSで構成した場合、初期状態又は最大記録状態での読み出しトランジスタRTの閾値電圧と活性化電圧との大小関係は上述した内容と反対になる。しかし、符号を無視した数値の大きさだけを見れば、nチャネルMOSの場合と同様に、読み出しトランジスタRTの閾値電圧<活性化電圧の関係となっている。このため、ソースフォロア回路をpチャネルMOSトランジスタで構成した場合でも、好ましい条件としては、ソースフォロア回路をnチャネルMOSトランジスタで構成した場合の条件(読み出しトランジスタRTの閾値電圧<活性化電圧)と同義であると言うことができる。
また、上記では、最大記録状態での読み出しトランジスタRTの閾値電圧と活性化電圧に大小関係を付けるものとしたが、これらを同じ値にしておいても良い。このようにすることで、読み出しトランジスタRTの閾値電圧の振れ幅を、初期状態での閾値電圧(好ましくは0V≦Vth<1V)から活性化電圧(電源電圧Vdd)までの範囲とすることができ、感度を上げることができる。
リセットトランジスタRSTrは、光電変換部PD内の電荷及びフローティングゲートFG内の電荷をドレイン領域に排出するものである。リセットトランジスタRSTrのドレイン領域にはリセット電源線Vrstが接続されている。リセットトランジスタRSTrのゲート電極RGにはリセット制御線RSTが接続されている。
図4は、図3に示した画素部21の平面レイアウト例を示した平面模式図である。図5は、図4に示すV−V線断面模式図である。図6は、図4に示すVI−VI線断面模式図である。
図4に示すように、画素部21内においては、リセットトランジスタRSTr、書き込みトランジスタWT、及び読み出しトランジスタRTが列方向にこの順に並べて配置され、これらの左側に光電変換部PDが配置されている。
リセットトランジスタRSTrのゲート電極RGは、列方向に延びた直線形状となっている。ゲート電極RG上にはコンタクト部RGaが形成され、このコンタクト部RGaとリセット制御線RSTとが接続されている。光電変換部PDと、リセットトランジスタRSTrのドレイン領域220は、このゲート電極RGを挟んで行方向に並べて配置されている。ドレイン領域220上にはコンタクト部220aが形成され、このコンタクト部220aがリセット電源線Vrstに接続されている。
書き込みトランジスタWTのフローティングゲートFGと、読み出しトランジスタRTのフローティングゲートFGは、一体化されており、一体化されたフローティングゲートFGは列方向に延びる直線形状となっている。
書き込みコントロールゲートWCGは、フローティングゲートFGの行方向左側の側面の一部と、行方向右側の側面の一部と、列方向上側の側面とに対向するように略U字状(Uの字を上下反転させた形状)に形成されている。書き込みコントロールゲートWCGの一部の上にはコンタクト部WCGaが形成され、このコンタクト部WCGaが書き込み制御線WLに接続されている。
図5に示したように、書き込みコントロールゲートWCGで挟まれたフローティングゲートFGの部分(この部分が、書き込みトランジスタWTのフローティングゲートFGとして機能する)の下方のシリコン基板210(n型シリコン基板に形成したpウェル層)表面には、シリコン基板210よりも高濃度のp型不純物層214が形成されている。光電変換部PDは、シリコン基板210内に形成されたn型不純物層で構成されており、その一部はp型不純物層214の下方にまで延在している。光電変換部PDの表面には暗電流抑制のためにp型不純物層213が形成されている。
シリコン基板210のうち、光電変換部PD、p型不純物層213,214、読み出しトランジスタRTのソース領域217及びドレイン領域216、リセットトランジスタRSTrのドレイン領域220が形成された領域以外の領域には、光電変換部PDと、リセットトランジスタRSTrと、書き込みトランジスタWTと、読み出しトランジスタRTとを互いに分離すると共に、隣り合う画素部21同士を分離するための素子分離領域211が形成されている。素子分離領域211は、例えばシリコン基板210に形成された高濃度p型不純物層で構成されている。
図5に示したように、書き込みコントロールゲートWCGとフローティングゲートFGとの間の絶縁層215aの厚みは、絶縁性を十分に保てる程度の厚み(例えば10nm)となっている。また、書き込みコントロールゲートWCGとシリコン基板210との間の絶縁層215bの厚みも10nm程度となっている。書き込みコントロールゲートWCGで挟まれるフローティングゲートFGの一部分のシリコン基板210側の面の中央部(図4に破線で示した部分)は、シリコン基板210側に突出しており、この突出部分とシリコン基板210との間の絶縁層215cの厚みは、光電変換部PDに蓄積された電荷が十分にトンネリングできる程度の厚み(例えば1.5〜4nm)となっている。
このように、書き込みコントロールゲートWCGは、フローティングゲートFGの行方向左側の側面に対向する位置で、かつ、光電変換部PD上方に形成された部分(図5中の左側の部分)と、フローティングゲートFGの行方向右側の側面に対向する位置で、かつ、素子分離領域211上方に形成された部分(図5中の右側の部分)とを有する構成となっている。
フローティングゲートFGのシリコン基板210表面に垂直な方向の高さを大きくすることにより、フローティングゲートFGの上に書き込みコントロールゲートWCGを配置する一般的な不揮発性メモリトランジスタと比較して、フローティングゲートFGと書き込みコントロールゲートWCGとのオーバーラップ面積を大きくすることができる。このため、フローティングゲートFGと書き込みコントロールゲートWCGとの結合容量を大きくすることができる。この結果、光電変換部PDからフローティングゲートFGに電荷を注入する際に書き込みコントロールゲートWCGに印加すべき電圧(書き込み電圧)を低くすることができる。特に、図4に示したように、書き込みコントロールゲートWCGの平面視上の長さを、読み出しコントロールゲートRCGの平面視上の長さよりも大きくすることで、フローティングゲートFGと書き込みコントロールゲートWCGの結合容量を最大限に大きくすることができる。
MOS型イメージセンサ100では、書き込みトランジスタWTのドレイン領域を省略して、書き込みトランジスタWTを2端子構造としている。このため、図5に示したように、本来、書き込みトランジスタWTのドレイン領域を形成すべき領域には素子分離領域211が形成されている。この素子分離領域211上方に書き込みコントロールゲートWCGを形成することにより、ドレイン領域上方に書き込みコントロールゲートWCGを形成するときよりも単位画素の面積を削減できかつドレイン領域(N+)からの不要電荷の注入が無くなり設計上の制約を減らすことができる。
図4に戻り、読み出しコントロールゲートRCGは、フローティングゲートFGの行方向左側の側面の一部と、行方向右側の側面の一部と、列方向下側の側面とに対向するように略U字状に形成されている。読み出しコントロールゲートRCGの一部の上にはコンタクト部RCGaが形成され、このコンタクト部RCGaが読み出し制御線RLに接続されている。
読み出しトランジスタRTのドレイン領域216と、読み出しトランジスタRTのソース領域217は、フローティングゲートFGとこれを挟む読み出しコントロールゲートRCGを挟んで行方向に並べて配置されている。ドレイン領域216上にはコンタクト部216aが形成され、このコンタクト部216aが信号線BLに接続されている。ソース領域217上にはコンタクト部217aが形成され、このコンタクト部217aが読み出し制御線RLに接続されている。
図6に示したように、読み出しコントロールゲートRCGで挟まれたフローティングゲートFGの部分(この部分が読み出しトランジスタRTのフローティングゲートとして機能する)の下方のシリコン基板210表面には、シリコン基板210よりも高濃度のp型不純物層218が形成されている。読み出しコントロールゲートRCGで挟まれるフローティングゲートFGとシリコン基板210との間の絶縁層215dの厚みは、書き込みコントロールゲートWCGで挟まれるフローティングゲートFGの突出部分とシリコン基板210との間の絶縁層215cの厚みよりも厚くなっている(例えば4〜10nm)。これは、読み出しトランジスタRTが専ら閾値電圧の読み出しのために使われ、フローティングゲートFGへの電荷注入あるいはフローティングゲートFGからの電荷引き抜きを行う必要がないため、書き込みトランジスタWTにおいて採用した薄いトンネル絶縁膜(例えば1.5〜4nm)を必要としないためである。また、フローティングゲートFGに蓄積された電荷が、読み出しコントロールゲートRCGのフローティングゲートFGからシリコン基板210へと流出するのを防ぐことができるためである。
読み出しトランジスタRTのドレイン領域216は、シリコン基板210内に形成されたn型不純物層で構成されており、そのp型不純物層218側の先端部には、いわゆるショートチャンネル効果を効率的に抑制するために、Haloイオン注入層216aが形成されている。
読み出しトランジスタRTのソース領域217は、シリコン基板210内に形成されたn型不純物層で構成されており、そのp型不純物層218側の先端部には、いわゆるショートチャンネル効果を効率的に抑制するために、Haloイオン注入層217aが形成されている。
このように、読み出しコントロールゲートRCGは、フローティングゲートFGの行方向左側の側面に対向する位置で、かつ、読み出しトランジスタRTのドレイン領域216上方に形成された部分(図6中の左側の部分)と、フローティングゲートFGの行方向右側の側面に対向する位置で、かつ、読み出しトランジスタRTのソース領域217上方に形成された部分(図6中の右側の部分)とを有する構成となっている。
図5,6に示したように、書き込みコントロールゲートWCG、読み出しコントロールゲートRCG、フローティングゲートFGが形成された絶縁層215の上には、書き込み制御線WL、読み出し制御線RL、リセット制御線RST、リセット電源線Vrst、及び信号線BLを含む配線層219が形成されている。
以上のように構成されたMOS型イメージセンサ100では、駆動制御回路4が、例えば静止画撮像時にはグローバルシャッタモード(全ての画素部21で同時に露光を開始して撮像を行うモード)で各部を制御し、動画撮像時にはローリングシャッタモード(画素部行毎に露光開始タイミングをずらして撮像を行うモード)で各部を制御するものとしている。以下、この2つのモード時のMOS型イメージセンサ100の動作について説明する。
図7は、図1に示すMOS型イメージセンサのローリングシャッタモード時の動作を説明するためのタイミングチャートである。図7において、“RL”は読み出し制御線RLの電圧変化を示している。“WL”は書き込み制御線WLの電圧変化を示している。“RST”はリセット制御線RSTの電圧変化を示している。“Vrst”はリセット電源線Vrstの電圧変化を示している。“BL”は信号線BLの電圧変化を示している。また、図7では、n行目の画素部行に対応する各配線の電圧変化を示している。以下では、n行目の画素部行に対応する各種配線のことをn行目の配線という。
図8は、図7に示した時刻t1〜t4の各時点でのn行目の画素部行に対応する配線の電位又は状態を示す図である。図9は、図7に示した時刻t1〜t4の各時点でのn行目の画素部行以外の画素部行に対応する配線の電位又は状態を示す図である。図8及び図9に示した“Open”は配線を開放していることを意味する。
垂直駆動走査回路3は、n行目の画素部行の露光期間開始の所定時間前になると、n行目のリセット電源線Vrstの電圧をローレベル(例えば0V)からハイレベル(例えば8V)にする。次に、垂直駆動走査回路3は、n行目のリセット制御線RSTの電圧をローレベル(例えば0V)からハイレベル(例えば3.3V)にする。これにより、リセットトランジスタRSTrがオンし、光電変換部PDに蓄積されていた電荷(ここでは、ソースフォロア回路がnチャネルMOSトランジスタの構成を例にしているため、電子となる)がリセットトランジスタRSTrのドレイン領域に排出される。なお、ソースフォロア回路がpチャネルMOSトランジスタで構成されている場合には、キャリア電荷は正孔となる。
次に、垂直駆動走査回路3は、n行目の書き込み制御線WLの電圧をミドルレベル(例えば0V)からローレベル(リセット電源線Vrstの電圧の逆極性の電圧、例えば−8V)にする(時刻t1)。これにより、フローティングゲートFGに蓄積されていた電荷は、リセットトランジスタRSTrのドレイン領域に排出される。時刻t1において、n行目以外の画素部行に対応する配線の状態は図9に示すようになっており、n行目以外の画素部行では光電変換部PD及びフローティングゲートFGのリセットは行われない。
なお、フローティングゲートFGに蓄積されていた電荷の消去については、フローティングゲートFGの近傍に消去用の電極を設けておき、この電極に電荷を引き抜く方法等、他の方法を採用しても良い。
次に、垂直駆動走査回路3は、n行目の書き込み制御線WLの電圧をミドルレベルに戻し、続いて、n行目のリセット制御線RSTの電圧をローレベルに戻して、リセットトランジスタRSTrをオフにする。リセットトランジスタRSTrがオフされると、n行目の画素部行の露光が開始される。露光開始後、垂直駆動走査回路3は、リセット電源線Vrstの電圧をローレベルに戻す。
露光期間が終了する所定時間前になると、垂直駆動走査回路3は、n行目の読み出し制御線RLの電圧をローレベル(例えば0V)からハイレベル(MOS型イメージセンサ100の電源電圧Vdd)にする(時刻t2)。
図9に示すように、時刻t2時点でのn行目の画素部行以外の画素部行に対応する読み出し制御線RLは開放のままとなっている。このため、n行目の画素部行の各画素部21に含まれる読み出しトランジスタRTとこれに接続された負荷トランジスタからなるソースフォロア回路だけが活性化し、その他の画素部21のソースフォロア回路は非活性のままとなる。したがって、n行目の画素部21に含まれる読み出しトランジスタRTのみから、フローティングゲートFGの電位に応じた暗時信号が信号線BLに出力される。
露光期間終了タイミングになると、垂直駆動走査回路3は、n行目の書き込み制御線WLの電圧をミドルレベルからハイレベル(例えば8V)にして、n行目の画素部21の露光開始以降に、n行目の画素部21の光電変換部PDで発生して蓄積された電荷を、その画素部21のフローティングゲートFGに蓄積する(時刻t3)。
次に、垂直駆動走査回路3は、n行目の書き込み制御線WLの電圧をミドルレベルに戻して、電荷の書き込みを完了する。なお、書き込み制御線WLの電圧がハイレベルになっている期間も、光電変換部PDには光が入射しているため、この期間に光電変換部PDで発生した電荷も、フローティングゲートFGに蓄積される。
電荷の書き込みを完了した後、垂直駆動走査回路3は、n行目の読み出し制御線RLの電圧をローレベルからハイレベルにする(時刻t4)。
図9に示すように、時刻t4時点でのn行目の画素部行以外の画素部行に対応する読み出し制御線RLは開放のままとなっている。このため、n行目の画素部21に含まれる読み出しトランジスタRTとこれに接続された負荷トランジスタからなるソースフォロア回路だけが活性化し、このソースフォロア回路のみから、フローティングゲートFGの電位に応じた露光信号が信号線BLに出力される。
このようにして信号線BLに読み出された露光信号と暗時信号は列信号処理回路5に入力される。列信号処理回路5では、暗時信号のレベルから露光信号のレベルを減算する処理が実施されて、露光期間中における光電変換部PDでの受光量に応じた撮像信号が得られる。この撮像信号は、デジタル変換された後、水平駆動走査回路7の制御によってMOS型イメージセンサ100外部へと順次出力される。
垂直駆動走査回路3は、n行目の画素部21から得られた撮像信号がMOS型イメージセンサ100外部へと出力された後、信号読み出し対象となる画素部行をn行目から(n+1)行目にし、上述した駆動を行って(n+1)行目の画素部21から撮像信号を読み出す。読み出された撮像信号は水平駆動走査回路7により外部へ出力される。このような駆動が全ての画素部行に対して順次行われて、全ての画素部21から撮像信号が出力される。
図10は、図1に示すMOS型イメージセンサのグローバルシャッタモード時の動作を説明するためのタイミングチャートである。図10における各表記は図7に示した内容と同じである。また、図10では、n行目の画素部行に対応する各配線の電圧変化を示している。
垂直駆動走査回路3は、全ての画素部21の露光期間開始の所定時間前になると、全てのリセット電源線Vrstの電圧をローレベルからハイレベルにする。次に、垂直駆動走査回路3は、全てのリセット制御線RSTの電圧をローレベルからハイレベルにする。これにより、全てのリセットトランジスタRSTrがオンし、全ての光電変換部PDに蓄積されていた電荷がリセットトランジスタRSTrのドレイン領域に排出される。
次に、垂直駆動走査回路3は、全ての書き込み制御線WLの電圧をミドルレベルからローレベルにする。これにより、フローティングゲートFGに蓄積されていた電荷は、リセットトランジスタRSTrのドレイン領域に排出される。
次に、垂直駆動走査回路3は、全ての書き込み制御線WLの電圧をミドルレベルに戻し、続いて、全てのリセット制御線RSTの電圧をローレベルに戻して、全てのリセットトランジスタRSTrをオフにする。リセットトランジスタRSTrがオフされると、全ての画素部21の露光が開始される。露光期間開始後、垂直駆動走査回路3は、全てのリセット電源線Vrstの電圧をローレベルに戻す。
露光期間終了タイミングになると、垂直駆動走査回路3は、全ての書き込み制御線WLの電圧をミドルレベルからハイレベルにして、全ての画素部21の露光期間の開始以降に、各画素部21の光電変換部PDで発生して蓄積された電荷を、各画素部21のフローティングゲートFGに蓄積する。
次に、垂直駆動走査回路3は、全ての書き込み制御線WLの電圧をミドルレベルに戻して、電荷の書き込みを完了する。なお、書き込み制御線WLの電圧がハイレベルになっている期間も、光電変換部PDには光が入射しているため、この期間に光電変換部PDで発生した電荷も、フローティングゲートFGに蓄積される。
電荷の書き込みを完了した後、垂直駆動走査回路3は、n行目の読み出し制御線RLの電圧をローレベルからハイレベルにする。このときのn行目以外の画素部21に対応する配線の状態は、図9に示した“読み出し”の項目に示した状態となっている。このため、n行目の画素部21に含まれる読み出しトランジスタRTとこれに接続された負荷トランジスタからなるソースフォロア回路だけが活性化し、このソースフォロア回路のみから、フローティングゲートFGの電位に応じた露光信号が信号線BLに出力される。
露光信号の出力後、垂直駆動走査回路3は、n行目のリセット電源線Vrstの電圧をローレベルからハイレベルにし、n行目のリセット制御線RSTの電圧をローレベルからハイレベルにする。
続いて、垂直駆動走査回路3は、n行目の書き込み制御線WLの電圧をミドルレベルからローレベルにする。これにより、n行目の画素部21の光電変換部PD及びフローティングゲートFGに蓄積されていた電荷は、リセットトランジスタRSTrのドレイン領域に排出される。
電荷の排出後、垂直駆動走査回路3は、n行目の書き込み制御線WLの電圧をミドルレベルに戻し、続いて、n行目のリセット制御線RSTの電圧をローレベルに戻して、n行目のリセットトランジスタRSTrをオフにする。
n行目のリセットトランジスタRSTrをオフにした後、垂直駆動走査回路3は、n行目の読み出し制御線RLの電圧をローレベルからハイレベルにする。このときのn行目以外の画素部21に対応する配線の状態は、図9に示した“読み出し”の項目に示した状態となっている。このため、n行目の画素部21に含まれる読み出しトランジスタRTとこれに接続された負荷トランジスタからなるソースフォロア回路だけが活性化し、このソースフォロア回路のみから、フローティングゲートFGの電位に応じた暗時信号が信号線BLに出力される。
このようにして信号線BLに読み出された露光信号と暗時信号は列信号処理回路5に入力される。列信号処理回路5では、暗時信号のレベルから露光信号のレベルを減算する処理が実施されて、露光期間中における光電変換部PDでの受光量に応じた撮像信号が得られる。この撮像信号は、デジタル変換された後、水平駆動走査回路7の制御によってMOS型イメージセンサ100外部へと順次出力される。
垂直駆動走査回路3は、n行目の画素部21から得られた撮像信号がMOS型イメージセンサ100外部へと出力された後、信号読み出し対象となる画素部行をn行目から(n+1)行目にし、上述した駆動を行って(n+1)行目の画素部21から撮像信号を読み出す。読み出された撮像信号は水平駆動走査回路7により外部へ出力される。このような駆動が全ての画素部行に対して順次行われて、全ての画素部21から撮像信号が出力される。
以上のように、MOS型イメージセンサ100によれば、フローティングゲートFGの側面に対向する位置に書き込みコントロールゲートWCGがあるため、フローティングゲートFGの側面の面積を大きくする(例えばフローティングゲートFGの高さを大きくする)ことで、フローティングゲートFGと書き込みコントロールゲートWCGの結合容量を大きくすることができ、書き込み電圧の低減を図ることができる。書き込み電圧を低減できることで、書き込みコントロールゲートWCGとシリコン基板210との間の絶縁層の耐久性を向上させることができ、素子の長寿命化を実現することができる。フローティングゲートFGの平面視における面積を大きくしなくても、結合容量を大きくすることができるため、画素部21のサイズが大きくなるのを防ぐこともできる。
また、MOS型イメージセンサ100によれば、書き込みコントロールゲートWCGの平面視上の長さが、読み出しコントロールゲートRCGの平面視上の長さよりも大きくなっているため、フローティングゲートFGと書き込みコントロールゲートWCGの結合容量を最大限に大きくすることができる。
また、MOS型イメージセンサ100によれば、書き込みコントロールゲートWCGのフローティングゲートFGには突出部分が設けられ、この突出部分とシリコン基板210との間の絶縁層215cの厚みが小さくなっているため、フローティングゲートFGへの電荷注入効率を向上させることができる。さらに、読み出しトランジスタRTが専ら閾値電圧の読み出しのために使われ、フローティングゲートFGへの電荷注入あるいはフローティングゲートFGからの電荷引き抜きを行う必要がないため、読み出しコントロールゲートRCGのフローティングゲートFGとシリコン基板210との間の絶縁層215dの厚みを大きくすることができる。したがって、フローティングゲートFGに電荷を注入した後の電荷漏れを防ぐことができる。この結果、高精度の電荷−信号変換特性を得ることができる。
また、MOS型イメージセンサ100によれば、書き込みトランジスタWTが2端子構造であるため、3端子構造と比べて配線数を減らしたり、画素部21のサイズを小さくしたりすることができ、微細化及び多画素化に容易に対応することができる。また、書き込みトランジスタWTが2端子構造であるため、ドレイン領域からの暗電流の流入がなく、S/Nを向上させることができる。また、素子分離領域211上方に書き込みコントロールゲートWCGがあるため、この書き込みコントロールゲートWCGに印加される電圧が他の素子に影響を与えてしまう可能性を低くすることができると共に、単位画素の面積を削減できかつドレイン領域(N+)からの不要電荷の注入が無くなり設計上の制約をなくして、設計自由度を向上させることができる。
なお、図4に示した例では、書き込みコントロールゲートWCGが、平面視においてフローティングゲートFGの右側、左側、上側に存在しているが、フローティングゲートFGの上側にのみ存在していてもよい。フローティングゲートFGの上側にある書き込みコントロールゲートWCG下方は素子分離領域211となっているため、このような構成でも、他の素子に影響を与えてしまう可能性を低くすることができる。この構成の場合、書き込みトランジスタWTは3端子構造(光電変換素子PDとフローティングゲートFGを挟んで対向する位置にドレイン領域を持つ構造)としてもよい。
また、MOS型イメージセンサ100によれば、フローティングゲートFGが屈曲部を持たない直線形状となっているため、フローティングゲートFGの形成パターンの精度を向上させることができ、製造工程に起因する結合容量のばらつきを抑えることができる。また、画素部21の面積を大きくしなくとも、フローティングゲートFGの面積を稼ぐことができる。
また、MOS型イメージセンサ100によれば、各画素部21の読み出しトランジスタRTをソースフォロア回路の駆動トランジスタとして機能させることができるので、信号線容量の増大に伴うノイズの影響を受けにくい信号読み出しが可能になり、光電変換部PDで発生してフローティングゲートFGに蓄積された電荷に応じた信号を信号線BLに安定して読み出すことができる。
MOS型イメージセンサ100では、信号線BLには読み出しトランジスタRT以外に少なくとも負荷トランジスタ22が接続されていれば良いため、信号線BLの寄生容量の増大によるノイズの影響も受けにくくなり、ノイズに対する耐性を高めることができる。この結果、グローバルシャッタ機能を有する低ノイズ(高感度)かつ低消費電力のイメージセンサを提供することができる。
また、MOS型イメージセンサ100によれば、画素部21内のトランジスタ数を最少で3つにすることができる。このため、トランジスタ数が少ない分、光電変換部PDの面積を大きくして高感度化を図ったり、画素部21の数を増やして多画素化を図ったりすることができる。
また、MOS型イメージセンサ100によれば、列信号処理回路5として一般的なMOS型イメージセンサの技術をそのまま使用することができるため、開発コストを抑えることができる。
また、MOS型イメージセンサ100によれば、信号読み出し対象となる画素部行の読み出し制御線RLにのみ、読み出しトランジスタRTのゲート電圧及びドレイン電圧を選択的に供給することができるので、消費電力を削減することができる。また、読み出しトランジスタRTのゲート電圧及びドレイン電圧を常に連動して制御することができるため、安定した読み出し動作を行うことができる。
なお、これまでの説明では、信号読み出し部を構成するMOSトランジスタをnチャネルとしてきたが、pチャネルとした場合には、p型とn型を全て逆とし、各配線に供給する電圧の極性を反対にすれば良い。
次に、図1に示すMOS型イメージセンサの画素部の図5に対応する断面の変形例を説明する。
(第一の変形例)
図11は、図1に示すMOS型イメージセンサの画素部の図5に対応する断面の第一の変形例を示す図である。図11に示した構成は、図5に示した構成に対し、フローティングゲートFGの側面だけではなく、フローティングゲートFGの上面(シリコン基板210側とは反対側の面)までを覆うように書き込みコントロールゲートWCGを設けた構成となっている。このような構成にすることで、書き込みコントロールゲートWCGとフローティングゲートFGの結合容量をさらに大きくすることができ、書き込み電圧をより低減することができる。
図11は、図1に示すMOS型イメージセンサの画素部の図5に対応する断面の第一の変形例を示す図である。図11に示した構成は、図5に示した構成に対し、フローティングゲートFGの側面だけではなく、フローティングゲートFGの上面(シリコン基板210側とは反対側の面)までを覆うように書き込みコントロールゲートWCGを設けた構成となっている。このような構成にすることで、書き込みコントロールゲートWCGとフローティングゲートFGの結合容量をさらに大きくすることができ、書き込み電圧をより低減することができる。
(第二の変形例)
図12は、図1に示すMOS型イメージセンサの画素部の図5に対応する断面の第二の変形例を示す断面模式図である。図12に示した構成は、図11に示した構成における書き込みコントロールゲートWCGのうち、フローティングゲートFGの角部に対向する位置にある部分(図12中の破線で囲った部分)を除去した構成になっている。
図12は、図1に示すMOS型イメージセンサの画素部の図5に対応する断面の第二の変形例を示す断面模式図である。図12に示した構成は、図11に示した構成における書き込みコントロールゲートWCGのうち、フローティングゲートFGの角部に対向する位置にある部分(図12中の破線で囲った部分)を除去した構成になっている。
フローティングゲートFGを形成後、これを熱酸化して周囲に絶縁層を形成したとき、フローティングゲートFGの角部が尖ってしまい、この部分の絶縁層が薄くなることがある。このため、この角部に対向する位置に書き込みコントロールゲートWCGを形成してしまうと、この角部と書き込みコントロールゲートWCGとの間でリーク電流が発生してしまう恐れがある。そこで、フローティングゲートFGの角部に対向する位置には書き込みコントロールゲートWCGを形成しないようにすることで、リークを防ぐことができる。
(第三の変形例)
図13は、図1に示すMOS型イメージセンサの画素部の図5に対応する断面の第三の変形例を示す断面模式図である。図13に示した構成は、図11に示した構成において、光電変換部PD上方には書き込みコントロールゲートWCGを設けない構成としたものである。このような構成にすることで、書き込みコントロールゲートWCGに電圧を印加したときに、この電圧が光電変換部PDの電位に影響を与えてしまう可能性を低くすることができる。なお、図1に示したMOS型イメージセンサ100において、光電変換部PD上方に書き込みコントロールゲートWCGを形成せず、素子分離領域211上方にだけ書き込みコントロールゲートWCGを設けた構成としても、同様の効果が得られる。
図13は、図1に示すMOS型イメージセンサの画素部の図5に対応する断面の第三の変形例を示す断面模式図である。図13に示した構成は、図11に示した構成において、光電変換部PD上方には書き込みコントロールゲートWCGを設けない構成としたものである。このような構成にすることで、書き込みコントロールゲートWCGに電圧を印加したときに、この電圧が光電変換部PDの電位に影響を与えてしまう可能性を低くすることができる。なお、図1に示したMOS型イメージセンサ100において、光電変換部PD上方に書き込みコントロールゲートWCGを形成せず、素子分離領域211上方にだけ書き込みコントロールゲートWCGを設けた構成としても、同様の効果が得られる。
(第四の変形例)
図14は、図1に示すMOS型イメージセンサの画素部の図5に対応する断面の第四の変形例を示す断面模式図である。図14に示した構成は、図11に示した構成において、光電変換部PD上方にある書き込みコントロールゲートWCGとシリコン基板210との間の絶縁層の厚みdを、素子分離領域211上方にある書き込みコントロールゲートWCGとシリコン基板210との間の絶縁層の厚みeよりも大きくした構成となっている。このような構成にすることでも、書き込みコントロールゲートWCGに印加される電圧が光電変換部PDの電位に影響を与えてしまう可能性を低くすることができる。
図14は、図1に示すMOS型イメージセンサの画素部の図5に対応する断面の第四の変形例を示す断面模式図である。図14に示した構成は、図11に示した構成において、光電変換部PD上方にある書き込みコントロールゲートWCGとシリコン基板210との間の絶縁層の厚みdを、素子分離領域211上方にある書き込みコントロールゲートWCGとシリコン基板210との間の絶縁層の厚みeよりも大きくした構成となっている。このような構成にすることでも、書き込みコントロールゲートWCGに印加される電圧が光電変換部PDの電位に影響を与えてしまう可能性を低くすることができる。
以上の説明では、光電変換部PDの例としてシリコン基板内に設けられたフォトダイオードを挙げたが、光電変換部PDは、光を受光し、この光に応じた電荷を発生して蓄積しておくことができるものであれば何でも良く、例えば図15に示したようなものであっても良い。
図15は、図1に示したMOS型イメージセンサの画素部の図5に対応する断面の変形例を示す断面模式図である。図15において図5と同じ構成には同一符号を付してある。図15に示した画素部は、図5に示した画素部におけるp型不純物層213を削除し、コンタクト部230、画素電極231、光電変換層232、及び対向電極233を追加した構成となっている。
画素電極231は、配線層219上に設けられた、画素部21毎に独立した電極であり、コンタクト部230によってn型不純物層PDと接続されている。光電変換層232は、画素電極231上に設けられた層であり、光を受光し、この光に応じた電荷を発生する。光電変換層232は有機又は無機の光電変換材料で構成されている。対向電極233は、光電変換層232上に設けられた透明電極である。
対向電極233にバイアス電圧を印加することで、光電変換層232で発生した電荷は、画素電極231に移動し、ここからコンタクト部230を通ってn型不純物層PDに移動し、ここで蓄積される。図15に示した構成では、コンタクト部230、画素電極231、光電変換層232、対向電極233、及びn型不純物層PDが、入射光に応じた電荷を発生して蓄積する光電変換部として機能する。
以上説明したように、本明細書には次の事項が開示されている。
開示されたMOS型イメージセンサは、複数の画素部を有するMOS型イメージセンサであって、前記画素部は、入射光に応じた電荷を発生し蓄積する光電変換部と、半導体基板に形成された半導体メモリ及び読み出しトランジスタと、前記半導体基板内に形成された、前記半導体メモリと前記読み出しトランジスタとを分離する素子分離領域とを含み、前記半導体メモリは、フローティングゲートを有し、前記光電変換部に蓄積された電荷を前記フローティングゲートに蓄積するものであり、かつ、前記光電変換部に接続されたソースとゲート電極の2端子構造となっており、前記読み出しトランジスタは、前記フローティングゲートと電気的に接続されたフローティングゲートを有し、当該フローティングゲートの電位に応じた信号を信号線に読み出すものであり、前記半導体メモリの前記ゲート電極が、前記フローティングゲートの側面に対向する位置で、かつ、前記素子分離領域上方に少なくとも配置されている。
この構成により、フローティングゲートの側面に対向する位置にゲート電極があるため、フローティングゲートの側面の面積を大きくする(例えばフローティングゲートの高さを大きくする)ことで、フローティングゲートとゲート電極の結合容量を大きくすることができ、駆動電圧の低減を図ることができる。また、半導体メモリが2端子構造であるため、3端子構造と比べて配線数を減らしたり、画素部サイズを小さくしたりすることができ、微細化及び多画素化に容易に対応することができる。また、半導体メモリが2端子構造であるため、ドレイン領域からの暗電流の流入がなく、S/Nを向上させることができる。また、素子分離領域上方にゲート電極があるため、このゲート電極に印加される電圧が他の素子に影響を与えてしまう可能性を低くすることができる。
開示されたMOS型イメージセンサは、前記光電変換部が前記半導体基板内に形成され前記半導体メモリの前記ゲート電極が、前記フローティングゲートの側面に対向する位置でかつ前記素子分離領域上方と、前記フローティングゲートの側面に対向する位置でかつ前記光電変換部上方とに設けられている。
この構成により、結合容量をより大きくして駆動電圧を低く抑えることができる。
開示されたMOS型イメージセンサは、前記光電変換部上方の前記ゲート電極と前記半導体基板との距離が、前記素子分離領域上方の前記ゲート電極と前記半導体基板との距離よりも大きい。
この構成により、ゲート電極に印加される電圧が光電変換部の電位に影響を与える可能性を低くすることができる。
開示されたMOS型イメージセンサは、前記半導体メモリの前記ゲート電極が、前記フローティングゲートの上面の上方にも設けられている。
この構成により、結合容量をより大きくして駆動電圧を低く抑えることができる。
開示されたMOS型イメージセンサは、前記フローティングゲートの角部に対向する位置には、前記ゲート電極が設けられていない。
この構成により、フローティングゲートの角部を避けてゲート電極が設けられるため、結合容量がばらつくのを防ぐことができる。
開示されたMOS型イメージセンサは、前記フローティングゲートが直線形状となっている。
この構成により、フローティングゲートの形成パターンの精度を向上させることができ、製造工程に起因する結合容量のばらつきを抑えることができる。また、画素部面積を大きくしなくとも、フローティングゲートの面積を稼ぐことができる。
開示されたMOS型イメージセンサは、前記半導体メモリのゲート電極の長さが、前記読み出しトランジスタのゲート電極の長さよりも長くなっている。
この構成により、半導体メモリのゲート電極を相対的に長くして結合容量を稼ぐことができる。
開示されたMOS型イメージセンサは、前記半導体メモリの前記フローティングゲートと前記半導体基板との間の絶縁膜の厚みが、前記読み出しトランジスタの前記フローティングゲートと前記半導体基板との間の絶縁膜の厚みよりも小さい。
この構成により、フローティングゲートに電荷を蓄積しやすくなると共に、信号読み出しまでの間にフローティングゲートから電荷が流出してしまうのを防ぐことができる。
開示されたMOS型イメージセンサは、前記半導体メモリの前記フローティングゲートと前記半導体基板との間の絶縁層の直下に、前記半導体基板よりも高濃度の不純物領域を備える。
開示されたMOS型イメージセンサは、前記半導体メモリが、前記光電変換部に接続されたソースとゲート電極の2端子構造となっている。
開示された撮像装置は、前記MOS型イメージセンサを備える。
21 画素部
22 負荷トランジスタ
100 MOS型イメージセンサ
RT 読み出しトランジスタ
WT 書き込みトランジスタ
PD 光電変換部
FG フローティングゲート
BL 信号線
22 負荷トランジスタ
100 MOS型イメージセンサ
RT 読み出しトランジスタ
WT 書き込みトランジスタ
PD 光電変換部
FG フローティングゲート
BL 信号線
Claims (11)
- 複数の画素部を有するMOS型イメージセンサであって、
前記画素部は、入射光に応じた電荷を発生し蓄積する光電変換部と、半導体基板に形成された半導体メモリ及び読み出しトランジスタと、前記半導体基板内に形成された、前記半導体メモリと前記読み出しトランジスタとを分離する素子分離領域とを含み、
前記半導体メモリは、フローティングゲートを有し、前記光電変換部に蓄積された電荷を前記フローティングゲートに蓄積するものであり、
前記読み出しトランジスタは、前記フローティングゲートと電気的に接続されたフローティングゲートを有し、当該フローティングゲートの電位に応じた信号を信号線に読み出すものであり、
前記半導体メモリの前記ゲート電極が、前記フローティングゲートの側面に対向する位置で、かつ、前記素子分離領域上方に少なくとも配置されているMOS型イメージセンサ。 - 請求項1記載のMOS型イメージセンサであって、
前記光電変換部が前記半導体基板内に形成され
前記半導体メモリの前記ゲート電極が、前記フローティングゲートの側面に対向する位置でかつ前記素子分離領域上方と、前記フローティングゲートの側面に対向する位置でかつ前記光電変換部上方とに設けられているMOS型イメージセンサ。 - 請求項2記載のMOS型イメージセンサであって、
前記光電変換部上方の前記ゲート電極と前記半導体基板との距離が、前記素子分離領域上方の前記ゲート電極と前記半導体基板との距離よりも大きいMOS型イメージセンサ。 - 請求項1〜3のいずれか1項記載のMOS型イメージセンサであって、
前記半導体メモリの前記ゲート電極が、前記フローティングゲートの上面の上方にも設けられているMOS型イメージセンサ。 - 請求項4記載のMOS型イメージセンサであって、
前記フローティングゲートの角部に対向する位置には、前記ゲート電極が設けられていないMOS型イメージセンサ。 - 請求項1〜5のいずれか1項記載のMOS型イメージセンサであって、
前記フローティングゲートが直線形状となっているMOS型イメージセンサ。 - 請求項1〜6のいずれか1項記載のMOS型イメージセンサであって、
前記半導体メモリのゲート電極の長さが、前記読み出しトランジスタのゲート電極の長さよりも長くなっているMOS型イメージセンサ。 - 請求項1〜7のいずれか1項記載のMOS型イメージセンサであって、
前記半導体メモリの前記フローティングゲートと前記半導体基板との間の絶縁膜の厚みが、前記読み出しトランジスタの前記フローティングゲートと前記半導体基板との間の絶縁膜の厚みよりも小さいMOS型イメージセンサ。 - 請求項1〜8のいずれか1項記載のMOS型イメージセンサであって、
前記半導体メモリの前記フローティングゲートと前記半導体基板との間の絶縁層の直下に、前記半導体基板よりも高濃度の不純物領域を備えるMOS型イメージセンサ。 - 請求項1〜9のいずれか1項記載のMOS型イメージセンサであって、
前記半導体メモリが、前記光電変換部に接続されたソースとゲート電極の2端子構造となっているMOS型イメージセンサ。 - 請求項1〜10のいずれか1項記載のMOS型イメージセンサを備える撮像装置。
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---|---|---|---|
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