JP2011061018A - Ｍｏｓ型イメージセンサ及び撮像装置 - Google Patents

Abstract

【課題】駆動電圧を低減することが可能なＭＯＳ型イメージセンサを提供する。
【解決手段】複数の画素部２１を有するＭＯＳ型イメージセンサ１００であって、画素部２１は、入射光に応じた電荷を発生し蓄積する光電変換部ＰＤと、書き込みトランジスタＷＴ及び読み出しトランジスタＲＴと、素子分離領域２１１とを含み、書き込みトランジスタＷＴは、フローティングゲートＦＧを有し、光電変換部ＰＤに蓄積された電荷をフローティングゲートＦＧに蓄積するものであり、かつ、光電変換部ＰＤに接続されたソースと書き込みコントロールゲートＷＣＧの２端子構造となっており、書き込みコントロールゲートＷＣＧがフローティングゲートＦＧの側面に対向する位置で、かつ、素子分離領域２１１上方に少なくとも配置されている。
【選択図】図４

Description

本発明は、ＭＯＳ型イメージセンサ及び撮像装置に関する。

従来のＭＯＳ型イメージセンサは、ローリングシャッタ（フォーカルプレーンシャッタ）方式とよばれるように、各ラインの露光時間は一定であっても、露光開始タイミングがライン毎にずれているため、特に動く被写体を撮像した場合に撮影後の画像が歪むという問題があった。例えば、被写体（電車）が露光期間中に右から左に移動すると、撮影後の被写体（電車）はひし形に変形した画像となる。また、被写体が画面上、下から上に移動すると撮影後の画像は「縮み」、逆に被写体が画面上、上から下に移動すると撮影後の画像は「伸びる」ことになる。これは、撮像素子の最初（上）のラインから撮像と読み出しの処理を行いながら、この処理が順次、次（下）のラインに進行していくためにおこる現象である。

このような問題を解決したＭＯＳ型イメージセンサが、特許文献１に開示されている。特許文献１に開示されたイメージセンサは、全画素部で同時に露光を開始するグローバルシャッタを実現するために、１画素部当たりのトランジスタ数を５個としており、画素部の微細化及び多画素化には限界がある。また、各画素部内で信号電荷が保持されることになるため、信号電荷が読み出されるまでの間に、暗電流ノイズや過大光による周辺画素部からの不要電荷が信号電荷に混入し画質を劣化させるという問題がある。

そこで、このような問題を解決したＭＯＳ型イメージセンサが特許文献２に開示されている。特許文献２に開示されたＭＯＳ型イメージセンサは、フローティングゲートを有するＭＯＳトランジスタを画素部毎に設けている。そして、画素部のフォトダイオードで発生した電荷を該画素部のフローティングゲートに注入し、該フローティングゲートに注入した電荷に応じた信号を読み出す構成となっている。

特許文献２に開示されたＭＯＳ型イメージセンサによれば、ソースフォロアアンプ及び選択トランジスタを有していないため、１画素部あたりのトランジスタ数を少なくすることができる。また、フローティングゲートと基板の間の絶縁膜のポテンシャル障壁により電荷が隔離されており、フローティングゲートに注入された電荷に暗電流や過大光による不要電荷が混入しないため、画質劣化を防ぐことができる。

特許文献２に開示されたＭＯＳ型イメージセンサは、フローティングゲートに電荷を注入するために、ＭＯＳトランジスタのゲート電極に所定の電圧を印加する必要がある。この電圧を低くすることができれば、製造プロセスの負荷（高耐圧プロセスの追加等）を軽減できることに加え、フローティングゲートへの電荷の書き込みとフローティングゲートからの電荷の消去とをフレーム毎に繰り返すＭＯＳ型イメージセンサの長期信頼性の向上にもつながる。

特開２００１−２３８１３２号公報 特開２００２−２８０５３７号公報

本発明は、上記事情に鑑みてなされたものであり、駆動電圧を低減することが可能なＭＯＳ型イメージセンサと、それを備えた撮像装置を提供することを目的とする。

本発明のＭＯＳ型イメージセンサは、複数の画素部を有するＭＯＳ型イメージセンサであって、前記画素部は、入射光に応じた電荷を発生し蓄積する光電変換部と、半導体基板に形成された半導体メモリ及び読み出しトランジスタと、前記半導体基板内に形成された、前記半導体メモリと前記読み出しトランジスタとを分離する素子分離領域とを含み、前記半導体メモリは、フローティングゲートを有し、前記光電変換部に蓄積された電荷を前記フローティングゲートに蓄積するものであり、かつ、前記光電変換部に接続されたソースとゲート電極の２端子構造となっており、前記読み出しトランジスタは、前記フローティングゲートと電気的に接続されたフローティングゲートを有し、当該フローティングゲートの電位に応じた信号を信号線に読み出すものであり、前記半導体メモリの前記ゲート電極が、前記フローティングゲートの側面に対向する位置で、かつ、前記素子分離領域上方に少なくとも配置されている。

本発明の撮像装置は前記ＭＯＳ型イメージセンサを備える。

本発明によれば、駆動電圧を低減することが可能なＭＯＳ型イメージセンサと、それを備えた撮像装置を提供することができる。

本発明の一実施形態を説明するためのＭＯＳ型イメージセンサの概略構成を示す図 図１に示す画素アレイの概略構成を示す模式図 図２に示す画素部の内部構成を示す図 図３に示した画素部の平面レイアウト例を示した平面模式図 図４のＶ−Ｖ線断面模式図 図４のＶＩ−ＶＩ線断面模式図 図１に示すＭＯＳ型イメージセンサのローリングシャッタモード時の動作を説明するためのタイミングチャート 図７に示すタイミングチャートの時刻ｔ１〜ｔ４における、信号読み出し対象となっている画素部の各配線の状態を示した図 図７に示すタイミングチャートの時刻ｔ１〜ｔ４における、非信号読み出し対象となっている画素部の各配線の状態を示した図 図１に示すＭＯＳ型イメージセンサのグローバルシャッタモード時の動作を説明するためのタイミングチャート 図１に示すＭＯＳ型イメージセンサの画素部の図５に対応する断面の変形例を示した図 図１に示すＭＯＳ型イメージセンサの画素部の図５に対応する断面の変形例を示した図 図１に示すＭＯＳ型イメージセンサの画素部の図５に対応する断面の変形例を示した図 図１に示すＭＯＳ型イメージセンサの画素部の図５に対応する断面の変形例を示した図 図１に示すＭＯＳ型イメージセンサの画素部の図５に対応する断面の変形例を示した図

図１は、本発明の一実施形態を説明するためのＭＯＳ型イメージセンサの概略構成を示す図である。ＭＯＳ型イメージセンサ１００は、デジタルカメラ及びデジタルビデオカメラ等の撮像装置、電子内視鏡及びカメラ付携帯電話機等に搭載される撮像モジュール、等に用いられる。

図１に示すＭＯＳ型イメージセンサ１００は、半導体基板１に形成された画素アレイ２、垂直駆動走査回路３、駆動制御回路４、列信号処理回路５、信号線６、及び水平駆動走査回路７を備える。

画素アレイ２は、詳細は後述するが、二次元状に配列された複数の画素部を含む。後述する例では、複数の画素部が、行方向に並ぶ複数の画素部からなる画素部行を行方向に直交する垂直方向に複数並べた配置、又は、列方向に並ぶ複数の画素部からなる画素部列を行方向に複数並べた配置となっている。

垂直駆動走査回路３は、画素アレイ２に含まれる複数の画素部の駆動を行うものであり、複数の画素部行を１つずつ選択して駆動することも可能になっている。

駆動制御回路４は、垂直駆動走査回路３、列信号処理回路５、及び水平駆動走査回路７を統括制御する。

列信号処理回路５は、複数の画素部列の各々に対応して設けられた信号処理回路で構成されており、各信号処理回路はＣＤＳ回路とＡＤＣ回路を含む。ＣＤＳ回路は、対応する画素部列の各画素部から出力される撮像信号に相関二重サンプリング処理を実施する。ＡＤＣ回路は、ＣＤＳ回路で処理後の撮像信号をデジタル信号に変換する。

水平駆動走査回路７は、列信号処理回路５に含まれる複数の信号処理回路の各々に接続されたスイッチと、このスイッチをオンオフ制御する制御回路とで構成されている。このスイッチがオンされることにより、信号処理回路で処理された撮像信号が信号線６に出力され、この撮像信号がアンプを介してＭＯＳ型イメージセンサ１００外部に出力される。

図２は、図１に示す画素アレイの概略構成を示す平面模式図である。図２に示すように、画素アレイ２は、複数の画素部２１（図中ｐｉｘｅｌと表記）と、電流源２２と、読み出し制御線ＲＬと、書き込み制御線ＷＬと、リセット制御線ＲＳＴと、リセット電源線Ｖｒｓｔと、信号線ＢＬとを含む。複数の画素部２１は、上述したように、半導体基板１上の行方向Ｘと列方向Ｙに二次元状（図２の例では正方格子状）に配列されている。電流源２２は、各画素部列に対応して設けられている。

画素部２１は、光を受光してその受光量に応じた電荷を発生すると共に、この発生した電荷に応じた信号を出力するものである。

読み出し制御線ＲＬと、書き込み制御線ＷＬと、リセット制御線ＲＳＴと、リセット電源線Ｖｒｓｔとは、ぞれぞれ、１つの画素部行に対して１つ設けられている。読み出し制御線ＲＬ、書き込み制御線ＷＬ、リセット制御線ＲＳＴ、及びリセット電源線Ｖｒｓｔは、それぞれ、対応する画素部行の各画素部２１と垂直駆動走査回路３とに接続されている。

信号線ＢＬは、１つの画素部列に対して１つ設けられている。信号線ＢＬは、それに対応する画素部列の各画素部２１と、その画素部列に対応する電流源２２と、その画素部列に対応する列信号処理回路５内の信号処理回路とに接続されている。

図３は、図２に示す画素部２１の内部構成を示す図である。画素部２１は、光電変換部ＰＤと、光電変換部ＰＤで発生して蓄積された電荷に応じた信号を読み出す信号読み出し部とを含む。

信号読み出し部は、半導体メモリ（以下では、書き込みトランジスタＷＴという）と、読み出しトランジスタＲＴと、リセットトランジスタＲＳＴｒとを含む。画素部２１内の各トランジスタは、ｎチャネルＭＯＳトランジスタとｐチャネルＭＯＳトランジスタでもどちらでも良いが、以下ではｎチャネルＭＯＳトランジスタとして説明する。

光電変換部ＰＤは、受光した光に応じて電荷を発生して蓄積するものであり、図３の例ではＰＮ接合フォトダイオードで構成されている。

書き込みトランジスタＷＴは、フローティングゲートＦＧを有するＭＯＳトランジスタであり、光電変換部ＰＤで発生して蓄積された電荷をフローティングゲートＦＧに蓄積するものである。

読み出しトランジスタＲＴは、フローティングゲートＦＧを有しているＭＯＳトランジスタであり、このフローティングゲートＦＧの電位に応じた信号を信号線ＢＬに読み出すものである。読み出しトランジスタＲＴのフローティングゲートＦＧは、書き込みトランジスタＷＴのフローティングゲートＦＧと一体化されている。

なお、ここでは、書き込みトランジスタＷＴのフローティングゲートＦＧと読み出しトランジスタＲＴのフローティングゲートＦＧとを１つの導体で構成したが、書き込みトランジスタＷＴと読み出しトランジスタＲＴとで別々にフローティングゲートとなる導体を設けておき、これら２つの導体を配線によって接続した構成であっても良い。

書き込みトランジスタＷＴは、ゲート電極である書き込みコントロールゲートＷＣＧと、ソース及びドレインとして機能する光電変換部ＰＤと、フローティングゲートＦＧとを備える。

書き込みトランジスタＷＴの書き込みコントロールゲートＷＣＧは書き込み制御線ＷＬに接続されている。この書き込みコントロールゲートＷＣＧに書き込み制御線ＷＬを介して書き込みパルスが印加されることで、ファウラ−ノルドハイム（Ｆ−Ｎ）トンネル電流を用いて電荷を注入するＦＮトンネル注入、ダイレクトトンネル注入等により、光電変換部ＰＤで発生した電荷がフローティングゲートＦＧに注入されて蓄積される。図３の例では、書き込みトランジスタＷＴを、ドレイン領域を省略した２端子構造としており、これにより構成の簡略化を図っている。

２端子デバイスとしては、抵抗、コイル、コンデンサ、ダイオード等があり、スイッチング、信号増幅のようなアクティブ（能動）デバイスでは存在しない。また、一般的なＭＯＳ型イメージセンサにおける画素選択、リセット、信号記録、及び信号読み出し等を行うためのアクティブデバイスであるトランジスタは２端子では機能しないことは常識として理解され、だれも試みることすらなかった。しかし、図３に示した画素部２１の構成は、書き込みトランジスタＷＴと読み出しトランジスタＲＴとでフローティングゲートＦＧを共有した構造をとっているため、書き込みトランジスタＷＴを２端子構造としても問題ないことが分かった。

これは、読み出しトランジスタＲＴ側において信号の読み出しを行うことができるため、書き込みトランジスタＷＴについては、専ら書き込み（フローティングゲートＦＧへの電荷注入）及び消去（フローティングゲートＦＧからの電荷引き抜き）の電荷移動だけができれば良いからである。このため、ＭＯＳ型イメージセンサ１００では、書き込みトランジスタＷＴを２端子構造としている。

読み出しトランジスタＲＴは、フローティングゲートＦＧと、ソース領域と、ドレイン領域と、ゲート電極である読み出しコントロールゲートＲＣＧとを備えた３端子構造のＭＯＳトランジスタとなっている。

読み出しトランジスタＲＴの読み出しコントロールゲートＲＣＧ及びドレイン領域は、それぞれ読み出し制御線ＲＬに共通接続されている。読み出しトランジスタＲＴのソース領域は信号線ＢＬに接続されている。

信号線ＢＬには、電流源２２を構成する負荷トランジスタ（ソース領域が接地され、ゲート電極とドレイン領域が接続されたＭＯＳトランジスタ）が接続されている。この負荷トランジスタと読み出しトランジスタＲＴとにより、ソースフォロア回路が構成されている。

読み出しトランジスタＲＴはこのソースフォロア回路の駆動トランジスタとして機能することが可能であり、駆動トランジスタとして機能したときに、フローティングゲートＦＧの電位に応じた信号を信号線ＢＬに出力する。

読み出しトランジスタＲＴと負荷トランジスタからなるソースフォロア回路がｎチャネルＭＯＳトランジスタで構成されている場合、任意の画素部行の各画素部２１の読み出しトランジスタＲＴのゲート電位及びドレイン電位が他の画素部行の各画素部２１のソースフォロア回路のゲート電位及びドレイン電位よりも高ければ、Ｗｉｎｎｅｒ Ｔａｋｅｓ Ａｌｌの理論により、該任意の画素部行の各画素部２１の読み出しトランジスタＲＴのソース電位だけが信号線ＢＬに出力される。

そのため、垂直駆動走査回路３は、信号読み出しの際、信号を読み出す対象ではない画素部行の読み出し制御線ＲＬには、ソースフォロア回路を活性化させない非活性化電圧（例えば０Ｖ）を供給し、信号を読み出す対象となる画素部行の読み出し制御線ＲＬには、ソースフォロア回路を活性化させる活性化電圧（例えば、電源電圧Ｖｄｄ）を供給することで、信号を読み出す対象となる画素部行のみから、信号線ＢＬに信号を読み出すことができる。

なお、読み出しトランジスタＲＴと負荷トランジスタからなるソースフォロア回路がｐチャネルＭＯＳトランジスタで構成されている場合は、読み出し対象となる読み出しトランジスタＲＴのゲート電位及びドレイン電位が他のソースフォロア回路のゲート電位及びドレイン電位よりも低ければ、該読み出し対象となる読み出しトランジスタＲＴのソース電位が信号線ＢＬに出力されることになる。

図３に示した回路構成では、ソースフォロア回路を活性化させる（読み出し制御線ＲＬに活性化電圧を供給する）と、そのソースフォロア回路を構成する読み出しトランジスタＲＴの閾値電圧に対応する信号が信号線ＢＬに出力されることになる。

しかし、読み出しトランジスタＲＴの閾値電圧が読み出しトランジスタＲＴに供給される活性化電圧を超えてしまうと、読み出しトランジスタＲＴが動作しなくなり、出力信号レベルが飽和してしまう。

このため、フローティングゲートＦＧ内の電荷を消去した状態（以下、初期状態という）での読み出しトランジスタＲＴの閾値電圧は、読み出しトランジスタＲＴに供給する活性化電圧よりも小さくしておく必要がある。

これは、初期状態で読み出しトランジスタＲＴの閾値電圧が活性化電圧以上になっていると、フローティングゲートＦＧに電荷を注入した後でも出力信号レベルは変化せず、信号の読み出しができなくなるためである。初期状態での読み出しトランジスタＲＴの閾値電圧Ｖｔｈは、０Ｖ≦Ｖｔｈ＜１Ｖとしておくことが好ましい。

また、図３に示した回路構成においては、光電変換部ＰＤに蓄積することのできる最大量の電荷（飽和電荷量）をフローティングゲートＦＧに蓄積した状態（以下、最大記録状態という）での読み出しトランジスタＲＴの閾値電圧を、読み出しトランジスタＲＴに供給する活性化電圧よりも小さくしておくと良い。

例えば、最大記録状態での読み出しトランジスタＲＴの閾値電圧を活性化電圧の半分にしておくと、光電変換部ＰＤを２回露光して電荷の書き込みを２回行っても出力信号レベルが飽和しなくなる。このため、複数回露光が可能となり、広ダイナミックレンジ撮像が可能となる。

なお、ソースフォロア回路をｐチャネルＭＯＳで構成した場合、初期状態又は最大記録状態での読み出しトランジスタＲＴの閾値電圧と活性化電圧との大小関係は上述した内容と反対になる。しかし、符号を無視した数値の大きさだけを見れば、ｎチャネルＭＯＳの場合と同様に、読み出しトランジスタＲＴの閾値電圧＜活性化電圧の関係となっている。このため、ソースフォロア回路をｐチャネルＭＯＳトランジスタで構成した場合でも、好ましい条件としては、ソースフォロア回路をｎチャネルＭＯＳトランジスタで構成した場合の条件（読み出しトランジスタＲＴの閾値電圧＜活性化電圧）と同義であると言うことができる。

また、上記では、最大記録状態での読み出しトランジスタＲＴの閾値電圧と活性化電圧に大小関係を付けるものとしたが、これらを同じ値にしておいても良い。このようにすることで、読み出しトランジスタＲＴの閾値電圧の振れ幅を、初期状態での閾値電圧（好ましくは０Ｖ≦Ｖｔｈ＜１Ｖ）から活性化電圧（電源電圧Ｖｄｄ）までの範囲とすることができ、感度を上げることができる。

リセットトランジスタＲＳＴｒは、光電変換部ＰＤ内の電荷及びフローティングゲートＦＧ内の電荷をドレイン領域に排出するものである。リセットトランジスタＲＳＴｒのドレイン領域にはリセット電源線Ｖｒｓｔが接続されている。リセットトランジスタＲＳＴｒのゲート電極ＲＧにはリセット制御線ＲＳＴが接続されている。

図４は、図３に示した画素部２１の平面レイアウト例を示した平面模式図である。図５は、図４に示すＶ−Ｖ線断面模式図である。図６は、図４に示すＶＩ−ＶＩ線断面模式図である。

図４に示すように、画素部２１内においては、リセットトランジスタＲＳＴｒ、書き込みトランジスタＷＴ、及び読み出しトランジスタＲＴが列方向にこの順に並べて配置され、これらの左側に光電変換部ＰＤが配置されている。

リセットトランジスタＲＳＴｒのゲート電極ＲＧは、列方向に延びた直線形状となっている。ゲート電極ＲＧ上にはコンタクト部ＲＧａが形成され、このコンタクト部ＲＧａとリセット制御線ＲＳＴとが接続されている。光電変換部ＰＤと、リセットトランジスタＲＳＴｒのドレイン領域２２０は、このゲート電極ＲＧを挟んで行方向に並べて配置されている。ドレイン領域２２０上にはコンタクト部２２０ａが形成され、このコンタクト部２２０ａがリセット電源線Ｖｒｓｔに接続されている。

書き込みトランジスタＷＴのフローティングゲートＦＧと、読み出しトランジスタＲＴのフローティングゲートＦＧは、一体化されており、一体化されたフローティングゲートＦＧは列方向に延びる直線形状となっている。

書き込みコントロールゲートＷＣＧは、フローティングゲートＦＧの行方向左側の側面の一部と、行方向右側の側面の一部と、列方向上側の側面とに対向するように略Ｕ字状（Ｕの字を上下反転させた形状）に形成されている。書き込みコントロールゲートＷＣＧの一部の上にはコンタクト部ＷＣＧａが形成され、このコンタクト部ＷＣＧａが書き込み制御線ＷＬに接続されている。

図５に示したように、書き込みコントロールゲートＷＣＧで挟まれたフローティングゲートＦＧの部分（この部分が、書き込みトランジスタＷＴのフローティングゲートＦＧとして機能する）の下方のシリコン基板２１０（ｎ型シリコン基板に形成したｐウェル層）表面には、シリコン基板２１０よりも高濃度のｐ型不純物層２１４が形成されている。光電変換部ＰＤは、シリコン基板２１０内に形成されたｎ型不純物層で構成されており、その一部はｐ型不純物層２１４の下方にまで延在している。光電変換部ＰＤの表面には暗電流抑制のためにｐ型不純物層２１３が形成されている。

シリコン基板２１０のうち、光電変換部ＰＤ、ｐ型不純物層２１３，２１４、読み出しトランジスタＲＴのソース領域２１７及びドレイン領域２１６、リセットトランジスタＲＳＴｒのドレイン領域２２０が形成された領域以外の領域には、光電変換部ＰＤと、リセットトランジスタＲＳＴｒと、書き込みトランジスタＷＴと、読み出しトランジスタＲＴとを互いに分離すると共に、隣り合う画素部２１同士を分離するための素子分離領域２１１が形成されている。素子分離領域２１１は、例えばシリコン基板２１０に形成された高濃度ｐ型不純物層で構成されている。

図５に示したように、書き込みコントロールゲートＷＣＧとフローティングゲートＦＧとの間の絶縁層２１５ａの厚みは、絶縁性を十分に保てる程度の厚み（例えば１０ｎｍ）となっている。また、書き込みコントロールゲートＷＣＧとシリコン基板２１０との間の絶縁層２１５ｂの厚みも１０ｎｍ程度となっている。書き込みコントロールゲートＷＣＧで挟まれるフローティングゲートＦＧの一部分のシリコン基板２１０側の面の中央部（図４に破線で示した部分）は、シリコン基板２１０側に突出しており、この突出部分とシリコン基板２１０との間の絶縁層２１５ｃの厚みは、光電変換部ＰＤに蓄積された電荷が十分にトンネリングできる程度の厚み（例えば１．５〜４ｎｍ）となっている。

このように、書き込みコントロールゲートＷＣＧは、フローティングゲートＦＧの行方向左側の側面に対向する位置で、かつ、光電変換部ＰＤ上方に形成された部分（図５中の左側の部分）と、フローティングゲートＦＧの行方向右側の側面に対向する位置で、かつ、素子分離領域２１１上方に形成された部分（図５中の右側の部分）とを有する構成となっている。

フローティングゲートＦＧのシリコン基板２１０表面に垂直な方向の高さを大きくすることにより、フローティングゲートＦＧの上に書き込みコントロールゲートＷＣＧを配置する一般的な不揮発性メモリトランジスタと比較して、フローティングゲートＦＧと書き込みコントロールゲートＷＣＧとのオーバーラップ面積を大きくすることができる。このため、フローティングゲートＦＧと書き込みコントロールゲートＷＣＧとの結合容量を大きくすることができる。この結果、光電変換部ＰＤからフローティングゲートＦＧに電荷を注入する際に書き込みコントロールゲートＷＣＧに印加すべき電圧（書き込み電圧）を低くすることができる。特に、図４に示したように、書き込みコントロールゲートＷＣＧの平面視上の長さを、読み出しコントロールゲートＲＣＧの平面視上の長さよりも大きくすることで、フローティングゲートＦＧと書き込みコントロールゲートＷＣＧの結合容量を最大限に大きくすることができる。

ＭＯＳ型イメージセンサ１００では、書き込みトランジスタＷＴのドレイン領域を省略して、書き込みトランジスタＷＴを２端子構造としている。このため、図５に示したように、本来、書き込みトランジスタＷＴのドレイン領域を形成すべき領域には素子分離領域２１１が形成されている。この素子分離領域２１１上方に書き込みコントロールゲートＷＣＧを形成することにより、ドレイン領域上方に書き込みコントロールゲートＷＣＧを形成するときよりも単位画素の面積を削減できかつドレイン領域（N+）からの不要電荷の注入が無くなり設計上の制約を減らすことができる。

図４に戻り、読み出しコントロールゲートＲＣＧは、フローティングゲートＦＧの行方向左側の側面の一部と、行方向右側の側面の一部と、列方向下側の側面とに対向するように略Ｕ字状に形成されている。読み出しコントロールゲートＲＣＧの一部の上にはコンタクト部ＲＣＧａが形成され、このコンタクト部ＲＣＧａが読み出し制御線ＲＬに接続されている。

読み出しトランジスタＲＴのドレイン領域２１６と、読み出しトランジスタＲＴのソース領域２１７は、フローティングゲートＦＧとこれを挟む読み出しコントロールゲートＲＣＧを挟んで行方向に並べて配置されている。ドレイン領域２１６上にはコンタクト部２１６ａが形成され、このコンタクト部２１６ａが信号線ＢＬに接続されている。ソース領域２１７上にはコンタクト部２１７ａが形成され、このコンタクト部２１７ａが読み出し制御線ＲＬに接続されている。

図６に示したように、読み出しコントロールゲートＲＣＧで挟まれたフローティングゲートＦＧの部分（この部分が読み出しトランジスタＲＴのフローティングゲートとして機能する）の下方のシリコン基板２１０表面には、シリコン基板２１０よりも高濃度のｐ型不純物層２１８が形成されている。読み出しコントロールゲートＲＣＧで挟まれるフローティングゲートＦＧとシリコン基板２１０との間の絶縁層２１５ｄの厚みは、書き込みコントロールゲートＷＣＧで挟まれるフローティングゲートＦＧの突出部分とシリコン基板２１０との間の絶縁層２１５ｃの厚みよりも厚くなっている（例えば４〜１０ｎｍ）。これは、読み出しトランジスタＲＴが専ら閾値電圧の読み出しのために使われ、フローティングゲートＦＧへの電荷注入あるいはフローティングゲートＦＧからの電荷引き抜きを行う必要がないため、書き込みトランジスタＷＴにおいて採用した薄いトンネル絶縁膜（例えば１．５〜４ｎｍ）を必要としないためである。また、フローティングゲートＦＧに蓄積された電荷が、読み出しコントロールゲートＲＣＧのフローティングゲートＦＧからシリコン基板２１０へと流出するのを防ぐことができるためである。

読み出しトランジスタＲＴのドレイン領域２１６は、シリコン基板２１０内に形成されたｎ型不純物層で構成されており、そのｐ型不純物層２１８側の先端部には、いわゆるショートチャンネル効果を効率的に抑制するために、Ｈａｌｏイオン注入層２１６ａが形成されている。

読み出しトランジスタＲＴのソース領域２１７は、シリコン基板２１０内に形成されたｎ型不純物層で構成されており、そのｐ型不純物層２１８側の先端部には、いわゆるショートチャンネル効果を効率的に抑制するために、Ｈａｌｏイオン注入層２１７ａが形成されている。

このように、読み出しコントロールゲートＲＣＧは、フローティングゲートＦＧの行方向左側の側面に対向する位置で、かつ、読み出しトランジスタＲＴのドレイン領域２１６上方に形成された部分（図６中の左側の部分）と、フローティングゲートＦＧの行方向右側の側面に対向する位置で、かつ、読み出しトランジスタＲＴのソース領域２１７上方に形成された部分（図６中の右側の部分）とを有する構成となっている。

図５，６に示したように、書き込みコントロールゲートＷＣＧ、読み出しコントロールゲートＲＣＧ、フローティングゲートＦＧが形成された絶縁層２１５の上には、書き込み制御線ＷＬ、読み出し制御線ＲＬ、リセット制御線ＲＳＴ、リセット電源線Ｖｒｓｔ、及び信号線ＢＬを含む配線層２１９が形成されている。

以上のように構成されたＭＯＳ型イメージセンサ１００では、駆動制御回路４が、例えば静止画撮像時にはグローバルシャッタモード（全ての画素部２１で同時に露光を開始して撮像を行うモード）で各部を制御し、動画撮像時にはローリングシャッタモード（画素部行毎に露光開始タイミングをずらして撮像を行うモード）で各部を制御するものとしている。以下、この２つのモード時のＭＯＳ型イメージセンサ１００の動作について説明する。

図７は、図１に示すＭＯＳ型イメージセンサのローリングシャッタモード時の動作を説明するためのタイミングチャートである。図７において、“ＲＬ”は読み出し制御線ＲＬの電圧変化を示している。“ＷＬ”は書き込み制御線ＷＬの電圧変化を示している。“ＲＳＴ”はリセット制御線ＲＳＴの電圧変化を示している。“Ｖｒｓｔ”はリセット電源線Ｖｒｓｔの電圧変化を示している。“ＢＬ”は信号線ＢＬの電圧変化を示している。また、図７では、ｎ行目の画素部行に対応する各配線の電圧変化を示している。以下では、ｎ行目の画素部行に対応する各種配線のことをｎ行目の配線という。

図８は、図７に示した時刻ｔ１〜ｔ４の各時点でのｎ行目の画素部行に対応する配線の電位又は状態を示す図である。図９は、図７に示した時刻ｔ１〜ｔ４の各時点でのｎ行目の画素部行以外の画素部行に対応する配線の電位又は状態を示す図である。図８及び図９に示した“Ｏｐｅｎ”は配線を開放していることを意味する。

垂直駆動走査回路３は、ｎ行目の画素部行の露光期間開始の所定時間前になると、ｎ行目のリセット電源線Ｖｒｓｔの電圧をローレベル（例えば０Ｖ）からハイレベル（例えば８Ｖ）にする。次に、垂直駆動走査回路３は、ｎ行目のリセット制御線ＲＳＴの電圧をローレベル（例えば０Ｖ）からハイレベル（例えば３．３Ｖ）にする。これにより、リセットトランジスタＲＳＴｒがオンし、光電変換部ＰＤに蓄積されていた電荷（ここでは、ソースフォロア回路がｎチャネルＭＯＳトランジスタの構成を例にしているため、電子となる）がリセットトランジスタＲＳＴｒのドレイン領域に排出される。なお、ソースフォロア回路がｐチャネルＭＯＳトランジスタで構成されている場合には、キャリア電荷は正孔となる。

次に、垂直駆動走査回路３は、ｎ行目の書き込み制御線ＷＬの電圧をミドルレベル（例えば０Ｖ）からローレベル（リセット電源線Ｖｒｓｔの電圧の逆極性の電圧、例えば−８Ｖ）にする（時刻ｔ１）。これにより、フローティングゲートＦＧに蓄積されていた電荷は、リセットトランジスタＲＳＴｒのドレイン領域に排出される。時刻ｔ１において、ｎ行目以外の画素部行に対応する配線の状態は図９に示すようになっており、ｎ行目以外の画素部行では光電変換部ＰＤ及びフローティングゲートＦＧのリセットは行われない。

なお、フローティングゲートＦＧに蓄積されていた電荷の消去については、フローティングゲートＦＧの近傍に消去用の電極を設けておき、この電極に電荷を引き抜く方法等、他の方法を採用しても良い。

次に、垂直駆動走査回路３は、ｎ行目の書き込み制御線ＷＬの電圧をミドルレベルに戻し、続いて、ｎ行目のリセット制御線ＲＳＴの電圧をローレベルに戻して、リセットトランジスタＲＳＴｒをオフにする。リセットトランジスタＲＳＴｒがオフされると、ｎ行目の画素部行の露光が開始される。露光開始後、垂直駆動走査回路３は、リセット電源線Ｖｒｓｔの電圧をローレベルに戻す。

露光期間が終了する所定時間前になると、垂直駆動走査回路３は、ｎ行目の読み出し制御線ＲＬの電圧をローレベル（例えば０Ｖ）からハイレベル（ＭＯＳ型イメージセンサ１００の電源電圧Ｖｄｄ）にする（時刻ｔ２）。

図９に示すように、時刻ｔ２時点でのｎ行目の画素部行以外の画素部行に対応する読み出し制御線ＲＬは開放のままとなっている。このため、ｎ行目の画素部行の各画素部２１に含まれる読み出しトランジスタＲＴとこれに接続された負荷トランジスタからなるソースフォロア回路だけが活性化し、その他の画素部２１のソースフォロア回路は非活性のままとなる。したがって、ｎ行目の画素部２１に含まれる読み出しトランジスタＲＴのみから、フローティングゲートＦＧの電位に応じた暗時信号が信号線ＢＬに出力される。

露光期間終了タイミングになると、垂直駆動走査回路３は、ｎ行目の書き込み制御線ＷＬの電圧をミドルレベルからハイレベル（例えば８Ｖ）にして、ｎ行目の画素部２１の露光開始以降に、ｎ行目の画素部２１の光電変換部ＰＤで発生して蓄積された電荷を、その画素部２１のフローティングゲートＦＧに蓄積する（時刻ｔ３）。

次に、垂直駆動走査回路３は、ｎ行目の書き込み制御線ＷＬの電圧をミドルレベルに戻して、電荷の書き込みを完了する。なお、書き込み制御線ＷＬの電圧がハイレベルになっている期間も、光電変換部ＰＤには光が入射しているため、この期間に光電変換部ＰＤで発生した電荷も、フローティングゲートＦＧに蓄積される。

電荷の書き込みを完了した後、垂直駆動走査回路３は、ｎ行目の読み出し制御線ＲＬの電圧をローレベルからハイレベルにする（時刻ｔ４）。

図９に示すように、時刻ｔ４時点でのｎ行目の画素部行以外の画素部行に対応する読み出し制御線ＲＬは開放のままとなっている。このため、ｎ行目の画素部２１に含まれる読み出しトランジスタＲＴとこれに接続された負荷トランジスタからなるソースフォロア回路だけが活性化し、このソースフォロア回路のみから、フローティングゲートＦＧの電位に応じた露光信号が信号線ＢＬに出力される。

このようにして信号線ＢＬに読み出された露光信号と暗時信号は列信号処理回路５に入力される。列信号処理回路５では、暗時信号のレベルから露光信号のレベルを減算する処理が実施されて、露光期間中における光電変換部ＰＤでの受光量に応じた撮像信号が得られる。この撮像信号は、デジタル変換された後、水平駆動走査回路７の制御によってＭＯＳ型イメージセンサ１００外部へと順次出力される。

垂直駆動走査回路３は、ｎ行目の画素部２１から得られた撮像信号がＭＯＳ型イメージセンサ１００外部へと出力された後、信号読み出し対象となる画素部行をｎ行目から（ｎ＋１）行目にし、上述した駆動を行って（ｎ＋１）行目の画素部２１から撮像信号を読み出す。読み出された撮像信号は水平駆動走査回路７により外部へ出力される。このような駆動が全ての画素部行に対して順次行われて、全ての画素部２１から撮像信号が出力される。

図１０は、図１に示すＭＯＳ型イメージセンサのグローバルシャッタモード時の動作を説明するためのタイミングチャートである。図１０における各表記は図７に示した内容と同じである。また、図１０では、ｎ行目の画素部行に対応する各配線の電圧変化を示している。

垂直駆動走査回路３は、全ての画素部２１の露光期間開始の所定時間前になると、全てのリセット電源線Ｖｒｓｔの電圧をローレベルからハイレベルにする。次に、垂直駆動走査回路３は、全てのリセット制御線ＲＳＴの電圧をローレベルからハイレベルにする。これにより、全てのリセットトランジスタＲＳＴｒがオンし、全ての光電変換部ＰＤに蓄積されていた電荷がリセットトランジスタＲＳＴｒのドレイン領域に排出される。

次に、垂直駆動走査回路３は、全ての書き込み制御線ＷＬの電圧をミドルレベルからローレベルにする。これにより、フローティングゲートＦＧに蓄積されていた電荷は、リセットトランジスタＲＳＴｒのドレイン領域に排出される。

次に、垂直駆動走査回路３は、全ての書き込み制御線ＷＬの電圧をミドルレベルに戻し、続いて、全てのリセット制御線ＲＳＴの電圧をローレベルに戻して、全てのリセットトランジスタＲＳＴｒをオフにする。リセットトランジスタＲＳＴｒがオフされると、全ての画素部２１の露光が開始される。露光期間開始後、垂直駆動走査回路３は、全てのリセット電源線Ｖｒｓｔの電圧をローレベルに戻す。

露光期間終了タイミングになると、垂直駆動走査回路３は、全ての書き込み制御線ＷＬの電圧をミドルレベルからハイレベルにして、全ての画素部２１の露光期間の開始以降に、各画素部２１の光電変換部ＰＤで発生して蓄積された電荷を、各画素部２１のフローティングゲートＦＧに蓄積する。

次に、垂直駆動走査回路３は、全ての書き込み制御線ＷＬの電圧をミドルレベルに戻して、電荷の書き込みを完了する。なお、書き込み制御線ＷＬの電圧がハイレベルになっている期間も、光電変換部ＰＤには光が入射しているため、この期間に光電変換部ＰＤで発生した電荷も、フローティングゲートＦＧに蓄積される。

電荷の書き込みを完了した後、垂直駆動走査回路３は、ｎ行目の読み出し制御線ＲＬの電圧をローレベルからハイレベルにする。このときのｎ行目以外の画素部２１に対応する配線の状態は、図９に示した“読み出し”の項目に示した状態となっている。このため、ｎ行目の画素部２１に含まれる読み出しトランジスタＲＴとこれに接続された負荷トランジスタからなるソースフォロア回路だけが活性化し、このソースフォロア回路のみから、フローティングゲートＦＧの電位に応じた露光信号が信号線ＢＬに出力される。

露光信号の出力後、垂直駆動走査回路３は、ｎ行目のリセット電源線Ｖｒｓｔの電圧をローレベルからハイレベルにし、ｎ行目のリセット制御線ＲＳＴの電圧をローレベルからハイレベルにする。

続いて、垂直駆動走査回路３は、ｎ行目の書き込み制御線ＷＬの電圧をミドルレベルからローレベルにする。これにより、ｎ行目の画素部２１の光電変換部ＰＤ及びフローティングゲートＦＧに蓄積されていた電荷は、リセットトランジスタＲＳＴｒのドレイン領域に排出される。

電荷の排出後、垂直駆動走査回路３は、ｎ行目の書き込み制御線ＷＬの電圧をミドルレベルに戻し、続いて、ｎ行目のリセット制御線ＲＳＴの電圧をローレベルに戻して、ｎ行目のリセットトランジスタＲＳＴｒをオフにする。

ｎ行目のリセットトランジスタＲＳＴｒをオフにした後、垂直駆動走査回路３は、ｎ行目の読み出し制御線ＲＬの電圧をローレベルからハイレベルにする。このときのｎ行目以外の画素部２１に対応する配線の状態は、図９に示した“読み出し”の項目に示した状態となっている。このため、ｎ行目の画素部２１に含まれる読み出しトランジスタＲＴとこれに接続された負荷トランジスタからなるソースフォロア回路だけが活性化し、このソースフォロア回路のみから、フローティングゲートＦＧの電位に応じた暗時信号が信号線ＢＬに出力される。

このようにして信号線ＢＬに読み出された露光信号と暗時信号は列信号処理回路５に入力される。列信号処理回路５では、暗時信号のレベルから露光信号のレベルを減算する処理が実施されて、露光期間中における光電変換部ＰＤでの受光量に応じた撮像信号が得られる。この撮像信号は、デジタル変換された後、水平駆動走査回路７の制御によってＭＯＳ型イメージセンサ１００外部へと順次出力される。

垂直駆動走査回路３は、ｎ行目の画素部２１から得られた撮像信号がＭＯＳ型イメージセンサ１００外部へと出力された後、信号読み出し対象となる画素部行をｎ行目から（ｎ＋１）行目にし、上述した駆動を行って（ｎ＋１）行目の画素部２１から撮像信号を読み出す。読み出された撮像信号は水平駆動走査回路７により外部へ出力される。このような駆動が全ての画素部行に対して順次行われて、全ての画素部２１から撮像信号が出力される。

以上のように、ＭＯＳ型イメージセンサ１００によれば、フローティングゲートＦＧの側面に対向する位置に書き込みコントロールゲートＷＣＧがあるため、フローティングゲートＦＧの側面の面積を大きくする（例えばフローティングゲートＦＧの高さを大きくする）ことで、フローティングゲートＦＧと書き込みコントロールゲートＷＣＧの結合容量を大きくすることができ、書き込み電圧の低減を図ることができる。書き込み電圧を低減できることで、書き込みコントロールゲートＷＣＧとシリコン基板２１０との間の絶縁層の耐久性を向上させることができ、素子の長寿命化を実現することができる。フローティングゲートＦＧの平面視における面積を大きくしなくても、結合容量を大きくすることができるため、画素部２１のサイズが大きくなるのを防ぐこともできる。

また、ＭＯＳ型イメージセンサ１００によれば、書き込みコントロールゲートＷＣＧの平面視上の長さが、読み出しコントロールゲートＲＣＧの平面視上の長さよりも大きくなっているため、フローティングゲートＦＧと書き込みコントロールゲートＷＣＧの結合容量を最大限に大きくすることができる。

また、ＭＯＳ型イメージセンサ１００によれば、書き込みコントロールゲートＷＣＧのフローティングゲートＦＧには突出部分が設けられ、この突出部分とシリコン基板２１０との間の絶縁層２１５ｃの厚みが小さくなっているため、フローティングゲートＦＧへの電荷注入効率を向上させることができる。さらに、読み出しトランジスタＲＴが専ら閾値電圧の読み出しのために使われ、フローティングゲートＦＧへの電荷注入あるいはフローティングゲートＦＧからの電荷引き抜きを行う必要がないため、読み出しコントロールゲートＲＣＧのフローティングゲートＦＧとシリコン基板２１０との間の絶縁層２１５ｄの厚みを大きくすることができる。したがって、フローティングゲートＦＧに電荷を注入した後の電荷漏れを防ぐことができる。この結果、高精度の電荷−信号変換特性を得ることができる。

また、ＭＯＳ型イメージセンサ１００によれば、書き込みトランジスタＷＴが２端子構造であるため、３端子構造と比べて配線数を減らしたり、画素部２１のサイズを小さくしたりすることができ、微細化及び多画素化に容易に対応することができる。また、書き込みトランジスタＷＴが２端子構造であるため、ドレイン領域からの暗電流の流入がなく、Ｓ／Ｎを向上させることができる。また、素子分離領域２１１上方に書き込みコントロールゲートＷＣＧがあるため、この書き込みコントロールゲートＷＣＧに印加される電圧が他の素子に影響を与えてしまう可能性を低くすることができると共に、単位画素の面積を削減できかつドレイン領域（Ｎ+）からの不要電荷の注入が無くなり設計上の制約をなくして、設計自由度を向上させることができる。

なお、図４に示した例では、書き込みコントロールゲートＷＣＧが、平面視においてフローティングゲートＦＧの右側、左側、上側に存在しているが、フローティングゲートＦＧの上側にのみ存在していてもよい。フローティングゲートＦＧの上側にある書き込みコントロールゲートＷＣＧ下方は素子分離領域２１１となっているため、このような構成でも、他の素子に影響を与えてしまう可能性を低くすることができる。この構成の場合、書き込みトランジスタＷＴは３端子構造（光電変換素子ＰＤとフローティングゲートＦＧを挟んで対向する位置にドレイン領域を持つ構造）としてもよい。

また、ＭＯＳ型イメージセンサ１００によれば、フローティングゲートＦＧが屈曲部を持たない直線形状となっているため、フローティングゲートＦＧの形成パターンの精度を向上させることができ、製造工程に起因する結合容量のばらつきを抑えることができる。また、画素部２１の面積を大きくしなくとも、フローティングゲートＦＧの面積を稼ぐことができる。

また、ＭＯＳ型イメージセンサ１００によれば、各画素部２１の読み出しトランジスタＲＴをソースフォロア回路の駆動トランジスタとして機能させることができるので、信号線容量の増大に伴うノイズの影響を受けにくい信号読み出しが可能になり、光電変換部ＰＤで発生してフローティングゲートＦＧに蓄積された電荷に応じた信号を信号線ＢＬに安定して読み出すことができる。

ＭＯＳ型イメージセンサ１００では、信号線ＢＬには読み出しトランジスタＲＴ以外に少なくとも負荷トランジスタ２２が接続されていれば良いため、信号線ＢＬの寄生容量の増大によるノイズの影響も受けにくくなり、ノイズに対する耐性を高めることができる。この結果、グローバルシャッタ機能を有する低ノイズ（高感度）かつ低消費電力のイメージセンサを提供することができる。

また、ＭＯＳ型イメージセンサ１００によれば、画素部２１内のトランジスタ数を最少で３つにすることができる。このため、トランジスタ数が少ない分、光電変換部ＰＤの面積を大きくして高感度化を図ったり、画素部２１の数を増やして多画素化を図ったりすることができる。

また、ＭＯＳ型イメージセンサ１００によれば、列信号処理回路５として一般的なＭＯＳ型イメージセンサの技術をそのまま使用することができるため、開発コストを抑えることができる。

また、ＭＯＳ型イメージセンサ１００によれば、信号読み出し対象となる画素部行の読み出し制御線ＲＬにのみ、読み出しトランジスタＲＴのゲート電圧及びドレイン電圧を選択的に供給することができるので、消費電力を削減することができる。また、読み出しトランジスタＲＴのゲート電圧及びドレイン電圧を常に連動して制御することができるため、安定した読み出し動作を行うことができる。

なお、これまでの説明では、信号読み出し部を構成するＭＯＳトランジスタをｎチャネルとしてきたが、ｐチャネルとした場合には、ｐ型とｎ型を全て逆とし、各配線に供給する電圧の極性を反対にすれば良い。

次に、図１に示すＭＯＳ型イメージセンサの画素部の図５に対応する断面の変形例を説明する。

（第一の変形例）
図１１は、図１に示すＭＯＳ型イメージセンサの画素部の図５に対応する断面の第一の変形例を示す図である。図１１に示した構成は、図５に示した構成に対し、フローティングゲートＦＧの側面だけではなく、フローティングゲートＦＧの上面（シリコン基板２１０側とは反対側の面）までを覆うように書き込みコントロールゲートＷＣＧを設けた構成となっている。このような構成にすることで、書き込みコントロールゲートＷＣＧとフローティングゲートＦＧの結合容量をさらに大きくすることができ、書き込み電圧をより低減することができる。

（第二の変形例）
図１２は、図１に示すＭＯＳ型イメージセンサの画素部の図５に対応する断面の第二の変形例を示す断面模式図である。図１２に示した構成は、図１１に示した構成における書き込みコントロールゲートＷＣＧのうち、フローティングゲートＦＧの角部に対向する位置にある部分（図１２中の破線で囲った部分）を除去した構成になっている。

フローティングゲートＦＧを形成後、これを熱酸化して周囲に絶縁層を形成したとき、フローティングゲートＦＧの角部が尖ってしまい、この部分の絶縁層が薄くなることがある。このため、この角部に対向する位置に書き込みコントロールゲートＷＣＧを形成してしまうと、この角部と書き込みコントロールゲートＷＣＧとの間でリーク電流が発生してしまう恐れがある。そこで、フローティングゲートＦＧの角部に対向する位置には書き込みコントロールゲートＷＣＧを形成しないようにすることで、リークを防ぐことができる。

（第三の変形例）
図１３は、図１に示すＭＯＳ型イメージセンサの画素部の図５に対応する断面の第三の変形例を示す断面模式図である。図１３に示した構成は、図１１に示した構成において、光電変換部ＰＤ上方には書き込みコントロールゲートＷＣＧを設けない構成としたものである。このような構成にすることで、書き込みコントロールゲートＷＣＧに電圧を印加したときに、この電圧が光電変換部ＰＤの電位に影響を与えてしまう可能性を低くすることができる。なお、図１に示したＭＯＳ型イメージセンサ１００において、光電変換部ＰＤ上方に書き込みコントロールゲートＷＣＧを形成せず、素子分離領域２１１上方にだけ書き込みコントロールゲートＷＣＧを設けた構成としても、同様の効果が得られる。

（第四の変形例）
図１４は、図１に示すＭＯＳ型イメージセンサの画素部の図５に対応する断面の第四の変形例を示す断面模式図である。図１４に示した構成は、図１１に示した構成において、光電変換部ＰＤ上方にある書き込みコントロールゲートＷＣＧとシリコン基板２１０との間の絶縁層の厚みｄを、素子分離領域２１１上方にある書き込みコントロールゲートＷＣＧとシリコン基板２１０との間の絶縁層の厚みｅよりも大きくした構成となっている。このような構成にすることでも、書き込みコントロールゲートＷＣＧに印加される電圧が光電変換部ＰＤの電位に影響を与えてしまう可能性を低くすることができる。

以上の説明では、光電変換部ＰＤの例としてシリコン基板内に設けられたフォトダイオードを挙げたが、光電変換部ＰＤは、光を受光し、この光に応じた電荷を発生して蓄積しておくことができるものであれば何でも良く、例えば図１５に示したようなものであっても良い。

図１５は、図１に示したＭＯＳ型イメージセンサの画素部の図５に対応する断面の変形例を示す断面模式図である。図１５において図５と同じ構成には同一符号を付してある。図１５に示した画素部は、図５に示した画素部におけるｐ型不純物層２１３を削除し、コンタクト部２３０、画素電極２３１、光電変換層２３２、及び対向電極２３３を追加した構成となっている。

画素電極２３１は、配線層２１９上に設けられた、画素部２１毎に独立した電極であり、コンタクト部２３０によってｎ型不純物層ＰＤと接続されている。光電変換層２３２は、画素電極２３１上に設けられた層であり、光を受光し、この光に応じた電荷を発生する。光電変換層２３２は有機又は無機の光電変換材料で構成されている。対向電極２３３は、光電変換層２３２上に設けられた透明電極である。

対向電極２３３にバイアス電圧を印加することで、光電変換層２３２で発生した電荷は、画素電極２３１に移動し、ここからコンタクト部２３０を通ってｎ型不純物層ＰＤに移動し、ここで蓄積される。図１５に示した構成では、コンタクト部２３０、画素電極２３１、光電変換層２３２、対向電極２３３、及びｎ型不純物層ＰＤが、入射光に応じた電荷を発生して蓄積する光電変換部として機能する。

以上説明したように、本明細書には次の事項が開示されている。

開示されたＭＯＳ型イメージセンサは、複数の画素部を有するＭＯＳ型イメージセンサであって、前記画素部は、入射光に応じた電荷を発生し蓄積する光電変換部と、半導体基板に形成された半導体メモリ及び読み出しトランジスタと、前記半導体基板内に形成された、前記半導体メモリと前記読み出しトランジスタとを分離する素子分離領域とを含み、前記半導体メモリは、フローティングゲートを有し、前記光電変換部に蓄積された電荷を前記フローティングゲートに蓄積するものであり、かつ、前記光電変換部に接続されたソースとゲート電極の２端子構造となっており、前記読み出しトランジスタは、前記フローティングゲートと電気的に接続されたフローティングゲートを有し、当該フローティングゲートの電位に応じた信号を信号線に読み出すものであり、前記半導体メモリの前記ゲート電極が、前記フローティングゲートの側面に対向する位置で、かつ、前記素子分離領域上方に少なくとも配置されている。

この構成により、フローティングゲートの側面に対向する位置にゲート電極があるため、フローティングゲートの側面の面積を大きくする（例えばフローティングゲートの高さを大きくする）ことで、フローティングゲートとゲート電極の結合容量を大きくすることができ、駆動電圧の低減を図ることができる。また、半導体メモリが２端子構造であるため、３端子構造と比べて配線数を減らしたり、画素部サイズを小さくしたりすることができ、微細化及び多画素化に容易に対応することができる。また、半導体メモリが２端子構造であるため、ドレイン領域からの暗電流の流入がなく、Ｓ／Ｎを向上させることができる。また、素子分離領域上方にゲート電極があるため、このゲート電極に印加される電圧が他の素子に影響を与えてしまう可能性を低くすることができる。

開示されたＭＯＳ型イメージセンサは、前記光電変換部が前記半導体基板内に形成され前記半導体メモリの前記ゲート電極が、前記フローティングゲートの側面に対向する位置でかつ前記素子分離領域上方と、前記フローティングゲートの側面に対向する位置でかつ前記光電変換部上方とに設けられている。

この構成により、結合容量をより大きくして駆動電圧を低く抑えることができる。

開示されたＭＯＳ型イメージセンサは、前記光電変換部上方の前記ゲート電極と前記半導体基板との距離が、前記素子分離領域上方の前記ゲート電極と前記半導体基板との距離よりも大きい。

この構成により、ゲート電極に印加される電圧が光電変換部の電位に影響を与える可能性を低くすることができる。

開示されたＭＯＳ型イメージセンサは、前記半導体メモリの前記ゲート電極が、前記フローティングゲートの上面の上方にも設けられている。

この構成により、結合容量をより大きくして駆動電圧を低く抑えることができる。

開示されたＭＯＳ型イメージセンサは、前記フローティングゲートの角部に対向する位置には、前記ゲート電極が設けられていない。

この構成により、フローティングゲートの角部を避けてゲート電極が設けられるため、結合容量がばらつくのを防ぐことができる。

開示されたＭＯＳ型イメージセンサは、前記フローティングゲートが直線形状となっている。

この構成により、フローティングゲートの形成パターンの精度を向上させることができ、製造工程に起因する結合容量のばらつきを抑えることができる。また、画素部面積を大きくしなくとも、フローティングゲートの面積を稼ぐことができる。

開示されたＭＯＳ型イメージセンサは、前記半導体メモリのゲート電極の長さが、前記読み出しトランジスタのゲート電極の長さよりも長くなっている。

この構成により、半導体メモリのゲート電極を相対的に長くして結合容量を稼ぐことができる。

開示されたＭＯＳ型イメージセンサは、前記半導体メモリの前記フローティングゲートと前記半導体基板との間の絶縁膜の厚みが、前記読み出しトランジスタの前記フローティングゲートと前記半導体基板との間の絶縁膜の厚みよりも小さい。

この構成により、フローティングゲートに電荷を蓄積しやすくなると共に、信号読み出しまでの間にフローティングゲートから電荷が流出してしまうのを防ぐことができる。

開示されたＭＯＳ型イメージセンサは、前記半導体メモリの前記フローティングゲートと前記半導体基板との間の絶縁層の直下に、前記半導体基板よりも高濃度の不純物領域を備える。

開示されたＭＯＳ型イメージセンサは、前記半導体メモリが、前記光電変換部に接続されたソースとゲート電極の２端子構造となっている。

開示された撮像装置は、前記ＭＯＳ型イメージセンサを備える。

２１ 画素部
２２ 負荷トランジスタ
１００ ＭＯＳ型イメージセンサ
ＲＴ 読み出しトランジスタ
ＷＴ 書き込みトランジスタ
ＰＤ 光電変換部
ＦＧ フローティングゲート
ＢＬ 信号線

Claims (11)

1. 複数の画素部を有するＭＯＳ型イメージセンサであって、
   前記画素部は、入射光に応じた電荷を発生し蓄積する光電変換部と、半導体基板に形成された半導体メモリ及び読み出しトランジスタと、前記半導体基板内に形成された、前記半導体メモリと前記読み出しトランジスタとを分離する素子分離領域とを含み、
   前記半導体メモリは、フローティングゲートを有し、前記光電変換部に蓄積された電荷を前記フローティングゲートに蓄積するものであり、
   前記読み出しトランジスタは、前記フローティングゲートと電気的に接続されたフローティングゲートを有し、当該フローティングゲートの電位に応じた信号を信号線に読み出すものであり、
   前記半導体メモリの前記ゲート電極が、前記フローティングゲートの側面に対向する位置で、かつ、前記素子分離領域上方に少なくとも配置されているＭＯＳ型イメージセンサ。
2. 請求項１記載のＭＯＳ型イメージセンサであって、
   前記光電変換部が前記半導体基板内に形成され
   前記半導体メモリの前記ゲート電極が、前記フローティングゲートの側面に対向する位置でかつ前記素子分離領域上方と、前記フローティングゲートの側面に対向する位置でかつ前記光電変換部上方とに設けられているＭＯＳ型イメージセンサ。
3. 請求項２記載のＭＯＳ型イメージセンサであって、
   前記光電変換部上方の前記ゲート電極と前記半導体基板との距離が、前記素子分離領域上方の前記ゲート電極と前記半導体基板との距離よりも大きいＭＯＳ型イメージセンサ。
4. 請求項１〜３のいずれか１項記載のＭＯＳ型イメージセンサであって、
   前記半導体メモリの前記ゲート電極が、前記フローティングゲートの上面の上方にも設けられているＭＯＳ型イメージセンサ。
5. 請求項４記載のＭＯＳ型イメージセンサであって、
   前記フローティングゲートの角部に対向する位置には、前記ゲート電極が設けられていないＭＯＳ型イメージセンサ。
6. 請求項１〜５のいずれか１項記載のＭＯＳ型イメージセンサであって、
   前記フローティングゲートが直線形状となっているＭＯＳ型イメージセンサ。
7. 請求項１〜６のいずれか１項記載のＭＯＳ型イメージセンサであって、
   前記半導体メモリのゲート電極の長さが、前記読み出しトランジスタのゲート電極の長さよりも長くなっているＭＯＳ型イメージセンサ。
8. 請求項１〜７のいずれか１項記載のＭＯＳ型イメージセンサであって、
   前記半導体メモリの前記フローティングゲートと前記半導体基板との間の絶縁膜の厚みが、前記読み出しトランジスタの前記フローティングゲートと前記半導体基板との間の絶縁膜の厚みよりも小さいＭＯＳ型イメージセンサ。
9. 請求項１〜８のいずれか１項記載のＭＯＳ型イメージセンサであって、
   前記半導体メモリの前記フローティングゲートと前記半導体基板との間の絶縁層の直下に、前記半導体基板よりも高濃度の不純物領域を備えるＭＯＳ型イメージセンサ。
10. 請求項１〜９のいずれか１項記載のＭＯＳ型イメージセンサであって、
    前記半導体メモリが、前記光電変換部に接続されたソースとゲート電極の２端子構造となっているＭＯＳ型イメージセンサ。
11. 請求項１〜１０のいずれか１項記載のＭＯＳ型イメージセンサを備える撮像装置。

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