JP2011024086A - Phase compensation circuit - Google Patents
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Abstract
Description
本発明は、帰還ループを含む各種回路の波形の位相を安定化させる位相補償回路、およびその位相補償回路を適用した安定化電源、バンドギャップリファレンス回路に関する。 The present invention relates to a phase compensation circuit that stabilizes the phase of waveforms of various circuits including a feedback loop, a stabilized power source to which the phase compensation circuit is applied, and a band gap reference circuit.
一般に、帰還ループを含む各種回路において、帰還ループ内に２個以上のポール（極）がある場合、適切な位相補償を行わないと、発振することが知られている。発振は、入力信号と帰還信号との位相が１８０°以上で、回路のゲインが１以上である場合に生じるので、発振を防止して動作の安定化を図る必要がある。
このため、ポールを２個以上含む帰還ループでは、ポール１個あたり９０°の位相遅れを生じるので、2 個目のポールの影響で位相が１８０°遅れる以前にゲインが１以下となるような、位相補償を行うことが必要である。この位相補償は、帰還ループ内に存在するポールの数が増すほど困難となり、さらに、使用条件によって、周波数が大きく変化してしまうポールを含む帰還ループでは一層困難となる。
In general, in various circuits including a feedback loop, when there are two or more poles in the feedback loop, it is known that oscillation occurs unless appropriate phase compensation is performed. Oscillation occurs when the phase of the input signal and the feedback signal is 180 ° or more and the gain of the circuit is 1 or more. Therefore, it is necessary to prevent oscillation and stabilize the operation.
For this reason, in a feedback loop including two or more poles, a phase delay of 90 ° per pole occurs, so that the gain becomes 1 or less before the phase is delayed by 180 ° due to the influence of the second pole. It is necessary to perform phase compensation. This phase compensation becomes more difficult as the number of poles existing in the feedback loop increases, and it becomes more difficult in a feedback loop including a pole whose frequency changes greatly depending on use conditions.
次に、帰還ループ内に制御することが困難な１個以上のポールを有する系の一例として、集積回路化された一般的なリニア・レギュレータ（以下、レギュレータという）の構成を、図１９に示す。
このレギュレータは、図１９に示すように、エラーアンプ１００と、分圧抵抗Ｒ１、Ｒ２と、出力用トランジスタＱＰ１００と、出力端子２００と、を備えている。
そして、出力端子２００とグランドとの間には、レギュレータの用途に応じて、各種の負荷３００と平滑用キャパシタＣＬが接続される。しかし、それらが確定できない場合には、出力用トランジスタＱＰ１００と分圧抵抗Ｒ１、Ｒ２からなる出力段４００のポールを制御することは困難である。
Next, as an example of a system having one or more poles that are difficult to control in the feedback loop, a configuration of a general linear regulator (hereinafter referred to as a regulator) integrated into an integrated circuit is shown in FIG. .
As shown in FIG. 19, this regulator includes an
このような構成のレギュレータでは、分圧抵抗Ｒ１、Ｒ２が出力電圧ＶＯＵＴを分圧させ、分圧電圧を生成させる。エラーアンプ１００は、その分圧電圧を基準電圧ＶＲＥＦと比較する。そして、その分圧値と基準電圧ＶＲＥＦが同じになるように、出力用トランジスタＱＰ１００の導通抵抗が制御される。
また、出力電圧ＶＯＵＴは、次の（１）式となるので、分圧抵抗Ｒ１、Ｒ２を任意の値に設定することで所望の出力電圧ＶＯＵＴが負荷３００に供給される。
ＶＯＵＴ＝ＶＲＥＦ×〔１＋（Ｒ１／Ｒ２）〕・・・（１）
In the regulator having such a configuration, the voltage dividing resistors R1 and R2 divide the output voltage VOUT to generate a divided voltage. The
Since the output voltage VOUT is expressed by the following equation (1), a desired output voltage VOUT is supplied to the
VOUT = VREF × [1+ (R1 / R2)] (1)
図１９に示すレギュレータは、各種の負荷３００と平滑用キャパシタＣＬに対して位相補償ができるだけでなく、さらに以下の（１）〜（３）に係る性能が要求される。
（１）電源電圧ＶＤＤの変動の影響が出力電圧ＶＯＵＴに現れないこと（ライン・レギュレーションが良いこと）。
（２）負荷３００の変動の影響が出力電圧ＶＯＵＴに現れないこと（ロード・レギュレーションが良いこと）。
（３）電源電圧ＶＤＤおよび負荷３００の変化に対する応答時間が短いこと。
さらに、（１）〜（３）の性能の具体化には、以下の（４）〜（６）の手法が一般的である。
（４）ライン・レギュレーションを良くするには、エラーアンプ１００のゲインを十分に大きくすること。
（５）ロード・レギュレーションを良くするには、エラーアンプ１００のゲインＧｅと、出力段のゲインＧｏの積である（Ｇｅ×Ｇｏ）の値を十分に大きくすること。
（６）応答時間を短くするには、上記の利得の積（Ｇｅ×Ｇｏ）が１になる周波数を十分に高くすること。
The regulator shown in FIG. 19 is required not only to perform phase compensation for
(1) The influence of fluctuations in the power supply voltage VDD does not appear in the output voltage VOUT (the line regulation is good).
(2) The influence of the fluctuation of the
(3) The response time to changes in the power supply voltage VDD and the
Furthermore, the following methods (4) to (6) are generally used for realizing the performances of (1) to (3).
(4) To improve the line regulation, the gain of the
(5) In order to improve load regulation, the value of (Ge × Go), which is the product of the gain Ge of the
(6) In order to shorten the response time, the frequency at which the product of the gain (Ge × Go) becomes 1 is sufficiently high.
次に、図１９に示すレギュレータの構成において、出力段４００でのポール周波数ｆｐｏおよびゲインＧｏについて考える。
出力段４００は、１段の増幅回路とみなすことができるので、図２０の増幅回路５００により近似することができる。
図２０において、増幅回路５００のＤＣでのゲインをＧｏＤＣとし、負荷３００の抵抗成分をＬＲとすると、出力段４００のポール周波数ｆｐおよびゲインＧｏＤＣは、以下の（２）式および（３）式となる。
ｆｐ＝１/ （２π×ＬＲ×ＣＬ）・・・（２）
ＧｏＤＣ＝Ｇｍｏ×ＬＲ ・・・（３）
ここで、ＣＬは平滑用キャパシタＣＬの容量値、Ｇｍｏは図１９の出力用トランジスタＱＰ１００のトランスコンダクタンス値である。
Next, in the regulator configuration shown in FIG. 19, the pole frequency fpo and the gain Go at the
Since the
In FIG. 20, assuming that the gain at DC of the
fp = 1 / (2π × LR × CL) (2)
GoDC = Gmo × LR (3)
Here, CL is the capacitance value of the smoothing capacitor CL, and Gmo is the transconductance value of the output transistor QP100 in FIG.
図１９に示すレギュレータは、さまざまな負荷３００に対して安定であることが求められるが、その負荷３００がどのようなものなのか設計者などは想定できない。すなわち、抵抗性の負荷なのか 定電流源的な負荷なのか、また所望の出力電圧を維持するために、どれだけの電流を供給する必要があるのかを定めることはできない。また、平滑用キャパシタＣＬとして、いかなる容量値のキャパシタが付加されるかも定めることはできない。さらに、出力用トランジスタＱＰ１００のＧｍｏは、出力用トランジスタＱＰ１００に流れる電流により決まる係数である。
The regulator shown in FIG. 19 is required to be stable with respect to
また、（２）および（３）式からも明らかなように、平滑用キャパシタＣＬの容量値、負荷３００の持つ抵抗成分ＬＲ、出力用トランジスタＱＰ１００が供給する電流に基づき、出力段４００のポール周波数ｆｐｏおよびゲインＧｏは大きく変化することになる。そして、負荷３００に依存してポール周波数ｆｐｏおよびＤＣゲインＧｏＤＣが３桁以上変化することもある。
ここで、ポール周波数ｆｐｏとは、出力用トランジスタＱＰ１００のゲートに入力される信号に対し、出力電圧ＶＯＵＴの位相が４５°遅れる周波数であり、またゲインＧｏがＤＣでのゲインＧｏＤＣに対して３ｄＢ小さくなる（低下する）周波数である。
Further, as apparent from the equations (2) and (3), the pole frequency of the
Here, the pole frequency fpo is a frequency at which the phase of the output voltage VOUT is delayed by 45 ° with respect to the signal input to the gate of the output transistor QP100, and the gain Go is 3 dB smaller than the gain GoDC at DC. The frequency that becomes (decreases).
次に、図１９に示すレギュレータが安定であるための条件について、最も安定性の確保が容易である、エラーアンプ１００が１段の増幅段からなる場合について考えてみる。すなわち、エラーアンプ１００と出力段４００を合わせて、２段の増幅段からなる演算増幅器とみなせる場合である。
いま、エラーアンプ１００のポール周波数をｆｐｅ、ゲインをＧｅとする。そして、安定条件として、４５度の位相余裕を確保することにすると、ポール周波数ｆｐｏにおいて、エラーアンプ１００のゲインＧｅと出力段４００のゲインＧｏの積（Ｇｅ×Ｇｏ）が１以下であることが必要である。
Next, let us consider a case where the
The pole frequency of the
すなわち、この演算増幅器の帯域は、ポール周波数ｆｐｏ以下としなければならないことがわかる。
（２）式からも明らかなように、平滑用キャパシタＣＬおよび負荷３００の抵抗成分ＬＲが大きい場合には、ポール周波数ｆｐは極めて小さいものとなり、レギュレータとしての応答特性は劣悪なものとなる。
また、ポール周波数ｆｐｏにおいて、エラーアンプ１００のゲインと出力段４００のゲインの積（Ｇｅ×Ｇｏ）を１以下とするには、以下の（４）式とする必要があることが知られている。
ＣＣ＞２×ＣＬ×（Ｇｍｅ／Ｇｍｏ）・・・（４）
That is, it can be seen that the band of the operational amplifier must be equal to or less than the pole frequency fpo.
As apparent from the equation (2), when the resistance component LR of the smoothing capacitor CL and the
Further, it is known that the following equation (4) needs to be obtained in order to reduce the product (Ge × Go) of the gain of the
CC> 2 × CL × (Gme / Gmo) (4)
ここで ＣＣは図１９に示す位相補償キャパシタＣＣの容量値であり、Ｇｍｅはエラーアンプ１００のトランスコンダクタンス値である。
（４）式からも明らかなように、トランスコンダクタンス値Ｇｍｅが小さく、すなわちレギュレータの出力電流が小さく、平滑用キャパシタＣＬの容量値が大きい場合において、レギュレータを安定に動作させるためには、位相補償キャパシタＣＣは容量値の大きなものを用意する必要があった。このため、レギュレータとして、集積回路化したものを実現することは困難であった。
そこで、これらの問題を解決するための発明として、特許文献１、特許文献２などに記載のものが知られている。
Here, CC is the capacitance value of the phase compensation capacitor CC shown in FIG. 19, and Gme is the transconductance value of the
As apparent from the equation (4), in order to operate the regulator stably when the transconductance value Gme is small, that is, when the output current of the regulator is small and the capacitance value of the smoothing capacitor CL is large, phase compensation is required. The capacitor CC had to be prepared with a large capacitance value. For this reason, it has been difficult to realize an integrated circuit as a regulator.
Therefore, as an invention for solving these problems, those described in
特許文献１の発明では、エラーアンプの動作電流と、出力段の出力電流に比例関係を持たせ、これにより、出力段のポールが高い周波数に移動した場合には、エラーアンプのポールも高い周波数に移動させて、応答特性の改善を図っている。
また、特許文献２の発明では、これまで説明してきたような電圧帰還回路に、低ゲイン・広帯域の電流帰還回路を付加することにより、応答特性の改善を図っている。
しかし、特許文献１の発明では、広帯域化の効果が限定的であるだけでなく、出力電流が増えた場合には、回路の消費電流も増え、位相補償キャパシタＣＣの容量値は大きいままであるという問題がある。また、特許文献２の発明では、回路が複雑化する、すなわち、回路の消費電流および回路の面積がともに増加するという問題があった。
In the invention of
Further, in the invention of Patent Document 2, the response characteristics are improved by adding a low-gain, wide-band current feedback circuit to the voltage feedback circuit described so far.
However, in the invention of
ところで、上記では集積回路化されたレギュレータの例を示したが、レギュレータ以外の各種のＩＣであって、帰還ループ内に２個以上のポール、または制御することが困難なポールを有する場合には、そのＩＣの動作の安定性を確保するために、大容量の位相補償キャパシタや複雑な回路を用意する必要があるという課題がある。 By the way, the example of the regulator integrated into the circuit is shown above. However, in the case of various ICs other than the regulator and having two or more poles or a pole that is difficult to control in the feedback loop. In order to ensure the stability of the operation of the IC, there is a problem that it is necessary to prepare a large-capacity phase compensation capacitor and a complicated circuit.
そこで、本発明の目的は、上記の課題に鑑み、例えば集積回路化された各種回路であって、位相補償の必要な各種回路に適用でき、大容量の位相補償キャパシタや複雑な回路を必要とせずに実現できる位相補償回路を提供することにある。
また、本発明の他の目的は、その位相補償回路を適用した安定化電源、およびバンドギャップリファレンス回路を提供することにある。
In view of the above problems, an object of the present invention is, for example, various circuits integrated into a circuit, which can be applied to various circuits that require phase compensation, and requires a large-capacity phase compensation capacitor and a complicated circuit. It is an object of the present invention to provide a phase compensation circuit that can be realized without any problem.
Another object of the present invention is to provide a stabilized power supply and a bandgap reference circuit to which the phase compensation circuit is applied.
上記の課題を解決し本発明の目的を達成するために、各発明は以下のような構成からなる。
第１の発明は、複数のトランジスタがカスコード接続されるカスコード増幅段に設ける位相補償回路であって、バッファアンプまたはソースフォロワ回路と、前記バッファアンプまたはソースフォロワ回路の出力側に一端が接続されるキャパシタと、を備え、前記バッファアンプまたはソースフォロワ回路の入力側が前記カスコード増幅段の出力端子に接続され、前記キャパシタの他端が前記カスコード増幅段の位相補償用の接続部に接続される。
第２の発明は、第１の発明において、前記複数のトランジスタは、少なくとも１つの入力用の第１のトランジスタと、少なくとも１つの入力用以外の第２のトランジスタと、からなる。
In order to solve the above-described problems and achieve the object of the present invention, each invention has the following configuration.
A first invention is a phase compensation circuit provided in a cascode amplification stage in which a plurality of transistors are cascode-connected, and one end is connected to a buffer amplifier or a source follower circuit and an output side of the buffer amplifier or the source follower circuit. A capacitor, and an input side of the buffer amplifier or the source follower circuit is connected to an output terminal of the cascode amplification stage, and the other end of the capacitor is connected to a phase compensation connection part of the cascode amplification stage.
In a second aspect based on the first aspect, the plurality of transistors include at least one first transistor for input and at least one second transistor other than for input.
第３の発明は、少なくとも１つの入力用トランジスタと少なくとも１つの電流源とがカスコード接続されるカスコード増幅段に設ける位相補償回路であって、バッファアンプまたはソースフォロワ回路と、前記バッファアンプまたはソースフォロワ回路の出力側に一端が接続されるキャパシタと、を備え、前記バッファアンプまたはソースフォロワ回路の入力側が前記カスコード増幅段の出力端子に接続され、前記キャパシタの他端が前記カスコード増幅段の位相補償用の接続部に接続される。 A third invention is a phase compensation circuit provided in a cascode amplification stage in which at least one input transistor and at least one current source are cascode-connected, and includes a buffer amplifier or a source follower circuit, and the buffer amplifier or source follower. A capacitor having one end connected to the output side of the circuit, the input side of the buffer amplifier or the source follower circuit is connected to the output terminal of the cascode amplification stage, and the other end of the capacitor is the phase compensation of the cascode amplification stage It is connected to the connection part.
第４の発明は、第１〜第３の発明のうちの何れにおいて、前記バッファアンプまたはソースフォロワ回路は、高入力インピーダンスであり、任意の正の値の利得を有する。
第５の発明は、第１〜第４の発明のうちの何れにおいて、前記キャパシタは、第１のキャパシタと第２のキャパシタからなり、前記第１のキャパシタの一端は前記バッファアンプまたはソースフォロワ回路の出力側に接続され、前記第１のキャパシタの他端は前記カスコード増幅段の位相補償用の第１の接続部に接続され、前記第２のキャパシタの一端は前記バッファアンプまたはソースフォロワ回路の出力側に接続され、前記第２のキャパシタの他端は前記カスコード増幅段の位相補償用の第２の接続部に接続される。
第６の発明は、第１〜第５の発明のうちの何れにおいて、前記カスコード増幅段がトランスコンダクタンス増幅器の出力段である。
In a fourth aspect based on any one of the first to third aspects, the buffer amplifier or the source follower circuit has a high input impedance and has a gain of an arbitrary positive value.
According to a fifth invention, in any one of the first to fourth inventions, the capacitor includes a first capacitor and a second capacitor, and one end of the first capacitor is the buffer amplifier or the source follower circuit. The other end of the first capacitor is connected to a first connection for phase compensation of the cascode amplification stage, and one end of the second capacitor is connected to the buffer amplifier or the source follower circuit. Connected to the output side, the other end of the second capacitor is connected to a second connection portion for phase compensation of the cascode amplification stage.
In a sixth aspect based on any one of the first to fifth aspects, the cascode amplification stage is an output stage of a transconductance amplifier.
第７の発明は、第１〜第５の発明のうちの何れにおいて、前記カスコード増幅段がカスコード増幅器の出力段である。
第８の発明は、出力電圧を基準電圧と比較して両者の誤差に応じた誤差信号を出力するエラーアンプと、前記誤差信号に応じて前記出力電圧を所定値に制御する出力用トランジスタと、を有する安定化電源であって、前記エラーアンプは、複数のトランジスタがカスコード接続されるカスコード出力段を含み、前記カスコード出力段と前記出力用トランジスタとの間に位相補償回路を設け、前記位相補償回路は、バッファアンプまたはソースフォロワ回路と、前記バッファアンプまたはソースフォロワ回路の出力側に一端が接続されるキャパシタと、を備え、前記バッファアンプまたはソースフォロワ回路の入力側が前記カスコード出力段の出力端子に接続され、前記キャパシタの他端が前記カスコード出力段の位相補償用の接続部に接続される。
第９の発明は、第８の発明において、前記バッファアンプまたはソースフォロワ回路は、高入力インピーダンスであり、任意の正の値の利得を有する。
In a seventh aspect based on any one of the first to fifth aspects, the cascode amplification stage is an output stage of a cascode amplifier.
An eighth aspect of the invention relates to an error amplifier that compares an output voltage with a reference voltage and outputs an error signal corresponding to an error between the two, an output transistor that controls the output voltage to a predetermined value according to the error signal, The error amplifier includes a cascode output stage in which a plurality of transistors are cascode-connected, a phase compensation circuit is provided between the cascode output stage and the output transistor, and the phase compensation The circuit includes a buffer amplifier or a source follower circuit, and a capacitor having one end connected to an output side of the buffer amplifier or the source follower circuit, and an input side of the buffer amplifier or the source follower circuit is an output terminal of the cascode output stage And the other end of the capacitor is connected to the phase compensation connection of the cascode output stage. That.
In a ninth aspect based on the eighth aspect, the buffer amplifier or the source follower circuit has a high input impedance and a gain of an arbitrary positive value.
第１０の発明は、順方向電圧降下の異なる２つのトランジスタと、前記２つのトランジスタに電流を供給する電流源とを含み、バンドギャップ電圧を生成するバンドギャップ電圧生成回路と、前記バンドギャップ電圧生成回路が生成する第１の電圧と第２の電圧との比較を行い、前記両電圧が同じになるように前記電流源の電流を制御する差動増幅回路と、を有するバンドギャップリファレンス回路であって、前記差動増幅回路は複数のトランジスタをカスコード接続して構成し、かつ、前記バンドギャップ電圧生成回路と前記差動増幅回路との間に位相補償回路を設け、前記位相補償回路は、バッファアンプまたはソースフォロワ回路と、前記バッファアンプまたはソースフォロワ回路の出力側に一端が接続されるキャパシタと、を備え、前記バッファアンプまたはソースフォロワ回路の入力側が前記差動増幅回路の出力端子に接続され、前記キャパシタの他端が前記差動増幅回路の位相補償用の接続部に接続される。
第１１の発明は、第１０の発明において、前記バッファアンプまたはソースフォロワ回路は、高入力インピーダンスであり、任意の正の値の利得を有する。
A tenth aspect of the invention includes a band gap voltage generation circuit that generates a band gap voltage, including two transistors having different forward voltage drops, and a current source that supplies current to the two transistors, and the band gap voltage generation. A band gap reference circuit having a differential amplifier circuit that compares a first voltage generated by the circuit with a second voltage and controls a current of the current source so that the two voltages are the same. The differential amplifier circuit is configured by cascode-connecting a plurality of transistors, and a phase compensation circuit is provided between the band gap voltage generation circuit and the differential amplifier circuit. An amplifier or a source follower circuit, and a capacitor having one end connected to the output side of the buffer amplifier or the source follower circuit, Serial input of the buffer amplifier or source follower circuit is connected to the output terminal of the differential amplifier circuit, the other end of the capacitor is connected to the connection portion for phase compensation of the differential amplifier circuit.
In an eleventh aspect based on the tenth aspect, the buffer amplifier or the source follower circuit has a high input impedance and a gain of an arbitrary positive value.
このような構成の本発明の位相補償回路によれば、例えば集積回路化された各種回路であって、位相補償の必要な各種回路に適用でき、この場合に、大容量の位相補償キャパシタや複雑な回路を必要とせずに実現できる。
また、本発明の安定化電源およびバンドギャップリファレンス回路によれば、本発明の位相補償回路が適用されるが、この場合に、大容量の位相補償キャパシタや複雑な回路を必要とせずに実現できる。
According to the phase compensation circuit of the present invention having such a configuration, it can be applied to, for example, various integrated circuits that require phase compensation. In this case, a large-capacity phase compensation capacitor or a complicated Can be realized without the need for a simple circuit.
In addition, according to the stabilized power supply and the band gap reference circuit of the present invention, the phase compensation circuit of the present invention is applied. In this case, it can be realized without requiring a large-capacity phase compensation capacitor or a complicated circuit. .
以下、本発明の実施形態について、図面を参照して説明する。
（位相補償回路の第１実施形態）
図１は、本発明の位相補償回路の第１実施形態の構成を示す回路図である。
この第１実施形態に係る位相補償回路２０は、図１に示すように、複数（この例では４個）のトランジスタがカスコード接続されるカスコード増幅回路（カスコード増幅段）１０に設けられ、カスコード増幅回路１０の位相補償を行う。
Hereinafter, embodiments of the present invention will be described with reference to the drawings.
(First Embodiment of Phase Compensation Circuit)
FIG. 1 is a circuit diagram showing the configuration of the first embodiment of the phase compensation circuit of the present invention.
As shown in FIG. 1, the
ここで、カスコード増幅回路１０は、例えば図１３に示すトランスコンダクタンス増幅器、または図１４に示すカスコード増幅器のカスコード増幅段に適用される。
カスコード増幅回路１０は、図１に示すように、Ｐ型のＭＯＳトランジスタＱＰ１、Ｐ型のＭＯＳトランジスタＱＰ２、Ｎ型のＭＯＳトランジスタＱＮ１、およびＮ型のＭＯＳトランジスタＱＮ２がカスコード接続されている。そして、ＭＯＳトランジスタＱＰ１のソースは高電位の電源ＶＤＤに接続され、ＭＯＳトランジスタＱＮ２のソースは低電位のグランドＧＮＤに接続される。
Here, the
As shown in FIG. 1, in the
また、カスコード増幅回路１０は、入力電圧ＶＩＮが印加される入力端子１１と、出力電圧ＶＯＵＴを出力する出力端子１２と、位相補償用の接続部である位相補償端子１３と、を備えている。入力端子１１は、ＭＯＳトランジスタＱＮ２のゲートに接続され、そのゲートに入力電圧ＶＩＮが印加される。出力端子１２は、ＭＯＳトランジスタＱＰ２とＭＯＳトランジスタＱＮ１の共通接続部に接続される。位相補償端子１３は、ＭＯＳトランジスタＱＮ１とＭＯＳトランジスタＱＮ２の共通接続部に接続される。
Further, the
さらに、ＭＯＳトランジスタＱＰ１のゲートにはバイアス電圧ＶＢ１が印加され、ＭＯＳトランジスタＱＰ２のゲートにはバイアス電圧ＶＢ２が印加され、ＭＯＳトランジスタＱＮ１のゲートにはバイアス電圧ＶＢ３が印加される。このため、カスコード増幅回路１０では、ＭＯＳトランジスタＱＮ２が入力トランジスタとして機能し、ＭＯＳトランジスタＱＰ１、ＱＰ２、ＱＮ１はそれぞれ電流源として機能する。このような観点は、以下の各実施形態でも同様である。
Further, a bias voltage VB1 is applied to the gate of the MOS transistor QP1, a bias voltage VB2 is applied to the gate of the MOS transistor QP2, and a bias voltage VB3 is applied to the gate of the MOS transistor QN1. Therefore, in the
位相補償回路２０は、図１に示すように、バッファアンプ２１とキャパシタ２２とを備え、パッファアンプ２０、キャパシタ２２の順序で直列接続されて直列回路を構成する。その直列回路の入力側はカスコード増幅回路１０の出力端子１２に接続され、直列回路の出力側はカスコード増幅回路１０の位相補償端子１３に接続される。バッファアンプ２１は、高入力インピーダンスで、任意の正の利得を有している。
さらに詳述すると、バッファアンプ２１の入力端子はカスコード増幅回路１０の出力端子１２に接続され、バッファアンプ２１の出力端子はキャパシタ２２の一端側と接続される。さらに、キャパシタ２２の他端側は、カスコード増幅回路１０の位相補償端子１３に接続される。
As shown in FIG. 1, the
More specifically, the input terminal of the
次に、ＭＯＳトランジスタＱＰ１、ＱＰ２、ＱＮ１、ＱＮ２などの接続関係について、図１を参照して具体的に説明する。
ＭＯＳトランジスタＱＰ１のソースが電源ＶＤＤに接続され、ＭＯＳトランジスタＱＰ１のドレインとＭＯＳトランジスタＱＰ２のソースとが共通接続される。ＭＯＳトランジスタＱＰ２のドレインとＭＯＳトランジスタＱＮ１のドレインとは共通接続され、その共通接続部が出力端子１２に接続される。
ＭＯＳトランジスタＱＮ１のソースとＭＯＳトランジスタＱＮ２のドレインとは共通接続され、その共通接続部が位相補償端子１３に接続される。ＭＯＳトランジスタＱＮ２のソースは、グランドＧＮＤに接続される。
Next, the connection relationship of the MOS transistors QP1, QP2, QN1, QN2, etc. will be specifically described with reference to FIG.
The source of the MOS transistor QP1 is connected to the power supply VDD, and the drain of the MOS transistor QP1 and the source of the MOS transistor QP2 are connected in common. The drain of the MOS transistor QP2 and the drain of the MOS transistor QN1 are commonly connected, and the common connection portion is connected to the
The source of the MOS transistor QN1 and the drain of the MOS transistor QN2 are commonly connected, and the common connection portion is connected to the
次に、このように構成される第１実施形態の位相補償の効果を確認するために、位相特性とゲイン特性（振幅特性）のシミュレーションを実施したので、そのシミュレーションの結果を図３に示す。
また、第１実施形態の位相補償の効果を比較するための比較回路は、図２に示す回路とする。この比較回路は、図１のカスコード増幅回路１０と同様のカスコード増幅回路１０に、位相補償用のキャパシタ３０を図示のように接続したものである。そして、図２の比較回路について、位相特性とゲイン特性のシミュレーションの実施結果を図４に示す。
Next, in order to confirm the effect of the phase compensation of the first embodiment configured as described above, the simulation of the phase characteristic and the gain characteristic (amplitude characteristic) was performed, and the result of the simulation is shown in FIG.
A comparison circuit for comparing the effects of the phase compensation of the first embodiment is the circuit shown in FIG. In this comparison circuit, a
図３および図４において、位相１８０度と−１８０度は数学的には同一である。位相補償の効果により、ポールができたため、１〔ＫＨｚ〕付近よりゲインが減少し、位相が回り始めている。
図３に示す第１実施形態のシミュレーション結果によれば、１〔ＫＨｚ〕前後で位相が−１８０度から−９０度へと進んでいるのがわかる。一方、図４に示す比較回路のシミュレーション結果によれば、１〔ＫＨｚ〕前後で位相が１８０度から９０度へと遅れていることがわかる。このような位相の変化を示すと、図５に示すようになる。
3 and 4, the phase 180 degrees and −180 degrees are mathematically the same. Due to the effect of the phase compensation, a pole is formed, and the gain decreases from around 1 [KHz] and the phase starts to rotate.
According to the simulation result of the first embodiment shown in FIG. 3, it can be seen that the phase advances from −180 degrees to −90 degrees around 1 [KHz]. On the other hand, the simulation result of the comparison circuit shown in FIG. 4 shows that the phase is delayed from 180 degrees to 90 degrees around 1 [KHz]. Such a change in phase is shown in FIG.
このように、第１実施形態によれば、位相が９０度遅れることなく、カスコード増幅回路の利得を１以下にできるので、複数のゲイン段と組み合わせることで、容易に高利得、広帯域の演算増幅器を構成することが可能となる。
また、第１実施形態によれば、大容量の位相補償キャパシタや複雑な回路を必要とせずに、位相補償回路を実現できる。このため、カスコード増幅回路が集積回路化されている場合に、その回路に効果的に活用できる。
なお、このような第１実施形態の作用効果は、以下に説明する各実施形態においても同様に実現できる。
As described above, according to the first embodiment, the gain of the cascode amplifier circuit can be reduced to 1 or less without delaying the phase by 90 degrees. Therefore, by combining with a plurality of gain stages, a high gain, wideband operational amplifier can be easily obtained. Can be configured.
Further, according to the first embodiment, a phase compensation circuit can be realized without requiring a large-capacity phase compensation capacitor or a complicated circuit. For this reason, when the cascode amplifier circuit is integrated, the circuit can be effectively used.
In addition, the effect of such 1st Embodiment is realizable similarly also in each embodiment demonstrated below.
（位相補償回路の第２実施形態）
図６は、本発明の位相補償回路の第２実施形態の構成を示す回路図である。
この第２実施形態は、図１に示す第１実施形態の構成を基本とし、以下の点でその構成が異なる。
すなわち、第２実施形態は、図１のＭＯＳトランジスタＱＮ１、ＱＮ２の共通接続部に接続される位相補償端子１３を、図６に示すように、ＭＯＳトランジスタＱＰ１、ＱＰ２の共通接続部に変更した。
この変更に伴い、位相補償回路２０のキャパシタ２２の他端側を、その変更したカスコード増幅回路１０の位相補償端子１３に接続させるようにした。
(Second Embodiment of Phase Compensation Circuit)
FIG. 6 is a circuit diagram showing the configuration of the second embodiment of the phase compensation circuit of the present invention.
This second embodiment is based on the configuration of the first embodiment shown in FIG. 1, and the configuration differs in the following points.
That is, in the second embodiment, the
With this change, the other end side of the
（位相補償回路の第３実施形態）
図７は、本発明の位相補償回路の第３実施形態の構成を示す回路図である。
この第３実施形態は、図１に示す第１実施形態の構成を基本とし、以下の点でその構成が異なる。
すなわち、第３実施形態は、図７に示すように、カスコード増幅回路１０に位相補償端子１３の他に新たに位相補償端子１４が追加され、この位相補償端子１４がＭＯＳトランジスタＱＰ１、ＱＰ２の共通接続部に接続されている点が異なる。
(Third embodiment of phase compensation circuit)
FIG. 7 is a circuit diagram showing the configuration of the third embodiment of the phase compensation circuit of the present invention.
The third embodiment is based on the configuration of the first embodiment shown in FIG. 1, and the configuration differs in the following points.
That is, in the third embodiment, as shown in FIG. 7, a
そして、その追加に伴い、位相補償回路２０の構成を以下のように変更した。すなわち、位相補償回路２０は、図７に示すように、バッファアンプ２１と、キャパシタ２２、２３とを備えている。そして、バッファアンプ２１の入力側はカスコード増幅回路１０の出力端子１２に接続され、バッファアンプ２１の出力側にはキャパシタ２２、２３のそれぞれの一端側が接続される。さらに、キャパシタ２２の他端側は位相補償端子１３に接続され、キャパシタ２３の他端側は位相補償端子１４に接続される。
With the addition, the configuration of the
（位相補償回路の第４実施形態）
図８は、本発明の位相補償回路の第４実施形態の構成を示す回路図である。
この第４実施形態は、図１に示すカスコード増幅回路１０を、図８に示すカスコード増幅回路１０Ａに置き換えたものである。
すなわち、カスコード増幅回路１０Ａは、図１のカスコード増幅回路１０のＮ型のＭＯＳトランジスタＱＮ１を、Ｐ型のＭＯＳトランジスタＱＰ３に置き換えるようにした。これに伴い、出力端子１２はＭＯＳトランジスタＱＰ３とＭＯＳトランジスタＱＮ２との共通接続部に接続させた。また、位相補償端子１３は、ＭＯＳトランジスタＱＰ２とＭＯＳトランジスタＱＰ３との共通接続部に接続させた。
そして、バッファアンプ２１の入力側はカスコード増幅回路１０Ａの出力端子１２に接続され、バッファアンプ２１の出力側にはキャパシタ２２の一端側が接続される。さらに、キャパシタ２２の他端側はカスコード増幅回路１０Ａの位相補償端子１３に接続される。
(Fourth Embodiment of Phase Compensation Circuit)
FIG. 8 is a circuit diagram showing the configuration of the fourth embodiment of the phase compensation circuit of the present invention.
In the fourth embodiment, the
In other words, the
The input side of the
（位相補償回路の第５実施形態）
図９は、本発明の位相補償回路の第５実施形態の構成を示す回路図である。
この第５実施形態は、図１に示すカスコード増幅回路１０を、図９に示すカスコード増幅回路１０Ｂに置き換えたものである。
すなわち、カスコード増幅回路１０Ｂは、図１のカスコード増幅回路１０のＭＯＳトランジスタＱＰ２を省略し、３個のＭＯＳトランジスタＱＰ１、ＱＮ１、ＱＮ２をカスコード接続したものである。
これに伴い、出力端子１２はＭＯＳトランジスタＱＰ１とＭＯＳトランジスタＱＮ１との共通接続部に接続させた。また、位相補償端子１３は、ＭＯＳトランジスタＱＮ１とＭＯＳトランジスタＱＮ２との共通接続部に接続させた。
そして、バッファアンプ２１の入力側はカスコード増幅回路１０Ｂの出力端子１２に接続され、バッファアンプ２１の出力側にはキャパシタ２２の一端側が接続される。さらに、キャパシタ２２の他端側は、カスコード増幅回路１０Ｂの位相補償端子１３に接続される。
(Fifth embodiment of phase compensation circuit)
FIG. 9 is a circuit diagram showing a configuration of the fifth embodiment of the phase compensation circuit of the present invention.
In the fifth embodiment, the
That is, the
Accordingly, the
The input side of the
（位相補償回路の第６実施形態）
図１０は、本発明の位相補償回路の第６実施形態の構成を示す回路図である。
この第６実施形態は、図９に示すカスコード増幅回路１０Ｂを、図１０に示すカスコード増幅回路１０Ｃに置き換えたものである。
すなわち、カスコード増幅回路１０Ｃは、図９の入力端子１１の接続先をＭＯＳトランジスタＱＮ２のゲートからＭＯＳトランジスタＱＰ１のゲートに変更したものである。これに伴い、ＭＯＳトランジスタＱＮ２のゲートにはバイアス電圧ＶＢ４を印加するようにした。
そして、バッファアンプ２１の入力側はカスコード増幅回路１０Ｃの出力端子１２に接続され、バッファアンプ２１の出力側にはキャパシタ２２の一端側が接続される。さらに、キャパシタ２２の他端側は、カスコード増幅回路１０Ｃの位相補償端子１３に接続される。
(Sixth embodiment of phase compensation circuit)
FIG. 10 is a circuit diagram showing the configuration of the sixth embodiment of the phase compensation circuit of the present invention.
In the sixth embodiment, the
That is, the cascode amplifier circuit 10C is obtained by changing the connection destination of the
The input side of the
（位相補償回路の第７実施形態）
図１１は、本発明の位相補償回路の第７実施形態の構成を示す回路図である。
この第７実施形態は、図１に示すカスコード増幅回路１０を、図１１に示すカスコード増幅回路１０Ｄに置き換えたものである。
すなわち、カスコード増幅回路１０Ｄは、図１のカスコード増幅回路１０のＭＯＳトランジスタＱＮ１を省略し、３個のＭＯＳトランジスタＱＰ１、ＱＰ２、ＱＮ２をカスコード接続した。さらに、入力端子１５を追加し、この入力端子１５をＭＯＳトランジスタＱＰ１のゲートに接続するようにした。また、入力端子１１に入力電圧ＶＩＮ１を印加し、入力端子１５に入力電圧ＶＩＮ２を印加するようにした。
(Seventh Embodiment of Phase Compensation Circuit)
FIG. 11 is a circuit diagram showing the configuration of the seventh embodiment of the phase compensation circuit of the present invention.
In the seventh embodiment, the
That is, in the
これに伴い、出力端子１２は、ＭＯＳトランジスタＱＰ２とＭＯＳトランジスタＱＮ２との共通接続部に接続させた。また、位相補償端子１３は、ＭＯＳトランジスタＱＰ１とＭＯＳトランジスタＱＰ２との共通接続部に接続させた。
そして、バッファアンプ２１の入力側はカスコード増幅回路１０Ｄの出力端子１２に接続され、バッファアンプ２１の出力側にはキャパシタ２２の一端側が接続される。さらに、キャパシタ２２の他端側は、カスコード増幅回路１０Ｄの位相補償端子１３に接続される。
Accordingly, the
The input side of the
（位相補償回路の第８実施形態）
図１２は、本発明の位相補償回路の第８実施形態の構成を示す回路図である。
この第８実施形態は、図７に示すカスコード増幅回路１０を、図１２に示すカスコード増幅回路１０Ｅに置き換えたものである。
すなわち、カスコード増幅回路１０Ｅは、図７のカスコード増幅回路１０の入力端子１１の他に入力端子１５と追加し、入力端子１５をＭＯＳトランジスタＱＰ１のゲートに接続するようにした。また、入力端子１１に入力電圧ＶＩＮ１を印加し、入力端子１５に入力電圧ＶＩＮ２を印加するようにした。
そして、バッファアンプ２１の入力側はカスコード増幅回路１０Ｅの出力端子１２に接続され、バッファアンプ２１の出力側にはキャパシタ２２、２３のそれぞれの一端側が接続される。さらに、キャパシタ２２の他端側はカスコード増幅回路１０Ｅの位相補償端子１３に接続され、キャパシタ２３の他端側は位相補償端子１４に接続される。
(Eighth embodiment of phase compensation circuit)
FIG. 12 is a circuit diagram showing the configuration of the eighth embodiment of the phase compensation circuit of the present invention.
In the eighth embodiment, the
That is, the
The input side of the
（位相補償回路の実施形態の変形例）
上記の位相補償回路の各実施形態では、例えば図１に示すように、位相補償回路２０はバッファアンプ２１とキャパシタ２２とからなる場合について説明した。しかし、バッファアンプ２１を、高入力インピーダンスで任意の正の利得を有する、ソースフォロワ回路に置き換えるようにしても良い。
(Modification of Embodiment of Phase Compensation Circuit)
In each of the embodiments of the phase compensation circuit described above, for example, as shown in FIG. 1, the case where the
（トランスコンダクタンス増幅器に位相補償回路を適用した構成例）
図１３は、トランスコンダクタンス増幅器に本発明の位相補償回路を適用した構成の一例を示す回路図である。
このトランスコンダクタンス増幅器は、図１３に示すように、差動回路からなる入力段４１と、カスコード増幅回路からなる出力段４２とを備え、その出力段４２に位相補償回路２０を設けるようにした。
入力段４１は、差動対を構成するＭＯＳトランジスタＱＰ１１、ＱＰ１２と、それぞれ負荷として機能するＭＯＳトランジスタＱＮ１１、ＱＮ１２と、ＭＯＳトランジスタＱＰ１１、ＱＰ１２に定電流を供給する電流源Ｉ１０と、を備えている。ＭＯＳトランジスタＱＰ１１のゲートには入力信号ＮＩＮが入力され、ＭＯＳトランジスタＱＰ１２のゲートには入力信号ＰＩＮが入力される。
(Configuration example of applying phase compensation circuit to transconductance amplifier)
FIG. 13 is a circuit diagram showing an example of a configuration in which the phase compensation circuit of the present invention is applied to a transconductance amplifier.
As shown in FIG. 13, the transconductance amplifier includes an
The
出力段４２は、ＭＯＳトランジスタＱＰ１３、ＱＰ１４、ＱＮ１３が高電位の電源ＶＤＤとグランドＧＮＤとの間にカスコード接続され、ＭＯＳトランジスタＱＰ１５、ＱＰ１６、ＱＮ１４が高電位の電源ＶＤＤとグランドＧＮＤとの間にカスコード接続されている。また、出力段４２は、出力電圧ＶＯＵＴを出力する出力端子４２１と、位相補償用の接続部である位相補償端子４２２と、を備えている。
出力段４２の出力端子４２１と位相補償端子４２２には、位相補償回路２０が接続されている。すなわち、バッファアンプ２１の入力側は出力端子４２１に接続され、キャパシタ２２の他端側は位相補償端子４２２に接続される。
In the
The
ここで、図１３の出力段４２は、３個のＭＯＳトランジスタＱＰ１５、ＱＰ１６、ＱＮ１４がカスコード接続されたカスコード増幅回路とした場合であるが、これに代えて図１などに示すカスコード増幅回路に置き換えるようにしても良い。
以上のように、トランスコンダクタンス増幅器によれば、位相が９０度遅れることなく、トランスコンダクタンス増幅器の利得を１以下にできるので、複数のゲイン段と組み合わせることで、容易に高利得、広帯域の演算増幅器を構成することが可能となる。
Here, the
As described above, according to the transconductance amplifier, the gain of the transconductance amplifier can be reduced to 1 or less without delaying the phase by 90 degrees. Therefore, by combining with a plurality of gain stages, it is easy to obtain a high gain and wideband operational amplifier. Can be configured.
（カスコード増幅器に位相補償回路を適用した第１の例）
図１４は、フォールデッド型カスコード増幅器に本発明の位相補償回路を適用した構成の第１の例を示す回路図である。
このフォールデッド型カスコード増幅器は、図１４に示すように、差動回路からなる入力段５１と、カスコード増幅回路からなる出力段５２とを備え、その出力段５２に位相補償回路２０を設けるようにした。
入力段５１は、差動対を構成するＭＯＳトランジスタＱＰ２１、ＱＰ２２と、ＭＯＳトランジスタＱＰ２１、ＱＰ２２に定電流を供給する電流源Ｉ２０と、を備えている。ＭＯＳトランジスタＱＰ２１のゲートには入力信号ＰＩＮが入力され、ＭＯＳトランジスタＱＰ２２のゲートには入力信号ＮＩＮが入力される。
(First example in which a phase compensation circuit is applied to a cascode amplifier)
FIG. 14 is a circuit diagram showing a first example of a configuration in which the phase compensation circuit of the present invention is applied to a folded cascode amplifier.
As shown in FIG. 14, the folded cascode amplifier includes an
The
出力段５２は、ＭＯＳトランジスタＱＰ２３、ＱＰ２４、ＱＮ２１、ＱＮ２２が高電位の電源ＶＤＤとグランドＧＮＤとの間にカスコード接続され、ＭＯＳトランジスタＱＰ２５、ＱＰ２６、ＱＮ２３、ＱＮ２４が高電位の電源ＶＤＤとグランドＧＮＤとの間にカスコード接続されている。
また、出力段５２では、ＭＯＳトランジスタＱP２３、ＱＰ２５がカレントミラーを構成し、ＭＯＳトランジスタＱＰ２４、ＱＰ２６の各ゲートにバイアス電圧ＶＢ１を印加するようにした。さらに、ＭＯＳトランジスタＱＮ２１、ＱＮ２３の各ゲートにバイアス電圧ＶＢ２を印加し、ＭＯＳトランジスタＱＮ２２、ＱＮ２４の各ゲートにバイアス電圧ＶＢ３を印加するようにした。
In the
In the
そして、出力段５２は、出力電圧ＶＯＵＴを出力する出力端子５２１と、位相補償用の接続部である位相補償端子５２２と、を備えている。出力端子５２１は、ＭＯＳトランジスタＱＰ２６、ＱＮ２３の共通接続部に接続され、位相補償端子５２２はＭＯＳトランジスタＱＮ２３、ＱＮ２４の共通接続部に接続される。
さらに、出力段５２の出力端子５２１と位相補償端子５２２には、位相補償回路２０が接続されている。すなわち、バッファアンプ２１の入力側は出力端子５２１に接続され、キャパシタ２２の他端側は位相補償端子５２２に接続されている。
以上のように、フォールデッド型カスコード増幅器によれば、位相が９０度遅れることなく、フォールデッド型カスコード増幅器の利得を１以下にできるので、複数のゲイン段と組み合わせることで、容易に高利得、広帯域の演算増幅器を構成することが可能となる。
The
Further, the
As described above, according to the folded cascode amplifier, the gain of the folded cascode amplifier can be reduced to 1 or less without delaying the phase by 90 degrees. A wide-band operational amplifier can be configured.
（カスコード増幅器に位相補償回路を適用した第２の例）
図１５は、フォールデッド型カスコード増幅器に本発明の位相補償回路を適用した構成の第２の例を示す回路図である。
このフォールデッド型カスコード増幅器は、図１５に示すように、差動回路からなる入力段５１と、カスコード増幅回路からなる出力段５２Ａとを備え、その出力段５２Ａに位相補償回路２０を設けるようにした。
すなわち、このフォールデッド型カスコード増幅器は、図１４の出力段５２を図１５の出力段５２Ａに置き換え、これに伴い、位相補償回路２０の接続先を図１４から図１５に変更するようにした。
(Second example in which a phase compensation circuit is applied to a cascode amplifier)
FIG. 15 is a circuit diagram showing a second example of a configuration in which the phase compensation circuit of the present invention is applied to a folded cascode amplifier.
As shown in FIG. 15, the folded-type cascode amplifier includes an
That is, in this folded cascode amplifier, the
出力段５２Ａは、図１４の出力段５２の構成を基本にし、以下の点を変更するようにした。すなわち、図１５に示すように、ＭＯＳトランジスタＱＮ２２、ＱＮ２４の構成をカレントミラーに変更し、この変更に伴いＭＯＳトランジスタＱＰ２３、ＱＰ２５のゲートにはバイアス電圧ＶＢ４をそれぞれ印加するようにした。そして、位相補償端子５２２の接続先を、ＭＯＳトランジスタＱＰ２５、ＱＰ２６の共通接続部に変更した。
これらの変更に伴い、位相補償回路２０は、バッファアンプ２１の入力側は出力段５２Ａの出力端子５２１に接続され、キャパシタ２２の他端側は出力段５２Ａの位相補償端子５２２に接続される。
The
With these changes, the
（カスコード増幅器に位相補償回路を適用した第３の例）
図１６は、カスコード増幅器に本発明の位相補償回路を適用した構成の第３の例を示す回路図である。
このカスコード増幅器は、図１６に示すように、ＭＯＳトランジスタがカスコード接続される差動増幅回路５３からなり、その差動増幅回路５３の２つの出力端に位相補償回路２０Ａ、２０Ｂをそれぞれ設けるようにした。
差動増幅回路５３は、差動対を構成するＭＯＳトランジスタＱＰ３１、ＱＰ３２と、ＭＯＳトランジスタＱＰ３１の負荷として機能するＭＯＳトランジスタＱＮ３１、ＱＮ３２と、ＭＯＳトランジスタＱＰ３２の負荷として機能するＭＯＳトランジスタＱＮ３３、ＱＮ３４と、ＭＯＳトランジスタＱＰ３１、ＱＰ３２に定電流を供給する電流源Ｉ３０と、を備えている。
(Third example in which a phase compensation circuit is applied to a cascode amplifier)
FIG. 16 is a circuit diagram showing a third example of a configuration in which the phase compensation circuit of the present invention is applied to a cascode amplifier.
As shown in FIG. 16, this cascode amplifier comprises a
The
ＭＯＳトランジスタＱＰ３１のゲートには入力信号ＰＩＮが入力され、ＭＯＳトランジスタＱＰ３２のゲートには入力信号ＮＩＮが入力される。ＭＯＳトランジスタＱＮ３１、Ｑ３３のゲートにはバイアス電圧ＶＢ２がそれぞれ印加され、ＭＯＳトランジスタＱＮ３２、Ｑ３４のゲートにはバイアス電圧ＶＢ１がそれぞれ印加される。
また、差動増幅回路５３は、出力電圧を出力する出力端子５３１、５３２と、位相補償用の接続部である位相補償端子５３３、５３４と、を備えている。出力端子５３１は、ＭＯＳトランジスタＱＰ３１、ＱＮ３１の共通接続部に接続され、出力端子５３２は、ＭＯＳトランジスタＱＰ３２、ＱＮ３３の共通接続部に接続される。位相補償端子５３３はＭＯＳトランジスタＱＮ３１、ＱＮ３２の共通接続部に接続され、位相補償端子５３４はＭＯＳトランジスタＱＮ３３、ＱＮ３４の共通接続部に接続される。
The input signal PIN is input to the gate of the MOS transistor QP31, and the input signal NIN is input to the gate of the MOS transistor QP32. Bias voltage VB2 is applied to the gates of MOS transistors QN31 and Q33, and bias voltage VB1 is applied to the gates of MOS transistors QN32 and Q34.
The
さらに、差動増幅回路５３の出力端子５３１と位相補償端子５３３には、位相補償回路２０Ａが接続される。差動増幅回路５３の出力端子５３２と位相補償端子５３４には、位相補償回路２０Ｂが接続される。
そして、位相補償回路２０Ａは、バッファアンプ２１の入力側が出力端子５３１に接続され、キャパシタ２２の他端側が位相補償端子５３３に接続される。また、位相補償回路２０Ｂは、バッファアンプ２１の入力側が出力端子５３２に接続され、キャパシタ２２の他端側が位相補償端子５３４に接続される。
Further, the
In the
（安定化電源の実施形態）
図１７は、本発明の安定化電源の実施形態の構成を示す回路図である。
この実施形態に係る安定化電源は、シリーズレギュレータに適用したものであり、図１７に示すように、エラーアンプ（誤差増幅回路）６０と、電圧検出部７０と、出力用トランジスタＱＰ５１と、出力端子７１とを備え、エラーアンプ６０と出力用トランジスタＱＰ５１との間に位相補償回路２０を設けるようにした。そして、出力端子７１とグランドＧＮＤとの間には、負荷３００と平滑用キャパシタＣＬとが接続される。
(Embodiment of stabilized power supply)
FIG. 17 is a circuit diagram showing the configuration of the embodiment of the stabilized power supply of the present invention.
The stabilized power supply according to this embodiment is applied to a series regulator, and as shown in FIG. 17, an error amplifier (error amplifier circuit) 60, a
この実施形態では、電圧検出部７０は、出力電圧ＶＯＵＴを抵抗Ｒ１、Ｒ２で分圧し、この分圧電圧を検出電圧として出力する。エラーアンプ６０は、電圧検出部７０の検出電圧を基準電圧ＶＲＥＦと比較し、この比較結果に応じて誤差信号を生成して出力する。出力用トランジスタＱＰ５１は、その誤差信号に基づいて導通抵抗が制御される。このような一連の動作により、出力電圧ＶＯＵＴが所定値に維持される。
また、この実施形態では、エラーアンプ６０などが安定な動作をするために、位相補償回路２０が進み位相の位相補償を行う。
In this embodiment, the
In this embodiment, in order for the
次に、この実施形態の各部の具体的な構成について、図１７を参照して説明する。
エラーアンプ６０は、図１７に示すように、差動回路からなる入力段６１と、カスコード増幅回路からなる出力段６２とを備え、その出力段６２は出力端子６２１と位相補償用の接続部である位相補償端子６２２とを備えている。
入力段６１は、差動対を構成するＭＯＳトランジスタＱＰ４１、ＱＰ４２と、ＭＯＳトランジスタＱＰ４１の負荷として機能するＭＯＳトランジスタＱＮ４１、ＱＮ４２と、ＭＯＳトランジスタＱＰ４２の負荷として機能するＭＯＳトランジスタＱＮ４３、ＱＮ４４と、ＭＯＳトランジスタＱＰ４１、ＱＰ４２に定電流を供給する電流源Ｉ４０と、を備えている。
Next, a specific configuration of each part of this embodiment will be described with reference to FIG.
As shown in FIG. 17, the
The
ＭＯＳトランジスタＱＰ４１のゲートには所定の基準電圧ＶＲＥＦが印加され、ＭＯＳトランジスタＱＰ４２のゲートには電圧検出部７０の検出電圧が印加される。ＭＯＳトランジスタＱＮ４１、ＱＮ４３のゲートには、バイアス電圧ＶＢ２がそれぞれ印加される。また、ＭＯＳトランジスタＱＮ４２、ＱＮ４６はカレントミラーを構成し、ＭＯＳトランジスタＱＮ４４、ＱＮ４８はカレントミラーを構成する。
出力段６２は、ＭＯＳトランジスタＱＰ４３、ＱＰ４４、ＱＮ４５、ＱＮ４６が高電位の電源ＶＤＤとグランドＧＮＤとの間にカスコード接続され、ＭＯＳトランジスタＱＰ４５、ＱＰ４６、ＱＮ４７、ＱＮ４８が高電位の電源ＶＤＤとグランドＧＮＤとの間にカスコード接続される。
A predetermined reference voltage VREF is applied to the gate of the MOS transistor QP41, and the detection voltage of the
In the
また、出力段６２では、ＭＯＳトランジスタＱ４３、ＱＰ４５がカレントミラーを構成し、ＭＯＳトランジスタＱＰ４４、ＱＰ４６のゲートにはバイアス電圧ＶＢ１がそれぞれ印加される。さらに、ＭＯＳトランジスタＱＮ４５、ＱＮ４７のゲートには、バイアス電圧ＶＢ２がそれぞれ印加される。そして、ＭＯＳトランジスタＱＮ４６、ＱＮ４２はカレントミラーを構成し、ＭＯＳトランジスタＱＮ４８、ＱＮ４４はカレントミラーを構成する。
In the
このため、出力段６２では、ＭＯＳトランジスタＱＮ４６が入力トランジスタとして機能し、ＭＯＳトランジスタＱＰ４３、ＱＰ４４、ＱＮ４５はそれぞれ電流源として機能する。また、ＭＯＳトランジスタＱＮ４８が入力トランジスタとして機能し、ＭＯＳトランジスタＱＰ４５、ＱＰ４６、ＱＮ４７はそれぞれ電流源として機能する。
そして、出力段６２の出力端子６２１は、ＭＯＳトランジスタＱＰ４６、ＱＮ４７の共通接続部に接続される。また、出力段６２の位相補償端子６２２は、ＭＯＳトランジスタＱＰ４５、ＱＰ４６の共通接続部に接続される。
Therefore, in the
The
位相補償回路２０は、図１７に示すように、バッファアンプ２１とキャパシタ２２とが直列接続された直列回路からなる。そして、バッファアンプ２１の入力側は、出力段６２の出力端子６２１に接続される。また、バッファアンプ２１とキャパシタ２２の共通接続部は、出力用トランジスタＱＰ５１のゲートに接続される。さらに、キャパシタ２２の他端側は、出力段６２の位相補償端子６２２に接続される。
ここで、バッファアンプ２１は、高入力インピーダンスであり、任意の正の値の利得を有する。また、そのバッファアンプ２１は、同様の機能を有するソースフォロワ回路に置き換えても良い。
As shown in FIG. 17, the
Here, the
出力用トランジスタＱＰ５１は、そのソースが電源ＶＤＤに接続され、そのドレインが出力端子７１に接続される。電圧検出部７０は、分圧抵抗Ｒ１、Ｒ２が直列接続される分圧回路からなり、その分圧回路の一端側が出力端子７１に接続され、その他端側がグランドに接続される。そして、出力電圧ＶＯＵＴが分圧抵抗Ｒ１、Ｒ２で分圧され、この分圧電圧がエラーアンプ６０のＭＯＳトランジスタＱＰ４２のゲートに印加される。
The output transistor QP51 has a source connected to the power supply VDD and a drain connected to the
以上説明したように、本発明の安定化電源の実施形態では、エラーアンプ６０は、利得を増すために、入力段６１と、ＭＯＳトランジスタがカスコード接続される出力段６２とで構成するようにした。
また、位相補償回路２０の動作によって、エラーアンプ６０の出力端子６２１の位相は進んだ状態になるので、出力用トランジスタＱＰ５１や電圧検出部７０からなる出力段のポールがどの周波数にあっても動作が安定である。
As described above, in the embodiment of the stabilized power supply of the present invention, the
Further, since the phase of the
この安定化電源の周波数帯域は、その出力段のポールの周波数ｆｐｏがエラーアンプ６０のポールの周波数ｆｐｅよりも低いところにあり、その出力段の利得をＧｏ、エラーアンプ６０の利得をＧｅとすると、ｆｐｏ×√（Ｇｏ×Ｇｅ）以上となる。√（Ｇｏ×Ｇｅ）の値は１よりも相当に大きくなるので、通常の位相補償を実施する場合の周波数帯域ｆｐｏに比べて、広帯域で応答速度の優れた安定化電源を実現できる。
このため、安定化電源の実施形態によれば、高利得、広帯域であって、小面積、低消費電流のシリーズレギュレータを容易に実現できる。
The frequency band of the stabilized power supply is such that the pole frequency fpo of the output stage is lower than the pole frequency fpe of the
For this reason, according to the embodiment of the stabilized power supply, a series regulator with high gain, wide bandwidth, small area, and low current consumption can be easily realized.
（バンドギャップリファレンス回路の実施形態）
図１８は、本発明のバンドギャップリファレンス回路の実施形態の構成を示す回路図である。
この実施形態に係るバンドギャップリファレンス回路は、図１８に示すように、バンドギャップ電圧生成回路８０と、差動増幅回路９０と、出力端子８１とを備え、バンドギャップ電圧生成回路８０と差動増幅回路９０との間に、位相補償回路２０を設けるようにした。
バンドギャップ電圧生成回路８０は、順方向電圧降下の異なる２つのトランジスタＱ１、Ｑ２と、トランジスタＱ１、Ｑ２にそれぞれ電流を供給する電流源として機能するＭＯＳトランジスタＱＰ７１、ＱＰ７２とを含み、バンドギャップ電圧を生成する。
(Embodiment of band gap reference circuit)
FIG. 18 is a circuit diagram showing a configuration of an embodiment of the bandgap reference circuit of the present invention.
As shown in FIG. 18, the band gap reference circuit according to this embodiment includes a band gap
The band gap
差動増幅回路９０は、バンドギャップ電圧生成回路８０が生成する第１の電圧と第２の電圧との比較を行い、その両電圧が同じになるようにＭＯＳトランジスタＱＰ７１、ＱＰ７２の電流を制御する。このため、バンドギャップ電圧生成回路８０では、温度や電源電圧ＶＤＤが変化しても安定な出力電圧ＶＯＵＴ（例えば１．２〔Ｖ〕）を出力端子８１から出力できる。
位相補償回路２０は、図１８に示すように、バッファアンプ２１とキャパシタ２２とが直列接続された直列回路からなる。ここで、バッファアンプ２１は、高入力インピーダンスであり、任意の正の値の利得を有する。また、そのバッファアンプ２１は、同様の機能を有するソースフォロワ回路に置き換えても良い。
The
As shown in FIG. 18, the
次に、各部の具体的な構成について、図１８を参照して説明する。
バンドギャップ電圧生成回路８０は、ＭＯＳトランジスタＱＰ７１とトランジスタＱ１とが、電源ＶＤＤとグランドＧＮＤとの間に直列に接続される。また、ＭＯＳトランジスタＱＰ７２、抵抗Ｒ３、抵抗Ｒ４、およびトランジスタＱ２は、電源ＶＤＤとグランドＧＮＤとの間に直列に接続される。
ＭＯＳトランジスタＱＰ７１、ＱＰ７２のゲートは共通接続され、その共通接続部が差動増幅回路９０の出力端子９０１に接続される。ＭＯＳトランジスタＱ７２と抵抗Ｒ３の共通接続部は、出力端子８１に接続される。ＭＯＳトランジスタＱＰ７１とトタンジスタＱ１の共通接続部は、差動増幅回路９０のＭＯＳトランジスタＱＮ６２のゲートに接続される。抵抗Ｒ３、Ｒ４の共通接続部は、差動増幅回路９０のＭＯＳトランジスタＱＮ６１のゲートに接続される。トランジスタＱ１、Ｑ２のベースとコレクタは共通接続され、その共通接続部がグランドに接続される。
Next, a specific configuration of each unit will be described with reference to FIG.
In the band gap
The gates of the MOS transistors QP71 and QP72 are commonly connected, and the common connection portion is connected to the
差動増幅回路９０は、図１８に示すように、複数のＭＯＳトランジスタがカスコード接続される回路からなる。具体的には、差動増幅回路９０は、差動対を構成するＭＯＳトランジスタＱＮ６１、ＱＮ６２と、ＭＯＳトランジスタＱＮ６１の負荷として機能するＭＯＳトランジスタＱＰ６１、Ｑ６２と、ＭＯＳトランジスタＱＮ６２の負荷として機能するＭＯＳトランジスタＱＰ６３、ＱＰ６４と、ＭＯＳトランジスタＱＮ６１、ＱＮ６２に定電流を供給する電流源Ｉ５０と、を備えている。
As shown in FIG. 18, the
ＭＯＳトランジスタＱＰ６１のゲートには抵抗Ｒ３、Ｒ４の共通接続部の電圧が印加され、ＭＯＳトランジスタＱＰ６２のゲートにはＭＯＳトランジスタＱＰ７１とトタンジスタＱ１の共通接続部の電圧が印加される。ＭＯＳトランジスタＱＰ６２、ＱＰ６４のゲートにはバイアス電圧ＶＢ１がそれぞれ印加される。また、ＭＯＳトランジスタＱＰ６１、ＱＰ６３は、カレントミラーを構成する。 The voltage of the common connection of resistors R3 and R4 is applied to the gate of MOS transistor QP61, and the voltage of the common connection of MOS transistor QP71 and transistor Q1 is applied to the gate of MOS transistor QP62. Bias voltage VB1 is applied to the gates of MOS transistors QP62 and QP64, respectively. MOS transistors QP61 and QP63 form a current mirror.
また、差動増幅回路９０は、出力端子９０１と、位相補償用の接続部である位相補償端子９０２とを備えている。出力端子９０１はＭＯＳトランジスタＱＰ６４、ＱＮ６２の共通接続部に接続され、位相補償端子９０２はＭＯＳトランジスタＱＰ６３、ＱＰ６４の共通接続部に接続される。
位相補償回路２０を構成するバッファアンプ２１とキャパシタ２２とは、直列に接続される。そして、バッファアンプ２１の入力側は、差動増幅回路９０の出力端子９０１、およびバンドギャップ電圧生成回路８０のＭＯＳトランジスタＱＰ７１、ＱＰ７２のゲートに接続される。また、キャパシタ２２の他端側は、差動増幅回路９０の位相補償端子９０２に接続される。
Further, the
The
以上説明したように、本発明のバンドギャップリファレンス回路の実施形態では、差動増幅回路９０は、利得を増すために、複数のＭＯＳトランジスタがカスコード接続される回路で構成するようにした。また、位相補償回路２０の位相補償によって、広い周波数領域で安定に動作できる。
このため、実施形態によれば、高利得、広帯域であって、小面積、低消費電流のバンドギャップリファレンス回路を容易に実現できる。
As described above, in the embodiment of the band gap reference circuit of the present invention, the
Therefore, according to the embodiment, a band gap reference circuit having a high gain and a wide band, a small area, and a low current consumption can be easily realized.
ところで、図１８に示すバンドギャップリファレンス回路は、ＤＣ−ＤＣコンバータなどに適用される。ＤＣ−ＤＣコンバータは、近年、動作周波数が上がっている結果、ＭＨｚ帯のＰＳＲＲ（Ｐｏｗｅｒ Ｓｕｐｐｌｙ Ｒｅｊｅｃｔｉｏｎ Ｒａｔｉｏ）が要求されるようになっている。
これには、広帯域のバンドギャップリファレンス回路が必要であるが、この実施形態はこのようなＤＣ−ＤＣコンバータの要求に応じることができる。
Incidentally, the bandgap reference circuit shown in FIG. 18 is applied to a DC-DC converter or the like. As a result of an increase in the operating frequency in recent years, DC-DC converters are required to have a PSRR (Power Supply Rejection Ratio) in the MHz band.
This requires a broadband bandgap reference circuit, but this embodiment can meet the requirements of such a DC-DC converter.
本発明の位相補償回路は、例えば、集積回路化された安定化電源、バンドギャップリファレンス回路などの各種のＩＣであって、帰還ループ内に２個以上のポール、または制御困難なポールを有する系の安定性の改善が要求されるような場合に適用できる。 The phase compensation circuit of the present invention is, for example, various ICs such as an integrated circuit stabilized power supply and a bandgap reference circuit, and a system having two or more poles or a difficult-to-control pole in a feedback loop. It can be applied to the case where improvement of stability is required.
１０、１０Ａ〜１０Ｅ・・・カスコード増幅回路
１１、１５・・・入力端子
１２・・・出力端子
１３、１４・・・位相補償端子
２０、２０Ａ、２０Ｂ・・・位相補償回路
２１・・・バッファアンプ
２２、２３・・・キャパシタ
４１、５１、６１・・・入力段
４２、５２、６２・・・出力段
５０、５３、９０・・・差動増幅回路
６０・・・エラーアンプ
７０・・・電圧検出部
８０・・・バンドギャップ電圧生成回路
10, 10A to 10E:
Claims (11)
バッファアンプまたはソースフォロワ回路と、
前記バッファアンプまたはソースフォロワ回路の出力側に一端が接続されるキャパシタと、を備え、
前記バッファアンプまたはソースフォロワ回路の入力側が前記カスコード増幅段の出力端子に接続され、
前記キャパシタの他端が前記カスコード増幅段の位相補償用の接続部に接続されることを特徴とする位相補償回路。 A phase compensation circuit provided in a cascode amplification stage in which a plurality of transistors are cascode-connected,
A buffer amplifier or source follower circuit;
A capacitor having one end connected to the output side of the buffer amplifier or the source follower circuit,
The input side of the buffer amplifier or source follower circuit is connected to the output terminal of the cascode amplification stage,
The other end of the capacitor is connected to a phase compensation connecting portion of the cascode amplification stage.
バッファアンプまたはソースフォロワ回路と、
前記バッファアンプまたはソースフォロワ回路の出力側に一端が接続されるキャパシタと、を備え、
前記バッファアンプまたはソースフォロワ回路の入力側が前記カスコード増幅段の出力端子に接続され、
前記キャパシタの他端が前記カスコード増幅段の位相補償用の接続部に接続されることを特徴とする位相補償回路。 A phase compensation circuit provided in a cascode amplification stage in which at least one input transistor and at least one current source are cascode-connected,
A buffer amplifier or source follower circuit;
A capacitor having one end connected to the output side of the buffer amplifier or the source follower circuit,
The input side of the buffer amplifier or source follower circuit is connected to the output terminal of the cascode amplification stage,
The other end of the capacitor is connected to a phase compensation connecting portion of the cascode amplification stage.
前記第１のキャパシタの一端は前記バッファアンプまたはソースフォロワ回路の出力側に接続され、前記第１のキャパシタの他端は前記カスコード増幅段の位相補償用の第１の接続部に接続され、
前記第２のキャパシタの一端は前記バッファアンプまたはソースフォロワ回路の出力側に接続され、前記第２のキャパシタの他端は前記カスコード増幅段の位相補償用の第２の接続部に接続されることを特徴とする請求項１乃至請求項４のうちの何れか１項に記載の位相補償回路。 The capacitor includes a first capacitor and a second capacitor,
One end of the first capacitor is connected to an output side of the buffer amplifier or the source follower circuit, and the other end of the first capacitor is connected to a first connection part for phase compensation of the cascode amplification stage,
One end of the second capacitor is connected to the output side of the buffer amplifier or the source follower circuit, and the other end of the second capacitor is connected to a second connection part for phase compensation of the cascode amplification stage. The phase compensation circuit according to claim 1, wherein:
前記エラーアンプは、複数のトランジスタがカスコード接続されるカスコード出力段を含み、
前記カスコード出力段と前記出力用トランジスタとの間に位相補償回路を設け、
前記位相補償回路は、
バッファアンプまたはソースフォロワ回路と、
前記バッファアンプまたはソースフォロワ回路の出力側に一端が接続されるキャパシタと、を備え、
前記バッファアンプまたはソースフォロワ回路の入力側が前記カスコード出力段の出力端子に接続され、
前記キャパシタの他端が前記カスコード出力段の位相補償用の接続部に接続されることを特徴とする安定化電源。 A stabilized power source having an error amplifier that compares an output voltage with a reference voltage and outputs an error signal corresponding to an error between the two, and an output transistor that controls the output voltage to a predetermined value according to the error signal. There,
The error amplifier includes a cascode output stage in which a plurality of transistors are cascode-connected,
A phase compensation circuit is provided between the cascode output stage and the output transistor,
The phase compensation circuit is:
A buffer amplifier or source follower circuit;
A capacitor having one end connected to the output side of the buffer amplifier or the source follower circuit,
The input side of the buffer amplifier or source follower circuit is connected to the output terminal of the cascode output stage,
The stabilized power supply, wherein the other end of the capacitor is connected to a phase compensation connecting portion of the cascode output stage.
前記バンドギャップ電圧生成回路が生成する第１の電圧と第２の電圧との比較を行い、前記両電圧が同じになるように前記電流源の電流を制御する差動増幅回路と、を有するバンドギャップリファレンス回路であって、
前記差動増幅回路は複数のトランジスタをカスコード接続して構成し、かつ、前記バンドギャップ電圧生成回路と前記差動増幅回路との間に位相補償回路を設け、
前記位相補償回路は、
バッファアンプまたはソースフォロワ回路と、
前記バッファアンプまたはソースフォロワ回路の出力側に一端が接続されるキャパシタと、を備え、
前記バッファアンプまたはソースフォロワ回路の入力側が前記差動増幅回路の出力端子に接続され、
前記キャパシタの他端が前記差動増幅回路の位相補償用の接続部に接続されることを特徴とするバンドギャップリファレンス回路。 A band gap voltage generating circuit that includes two transistors having different forward voltage drops and a current source that supplies a current to the two transistors, and generates a band gap voltage;
A differential amplifier circuit that compares the first voltage and the second voltage generated by the band gap voltage generation circuit and controls the current of the current source so that the two voltages are the same. A gap reference circuit,
The differential amplifier circuit is configured by cascode-connecting a plurality of transistors, and a phase compensation circuit is provided between the band gap voltage generation circuit and the differential amplifier circuit,
The phase compensation circuit is:
A buffer amplifier or source follower circuit;
A capacitor having one end connected to the output side of the buffer amplifier or the source follower circuit,
The input side of the buffer amplifier or source follower circuit is connected to the output terminal of the differential amplifier circuit,
A band gap reference circuit, wherein the other end of the capacitor is connected to a phase compensation connecting portion of the differential amplifier circuit.
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Cited By (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2013162483A (en) * | 2012-02-08 | 2013-08-19 | Asahi Kasei Electronics Co Ltd | Operational amplifier |
| JP2014195131A (en) * | 2013-03-28 | 2014-10-09 | Fujitsu Ltd | Folded-cascode amplifier circuit |
| CN104914917A (en) * | 2015-05-27 | 2015-09-16 | 西安空间无线电技术研究所 | Resistance value adjustment band gap voltage and current reference source circuit |
| JP2019204236A (en) * | 2018-05-22 | 2019-11-28 | ラピスセミコンダクタ株式会社 | Semiconductor device |
| KR20200067869A (en) * | 2017-10-11 | 2020-06-12 | 어드밴스드 에너지 인더스트리즈 인코포레이티드 | Matched source impedance driving system and method of operation |
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Cited By (9)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2013162483A (en) * | 2012-02-08 | 2013-08-19 | Asahi Kasei Electronics Co Ltd | Operational amplifier |
| JP2014195131A (en) * | 2013-03-28 | 2014-10-09 | Fujitsu Ltd | Folded-cascode amplifier circuit |
| US9093965B2 (en) | 2013-03-28 | 2015-07-28 | Fujitsu Limited | Folded cascode amplifier circuit |
| CN104914917A (en) * | 2015-05-27 | 2015-09-16 | 西安空间无线电技术研究所 | Resistance value adjustment band gap voltage and current reference source circuit |
| KR20200067869A (en) * | 2017-10-11 | 2020-06-12 | 어드밴스드 에너지 인더스트리즈 인코포레이티드 | Matched source impedance driving system and method of operation |
| CN111433883A (en) * | 2017-10-11 | 2020-07-17 | 先进能源工业公司 | Matched source impedance drive system and method of operating the same |
| KR102329910B1 (en) | 2017-10-11 | 2021-11-22 | 어드밴스드 에너지 인더스트리즈 인코포레이티드 | Matched source impedance drive system and method of operation thereof |
| CN111433883B (en) * | 2017-10-11 | 2022-12-06 | 先进能源工业公司 | Matched source impedance drive system and method of operating the same |
| JP2019204236A (en) * | 2018-05-22 | 2019-11-28 | ラピスセミコンダクタ株式会社 | Semiconductor device |
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