JP2011024086A - Phase compensation circuit - Google Patents
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Abstract
Description
本発明は、帰還ループを含む各種回路の波形の位相を安定化させる位相補償回路、およびその位相補償回路を適用した安定化電源、バンドギャップリファレンス回路に関する。 The present invention relates to a phase compensation circuit that stabilizes the phase of waveforms of various circuits including a feedback loop, a stabilized power source to which the phase compensation circuit is applied, and a band gap reference circuit.
一般に、帰還ループを含む各種回路において、帰還ループ内に2個以上のポール(極)がある場合、適切な位相補償を行わないと、発振することが知られている。発振は、入力信号と帰還信号との位相が180°以上で、回路のゲインが1以上である場合に生じるので、発振を防止して動作の安定化を図る必要がある。
このため、ポールを2個以上含む帰還ループでは、ポール1個あたり90°の位相遅れを生じるので、2 個目のポールの影響で位相が180°遅れる以前にゲインが1以下となるような、位相補償を行うことが必要である。この位相補償は、帰還ループ内に存在するポールの数が増すほど困難となり、さらに、使用条件によって、周波数が大きく変化してしまうポールを含む帰還ループでは一層困難となる。
In general, in various circuits including a feedback loop, when there are two or more poles in the feedback loop, it is known that oscillation occurs unless appropriate phase compensation is performed. Oscillation occurs when the phase of the input signal and the feedback signal is 180 ° or more and the gain of the circuit is 1 or more. Therefore, it is necessary to prevent oscillation and stabilize the operation.
For this reason, in a feedback loop including two or more poles, a phase delay of 90 ° per pole occurs, so that the gain becomes 1 or less before the phase is delayed by 180 ° due to the influence of the second pole. It is necessary to perform phase compensation. This phase compensation becomes more difficult as the number of poles existing in the feedback loop increases, and it becomes more difficult in a feedback loop including a pole whose frequency changes greatly depending on use conditions.
次に、帰還ループ内に制御することが困難な1個以上のポールを有する系の一例として、集積回路化された一般的なリニア・レギュレータ(以下、レギュレータという)の構成を、図19に示す。
このレギュレータは、図19に示すように、エラーアンプ100と、分圧抵抗R1、R2と、出力用トランジスタQP100と、出力端子200と、を備えている。
そして、出力端子200とグランドとの間には、レギュレータの用途に応じて、各種の負荷300と平滑用キャパシタCLが接続される。しかし、それらが確定できない場合には、出力用トランジスタQP100と分圧抵抗R1、R2からなる出力段400のポールを制御することは困難である。
Next, as an example of a system having one or more poles that are difficult to control in the feedback loop, a configuration of a general linear regulator (hereinafter referred to as a regulator) integrated into an integrated circuit is shown in FIG. .
As shown in FIG. 19, this regulator includes an
このような構成のレギュレータでは、分圧抵抗R1、R2が出力電圧VOUTを分圧させ、分圧電圧を生成させる。エラーアンプ100は、その分圧電圧を基準電圧VREFと比較する。そして、その分圧値と基準電圧VREFが同じになるように、出力用トランジスタQP100の導通抵抗が制御される。
また、出力電圧VOUTは、次の(1)式となるので、分圧抵抗R1、R2を任意の値に設定することで所望の出力電圧VOUTが負荷300に供給される。
VOUT=VREF×〔1+(R1/R2)〕・・・(1)
In the regulator having such a configuration, the voltage dividing resistors R1 and R2 divide the output voltage VOUT to generate a divided voltage. The
Since the output voltage VOUT is expressed by the following equation (1), a desired output voltage VOUT is supplied to the
VOUT = VREF × [1+ (R1 / R2)] (1)
図19に示すレギュレータは、各種の負荷300と平滑用キャパシタCLに対して位相補償ができるだけでなく、さらに以下の(1)〜(3)に係る性能が要求される。
(1)電源電圧VDDの変動の影響が出力電圧VOUTに現れないこと(ライン・レギュレーションが良いこと)。
(2)負荷300の変動の影響が出力電圧VOUTに現れないこと(ロード・レギュレーションが良いこと)。
(3)電源電圧VDDおよび負荷300の変化に対する応答時間が短いこと。
さらに、(1)〜(3)の性能の具体化には、以下の(4)〜(6)の手法が一般的である。
(4)ライン・レギュレーションを良くするには、エラーアンプ100のゲインを十分に大きくすること。
(5)ロード・レギュレーションを良くするには、エラーアンプ100のゲインGeと、出力段のゲインGoの積である(Ge×Go)の値を十分に大きくすること。
(6)応答時間を短くするには、上記の利得の積(Ge×Go)が1になる周波数を十分に高くすること。
The regulator shown in FIG. 19 is required not only to perform phase compensation for
(1) The influence of fluctuations in the power supply voltage VDD does not appear in the output voltage VOUT (the line regulation is good).
(2) The influence of the fluctuation of the
(3) The response time to changes in the power supply voltage VDD and the
Furthermore, the following methods (4) to (6) are generally used for realizing the performances of (1) to (3).
(4) To improve the line regulation, the gain of the
(5) In order to improve load regulation, the value of (Ge × Go), which is the product of the gain Ge of the
(6) In order to shorten the response time, the frequency at which the product of the gain (Ge × Go) becomes 1 is sufficiently high.
次に、図19に示すレギュレータの構成において、出力段400でのポール周波数fpoおよびゲインGoについて考える。
出力段400は、1段の増幅回路とみなすことができるので、図20の増幅回路500により近似することができる。
図20において、増幅回路500のDCでのゲインをGoDCとし、負荷300の抵抗成分をLRとすると、出力段400のポール周波数fpおよびゲインGoDCは、以下の(2)式および(3)式となる。
fp=1/ (2π×LR×CL)・・・(2)
GoDC=Gmo×LR ・・・(3)
ここで、CLは平滑用キャパシタCLの容量値、Gmoは図19の出力用トランジスタQP100のトランスコンダクタンス値である。
Next, in the regulator configuration shown in FIG. 19, the pole frequency fpo and the gain Go at the
Since the
In FIG. 20, assuming that the gain at DC of the
fp = 1 / (2π × LR × CL) (2)
GoDC = Gmo × LR (3)
Here, CL is the capacitance value of the smoothing capacitor CL, and Gmo is the transconductance value of the output transistor QP100 in FIG.
図19に示すレギュレータは、さまざまな負荷300に対して安定であることが求められるが、その負荷300がどのようなものなのか設計者などは想定できない。すなわち、抵抗性の負荷なのか 定電流源的な負荷なのか、また所望の出力電圧を維持するために、どれだけの電流を供給する必要があるのかを定めることはできない。また、平滑用キャパシタCLとして、いかなる容量値のキャパシタが付加されるかも定めることはできない。さらに、出力用トランジスタQP100のGmoは、出力用トランジスタQP100に流れる電流により決まる係数である。
The regulator shown in FIG. 19 is required to be stable with respect to
また、(2)および(3)式からも明らかなように、平滑用キャパシタCLの容量値、負荷300の持つ抵抗成分LR、出力用トランジスタQP100が供給する電流に基づき、出力段400のポール周波数fpoおよびゲインGoは大きく変化することになる。そして、負荷300に依存してポール周波数fpoおよびDCゲインGoDCが3桁以上変化することもある。
ここで、ポール周波数fpoとは、出力用トランジスタQP100のゲートに入力される信号に対し、出力電圧VOUTの位相が45°遅れる周波数であり、またゲインGoがDCでのゲインGoDCに対して3dB小さくなる(低下する)周波数である。
Further, as apparent from the equations (2) and (3), the pole frequency of the
Here, the pole frequency fpo is a frequency at which the phase of the output voltage VOUT is delayed by 45 ° with respect to the signal input to the gate of the output transistor QP100, and the gain Go is 3 dB smaller than the gain GoDC at DC. The frequency that becomes (decreases).
次に、図19に示すレギュレータが安定であるための条件について、最も安定性の確保が容易である、エラーアンプ100が1段の増幅段からなる場合について考えてみる。すなわち、エラーアンプ100と出力段400を合わせて、2段の増幅段からなる演算増幅器とみなせる場合である。
いま、エラーアンプ100のポール周波数をfpe、ゲインをGeとする。そして、安定条件として、45度の位相余裕を確保することにすると、ポール周波数fpoにおいて、エラーアンプ100のゲインGeと出力段400のゲインGoの積(Ge×Go)が1以下であることが必要である。
Next, let us consider a case where the
The pole frequency of the
すなわち、この演算増幅器の帯域は、ポール周波数fpo以下としなければならないことがわかる。
(2)式からも明らかなように、平滑用キャパシタCLおよび負荷300の抵抗成分LRが大きい場合には、ポール周波数fpは極めて小さいものとなり、レギュレータとしての応答特性は劣悪なものとなる。
また、ポール周波数fpoにおいて、エラーアンプ100のゲインと出力段400のゲインの積(Ge×Go)を1以下とするには、以下の(4)式とする必要があることが知られている。
CC>2×CL×(Gme/Gmo)・・・(4)
That is, it can be seen that the band of the operational amplifier must be equal to or less than the pole frequency fpo.
As apparent from the equation (2), when the resistance component LR of the smoothing capacitor CL and the
Further, it is known that the following equation (4) needs to be obtained in order to reduce the product (Ge × Go) of the gain of the
CC> 2 × CL × (Gme / Gmo) (4)
ここで CCは図19に示す位相補償キャパシタCCの容量値であり、Gmeはエラーアンプ100のトランスコンダクタンス値である。
(4)式からも明らかなように、トランスコンダクタンス値Gmeが小さく、すなわちレギュレータの出力電流が小さく、平滑用キャパシタCLの容量値が大きい場合において、レギュレータを安定に動作させるためには、位相補償キャパシタCCは容量値の大きなものを用意する必要があった。このため、レギュレータとして、集積回路化したものを実現することは困難であった。
そこで、これらの問題を解決するための発明として、特許文献1、特許文献2などに記載のものが知られている。
Here, CC is the capacitance value of the phase compensation capacitor CC shown in FIG. 19, and Gme is the transconductance value of the
As apparent from the equation (4), in order to operate the regulator stably when the transconductance value Gme is small, that is, when the output current of the regulator is small and the capacitance value of the smoothing capacitor CL is large, phase compensation is required. The capacitor CC had to be prepared with a large capacitance value. For this reason, it has been difficult to realize an integrated circuit as a regulator.
Therefore, as an invention for solving these problems, those described in
特許文献1の発明では、エラーアンプの動作電流と、出力段の出力電流に比例関係を持たせ、これにより、出力段のポールが高い周波数に移動した場合には、エラーアンプのポールも高い周波数に移動させて、応答特性の改善を図っている。
また、特許文献2の発明では、これまで説明してきたような電圧帰還回路に、低ゲイン・広帯域の電流帰還回路を付加することにより、応答特性の改善を図っている。
しかし、特許文献1の発明では、広帯域化の効果が限定的であるだけでなく、出力電流が増えた場合には、回路の消費電流も増え、位相補償キャパシタCCの容量値は大きいままであるという問題がある。また、特許文献2の発明では、回路が複雑化する、すなわち、回路の消費電流および回路の面積がともに増加するという問題があった。
In the invention of
Further, in the invention of Patent Document 2, the response characteristics are improved by adding a low-gain, wide-band current feedback circuit to the voltage feedback circuit described so far.
However, in the invention of
ところで、上記では集積回路化されたレギュレータの例を示したが、レギュレータ以外の各種のICであって、帰還ループ内に2個以上のポール、または制御することが困難なポールを有する場合には、そのICの動作の安定性を確保するために、大容量の位相補償キャパシタや複雑な回路を用意する必要があるという課題がある。 By the way, the example of the regulator integrated into the circuit is shown above. However, in the case of various ICs other than the regulator and having two or more poles or a pole that is difficult to control in the feedback loop. In order to ensure the stability of the operation of the IC, there is a problem that it is necessary to prepare a large-capacity phase compensation capacitor and a complicated circuit.
そこで、本発明の目的は、上記の課題に鑑み、例えば集積回路化された各種回路であって、位相補償の必要な各種回路に適用でき、大容量の位相補償キャパシタや複雑な回路を必要とせずに実現できる位相補償回路を提供することにある。
また、本発明の他の目的は、その位相補償回路を適用した安定化電源、およびバンドギャップリファレンス回路を提供することにある。
In view of the above problems, an object of the present invention is, for example, various circuits integrated into a circuit, which can be applied to various circuits that require phase compensation, and requires a large-capacity phase compensation capacitor and a complicated circuit. It is an object of the present invention to provide a phase compensation circuit that can be realized without any problem.
Another object of the present invention is to provide a stabilized power supply and a bandgap reference circuit to which the phase compensation circuit is applied.
上記の課題を解決し本発明の目的を達成するために、各発明は以下のような構成からなる。
第1の発明は、複数のトランジスタがカスコード接続されるカスコード増幅段に設ける位相補償回路であって、バッファアンプまたはソースフォロワ回路と、前記バッファアンプまたはソースフォロワ回路の出力側に一端が接続されるキャパシタと、を備え、前記バッファアンプまたはソースフォロワ回路の入力側が前記カスコード増幅段の出力端子に接続され、前記キャパシタの他端が前記カスコード増幅段の位相補償用の接続部に接続される。
第2の発明は、第1の発明において、前記複数のトランジスタは、少なくとも1つの入力用の第1のトランジスタと、少なくとも1つの入力用以外の第2のトランジスタと、からなる。
In order to solve the above-described problems and achieve the object of the present invention, each invention has the following configuration.
A first invention is a phase compensation circuit provided in a cascode amplification stage in which a plurality of transistors are cascode-connected, and one end is connected to a buffer amplifier or a source follower circuit and an output side of the buffer amplifier or the source follower circuit. A capacitor, and an input side of the buffer amplifier or the source follower circuit is connected to an output terminal of the cascode amplification stage, and the other end of the capacitor is connected to a phase compensation connection part of the cascode amplification stage.
In a second aspect based on the first aspect, the plurality of transistors include at least one first transistor for input and at least one second transistor other than for input.
第3の発明は、少なくとも1つの入力用トランジスタと少なくとも1つの電流源とがカスコード接続されるカスコード増幅段に設ける位相補償回路であって、バッファアンプまたはソースフォロワ回路と、前記バッファアンプまたはソースフォロワ回路の出力側に一端が接続されるキャパシタと、を備え、前記バッファアンプまたはソースフォロワ回路の入力側が前記カスコード増幅段の出力端子に接続され、前記キャパシタの他端が前記カスコード増幅段の位相補償用の接続部に接続される。 A third invention is a phase compensation circuit provided in a cascode amplification stage in which at least one input transistor and at least one current source are cascode-connected, and includes a buffer amplifier or a source follower circuit, and the buffer amplifier or source follower. A capacitor having one end connected to the output side of the circuit, the input side of the buffer amplifier or the source follower circuit is connected to the output terminal of the cascode amplification stage, and the other end of the capacitor is the phase compensation of the cascode amplification stage It is connected to the connection part.
第4の発明は、第1〜第3の発明のうちの何れにおいて、前記バッファアンプまたはソースフォロワ回路は、高入力インピーダンスであり、任意の正の値の利得を有する。
第5の発明は、第1〜第4の発明のうちの何れにおいて、前記キャパシタは、第1のキャパシタと第2のキャパシタからなり、前記第1のキャパシタの一端は前記バッファアンプまたはソースフォロワ回路の出力側に接続され、前記第1のキャパシタの他端は前記カスコード増幅段の位相補償用の第1の接続部に接続され、前記第2のキャパシタの一端は前記バッファアンプまたはソースフォロワ回路の出力側に接続され、前記第2のキャパシタの他端は前記カスコード増幅段の位相補償用の第2の接続部に接続される。
第6の発明は、第1〜第5の発明のうちの何れにおいて、前記カスコード増幅段がトランスコンダクタンス増幅器の出力段である。
In a fourth aspect based on any one of the first to third aspects, the buffer amplifier or the source follower circuit has a high input impedance and has a gain of an arbitrary positive value.
According to a fifth invention, in any one of the first to fourth inventions, the capacitor includes a first capacitor and a second capacitor, and one end of the first capacitor is the buffer amplifier or the source follower circuit. The other end of the first capacitor is connected to a first connection for phase compensation of the cascode amplification stage, and one end of the second capacitor is connected to the buffer amplifier or the source follower circuit. Connected to the output side, the other end of the second capacitor is connected to a second connection portion for phase compensation of the cascode amplification stage.
In a sixth aspect based on any one of the first to fifth aspects, the cascode amplification stage is an output stage of a transconductance amplifier.
第7の発明は、第1〜第5の発明のうちの何れにおいて、前記カスコード増幅段がカスコード増幅器の出力段である。
第8の発明は、出力電圧を基準電圧と比較して両者の誤差に応じた誤差信号を出力するエラーアンプと、前記誤差信号に応じて前記出力電圧を所定値に制御する出力用トランジスタと、を有する安定化電源であって、前記エラーアンプは、複数のトランジスタがカスコード接続されるカスコード出力段を含み、前記カスコード出力段と前記出力用トランジスタとの間に位相補償回路を設け、前記位相補償回路は、バッファアンプまたはソースフォロワ回路と、前記バッファアンプまたはソースフォロワ回路の出力側に一端が接続されるキャパシタと、を備え、前記バッファアンプまたはソースフォロワ回路の入力側が前記カスコード出力段の出力端子に接続され、前記キャパシタの他端が前記カスコード出力段の位相補償用の接続部に接続される。
第9の発明は、第8の発明において、前記バッファアンプまたはソースフォロワ回路は、高入力インピーダンスであり、任意の正の値の利得を有する。
In a seventh aspect based on any one of the first to fifth aspects, the cascode amplification stage is an output stage of a cascode amplifier.
An eighth aspect of the invention relates to an error amplifier that compares an output voltage with a reference voltage and outputs an error signal corresponding to an error between the two, an output transistor that controls the output voltage to a predetermined value according to the error signal, The error amplifier includes a cascode output stage in which a plurality of transistors are cascode-connected, a phase compensation circuit is provided between the cascode output stage and the output transistor, and the phase compensation The circuit includes a buffer amplifier or a source follower circuit, and a capacitor having one end connected to an output side of the buffer amplifier or the source follower circuit, and an input side of the buffer amplifier or the source follower circuit is an output terminal of the cascode output stage And the other end of the capacitor is connected to the phase compensation connection of the cascode output stage. That.
In a ninth aspect based on the eighth aspect, the buffer amplifier or the source follower circuit has a high input impedance and a gain of an arbitrary positive value.
第10の発明は、順方向電圧降下の異なる2つのトランジスタと、前記2つのトランジスタに電流を供給する電流源とを含み、バンドギャップ電圧を生成するバンドギャップ電圧生成回路と、前記バンドギャップ電圧生成回路が生成する第1の電圧と第2の電圧との比較を行い、前記両電圧が同じになるように前記電流源の電流を制御する差動増幅回路と、を有するバンドギャップリファレンス回路であって、前記差動増幅回路は複数のトランジスタをカスコード接続して構成し、かつ、前記バンドギャップ電圧生成回路と前記差動増幅回路との間に位相補償回路を設け、前記位相補償回路は、バッファアンプまたはソースフォロワ回路と、前記バッファアンプまたはソースフォロワ回路の出力側に一端が接続されるキャパシタと、を備え、前記バッファアンプまたはソースフォロワ回路の入力側が前記差動増幅回路の出力端子に接続され、前記キャパシタの他端が前記差動増幅回路の位相補償用の接続部に接続される。
第11の発明は、第10の発明において、前記バッファアンプまたはソースフォロワ回路は、高入力インピーダンスであり、任意の正の値の利得を有する。
A tenth aspect of the invention includes a band gap voltage generation circuit that generates a band gap voltage, including two transistors having different forward voltage drops, and a current source that supplies current to the two transistors, and the band gap voltage generation. A band gap reference circuit having a differential amplifier circuit that compares a first voltage generated by the circuit with a second voltage and controls a current of the current source so that the two voltages are the same. The differential amplifier circuit is configured by cascode-connecting a plurality of transistors, and a phase compensation circuit is provided between the band gap voltage generation circuit and the differential amplifier circuit. An amplifier or a source follower circuit, and a capacitor having one end connected to the output side of the buffer amplifier or the source follower circuit, Serial input of the buffer amplifier or source follower circuit is connected to the output terminal of the differential amplifier circuit, the other end of the capacitor is connected to the connection portion for phase compensation of the differential amplifier circuit.
In an eleventh aspect based on the tenth aspect, the buffer amplifier or the source follower circuit has a high input impedance and a gain of an arbitrary positive value.
このような構成の本発明の位相補償回路によれば、例えば集積回路化された各種回路であって、位相補償の必要な各種回路に適用でき、この場合に、大容量の位相補償キャパシタや複雑な回路を必要とせずに実現できる。
また、本発明の安定化電源およびバンドギャップリファレンス回路によれば、本発明の位相補償回路が適用されるが、この場合に、大容量の位相補償キャパシタや複雑な回路を必要とせずに実現できる。
According to the phase compensation circuit of the present invention having such a configuration, it can be applied to, for example, various integrated circuits that require phase compensation. In this case, a large-capacity phase compensation capacitor or a complicated Can be realized without the need for a simple circuit.
In addition, according to the stabilized power supply and the band gap reference circuit of the present invention, the phase compensation circuit of the present invention is applied. In this case, it can be realized without requiring a large-capacity phase compensation capacitor or a complicated circuit. .
以下、本発明の実施形態について、図面を参照して説明する。
(位相補償回路の第1実施形態)
図1は、本発明の位相補償回路の第1実施形態の構成を示す回路図である。
この第1実施形態に係る位相補償回路20は、図1に示すように、複数(この例では4個)のトランジスタがカスコード接続されるカスコード増幅回路(カスコード増幅段)10に設けられ、カスコード増幅回路10の位相補償を行う。
Hereinafter, embodiments of the present invention will be described with reference to the drawings.
(First Embodiment of Phase Compensation Circuit)
FIG. 1 is a circuit diagram showing the configuration of the first embodiment of the phase compensation circuit of the present invention.
As shown in FIG. 1, the
ここで、カスコード増幅回路10は、例えば図13に示すトランスコンダクタンス増幅器、または図14に示すカスコード増幅器のカスコード増幅段に適用される。
カスコード増幅回路10は、図1に示すように、P型のMOSトランジスタQP1、P型のMOSトランジスタQP2、N型のMOSトランジスタQN1、およびN型のMOSトランジスタQN2がカスコード接続されている。そして、MOSトランジスタQP1のソースは高電位の電源VDDに接続され、MOSトランジスタQN2のソースは低電位のグランドGNDに接続される。
Here, the
As shown in FIG. 1, in the
また、カスコード増幅回路10は、入力電圧VINが印加される入力端子11と、出力電圧VOUTを出力する出力端子12と、位相補償用の接続部である位相補償端子13と、を備えている。入力端子11は、MOSトランジスタQN2のゲートに接続され、そのゲートに入力電圧VINが印加される。出力端子12は、MOSトランジスタQP2とMOSトランジスタQN1の共通接続部に接続される。位相補償端子13は、MOSトランジスタQN1とMOSトランジスタQN2の共通接続部に接続される。
Further, the
さらに、MOSトランジスタQP1のゲートにはバイアス電圧VB1が印加され、MOSトランジスタQP2のゲートにはバイアス電圧VB2が印加され、MOSトランジスタQN1のゲートにはバイアス電圧VB3が印加される。このため、カスコード増幅回路10では、MOSトランジスタQN2が入力トランジスタとして機能し、MOSトランジスタQP1、QP2、QN1はそれぞれ電流源として機能する。このような観点は、以下の各実施形態でも同様である。
Further, a bias voltage VB1 is applied to the gate of the MOS transistor QP1, a bias voltage VB2 is applied to the gate of the MOS transistor QP2, and a bias voltage VB3 is applied to the gate of the MOS transistor QN1. Therefore, in the
位相補償回路20は、図1に示すように、バッファアンプ21とキャパシタ22とを備え、パッファアンプ20、キャパシタ22の順序で直列接続されて直列回路を構成する。その直列回路の入力側はカスコード増幅回路10の出力端子12に接続され、直列回路の出力側はカスコード増幅回路10の位相補償端子13に接続される。バッファアンプ21は、高入力インピーダンスで、任意の正の利得を有している。
さらに詳述すると、バッファアンプ21の入力端子はカスコード増幅回路10の出力端子12に接続され、バッファアンプ21の出力端子はキャパシタ22の一端側と接続される。さらに、キャパシタ22の他端側は、カスコード増幅回路10の位相補償端子13に接続される。
As shown in FIG. 1, the
More specifically, the input terminal of the
次に、MOSトランジスタQP1、QP2、QN1、QN2などの接続関係について、図1を参照して具体的に説明する。
MOSトランジスタQP1のソースが電源VDDに接続され、MOSトランジスタQP1のドレインとMOSトランジスタQP2のソースとが共通接続される。MOSトランジスタQP2のドレインとMOSトランジスタQN1のドレインとは共通接続され、その共通接続部が出力端子12に接続される。
MOSトランジスタQN1のソースとMOSトランジスタQN2のドレインとは共通接続され、その共通接続部が位相補償端子13に接続される。MOSトランジスタQN2のソースは、グランドGNDに接続される。
Next, the connection relationship of the MOS transistors QP1, QP2, QN1, QN2, etc. will be specifically described with reference to FIG.
The source of the MOS transistor QP1 is connected to the power supply VDD, and the drain of the MOS transistor QP1 and the source of the MOS transistor QP2 are connected in common. The drain of the MOS transistor QP2 and the drain of the MOS transistor QN1 are commonly connected, and the common connection portion is connected to the
The source of the MOS transistor QN1 and the drain of the MOS transistor QN2 are commonly connected, and the common connection portion is connected to the
次に、このように構成される第1実施形態の位相補償の効果を確認するために、位相特性とゲイン特性(振幅特性)のシミュレーションを実施したので、そのシミュレーションの結果を図3に示す。
また、第1実施形態の位相補償の効果を比較するための比較回路は、図2に示す回路とする。この比較回路は、図1のカスコード増幅回路10と同様のカスコード増幅回路10に、位相補償用のキャパシタ30を図示のように接続したものである。そして、図2の比較回路について、位相特性とゲイン特性のシミュレーションの実施結果を図4に示す。
Next, in order to confirm the effect of the phase compensation of the first embodiment configured as described above, the simulation of the phase characteristic and the gain characteristic (amplitude characteristic) was performed, and the result of the simulation is shown in FIG.
A comparison circuit for comparing the effects of the phase compensation of the first embodiment is the circuit shown in FIG. In this comparison circuit, a
図3および図4において、位相180度と−180度は数学的には同一である。位相補償の効果により、ポールができたため、1〔KHz〕付近よりゲインが減少し、位相が回り始めている。
図3に示す第1実施形態のシミュレーション結果によれば、1〔KHz〕前後で位相が−180度から−90度へと進んでいるのがわかる。一方、図4に示す比較回路のシミュレーション結果によれば、1〔KHz〕前後で位相が180度から90度へと遅れていることがわかる。このような位相の変化を示すと、図5に示すようになる。
3 and 4, the phase 180 degrees and −180 degrees are mathematically the same. Due to the effect of the phase compensation, a pole is formed, and the gain decreases from around 1 [KHz] and the phase starts to rotate.
According to the simulation result of the first embodiment shown in FIG. 3, it can be seen that the phase advances from −180 degrees to −90 degrees around 1 [KHz]. On the other hand, the simulation result of the comparison circuit shown in FIG. 4 shows that the phase is delayed from 180 degrees to 90 degrees around 1 [KHz]. Such a change in phase is shown in FIG.
このように、第1実施形態によれば、位相が90度遅れることなく、カスコード増幅回路の利得を1以下にできるので、複数のゲイン段と組み合わせることで、容易に高利得、広帯域の演算増幅器を構成することが可能となる。
また、第1実施形態によれば、大容量の位相補償キャパシタや複雑な回路を必要とせずに、位相補償回路を実現できる。このため、カスコード増幅回路が集積回路化されている場合に、その回路に効果的に活用できる。
なお、このような第1実施形態の作用効果は、以下に説明する各実施形態においても同様に実現できる。
As described above, according to the first embodiment, the gain of the cascode amplifier circuit can be reduced to 1 or less without delaying the phase by 90 degrees. Therefore, by combining with a plurality of gain stages, a high gain, wideband operational amplifier can be easily obtained. Can be configured.
Further, according to the first embodiment, a phase compensation circuit can be realized without requiring a large-capacity phase compensation capacitor or a complicated circuit. For this reason, when the cascode amplifier circuit is integrated, the circuit can be effectively used.
In addition, the effect of such 1st Embodiment is realizable similarly also in each embodiment demonstrated below.
(位相補償回路の第2実施形態)
図6は、本発明の位相補償回路の第2実施形態の構成を示す回路図である。
この第2実施形態は、図1に示す第1実施形態の構成を基本とし、以下の点でその構成が異なる。
すなわち、第2実施形態は、図1のMOSトランジスタQN1、QN2の共通接続部に接続される位相補償端子13を、図6に示すように、MOSトランジスタQP1、QP2の共通接続部に変更した。
この変更に伴い、位相補償回路20のキャパシタ22の他端側を、その変更したカスコード増幅回路10の位相補償端子13に接続させるようにした。
(Second Embodiment of Phase Compensation Circuit)
FIG. 6 is a circuit diagram showing the configuration of the second embodiment of the phase compensation circuit of the present invention.
This second embodiment is based on the configuration of the first embodiment shown in FIG. 1, and the configuration differs in the following points.
That is, in the second embodiment, the
With this change, the other end side of the
(位相補償回路の第3実施形態)
図7は、本発明の位相補償回路の第3実施形態の構成を示す回路図である。
この第3実施形態は、図1に示す第1実施形態の構成を基本とし、以下の点でその構成が異なる。
すなわち、第3実施形態は、図7に示すように、カスコード増幅回路10に位相補償端子13の他に新たに位相補償端子14が追加され、この位相補償端子14がMOSトランジスタQP1、QP2の共通接続部に接続されている点が異なる。
(Third embodiment of phase compensation circuit)
FIG. 7 is a circuit diagram showing the configuration of the third embodiment of the phase compensation circuit of the present invention.
The third embodiment is based on the configuration of the first embodiment shown in FIG. 1, and the configuration differs in the following points.
That is, in the third embodiment, as shown in FIG. 7, a
そして、その追加に伴い、位相補償回路20の構成を以下のように変更した。すなわち、位相補償回路20は、図7に示すように、バッファアンプ21と、キャパシタ22、23とを備えている。そして、バッファアンプ21の入力側はカスコード増幅回路10の出力端子12に接続され、バッファアンプ21の出力側にはキャパシタ22、23のそれぞれの一端側が接続される。さらに、キャパシタ22の他端側は位相補償端子13に接続され、キャパシタ23の他端側は位相補償端子14に接続される。
With the addition, the configuration of the
(位相補償回路の第4実施形態)
図8は、本発明の位相補償回路の第4実施形態の構成を示す回路図である。
この第4実施形態は、図1に示すカスコード増幅回路10を、図8に示すカスコード増幅回路10Aに置き換えたものである。
すなわち、カスコード増幅回路10Aは、図1のカスコード増幅回路10のN型のMOSトランジスタQN1を、P型のMOSトランジスタQP3に置き換えるようにした。これに伴い、出力端子12はMOSトランジスタQP3とMOSトランジスタQN2との共通接続部に接続させた。また、位相補償端子13は、MOSトランジスタQP2とMOSトランジスタQP3との共通接続部に接続させた。
そして、バッファアンプ21の入力側はカスコード増幅回路10Aの出力端子12に接続され、バッファアンプ21の出力側にはキャパシタ22の一端側が接続される。さらに、キャパシタ22の他端側はカスコード増幅回路10Aの位相補償端子13に接続される。
(Fourth Embodiment of Phase Compensation Circuit)
FIG. 8 is a circuit diagram showing the configuration of the fourth embodiment of the phase compensation circuit of the present invention.
In the fourth embodiment, the
In other words, the
The input side of the
(位相補償回路の第5実施形態)
図9は、本発明の位相補償回路の第5実施形態の構成を示す回路図である。
この第5実施形態は、図1に示すカスコード増幅回路10を、図9に示すカスコード増幅回路10Bに置き換えたものである。
すなわち、カスコード増幅回路10Bは、図1のカスコード増幅回路10のMOSトランジスタQP2を省略し、3個のMOSトランジスタQP1、QN1、QN2をカスコード接続したものである。
これに伴い、出力端子12はMOSトランジスタQP1とMOSトランジスタQN1との共通接続部に接続させた。また、位相補償端子13は、MOSトランジスタQN1とMOSトランジスタQN2との共通接続部に接続させた。
そして、バッファアンプ21の入力側はカスコード増幅回路10Bの出力端子12に接続され、バッファアンプ21の出力側にはキャパシタ22の一端側が接続される。さらに、キャパシタ22の他端側は、カスコード増幅回路10Bの位相補償端子13に接続される。
(Fifth embodiment of phase compensation circuit)
FIG. 9 is a circuit diagram showing a configuration of the fifth embodiment of the phase compensation circuit of the present invention.
In the fifth embodiment, the
That is, the
Accordingly, the
The input side of the
(位相補償回路の第6実施形態)
図10は、本発明の位相補償回路の第6実施形態の構成を示す回路図である。
この第6実施形態は、図9に示すカスコード増幅回路10Bを、図10に示すカスコード増幅回路10Cに置き換えたものである。
すなわち、カスコード増幅回路10Cは、図9の入力端子11の接続先をMOSトランジスタQN2のゲートからMOSトランジスタQP1のゲートに変更したものである。これに伴い、MOSトランジスタQN2のゲートにはバイアス電圧VB4を印加するようにした。
そして、バッファアンプ21の入力側はカスコード増幅回路10Cの出力端子12に接続され、バッファアンプ21の出力側にはキャパシタ22の一端側が接続される。さらに、キャパシタ22の他端側は、カスコード増幅回路10Cの位相補償端子13に接続される。
(Sixth embodiment of phase compensation circuit)
FIG. 10 is a circuit diagram showing the configuration of the sixth embodiment of the phase compensation circuit of the present invention.
In the sixth embodiment, the
That is, the cascode amplifier circuit 10C is obtained by changing the connection destination of the
The input side of the
(位相補償回路の第7実施形態)
図11は、本発明の位相補償回路の第7実施形態の構成を示す回路図である。
この第7実施形態は、図1に示すカスコード増幅回路10を、図11に示すカスコード増幅回路10Dに置き換えたものである。
すなわち、カスコード増幅回路10Dは、図1のカスコード増幅回路10のMOSトランジスタQN1を省略し、3個のMOSトランジスタQP1、QP2、QN2をカスコード接続した。さらに、入力端子15を追加し、この入力端子15をMOSトランジスタQP1のゲートに接続するようにした。また、入力端子11に入力電圧VIN1を印加し、入力端子15に入力電圧VIN2を印加するようにした。
(Seventh Embodiment of Phase Compensation Circuit)
FIG. 11 is a circuit diagram showing the configuration of the seventh embodiment of the phase compensation circuit of the present invention.
In the seventh embodiment, the
That is, in the
これに伴い、出力端子12は、MOSトランジスタQP2とMOSトランジスタQN2との共通接続部に接続させた。また、位相補償端子13は、MOSトランジスタQP1とMOSトランジスタQP2との共通接続部に接続させた。
そして、バッファアンプ21の入力側はカスコード増幅回路10Dの出力端子12に接続され、バッファアンプ21の出力側にはキャパシタ22の一端側が接続される。さらに、キャパシタ22の他端側は、カスコード増幅回路10Dの位相補償端子13に接続される。
Accordingly, the
The input side of the
(位相補償回路の第8実施形態)
図12は、本発明の位相補償回路の第8実施形態の構成を示す回路図である。
この第8実施形態は、図7に示すカスコード増幅回路10を、図12に示すカスコード増幅回路10Eに置き換えたものである。
すなわち、カスコード増幅回路10Eは、図7のカスコード増幅回路10の入力端子11の他に入力端子15と追加し、入力端子15をMOSトランジスタQP1のゲートに接続するようにした。また、入力端子11に入力電圧VIN1を印加し、入力端子15に入力電圧VIN2を印加するようにした。
そして、バッファアンプ21の入力側はカスコード増幅回路10Eの出力端子12に接続され、バッファアンプ21の出力側にはキャパシタ22、23のそれぞれの一端側が接続される。さらに、キャパシタ22の他端側はカスコード増幅回路10Eの位相補償端子13に接続され、キャパシタ23の他端側は位相補償端子14に接続される。
(Eighth embodiment of phase compensation circuit)
FIG. 12 is a circuit diagram showing the configuration of the eighth embodiment of the phase compensation circuit of the present invention.
In the eighth embodiment, the
That is, the
The input side of the
(位相補償回路の実施形態の変形例)
上記の位相補償回路の各実施形態では、例えば図1に示すように、位相補償回路20はバッファアンプ21とキャパシタ22とからなる場合について説明した。しかし、バッファアンプ21を、高入力インピーダンスで任意の正の利得を有する、ソースフォロワ回路に置き換えるようにしても良い。
(Modification of Embodiment of Phase Compensation Circuit)
In each of the embodiments of the phase compensation circuit described above, for example, as shown in FIG. 1, the case where the
(トランスコンダクタンス増幅器に位相補償回路を適用した構成例)
図13は、トランスコンダクタンス増幅器に本発明の位相補償回路を適用した構成の一例を示す回路図である。
このトランスコンダクタンス増幅器は、図13に示すように、差動回路からなる入力段41と、カスコード増幅回路からなる出力段42とを備え、その出力段42に位相補償回路20を設けるようにした。
入力段41は、差動対を構成するMOSトランジスタQP11、QP12と、それぞれ負荷として機能するMOSトランジスタQN11、QN12と、MOSトランジスタQP11、QP12に定電流を供給する電流源I10と、を備えている。MOSトランジスタQP11のゲートには入力信号NINが入力され、MOSトランジスタQP12のゲートには入力信号PINが入力される。
(Configuration example of applying phase compensation circuit to transconductance amplifier)
FIG. 13 is a circuit diagram showing an example of a configuration in which the phase compensation circuit of the present invention is applied to a transconductance amplifier.
As shown in FIG. 13, the transconductance amplifier includes an
The
出力段42は、MOSトランジスタQP13、QP14、QN13が高電位の電源VDDとグランドGNDとの間にカスコード接続され、MOSトランジスタQP15、QP16、QN14が高電位の電源VDDとグランドGNDとの間にカスコード接続されている。また、出力段42は、出力電圧VOUTを出力する出力端子421と、位相補償用の接続部である位相補償端子422と、を備えている。
出力段42の出力端子421と位相補償端子422には、位相補償回路20が接続されている。すなわち、バッファアンプ21の入力側は出力端子421に接続され、キャパシタ22の他端側は位相補償端子422に接続される。
In the
The
ここで、図13の出力段42は、3個のMOSトランジスタQP15、QP16、QN14がカスコード接続されたカスコード増幅回路とした場合であるが、これに代えて図1などに示すカスコード増幅回路に置き換えるようにしても良い。
以上のように、トランスコンダクタンス増幅器によれば、位相が90度遅れることなく、トランスコンダクタンス増幅器の利得を1以下にできるので、複数のゲイン段と組み合わせることで、容易に高利得、広帯域の演算増幅器を構成することが可能となる。
Here, the
As described above, according to the transconductance amplifier, the gain of the transconductance amplifier can be reduced to 1 or less without delaying the phase by 90 degrees. Therefore, by combining with a plurality of gain stages, it is easy to obtain a high gain and wideband operational amplifier. Can be configured.
(カスコード増幅器に位相補償回路を適用した第1の例)
図14は、フォールデッド型カスコード増幅器に本発明の位相補償回路を適用した構成の第1の例を示す回路図である。
このフォールデッド型カスコード増幅器は、図14に示すように、差動回路からなる入力段51と、カスコード増幅回路からなる出力段52とを備え、その出力段52に位相補償回路20を設けるようにした。
入力段51は、差動対を構成するMOSトランジスタQP21、QP22と、MOSトランジスタQP21、QP22に定電流を供給する電流源I20と、を備えている。MOSトランジスタQP21のゲートには入力信号PINが入力され、MOSトランジスタQP22のゲートには入力信号NINが入力される。
(First example in which a phase compensation circuit is applied to a cascode amplifier)
FIG. 14 is a circuit diagram showing a first example of a configuration in which the phase compensation circuit of the present invention is applied to a folded cascode amplifier.
As shown in FIG. 14, the folded cascode amplifier includes an
The
出力段52は、MOSトランジスタQP23、QP24、QN21、QN22が高電位の電源VDDとグランドGNDとの間にカスコード接続され、MOSトランジスタQP25、QP26、QN23、QN24が高電位の電源VDDとグランドGNDとの間にカスコード接続されている。
また、出力段52では、MOSトランジスタQP23、QP25がカレントミラーを構成し、MOSトランジスタQP24、QP26の各ゲートにバイアス電圧VB1を印加するようにした。さらに、MOSトランジスタQN21、QN23の各ゲートにバイアス電圧VB2を印加し、MOSトランジスタQN22、QN24の各ゲートにバイアス電圧VB3を印加するようにした。
In the
In the
そして、出力段52は、出力電圧VOUTを出力する出力端子521と、位相補償用の接続部である位相補償端子522と、を備えている。出力端子521は、MOSトランジスタQP26、QN23の共通接続部に接続され、位相補償端子522はMOSトランジスタQN23、QN24の共通接続部に接続される。
さらに、出力段52の出力端子521と位相補償端子522には、位相補償回路20が接続されている。すなわち、バッファアンプ21の入力側は出力端子521に接続され、キャパシタ22の他端側は位相補償端子522に接続されている。
以上のように、フォールデッド型カスコード増幅器によれば、位相が90度遅れることなく、フォールデッド型カスコード増幅器の利得を1以下にできるので、複数のゲイン段と組み合わせることで、容易に高利得、広帯域の演算増幅器を構成することが可能となる。
The
Further, the
As described above, according to the folded cascode amplifier, the gain of the folded cascode amplifier can be reduced to 1 or less without delaying the phase by 90 degrees. A wide-band operational amplifier can be configured.
(カスコード増幅器に位相補償回路を適用した第2の例)
図15は、フォールデッド型カスコード増幅器に本発明の位相補償回路を適用した構成の第2の例を示す回路図である。
このフォールデッド型カスコード増幅器は、図15に示すように、差動回路からなる入力段51と、カスコード増幅回路からなる出力段52Aとを備え、その出力段52Aに位相補償回路20を設けるようにした。
すなわち、このフォールデッド型カスコード増幅器は、図14の出力段52を図15の出力段52Aに置き換え、これに伴い、位相補償回路20の接続先を図14から図15に変更するようにした。
(Second example in which a phase compensation circuit is applied to a cascode amplifier)
FIG. 15 is a circuit diagram showing a second example of a configuration in which the phase compensation circuit of the present invention is applied to a folded cascode amplifier.
As shown in FIG. 15, the folded-type cascode amplifier includes an
That is, in this folded cascode amplifier, the
出力段52Aは、図14の出力段52の構成を基本にし、以下の点を変更するようにした。すなわち、図15に示すように、MOSトランジスタQN22、QN24の構成をカレントミラーに変更し、この変更に伴いMOSトランジスタQP23、QP25のゲートにはバイアス電圧VB4をそれぞれ印加するようにした。そして、位相補償端子522の接続先を、MOSトランジスタQP25、QP26の共通接続部に変更した。
これらの変更に伴い、位相補償回路20は、バッファアンプ21の入力側は出力段52Aの出力端子521に接続され、キャパシタ22の他端側は出力段52Aの位相補償端子522に接続される。
The
With these changes, the
(カスコード増幅器に位相補償回路を適用した第3の例)
図16は、カスコード増幅器に本発明の位相補償回路を適用した構成の第3の例を示す回路図である。
このカスコード増幅器は、図16に示すように、MOSトランジスタがカスコード接続される差動増幅回路53からなり、その差動増幅回路53の2つの出力端に位相補償回路20A、20Bをそれぞれ設けるようにした。
差動増幅回路53は、差動対を構成するMOSトランジスタQP31、QP32と、MOSトランジスタQP31の負荷として機能するMOSトランジスタQN31、QN32と、MOSトランジスタQP32の負荷として機能するMOSトランジスタQN33、QN34と、MOSトランジスタQP31、QP32に定電流を供給する電流源I30と、を備えている。
(Third example in which a phase compensation circuit is applied to a cascode amplifier)
FIG. 16 is a circuit diagram showing a third example of a configuration in which the phase compensation circuit of the present invention is applied to a cascode amplifier.
As shown in FIG. 16, this cascode amplifier comprises a
The
MOSトランジスタQP31のゲートには入力信号PINが入力され、MOSトランジスタQP32のゲートには入力信号NINが入力される。MOSトランジスタQN31、Q33のゲートにはバイアス電圧VB2がそれぞれ印加され、MOSトランジスタQN32、Q34のゲートにはバイアス電圧VB1がそれぞれ印加される。
また、差動増幅回路53は、出力電圧を出力する出力端子531、532と、位相補償用の接続部である位相補償端子533、534と、を備えている。出力端子531は、MOSトランジスタQP31、QN31の共通接続部に接続され、出力端子532は、MOSトランジスタQP32、QN33の共通接続部に接続される。位相補償端子533はMOSトランジスタQN31、QN32の共通接続部に接続され、位相補償端子534はMOSトランジスタQN33、QN34の共通接続部に接続される。
The input signal PIN is input to the gate of the MOS transistor QP31, and the input signal NIN is input to the gate of the MOS transistor QP32. Bias voltage VB2 is applied to the gates of MOS transistors QN31 and Q33, and bias voltage VB1 is applied to the gates of MOS transistors QN32 and Q34.
The
さらに、差動増幅回路53の出力端子531と位相補償端子533には、位相補償回路20Aが接続される。差動増幅回路53の出力端子532と位相補償端子534には、位相補償回路20Bが接続される。
そして、位相補償回路20Aは、バッファアンプ21の入力側が出力端子531に接続され、キャパシタ22の他端側が位相補償端子533に接続される。また、位相補償回路20Bは、バッファアンプ21の入力側が出力端子532に接続され、キャパシタ22の他端側が位相補償端子534に接続される。
Further, the
In the
(安定化電源の実施形態)
図17は、本発明の安定化電源の実施形態の構成を示す回路図である。
この実施形態に係る安定化電源は、シリーズレギュレータに適用したものであり、図17に示すように、エラーアンプ(誤差増幅回路)60と、電圧検出部70と、出力用トランジスタQP51と、出力端子71とを備え、エラーアンプ60と出力用トランジスタQP51との間に位相補償回路20を設けるようにした。そして、出力端子71とグランドGNDとの間には、負荷300と平滑用キャパシタCLとが接続される。
(Embodiment of stabilized power supply)
FIG. 17 is a circuit diagram showing the configuration of the embodiment of the stabilized power supply of the present invention.
The stabilized power supply according to this embodiment is applied to a series regulator, and as shown in FIG. 17, an error amplifier (error amplifier circuit) 60, a
この実施形態では、電圧検出部70は、出力電圧VOUTを抵抗R1、R2で分圧し、この分圧電圧を検出電圧として出力する。エラーアンプ60は、電圧検出部70の検出電圧を基準電圧VREFと比較し、この比較結果に応じて誤差信号を生成して出力する。出力用トランジスタQP51は、その誤差信号に基づいて導通抵抗が制御される。このような一連の動作により、出力電圧VOUTが所定値に維持される。
また、この実施形態では、エラーアンプ60などが安定な動作をするために、位相補償回路20が進み位相の位相補償を行う。
In this embodiment, the
In this embodiment, in order for the
次に、この実施形態の各部の具体的な構成について、図17を参照して説明する。
エラーアンプ60は、図17に示すように、差動回路からなる入力段61と、カスコード増幅回路からなる出力段62とを備え、その出力段62は出力端子621と位相補償用の接続部である位相補償端子622とを備えている。
入力段61は、差動対を構成するMOSトランジスタQP41、QP42と、MOSトランジスタQP41の負荷として機能するMOSトランジスタQN41、QN42と、MOSトランジスタQP42の負荷として機能するMOSトランジスタQN43、QN44と、MOSトランジスタQP41、QP42に定電流を供給する電流源I40と、を備えている。
Next, a specific configuration of each part of this embodiment will be described with reference to FIG.
As shown in FIG. 17, the
The
MOSトランジスタQP41のゲートには所定の基準電圧VREFが印加され、MOSトランジスタQP42のゲートには電圧検出部70の検出電圧が印加される。MOSトランジスタQN41、QN43のゲートには、バイアス電圧VB2がそれぞれ印加される。また、MOSトランジスタQN42、QN46はカレントミラーを構成し、MOSトランジスタQN44、QN48はカレントミラーを構成する。
出力段62は、MOSトランジスタQP43、QP44、QN45、QN46が高電位の電源VDDとグランドGNDとの間にカスコード接続され、MOSトランジスタQP45、QP46、QN47、QN48が高電位の電源VDDとグランドGNDとの間にカスコード接続される。
A predetermined reference voltage VREF is applied to the gate of the MOS transistor QP41, and the detection voltage of the
In the
また、出力段62では、MOSトランジスタQ43、QP45がカレントミラーを構成し、MOSトランジスタQP44、QP46のゲートにはバイアス電圧VB1がそれぞれ印加される。さらに、MOSトランジスタQN45、QN47のゲートには、バイアス電圧VB2がそれぞれ印加される。そして、MOSトランジスタQN46、QN42はカレントミラーを構成し、MOSトランジスタQN48、QN44はカレントミラーを構成する。
In the
このため、出力段62では、MOSトランジスタQN46が入力トランジスタとして機能し、MOSトランジスタQP43、QP44、QN45はそれぞれ電流源として機能する。また、MOSトランジスタQN48が入力トランジスタとして機能し、MOSトランジスタQP45、QP46、QN47はそれぞれ電流源として機能する。
そして、出力段62の出力端子621は、MOSトランジスタQP46、QN47の共通接続部に接続される。また、出力段62の位相補償端子622は、MOSトランジスタQP45、QP46の共通接続部に接続される。
Therefore, in the
The
位相補償回路20は、図17に示すように、バッファアンプ21とキャパシタ22とが直列接続された直列回路からなる。そして、バッファアンプ21の入力側は、出力段62の出力端子621に接続される。また、バッファアンプ21とキャパシタ22の共通接続部は、出力用トランジスタQP51のゲートに接続される。さらに、キャパシタ22の他端側は、出力段62の位相補償端子622に接続される。
ここで、バッファアンプ21は、高入力インピーダンスであり、任意の正の値の利得を有する。また、そのバッファアンプ21は、同様の機能を有するソースフォロワ回路に置き換えても良い。
As shown in FIG. 17, the
Here, the
出力用トランジスタQP51は、そのソースが電源VDDに接続され、そのドレインが出力端子71に接続される。電圧検出部70は、分圧抵抗R1、R2が直列接続される分圧回路からなり、その分圧回路の一端側が出力端子71に接続され、その他端側がグランドに接続される。そして、出力電圧VOUTが分圧抵抗R1、R2で分圧され、この分圧電圧がエラーアンプ60のMOSトランジスタQP42のゲートに印加される。
The output transistor QP51 has a source connected to the power supply VDD and a drain connected to the
以上説明したように、本発明の安定化電源の実施形態では、エラーアンプ60は、利得を増すために、入力段61と、MOSトランジスタがカスコード接続される出力段62とで構成するようにした。
また、位相補償回路20の動作によって、エラーアンプ60の出力端子621の位相は進んだ状態になるので、出力用トランジスタQP51や電圧検出部70からなる出力段のポールがどの周波数にあっても動作が安定である。
As described above, in the embodiment of the stabilized power supply of the present invention, the
Further, since the phase of the
この安定化電源の周波数帯域は、その出力段のポールの周波数fpoがエラーアンプ60のポールの周波数fpeよりも低いところにあり、その出力段の利得をGo、エラーアンプ60の利得をGeとすると、fpo×√(Go×Ge)以上となる。√(Go×Ge)の値は1よりも相当に大きくなるので、通常の位相補償を実施する場合の周波数帯域fpoに比べて、広帯域で応答速度の優れた安定化電源を実現できる。
このため、安定化電源の実施形態によれば、高利得、広帯域であって、小面積、低消費電流のシリーズレギュレータを容易に実現できる。
The frequency band of the stabilized power supply is such that the pole frequency fpo of the output stage is lower than the pole frequency fpe of the
For this reason, according to the embodiment of the stabilized power supply, a series regulator with high gain, wide bandwidth, small area, and low current consumption can be easily realized.
(バンドギャップリファレンス回路の実施形態)
図18は、本発明のバンドギャップリファレンス回路の実施形態の構成を示す回路図である。
この実施形態に係るバンドギャップリファレンス回路は、図18に示すように、バンドギャップ電圧生成回路80と、差動増幅回路90と、出力端子81とを備え、バンドギャップ電圧生成回路80と差動増幅回路90との間に、位相補償回路20を設けるようにした。
バンドギャップ電圧生成回路80は、順方向電圧降下の異なる2つのトランジスタQ1、Q2と、トランジスタQ1、Q2にそれぞれ電流を供給する電流源として機能するMOSトランジスタQP71、QP72とを含み、バンドギャップ電圧を生成する。
(Embodiment of band gap reference circuit)
FIG. 18 is a circuit diagram showing a configuration of an embodiment of the bandgap reference circuit of the present invention.
As shown in FIG. 18, the band gap reference circuit according to this embodiment includes a band gap
The band gap
差動増幅回路90は、バンドギャップ電圧生成回路80が生成する第1の電圧と第2の電圧との比較を行い、その両電圧が同じになるようにMOSトランジスタQP71、QP72の電流を制御する。このため、バンドギャップ電圧生成回路80では、温度や電源電圧VDDが変化しても安定な出力電圧VOUT(例えば1.2〔V〕)を出力端子81から出力できる。
位相補償回路20は、図18に示すように、バッファアンプ21とキャパシタ22とが直列接続された直列回路からなる。ここで、バッファアンプ21は、高入力インピーダンスであり、任意の正の値の利得を有する。また、そのバッファアンプ21は、同様の機能を有するソースフォロワ回路に置き換えても良い。
The
As shown in FIG. 18, the
次に、各部の具体的な構成について、図18を参照して説明する。
バンドギャップ電圧生成回路80は、MOSトランジスタQP71とトランジスタQ1とが、電源VDDとグランドGNDとの間に直列に接続される。また、MOSトランジスタQP72、抵抗R3、抵抗R4、およびトランジスタQ2は、電源VDDとグランドGNDとの間に直列に接続される。
MOSトランジスタQP71、QP72のゲートは共通接続され、その共通接続部が差動増幅回路90の出力端子901に接続される。MOSトランジスタQ72と抵抗R3の共通接続部は、出力端子81に接続される。MOSトランジスタQP71とトタンジスタQ1の共通接続部は、差動増幅回路90のMOSトランジスタQN62のゲートに接続される。抵抗R3、R4の共通接続部は、差動増幅回路90のMOSトランジスタQN61のゲートに接続される。トランジスタQ1、Q2のベースとコレクタは共通接続され、その共通接続部がグランドに接続される。
Next, a specific configuration of each unit will be described with reference to FIG.
In the band gap
The gates of the MOS transistors QP71 and QP72 are commonly connected, and the common connection portion is connected to the
差動増幅回路90は、図18に示すように、複数のMOSトランジスタがカスコード接続される回路からなる。具体的には、差動増幅回路90は、差動対を構成するMOSトランジスタQN61、QN62と、MOSトランジスタQN61の負荷として機能するMOSトランジスタQP61、Q62と、MOSトランジスタQN62の負荷として機能するMOSトランジスタQP63、QP64と、MOSトランジスタQN61、QN62に定電流を供給する電流源I50と、を備えている。
As shown in FIG. 18, the
MOSトランジスタQP61のゲートには抵抗R3、R4の共通接続部の電圧が印加され、MOSトランジスタQP62のゲートにはMOSトランジスタQP71とトタンジスタQ1の共通接続部の電圧が印加される。MOSトランジスタQP62、QP64のゲートにはバイアス電圧VB1がそれぞれ印加される。また、MOSトランジスタQP61、QP63は、カレントミラーを構成する。 The voltage of the common connection of resistors R3 and R4 is applied to the gate of MOS transistor QP61, and the voltage of the common connection of MOS transistor QP71 and transistor Q1 is applied to the gate of MOS transistor QP62. Bias voltage VB1 is applied to the gates of MOS transistors QP62 and QP64, respectively. MOS transistors QP61 and QP63 form a current mirror.
また、差動増幅回路90は、出力端子901と、位相補償用の接続部である位相補償端子902とを備えている。出力端子901はMOSトランジスタQP64、QN62の共通接続部に接続され、位相補償端子902はMOSトランジスタQP63、QP64の共通接続部に接続される。
位相補償回路20を構成するバッファアンプ21とキャパシタ22とは、直列に接続される。そして、バッファアンプ21の入力側は、差動増幅回路90の出力端子901、およびバンドギャップ電圧生成回路80のMOSトランジスタQP71、QP72のゲートに接続される。また、キャパシタ22の他端側は、差動増幅回路90の位相補償端子902に接続される。
Further, the
The
以上説明したように、本発明のバンドギャップリファレンス回路の実施形態では、差動増幅回路90は、利得を増すために、複数のMOSトランジスタがカスコード接続される回路で構成するようにした。また、位相補償回路20の位相補償によって、広い周波数領域で安定に動作できる。
このため、実施形態によれば、高利得、広帯域であって、小面積、低消費電流のバンドギャップリファレンス回路を容易に実現できる。
As described above, in the embodiment of the band gap reference circuit of the present invention, the
Therefore, according to the embodiment, a band gap reference circuit having a high gain and a wide band, a small area, and a low current consumption can be easily realized.
ところで、図18に示すバンドギャップリファレンス回路は、DC−DCコンバータなどに適用される。DC−DCコンバータは、近年、動作周波数が上がっている結果、MHz帯のPSRR(Power Supply Rejection Ratio)が要求されるようになっている。
これには、広帯域のバンドギャップリファレンス回路が必要であるが、この実施形態はこのようなDC−DCコンバータの要求に応じることができる。
Incidentally, the bandgap reference circuit shown in FIG. 18 is applied to a DC-DC converter or the like. As a result of an increase in the operating frequency in recent years, DC-DC converters are required to have a PSRR (Power Supply Rejection Ratio) in the MHz band.
This requires a broadband bandgap reference circuit, but this embodiment can meet the requirements of such a DC-DC converter.
本発明の位相補償回路は、例えば、集積回路化された安定化電源、バンドギャップリファレンス回路などの各種のICであって、帰還ループ内に2個以上のポール、または制御困難なポールを有する系の安定性の改善が要求されるような場合に適用できる。 The phase compensation circuit of the present invention is, for example, various ICs such as an integrated circuit stabilized power supply and a bandgap reference circuit, and a system having two or more poles or a difficult-to-control pole in a feedback loop. It can be applied to the case where improvement of stability is required.
10、10A〜10E・・・カスコード増幅回路
11、15・・・入力端子
12・・・出力端子
13、14・・・位相補償端子
20、20A、20B・・・位相補償回路
21・・・バッファアンプ
22、23・・・キャパシタ
41、51、61・・・入力段
42、52、62・・・出力段
50、53、90・・・差動増幅回路
60・・・エラーアンプ
70・・・電圧検出部
80・・・バンドギャップ電圧生成回路
10, 10A to 10E:
Claims (11)
バッファアンプまたはソースフォロワ回路と、
前記バッファアンプまたはソースフォロワ回路の出力側に一端が接続されるキャパシタと、を備え、
前記バッファアンプまたはソースフォロワ回路の入力側が前記カスコード増幅段の出力端子に接続され、
前記キャパシタの他端が前記カスコード増幅段の位相補償用の接続部に接続されることを特徴とする位相補償回路。 A phase compensation circuit provided in a cascode amplification stage in which a plurality of transistors are cascode-connected,
A buffer amplifier or source follower circuit;
A capacitor having one end connected to the output side of the buffer amplifier or the source follower circuit,
The input side of the buffer amplifier or source follower circuit is connected to the output terminal of the cascode amplification stage,
The other end of the capacitor is connected to a phase compensation connecting portion of the cascode amplification stage.
バッファアンプまたはソースフォロワ回路と、
前記バッファアンプまたはソースフォロワ回路の出力側に一端が接続されるキャパシタと、を備え、
前記バッファアンプまたはソースフォロワ回路の入力側が前記カスコード増幅段の出力端子に接続され、
前記キャパシタの他端が前記カスコード増幅段の位相補償用の接続部に接続されることを特徴とする位相補償回路。 A phase compensation circuit provided in a cascode amplification stage in which at least one input transistor and at least one current source are cascode-connected,
A buffer amplifier or source follower circuit;
A capacitor having one end connected to the output side of the buffer amplifier or the source follower circuit,
The input side of the buffer amplifier or source follower circuit is connected to the output terminal of the cascode amplification stage,
The other end of the capacitor is connected to a phase compensation connecting portion of the cascode amplification stage.
前記第1のキャパシタの一端は前記バッファアンプまたはソースフォロワ回路の出力側に接続され、前記第1のキャパシタの他端は前記カスコード増幅段の位相補償用の第1の接続部に接続され、
前記第2のキャパシタの一端は前記バッファアンプまたはソースフォロワ回路の出力側に接続され、前記第2のキャパシタの他端は前記カスコード増幅段の位相補償用の第2の接続部に接続されることを特徴とする請求項1乃至請求項4のうちの何れか1項に記載の位相補償回路。 The capacitor includes a first capacitor and a second capacitor,
One end of the first capacitor is connected to an output side of the buffer amplifier or the source follower circuit, and the other end of the first capacitor is connected to a first connection part for phase compensation of the cascode amplification stage,
One end of the second capacitor is connected to the output side of the buffer amplifier or the source follower circuit, and the other end of the second capacitor is connected to a second connection part for phase compensation of the cascode amplification stage. The phase compensation circuit according to claim 1, wherein:
前記エラーアンプは、複数のトランジスタがカスコード接続されるカスコード出力段を含み、
前記カスコード出力段と前記出力用トランジスタとの間に位相補償回路を設け、
前記位相補償回路は、
バッファアンプまたはソースフォロワ回路と、
前記バッファアンプまたはソースフォロワ回路の出力側に一端が接続されるキャパシタと、を備え、
前記バッファアンプまたはソースフォロワ回路の入力側が前記カスコード出力段の出力端子に接続され、
前記キャパシタの他端が前記カスコード出力段の位相補償用の接続部に接続されることを特徴とする安定化電源。 A stabilized power source having an error amplifier that compares an output voltage with a reference voltage and outputs an error signal corresponding to an error between the two, and an output transistor that controls the output voltage to a predetermined value according to the error signal. There,
The error amplifier includes a cascode output stage in which a plurality of transistors are cascode-connected,
A phase compensation circuit is provided between the cascode output stage and the output transistor,
The phase compensation circuit is:
A buffer amplifier or source follower circuit;
A capacitor having one end connected to the output side of the buffer amplifier or the source follower circuit,
The input side of the buffer amplifier or source follower circuit is connected to the output terminal of the cascode output stage,
The stabilized power supply, wherein the other end of the capacitor is connected to a phase compensation connecting portion of the cascode output stage.
前記バンドギャップ電圧生成回路が生成する第1の電圧と第2の電圧との比較を行い、前記両電圧が同じになるように前記電流源の電流を制御する差動増幅回路と、を有するバンドギャップリファレンス回路であって、
前記差動増幅回路は複数のトランジスタをカスコード接続して構成し、かつ、前記バンドギャップ電圧生成回路と前記差動増幅回路との間に位相補償回路を設け、
前記位相補償回路は、
バッファアンプまたはソースフォロワ回路と、
前記バッファアンプまたはソースフォロワ回路の出力側に一端が接続されるキャパシタと、を備え、
前記バッファアンプまたはソースフォロワ回路の入力側が前記差動増幅回路の出力端子に接続され、
前記キャパシタの他端が前記差動増幅回路の位相補償用の接続部に接続されることを特徴とするバンドギャップリファレンス回路。 A band gap voltage generating circuit that includes two transistors having different forward voltage drops and a current source that supplies a current to the two transistors, and generates a band gap voltage;
A differential amplifier circuit that compares the first voltage and the second voltage generated by the band gap voltage generation circuit and controls the current of the current source so that the two voltages are the same. A gap reference circuit,
The differential amplifier circuit is configured by cascode-connecting a plurality of transistors, and a phase compensation circuit is provided between the band gap voltage generation circuit and the differential amplifier circuit,
The phase compensation circuit is:
A buffer amplifier or source follower circuit;
A capacitor having one end connected to the output side of the buffer amplifier or the source follower circuit,
The input side of the buffer amplifier or source follower circuit is connected to the output terminal of the differential amplifier circuit,
A band gap reference circuit, wherein the other end of the capacitor is connected to a phase compensation connecting portion of the differential amplifier circuit.
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