JP2010258642A - フリップフロップ回路及びそれを備えたプリスケーラ回路 - Google Patents
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- H03B19/06—Generation of oscillations by non-regenerative frequency multiplication or division of a signal from a separate source by means of discharge device or semiconductor device with more than two electrodes
- H03B19/14—Generation of oscillations by non-regenerative frequency multiplication or division of a signal from a separate source by means of discharge device or semiconductor device with more than two electrodes by means of a semiconductor device
Abstract
【課題】従来のプリスケーラ回路は、高速動作において精度の高い分周ができないという問題があった。
【解決手段】本発明にかかるプリスケーラ回路は、外部入力信号に応じた中間信号を生成するマスター側ラッチ回路と、中間信号に応じた出力信号を生成するスレーブ側ラッチ回路と、切替制御信号に基づいて自己の出力信号又は固定信号を選択して制御信号として出力する制御信号切替回路と、を備えたFF回路4と、FF4の出力信号に応じた出力信号をFF回路4に対して出力するFF回路3と、を備える。さらに、マスター側ラッチ回路は、入力信号に基づいてオンオフ制御される第1の差動回路と、第1の差動回路の共通ソースと、一方のドレインとの間に設けられ、制御信号に基づいてオンオフ制御される第2の差動回路と、第1及び第2の差動回路に基づいて生成された中間信号を保持する第3の差動回路と、を備える。
【選択図】図2
【解決手段】本発明にかかるプリスケーラ回路は、外部入力信号に応じた中間信号を生成するマスター側ラッチ回路と、中間信号に応じた出力信号を生成するスレーブ側ラッチ回路と、切替制御信号に基づいて自己の出力信号又は固定信号を選択して制御信号として出力する制御信号切替回路と、を備えたFF回路4と、FF4の出力信号に応じた出力信号をFF回路4に対して出力するFF回路3と、を備える。さらに、マスター側ラッチ回路は、入力信号に基づいてオンオフ制御される第1の差動回路と、第1の差動回路の共通ソースと、一方のドレインとの間に設けられ、制御信号に基づいてオンオフ制御される第2の差動回路と、第1及び第2の差動回路に基づいて生成された中間信号を保持する第3の差動回路と、を備える。
【選択図】図2
Description
本発明は、フリップフロップ回路及びそれを備えたプリスケーラ回路に関する。
近年、移動体通信端末においては機器の小型化、軽量化がいっそう進んでいる。それにともない、それら移動通信機を構成する半導体集積回路においても、高集積化、小型化が求められている。従来、このような半導体集積回路に備えられたPLL回路は、Bi−CMOSプロセス技術を用いたSCL回路によって構成されていた。それにより、PLL回路は、高速動作を実現することが可能であった。しかし、上記のような市場要求から、PLL回路は、より低電圧、低消費電流、高速動作を実現することが求められている。なお、PLL回路に備えられたプリスケーラ回路は、PLL回路の動作周波数を制御するために高速動作する回路である。したがって、プリスケーラ回路は、PLL回路全体の消費電流に大きな影響を与える。
図3は、従来技術の3又は4整数分周用のプリスケーラ回路200のブロック図である。つまり、図3は、分周比1/3又は1/4のいずれか一方で分周するプリスケーラ回路200のブロック図である。また、図4は、論理制御回路2に備えられたNOR回路のトランジスタ構成を示す回路図である。図5は、フリップフロップ回路群1に備えられた一般的なフリップフロップ回路のトランジスタ構成を示す回路図である。
図3に示すプリスケーラ回路200において、フリップフロップ回路群1は縦続接続された2つのフリップフロップ回路100、101を備える。また、論理制御回路2は、NOR回路102、103を備える。フリップフロップ回路群1に備えられたフリップフロップ回路100、101の高電位側電源端子には、電源電圧VDDが接続され、低電位側電源端子には、接地電圧GNDが接続される。なお、図示していないが、論理制御回路2に制御回路に備えられたNOR回路102、103の高電位側電源端子には、電源電圧VDDが接続され、低電位側電源端子には、接地電圧GNDが接続される。
プリスケーラ回路200のクロック端子Clock、CloCK_bは、それぞれフリップフロップ回路100、101のクロック入力端子CK、CK_bに接続される。フリップフロップ回路100の出力端子Doutは、フリップフロップ回路101の入力端子Dinに接続される。フリップフロップ回路100の出力端子Dout_bは、フリップフロップ回路101の入力端子Din_bと、NOR回路102の入力端子Aに接続される。フリップフロップ回路101の出力端子Doutは、プリスケーラ回路200の出力端子Doutと、NOR回路103の入力端子Bと、に接続される。
フリップフロップ回路101の出力端子Dout_bは、プリスケーラ回路200の出力端子Dout_bに接続される。プリスケーラ回路200の入力端子CTLは、NOR回路102の入力端子Bに接続される。NOR回路102の出力端子Yは、NOR回路103の入力端子Aに接続される。NOR回路103の出力端子Yは、フリップフロップ回路100の入力端子Dinに接続される。NOR回路103の出力端子Y_bは、フリップフロップ回路100の入力端子Din_bに接続される。なお、例えば、信号名(端子名)が"Dout_b"の場合(語尾に"_b"を有する場合)、信号名(端子名)が"Dout"と一対の差動信号を形成するものとする。これは、他の信号名(端子名)においても同様であるものとする。
プリスケーラ回路200の出力端子Dout、Dout_bは、例えば、同期式カウンタ(不図示)に接続される。この同期式カウンタ回路の計数ビットが、プリスケーラ回路200の分周比を切り替えるための切替制御信号として、プリスケーラ回路200の入力端子CTLに入力される。論理制御回路2は、フリップフロップ回路100の出力データと、フリップフロップ回路101の出力データと、切替制御信号と、に基づいた論理結果を、フィードバック信号としてフリップフロップ回路100に対して出力する。ここで、切替制御信号に基づいて論理結果が切り替わることにより、プリスケーラ回路200の分周比が切り替わる。なお、このようなプリスケーラ回路の構成は、特許文献1にも開示されている。
例えば、同期式カウンタ(不図示)から出力される切替制御信号がHレベルの場合、プリスケーラ回路200は、分周比1/4を示す。一方、切替制御信号がLレベルの場合、プリスケーラ回路200は、分周比1/3を示す。
次に、図5を参照して従来のフリップフロップ回路のトランジスタ構成と、その回路動作と、について簡単に説明する。
図5は、Bi−CMOS技術で形成された従来のフリップフロップである。図5において、トランジスタ5〜8は、それぞれNチャネルMOSトランジスタである。また、トランジスタ9〜16は、NPN型バイポーラトランジスタである。ここで、トランジスタ5〜8のゲートは、クロック信号CK、又はその反転信号であるクロック信号CK_bによってオンオフが制御される。
まず、クロック信号CKがHレベル、クロック信号CK_bがLレベルの場合、外部からの入力信号は、入力端子Din、Din_bを介してトランジスタ9、10のベースに印加される。そして、この入力信号は、抵抗17、18及び、トランジスタ9、10からなる第1の差動回路によって増幅される。
次に、クロック信号CKがLレベル、クロック信号CK_bがHレベルの場合、第1の差動回路によって増幅された信号は、トランジスタ11、12からなる第2の差動回路によって保持される。つまり、抵抗17、18と、トランジスタ5、6と、トランジスタ9〜12は、フリップフロップ回路におけるマスター側ラッチ回路を構成する。
第1の差動回路によって増幅された信号は、第2の差動回路によって保持されると同時に、トランジスタ13、14のベースに印加される。そして、抵抗19、20及び、トランジスタ13、14からなる第3の差動回路によって増幅される。
さらに、クロック信号CKがHレベル、クロック信号CK_bがLレベルに変化した場合、第3の差動回路によって増幅された信号は、トランジスタ15、16からなる第4の差動回路によって保持されると同時に、フリップフロップ回路の出力信号として出力端子Dout、Dout_bに供給される。つまり、抵抗19、20と、トランジスタ7、8と、トランジスタ13〜16とは、フリップフロップ回路におけるスレーブ側ラッチ回路を構成する。なお、このようなフリップフロップ回路の構成は、特許文献2にも開示されている。
このように、図3のプリスケーラ回路200はクロック信号CKとCK_bに同期して動作する。したがって、クロック信号CKとCK_bの周波数が高ければ高いほど、2つのフリップフロップ間の送受信に要する遅延時間を抑制する必要がある。しかし、上述のように、従来のプリスケーラ回路200は、論理制御回路2を備える。そのため、2つのフリップフロップ間の送受信に要する遅延時間が増大するという問題があった。それにより、高速動作において精度の高い分周ができないという問題があった。
さらに、SCL回路によって構成されたNOR回路は、高速動作によって消費電流が増加する。したがって、プリスケーラ回路全体における消費電流が増加するという問題があった。
上述のように、従来のフリップフロップ回路及びそれを備えたプリスケーラ回路は、高速動作において精度の高い分周ができない等の問題があった。
本発明にかかるプリスケーラ回路は、外部からの入力データを入力とし、クロック信号に応じて中間データを生成し、出力するマスター側ラッチ回路と、前記中間データを入力とし、前記クロック信号に応じて第1の出力データを生成し、出力するスレーブ側ラッチ回路と、外部からの切替制御信号に基づいて、3分周モードの場合には前記第1の出力データを選択して制御信号として出力し、4分周モードの場合には所定の固定信号を選択して当該制御信号として出力する制御信号切替回路と、を備えた第1のフリップフロップ回路と、前記第1の出力データを入力とし、前記クロック信号に応じて第2の出力データを前記第1のフリップフロップ回路に対して出力する第2のフリップフロップ回路と、を備えた3又は4分周用のプリスケーラ回路であって、前記マスター側ラッチ回路は、前記入力データに基づいてオンオフが制御される第1の差動回路と、当該第1の差動回路の共通ソースと、一方のドレインとの間に設けられ、前記制御信号に基づいてオンオフが制御される第2の差動回路と、前記第1及び前記第2の差動回路に基づいて生成された前記中間データを保持する第3の差動回路と、を備える。
また、本発明にかかるフリップフロップ回路は、外部からの入力データを入力とし、クロック信号に応じて中間データを生成し、出力するマスター側ラッチ回路と、前記中間データを入力とし、前記クロック信号に応じて出力データを生成し、出力するスレーブ側ラッチ回路と、外部からの切替制御信号に基づいて、3分周モードの場合には前記出力データを選択して制御信号として出力し、4分周モードの場合には所定の固定信号を選択して当該制御信号として出力する制御信号切替回路と、を備え、前記マスター側ラッチ回路は、前記入力データに基づいてオンオフが制御される第1の差動回路と、当該第1の差動回路の共通ソースと、一方のドレインとの間に設けられ、前記制御信号に基づいてオンオフが制御される第2の差動回路と、前記第1及び前記第2の差動回路に基づいて生成された前記中間データを保持する第3の差動回路と、を備える。
上述のような回路構成により、精度の高い分周が可能である。
本発明により、精度の高い分周が可能なフリップフロップ回路及びそれを備えたプリスケーラ回路を提供することができる。
以下では、本発明を適用した具体的な実施の形態について、図面を参照しながら詳細に説明する。各図面において、説明の明確化のため、必要に応じて重複説明は省略される。
本発明の実施の形態について図面を参照して説明する。図1は、本発明の実施の形態におけるプリスケーラ回路300を示す図である。なお、本発明の実施の形態にかかるプリスケーラ回路300は、従来技術の論理制御回路とラッチ回路とを組み合わせて構成した新たなフリップフロップを用い、3又は4整数分周用のプリスケーラ回路を構成したことを特徴とする。つまり、本発明のプリスケーラ回路300は、従来技術の論理制御回路2を含む新たなフリップフロップを用い、分周比1/3又は1/4のいずれか一方で分周するプリスケーラ回路を構成したことを特徴とする。
図1に示すように、プリスケーラ回路300は、従来のフリップフロップ(第2のフリップフロップ回路)3と、本発明のフリップフロップ(第1のフリップフロップ回路)4と、を備える。
図1に示すプリスケーラ回路300において、フリップフロップ回路3、4の高電位側電源端子には、電源電圧(第2の電源)VDDが接続され、低電位側電源端子には、接地電圧(第1の電源)GNDが接続される。
プリスケーラ回路300のクロック端子Clock、Clock_bは、それぞれフリップフロップ回路3、4のクロック入力端子CK、CK_bに接続される。フリップフロップ回路3の出力端子Doutは、フリップフロップ回路4の入力端子Dinに接続される。フリップフロップ回路3の出力端子Dout_bは、フリップフロップ回路4の入力端子Din_bに接続される。フリップフロップ回路4の出力端子Doutは、プリスケーラ回路300の出力端子Doutと、フリップフロップ回路3の入力端子Din_bと、に接続される。フリップフロップ回路4の出力端子Dout_bは、プリスケーラ回路300の出力端子Dout_bと、フリップフロップ回路4の入力端子Dinと、に接続される。
プリスケーラ回路300の入力端子Logic_3は、フリップフロップ回路4の入力端子Logic_3に接続される。また、プリスケーラ回路300の入力端子Logic_4は、フリップフロップ回路4の入力端子Logic_4に接続される。プリスケーラ回路300の入力端子Irefは、フリップフロップ回路4の入力端子Irefに接続される。なお、例えば、信号名(端子名)が"Dout_b"の場合(語尾に"_b"を有する場合)、信号名(端子名)が"Dout"と一対の差動信号を形成するものとする。これは、他の信号名(端子名)においても同様であるものとする。
プリスケーラ回路300の出力端子Dout、Dout_bは、例えば、同期式カウンタ(不図示)に接続される。この同期式カウンタ回路の計数ビットが、プリスケーラ回路300の分周比を切り替えるための切替制御信号として、プリスケーラ回路300の入力端子Logic_3、及び入力端子Logic_4に入力される。
例えば、同期式カウンタ(不図示)から出力される切替制御信号により、入力端子Logic_4に入力される信号がHレベル、入力端子Logic_3に入力される信号がLレベルの場合、プリスケーラ回路200は、分周比1/4を示す。一方、入力端子Logic_4に入力される信号がLレベル、入力端子Logic_3に入力される信号がHレベルの場合、プリスケーラ回路200は、分周比1/3を示す。
フリップフロップ回路4のクロック入力端子CKと、フリップフロップ回路3のクロック入力端子CKとは、クロック信号Clockによって制御される。また、フリップフロップ回路4のクロック入力端子CK_bと、フリップフロップ回路3のクロック入力端子CK_bとは、クロック信号Clockの反転信号であるClock_bによって制御される。信号Irefはフリップフロップ4の内部ロジック回路のバイアス電圧として、フリップフロップ4の入力端子Irefに供給される。
図5に、従来のフリップフロップ回路3のトランジスタ構成を示す。図2に、本発明の実施の形態にかかるフリップフロップ回路4のトランジスタ構成を示す。なお、従来のフリップフロップ回路3の回路構成及び動作については、説明を省略する。図2を参照して、本発明の実施の形態にかかるフリップフロップ回路4のトランジスタ構成と、その回路動作と、について説明する。
図2は、Bi−CMOS技術で形成されたフリップフロップ回路である。図2に示す回路は、トランジスタ29〜42(トランジスタ30は、特許請求の範囲における第1のトランジスタ;トランジスタ31は、特許請求の範囲における第2のトランジスタ)と、制御信号切替回路301と、抵抗51〜54と、を備える。さらに、制御信号切替回路301は、トランジスタ43〜50を有する。なお、トランジスタ29〜33、トランジスタ40〜50は、それぞれNチャネルMOSトランジスタである場合を例に説明する。また、トランジスタ34〜39は、NPN型バイポーラトランジスタである場合を例に説明する。
まず、フリップフロップ回路4の回路構成について説明する。クロック入力端子CKは、トランジスタ42のゲートに接続される。クロック入力端子CK_bは、トランジスタ40のゲートと、トランジスタ41のゲートと、に接続される。入力端子Irefは、トランジスタ29のゲートに接続される。電源電圧VDDは、トランジスタ48のドレインと、抵抗51の一方と、抵抗52の一方と、抵抗53の一方と、抵抗54の一方と、トランジスタ43のドレインと、トランジスタ45のドレインと、に接続される。接地電圧GNDは、トランジスタ40のソースと、トランジスタ29のソースと、トランジスタ41のソースと、トランジスタ42のソースと、トランジスタ44のソースと、トランジスタ46のソースと、トランジスタ50のドレインと、に接続される。
トランジスタ30のソースは、トランジスタ31のソースと、トランジスタ29のドレインと、に接続される。トランジスタ30のゲートは、トランジスタ48のソースと、トランジスタ47のドレインと、に接続される。トランジスタ30のドレインは、トランジスタ32のソースと、トランジスタ33のソースと、に接続される。
入力端子Dinは、トランジスタ32のゲートに接続される。トランジスタ32のドレインは、トランジスタ35のコレクタと、トランジスタ34のベースと、トランジスタ36のベースと、抵抗51の他方と、に接続される。入力端子Din_bは、トランジスタ33のゲートに接続される。トランジスタ33のドレインは、トランジスタ34のコレクタと、トランジスタ35のベースと、トランジスタ37のベースと、抵抗52の他方と、トランジスタ31のドレインと、に接続される。トランジスタ40のドレインは、トランジスタ34のエミッタと、トランジスタ35のエミッタと、に接続される。トランジスタ31のゲートは、トランジスタ49のドレインと、トランジスタ50のソースと、に接続される。
トランジスタ36のエミッタは、トランジスタ37のエミッタと、トランジスタ41のドレインと、に接続される。トランジスタ36のコレクタは、抵抗53の他方と、トランジスタ38のコレクタと、トランジスタ39のベースと、トランジスタ43のゲートと、出力端子Doutと、に接続される。トランジスタ37のコレクタは、抵抗54の他方と、トランジスタ39のコレクタと、トランジスタ38のベースと、トランジスタ45のゲートと、出力端子Dout_bと、に接続される。トランジスタ38のエミッタは、トランジスタ39のエミッタと、トランジスタ42のドレインと、に接続される。
トランジスタ43のソースは、トランジスタ44のドレインと、トランジスタ49のソースと、に接続される。トランジスタ45のソースは、トランジスタ46のドレインと、トランジスタ47のソースと、に接続される。入力端子Logic_3は、トランジスタ47のゲートと、トランジスタ49のゲートと、トランジスタ44のゲートと、トランジスタ46のゲートと、に接続される。入力端子Logic_4は、トランジスタ48のゲートと、トランジスタ50のゲートと、に接続される。
次に、フリップフロップ回路4の動作について説明する。まず、トランジスタ40〜42のゲートは、クロック信号CK、又はその反転信号であるクロック信号CK_bによってオンオフが制御される。なお、図示していないが、トランジスタ32、33の共通ソースと、接地電圧GNDと、の間にクロック信号CKによってオンオフが制御されるトランジスタをさらに設けた回路構成にも適宜変更可能である。
プリスケーラ回路300の分周比が1/4の場合、切替制御信号Logic_4はHレベル、切替制御信号Logic_3はLレベルに設定される。このとき、図2に示すフリップフロップ回路4において、トランジスタ48、50がオンし、トランジスタ47、49がオフする。これにより、電源電圧VDDが、トランジスタ48を介してトランジスタ30のゲートに印加される。したがって、トランジスタ30がオンする。なお、オン状態のトランジスタ30と、バイアス電圧Irefがゲートに印加されたトランジスタ29と、トランジスタ32、33と、抵抗51、52と、によってバイアス回路を構成する。一方、接地電圧GNDが、トランジスタ50を介してトランジスタ31のゲートに印加される。したがって、トランジスタ31がオフする。なお、抵抗51、52と、トランジスタ32、33と、によって第1の差動回路を構成し、トランジスタ30、31によって第2の差動回路を構成する。
まず、クロック信号CKがHレベル、クロック信号CK_bがLレベルの場合、外部からの入力信号は、入力端子Din、Din_bを介してトランジスタ32、33のゲートに印加される。そして、この入力信号は、前述の第1の差動回路によって増幅される。
次に、クロック信号CKがLレベル、クロック信号CK_bがHレベルの場合、第1の差動回路によって増幅された信号は、トランジスタ34、35からなる第3の差動回路によって保持される。ここで、第1〜第3の差動回路は、フリップフロップ回路4におけるマスター側ラッチ回路を構成する。
第1の差動回路によって増幅された信号は、第3の差動回路によって保持されると同時に、トランジスタ36、37のベースに印加される。そして、抵抗53、54及び、トランジス36、37からなる第4の差動回路によって増幅される。
さらに、クロック信号CKがHレベル、クロック信号CK_bがLレベルに変化した場合、第4の差動回路によって増幅された信号は、トランジスタ38、39からなる第5の差動回路によって保持されると同時に、フリップフロップ回路4の出力信号として出力端子Dout、Dout_bに供給される。つまり、第4の差動回路と第5の差動回路とは、フリップフロップ回路4におけるスレーブ側ラッチ回路を構成する。
このように、プリスケーラ回路300の分周比が1/4の場合、フリップフロップ回路4は通常のフリップフロップの動作を行う。フリップフロップ回路4の出力端子Dout、Dout_bから出力される出力信号の反転信号は、フリップフロップ回路3の入力端子Din、Din_bにフィードバック信号として入力される。それにより、プリスケーラ回路300は、分周比が1/4の分周器回路となる。
次に、プリスケーラ回路300の分周比が1/3の場合、切替制御信号Logic_4はLレベル、切替制御信号Logic_3はHレベルに設定される。このとき、図2に示すフリップフロップ回路4において、トランジスタ47、49がオンし、48、50がオフする。これにより、トランジスタ43のソースとトランジスタ44のドレインとの接続ノード上の電圧が、トランジスタ49を介して、トランジスタ31のゲートに印加される。また、トランジスタ45のソースとトランジスタ46のドレインとの接続ノード上の電圧が、トランジスタ47を介して、トランジスタ30のゲートに印加される。
つまり、トランジスタ43、44とトランジスタ45、46はフリップフロップ回路4の出力駆動回路として、フリップフロップ4の出力信号Dout、Dout_bを駆動して出力する。そして、この出力駆動回路によって駆動された出力信号は、スイッチトランジスタ49、47を介して、トランジスタ31、30のゲートにフィードバックして印加される。
ここで、トランジスタ30〜33と、トランジスタ29と、抵抗51、52と、によってNAND回路を構成する。すなわち、このNAND回路は、フリップフロップ回路3の出力信号と、フリップフロップ回路4の出力信号と、を入力として、論理演算結果を生成する。そして、この論理演算結果は、第3の差動回路(トランジスタ34、35)に保持される。その後は、通常のフリップフロップ回路の場合と同様に第4の差動回路(トランジスタ36、37)、第5の差動回路(トランジスタ38、39)を経由して、出力端子Dout、Dout_bから出力信号が出力される。
このように、分周比が1/3の場合、フリップフロップ回路3の出力信号と、フリップフロップ回路4の出力信号と、に基づく論理演算が実行される。そして、フリップフロップ回路4は、この論理演算結果をマスター側ラッチ回路に保持する。その後は通常のフリップフロップの動作を行う。つまり、本発明のフリップフロップ回路4は、従来技術で用いられていた論理制御回路2と同様の機能を内部回路として備えている。したがって、本発明の実施の形態にかかるプリスケーラ回路300は、従来技術のような論理制御回路2が不要である。そのため、フリップフロップ間の送受信に要する遅延時間を抑制することができる。それにより、精度の高い分周比の切り替えを行うことができる。
以上のように、本発明の実施の形態におけるフリップフロップ回路及びそれを備えたプリスケーラ回路によれば、フリップフロップ回路4に備えられた論理演算部分は、フリップフロップ回路4を構成するマスター側ラッチ回路の一部によって構成されている。つまり、本発明のフリップフロップ回路4は、従来技術で用いられていた3又は4の分周比を切り替えるための論理制御回路2と同様の機能を内部回路として備えている。そのため、本発明のプリスケーラ回路300は、従来のような論理制御回路が不要である。それにより、フリップフロップ間の送受信に要する遅延時間を抑制することができる。それにより、精度の高い分周比の切り替えを行うことができる。さらに、論理制御回路を備えないため、その分の消費電流の増加を抑制することができる。
このように、本発明のプリスケーラ回路は、高速動作、低電圧低消費電流を実現することが可能である。また、低消費電流化、高集積化、小型化が求められている半導体集積回路に応用することができる。
なお、本発明は上記実施の形態に限られたものではなく、趣旨を逸脱しない範囲で適宜変更することが可能である。例えば、上記発明の実施の形態におけるフリップフロップ回路4は、トランジスタ30、31を備えた場合を例に説明したが、これに限られない。外部からの切替制御信号により、通常のフリップフロップ動作をするモードと、自己の出力信号と外部からの入力信号(フリップフロップ回路3からの出力信号)とに基づく論理演算結果を入力信号としてフリップフロップ動作をするモードと、を切り替える回路構成であれば適宜変更可能である。この場合、本発明のフリップフロップ回路と、従来のフリップフロップ回路と、を縦続接続させて可変分周回路(プリスケーラ回路)を実現できるように、各トランジスタ及びその接続関係を変更する必要がある。
また、上記実施の形態におけるフリップフロップ回路4は、出力駆動回路として、トランジスタ43〜46を備えた場合を例に説明したがこれに限られない。例えば、トランジスタ43〜46を備えない回路構成にも適宜変更可能である。この場合、出力信号Dout、Dout_bが、直接トランジスタ49のソース、トランジスタ47のソース、に接続される。
3 フリップフロップ回路
4 フリップフロップ回路
29〜33 NチャネルMOSトランジスタ
34〜39 NPN型バイポーラトランジスタ
40〜50 NチャネルMOSトランジスタ
51〜54 抵抗
300 プリスケーラ回路
301 制御信号切替回路
4 フリップフロップ回路
29〜33 NチャネルMOSトランジスタ
34〜39 NPN型バイポーラトランジスタ
40〜50 NチャネルMOSトランジスタ
51〜54 抵抗
300 プリスケーラ回路
301 制御信号切替回路
Claims (8)
- 外部からの入力データを入力とし、クロック信号に応じて中間データを生成し、出力するマスター側ラッチ回路と、
前記中間データを入力とし、前記クロック信号に応じて第1の出力データを生成し、出力するスレーブ側ラッチ回路と、
外部からの切替制御信号に基づいて、3分周モードの場合には前記第1の出力データを選択して制御信号として出力し、4分周モードの場合には所定の固定信号を選択して当該制御信号として出力する制御信号切替回路と、を備えた第1のフリップフロップ回路と、
前記第1の出力データを入力とし、前記クロック信号に応じて第2の出力データを前記第1のフリップフロップ回路に対して出力する第2のフリップフロップ回路と、を備えた3又は4分周用のプリスケーラ回路であって、
前記マスター側ラッチ回路は、
前記入力データに基づいてオンオフが制御される第1の差動回路と、
当該第1の差動回路の共通ソースと、一方のドレインとの間に設けられ、前記制御信号に基づいてオンオフが制御される第2の差動回路と、
前記第1及び前記第2の差動回路に基づいて生成された前記中間データを保持する第3の差動回路と、を備えた3又は4分周用のプリスケーラ回路。 - 前記第2の差動回路は、
前記第1の差動回路の共通ソースと、第1の電源と、の間に設けられた第1のトランジスタと、
前記第1の差動回路の一方のドレインと、前記第1の電源と、の間に設けられた第2のトランジスタと、を備えた請求項1に記載のプリスケーラ回路。 - 前記制御信号切替回路は、
一対の前記第1の出力データの一方と、前記第1の電源と、のうち前記切替制御信号に基づいて選択されたいずれか一方によって前記第2のトランジスタのオンオフを制御し、
一対の前記第1の出力データの他方と、前記第1の電源と異なる第2の電源と、のうち前記切替制御信号に基づいて選択されたいずれか一方によって前記第1のトランジスタのオンオフを制御することを特徴とする請求項2に記載のプリスケーラ回路。 - 前記第2の差動回路の共通ソースと、前記第1の電源と、の間に設けられたバイアス電圧制御用トランジスタをさらに備えた請求項2又は3に記載のプリスケーラ回路。
- 前記第1の差動回路は、
一対のNチャネルMOSトランジスタによって構成されることを特徴とする請求項1〜4のいずれか一項に記載のプリスケーラ回路。 - 前記第2の差動回路は、
一対のNチャネルMOSトランジスタによって構成されることを特徴とする請求項1〜5のいずれか一項に記載のプリスケーラ回路。 - 前記第3の差動回路は、
一対のNPN型バイポーラトランジスタによって構成されることを特徴とする請求項1〜7のいずれか一項に記載のプリスケーラ回路。 - 外部からの入力データを入力とし、クロック信号に応じて中間データを生成し、出力するマスター側ラッチ回路と、
前記中間データを入力とし、前記クロック信号に応じて出力データを生成し、出力するスレーブ側ラッチ回路と、
外部からの切替制御信号に基づいて、3分周モードの場合には前記出力データを選択して制御信号として出力し、4分周モードの場合には所定の固定信号を選択して当該制御信号として出力する制御信号切替回路と、を備え、
前記マスター側ラッチ回路は、
前記入力データに基づいてオンオフが制御される第1の差動回路と、
当該第1の差動回路の共通ソースと、一方のドレインとの間に設けられ、前記制御信号に基づいてオンオフが制御される第2の差動回路と、
前記第1及び前記第2の差動回路に基づいて生成された前記中間データを保持する第3の差動回路と、を備えたフリップフロップ回路。
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