JP2010258642A - フリップフロップ回路及びそれを備えたプリスケーラ回路 - Google Patents

Abstract

【課題】従来のプリスケーラ回路は、高速動作において精度の高い分周ができないという問題があった。
【解決手段】本発明にかかるプリスケーラ回路は、外部入力信号に応じた中間信号を生成するマスター側ラッチ回路と、中間信号に応じた出力信号を生成するスレーブ側ラッチ回路と、切替制御信号に基づいて自己の出力信号又は固定信号を選択して制御信号として出力する制御信号切替回路と、を備えたＦＦ回路４と、ＦＦ４の出力信号に応じた出力信号をＦＦ回路４に対して出力するＦＦ回路３と、を備える。さらに、マスター側ラッチ回路は、入力信号に基づいてオンオフ制御される第１の差動回路と、第１の差動回路の共通ソースと、一方のドレインとの間に設けられ、制御信号に基づいてオンオフ制御される第２の差動回路と、第１及び第２の差動回路に基づいて生成された中間信号を保持する第３の差動回路と、を備える。
【選択図】図２

Description

本発明は、フリップフロップ回路及びそれを備えたプリスケーラ回路に関する。

近年、移動体通信端末においては機器の小型化、軽量化がいっそう進んでいる。それにともない、それら移動通信機を構成する半導体集積回路においても、高集積化、小型化が求められている。従来、このような半導体集積回路に備えられたＰＬＬ回路は、Ｂｉ−ＣＭＯＳプロセス技術を用いたＳＣＬ回路によって構成されていた。それにより、ＰＬＬ回路は、高速動作を実現することが可能であった。しかし、上記のような市場要求から、ＰＬＬ回路は、より低電圧、低消費電流、高速動作を実現することが求められている。なお、ＰＬＬ回路に備えられたプリスケーラ回路は、ＰＬＬ回路の動作周波数を制御するために高速動作する回路である。したがって、プリスケーラ回路は、ＰＬＬ回路全体の消費電流に大きな影響を与える。

図３は、従来技術の３又は４整数分周用のプリスケーラ回路２００のブロック図である。つまり、図３は、分周比１／３又は１／４のいずれか一方で分周するプリスケーラ回路２００のブロック図である。また、図４は、論理制御回路２に備えられたＮＯＲ回路のトランジスタ構成を示す回路図である。図５は、フリップフロップ回路群１に備えられた一般的なフリップフロップ回路のトランジスタ構成を示す回路図である。

図３に示すプリスケーラ回路２００において、フリップフロップ回路群１は縦続接続された２つのフリップフロップ回路１００、１０１を備える。また、論理制御回路２は、ＮＯＲ回路１０２、１０３を備える。フリップフロップ回路群１に備えられたフリップフロップ回路１００、１０１の高電位側電源端子には、電源電圧ＶＤＤが接続され、低電位側電源端子には、接地電圧ＧＮＤが接続される。なお、図示していないが、論理制御回路２に制御回路に備えられたＮＯＲ回路１０２、１０３の高電位側電源端子には、電源電圧ＶＤＤが接続され、低電位側電源端子には、接地電圧ＧＮＤが接続される。

プリスケーラ回路２００のクロック端子Ｃｌｏｃｋ、ＣｌｏＣＫ＿ｂは、それぞれフリップフロップ回路１００、１０１のクロック入力端子ＣＫ、ＣＫ＿ｂに接続される。フリップフロップ回路１００の出力端子Ｄｏｕｔは、フリップフロップ回路１０１の入力端子Ｄｉｎに接続される。フリップフロップ回路１００の出力端子Ｄｏｕｔ＿ｂは、フリップフロップ回路１０１の入力端子Ｄｉｎ＿ｂと、ＮＯＲ回路１０２の入力端子Ａに接続される。フリップフロップ回路１０１の出力端子Ｄｏｕｔは、プリスケーラ回路２００の出力端子Ｄｏｕｔと、ＮＯＲ回路１０３の入力端子Ｂと、に接続される。

フリップフロップ回路１０１の出力端子Ｄｏｕｔ＿ｂは、プリスケーラ回路２００の出力端子Ｄｏｕｔ＿ｂに接続される。プリスケーラ回路２００の入力端子ＣＴＬは、ＮＯＲ回路１０２の入力端子Ｂに接続される。ＮＯＲ回路１０２の出力端子Ｙは、ＮＯＲ回路１０３の入力端子Ａに接続される。ＮＯＲ回路１０３の出力端子Ｙは、フリップフロップ回路１００の入力端子Ｄｉｎに接続される。ＮＯＲ回路１０３の出力端子Ｙ＿ｂは、フリップフロップ回路１００の入力端子Ｄｉｎ＿ｂに接続される。なお、例えば、信号名（端子名）が"Ｄｏｕｔ＿ｂ"の場合（語尾に"＿ｂ"を有する場合）、信号名（端子名）が"Ｄｏｕｔ"と一対の差動信号を形成するものとする。これは、他の信号名（端子名）においても同様であるものとする。

プリスケーラ回路２００の出力端子Ｄｏｕｔ、Ｄｏｕｔ＿ｂは、例えば、同期式カウンタ（不図示）に接続される。この同期式カウンタ回路の計数ビットが、プリスケーラ回路２００の分周比を切り替えるための切替制御信号として、プリスケーラ回路２００の入力端子ＣＴＬに入力される。論理制御回路２は、フリップフロップ回路１００の出力データと、フリップフロップ回路１０１の出力データと、切替制御信号と、に基づいた論理結果を、フィードバック信号としてフリップフロップ回路１００に対して出力する。ここで、切替制御信号に基づいて論理結果が切り替わることにより、プリスケーラ回路２００の分周比が切り替わる。なお、このようなプリスケーラ回路の構成は、特許文献１にも開示されている。

例えば、同期式カウンタ（不図示）から出力される切替制御信号がＨレベルの場合、プリスケーラ回路２００は、分周比１／４を示す。一方、切替制御信号がＬレベルの場合、プリスケーラ回路２００は、分周比１／３を示す。

次に、図５を参照して従来のフリップフロップ回路のトランジスタ構成と、その回路動作と、について簡単に説明する。

図５は、Ｂｉ−ＣＭＯＳ技術で形成された従来のフリップフロップである。図５において、トランジスタ５〜８は、それぞれＮチャネルＭＯＳトランジスタである。また、トランジスタ９〜１６は、ＮＰＮ型バイポーラトランジスタである。ここで、トランジスタ５〜８のゲートは、クロック信号ＣＫ、又はその反転信号であるクロック信号ＣＫ＿ｂによってオンオフが制御される。

まず、クロック信号ＣＫがＨレベル、クロック信号ＣＫ＿ｂがＬレベルの場合、外部からの入力信号は、入力端子Ｄｉｎ、Ｄｉｎ＿ｂを介してトランジスタ９、１０のベースに印加される。そして、この入力信号は、抵抗１７、１８及び、トランジスタ９、１０からなる第１の差動回路によって増幅される。

次に、クロック信号ＣＫがＬレベル、クロック信号ＣＫ＿ｂがＨレベルの場合、第１の差動回路によって増幅された信号は、トランジスタ１１、１２からなる第２の差動回路によって保持される。つまり、抵抗１７、１８と、トランジスタ５、６と、トランジスタ９〜１２は、フリップフロップ回路におけるマスター側ラッチ回路を構成する。

第１の差動回路によって増幅された信号は、第２の差動回路によって保持されると同時に、トランジスタ１３、１４のベースに印加される。そして、抵抗１９、２０及び、トランジスタ１３、１４からなる第３の差動回路によって増幅される。

さらに、クロック信号ＣＫがＨレベル、クロック信号ＣＫ＿ｂがＬレベルに変化した場合、第３の差動回路によって増幅された信号は、トランジスタ１５、１６からなる第４の差動回路によって保持されると同時に、フリップフロップ回路の出力信号として出力端子Ｄｏｕｔ、Ｄｏｕｔ＿ｂに供給される。つまり、抵抗１９、２０と、トランジスタ７、８と、トランジスタ１３〜１６とは、フリップフロップ回路におけるスレーブ側ラッチ回路を構成する。なお、このようなフリップフロップ回路の構成は、特許文献２にも開示されている。

このように、図３のプリスケーラ回路２００はクロック信号ＣＫとＣＫ＿ｂに同期して動作する。したがって、クロック信号ＣＫとＣＫ＿ｂの周波数が高ければ高いほど、２つのフリップフロップ間の送受信に要する遅延時間を抑制する必要がある。しかし、上述のように、従来のプリスケーラ回路２００は、論理制御回路２を備える。そのため、２つのフリップフロップ間の送受信に要する遅延時間が増大するという問題があった。それにより、高速動作において精度の高い分周ができないという問題があった。

さらに、ＳＣＬ回路によって構成されたＮＯＲ回路は、高速動作によって消費電流が増加する。したがって、プリスケーラ回路全体における消費電流が増加するという問題があった。

特開平６−２５８４６５号公報 特開２００５−３０３８８４号公報

上述のように、従来のフリップフロップ回路及びそれを備えたプリスケーラ回路は、高速動作において精度の高い分周ができない等の問題があった。

本発明にかかるプリスケーラ回路は、外部からの入力データを入力とし、クロック信号に応じて中間データを生成し、出力するマスター側ラッチ回路と、前記中間データを入力とし、前記クロック信号に応じて第１の出力データを生成し、出力するスレーブ側ラッチ回路と、外部からの切替制御信号に基づいて、３分周モードの場合には前記第１の出力データを選択して制御信号として出力し、４分周モードの場合には所定の固定信号を選択して当該制御信号として出力する制御信号切替回路と、を備えた第１のフリップフロップ回路と、前記第１の出力データを入力とし、前記クロック信号に応じて第２の出力データを前記第１のフリップフロップ回路に対して出力する第２のフリップフロップ回路と、を備えた３又は４分周用のプリスケーラ回路であって、前記マスター側ラッチ回路は、前記入力データに基づいてオンオフが制御される第１の差動回路と、当該第１の差動回路の共通ソースと、一方のドレインとの間に設けられ、前記制御信号に基づいてオンオフが制御される第２の差動回路と、前記第１及び前記第２の差動回路に基づいて生成された前記中間データを保持する第３の差動回路と、を備える。

また、本発明にかかるフリップフロップ回路は、外部からの入力データを入力とし、クロック信号に応じて中間データを生成し、出力するマスター側ラッチ回路と、前記中間データを入力とし、前記クロック信号に応じて出力データを生成し、出力するスレーブ側ラッチ回路と、外部からの切替制御信号に基づいて、３分周モードの場合には前記出力データを選択して制御信号として出力し、４分周モードの場合には所定の固定信号を選択して当該制御信号として出力する制御信号切替回路と、を備え、前記マスター側ラッチ回路は、前記入力データに基づいてオンオフが制御される第１の差動回路と、当該第１の差動回路の共通ソースと、一方のドレインとの間に設けられ、前記制御信号に基づいてオンオフが制御される第２の差動回路と、前記第１及び前記第２の差動回路に基づいて生成された前記中間データを保持する第３の差動回路と、を備える。

上述のような回路構成により、精度の高い分周が可能である。

本発明により、精度の高い分周が可能なフリップフロップ回路及びそれを備えたプリスケーラ回路を提供することができる。

本発明の実施の形態にかかるプリスケーラ回路を示す図である。 本発明の実施の形態にかかるフリップフロップ回路を示す図である。 従来の３又は４分周用のプリスケーラ回路を示す図である。 従来の論理制御回路を示す図である。 従来のフリップフロップ回路を示す図である。

以下では、本発明を適用した具体的な実施の形態について、図面を参照しながら詳細に説明する。各図面において、説明の明確化のため、必要に応じて重複説明は省略される。

本発明の実施の形態について図面を参照して説明する。図１は、本発明の実施の形態におけるプリスケーラ回路３００を示す図である。なお、本発明の実施の形態にかかるプリスケーラ回路３００は、従来技術の論理制御回路とラッチ回路とを組み合わせて構成した新たなフリップフロップを用い、３又は４整数分周用のプリスケーラ回路を構成したことを特徴とする。つまり、本発明のプリスケーラ回路３００は、従来技術の論理制御回路２を含む新たなフリップフロップを用い、分周比１／３又は１／４のいずれか一方で分周するプリスケーラ回路を構成したことを特徴とする。

図１に示すように、プリスケーラ回路３００は、従来のフリップフロップ（第２のフリップフロップ回路）３と、本発明のフリップフロップ（第１のフリップフロップ回路）４と、を備える。

図１に示すプリスケーラ回路３００において、フリップフロップ回路３、４の高電位側電源端子には、電源電圧（第２の電源）ＶＤＤが接続され、低電位側電源端子には、接地電圧（第１の電源）ＧＮＤが接続される。

プリスケーラ回路３００のクロック端子Ｃｌｏｃｋ、Ｃｌｏｃｋ＿ｂは、それぞれフリップフロップ回路３、４のクロック入力端子ＣＫ、ＣＫ＿ｂに接続される。フリップフロップ回路３の出力端子Ｄｏｕｔは、フリップフロップ回路４の入力端子Ｄｉｎに接続される。フリップフロップ回路３の出力端子Ｄｏｕｔ＿ｂは、フリップフロップ回路４の入力端子Ｄｉｎ＿ｂに接続される。フリップフロップ回路４の出力端子Ｄｏｕｔは、プリスケーラ回路３００の出力端子Ｄｏｕｔと、フリップフロップ回路３の入力端子Ｄｉｎ＿ｂと、に接続される。フリップフロップ回路４の出力端子Ｄｏｕｔ＿ｂは、プリスケーラ回路３００の出力端子Ｄｏｕｔ＿ｂと、フリップフロップ回路４の入力端子Ｄｉｎと、に接続される。

プリスケーラ回路３００の入力端子Ｌｏｇｉｃ＿３は、フリップフロップ回路４の入力端子Ｌｏｇｉｃ＿３に接続される。また、プリスケーラ回路３００の入力端子Ｌｏｇｉｃ＿４は、フリップフロップ回路４の入力端子Ｌｏｇｉｃ＿４に接続される。プリスケーラ回路３００の入力端子Ｉｒｅｆは、フリップフロップ回路４の入力端子Ｉｒｅｆに接続される。なお、例えば、信号名（端子名）が"Ｄｏｕｔ＿ｂ"の場合（語尾に"＿ｂ"を有する場合）、信号名（端子名）が"Ｄｏｕｔ"と一対の差動信号を形成するものとする。これは、他の信号名（端子名）においても同様であるものとする。

プリスケーラ回路３００の出力端子Ｄｏｕｔ、Ｄｏｕｔ＿ｂは、例えば、同期式カウンタ（不図示）に接続される。この同期式カウンタ回路の計数ビットが、プリスケーラ回路３００の分周比を切り替えるための切替制御信号として、プリスケーラ回路３００の入力端子Ｌｏｇｉｃ＿３、及び入力端子Ｌｏｇｉｃ＿４に入力される。

例えば、同期式カウンタ（不図示）から出力される切替制御信号により、入力端子Ｌｏｇｉｃ＿４に入力される信号がＨレベル、入力端子Ｌｏｇｉｃ＿３に入力される信号がＬレベルの場合、プリスケーラ回路２００は、分周比１／４を示す。一方、入力端子Ｌｏｇｉｃ＿４に入力される信号がＬレベル、入力端子Ｌｏｇｉｃ＿３に入力される信号がＨレベルの場合、プリスケーラ回路２００は、分周比１／３を示す。

フリップフロップ回路４のクロック入力端子ＣＫと、フリップフロップ回路３のクロック入力端子ＣＫとは、クロック信号Ｃｌｏｃｋによって制御される。また、フリップフロップ回路４のクロック入力端子ＣＫ＿ｂと、フリップフロップ回路３のクロック入力端子ＣＫ＿ｂとは、クロック信号Ｃｌｏｃｋの反転信号であるＣｌｏｃｋ＿ｂによって制御される。信号Ｉｒｅｆはフリップフロップ４の内部ロジック回路のバイアス電圧として、フリップフロップ４の入力端子Ｉｒｅｆに供給される。

図５に、従来のフリップフロップ回路３のトランジスタ構成を示す。図２に、本発明の実施の形態にかかるフリップフロップ回路４のトランジスタ構成を示す。なお、従来のフリップフロップ回路３の回路構成及び動作については、説明を省略する。図２を参照して、本発明の実施の形態にかかるフリップフロップ回路４のトランジスタ構成と、その回路動作と、について説明する。

図２は、Ｂｉ−ＣＭＯＳ技術で形成されたフリップフロップ回路である。図２に示す回路は、トランジスタ２９〜４２（トランジスタ３０は、特許請求の範囲における第１のトランジスタ；トランジスタ３１は、特許請求の範囲における第２のトランジスタ）と、制御信号切替回路３０１と、抵抗５１〜５４と、を備える。さらに、制御信号切替回路３０１は、トランジスタ４３〜５０を有する。なお、トランジスタ２９〜３３、トランジスタ４０〜５０は、それぞれＮチャネルＭＯＳトランジスタである場合を例に説明する。また、トランジスタ３４〜３９は、ＮＰＮ型バイポーラトランジスタである場合を例に説明する。

まず、フリップフロップ回路４の回路構成について説明する。クロック入力端子ＣＫは、トランジスタ４２のゲートに接続される。クロック入力端子ＣＫ＿ｂは、トランジスタ４０のゲートと、トランジスタ４１のゲートと、に接続される。入力端子Ｉｒｅｆは、トランジスタ２９のゲートに接続される。電源電圧ＶＤＤは、トランジスタ４８のドレインと、抵抗５１の一方と、抵抗５２の一方と、抵抗５３の一方と、抵抗５４の一方と、トランジスタ４３のドレインと、トランジスタ４５のドレインと、に接続される。接地電圧ＧＮＤは、トランジスタ４０のソースと、トランジスタ２９のソースと、トランジスタ４１のソースと、トランジスタ４２のソースと、トランジスタ４４のソースと、トランジスタ４６のソースと、トランジスタ５０のドレインと、に接続される。

トランジスタ３０のソースは、トランジスタ３１のソースと、トランジスタ２９のドレインと、に接続される。トランジスタ３０のゲートは、トランジスタ４８のソースと、トランジスタ４７のドレインと、に接続される。トランジスタ３０のドレインは、トランジスタ３２のソースと、トランジスタ３３のソースと、に接続される。

入力端子Ｄｉｎは、トランジスタ３２のゲートに接続される。トランジスタ３２のドレインは、トランジスタ３５のコレクタと、トランジスタ３４のベースと、トランジスタ３６のベースと、抵抗５１の他方と、に接続される。入力端子Ｄｉｎ＿ｂは、トランジスタ３３のゲートに接続される。トランジスタ３３のドレインは、トランジスタ３４のコレクタと、トランジスタ３５のベースと、トランジスタ３７のベースと、抵抗５２の他方と、トランジスタ３１のドレインと、に接続される。トランジスタ４０のドレインは、トランジスタ３４のエミッタと、トランジスタ３５のエミッタと、に接続される。トランジスタ３１のゲートは、トランジスタ４９のドレインと、トランジスタ５０のソースと、に接続される。

トランジスタ３６のエミッタは、トランジスタ３７のエミッタと、トランジスタ４１のドレインと、に接続される。トランジスタ３６のコレクタは、抵抗５３の他方と、トランジスタ３８のコレクタと、トランジスタ３９のベースと、トランジスタ４３のゲートと、出力端子Ｄｏｕｔと、に接続される。トランジスタ３７のコレクタは、抵抗５４の他方と、トランジスタ３９のコレクタと、トランジスタ３８のベースと、トランジスタ４５のゲートと、出力端子Ｄｏｕｔ＿ｂと、に接続される。トランジスタ３８のエミッタは、トランジスタ３９のエミッタと、トランジスタ４２のドレインと、に接続される。

トランジスタ４３のソースは、トランジスタ４４のドレインと、トランジスタ４９のソースと、に接続される。トランジスタ４５のソースは、トランジスタ４６のドレインと、トランジスタ４７のソースと、に接続される。入力端子Ｌｏｇｉｃ＿３は、トランジスタ４７のゲートと、トランジスタ４９のゲートと、トランジスタ４４のゲートと、トランジスタ４６のゲートと、に接続される。入力端子Ｌｏｇｉｃ＿４は、トランジスタ４８のゲートと、トランジスタ５０のゲートと、に接続される。

次に、フリップフロップ回路４の動作について説明する。まず、トランジスタ４０〜４２のゲートは、クロック信号ＣＫ、又はその反転信号であるクロック信号ＣＫ＿ｂによってオンオフが制御される。なお、図示していないが、トランジスタ３２、３３の共通ソースと、接地電圧ＧＮＤと、の間にクロック信号ＣＫによってオンオフが制御されるトランジスタをさらに設けた回路構成にも適宜変更可能である。

プリスケーラ回路３００の分周比が１／４の場合、切替制御信号Ｌｏｇｉｃ＿４はＨレベル、切替制御信号Ｌｏｇｉｃ＿３はＬレベルに設定される。このとき、図２に示すフリップフロップ回路４において、トランジスタ４８、５０がオンし、トランジスタ４７、４９がオフする。これにより、電源電圧ＶＤＤが、トランジスタ４８を介してトランジスタ３０のゲートに印加される。したがって、トランジスタ３０がオンする。なお、オン状態のトランジスタ３０と、バイアス電圧Ｉｒｅｆがゲートに印加されたトランジスタ２９と、トランジスタ３２、３３と、抵抗５１、５２と、によってバイアス回路を構成する。一方、接地電圧ＧＮＤが、トランジスタ５０を介してトランジスタ３１のゲートに印加される。したがって、トランジスタ３１がオフする。なお、抵抗５１、５２と、トランジスタ３２、３３と、によって第１の差動回路を構成し、トランジスタ３０、３１によって第２の差動回路を構成する。

まず、クロック信号ＣＫがＨレベル、クロック信号ＣＫ＿ｂがＬレベルの場合、外部からの入力信号は、入力端子Ｄｉｎ、Ｄｉｎ＿ｂを介してトランジスタ３２、３３のゲートに印加される。そして、この入力信号は、前述の第１の差動回路によって増幅される。

次に、クロック信号ＣＫがＬレベル、クロック信号ＣＫ＿ｂがＨレベルの場合、第１の差動回路によって増幅された信号は、トランジスタ３４、３５からなる第３の差動回路によって保持される。ここで、第１〜第３の差動回路は、フリップフロップ回路４におけるマスター側ラッチ回路を構成する。

第１の差動回路によって増幅された信号は、第３の差動回路によって保持されると同時に、トランジスタ３６、３７のベースに印加される。そして、抵抗５３、５４及び、トランジス３６、３７からなる第４の差動回路によって増幅される。

さらに、クロック信号ＣＫがＨレベル、クロック信号ＣＫ＿ｂがＬレベルに変化した場合、第４の差動回路によって増幅された信号は、トランジスタ３８、３９からなる第５の差動回路によって保持されると同時に、フリップフロップ回路４の出力信号として出力端子Ｄｏｕｔ、Ｄｏｕｔ＿ｂに供給される。つまり、第４の差動回路と第５の差動回路とは、フリップフロップ回路４におけるスレーブ側ラッチ回路を構成する。

このように、プリスケーラ回路３００の分周比が１／４の場合、フリップフロップ回路４は通常のフリップフロップの動作を行う。フリップフロップ回路４の出力端子Ｄｏｕｔ、Ｄｏｕｔ＿ｂから出力される出力信号の反転信号は、フリップフロップ回路３の入力端子Ｄｉｎ、Ｄｉｎ＿ｂにフィードバック信号として入力される。それにより、プリスケーラ回路３００は、分周比が１／４の分周器回路となる。

次に、プリスケーラ回路３００の分周比が１／３の場合、切替制御信号Ｌｏｇｉｃ＿４はＬレベル、切替制御信号Ｌｏｇｉｃ＿３はＨレベルに設定される。このとき、図２に示すフリップフロップ回路４において、トランジスタ４７、４９がオンし、４８、５０がオフする。これにより、トランジスタ４３のソースとトランジスタ４４のドレインとの接続ノード上の電圧が、トランジスタ４９を介して、トランジスタ３１のゲートに印加される。また、トランジスタ４５のソースとトランジスタ４６のドレインとの接続ノード上の電圧が、トランジスタ４７を介して、トランジスタ３０のゲートに印加される。

つまり、トランジスタ４３、４４とトランジスタ４５、４６はフリップフロップ回路４の出力駆動回路として、フリップフロップ４の出力信号Ｄｏｕｔ、Ｄｏｕｔ＿ｂを駆動して出力する。そして、この出力駆動回路によって駆動された出力信号は、スイッチトランジスタ４９、４７を介して、トランジスタ３１、３０のゲートにフィードバックして印加される。

ここで、トランジスタ３０〜３３と、トランジスタ２９と、抵抗５１、５２と、によってＮＡＮＤ回路を構成する。すなわち、このＮＡＮＤ回路は、フリップフロップ回路３の出力信号と、フリップフロップ回路４の出力信号と、を入力として、論理演算結果を生成する。そして、この論理演算結果は、第３の差動回路（トランジスタ３４、３５）に保持される。その後は、通常のフリップフロップ回路の場合と同様に第４の差動回路（トランジスタ３６、３７）、第５の差動回路（トランジスタ３８、３９）を経由して、出力端子Ｄｏｕｔ、Ｄｏｕｔ＿ｂから出力信号が出力される。

このように、分周比が１／３の場合、フリップフロップ回路３の出力信号と、フリップフロップ回路４の出力信号と、に基づく論理演算が実行される。そして、フリップフロップ回路４は、この論理演算結果をマスター側ラッチ回路に保持する。その後は通常のフリップフロップの動作を行う。つまり、本発明のフリップフロップ回路４は、従来技術で用いられていた論理制御回路２と同様の機能を内部回路として備えている。したがって、本発明の実施の形態にかかるプリスケーラ回路３００は、従来技術のような論理制御回路２が不要である。そのため、フリップフロップ間の送受信に要する遅延時間を抑制することができる。それにより、精度の高い分周比の切り替えを行うことができる。

以上のように、本発明の実施の形態におけるフリップフロップ回路及びそれを備えたプリスケーラ回路によれば、フリップフロップ回路４に備えられた論理演算部分は、フリップフロップ回路４を構成するマスター側ラッチ回路の一部によって構成されている。つまり、本発明のフリップフロップ回路４は、従来技術で用いられていた３又は４の分周比を切り替えるための論理制御回路２と同様の機能を内部回路として備えている。そのため、本発明のプリスケーラ回路３００は、従来のような論理制御回路が不要である。それにより、フリップフロップ間の送受信に要する遅延時間を抑制することができる。それにより、精度の高い分周比の切り替えを行うことができる。さらに、論理制御回路を備えないため、その分の消費電流の増加を抑制することができる。

このように、本発明のプリスケーラ回路は、高速動作、低電圧低消費電流を実現することが可能である。また、低消費電流化、高集積化、小型化が求められている半導体集積回路に応用することができる。

なお、本発明は上記実施の形態に限られたものではなく、趣旨を逸脱しない範囲で適宜変更することが可能である。例えば、上記発明の実施の形態におけるフリップフロップ回路４は、トランジスタ３０、３１を備えた場合を例に説明したが、これに限られない。外部からの切替制御信号により、通常のフリップフロップ動作をするモードと、自己の出力信号と外部からの入力信号（フリップフロップ回路３からの出力信号）とに基づく論理演算結果を入力信号としてフリップフロップ動作をするモードと、を切り替える回路構成であれば適宜変更可能である。この場合、本発明のフリップフロップ回路と、従来のフリップフロップ回路と、を縦続接続させて可変分周回路（プリスケーラ回路）を実現できるように、各トランジスタ及びその接続関係を変更する必要がある。

また、上記実施の形態におけるフリップフロップ回路４は、出力駆動回路として、トランジスタ４３〜４６を備えた場合を例に説明したがこれに限られない。例えば、トランジスタ４３〜４６を備えない回路構成にも適宜変更可能である。この場合、出力信号Ｄｏｕｔ、Ｄｏｕｔ＿ｂが、直接トランジスタ４９のソース、トランジスタ４７のソース、に接続される。

３ フリップフロップ回路
４ フリップフロップ回路
２９〜３３ ＮチャネルＭＯＳトランジスタ
３４〜３９ ＮＰＮ型バイポーラトランジスタ
４０〜５０ ＮチャネルＭＯＳトランジスタ
５１〜５４ 抵抗
３００ プリスケーラ回路
３０１ 制御信号切替回路

Claims (8)

1. 外部からの入力データを入力とし、クロック信号に応じて中間データを生成し、出力するマスター側ラッチ回路と、
   前記中間データを入力とし、前記クロック信号に応じて第１の出力データを生成し、出力するスレーブ側ラッチ回路と、
   外部からの切替制御信号に基づいて、３分周モードの場合には前記第１の出力データを選択して制御信号として出力し、４分周モードの場合には所定の固定信号を選択して当該制御信号として出力する制御信号切替回路と、を備えた第１のフリップフロップ回路と、
   前記第１の出力データを入力とし、前記クロック信号に応じて第２の出力データを前記第１のフリップフロップ回路に対して出力する第２のフリップフロップ回路と、を備えた３又は４分周用のプリスケーラ回路であって、
   前記マスター側ラッチ回路は、
   前記入力データに基づいてオンオフが制御される第１の差動回路と、
   当該第１の差動回路の共通ソースと、一方のドレインとの間に設けられ、前記制御信号に基づいてオンオフが制御される第２の差動回路と、
   前記第１及び前記第２の差動回路に基づいて生成された前記中間データを保持する第３の差動回路と、を備えた３又は４分周用のプリスケーラ回路。
2. 前記第２の差動回路は、
   前記第１の差動回路の共通ソースと、第１の電源と、の間に設けられた第１のトランジスタと、
   前記第１の差動回路の一方のドレインと、前記第１の電源と、の間に設けられた第２のトランジスタと、を備えた請求項１に記載のプリスケーラ回路。
3. 前記制御信号切替回路は、
   一対の前記第１の出力データの一方と、前記第１の電源と、のうち前記切替制御信号に基づいて選択されたいずれか一方によって前記第２のトランジスタのオンオフを制御し、
   一対の前記第１の出力データの他方と、前記第１の電源と異なる第２の電源と、のうち前記切替制御信号に基づいて選択されたいずれか一方によって前記第１のトランジスタのオンオフを制御することを特徴とする請求項２に記載のプリスケーラ回路。
4. 前記第２の差動回路の共通ソースと、前記第１の電源と、の間に設けられたバイアス電圧制御用トランジスタをさらに備えた請求項２又は３に記載のプリスケーラ回路。
5. 前記第１の差動回路は、
   一対のＮチャネルＭＯＳトランジスタによって構成されることを特徴とする請求項１〜４のいずれか一項に記載のプリスケーラ回路。
6. 前記第２の差動回路は、
   一対のＮチャネルＭＯＳトランジスタによって構成されることを特徴とする請求項１〜５のいずれか一項に記載のプリスケーラ回路。
7. 前記第３の差動回路は、
   一対のＮＰＮ型バイポーラトランジスタによって構成されることを特徴とする請求項１〜７のいずれか一項に記載のプリスケーラ回路。
8. 外部からの入力データを入力とし、クロック信号に応じて中間データを生成し、出力するマスター側ラッチ回路と、
   前記中間データを入力とし、前記クロック信号に応じて出力データを生成し、出力するスレーブ側ラッチ回路と、
   外部からの切替制御信号に基づいて、３分周モードの場合には前記出力データを選択して制御信号として出力し、４分周モードの場合には所定の固定信号を選択して当該制御信号として出力する制御信号切替回路と、を備え、
   前記マスター側ラッチ回路は、
   前記入力データに基づいてオンオフが制御される第１の差動回路と、
   当該第１の差動回路の共通ソースと、一方のドレインとの間に設けられ、前記制御信号に基づいてオンオフが制御される第２の差動回路と、
   前記第１及び前記第２の差動回路に基づいて生成された前記中間データを保持する第３の差動回路と、を備えたフリップフロップ回路。

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