JP2010245339A - 半導体装置 - Google Patents
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Abstract
【解決手段】高耐圧横型MOSFET20では、n++ドレイン領域7は、n-ドリフト領域3に直線状に延びている。n+バッファ領域6は、n++ドレイン領域7を囲んでいる。ゲート電極11、n++ソース領域5およびpベース領域4は、n+バッファ領域6側からこの順に、n+バッファ領域6を挟むように、ストライプ形状に形成されている。n半導体領域8は、n+バッファ領域6の終端コーナー部を覆うように形成されている。また、n半導体領域8は、n-ドリフト領域3の深さ方向に、n+バッファ領域6の下の領域を占めるように形成されている。高耐圧横型MOSFET20は、分離トレンチ14および分離シリコン領域により、高耐圧横型MOSFET20に隣接するデバイスと電気的に分離されている。
【選択図】図1
Description
図1は、実施の形態1にかかる高耐圧横型MOSFETの平面レイアウトを示す平面図である。なお、図1に示す平面レイアウトは、高耐圧横型MOSFETのドレイン領域の終端部の一端における、ドレイン領域、ソース領域およびゲート電極の平面レイアウトである。図示省略するドレイン領域の他端も同様の平面形状を有する。なお、ソース電極およびドレイン電極は図示省略する。図1に示すように、高耐圧横型MOSFET20では、n++ドレイン領域7は、直線状に延びている。n+バッファ領域6は、n++ドレイン領域7に接して、n++ドレイン領域7を囲んでいる。n+バッファ領域6は、例えば相対する直線状部分と、それら直線状部分の両端において終端同士をつなぐ弧状部分からなる閉じた平面形状(トラック形状)に形成されている。n++ソース領域5は、n+バッファ領域6と離れて、n+バッファ領域6を挟むように、相対する直線状部分からなる開いた平面形状(ストライプ形状)に形成されている。n++ソース領域5の直線状部分は、n++ドレイン領域7の直線部と平行に形成されている。
図4および図5は、実施の形態2にかかる半導体装置を示す断面図である。平面レイアウトは、実施の形態1と同様である(図1参照)。また、図4は、図1の切断線AA−AA'の断面構造である。また、図5は、図1の切断線BB−BB'の断面構造である。高耐圧横型MOSFETを、例えばp支持基板1に、n-ドリフト領域3としてn-ウエル領域を設けたバルク基板を用いて作製しても良い。
図6および図7は、実施の形態3にかかる半導体装置を示す断面図である。平面レイアウトは、実施の形態1と同様である(図1参照)。また、図6は、図1の切断線AA−AA'の断面構造である。また、図7は、図1の切断線BB−BB'の断面構造である。実施の形態2に示す高耐圧横型MOSFET(図4および図5)において、分離トレンチおよび分離シリコン領域に代えて、n-ドリフト領域3に接するようにp+半導体領域を設け、n-ドリフト領域3とp+半導体領域からなるpn接合分離構造を形成しても良い。
2 埋め込み絶縁層
3 n-ドリフト領域
4 pベース領域
5 n++ソース領域
6 n+バッファ領域
7 n++ドレイン領域
8 n半導体領域
9 局部酸化膜
10 ゲート絶縁膜
11 ゲート電極
12 ドレイン電極
13 ソース電極
14 分離トレンチ
15 分離シリコン領域
16 p+ウエル領域
20 高耐圧横型MOSFET
Claims (10)
- 第1導電型の第1半導体領域に、
直線状の第2半導体領域を囲む第1導電型の第3半導体領域が配置され、
前記第3半導体領域と離れて、前記第3半導体領域を挟むように、前記第2半導体領域に平行な、相対する直線状部分からなる開いた平面形状の第1導電型の第4半導体領域が配置され、
前記第4半導体領域に接し、第3半導体領域を挟むように、前記第2半導体領域に平行な、相対する直線状部分からなる開いた平面形状の第2導電型の第5半導体領域が配置され、
前記第3半導体領域と前記第4半導体領域の間に、前記第3半導体領域と離れて、前記第2半導体領域に平行な、相対する直線状部分からなる開いた平面形状の第1電極が配置され、
前記第1半導体領域、前記第2半導体領域、前記第3半導体領域、前記第4半導体領域、前記第5半導体領域および前記第1電極を囲む閉じた平面形状の分離領域が配置され、
前記第3半導体領域の、前記第2半導体領域の終端部に接する部分と前記分離領域との間に第1導電型の第6半導体領域が配置された平面レイアウトを有し、
前記第3半導体領域は、前記第1半導体領域よりも抵抗率が低く、
前記第6半導体領域は、前記第1半導体領域よりも抵抗率が低く、かつ前記第3半導体領域よりも抵抗率が高いことを特徴とする半導体装置。 - 支持基板上に埋め込み絶縁層を介して設けられた前記第1半導体領域と、
前記第1半導体領域の表面領域に、互いに離れて設けられた前記第3半導体領域および前記第5半導体領域と、
前記第3半導体領域の表面領域に設けられた前記第2半導体領域と、
前記第3半導体領域の下の領域の一部を占めるように設けられた前記第6半導体領域と、
前記第5半導体領域の表面領域に設けられた前記第4半導体領域と、
前記第4半導体領域に接する第2電極と、
前記第2半導体領域に接する第3電極と、
前記埋め込み絶縁層に達する深さを有する前記分離領域と、
を備えていることを特徴とする請求項1に記載の半導体装置。 - 第2導電型の支持基板の上に設けられた前記第1半導体領域と、
前記第1半導体領域の表面領域に、互いに離れて設けられた前記第3半導体領域および前記第5半導体領域と、
前記第3半導体領域の表面領域に設けられた前記第2半導体領域と、
前記第3半導体領域の下の領域の一部を占めるように設けられた前記第6半導体領域と、
前記第5半導体領域の表面領域に設けられた前記第4半導体領域と、
前記第4半導体領域に接する第2電極と、
前記第2半導体領域に接する第3電極と、
前記支持基板に達する深さを有する前記分離領域と、
を備えていることを特徴とする請求項1に記載の半導体装置。 - 前記分離領域は、絶縁膜が埋め込まれたトレンチであることを特徴とする請求項1〜3のいずれか一つに記載の半導体装置。
- 前記分離領域の外周部に隣接する第7半導体領域の電位は固定されていることを特徴とする請求項1〜4のいずれか一つに記載の半導体装置。
- 前記分離領域の外周部に隣接する第7半導体領域は接地されていることを特徴とする請求項1〜4のいずれか一つに記載の半導体装置。
- 第2導電型の支持基板の表面層に設けられた前記第1半導体領域と、
前記支持基板の表面層に、前記第1半導体領域に接して設けられた、前記支持基板よりも抵抗率の低い第2導電型の第8半導体領域と、
前記第1半導体領域の表面領域に、互いに離れて設けられた前記第3半導体領域および前記第5半導体領域と、
前記第3半導体領域の表面領域に設けられた前記第2半導体領域と、
前記第3半導体領域の下の領域の一部を占めるように設けられた前記第6半導体領域と、
前記第5半導体領域の表面領域に設けられた前記第4半導体領域と、
前記第4半導体領域に接する第2電極と
前記第2半導体領域に接する第3電極と、
を備えていることを特徴とする請求項1に記載の半導体装置。 - 前記支持基板は、前記第1半導体領域および第8半導体領域よりも低い電位を有することを特徴とする請求項7に記載の半導体装置。
- 前記第2半導体領域は、第1導電型であることを特徴とする請求項1〜8のいずれか一つに記載の半導体装置。
- 前記第2半導体領域は、第2導電型であることを特徴とする請求項1〜8のいずれか一つに記載の半導体装置。
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