JP2010212574A - 半導体記憶装置 - Google Patents
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Abstract
【課題】強誘電体キャパシタの水素による特性劣化および上部電極へのダメージを抑制しつつ、微細化に適した半導体記憶装置の提供。
【解決手段】第1の層間膜ILD1を貫通してトランジスタのソースまたはドレインの一方に接続された第1のプラグPLG1と、第1の層間膜を貫通してトランジスタのソースまたはドレインの他方に接続された第2のプラグPLG2と、第1のプラグの上方に設けられ第1のプラグに電気的に接続された下部電極LE、強誘電体膜FE、および、上部電極UEを含む強誘電体キャパシタFCと、強誘電体キャパシタを被覆する水素バリア膜HBと、水素バリア膜上に設けられた第2の層間膜ILD3と、第2の層間膜および水素バリア膜上に設けられ、水素バリア膜を貫通して上部電極に接続されたローカル配線LICと、ローカル配線、第2の層間膜および水素バリア膜を貫通して第2のプラグに接続された貫通プラグPPLGとを備える。
【選択図】図3
【解決手段】第1の層間膜ILD1を貫通してトランジスタのソースまたはドレインの一方に接続された第1のプラグPLG1と、第1の層間膜を貫通してトランジスタのソースまたはドレインの他方に接続された第2のプラグPLG2と、第1のプラグの上方に設けられ第1のプラグに電気的に接続された下部電極LE、強誘電体膜FE、および、上部電極UEを含む強誘電体キャパシタFCと、強誘電体キャパシタを被覆する水素バリア膜HBと、水素バリア膜上に設けられた第2の層間膜ILD3と、第2の層間膜および水素バリア膜上に設けられ、水素バリア膜を貫通して上部電極に接続されたローカル配線LICと、ローカル配線、第2の層間膜および水素バリア膜を貫通して第2のプラグに接続された貫通プラグPPLGとを備える。
【選択図】図3
Description
本発明は、半導体記憶装置およびその製造方法に関する。
近年、不揮発性半導体メモリの一つとして、強誘電体キャパシタを備えた強誘電体メモリ(FeRAM(ferro-electric random access memory))が注目されている。一般に、強誘電体メモリは、微細化のために、いわゆるCOP(capacitor on plug )構造を採用している。COP構造は、強誘電体キャパシタの下部電極が強誘電体キャパシタの下に設けられた導電性コンタクトプラグによってセルトランジスタのソースまたはドレインに接続される構造である。
また、セルトランジスタ(T)のソースドレイン間にキャパシタ(C)の両端をそれぞれ接続し、これをユニットセルとし、このユニットセルを複数直列に接続した「TC並列ユニット直列接続型強誘電体メモリ(以下、チェーン型のFeRAMともいう)」が提案されている。チェーン型のFeRAMは、信号量増大および高速動作に適している。チェーン型のFeRAMでは、隣接する2つの強誘電体キャパシタの上部電極と、セルトランジスタのソースまたはドレインとを接続する必要がある。このため、2つの強誘電体キャパシタ間においてセルトランジスタのソースまたはドレインに電気的に接続される電極プラグを2つの強誘電体キャパシタ間に形成しなければならない。通常、この電極プラグはタングステンで形成される。タングステンを堆積するために用いられるMO−CVD(Metal Organic-Chemical Vapor Deposition)は水素を発生する。水素は、その還元作用によって強誘電体キャパシタの分極特性を劣化させる。これを防止するために、水素バリア膜で強誘電体キャパシタを被覆する。
ここで、電極プラグに埋め込むタングステンを研磨する際に、上部電極上の層間膜も同時に削られる。よって、上部電極を被覆する層間膜は予め厚く形成する必要がある。層間膜が厚いので、上部電極をローカル配線に接続するために上部電極上の層間膜にプラグが形成される。上部電極上のプラグは、タングステンまたはアルミニウムで形成される。
しかしながら、上部電極上のプラグをアルミニウムのリフローにより形成するためには、専用の装置を必要とする。このため、製造コストが上昇してしまう。一方、上部電極上のプラグをタングステンで形成する場合、他のメタライゼーション工程で使用されている装置を援用することができる。しかし、上述のように、大量の水素を発生するので、強誘電体キャパシタを劣化させる可能性があるという問題がある。
さらに、上部電極上の層間膜が厚いと、上部電極上にビアホールを形成するときのオーバーエッチを長時間にする必要がある。オーバーエッチの長期化は、上部電極へのダメージを大きくし、強誘電体キャパシタの特性を劣化させる原因となる。
強誘電体キャパシタの水素による特性劣化および上部電極へのダメージを抑制しつつ、微細化に適した半導体記憶装置を提供する。
本発明に係る実施形態に従った半導体記憶装置は、半導体基板と、前記半導体基板上に設けられた複数のトランジスタと、前記トランジスタを被覆する第1の層間膜と、前記第1の層間膜を貫通して前記トランジスタのソースまたはドレインの一方に接続された第1のプラグと、前記第1の層間膜を貫通して前記トランジスタのソースまたはドレインの他方に接続された第2のプラグと、前記第1のプラグの上方に設けられ前記第1のプラグに電気的に接続された下部電極、該下部電極上に設けられた強誘電体膜、および、前記強誘電体膜上に設けられた上部電極を含む強誘電体キャパシタと、前記強誘電体キャパシタを被覆する水素バリア膜と、前記水素バリア膜上に設けられた第2の層間膜と、前記第2の層間膜および前記水素バリア膜上に設けられ、前記水素バリア膜を貫通して前記上部電極に接続されたローカル配線と、前記ローカル配線、前記第2の層間膜および前記水素バリア膜を貫通して前記第2のプラグに接続された貫通プラグとを備えている。
本発明に係る実施形態に従った半導体記憶装置の製造方法は、
半導体基板上に複数のトランジスタを形成し、
前記トランジスタを被覆するように第1の層間膜を形成し、
前記第1の層間膜を貫通して前記トランジスタのソースまたはドレインの一方に接続された第1のプラグと前記第1の層間膜を貫通して該トランジスタのソースまたはドレインの他方に接続された第2のプラグとを形成し、
前記第1のプラグの上方に下部電極、強誘電体膜および上部電極を含む強誘電体キャパシタを形成し、
前記強誘電体キャパシタを被覆するように水素バリア膜を形成し、
前記水素バリア膜上に第2の層間膜を形成し、
前記水素バリア膜を貫通して前記上部電極に達する第1のビアホールを形成し、
前記第1のビアホール内の前記上部電極上、および、前記第2の層間膜上にローカル配線を形成し、
前記第2のプラグ上にある前記ローカル配線を除去して前記ローカル配線に貫通口を設け、
前記ローカル配線をマスクとして用いて前記第2の層間膜および前記水素バリア膜をエッチングして第2のビアホールを形成し、
前記第2のビアホール内に貫通プラグを形成することを具備する。
半導体基板上に複数のトランジスタを形成し、
前記トランジスタを被覆するように第1の層間膜を形成し、
前記第1の層間膜を貫通して前記トランジスタのソースまたはドレインの一方に接続された第1のプラグと前記第1の層間膜を貫通して該トランジスタのソースまたはドレインの他方に接続された第2のプラグとを形成し、
前記第1のプラグの上方に下部電極、強誘電体膜および上部電極を含む強誘電体キャパシタを形成し、
前記強誘電体キャパシタを被覆するように水素バリア膜を形成し、
前記水素バリア膜上に第2の層間膜を形成し、
前記水素バリア膜を貫通して前記上部電極に達する第1のビアホールを形成し、
前記第1のビアホール内の前記上部電極上、および、前記第2の層間膜上にローカル配線を形成し、
前記第2のプラグ上にある前記ローカル配線を除去して前記ローカル配線に貫通口を設け、
前記ローカル配線をマスクとして用いて前記第2の層間膜および前記水素バリア膜をエッチングして第2のビアホールを形成し、
前記第2のビアホール内に貫通プラグを形成することを具備する。
本発明に係る実施形態に従った半導体記憶装置の製造方法は、半導体基板上に複数のトランジスタを形成し、
前記トランジスタを被覆するように第1の層間膜を形成し、
前記第1の層間膜を貫通して前記トランジスタのソースまたはドレインの一方に接続された第1のプラグと前記第1の層間膜を貫通して該トランジスタのソースまたはドレインの他方に接続された第2のプラグとを形成し、
前記第1のプラグの上方に下部電極の材料、強誘電体膜の材料および上部電極の材料を堆積し、
前記下部電極、前記強誘電体膜および前記上部電極を含む強誘電体キャパシタの平面パターンの内側の領域にハードマスクを形成し、
前記ハードマスクをマスクとして用いて、前記上部電極の材料の上部をエッチングし、
前記上部電極の材料の上部側面に側壁膜を形成し、
前記ハードマスクおよび前記側壁膜をマスクとして用いて前記上部電極の材料の下部、前記強誘電体膜の材料および前記下部電極の材料をエッチングし、逆T字形状の上部電極を含む前記強誘電体キャパシタを形成し、
前記強誘電体キャパシタを被覆するように水素バリア膜を形成し、
前記水素バリア膜上に第2の層間膜を形成し、
前記第2の層間膜を研磨して前記上部電極の上面を露出させ、
前記上部電極上および前記第2の層間膜上にローカル配線を形成し、
前記第2のプラグ上にある前記ローカル配線を除去して前記ローカル配線に貫通口を設け、
前記ローカル配線をマスクとして用いて前記第2の層間膜および前記水素バリア膜をエッチングして前記第2のプラグに達する第2のビアホールを形成し、
前記第2のビアホール内に貫通プラグを形成することを具備する。
前記トランジスタを被覆するように第1の層間膜を形成し、
前記第1の層間膜を貫通して前記トランジスタのソースまたはドレインの一方に接続された第1のプラグと前記第1の層間膜を貫通して該トランジスタのソースまたはドレインの他方に接続された第2のプラグとを形成し、
前記第1のプラグの上方に下部電極の材料、強誘電体膜の材料および上部電極の材料を堆積し、
前記下部電極、前記強誘電体膜および前記上部電極を含む強誘電体キャパシタの平面パターンの内側の領域にハードマスクを形成し、
前記ハードマスクをマスクとして用いて、前記上部電極の材料の上部をエッチングし、
前記上部電極の材料の上部側面に側壁膜を形成し、
前記ハードマスクおよび前記側壁膜をマスクとして用いて前記上部電極の材料の下部、前記強誘電体膜の材料および前記下部電極の材料をエッチングし、逆T字形状の上部電極を含む前記強誘電体キャパシタを形成し、
前記強誘電体キャパシタを被覆するように水素バリア膜を形成し、
前記水素バリア膜上に第2の層間膜を形成し、
前記第2の層間膜を研磨して前記上部電極の上面を露出させ、
前記上部電極上および前記第2の層間膜上にローカル配線を形成し、
前記第2のプラグ上にある前記ローカル配線を除去して前記ローカル配線に貫通口を設け、
前記ローカル配線をマスクとして用いて前記第2の層間膜および前記水素バリア膜をエッチングして前記第2のプラグに達する第2のビアホールを形成し、
前記第2のビアホール内に貫通プラグを形成することを具備する。
本発明による半導体記憶装置は、強誘電体キャパシタの水素による特性劣化および上部電極へのダメージを抑制しつつ、微細化に適している。
以下、図面を参照して本発明に係る実施形態を説明する。本実施形態は、本発明を限定するものではない。
(第1の実施形態)
図1は、本発明に係る第1の実施形態に従った強誘電体メモリの構成を示す回路図である。本実施形態による強誘電体メモリは、限定はしないが、例えば、チェーン型のFeRAMである。チェーン型のFeRAMは、セルトランジスタCTのソース−ドレイン間に強誘電体キャパシタFCの両端をそれぞれ接続し、これをユニットセル(メモリセルMC)とし、このユニットセル(メモリセルMC)を複数直列に接続した強誘電体メモリである。
図1は、本発明に係る第1の実施形態に従った強誘電体メモリの構成を示す回路図である。本実施形態による強誘電体メモリは、限定はしないが、例えば、チェーン型のFeRAMである。チェーン型のFeRAMは、セルトランジスタCTのソース−ドレイン間に強誘電体キャパシタFCの両端をそれぞれ接続し、これをユニットセル(メモリセルMC)とし、このユニットセル(メモリセルMC)を複数直列に接続した強誘電体メモリである。
本実施形態による強誘電体メモリは、ロウ方向へ延伸する複数のワード線WLi(iは整数)と、ロウ方向に対して直交するカラム方向へ延伸する複数のビット線BL、bBLと、ロウ方向へ延伸する複数のプレート線PLと、ブロック選択部BSPとを備える。
1つのメモリセルMCは、バイナリデータあるいはマルチビットデータを強誘電体キャパシタに記憶する。メモリセルMCは、ワード線WLiとビット線BL、bBLとの交点に対応して設けられている。各ワード線WLiは、ロウ方向に配列するセルトランジスタCTのゲートに接続され、あるいは、ゲートとして機能している。各ビット線BL、bBLは、カラム方向に配列するセルトランジスタCTのソースまたはドレインに接続されている。
強誘電体メモリは、互いに並列に接続された強誘電体キャパシタFCおよびセルトランジスタTCを含むメモリセルMCが複数個直列に接続されて構成されたセルブロックCBを複数備えている。セルブロックCBの一端は、ブロック選択部BSPの一端に接続されている。セルブロックCBの他端はプレート線PLに接続されている。ブロック選択部BSPの他端は、それぞれビット線BLまたはbBLに接続されている。即ち、ビット線BL、bBLは、それぞれブロック選択部BSPを介してセルブロックCBに接続されている。
ブロック選択部BSPは、エンハンスメント型トランジスタTSEとデプレーション型トランジスタTSDとを含む。エンハンスメント型トランジスタTSEおよびデプレーション型トランジスタTSDは、ブロック選択線BS0またはBS1によって制御される。これにより、ブロック選択部BSPは、ビット線対BLまたはbBLの一方を選択的にビット線BLまたはbBLに接続することができる。
センスアンプSAがビット線対BL、bBLに接続されている。センスアンプSAは、データ読出し時に、ビット線対BL、bBLに伝播するメモリセルからのデータを検出する。また、センスアンプSAは、データ書込み時にビット線対BL、bBLに電圧を印加し、メモリセルMCにデータを書き込むことができる。尚、本実施形態は、1T1Cモードまたは2T2Cモードのいずれで動作してもよい。
図2は、第1の実施形態の一部の平面構成を示すレイアウト図である。複数の強誘電体キャパシタFCが、ビット線BL、bBLの延伸方向(カラム方向)に配列され、セルブロックを形成している。セルブロックに含まれる強誘電体キャパシタFCの上部電極UEは、ローカル配線LICによって2つずつ接続されている。さらに、ローカル配線LICは、ViaホールVH内に設けられた電極プラグPLG2に接続されている。
ワード線WLは、セルトランジスタCTのゲート電極Gを兼ねており、ロウ方向へ延伸している。ワード線WLは、強誘電体キャパシタFCの下方に強誘電体キャパシタFCと絶縁された状態で形成されている。
カラム方向に隣接する2つのローカル配線LIC間において、第1の電極プラグPLG1が下部電極LEの下に形成されている。第1の電極プラグPLG1は、下部電極LEをセルトランジスタCTのソースまたはドレインに接続している。第1の電極プラグPLG1の両側にある2つの下部電極LEは、図2では離間されている。しかし、図3に示すように、これらの2つの下部電極LEは接続されていてもよい。
尚、強誘電体キャパシタFCの側面は、順テーパー状に形成されているので、上部電極UEの平面サイズは、図2の破線で示す下部電極LEの平面サイズよりも小さい。
ロウ方向に隣接する2つのセルブロックは、カラム方向にローカル配線LICの半ピッチだけずれて配置されている。
図3は、図2の3−3線(カラム方向)に沿った断面図である。図4は、図2の4−4線(ロウ方向)に沿った断面図である。尚、図面の縮尺は、各図において異なる場合がある。複数のセルトランジスタCTがシリコン基板10上に形成されている。セルトランジスタCTのソースSまたはドレインD上、および、ゲート電極Gの側面および上面には、第1の層間絶縁膜ILD1が設けられている。第1および第2の電極プラグPLG1およびPLG2は、それぞれ第1の層間絶縁膜ILD1を貫通してセルトランジスタCTのソースSまたはドレインDのいずれかに接続されている。
金属プラグ20が第1の電極プラグPLG1上に形成されている。導電性のバリア膜30が金属プラグ20の上に設けられている。下部電極LEがバリア膜30の上に設けられている。下部電極LEは、バリア膜30、金属プラグ20を介して第1の電極プラグPLG1に電気的に接続されている。強誘電体膜FEが下部電極LE上に設けられている。上部電極UEが強誘電体膜FE上に設けられている。上部電極UE、強誘電体膜FEおよび下部電極LEが強誘電体キャパシタFCを構成する。
強誘電体キャパシタFCの上面の一部および側面は、水素バリア膜HBによって被覆されている。強誘電体キャパシタFCの上面の他の部分は、水素バリア膜HBで被覆されておらず、ローカル配線LICに接続されている。水素バリア膜HBは、強誘電体キャパシタFCの側面を被覆する水素バリア膜だけでもよいが、水素バリア膜および絶縁膜を含む積層膜であってもよい。
強誘電体キャパシタFCの底面はバリア膜30に被覆されており、強誘電体キャパシタFCの上面の一部および側面全体は水素バリア膜HBによって被覆されている。水素バリア膜HBは、順テーパー状に形成された強誘電体キャパシタFCの側面に沿って形成されている。よって、強誘電体キャパシタFCの製造後に強誘電体キャパシタFCに水素が侵入することを或る程度抑制することができる。
水素バリア膜HB上には第2の層間絶縁膜ILD2が形成されている。ローカル配線LICは、第2の層間絶縁膜ILD2および水素バリア膜HB上に設けられ、水素バリア膜HBを貫通して上部電極UEに接続されている。ローカル配線LICは、第2の電極プラグPLG2の両側においてカラム方向に隣接する2つの強誘電体キャパシタFCの上部電極UEを互いに接続する。さらに、ローカル配線LICは、貫通プラグPPLGを介して第2の電極プラグPLG2に接続される。これにより、この2つの強誘電体キャパシタFCの上部電極UEは、それらの間に設けられた貫通プラグPPLGおよび第2の電極プラグPLG2を介してセルトランジスタCTのソースSまたはドレインDに接続される。
貫通プラグPPGは、ローカル配線LIC、第2の層間絶縁膜ILD2および水素バリア膜HBを貫通して金属プラグ20および第2の電極プラグPLG2に接続されている。貫通プラグPPGは、ローカル配線LICをマスクとして用いて自己整合的に形成されたビアホールに充填されている。このため、第3の層間絶縁膜上のフォトレジストマスクまたはハードマスクのアライメントズレはローカル配線LICによって補正される。その結果、貫通プラグPPGと強誘電体キャパシタFCとの間の距離が充分に維持され、貫通プラグPPGと強誘電体キャパシタFCとの短絡が防止される。
ローカル配線LICは、強誘電体キャパシタFCの側面に形成された第2の層間絶縁膜ILD2および水素バリア膜HBによって強誘電体膜FEおよび下部電極LEから電気的に絶縁されている。また、図2に示すように、ローカル配線LICの中央部は平面レイアウトにおいてロウ方向に突出している。即ち、ローカル配線LICの中央部のロウ方向の幅はローカル配線LICの端部のロウ方向の幅よりも広い。ビアホールVH2の端部からローカル配線LICの側端部までの距離がF以上に維持される。これは、ビアホールVH2を有するローカル配線LICを、リソグラフィおよびエッチングによってパターニング可能にするためである。ここで、F(Feature Size)は、リソグラフィ技術およびエッチング技術を用いて形成可能な最小線幅である。
一方、第1の電極プラグPLG1上においてカラム方向に隣接する2つの強誘電体キャパシタFCの下部電極LEは、ともに第1の電極プラグPLG1に接続され、第1の電極プラグPLG1を介してセルトランジスタCTのドレインDまたはソースSに接続される。
このように、強誘電体キャパシタFCおよびセルトランジスタCTは、それぞれ並列に接続されメモリセルMCを成す。カラム方向に配列された複数のメモリセルMCは、第1の電極プラグPLG1、第2の電極プラグPLG2およびローカル配線LICによって直列に接続され、セルブロックCBを成す。
第3の層間絶縁膜ILD3がローカル配線LIC上に堆積される。さらに、ダミーメタル層DMが第3の層間絶縁膜ILD3上に設けられている。ダミーメタル層DM上に第4の層間絶縁膜ILD4が設けられている。
ダミーメタル層DMは、メモリ領域の周辺ロジック回路に必要な配線を形成するときに、メモリ領域の第4の層間絶縁膜ILD4がディッシングされることを抑制するために設けられている。従って、ダミーメタル層DMは、フローティング状態かあるいは接地されていればよい。ダミーメタル層DMは、ローカル配線LICよりも低抵抗な金属で形成されていることが好ましい。あるいは、ダミーメタル層DMの平面パターンは、ローカル配線LICのそれよりも低抵抗なパターンでレイアウトされていることが好ましい。これにより、隣接する上部電極UEや隣接する第2の電極プラグPLG2を低抵抗で接続することが可能となるからである。
本実施形態によれば、ローカル配線LICは、第2の電極プラグPLG2に接続される貫通プラグPPLGの形成工程よりも前の工程で形成される。よって、ローカル配線LICと上部電極UEとの間の層間膜(第2の層間絶縁膜ILD2)を薄膜化することができる。これにより、ローカル配線LICをイリジウム等のメタルスパッタ膜で形成することができる。スパッタ工程は、MO−CVDと異なり水素を発生しないので、強誘電体キャパシタFCが劣化しない。さらに、上部電極UE上にプラグを形成する必要が無いので、埋込み電極工程が少なくすることができる。これにより、製造コストを低廉にすることができる。
上部電極UE上にある第2の層間絶縁膜ILD2が薄膜化されるので、上部電極UE上にビアホールを形成するときのオーバーエッチの時間が短縮化される。よって、上部電極UEへのダメージを抑制することができる。上部電極UE上に設けられた水素バリア膜HBの膜厚は、強誘電体キャパシタFCの側面に設けられた水素バリア膜HBの膜厚より薄いことが好ましい。上部電極UE上にビアホールを形成するときのオーバーエッチの時間がさらに短縮化され、上部電極UEへのダメージをさらに抑制することができるからである。
図5(A)から図15(B)は、第1の実施形態による強誘電体メモリの製造方法を示す断面図である。これらの図の(A)は図3に示す断面に相当し、(B)は図4に示す断面に相当する。まず、図5(A)および図5(B)に示すように、半導体基板10の表面にセルトランジスタCTを形成する。このとき、配線抵抗を低下させるために、ゲート電極G、ソースS、ドレインD上にシリサイド層40を形成してよい。半導体基板10は、例えば、シリコン基板である。
次に、LP‐CVD(Low Pressure-CVD)法またはプラズマCVD法を用いて、第1の層間絶縁膜ILD1をゲート電極G、ソースSおよびドレインD上に堆積する。第1の層間絶縁膜ILD1は、例えば、PSG膜、BPSG膜またはTEOS膜、あるいは、それらの積層膜である。次に、CMP(Chemical Mechanical Polishing)を用いて、第1の層間絶縁膜ILD1を平坦化する。次に、リソグラフィおよびRIE(Reactive Ion Etching)を用いて、カラム方向に隣接するゲート電極G間に、ソースSまたはドレインDに達するコンタクトホールを形成する。
次に、MO‐CVD法またはALD(Atomic Layer Deposition)法を用いて、コンタクトホール内にTi(チタン)またはTiNとW(タングステン)との金属積層膜を堆積する。さらに、CMP法を用いて、この金属積層膜を平坦化することによって、第1の電極プラグPLG1および第2の電極プラグPLG2が形成される。このように、コンタクトホールに金属プラグを埋め込む方法をダマシン法という。尚、この時点では、強誘電体キャパシタFCはまだ形成されていないので、水素が大量に発生するMO−CVD法を用いても構わない。
同様にダマシン法を用いて、金属プラグ20を第1および第2の金属プラグPLG1およびPLG2の上に形成する。第2の金属プラグPLG2上に導電性の水素バリア膜30を形成する。
次に、バリア膜30上に強誘電体キャパシタFCを形成する。より詳細には、スパッタ法を用いて、イリジウム等の下部電極材料をバリア膜30上に堆積する。スパッタ法、MO−CVD法またはゾルゲル法を用いて、PZT(Pb(ZrxTi(1−x))O3)、SBT(SrxBiyTazOa)、BLT(BixLayOz)等からなる強誘電体膜を下部電極材料上に堆積する。さらに、スパッタ法を用いて、IrO2膜等の上部電極材料を強誘電体膜上に堆積する。プラズマCVD法を用いて、TEOS膜等のマスク材を上部電極材料上に堆積する。尚、上部電極UEおよび下部電極LEの材料は上記材料に限定されない。
次に、図6(A)および図6(B)に示すように、リソグラフィおよびRIE法を用いて、マスク材を強誘電体キャパシタFCのパターンに加工する。さらに、マスク材をマスクとして、RIE法で、上部電極材料、強誘電体膜および下部電極材料を順次エッチングする。このとき、強誘電体キャパシタFCの側面が順テーパー状に形成される。順テーパーは、断面において下辺が上辺よりも長い台形における側辺の傾斜をいう。このように、強誘電体キャパシタFCの側面を順テーパー状に形成することによって、第2の層間絶縁膜ILD2が強誘電体キャパシタFCをカバレッジ良く被覆することができる。
強誘電体キャパシタFCの形成後、図7(A)および図7(B)に示すように、スパッタ法またはALD法を用いてAl2O3等の水素バリア膜HBを堆積する。水素バリア膜HBは、強誘電体キャパシタFCの上面および側面を被覆する。上部電極UEの上面上にある水素バリア膜HBの膜厚は、強誘電体キャパシタFCの側面にある水素バリア膜HBの膜厚よりも薄くてよい。水素バリア膜HBは、水素を透過させないバリア膜を含む多層膜であってもよい。
図8(A)および図8(B)に示すように、プラズマCVD等を用いて水素バリア膜上に第2の層間絶縁膜ILD2を堆積する。第2の層間絶縁膜ILD2を水素バリア膜HBの上面レベルまで平坦化する。このとき、水素バリア膜HBの上面は、露出されていてもよく、あるいは、第2の層間絶縁膜ILD2で被覆されていてもよい。
次に、図9(A)および図9(B)に示すように、第1のビアホールVH1を上部電極UE上に形成する。このとき、薄い水素バリア膜HBをエッチングすれば足りるので、オーバーエッチングの時間が短時間で済む。このため、上部電極UEへのダメージが従来よりも少ない。また、このとき、通常のレジストを用いれば足り、ハードマスクプロセスを用いる必要が無い。
次に、図10(A)および図10(B)に示すように、スパッタ法を用いて、Ir、TiN、TiAlN、IrO2、RuまたはSrRuO2等の単層膜またはそれらのうち2層以上からなる積層膜を、第2の層間絶縁膜ILD2および上部電極UE上に堆積する。この金属膜は、ローカル配線LICに加工される材料である。この金属膜は、第1のビアホールVH1の内壁にも形成される。ここで、ローカル配線LICの材料は、スパッタ法で形成されるため、水素を発生しない。よって、このときに上部電極UEが露出されていても、強誘電体キャパシタFCの劣化はほとんど生じない。
尚、後に、貫通プラグPPLGを形成する際に、水素が強誘電体キャパシタFCへ侵入することを防止するために、ローカル配線LICの材料は、水素の透過を防止する水素バリア膜で形成されていてもよい。例えば、ローカル配線LICの材料は、TiAlN、TiNの単層膜、あるいは、TiAlNまたはTiNとIrとの積層膜等である。あるいは、ローカル配線LICの下またはその上に第2の水素バリア膜HB2を設けてもよい。
次に、図11(A)および図11(B)に示すように、リソグラフィおよびRIEを用いて、ローカル配線LICをパターニングする。これにより、第2の電極プラグPLG2上にあるローカル配線LICを除去して貫通口PHを設ける。貫通口PHは、図2の第2の電極プラグPLG2の上方に設けられる。
次に、図12(A)および図12(B)に示すように、CVD法を用いて、ローカル配線LIC、第2の層間絶縁膜ILD2および水素バリア膜HB上に第3の層間絶縁膜ILD3を堆積する。CMP法を用いて、第3の層間絶縁膜ILD3を平坦化する。
次に、図13(A)および図13(B)に示すように、リソグラフィおよびRIEを用いて、第2の電極プラグPLG2および20上にビアホールVH2を形成する。このとき、第3の層間絶縁膜ILD3は、リソグラフィによって形成されたレジストマスクまたはハードマスクに従ってパターニングされる。しかし、その後、ローカル配線LIC(貫通口PHの端部)をマスクとして用いて、RIEで第2の層間絶縁膜ILD2および水素バリア膜HBをエッチングする。これにより、第2の電極プラグPLG2上のプラグ20に達する第2のビアホールVH2が形成される。
図14(A)および図14(B)に示すように、MO−CVDを用いて貫通プラグPPLGが第2のビアホールVH2内に充填される。貫通プラグPPLGの材料としては、例えば、タングステンである。このとき水素が発生するが、水素バリア膜HB、30およびローカル配線LIC(あるいは第2の水素バリア膜HB2)が強誘電体キャパシタFCを水素から保護する。尚、この工程において、アルミニウムリフロープロセスを用いる必要がないので、製造コストが高くならない。
CMP等によって、貫通プラグPPLGを平坦化した後、図15(A)および図15(B)に示すように、ダミー配線DMを貫通プラグPPLGおよび第3の層間絶縁膜ILD3上に形成する。これにより、第1の実施形態による強誘電体メモリが完成する。
本実施形態によれば、ローカル配線LIよりも後の工程で、第2のビアホールVH2が形成される。このため、ローカル配線LICと上部電極UEとの間のプラグが不要となり、その結果、水素の発生しないスパッタ法でローカル配線LICを形成することができる。また、水素バリア膜HBを薄く形成することができるので、上部電極UEへのダメージを抑制することができる。
また、第3の層間絶縁膜ILD3上のマスクが、多少、アライメントずれを起こしていても、ローカル配線LICの貫通口PHがこのアライメントズレを補正することができる。この場合、貫通プラグPPLGは貫通口PHの一端においてローカル配線LICと接触しなくなるが、貫通口PHの他端においてローカル配線LICの上面および側面と接触する(図13(A)の99を参照)。よって、貫通プラグPPLGとローカル配線LICとの接触抵抗は、さほど高くならない。
図2に示すように、隣接するカラムにおいて、強誘電体キャパシタFCのメモリセルがローカル配線LICの半ピッチずつずれて形成されている。貫通プラグPPLGも同様に半ピッチずつずれる。これにより、ローカル配線LICの中央部分の平面レイアウトをローカル配線LICの端部よりも広くしつつ、隣接するカラム間の間隔を狭く維持することができる。これは、メモリチップの微細化に繋がる。
さらに、本実施形態による製造方法におけるリソグラフィ工程の数は、従来の強誘電体メモリと変らない。
(第2の実施形態)
図16は、本発明に係る第2の実施形態に従った強誘電体メモリの構成を示す平面図である。第2の実施形態は、ローカル配線LICの貫通口の一部が開放されている点で第1の実施形態と異なる。第2の実施形態のその他の構成は、第1の実施形態の構成と同様でよい。平面レイアウトにおいて、ローカル配線LICの貫通口は、U字型に形成されており、一辺が切り欠かれている。この切欠き部をHとする。
図16は、本発明に係る第2の実施形態に従った強誘電体メモリの構成を示す平面図である。第2の実施形態は、ローカル配線LICの貫通口の一部が開放されている点で第1の実施形態と異なる。第2の実施形態のその他の構成は、第1の実施形態の構成と同様でよい。平面レイアウトにおいて、ローカル配線LICの貫通口は、U字型に形成されており、一辺が切り欠かれている。この切欠き部をHとする。
第2の実施形態では、第2のビアホールVH2を形成する際に、第3の層間絶縁膜ILD3上のマスクが切欠き部H側へずれたとしても、第2のビアホールVH2の開口径は変わらない。勿論、第3の層間絶縁膜ILD3上のマスクが切欠き部H側とは反対側へずれた場合、あるいは、第3の層間絶縁膜ILD3上のマスクがカラム方向へずれた場合には、第2のビアホールVH2の開口径は小さくなる。従って、第3の層間絶縁膜ILD3上のマスクが切欠き部H側とは反対側へずれても第2のビアホールVH2の開口径が小さくならないように、第3の層間絶縁膜ILD3上のマスクを予め切欠き部H側へずらしておいてもよい。さらに、第2の実施形態は、第1の実施形態と同様の効果をも得ることができる。
第2の実施形態の製造方法は、第1の実施形態の製造方法と同様でよい。ただし、第2の実施形態によるローカル配線LICの平面レイアウトが第1の実施形態のそれと異なるだけである。
(第3の実施形態)
図17および図18は、本発明に係る第3の実施形態に従った強誘電体メモリの構成を示す断面図である。平面図は、図2または図16と同様であるので、図示を省略する。図17は、図2の3−3線に沿った断面図に相当し、図18は、図2の4−4線に沿った断面図に相当する。
図17および図18は、本発明に係る第3の実施形態に従った強誘電体メモリの構成を示す断面図である。平面図は、図2または図16と同様であるので、図示を省略する。図17は、図2の3−3線に沿った断面図に相当し、図18は、図2の4−4線に沿った断面図に相当する。
第3の実施形態は、上部電極UEがカラム方向の断面において逆T字状に形成されている点で第1または第2の実施形態と異なる。即ち、上部電極UEの上面の面積は、底面の面積よりもの狭い。上部電極UEの底面は強誘電体膜FEの上面に接触しており、上部電極UEの底面の面積は強誘電体膜FEの上面の面積にほぼ等しい。上部電極UEの上面全体がローカル配線LICに接触している。換言すると、上部電極UEは、上部にピラーを有し、そのピラーによってローカル配線LICと接続されている。
第3の実施形態によれば、平坦化された上部電極UE(ピラー)上にローカル配線LICを直接形成する。即ち、上部電極UEへのコンタクトホールを形成する際に、RIE等のエッチングを用いていない。よって、上部電極UEはRIE等によるエッチングダメージを受けない。また、上部電極UE(ピラー)の上面の面積が底面の面積よりも狭いので、ピラーによって圧縮される強誘電体膜FEの面積が比較的小さくなる。強誘電体膜FEは、分極によって縦方向に膨張または収縮するので、強誘電体膜FEは、上部電極UEと下部電極LEとの間において圧縮を受けない方が好ましい。よって、上部電極UE(ピラー)の上面の面積を底面の面積よりも狭くすることによって、強誘電体キャパシタFCの分極特性を向上させることができる。
第3の実施形態のその他の構成は、第1または第2の実施形態の構成と同様でよい。よって、第3の実施形態は、さらに、第1または第2の実施形態の効果を得ることができる。
図19(A)から図30(B)は、第3の実施形態による強誘電体メモリの製造方法を示す断面図である。まず、上述したように、図5に示す構造を形成する。
図19(A)および図19(B)に示すように、プラズマCVD法によって、マスク材60としてのTEOS膜等を上部電極UE上に堆積する。次に、リソグラフィおよびRIEを用いてマスク材60を加工する。このとき、マスク材60は、強誘電体キャパシタFCの平面パターンの内側の領域に残存するようにパターニングされる。
次に、図20(A)および図20(B)に示すように、マスク材60をマスクとして用いて、上部電極UEの上部をRIEでエッチングする。
次に、図21(A)および図21(B)に示すように、マスク材60の側面および上部電極UEの上部の側面に側壁膜70を形成する。側壁膜70の材料は、マスク材60の材料と同じでよい。
次に、図22(A)および図22(B)に示すように、マスク材60および側壁膜70をマスクとして用いて、上部電極UEの下部、強誘電体膜FEの材料、下部電極LEの材料および水素バリア膜30をRIEでエッチングする。これにより、強誘電体キャパシタFCが形成される。このとき、上部電極UEの底面は、側壁膜70の厚みの分だけ上面よりも広く形成される。よって、上部電極UEは、上部にピラーを有する逆T字形状に形成される。
次に、図23(A)および図23(B)に示すように、スパッタ法またはALD法を用いて、Al2O3等の水素バリア膜HBで強誘電体キャパシタFCの上面および側面を被覆する。
次に、図24(A)および図24(B)に示すように、プラズマCVD等を用いて水素バリア膜HB上に第2の層間絶縁膜ILD2を堆積する。続いて、図25(A)および図25(B)に示すように、CPMを用いて、第2の層間絶縁膜ILD2を上部電極UEの上面まで平坦化する。このとき、上部電極UEの上面は、露出される。
次に、図26(A)および図26(B)に示すように、スパッタ法を用いて、上部電極UEおよび第2の層間絶縁膜ILD2上にローカル配線LICの材料を堆積する。ローカル配線LICの材料は、第1の実施形態におけるローカル配線の材料と同様でよい。このとき、上部電極UEの上面が露出されているので、ローカル配線LICは、上部電極UEの上面全面に接触することができる。
ここで、ローカル配線LICの材料は、スパッタ法で形成されるため、水素を発生しない。よって、このときに上部電極UEが露出されていても、強誘電体キャパシタFCの劣化はほとんど生じない。
尚、後に、貫通プラグPPLGを形成する際に、水素が強誘電体キャパシタFCへ侵入することを防止するために、ローカル配線LICの材料は、水素の透過を防止する水素バリア膜で形成されていてもよい。例えば、ローカル配線LICの材料は、TiAlN、TiNの単層膜、あるいは、TiAlNまたはTiNとIrとの積層膜等である。あるいは、ローカル配線LICの下またはその上に第2の水素バリア膜HB2を設けてもよい。
次に、図27(A)および図27(B)に示すように、リソグラフィおよびRIEを用いてローカル配線LICの材料をパターニングする。これにより、第2の電極プラグPLG2上にあるローカル配線LICを除去して貫通口PHを設ける。貫通口PHは、図2または図16のビアホールVH2の位置に設けられる。
ローカル配線LICの形成後の工程は、第1の実施形態の製造工程と同様でよいので、その詳細な説明を省略する。図28(A)および図28(B)に示すように、CVD法を用いて、ローカル配線LICおよび第2の層間絶縁膜ILD2上に第3の層間絶縁膜ILD3を堆積する。CMP法を用いて、第3の層間絶縁膜ILD3を平坦化する。
次に、図29(A)および図29(B)に示すように、リソグラフィおよびRIEを用いて、第2の電極プラグPLG2および20上にビアホールVH2を形成する。ビアホールVH2の形成方法は、第1の実施形態と同様でよいので、その詳細な説明を省略する。
次に、図30(A)および図30(B)に示すように、MO−CVDを用いて貫通プラグPPLGが第2のビアホールVH2内に充填される。貫通プラグPPLGの材料としては、例えば、タングステンである。このとき水素が発生するが、水素バリア膜HB、30およびローカル配線LIC(あるいは第2の水素バリア膜HB2)が強誘電体キャパシタFCを水素から保護する。
CMP等によって、貫通プラグPPLGを平坦化した後、図17および図18に示すように、ダミー配線DMを貫通プラグPPLGおよび第3の層間絶縁膜ILD3上に形成する。これにより、第3の実施形態による強誘電体メモリが完成する。
第3の実施形態は、上記の効果のほかに、第1または第2の実施形態の効果をも得ることができる。
10半導体基板
ILD1、ILD2、ILD3…層間絶縁膜、PLG1、PLG2…電極プラグ、下部電極…LE、強誘電体膜…FE、上部電極…UE、電体キャパシタ…FC、水素バリア膜…HB、ローカル配線…LIC、貫通プラグ…PPLG
ILD1、ILD2、ILD3…層間絶縁膜、PLG1、PLG2…電極プラグ、下部電極…LE、強誘電体膜…FE、上部電極…UE、電体キャパシタ…FC、水素バリア膜…HB、ローカル配線…LIC、貫通プラグ…PPLG
Claims (5)
- 半導体基板と、
前記半導体基板上に設けられた複数のトランジスタと、
前記トランジスタを被覆する第1の層間膜と、
前記第1の層間膜を貫通して前記トランジスタのソースまたはドレインの一方に接続された第1のプラグと、
前記第1の層間膜を貫通して前記トランジスタのソースまたはドレインの他方に接続された第2のプラグと、
前記第1のプラグの上方に設けられ前記第1のプラグに電気的に接続された下部電極、該下部電極上に設けられた強誘電体膜、および、前記強誘電体膜上に設けられた上部電極を含む強誘電体キャパシタと、
前記強誘電体キャパシタを被覆する水素バリア膜と、
前記水素バリア膜上に設けられた第2の層間膜と、
前記第2の層間膜および前記水素バリア膜上に設けられ、前記水素バリア膜を貫通して前記上部電極に接続されたローカル配線と、
前記ローカル配線、前記第2の層間膜および前記水素バリア膜を貫通して前記第2のプラグに接続された貫通プラグとを備えた半導体記憶装置。 - 前記貫通プラグが設けられている前記ローカル配線の貫通口の一部は開放されていることを特徴とする請求項1に記載の半導体記憶装置。
- 前記上部電極は、底面よりも面積の狭い上面を有するように形成され、
前記強誘電体膜は、前記上部電極の底面に面し、
前記ローカル配線は、前記上部電極の上面に接触していることを特徴とする請求項1または請求項2に記載の半導体記憶装置。 - 半導体基板上に複数のトランジスタを形成し、
前記トランジスタを被覆するように第1の層間膜を形成し、
前記第1の層間膜を貫通して前記トランジスタのソースまたはドレインの一方に接続された第1のプラグと前記第1の層間膜を貫通して該トランジスタのソースまたはドレインの他方に接続された第2のプラグとを形成し、
前記第1のプラグの上方に下部電極、強誘電体膜および上部電極を含む強誘電体キャパシタを形成し、
前記強誘電体キャパシタを被覆するように水素バリア膜を形成し、
前記水素バリア膜上に第2の層間膜を形成し、
前記水素バリア膜を貫通して前記上部電極に達する第1のビアホールを形成し、
前記第1のビアホール内の前記上部電極上、および、前記第2の層間膜上にローカル配線を形成し、
前記第2のプラグ上にある前記ローカル配線を除去して前記ローカル配線に貫通口を設け、
前記ローカル配線をマスクとして用いて前記第2の層間膜および前記水素バリア膜をエッチングして第2のビアホールを形成し、
前記第2のビアホール内に貫通プラグを形成することを具備した半導体記憶装置の製造方法。 - 半導体基板上に複数のトランジスタを形成し、
前記トランジスタを被覆するように第1の層間膜を形成し、
前記第1の層間膜を貫通して前記トランジスタのソースまたはドレインの一方に接続された第1のプラグと前記第1の層間膜を貫通して該トランジスタのソースまたはドレインの他方に接続された第2のプラグとを形成し、
前記第1のプラグの上方に下部電極の材料、強誘電体膜の材料および上部電極の材料を堆積し、
前記下部電極、前記強誘電体膜および前記上部電極を含む強誘電体キャパシタの平面パターンの内側の領域にハードマスクを形成し、
前記ハードマスクをマスクとして用いて、前記上部電極の材料の上部をエッチングし、
前記上部電極の材料の上部側面に側壁膜を形成し、
前記ハードマスクおよび前記側壁膜をマスクとして用いて前記上部電極の材料の下部、前記強誘電体膜の材料および前記下部電極の材料をエッチングし、逆T字形状の上部電極を含む前記強誘電体キャパシタを形成し、
前記強誘電体キャパシタを被覆するように水素バリア膜を形成し、
前記水素バリア膜上に第2の層間膜を形成し、
前記第2の層間膜を研磨して前記上部電極の上面を露出させ、
前記上部電極上および前記第2の層間膜上にローカル配線を形成し、
前記第2のプラグ上にある前記ローカル配線を除去して前記ローカル配線に貫通口を設け、
前記ローカル配線をマスクとして用いて前記第2の層間膜および前記水素バリア膜をエッチングして前記第2のプラグに達する第2のビアホールを形成し、
前記第2のビアホール内に貫通プラグを形成することを具備した半導体記憶装置の製造方法。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2009059163A JP2010212574A (ja) | 2009-03-12 | 2009-03-12 | 半導体記憶装置 |
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JP2009059163A JP2010212574A (ja) | 2009-03-12 | 2009-03-12 | 半導体記憶装置 |
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Cited By (1)
Publication number | Priority date | Publication date | Assignee | Title |
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JP2016001699A (ja) * | 2014-06-12 | 2016-01-07 | 富士通セミコンダクター株式会社 | 半導体装置の製造方法及び半導体装置 |
-
2009
- 2009-03-12 JP JP2009059163A patent/JP2010212574A/ja active Pending
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