JP2010212574A

JP2010212574A - 半導体記憶装置

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Publication number: JP2010212574A
Application number: JP2009059163A
Authority: JP
Inventors: Toru Ozaki; 崎徹尾
Original assignee: Toshiba Corp
Current assignee: Toshiba Corp
Priority date: 2009-03-12
Filing date: 2009-03-12
Publication date: 2010-09-24

Abstract

【課題】強誘電体キャパシタの水素による特性劣化および上部電極へのダメージを抑制しつつ、微細化に適した半導体記憶装置の提供。
【解決手段】第１の層間膜ＩＬＤ１を貫通してトランジスタのソースまたはドレインの一方に接続された第１のプラグＰＬＧ１と、第１の層間膜を貫通してトランジスタのソースまたはドレインの他方に接続された第２のプラグＰＬＧ２と、第１のプラグの上方に設けられ第１のプラグに電気的に接続された下部電極ＬＥ、強誘電体膜ＦＥ、および、上部電極ＵＥを含む強誘電体キャパシタＦＣと、強誘電体キャパシタを被覆する水素バリア膜ＨＢと、水素バリア膜上に設けられた第２の層間膜ＩＬＤ３と、第２の層間膜および水素バリア膜上に設けられ、水素バリア膜を貫通して上部電極に接続されたローカル配線ＬＩＣと、ローカル配線、第２の層間膜および水素バリア膜を貫通して第２のプラグに接続された貫通プラグＰＰＬＧとを備える。
【選択図】図３

Description

本発明は、半導体記憶装置およびその製造方法に関する。

近年、不揮発性半導体メモリの一つとして、強誘電体キャパシタを備えた強誘電体メモリ（ＦｅＲＡＭ（ferro-electric random access memory））が注目されている。一般に、強誘電体メモリは、微細化のために、いわゆるＣＯＰ（capacitor on plug ）構造を採用している。ＣＯＰ構造は、強誘電体キャパシタの下部電極が強誘電体キャパシタの下に設けられた導電性コンタクトプラグによってセルトランジスタのソースまたはドレインに接続される構造である。

また、セルトランジスタ（Ｔ）のソースドレイン間にキャパシタ（Ｃ）の両端をそれぞれ接続し、これをユニットセルとし、このユニットセルを複数直列に接続した「ＴＣ並列ユニット直列接続型強誘電体メモリ（以下、チェーン型のＦｅＲＡＭともいう）」が提案されている。チェーン型のＦｅＲＡＭは、信号量増大および高速動作に適している。チェーン型のＦｅＲＡＭでは、隣接する２つの強誘電体キャパシタの上部電極と、セルトランジスタのソースまたはドレインとを接続する必要がある。このため、２つの強誘電体キャパシタ間においてセルトランジスタのソースまたはドレインに電気的に接続される電極プラグを２つの強誘電体キャパシタ間に形成しなければならない。通常、この電極プラグはタングステンで形成される。タングステンを堆積するために用いられるＭＯ−ＣＶＤ（Metal Organic-Chemical Vapor Deposition）は水素を発生する。水素は、その還元作用によって強誘電体キャパシタの分極特性を劣化させる。これを防止するために、水素バリア膜で強誘電体キャパシタを被覆する。

ここで、電極プラグに埋め込むタングステンを研磨する際に、上部電極上の層間膜も同時に削られる。よって、上部電極を被覆する層間膜は予め厚く形成する必要がある。層間膜が厚いので、上部電極をローカル配線に接続するために上部電極上の層間膜にプラグが形成される。上部電極上のプラグは、タングステンまたはアルミニウムで形成される。

しかしながら、上部電極上のプラグをアルミニウムのリフローにより形成するためには、専用の装置を必要とする。このため、製造コストが上昇してしまう。一方、上部電極上のプラグをタングステンで形成する場合、他のメタライゼーション工程で使用されている装置を援用することができる。しかし、上述のように、大量の水素を発生するので、強誘電体キャパシタを劣化させる可能性があるという問題がある。

さらに、上部電極上の層間膜が厚いと、上部電極上にビアホールを形成するときのオーバーエッチを長時間にする必要がある。オーバーエッチの長期化は、上部電極へのダメージを大きくし、強誘電体キャパシタの特性を劣化させる原因となる。

特開２００７−９５８９８号公報

強誘電体キャパシタの水素による特性劣化および上部電極へのダメージを抑制しつつ、微細化に適した半導体記憶装置を提供する。

本発明に係る実施形態に従った半導体記憶装置は、半導体基板と、前記半導体基板上に設けられた複数のトランジスタと、前記トランジスタを被覆する第１の層間膜と、前記第１の層間膜を貫通して前記トランジスタのソースまたはドレインの一方に接続された第１のプラグと、前記第１の層間膜を貫通して前記トランジスタのソースまたはドレインの他方に接続された第２のプラグと、前記第１のプラグの上方に設けられ前記第１のプラグに電気的に接続された下部電極、該下部電極上に設けられた強誘電体膜、および、前記強誘電体膜上に設けられた上部電極を含む強誘電体キャパシタと、前記強誘電体キャパシタを被覆する水素バリア膜と、前記水素バリア膜上に設けられた第２の層間膜と、前記第２の層間膜および前記水素バリア膜上に設けられ、前記水素バリア膜を貫通して前記上部電極に接続されたローカル配線と、前記ローカル配線、前記第２の層間膜および前記水素バリア膜を貫通して前記第２のプラグに接続された貫通プラグとを備えている。

本発明に係る実施形態に従った半導体記憶装置の製造方法は、
半導体基板上に複数のトランジスタを形成し、
前記トランジスタを被覆するように第１の層間膜を形成し、
前記第１の層間膜を貫通して前記トランジスタのソースまたはドレインの一方に接続された第１のプラグと前記第１の層間膜を貫通して該トランジスタのソースまたはドレインの他方に接続された第２のプラグとを形成し、
前記第１のプラグの上方に下部電極、強誘電体膜および上部電極を含む強誘電体キャパシタを形成し、
前記強誘電体キャパシタを被覆するように水素バリア膜を形成し、
前記水素バリア膜上に第２の層間膜を形成し、
前記水素バリア膜を貫通して前記上部電極に達する第１のビアホールを形成し、
前記第１のビアホール内の前記上部電極上、および、前記第２の層間膜上にローカル配線を形成し、
前記第２のプラグ上にある前記ローカル配線を除去して前記ローカル配線に貫通口を設け、
前記ローカル配線をマスクとして用いて前記第２の層間膜および前記水素バリア膜をエッチングして第２のビアホールを形成し、
前記第２のビアホール内に貫通プラグを形成することを具備する。

本発明に係る実施形態に従った半導体記憶装置の製造方法は、半導体基板上に複数のトランジスタを形成し、
前記トランジスタを被覆するように第１の層間膜を形成し、
前記第１の層間膜を貫通して前記トランジスタのソースまたはドレインの一方に接続された第１のプラグと前記第１の層間膜を貫通して該トランジスタのソースまたはドレインの他方に接続された第２のプラグとを形成し、
前記第１のプラグの上方に下部電極の材料、強誘電体膜の材料および上部電極の材料を堆積し、
前記下部電極、前記強誘電体膜および前記上部電極を含む強誘電体キャパシタの平面パターンの内側の領域にハードマスクを形成し、
前記ハードマスクをマスクとして用いて、前記上部電極の材料の上部をエッチングし、
前記上部電極の材料の上部側面に側壁膜を形成し、
前記ハードマスクおよび前記側壁膜をマスクとして用いて前記上部電極の材料の下部、前記強誘電体膜の材料および前記下部電極の材料をエッチングし、逆Ｔ字形状の上部電極を含む前記強誘電体キャパシタを形成し、
前記強誘電体キャパシタを被覆するように水素バリア膜を形成し、
前記水素バリア膜上に第２の層間膜を形成し、
前記第２の層間膜を研磨して前記上部電極の上面を露出させ、
前記上部電極上および前記第２の層間膜上にローカル配線を形成し、
前記第２のプラグ上にある前記ローカル配線を除去して前記ローカル配線に貫通口を設け、
前記ローカル配線をマスクとして用いて前記第２の層間膜および前記水素バリア膜をエッチングして前記第２のプラグに達する第２のビアホールを形成し、
前記第２のビアホール内に貫通プラグを形成することを具備する。

本発明による半導体記憶装置は、強誘電体キャパシタの水素による特性劣化および上部電極へのダメージを抑制しつつ、微細化に適している。

本発明に係る第１の実施形態に従った強誘電体メモリの構成を示す回路図。第１の実施形態の一部の平面構成を示すレイアウト図。図２の３−３線に沿った断面図。図２の４−４線に沿った断面図。第１の実施形態による強誘電体メモリの製造方法を示す断面図。図５に続く、強誘電体メモリの製造方法を示す断面図。図６に続く、強誘電体メモリの製造方法を示す断面図。図７に続く、強誘電体メモリの製造方法を示す断面図。図８に続く、強誘電体メモリの製造方法を示す断面図。図９に続く、強誘電体メモリの製造方法を示す断面図。図１０に続く、強誘電体メモリの製造方法を示す断面図。図１１に続く、強誘電体メモリの製造方法を示す断面図。図１２に続く、強誘電体メモリの製造方法を示す断面図。図１３に続く、強誘電体メモリの製造方法を示す断面図。図１４に続く、強誘電体メモリの製造方法を示す断面図。本発明に係る第２の実施形態に従った強誘電体メモリの構成を示す平面図。本発明に係る第３の実施形態に従った強誘電体メモリの構成を示す断面図。第３の実施形態による強誘電体メモリの製造方法を示す断面図。図１８に続く、強誘電体メモリの製造方法を示す断面図。図１９に続く、強誘電体メモリの製造方法を示す断面図。図２０に続く、強誘電体メモリの製造方法を示す断面図。図２１に続く、強誘電体メモリの製造方法を示す断面図。図２２に続く、強誘電体メモリの製造方法を示す断面図。図２３に続く、強誘電体メモリの製造方法を示す断面図。図２４に続く、強誘電体メモリの製造方法を示す断面図。図２５に続く、強誘電体メモリの製造方法を示す断面図。図２６に続く、強誘電体メモリの製造方法を示す断面図。図２７に続く、強誘電体メモリの製造方法を示す断面図。図２８に続く、強誘電体メモリの製造方法を示す断面図。図２９に続く、強誘電体メモリの製造方法を示す断面図。

以下、図面を参照して本発明に係る実施形態を説明する。本実施形態は、本発明を限定するものではない。

（第１の実施形態）
図１は、本発明に係る第１の実施形態に従った強誘電体メモリの構成を示す回路図である。本実施形態による強誘電体メモリは、限定はしないが、例えば、チェーン型のＦｅＲＡＭである。チェーン型のＦｅＲＡＭは、セルトランジスタＣＴのソース−ドレイン間に強誘電体キャパシタＦＣの両端をそれぞれ接続し、これをユニットセル（メモリセルＭＣ）とし、このユニットセル（メモリセルＭＣ）を複数直列に接続した強誘電体メモリである。

本実施形態による強誘電体メモリは、ロウ方向へ延伸する複数のワード線ＷＬｉ（ｉは整数）と、ロウ方向に対して直交するカラム方向へ延伸する複数のビット線ＢＬ、ｂＢＬと、ロウ方向へ延伸する複数のプレート線ＰＬと、ブロック選択部ＢＳＰとを備える。

１つのメモリセルＭＣは、バイナリデータあるいはマルチビットデータを強誘電体キャパシタに記憶する。メモリセルＭＣは、ワード線ＷＬｉとビット線ＢＬ、ｂＢＬとの交点に対応して設けられている。各ワード線ＷＬｉは、ロウ方向に配列するセルトランジスタＣＴのゲートに接続され、あるいは、ゲートとして機能している。各ビット線ＢＬ、ｂＢＬは、カラム方向に配列するセルトランジスタＣＴのソースまたはドレインに接続されている。

強誘電体メモリは、互いに並列に接続された強誘電体キャパシタＦＣおよびセルトランジスタＴＣを含むメモリセルＭＣが複数個直列に接続されて構成されたセルブロックＣＢを複数備えている。セルブロックＣＢの一端は、ブロック選択部ＢＳＰの一端に接続されている。セルブロックＣＢの他端はプレート線ＰＬに接続されている。ブロック選択部ＢＳＰの他端は、それぞれビット線ＢＬまたはｂＢＬに接続されている。即ち、ビット線ＢＬ、ｂＢＬは、それぞれブロック選択部ＢＳＰを介してセルブロックＣＢに接続されている。

ブロック選択部ＢＳＰは、エンハンスメント型トランジスタＴＳＥとデプレーション型トランジスタＴＳＤとを含む。エンハンスメント型トランジスタＴＳＥおよびデプレーション型トランジスタＴＳＤは、ブロック選択線ＢＳ０またはＢＳ１によって制御される。これにより、ブロック選択部ＢＳＰは、ビット線対ＢＬまたはｂＢＬの一方を選択的にビット線ＢＬまたはｂＢＬに接続することができる。

センスアンプＳＡがビット線対ＢＬ、ｂＢＬに接続されている。センスアンプＳＡは、データ読出し時に、ビット線対ＢＬ、ｂＢＬに伝播するメモリセルからのデータを検出する。また、センスアンプＳＡは、データ書込み時にビット線対ＢＬ、ｂＢＬに電圧を印加し、メモリセルＭＣにデータを書き込むことができる。尚、本実施形態は、１Ｔ１Ｃモードまたは２Ｔ２Ｃモードのいずれで動作してもよい。

図２は、第１の実施形態の一部の平面構成を示すレイアウト図である。複数の強誘電体キャパシタＦＣが、ビット線ＢＬ、ｂＢＬの延伸方向（カラム方向）に配列され、セルブロックを形成している。セルブロックに含まれる強誘電体キャパシタＦＣの上部電極ＵＥは、ローカル配線ＬＩＣによって２つずつ接続されている。さらに、ローカル配線ＬＩＣは、ＶｉａホールＶＨ内に設けられた電極プラグＰＬＧ２に接続されている。

ワード線ＷＬは、セルトランジスタＣＴのゲート電極Ｇを兼ねており、ロウ方向へ延伸している。ワード線ＷＬは、強誘電体キャパシタＦＣの下方に強誘電体キャパシタＦＣと絶縁された状態で形成されている。

カラム方向に隣接する２つのローカル配線ＬＩＣ間において、第１の電極プラグＰＬＧ１が下部電極ＬＥの下に形成されている。第１の電極プラグＰＬＧ１は、下部電極ＬＥをセルトランジスタＣＴのソースまたはドレインに接続している。第１の電極プラグＰＬＧ１の両側にある２つの下部電極ＬＥは、図２では離間されている。しかし、図３に示すように、これらの２つの下部電極ＬＥは接続されていてもよい。

尚、強誘電体キャパシタＦＣの側面は、順テーパー状に形成されているので、上部電極ＵＥの平面サイズは、図２の破線で示す下部電極ＬＥの平面サイズよりも小さい。

ロウ方向に隣接する２つのセルブロックは、カラム方向にローカル配線ＬＩＣの半ピッチだけずれて配置されている。

図３は、図２の３−３線（カラム方向）に沿った断面図である。図４は、図２の４−４線（ロウ方向）に沿った断面図である。尚、図面の縮尺は、各図において異なる場合がある。複数のセルトランジスタＣＴがシリコン基板１０上に形成されている。セルトランジスタＣＴのソースＳまたはドレインＤ上、および、ゲート電極Ｇの側面および上面には、第１の層間絶縁膜ＩＬＤ１が設けられている。第１および第２の電極プラグＰＬＧ１およびＰＬＧ２は、それぞれ第１の層間絶縁膜ＩＬＤ１を貫通してセルトランジスタＣＴのソースＳまたはドレインＤのいずれかに接続されている。

金属プラグ２０が第１の電極プラグＰＬＧ１上に形成されている。導電性のバリア膜３０が金属プラグ２０の上に設けられている。下部電極ＬＥがバリア膜３０の上に設けられている。下部電極ＬＥは、バリア膜３０、金属プラグ２０を介して第１の電極プラグＰＬＧ１に電気的に接続されている。強誘電体膜ＦＥが下部電極ＬＥ上に設けられている。上部電極ＵＥが強誘電体膜ＦＥ上に設けられている。上部電極ＵＥ、強誘電体膜ＦＥおよび下部電極ＬＥが強誘電体キャパシタＦＣを構成する。

強誘電体キャパシタＦＣの上面の一部および側面は、水素バリア膜ＨＢによって被覆されている。強誘電体キャパシタＦＣの上面の他の部分は、水素バリア膜ＨＢで被覆されておらず、ローカル配線ＬＩＣに接続されている。水素バリア膜ＨＢは、強誘電体キャパシタＦＣの側面を被覆する水素バリア膜だけでもよいが、水素バリア膜および絶縁膜を含む積層膜であってもよい。

強誘電体キャパシタＦＣの底面はバリア膜３０に被覆されており、強誘電体キャパシタＦＣの上面の一部および側面全体は水素バリア膜ＨＢによって被覆されている。水素バリア膜ＨＢは、順テーパー状に形成された強誘電体キャパシタＦＣの側面に沿って形成されている。よって、強誘電体キャパシタＦＣの製造後に強誘電体キャパシタＦＣに水素が侵入することを或る程度抑制することができる。

水素バリア膜ＨＢ上には第２の層間絶縁膜ＩＬＤ２が形成されている。ローカル配線ＬＩＣは、第２の層間絶縁膜ＩＬＤ２および水素バリア膜ＨＢ上に設けられ、水素バリア膜ＨＢを貫通して上部電極ＵＥに接続されている。ローカル配線ＬＩＣは、第２の電極プラグＰＬＧ２の両側においてカラム方向に隣接する２つの強誘電体キャパシタＦＣの上部電極ＵＥを互いに接続する。さらに、ローカル配線ＬＩＣは、貫通プラグＰＰＬＧを介して第２の電極プラグＰＬＧ２に接続される。これにより、この２つの強誘電体キャパシタＦＣの上部電極ＵＥは、それらの間に設けられた貫通プラグＰＰＬＧおよび第２の電極プラグＰＬＧ２を介してセルトランジスタＣＴのソースＳまたはドレインＤに接続される。

貫通プラグＰＰＧは、ローカル配線ＬＩＣ、第２の層間絶縁膜ＩＬＤ２および水素バリア膜ＨＢを貫通して金属プラグ２０および第２の電極プラグＰＬＧ２に接続されている。貫通プラグＰＰＧは、ローカル配線ＬＩＣをマスクとして用いて自己整合的に形成されたビアホールに充填されている。このため、第３の層間絶縁膜上のフォトレジストマスクまたはハードマスクのアライメントズレはローカル配線ＬＩＣによって補正される。その結果、貫通プラグＰＰＧと強誘電体キャパシタＦＣとの間の距離が充分に維持され、貫通プラグＰＰＧと強誘電体キャパシタＦＣとの短絡が防止される。

ローカル配線ＬＩＣは、強誘電体キャパシタＦＣの側面に形成された第２の層間絶縁膜ＩＬＤ２および水素バリア膜ＨＢによって強誘電体膜ＦＥおよび下部電極ＬＥから電気的に絶縁されている。また、図２に示すように、ローカル配線ＬＩＣの中央部は平面レイアウトにおいてロウ方向に突出している。即ち、ローカル配線ＬＩＣの中央部のロウ方向の幅はローカル配線ＬＩＣの端部のロウ方向の幅よりも広い。ビアホールＶＨ２の端部からローカル配線ＬＩＣの側端部までの距離がＦ以上に維持される。これは、ビアホールＶＨ２を有するローカル配線ＬＩＣを、リソグラフィおよびエッチングによってパターニング可能にするためである。ここで、Ｆ（Feature Size）は、リソグラフィ技術およびエッチング技術を用いて形成可能な最小線幅である。

一方、第１の電極プラグＰＬＧ１上においてカラム方向に隣接する２つの強誘電体キャパシタＦＣの下部電極ＬＥは、ともに第１の電極プラグＰＬＧ１に接続され、第１の電極プラグＰＬＧ１を介してセルトランジスタＣＴのドレインＤまたはソースＳに接続される。

このように、強誘電体キャパシタＦＣおよびセルトランジスタＣＴは、それぞれ並列に接続されメモリセルＭＣを成す。カラム方向に配列された複数のメモリセルＭＣは、第１の電極プラグＰＬＧ１、第２の電極プラグＰＬＧ２およびローカル配線ＬＩＣによって直列に接続され、セルブロックＣＢを成す。

第３の層間絶縁膜ＩＬＤ３がローカル配線ＬＩＣ上に堆積される。さらに、ダミーメタル層ＤＭが第３の層間絶縁膜ＩＬＤ３上に設けられている。ダミーメタル層ＤＭ上に第４の層間絶縁膜ＩＬＤ４が設けられている。

ダミーメタル層ＤＭは、メモリ領域の周辺ロジック回路に必要な配線を形成するときに、メモリ領域の第４の層間絶縁膜ＩＬＤ４がディッシングされることを抑制するために設けられている。従って、ダミーメタル層ＤＭは、フローティング状態かあるいは接地されていればよい。ダミーメタル層ＤＭは、ローカル配線ＬＩＣよりも低抵抗な金属で形成されていることが好ましい。あるいは、ダミーメタル層ＤＭの平面パターンは、ローカル配線ＬＩＣのそれよりも低抵抗なパターンでレイアウトされていることが好ましい。これにより、隣接する上部電極ＵＥや隣接する第２の電極プラグＰＬＧ２を低抵抗で接続することが可能となるからである。

本実施形態によれば、ローカル配線ＬＩＣは、第２の電極プラグＰＬＧ２に接続される貫通プラグＰＰＬＧの形成工程よりも前の工程で形成される。よって、ローカル配線ＬＩＣと上部電極ＵＥとの間の層間膜（第２の層間絶縁膜ＩＬＤ２）を薄膜化することができる。これにより、ローカル配線ＬＩＣをイリジウム等のメタルスパッタ膜で形成することができる。スパッタ工程は、ＭＯ−ＣＶＤと異なり水素を発生しないので、強誘電体キャパシタＦＣが劣化しない。さらに、上部電極ＵＥ上にプラグを形成する必要が無いので、埋込み電極工程が少なくすることができる。これにより、製造コストを低廉にすることができる。

上部電極ＵＥ上にある第２の層間絶縁膜ＩＬＤ２が薄膜化されるので、上部電極ＵＥ上にビアホールを形成するときのオーバーエッチの時間が短縮化される。よって、上部電極ＵＥへのダメージを抑制することができる。上部電極ＵＥ上に設けられた水素バリア膜ＨＢの膜厚は、強誘電体キャパシタＦＣの側面に設けられた水素バリア膜ＨＢの膜厚より薄いことが好ましい。上部電極ＵＥ上にビアホールを形成するときのオーバーエッチの時間がさらに短縮化され、上部電極ＵＥへのダメージをさらに抑制することができるからである。

図５（Ａ）から図１５（Ｂ）は、第１の実施形態による強誘電体メモリの製造方法を示す断面図である。これらの図の（Ａ）は図３に示す断面に相当し、（Ｂ）は図４に示す断面に相当する。まず、図５（Ａ）および図５（Ｂ）に示すように、半導体基板１０の表面にセルトランジスタＣＴを形成する。このとき、配線抵抗を低下させるために、ゲート電極Ｇ、ソースＳ、ドレインＤ上にシリサイド層４０を形成してよい。半導体基板１０は、例えば、シリコン基板である。

次に、ＬＰ‐ＣＶＤ（Low Pressure-CVD）法またはプラズマＣＶＤ法を用いて、第１の層間絶縁膜ＩＬＤ１をゲート電極Ｇ、ソースＳおよびドレインＤ上に堆積する。第１の層間絶縁膜ＩＬＤ１は、例えば、ＰＳＧ膜、ＢＰＳＧ膜またはＴＥＯＳ膜、あるいは、それらの積層膜である。次に、ＣＭＰ（Chemical Mechanical Polishing）を用いて、第１の層間絶縁膜ＩＬＤ１を平坦化する。次に、リソグラフィおよびＲＩＥ（Reactive Ion Etching）を用いて、カラム方向に隣接するゲート電極Ｇ間に、ソースＳまたはドレインＤに達するコンタクトホールを形成する。

次に、ＭＯ‐ＣＶＤ法またはＡＬＤ（Atomic Layer Deposition）法を用いて、コンタクトホール内にＴｉ（チタン）またはＴｉＮとＷ（タングステン）との金属積層膜を堆積する。さらに、ＣＭＰ法を用いて、この金属積層膜を平坦化することによって、第１の電極プラグＰＬＧ１および第２の電極プラグＰＬＧ２が形成される。このように、コンタクトホールに金属プラグを埋め込む方法をダマシン法という。尚、この時点では、強誘電体キャパシタＦＣはまだ形成されていないので、水素が大量に発生するＭＯ−ＣＶＤ法を用いても構わない。

同様にダマシン法を用いて、金属プラグ２０を第１および第２の金属プラグＰＬＧ１およびＰＬＧ２の上に形成する。第２の金属プラグＰＬＧ２上に導電性の水素バリア膜３０を形成する。

次に、バリア膜３０上に強誘電体キャパシタＦＣを形成する。より詳細には、スパッタ法を用いて、イリジウム等の下部電極材料をバリア膜３０上に堆積する。スパッタ法、ＭＯ−ＣＶＤ法またはゾルゲル法を用いて、ＰＺＴ（Ｐｂ（Ｚｒ_ｘＴｉ_{（１−ｘ）}）Ｏ_３）、ＳＢＴ（Ｓｒ_ｘＢｉ_ｙＴａ_ｚＯ_ａ）、ＢＬＴ（Ｂｉ_ｘＬａ_ｙＯ_ｚ）等からなる強誘電体膜を下部電極材料上に堆積する。さらに、スパッタ法を用いて、ＩｒＯ_２膜等の上部電極材料を強誘電体膜上に堆積する。プラズマＣＶＤ法を用いて、ＴＥＯＳ膜等のマスク材を上部電極材料上に堆積する。尚、上部電極ＵＥおよび下部電極ＬＥの材料は上記材料に限定されない。

次に、図６（Ａ）および図６（Ｂ）に示すように、リソグラフィおよびＲＩＥ法を用いて、マスク材を強誘電体キャパシタＦＣのパターンに加工する。さらに、マスク材をマスクとして、ＲＩＥ法で、上部電極材料、強誘電体膜および下部電極材料を順次エッチングする。このとき、強誘電体キャパシタＦＣの側面が順テーパー状に形成される。順テーパーは、断面において下辺が上辺よりも長い台形における側辺の傾斜をいう。このように、強誘電体キャパシタＦＣの側面を順テーパー状に形成することによって、第２の層間絶縁膜ＩＬＤ２が強誘電体キャパシタＦＣをカバレッジ良く被覆することができる。

強誘電体キャパシタＦＣの形成後、図７（Ａ）および図７（Ｂ）に示すように、スパッタ法またはＡＬＤ法を用いてＡｌ_２Ｏ_３等の水素バリア膜ＨＢを堆積する。水素バリア膜ＨＢは、強誘電体キャパシタＦＣの上面および側面を被覆する。上部電極ＵＥの上面上にある水素バリア膜ＨＢの膜厚は、強誘電体キャパシタＦＣの側面にある水素バリア膜ＨＢの膜厚よりも薄くてよい。水素バリア膜ＨＢは、水素を透過させないバリア膜を含む多層膜であってもよい。

図８（Ａ）および図８（Ｂ）に示すように、プラズマＣＶＤ等を用いて水素バリア膜上に第２の層間絶縁膜ＩＬＤ２を堆積する。第２の層間絶縁膜ＩＬＤ２を水素バリア膜ＨＢの上面レベルまで平坦化する。このとき、水素バリア膜ＨＢの上面は、露出されていてもよく、あるいは、第２の層間絶縁膜ＩＬＤ２で被覆されていてもよい。

次に、図９（Ａ）および図９（Ｂ）に示すように、第１のビアホールＶＨ１を上部電極ＵＥ上に形成する。このとき、薄い水素バリア膜ＨＢをエッチングすれば足りるので、オーバーエッチングの時間が短時間で済む。このため、上部電極ＵＥへのダメージが従来よりも少ない。また、このとき、通常のレジストを用いれば足り、ハードマスクプロセスを用いる必要が無い。

次に、図１０（Ａ）および図１０（Ｂ）に示すように、スパッタ法を用いて、Ｉｒ、ＴｉＮ、ＴｉＡｌＮ、ＩｒＯ_２、ＲｕまたはＳｒＲｕＯ_２等の単層膜またはそれらのうち２層以上からなる積層膜を、第２の層間絶縁膜ＩＬＤ２および上部電極ＵＥ上に堆積する。この金属膜は、ローカル配線ＬＩＣに加工される材料である。この金属膜は、第１のビアホールＶＨ１の内壁にも形成される。ここで、ローカル配線ＬＩＣの材料は、スパッタ法で形成されるため、水素を発生しない。よって、このときに上部電極ＵＥが露出されていても、強誘電体キャパシタＦＣの劣化はほとんど生じない。

尚、後に、貫通プラグＰＰＬＧを形成する際に、水素が強誘電体キャパシタＦＣへ侵入することを防止するために、ローカル配線ＬＩＣの材料は、水素の透過を防止する水素バリア膜で形成されていてもよい。例えば、ローカル配線ＬＩＣの材料は、ＴｉＡｌＮ、ＴｉＮの単層膜、あるいは、ＴｉＡｌＮまたはＴｉＮとＩｒとの積層膜等である。あるいは、ローカル配線ＬＩＣの下またはその上に第２の水素バリア膜ＨＢ２を設けてもよい。

次に、図１１（Ａ）および図１１（Ｂ）に示すように、リソグラフィおよびＲＩＥを用いて、ローカル配線ＬＩＣをパターニングする。これにより、第２の電極プラグＰＬＧ２上にあるローカル配線ＬＩＣを除去して貫通口ＰＨを設ける。貫通口ＰＨは、図２の第２の電極プラグＰＬＧ２の上方に設けられる。

次に、図１２（Ａ）および図１２（Ｂ）に示すように、ＣＶＤ法を用いて、ローカル配線ＬＩＣ、第２の層間絶縁膜ＩＬＤ２および水素バリア膜ＨＢ上に第３の層間絶縁膜ＩＬＤ３を堆積する。ＣＭＰ法を用いて、第３の層間絶縁膜ＩＬＤ３を平坦化する。

次に、図１３（Ａ）および図１３（Ｂ）に示すように、リソグラフィおよびＲＩＥを用いて、第２の電極プラグＰＬＧ２および２０上にビアホールＶＨ２を形成する。このとき、第３の層間絶縁膜ＩＬＤ３は、リソグラフィによって形成されたレジストマスクまたはハードマスクに従ってパターニングされる。しかし、その後、ローカル配線ＬＩＣ（貫通口ＰＨの端部）をマスクとして用いて、ＲＩＥで第２の層間絶縁膜ＩＬＤ２および水素バリア膜ＨＢをエッチングする。これにより、第２の電極プラグＰＬＧ２上のプラグ２０に達する第２のビアホールＶＨ２が形成される。

図１４（Ａ）および図１４（Ｂ）に示すように、ＭＯ−ＣＶＤを用いて貫通プラグＰＰＬＧが第２のビアホールＶＨ２内に充填される。貫通プラグＰＰＬＧの材料としては、例えば、タングステンである。このとき水素が発生するが、水素バリア膜ＨＢ、３０およびローカル配線ＬＩＣ（あるいは第２の水素バリア膜ＨＢ２）が強誘電体キャパシタＦＣを水素から保護する。尚、この工程において、アルミニウムリフロープロセスを用いる必要がないので、製造コストが高くならない。

ＣＭＰ等によって、貫通プラグＰＰＬＧを平坦化した後、図１５（Ａ）および図１５（Ｂ）に示すように、ダミー配線ＤＭを貫通プラグＰＰＬＧおよび第３の層間絶縁膜ＩＬＤ３上に形成する。これにより、第１の実施形態による強誘電体メモリが完成する。

本実施形態によれば、ローカル配線ＬＩよりも後の工程で、第２のビアホールＶＨ２が形成される。このため、ローカル配線ＬＩＣと上部電極ＵＥとの間のプラグが不要となり、その結果、水素の発生しないスパッタ法でローカル配線ＬＩＣを形成することができる。また、水素バリア膜ＨＢを薄く形成することができるので、上部電極ＵＥへのダメージを抑制することができる。

また、第３の層間絶縁膜ＩＬＤ３上のマスクが、多少、アライメントずれを起こしていても、ローカル配線ＬＩＣの貫通口ＰＨがこのアライメントズレを補正することができる。この場合、貫通プラグＰＰＬＧは貫通口ＰＨの一端においてローカル配線ＬＩＣと接触しなくなるが、貫通口ＰＨの他端においてローカル配線ＬＩＣの上面および側面と接触する（図１３（Ａ）の９９を参照）。よって、貫通プラグＰＰＬＧとローカル配線ＬＩＣとの接触抵抗は、さほど高くならない。

図２に示すように、隣接するカラムにおいて、強誘電体キャパシタＦＣのメモリセルがローカル配線ＬＩＣの半ピッチずつずれて形成されている。貫通プラグＰＰＬＧも同様に半ピッチずつずれる。これにより、ローカル配線ＬＩＣの中央部分の平面レイアウトをローカル配線ＬＩＣの端部よりも広くしつつ、隣接するカラム間の間隔を狭く維持することができる。これは、メモリチップの微細化に繋がる。

さらに、本実施形態による製造方法におけるリソグラフィ工程の数は、従来の強誘電体メモリと変らない。

（第２の実施形態）
図１６は、本発明に係る第２の実施形態に従った強誘電体メモリの構成を示す平面図である。第２の実施形態は、ローカル配線ＬＩＣの貫通口の一部が開放されている点で第１の実施形態と異なる。第２の実施形態のその他の構成は、第１の実施形態の構成と同様でよい。平面レイアウトにおいて、ローカル配線ＬＩＣの貫通口は、Ｕ字型に形成されており、一辺が切り欠かれている。この切欠き部をＨとする。

第２の実施形態では、第２のビアホールＶＨ２を形成する際に、第３の層間絶縁膜ＩＬＤ３上のマスクが切欠き部Ｈ側へずれたとしても、第２のビアホールＶＨ２の開口径は変わらない。勿論、第３の層間絶縁膜ＩＬＤ３上のマスクが切欠き部Ｈ側とは反対側へずれた場合、あるいは、第３の層間絶縁膜ＩＬＤ３上のマスクがカラム方向へずれた場合には、第２のビアホールＶＨ２の開口径は小さくなる。従って、第３の層間絶縁膜ＩＬＤ３上のマスクが切欠き部Ｈ側とは反対側へずれても第２のビアホールＶＨ２の開口径が小さくならないように、第３の層間絶縁膜ＩＬＤ３上のマスクを予め切欠き部Ｈ側へずらしておいてもよい。さらに、第２の実施形態は、第１の実施形態と同様の効果をも得ることができる。

第２の実施形態の製造方法は、第１の実施形態の製造方法と同様でよい。ただし、第２の実施形態によるローカル配線ＬＩＣの平面レイアウトが第１の実施形態のそれと異なるだけである。

（第３の実施形態）
図１７および図１８は、本発明に係る第３の実施形態に従った強誘電体メモリの構成を示す断面図である。平面図は、図２または図１６と同様であるので、図示を省略する。図１７は、図２の３−３線に沿った断面図に相当し、図１８は、図２の４−４線に沿った断面図に相当する。

第３の実施形態は、上部電極ＵＥがカラム方向の断面において逆Ｔ字状に形成されている点で第１または第２の実施形態と異なる。即ち、上部電極ＵＥの上面の面積は、底面の面積よりもの狭い。上部電極ＵＥの底面は強誘電体膜ＦＥの上面に接触しており、上部電極ＵＥの底面の面積は強誘電体膜ＦＥの上面の面積にほぼ等しい。上部電極ＵＥの上面全体がローカル配線ＬＩＣに接触している。換言すると、上部電極ＵＥは、上部にピラーを有し、そのピラーによってローカル配線ＬＩＣと接続されている。

第３の実施形態によれば、平坦化された上部電極ＵＥ（ピラー）上にローカル配線ＬＩＣを直接形成する。即ち、上部電極ＵＥへのコンタクトホールを形成する際に、ＲＩＥ等のエッチングを用いていない。よって、上部電極ＵＥはＲＩＥ等によるエッチングダメージを受けない。また、上部電極ＵＥ（ピラー）の上面の面積が底面の面積よりも狭いので、ピラーによって圧縮される強誘電体膜ＦＥの面積が比較的小さくなる。強誘電体膜ＦＥは、分極によって縦方向に膨張または収縮するので、強誘電体膜ＦＥは、上部電極ＵＥと下部電極ＬＥとの間において圧縮を受けない方が好ましい。よって、上部電極ＵＥ（ピラー）の上面の面積を底面の面積よりも狭くすることによって、強誘電体キャパシタＦＣの分極特性を向上させることができる。

第３の実施形態のその他の構成は、第１または第２の実施形態の構成と同様でよい。よって、第３の実施形態は、さらに、第１または第２の実施形態の効果を得ることができる。

図１９（Ａ）から図３０（Ｂ）は、第３の実施形態による強誘電体メモリの製造方法を示す断面図である。まず、上述したように、図５に示す構造を形成する。

図１９（Ａ）および図１９（Ｂ）に示すように、プラズマＣＶＤ法によって、マスク材６０としてのＴＥＯＳ膜等を上部電極ＵＥ上に堆積する。次に、リソグラフィおよびＲＩＥを用いてマスク材６０を加工する。このとき、マスク材６０は、強誘電体キャパシタＦＣの平面パターンの内側の領域に残存するようにパターニングされる。

次に、図２０（Ａ）および図２０（Ｂ）に示すように、マスク材６０をマスクとして用いて、上部電極ＵＥの上部をＲＩＥでエッチングする。

次に、図２１（Ａ）および図２１（Ｂ）に示すように、マスク材６０の側面および上部電極ＵＥの上部の側面に側壁膜７０を形成する。側壁膜７０の材料は、マスク材６０の材料と同じでよい。

次に、図２２（Ａ）および図２２（Ｂ）に示すように、マスク材６０および側壁膜７０をマスクとして用いて、上部電極ＵＥの下部、強誘電体膜ＦＥの材料、下部電極ＬＥの材料および水素バリア膜３０をＲＩＥでエッチングする。これにより、強誘電体キャパシタＦＣが形成される。このとき、上部電極ＵＥの底面は、側壁膜７０の厚みの分だけ上面よりも広く形成される。よって、上部電極ＵＥは、上部にピラーを有する逆Ｔ字形状に形成される。

次に、図２３（Ａ）および図２３（Ｂ）に示すように、スパッタ法またはＡＬＤ法を用いて、Ａｌ_２Ｏ_３等の水素バリア膜ＨＢで強誘電体キャパシタＦＣの上面および側面を被覆する。

次に、図２４（Ａ）および図２４（Ｂ）に示すように、プラズマＣＶＤ等を用いて水素バリア膜ＨＢ上に第２の層間絶縁膜ＩＬＤ２を堆積する。続いて、図２５（Ａ）および図２５（Ｂ）に示すように、ＣＰＭを用いて、第２の層間絶縁膜ＩＬＤ２を上部電極ＵＥの上面まで平坦化する。このとき、上部電極ＵＥの上面は、露出される。

次に、図２６（Ａ）および図２６（Ｂ）に示すように、スパッタ法を用いて、上部電極ＵＥおよび第２の層間絶縁膜ＩＬＤ２上にローカル配線ＬＩＣの材料を堆積する。ローカル配線ＬＩＣの材料は、第１の実施形態におけるローカル配線の材料と同様でよい。このとき、上部電極ＵＥの上面が露出されているので、ローカル配線ＬＩＣは、上部電極ＵＥの上面全面に接触することができる。

ここで、ローカル配線ＬＩＣの材料は、スパッタ法で形成されるため、水素を発生しない。よって、このときに上部電極ＵＥが露出されていても、強誘電体キャパシタＦＣの劣化はほとんど生じない。

次に、図２７（Ａ）および図２７（Ｂ）に示すように、リソグラフィおよびＲＩＥを用いてローカル配線ＬＩＣの材料をパターニングする。これにより、第２の電極プラグＰＬＧ２上にあるローカル配線ＬＩＣを除去して貫通口ＰＨを設ける。貫通口ＰＨは、図２または図１６のビアホールＶＨ２の位置に設けられる。

ローカル配線ＬＩＣの形成後の工程は、第１の実施形態の製造工程と同様でよいので、その詳細な説明を省略する。図２８（Ａ）および図２８（Ｂ）に示すように、ＣＶＤ法を用いて、ローカル配線ＬＩＣおよび第２の層間絶縁膜ＩＬＤ２上に第３の層間絶縁膜ＩＬＤ３を堆積する。ＣＭＰ法を用いて、第３の層間絶縁膜ＩＬＤ３を平坦化する。

次に、図２９（Ａ）および図２９（Ｂ）に示すように、リソグラフィおよびＲＩＥを用いて、第２の電極プラグＰＬＧ２および２０上にビアホールＶＨ２を形成する。ビアホールＶＨ２の形成方法は、第１の実施形態と同様でよいので、その詳細な説明を省略する。

次に、図３０（Ａ）および図３０（Ｂ）に示すように、ＭＯ−ＣＶＤを用いて貫通プラグＰＰＬＧが第２のビアホールＶＨ２内に充填される。貫通プラグＰＰＬＧの材料としては、例えば、タングステンである。このとき水素が発生するが、水素バリア膜ＨＢ、３０およびローカル配線ＬＩＣ（あるいは第２の水素バリア膜ＨＢ２）が強誘電体キャパシタＦＣを水素から保護する。

ＣＭＰ等によって、貫通プラグＰＰＬＧを平坦化した後、図１７および図１８に示すように、ダミー配線ＤＭを貫通プラグＰＰＬＧおよび第３の層間絶縁膜ＩＬＤ３上に形成する。これにより、第３の実施形態による強誘電体メモリが完成する。

第３の実施形態は、上記の効果のほかに、第１または第２の実施形態の効果をも得ることができる。

１０半導体基板
ＩＬＤ１、ＩＬＤ２、ＩＬＤ３…層間絶縁膜、ＰＬＧ１、ＰＬＧ２…電極プラグ、下部電極…ＬＥ、強誘電体膜…ＦＥ、上部電極…ＵＥ、電体キャパシタ…ＦＣ、水素バリア膜…ＨＢ、ローカル配線…ＬＩＣ、貫通プラグ…ＰＰＬＧ

Claims

半導体基板と、
前記半導体基板上に設けられた複数のトランジスタと、
前記トランジスタを被覆する第１の層間膜と、
前記第１の層間膜を貫通して前記トランジスタのソースまたはドレインの一方に接続された第１のプラグと、
前記第１の層間膜を貫通して前記トランジスタのソースまたはドレインの他方に接続された第２のプラグと、
前記第１のプラグの上方に設けられ前記第１のプラグに電気的に接続された下部電極、該下部電極上に設けられた強誘電体膜、および、前記強誘電体膜上に設けられた上部電極を含む強誘電体キャパシタと、
前記強誘電体キャパシタを被覆する水素バリア膜と、
前記水素バリア膜上に設けられた第２の層間膜と、
前記第２の層間膜および前記水素バリア膜上に設けられ、前記水素バリア膜を貫通して前記上部電極に接続されたローカル配線と、
前記ローカル配線、前記第２の層間膜および前記水素バリア膜を貫通して前記第２のプラグに接続された貫通プラグとを備えた半導体記憶装置。
前記貫通プラグが設けられている前記ローカル配線の貫通口の一部は開放されていることを特徴とする請求項１に記載の半導体記憶装置。
前記上部電極は、底面よりも面積の狭い上面を有するように形成され、
前記強誘電体膜は、前記上部電極の底面に面し、
前記ローカル配線は、前記上部電極の上面に接触していることを特徴とする請求項１または請求項２に記載の半導体記憶装置。
半導体基板上に複数のトランジスタを形成し、
前記トランジスタを被覆するように第１の層間膜を形成し、
前記第１の層間膜を貫通して前記トランジスタのソースまたはドレインの一方に接続された第１のプラグと前記第１の層間膜を貫通して該トランジスタのソースまたはドレインの他方に接続された第２のプラグとを形成し、
前記第１のプラグの上方に下部電極、強誘電体膜および上部電極を含む強誘電体キャパシタを形成し、
前記強誘電体キャパシタを被覆するように水素バリア膜を形成し、
前記水素バリア膜上に第２の層間膜を形成し、
前記水素バリア膜を貫通して前記上部電極に達する第１のビアホールを形成し、
前記第１のビアホール内の前記上部電極上、および、前記第２の層間膜上にローカル配線を形成し、
前記第２のプラグ上にある前記ローカル配線を除去して前記ローカル配線に貫通口を設け、
前記ローカル配線をマスクとして用いて前記第２の層間膜および前記水素バリア膜をエッチングして第２のビアホールを形成し、
前記第２のビアホール内に貫通プラグを形成することを具備した半導体記憶装置の製造方法。
半導体基板上に複数のトランジスタを形成し、
前記トランジスタを被覆するように第１の層間膜を形成し、
前記第１の層間膜を貫通して前記トランジスタのソースまたはドレインの一方に接続された第１のプラグと前記第１の層間膜を貫通して該トランジスタのソースまたはドレインの他方に接続された第２のプラグとを形成し、
前記第１のプラグの上方に下部電極の材料、強誘電体膜の材料および上部電極の材料を堆積し、
前記下部電極、前記強誘電体膜および前記上部電極を含む強誘電体キャパシタの平面パターンの内側の領域にハードマスクを形成し、
前記ハードマスクをマスクとして用いて、前記上部電極の材料の上部をエッチングし、
前記上部電極の材料の上部側面に側壁膜を形成し、
前記ハードマスクおよび前記側壁膜をマスクとして用いて前記上部電極の材料の下部、前記強誘電体膜の材料および前記下部電極の材料をエッチングし、逆Ｔ字形状の上部電極を含む前記強誘電体キャパシタを形成し、
前記強誘電体キャパシタを被覆するように水素バリア膜を形成し、
前記水素バリア膜上に第２の層間膜を形成し、
前記第２の層間膜を研磨して前記上部電極の上面を露出させ、
前記上部電極上および前記第２の層間膜上にローカル配線を形成し、
前記第２のプラグ上にある前記ローカル配線を除去して前記ローカル配線に貫通口を設け、
前記ローカル配線をマスクとして用いて前記第２の層間膜および前記水素バリア膜をエッチングして前記第２のプラグに達する第２のビアホールを形成し、
前記第２のビアホール内に貫通プラグを形成することを具備した半導体記憶装置の製造方法。