JP2010199348A - 半導体メモリとその製造方法 - Google Patents

Abstract

【課題】形成プロセス負荷を低減し、メモリビットのバラツキを低減するための抵抗変化型の半導体メモリの製造方法を提供する。
【解決手段】導電体１０、絶縁体２０、および絶縁層１１の上に、第１電極部１２、第２電極部１３、抵抗変化層１４、第３電極部１５で構成される抵抗変化型のメモリビット部１が立体的に構成され、上部に導電体１６が配置される。導電体１０あるいは導電体１６をビット線３２とし、第１電極部１２をワード線３３とし、金属酸化物を主成分とした抵抗変化層１４に電圧あるいは電流を印加することにより、メモリビット部１の抵抗変化を実現できる。抵抗変化型の半導体メモリを形成するには、絶縁層１１に貫通ホール部を形成して露出した導電層１２表面に、金属化合物を内包するフェリチンを用いて、金属ナノ粒子からなる電極１３を設ける。
【選択図】図１

Description

本発明は、抵抗変化型の半導体メモリの製造方法に関するものである。

近年、メモリ素子の微細化の要求が高まっている。それに伴い、微細化による悪影響を受けにくいメモリ素子として、電荷容量ではなく電気抵抗の変化によって情報を記録する半導体メモリ素子（不揮発性メモリ素子）が注目されている。

抵抗変化型のメモリ素子は、抵抗変化層と、抵抗変化層を挟むように配置された２つの電極とを含む。この素子は電気抵抗が異なる複数の状態をとることができ、電極間に所定の電圧または電流を印加することによって、その状態を変化させることが可能である。そして、選択された１つの状態は、所定の操作が加わらない限り基本的に保持される（すなわち不揮発である）。このような効果は、巨大抵抗変化効果（Ｃｏｌｏｓｓａｌ Ｅｌｅｃｔｒｏ−Ｒｅｓｉｓｔａｎｃｅ：ＣＥＲ）と呼ばれている。これらＣＥＲ効果にはサイズの課題が無いことや、桁違いに大きな抵抗変化を示すことから、半導体メモリ素子は、微細化が求められている次世代の不揮発メモリとしての期待が高い。ヒックモットによるジャーナル・オブ・アプライド・フィジックス（J. Appl. Phys., vol.88 pp.2805, 2000）（非特許文献１）に記載された報告では、各種酸化物において、電流−電圧特性にヒステリシスが表れる、所謂ＣＥＲ効果の発現可能性が指摘されている。また半導体メモリ素子としては、特表２００２−５３７６２７号公報（特許文献１）には、各種酸化物を用いた素子が開示されている。これらの素子を用いることで構成する不揮発性メモリは、抵抗変化型ランダムアクセスメモリ（Ｒｅｓｉｓｔａｎｃｅ ＲＡＭ：ＲｅＲＡＭ）と呼ばれて注目を集めている。特に、電気抵抗値の変化によって情報を記録するこれらの不揮発性メモリ素子は、サイズにおける制限が小さいために、超高集積化への期待が高い。ＲｅＲＡＭに適用される抵抗変化を促す材料には、特許文献１に示されたペロブスカイト材料や、ベクらによるインターナショナル・エレクトロン・デバイス・ミーティング・２００４（Tech. Dig. - Int. Electron Devices Meet. 2004, 587）（非特許文献２）に示された、ニッケル、チタン、ハフニウム、ジルコニウムの酸化物や、特許３９１９２０５号公報（特許文献２）には、鉄酸化物、ウェイらによるインターナショナル・エレクトロン・デバイス・ミーティング・２００８（Tech. Dig. - Int. Electron Devices Meet. 2008, 293）（非特許文献３）に示されたタンタル酸化物などが検討されている。

これら大きな抵抗変化を示す動作機構についても近年、明らかになっている。オダガワによるアプライド・フィジックス・レター（Appl. Phys. Lett., vol.91, 133503, 2007）（非特許文献４）に記載された報告によると、駆動電圧あるいは電流の印加によって、抵抗変化層と電極との界面での酸化還元反応が起こり、その際に生成される高抵抗性の金属酸化物を電気的に検知することで抵抗変化が生じる。上記の動作機構に基づいた、メモリ構造や製造方法の選択を行うことによって、安定的に動作可能な半導体メモリを実現することができる。

ＲｅＲＡＭにおいては高集積の実現にむけて、特開２００３−１９７８７７号公報（特許文献３）にあるように、半導体メモリを多層にスタックさせて構成する取り組みもなされている。さらに一層の集積度向上へ向けて、特開２００８−１８１９７８（特許文献４）にあるように、貫通ホールの側面にメモリ機能部を設けた新しい構造も提案されている。この構造によれば、特許文献２記載の多層スタック構造の形成の際、各層のスタック時に生じるグローバル段差に起因する平坦性欠如による配線の断線などの不具合要因を無くし、高集積メモリの実現性を一層向上させることができると期待される。

また特許文献３に示されたような多層スタック型では、抵抗値を決定する含有酸素量を精度良く制御した金属酸化物からなる抵抗変化層を何層にも渡って均一に作製する技術が必要であるが、貫通ホールの側面にメモリ機能部を設ける特許文献４に示されたような構造では、抵抗変化層を一回の堆積プロセスにて形成できるので、超高集積メモリの実現に一層効果的と考えられる。

しかしながら非特許文献４に示された動作機構によれば、酸化還元反応によって生じる高抵抗性の金属酸化物の生成度合いの違いに対しても、高抵抗状態の抵抗値がメモリビット毎に大きく依存することとなる。抵抗値をメモリ情報とするメモリビットのバラツキを効果的に低減させるためには、酸化還元反応を制御する必要がある。酸化還元反応の制御には、抵抗変化層と電極との界面へ供給する電子と酸素イオンの量を制御するのが良く、そのためには、局所的に過重な電子が流れすぎることを制限する電流狭窄路を抵抗変化層と電極との界面に均一に設けることが効果的である。電流狭窄構造を設ける利点にはいくつかの技術が既に公開されている。国際公開第２００５／０４１３０３号パンフレット（特許文献５）によれば抵抗変化層と電極の界面に凹部凸部を設けた構造あるいは金属微粒子を配置した構造、特開２００６−２０３１７８号公報（特許文献６）によれば超微細突起（ナノチップ）を設けた構造、特開２００７−１８０４７３号公報（特許文献７）によれば電極側に突起物を設けた構造、特開２００７−１８０１７４号公報（特許文献８）によれば金属微粒子を結晶成長核とした構造、特開２００６−２１０６３９号公報（特許文献９）によれば、フェリチンを利用して誘電体中に埋め込まれた柱状導電体上に微粒子を配置した構造などが、それぞれ開示されている。
特表２００２−５３７６２７号公報 特許第３９１９２０５号公報 特開２００３−１９７８７７号公報 特開２００８−１８１９７８号公報 国際公開第２００５／０４１３０３号パンフレット 特開２００６−２０３１７８号公報 特開２００７−１８０４７３号公報 特開２００７−１８０１７４号公報 特開２００６−２１０６３９号公報 T.W. Hickmott, J. Appl. Phys., vol.88 pp.2805, 2000. I.G. Baek et al., Tech. Dig. - Int. Electron Devices Meet. 2004, 587. Z. Wei et al., Tech. Dig. - Int. Electron Devices Meet. 2008, 293. A. Odagawa et al., Appl. Phys. Lett., vol.91, 133503, 2007.

高集積の半導体メモリを実現するためには、貫通ホールの側面にメモリ機能部を設ける構造が有望であり、抵抗変化層を一回の堆積プロセスにて形成できるので、プロセスバラツキを最小限に留めることができる。また酸化還元反応によって生じるメモリビットのバラツキ低減をさせる上で、局所的に過重な電子が流れすぎることを制限する電流狭窄路を抵抗変化層と電極との界面に均一に設けることが有効である。

しかしながら、特許文献５−７では電流狭窄の構造は開示しているが、いずれも高精度なプロセス技術が要求されるばかりでなく、貫通ホールの側壁といった立体構造部分に造作するのに全く困難である。また特許文献８−９でも、微粒子を用いた構造を開示しているが、やはり貫通ホールの側壁といった立体構造部分に配置し構造を形成するのに全く困難である。本発明は、前記従来の課題を解決するもので、単純且つ容易な工程を用いて超高集積のメモリを実現する製造方法を提供することを目的とする。

上記課題を解決するために、本発明の半導体メモリの製造方法は、少なくとも２体以上の第１電極部を構成するための導電層と絶縁層からなる多層構造を形成し、多層構造の一部に第１電極部を貫通するようにホール部を形成し、その側壁部に露出した第１電極部に対して、第１電極部とは異なる元素を主成分とする金属化合物を内包するフェリチンを用いて第１電極部上に配置し、その後にフェリチンのタンパク質を除去し、フェリチンに内包された金属化合物を金属ナノ粒子として第１電極部に対して電気的に接続するようにした第２電極部を設けて、その上に抵抗変化層を設けて、その上に第３電極部を設けて、第１電極部に接する第２電極部と第３電極部との間の抵抗変化層に駆動電圧あるいは電流を印加することにより、抵抗変化型の半導体メモリを形成する。ホール部にフェリチンを配置させる際には、ホール部が半導体メモリ形成雰囲気より負圧とすることで、ホール部にフェリチンを導入する工程を含むのが好ましい。また第１電極部と電気的に接続された帯状の配線電極を、さらに第３電極部と電気的に接続された帯状の配線電極をそれぞれ形成するのが好ましい。またホール部の底部を導電体として形成するのが好ましい。第１電極部は少なくともチタン（Ｔｉ）を含む導電材料を主成分とし、第２電極部は少なくとも白金（Ｐｔ）、あるいは、金（Ａｕ）を含む導電材料を主成分とし、絶縁層は少なくともシリコン（Ｓｉ）を含む絶縁材料を主成分とするのが好ましい。

本発明によれば、単純且つ容易に超高集積の半導体メモリを実現することができる。

以下、本発明の実施の形態について説明する。なお、本発明は、以下の実施形態および実施例の説明に限定されない。以下の説明では、特定の数値や特定の材料を例示する場合があるが、本発明の効果が得られる限り、他の数値や他の材料を適用してもよい。

本発明に係わる半導体メモリの一部を、図１にて示す。図１は断面図（図３の上面図に示すb-b’の断面）を示している。導電体１０、絶縁体２０、および絶縁層１１の上に、第１電極部１２、第２電極部１３、抵抗変化層１４、第３電極部１５で構成される抵抗変化型のメモリビット部１が立体的に構成され、上部に導電体１６が配置されて構成されている。導電体１０あるいは導電体１６をビット線３２と接続して構成し、第１電極部１２をワード線３３と接続して構成し、抵抗変化層１４に所望の電圧あるいは電流を印加することにより、メモリビット部１の抵抗変化を実現でき、本発明の製造方法にて半導体メモリ１００を実現することができる。図２Ａ〜図２Ｈは、図１に示した半導体メモリ１００の製造方法の一例を示している。図２Ａ〜図２Ｈは断面図を示している。

図２Ａは絶縁体２０の一部に導電体１０が形成されている。導電体１０は帯状の配線であるのが好ましいが、プラグ形状にて他の帯状の配線に電気的に接続されていても構わない。絶縁体２０は、絶縁体であれば良い。例えばＴＥＯＳ（Tetra ethyl ortho silicate）を原料とするＳｉＯ_２膜や、熱酸化Ｓｉ（ＳｉＯ_２）、ＳｉＯＣやその他の低誘電率の有機系材料などを用いても良い。導電体１０は、基本的には抵抗率が１００ｍΩｃｍ以下での導電性を有していればよい。例えば、銅（Ｃｕ）やアルミニウム（Ａｌ）、白金（Ｐｔ）、タンタル（Ｔａ）、タングステン（Ｗ）、窒化タンタル（Ｔａ−Ｎ）、窒化チタン（Ｔｉ−Ｎ）、窒化アルミチタン（Ｔｉ−Ａｌ−Ｎ）などによって形成できる。図２Ａに示す例では、絶縁体２０の一部に導電体１０を埋め込んだ形状にて形成しており、導電体１０にＣｕを用いる場合には、Ｃｕダマシンプロセスなどの技術を用いて形成する。導電体１０の表面にはＣｕが露出している必要はなく、例えばＴａ−Ｎなどの導電性の被覆がなされていても良い。またダマシンプロセス適用には、性質の異なる低誘電絶縁積層膜に配線と接続ビアを同時に導通形成するハイブリッドデュアルダマシンや、単層の低誘電絶縁膜に配線と接続ビアを同時に導通形成するデュアルダマシン、配線と接続ビアそれぞれにダマシンを行うシングルダマシンなど、いずれの方法を用いても構わない。またこの際の絶縁膜形成、溝加工、メタル埋め込み等の各要素技術には、ダマシンプロセスに標準的な技術を用いることが出来る。また本発明に係わる半導体メモリを配置する基体（図示していない）には、たとえば半導体基板（たとえばシリコン基板）を用いることができる。半導体基板を用いる場合、本発明に係わる半導体メモリと、その他の半導体素子や回路を、同一基板上に容易に形成できる。なお、図２Ａに示す構造は、半導体基板上に形成しても良く、更にはトランジスタやコンタクトプラグなどが予め形成された基板も含まれる。

次に図２Ｂに示すように、図２Ａの構造の上に、絶縁層１１と第１電極部１２を積層した多層膜を形成する。

次に図２Ｃに示すように、導電体１０が露出するまでの深さを有するホール部２１を形成する。形成したホール部には、絶縁層１１および第１電極部１２の一部が露出している。また図には示していないが、図２Ｂに示す多層膜を予め配線形状に加工したのちに図２Ｃに示すホール部２１形成を行っても良い。また導電体１０が帯状の配線の場合、その伸長方向と並走しない方向に多層膜の配線を形成することで、導電体１０と多層膜との交差点中心近傍にホール部２１を設けるのが好ましい。この際の加工には標準的なリソグラフィーおよびエッチング手法を用いることができる。この際の絶縁層１１には少なくともシリコン（Ｓｉ）を含む絶縁材料を主成分とするのが好ましい。また第１電極部１２には、少なくともチタン（Ｔｉ）を含む導電材料を主成分とするのが好ましい。

次に図２Ｄに示すように、ホール部２１に露出した第１電極部１２の表面に、第１電極部とは異なる元素を主成分とする金属化合物を内包するフェリチンを配置し、その後にフェリチンのタンパク質を、例えばＵＶ光／オゾン処理を施して除去し、フェリチンに内包された金属化合物を金属ナノ粒子として第１電極部に対して電気的に接続するようにした第２電極部を設ける。内包金属として金属硫化物を出発原料とする場合には、ＵＶ光／オゾン処理によるタンパク質除去と同時に金属硫化物から硫黄が除去され、金属ナノ粒子を得ることが出来る。また場合によっては例えばＵＶ光／オゾン処理を施した後に、第１電極部ならびに第２電極部の導電性向上のために、水素（Ｈ_２）を少なくとも含むガス雰囲気中で還元熱処理（典型的には１００〜６００℃）を施すこともありうる。

フェリチンをホール部２１へ導入する際、予め半導体メモリとなるチップを大気圧に比べて負圧の雰囲気に置き、フェリチンを含む溶液をホール部上部に配した後に、大気圧下に置くように処理することにより、ホール深部への導入を行うことが出来る。また大気圧下の雰囲気にて、フェリチンを含む溶液をホール部上部に配した後に、加圧雰囲気下に置くように処理することによっても良く、ホール部がホール外部の雰囲気より負圧下の雰囲気中に置くことで、ホール部へのフェリチン導入が実現可能である。第２電極部となる金属ナノ粒子は少なくとも白金（Ｐｔ）、あるいは、金（Ａｕ）を含む導電材料を主成分とするのが好ましい。フェリチンに内包された金属化合物の形成については、後述する。またフェリチンをホール部２１に導入する際に予めホール内部に表面処理を施すことにより、絶縁層１１表面に比して第１電極部１２表面に選択的な配置を向上させる上で好ましく、詳細な処理については後述する。

次に図２Ｅに示すように、ホール部２１の側壁に接するように抵抗変化層１４を形成する。抵抗変化層１４には、金属酸化物を主成分として構成するのが好ましく、鉄酸化物（ＦｅＯ_ｘ）、チタン酸化物（ＴｉＯ_ｘ）、タングステン酸化物（ＷＯ_ｘ）、タンタル酸化物（ＴａＯ_ｘ）、ハフニウム酸化物（ＨｆＯ_ｘ）を主成分として構成するのが好ましい。これら主成分を構成する金属酸化物ＭＯ_ｘ（Ｍは金属元素で、Ｆｅ、Ｔｉ、Ｗ、Ｔａ、Ｈｆなどから選ばれる）は金属母材を酸化して形成するのが好ましく、その際の金属母材として、酸化物（Ｍ−Ｏ）、窒化物（Ｍ−Ｎ）、金属（Ｍ）あるいはこれらの混合体を主成分として含むのが良い。例えばＦｅＯ_ｘの母材としてＦｅＯ_ｘ０（ｘ_０＝4/3）を用いて、その後の酸化によって得られるＦｅＯ_ｘ（3/2≧ｘ＞4/3）は抵抗変化層１４として好ましい。また例えば、ＴｉＯ_ｘの母材としてＴｉＮを用いて、その後の酸化によって得られるＴｉＯ_ｘＮ_ｙ（０．５≦ｘ＜２、０＜ｙ＜１）も抵抗変化層１２として好ましい。また例えば、ＴａＯ_ｘの母材としてＴａＮを用いて、その後の酸化によって得られるＴａＯ_ｘＮ_ｙ（１≦ｘ＜２．５、０＜ｙ＜１）も抵抗変化層１２として好ましい。またＴａＯ_ｘを直接側壁部に形成する際、ホール部２１のアスペクト比（α＝高さ／開口径）が小さい場合（例えばαが５以下）には、マグネトロンスパッタ法などのような成膜手法などを用いることができ、ホール部２１のアスペクト比が大きい場合（例えばαが１以上）には、ＣＶＤ（化学気相堆積）法などのような成膜手法を用いるのが好ましい。例えばＴａＯ_ｘの場合には、ＣＶＤ法によりα≧１０００の条件下での堆積が可能である。

次に図２Ｆに示すように、不要な抵抗変化層付着部分をエッチング手法により除去する。またこの際には指向性の良いドライエッチング手法を用いるのが良い。更にはこの際に予めＣＭＰ手法などを用いて表面平坦化を行い、その後にイオンエッチング手法を用いるような２段階の処理も、チップ全体の凹凸となるグローバル段差を緩和することに効果的な上で好ましい。

次に図２Ｇに示すように、抵抗変化層１４に接するようにして第３電極部１５をホール部内部に充填するようにして形成する。

最後に図２Ｈに示すように、第３電極部１５から接続される帯状の配線として導電体１６を形成する。この際、導電体１０からなる帯状の配線の伸長方向と並走するように形成するのが好ましい。第３電極部１５ならびに導電体１６は、基本的には抵抗率が１００ｍΩｃｍ以下での導電性を有していればよい。例えば、銅（Ｃｕ）やアルミニウム（Ａｌ）、白金（Ｐｔ）、タンタル（Ｔａ）、タングステン（Ｗ）、窒化タンタル（Ｔａ−Ｎ）、窒化チタン（Ｔｉ−Ｎ）、窒化アルミチタン（Ｔｉ−Ａｌ−Ｎ）などによって形成でき、またこれらを皮膜状（例えば１０ｎｍ以下程度）に形成した後、タングステン（Ｗ）などで充填しても良い。

図１ならびに図２Ａ〜図２Ｈに示した、導電体１０を下部に配置することで、導電体１０の層以下に予め形成したトランジスタや配線などと接続し易く、導電体１６から接続されるビアプラグ接続だけでは冗長となる配線を簡便にする利点がある。

図２Ａ〜図２Ｈに示す各工程は、公知の技術、たとえば、半導体素子の製造プロセスや、薄膜形成プロセスや、微細加工プロセスで用いられている技術を適用することによって実施できる。各層の形成には、たとえば、原子層堆積法（ＡＬＤ）、パルスレーザデポジション（ＰＬＤ）、イオンビームデポジション（ＩＢＤ）、クラスターイオンビーム、およびＲＦ、ＤＣ、電子サイクロトン共鳴（ＥＣＲ）、ヘリコン、誘導結合プラズマ（ＩＣＰ）、対向ターゲットなどの各種スパッタリング法、分子線エピタキシャル法（ＭＢＥ）、イオンプレーティング法などを適用することができる。これらＰＶＤ（Physical Vapor Deposition）法の他に、ＣＶＤ（Chemical Vapor Deposition）法、ＭＯＣＶＤ（Metalorganic Chemical Vapor Deposition）法、メッキ法、ＭＯＤ（Metalorganic Decomposition）法、あるいは、ゾルゲル法などを用いてもよい。特にＣＶＤ法を用いることにより、抵抗変化層１２を立体構造の側壁部に均一に形成でき易い上で好ましい。

各層の微細加工には、たとえば、半導体素子の製造プロセスや、磁性デバイス（ＧＭＲやＴＭＲなどの磁気抵抗素子など）の製造プロセスに用いられる方法を適用できる。たとえば、イオンミリング、ＲＩＥ（Reactive Ion Etching）、ＦＩＢ（Focused Ion Beam）などの物理的あるいは化学的エッチング法を用いてもよい。また、微細パターン形成のためのステッパー、ＥＢ（Electron Beam）法などを用いたリソグラフィー技術を組み合わせて用いてもよい。層間絶縁層や、コンタクトホールに堆積させた導電体の表面の平坦化は、たとえば、ＣＭＰやクラスターイオンビームエッチングなどで行うことができる。また、電極や抵抗変化層の製造時における酸化処理は、たとえば、酸素の、原子、分子、イオンまたはラジカルなどを含む適当な雰囲気中で行われる。酸化処理は、雰囲気、温度、時間、反応性を変化させてもよい。なお、プラズマやラジカルを発生させる手段としては、たとえば、ＥＣＲ放電、グロ−放電、ＲＦ放電、ヘリコンあるいはＩＣＰ等の公知の手段を適用できる。窒素を用いた窒化についても、同様の手法によって実施できる。

図３は図２Ａ〜図２Ｈで示した製造方法で形成できる、図１の半導体メモリの上面図を、図４は同じく図１の紙面と垂直方向での断面図（図３の上面図に示すc-c’の断面）の一例を示している。

図５は、本発明に係わる半導体メモリの別な一例を示している。その製造方法としては、図２Ａ〜図２Ｆまでに示すのと同じ工程を経て後、抵抗変化層１４に接するようにして第３電極部１５をホール部内部の側壁に形成し、導電体１６からなる配線形状に加工を施し、絶縁体１７をその上に堆積して実現する。この際、第３電極部１５をホール部内部の側壁に形成した後に、直ちに絶縁体１７を堆積して、導電体１６の配線として所望の形状となるように加工を施すようにしても良い。

図６は、図１の半導体メモリに示すメモリビット部１の一例を示している。第１電極部１２と第２電極部１３との間に半導体２５を設けることにより、非線形伝導部を形成することができる。第１電極部１２／半導体２５／第２電極部１３／抵抗変化層１４／第３電極部１５の伝導パスを経ることで、図７に示すような（ダイオード動作＋メモリビット動作）を確保することができ、メモリビット同士の選択性を向上する上で好ましい。半導体２５は、チタン（Ｔｉ）の酸化物を主成分とするのが好ましい。製造方法としては、図２Ａ〜図２Ｃまでに示すのと同じ工程を経て後、ホール部２１に露出した第１電極部１２表面に対して酸化処理を施すことで得ることができる。さらに図２Ｄにてフェリチンをホール部内部に導入してタンパクを除去する際に用いる酸化処理（オゾン処理含む）ならびにＵＶ光処理によっても得ることができる。

図８は、図１に示すような半導体メモリおよび図６ならびに図７に示すメモリビットが多数集積された半導体メモリの一例を示している。導電体１０はワード線３２として機能するように配置し、第１電極部１２はビット線３３として機能するように配置して構成できる。例えばワード線３２側に対して、ビット線３３側から所望の大きさを持つ正負の電圧あるいは電流を印加することにより、抵抗変化が不揮発に発現する本発明に係わる半導体メモリを実現することができる。また各メモリビットにはダイオード動作の非線形伝導部が形成されることにより、一つのビット線と一つのワード線を選択し、書き込み／読み出しすることができ、ランダムアクセス性を有する半導体メモリを実現することができる。

本発明に係わる半導体メモリのメモリ情報は、抵抗変化特性に表される。なお、抵抗変化比とは、メモリビットの指標となる数値であり、具体的には、メモリビットが示す高抵抗状態での抵抗値をＲ_Ｈｉｇｈ、低抵抗状態での抵抗値をＲ_Ｌｏｗとしたときに、以下の式で求められる値である。

［抵抗変化比］＝（Ｒ_Ｈｉｇｈ−Ｒ_Ｌｏｗ）／Ｒ_Ｌｏｗ
特定の電気抵抗値を示す特定の状態は、メモリビット部に再び書き込みに必要な所定の電圧または電流が印加されるまで保持される。印加する電圧または電流は、パルス状であることが好ましい。パルスの形状は、特に限定されず、たとえば、正弦波状、矩形波状および三角波状から選ばれる少なくとも１つの形状であってもよい。パルスの幅は、通常、数ナノ秒〜数ミリ秒の範囲であればよい。

以下、電圧印加によって素子の状態を変化させる方法について説明する。例えばビット線３３の電位に対してワード線３２の電位が正となるような２種類のバイアス電圧（正バイアス電圧）を両電極間に印加することによって、低抵抗状態から高抵抗状態へとあるいは高抵抗状態から低抵抗状態へと変化させることができる。例えば電圧Ｖ１のＲｅｓｅｔパルスを印加することによって低抵抗状態から高抵抗状態へ変化し、電圧Ｖ２（＞Ｖ１）のＳｅｔパルスを印加することによって低抵抗状態から高抵抗状態へ変化させることができる。このような動作をユニポーラ動作と呼び、同極性の２種類のパルス印加によりＳｅｔ／Ｒｅｓｅｔの書き込みを行う。また極性を反転させた動作においても負バイアス印加による同様の手順で行うことができる。メモリビット部の特性に応じて正バイアス印加あるいは負バイアス印加での駆動を選択すれば良い。また例えば正負バイアス電圧印加により、低抵抗状態から高抵抗状態へ、あるいは高抵抗状態から低抵抗状態へと変化させることができる。このような動作をバイポーラ動作と呼び、極性の異なる２種類のパルス印加によりＳｅｔ／Ｒｅｓｅｔの書き込みを行う。例えば負電圧Ｖ１のＲｅｓｅｔパルスを印加することによって低抵抗状態から高抵抗状態へ変化し、正電圧Ｖ２のＳｅｔパルスを印加することによって低抵抗状態から高抵抗状態へ変化させることができる。この場合、Ｖ１およびＶ２の極性が反転しての動作もあり得る。

メモリビットの読み出しには、その抵抗値（または出力電流値）と特定の参照ビットの抵抗値（または参照出力電流値）との差分に基づいて算出することが好ましい。参照ビットの参照抵抗値は、メモリビットとは別に準備し、参照ビットに対してもメモリビットと同様にリード電圧を印加することによって得られる。このような方法で測定するための回路の構成の一例を、図９に示す。

図９に示す方法では、メモリビット３００からの出力９１を負帰還増幅回路９２ａによって増幅した出力９３と、参照ビット９４からの出力９５を負帰還増幅回路９２ｂによって増幅した出力９６とを、差動増幅回路９７に入力する。そして、差動増幅回路９７から得られた出力信号９８を用いて、メモリビットの抵抗が求められる。

図１０に単一のメモリビットの動作の一例を示す。メモリビットが、初期には低抵抗状態にあるとする。第１電極部１２の電位に対して導電体１０の電位が正となるようなパルス状の正バイアス電圧Ｖ_１を印加すると、メモリビット部１の状態は低抵抗状態から高抵抗状態へと変化する（リセット動作）。ここで、大きさがＶ_１未満の正バイアス電圧をメモリビット部１に印加することによって、その電流出力からその電気抵抗値が求められる。これらの電圧をリード電圧（Ｒｅａｄ電圧：Ｖ_ＲＥ）とする。Ｖ_ＲＥの極性は正でも負でも構わない。リード電圧は、図１０に示すようにパルス状であるのが良い。パルス状のリード電圧を用いることによって、メモリビットの動作における消費電力の低減やスイッチング効率の向上を図ることができる（以下で説明するリード電圧に関しても同様である）。リード電圧を印加してもメモリビット部１の状態が変化することはないため、複数回リード電圧を印加しても、同一の電気抵抗値が検出される（以下で説明するリード電圧に関しても同様である）。

次に、パルス状の負バイアス電圧であるセット電圧Ｖ_２を印加すると、高抵抗状態から低抵抗状態へと変化する（セット動作）。ここで、メモリビット部１にリード電圧Ｖ_ＲＥを印加することによって、その電流出力から電気抵抗値が求められる。

このように、パルス状の電圧の印加によって、メモリビット部１への情報の記録および読み出しを行うことができる。読み出しの際の、メモリビット部１の出力電流の大きさは、その状態に対応して異なる。ここで、相対的に出力電流の小さい状態（図１０におけるＯＵＴＰＵＴ１）を「１」、相対的に出力電流の大きい状態（図１０におけるＯＵＴＰＵＴ２）を「０」とすれば、リセット電圧によって情報「１」が記録され、セット電圧によって情報「０」が記録される（情報「１」を消去する）。

リード電圧の大きさは、セット電圧およびリセット電圧の大きさに対して、通常、１／２〜１／１０００程度の範囲にあることが好ましい。セット電圧およびリセット電圧の具体的な値は、メモリビット部１および半導体メモリの構成にもよるが、通常、０．１Ｖ〜２０Ｖの範囲であり、０．５Ｖ〜１０Ｖの範囲が好ましい。

図１１は、本発明に係る不揮発性の半導体メモリの構成を示すブロック図である。図１１に示すように、本発明に係わる半導体メモリ４００は、半導体基板上に、メモリ本体部４０１を備えており、このメモリ本体部４０１は、メモリアレイ４０２と、行選択回路／ドライバ４０３と、列選択回路／ドライバ４０４と、情報の書き込みを行うための書き込み回路４０５と、選択ビット線に流れる電流量を検出し、データ「１」または「０」と判定するセンスアンプ４０６と、端子ＤＱを介して入出力データの入出力処理を行うデータ入出力回路４０７とを具備している。また、半導体メモリ４００は、外部から入力されるアドレス信号を受け取るアドレス入力回路４０８と、外部から入力されるコントロール信号に基づいて、メモリ本体部４０１の動作を制御する制御回路４０９とをさらに備えている。

メモリアレイ４０２は、図１１に示すように、半導体基板の上に互いに平行に形成された複数のワード線ＷＬ０，ＷＬ１，ＷＬ２，…と、これらの複数のワード線ＷＬ０，ＷＬ１，ＷＬ２，…の上方にその半導体基板の主面に平行な面内において互いに平行に、しかも複数のワード線ＷＬ０，ＷＬ１，ＷＬ２，…に立体交差するように形成された複数のビット線ＢＬ０，ＢＬ１，ＢＬ２，…とを備えている。

また、これらの複数のワード線ＷＬ０，ＷＬ１，ＷＬ２，…と複数のビット線ＢＬ０，ＢＬ１，ＢＬ２，…との立体交差点に対応してマトリクス状に設けられた、本発明に係わる半導体メモリを構成する、複数のメモリビットＭ１１１，Ｍ１１２，Ｍ１１３，Ｍ１２１，Ｍ１２２，Ｍ１２３，Ｍ１３１，Ｍ１３２，Ｍ１３３，…（以下、「メモリセルＭ１１１，Ｍ１１２，…」と記載する）が配置されている。

アドレス入力回路４０８は、外部回路（図示せず）からアドレス信号を受け取り、このアドレス信号に基づいて行アドレス信号を行選択回路／ドライバ４０３へ出力するとともに、列アドレス信号を列選択回路／ドライバ４０４へ出力する。ここで、アドレス信号は、複数のメモリセルＭ１１１，Ｍ１１２，…のうちの選択される特定のメモリセルのアドレスを示す信号である。また、行アドレス信号は、アドレス信号に示されたアドレスのうちの行のアドレスを示す信号であり、列アドレス信号は、アドレス信号に示されたアドレスのうちの列のアドレスを示す信号である。

制御回路４０９は、情報の書き込みサイクルにおいては、データ入出力回路４０７に入力された入力データＤｉｎに応じて、書き込み用電圧の印加を指示する書き込み信号を書き込み回路４０５へ出力する。他方、情報の読み出しサイクルにおいて、制御回路４０９は、読み出し用電圧の印加を指示する読み出し信号を列選択回路／ドライバ４０４へ出力する。

行選択回路／ドライバ４０３は、アドレス入力回路４０８から出力された行アドレス信号を受け取り、この行アドレス信号に応じて、複数のワード線ＷＬ０，ＷＬ１，ＷＬ２，…のうちの何れかを選択し、その選択されたワード線に対して、所定の電圧を印加する。

また、列選択回路／ドライバ４０４は、アドレス入力回路４０８から出力された列アドレス信号を受け取り、この列アドレス信号に応じて、複数のビット線ＢＬ０，ＢＬ１，ＢＬ２，…のうちの何れかを選択し、その選択されたビット線に対して、書き込み用電圧または読み出し用電圧を印加する。

書き込み回路４０５は、制御回路４０９から出力された書き込み信号を受け取った場合、行選択回路／ドライバ４０３に対して選択されたワード線に対する電圧の印加を指示する信号を出力するとともに、列選択回路／ドライバ４０４に対して選択されたビット線に対して書き込み用電圧の印加を指示する信号を出力する。

また、センスアンプ４０６は、情報の読み出しサイクルにおいて、読み出し対象となる選択ビット線に流れる電流量を検出し、データ「１」または「０」と判定する。その結果得られた出力データＤＯは、データ入出力回路４０７を介して、外部回路へ出力される。

本発明によれば、図１１に示したメモリアレイ４０２の部分を、図８に示した３次元に積み重なったメモリアレイとして実現することができる。

以下、実施例によって本発明をより詳細に説明する。

（実施例１）
実施例１では、図２Ａ〜図２Ｈに示す半導体メモリの製造方法を用いてサンプル１−１を作製し、その抵抗変化特性について評価した。

まず、表面にＴＥＯＳ膜（ＳｉＯ_２膜）が形成された絶縁体２０を用意した。そして、絶縁体２０上に、帯状の配線形状の導電体１０を、銅（Ｃｕ）を主成分として用いて作製した。作製には、標準的な銅ダマシン配線形成手法を用い、配線の底部および側壁にはＴａ／ＴａＮを配して形成した。さらに導電体１０の銅配線部を形成の後、その上部にはＴａ／ＴａＮを配して、導電体１０とした。典型的な配線幅は１μｍとした。次に絶縁層１１としてＴＥＯＳ膜を、第1電極部１２として窒化チタン（ＴｉＮ）を積層した、（［絶縁層１１／第１電極部１２］_２回／絶縁層１１）からなる多層膜を形成した。ＴＥＯＳ膜の膜厚は５００ｎｍ、ＴｉＮ層の膜厚は５０ｎｍとした。ＴｉＮ層は、Ｔｉターゲットを用いたマグネトロンスパッタリング法によって堆積させた。スパッタリングは、窒素ガスとアルゴンガスとの混合ガス（窒素ガス：アルゴンガスの体積比が約４：１）の雰囲気下（圧力：０．１Ｐａ）において、基板温度を０〜４００℃の範囲（主に３５０℃）とし、印加電力をＤＣ４ｋＷとして作製を行った。第１電極部１２の上に形成する絶縁膜であるＴＥＯＳ膜の膜厚は５００ｎｍとした。絶縁層１１と第１電極部１２を積層した多層膜部分を帯状の配線形状に、標準的なリソグラフィーおよびエッチング手法を用いて加工した。配線幅は５μｍとした。次に帯状配線の導電体１０と、帯状加工した第１電極部１２を含む多層膜の交差部分に、導電体１０が露出するまでの深さを有するホール部２１を形成した。ホール部２１の大きさは、０．４μｍφとして形成した。この後にＵＶ光/オゾン処理装置を用いて５分間、基板温度１１０℃でＵＶ光を照射しつつ酸素およびオゾンガスを供給し、基板表面を酸化および親水化した。この工程において、ホール部２１内部での露出している窒化チタン膜の表面が酸化され、その表面に酸窒化チタン層が形成された。

次にアポフェリチン内部の空洞に、金硫化物コアを導入して形成した金属内包フェリチンの作成について述べる。金属内包フェリチンの形成は、まず、20mM塩化金酸カリウム（KAuCl4）溶液1mLに対して17mgのチオウレア(thiourea)を加えて混合し、数分後、Au(III) イオンの黄色溶液がAu(I)- チオウレア錯体の無色透明に変化したので、これを20mM 金チオウレア錯体溶液とした。次にリン酸緩衝液(pH8)に、精製したウマ由来アポフェリチン溶液と、上記の金チオウレア錯体溶液を混合した。ここで最終混合溶液のリン酸緩衝液濃度が50mM、チオウレア濃度が3mM、ウマ由来アポフェリチン濃度が0.5mg/mLとなるようにした。金硫化物のアポフェリチン内部への取り込み反応を完了させるため、混合溶液をそのまま一晩放置した。この操作により、アポフェリチンの保持部に金硫化物が導入され、金硫化物フェリチン（アポフェリチンと金硫化物微粒子の複合体）が生成された。次に、混合溶液を容器に入れ、遠心分離機を用いて毎分１０，０００回転、１５―３０分の条件で遠心分離し、沈殿を除去した。続いて、沈殿を除去した後の上澄み液をさらに毎分１０，０００回転、３０分の条件で遠心分離した。このとき、溶解可能な金硫化物フェリチンは上澄み液中に分散し、凝集した金硫化物フェリチンは集合体となって沈殿する。これにより得られた金属硫化物を内包するフェリチン溶液の上澄み液の溶媒を限外ろ過膜[アミコンウルトラ-15(NMWL:50,000)]を用いて濃縮し、この濃縮されたフェリチン画分をさらに２５℃下、５０ｍｍｏｌ／ＬのＴｒｉｓ（2-Amino-2-(hydroxymethyl)-1,3-propanediol）緩衝液(pH8)で平衡化されたSephacryl S-300（ゲルろ過カラム）に流してカラムクロマトグラフィを行なうことにより精製した。これにより、ゲルろ過カラムによりフェリチン粒子の凝集体が除かれた、溶出液を得た。溶出液は、さらに限外ろ過膜と超遠心分離装置を用いて溶液中のフェリチンを濃縮し、次に、110mMのMES（2-(4-Morpholino) ethanesulfonic acid）および110mMのTris（2-Amino-2-(hydroxymethyl)-1,3-propanediol）を含有するpH7の緩衝液により希釈した。この濃縮および希釈の操作を３回ないし７回繰り返し、最終的にタンパク質濃度として０．２mg/mLのフェリチンが水中に分散したフェリチン溶液を得ることができた。

前述のフェリチンの精製により作製した、１％程度の界面活性剤（ＴＷＥＥＮ２０：mono-9-octadecanoate poly(oxy-1,2-ethanediyl)からなる誘導体）を含むフェリチン溶液を、大気圧に比して負圧の雰囲気下に置いたサンプル１−１のホール部２１上部に滴下し、その後に大気圧に戻して室温にて３０分間静置した。この操作によりホール部内部にフェリチン溶液が導入され、フェリチンがホール部内部の側壁に吸着する。サンプル１−１を水洗し、その後に乾燥処理として１１０℃で３分間ベーキングして、吸着したフェリチンを第１電極部１２上に固定した。さらにその後にＵＶ光/オゾン処理装置に入れ、基板温度１１０℃でＵＶ光を照射しつつ酸素およびオゾンガスを供給して５分間保持し、フェリチンの外側タンパク質を除去された。また同時に、フェリチンの内部の直径６ｎｍの金硫化物コアが還元し、直径５ｎｍの金ナノ粒子を形成できた。

次に、抵抗変化膜の母材としてＦｅ_３Ｏ_４をマグネトロンスパッタ法により堆積させた。母材Ｆｅ_３Ｏ_４の堆積は、ＦｅＯ_０．７５をターゲットとして用い、マグネトロンスパッタ法により、圧力０．６Ｐａのアルゴン雰囲気下において、成膜温度を室温〜４００℃の範囲（主に３００℃）とし、印加する電力をＲＦ１００Ｗとして行った。この条件で別に作製したＦｅ_３Ｏ_４層の比抵抗は５−５０ｍΩｃｍ（典型的には１０ｍΩｃｍ）程度で、Ｘ線回折および赤外吸収、ラマン分光などによって、Ｆｅ_３Ｏ_４層であることを同定した。その後に、酸化中熱処理（３００℃１分）を経てホール部２１の側壁に抵抗変化層１４を形成した。ベタ膜に対して同条件での熱処理により、抵抗変化層１４はＦｅＯ_ｘ（3/2≧ｘ＞4/3）とすることができる。また抵抗変化層１４である側壁部のＦｅ−Ｏの膜厚は、２０ｎｍ程度であった。

次に第３電極部１５を形成するための導電膜としてＰｔ／ＴａＮ／Ｗを堆積させた。Ｐｔは１０ｎｍ、ＴａＮは２０ｎｍ、Ｗはホール部２１を充填するように堆積させた。その上にＴａＮを５０ｎｍ堆積して導電体１６とし、導電体１６を帯状の配線形状となるように加工を行った。配線幅は５μｍとした。

作製したサンプル１−１は、初期特性として非線形伝導となるバイアス印加性を示した。これは、第１電極部１２と第２電極部１３との間に、半導体２５となる酸窒化チタンが形成され、金属/半導体/金属となる部分の伝導により引き起こされたものと考えられる。

次に作製したサンプル１−１に対し、図１０で示したパルス状の電圧を印加して、その抵抗変化比を評価した。抵抗変化比の評価は以下のように行った。パルスジェネレータを用いて、サンプル１−１の第１電極部１２と導電体１０との間にパルス電圧を印加するようにし、リセット電圧として２．５Ｖを、セット電圧として−２．５Ｖを、リード電圧として０．０５Ｖ（正バイアス電圧）を印加した。各電圧のパルス幅は１０ｍｓ（ミリ秒）とした。セット電圧印加後の状態、およびリセット電圧印加後の状態の、それぞれの状態において、リード電圧を印加したときの出力電流値から素子の電気抵抗値を算出した。

算出された電気抵抗の高抵抗状態の値をＲ_Ｈｉｇｈ、低抵抗状態の値をＲ_Ｈｉｇｈとして、以下の式から抵抗変化比を求めた。

［抵抗変化比］＝（Ｒ_Ｈｉｇｈ−Ｒ_Ｌｏｗ）／Ｒ_Ｌｏｗ
その結果、サンプル１−１に含まれる２つの第１電極部１２で形成された２つのメモリビット部１はそれぞれ１０倍以上の抵抗変化比を示した。

本実施例により本発明にかかる半導体メモリは良好な抵抗変化特性を示すことが分かり、本発明の製造方法は、素子微細化が可能な高集積メモリへ適用することができる。

（実施例２）
実施例２では、図２Ａ〜図２Ｈに示す半導体メモリの製造方法を用いてサンプル２−１を作製し、その抵抗変化特性について評価した。

サンプル２−１では、白金硫化物フェリチンを用いて形成した白金ナノ粒子を第２電極部として形成した。その他の部位については、実施例１のサンプル１−１と同様に形成した。フェリチンのホール部２１への導入その他についても実施例１と同様である。

アポフェリチンへ白金硫化物コアを導入するための操作を以下で説明する。

まず、100mg/mLのチオウレア(thiourea)溶液0.85mL と、100mMの塩化白金(II)酸カリウム（K2(PtCl4)）溶液1mL、および純水0.15mLを混合し、これを50mM 白金チオウレア錯体溶液とした。次に、リン酸緩衝液(pH8)に、精製したウマ由来アポフェリチン溶液と、上記の白金チオウレア錯体溶液を混合した。ここで最終混合溶液のリン酸緩衝液濃度が50mM、チオウレア濃度が3mM、ウマ由来アポフェリチン濃度が0.5mg/mLとなるようにした。白金硫化物のアポフェリチン内部への取り込み反応を完了させるため、混合溶液をそのまま一晩放置した。この操作により、アポフェリチンの保持部に白金硫化物が導入され、白金硫化物フェリチン（アポフェリチンと白金硫化物微粒子の複合体）が生成された。次に、混合溶液を容器に入れ、遠心分離機を用いて毎分１０，０００回転、１５―３０分の条件で遠心分離し、沈殿を除去した。続いて、沈殿を除去した後の上澄み液をさらに毎分１０，０００回転、３０分の条件で遠心分離した。このとき、溶解可能な白金硫化物フェリチンは上澄み液中に分散し、凝集した白金硫化物フェリチンは集合体となって沈殿する。

上記により得られた、白金硫化物を内包するフェリチン溶液の上澄み液の溶媒を限外ろ過膜[アミコンウルトラ-15 (NMWL:50,000)]を用いて濃縮し、この濃縮されたフェリチン画分をさらに２５℃下、５０ｍｍｏｌ／ＬのＴｒｉｓ（2-Amino-2-(hydroxymethyl)-1,3-propanediol）緩衝液(pH8)で平衡化されたSephacryl S-300（ゲルろ過カラム）に流してカラムクロマトグラフィを行なうことにより精製した。これにより、ゲルろ過カラムによりフェリチン粒子の凝集体が除かれた、溶出液を得た。溶出液は、さらに限外ろ過膜と超遠心分離装置を用いて溶液中のフェリチンを濃縮し、次に、20mMのMES（2-(4-Morpholino) ethanesulfonic acid）および6mMのTris（2-Amino-2-(hydroxymethyl)-1,3-propanediol）を含有するpH5.8の緩衝液により希釈した。この濃縮および希釈の操作を３回ないし７回繰り返し、最終的にタンパク質濃度として０．２mg/mLのフェリチンが水中に分散したフェリチン溶液を得た。

前述のフェリチンの精製により作製した、１％程度の界面活性剤（ＴＷＥＥＮ２０：mono-9-octadecanoate poly(oxy-1,2-ethanediyl)からなる誘導体）を含むフェリチン溶液を、大気圧に比して負圧の雰囲気下に置いたサンプル２−１のホール部２１上部に滴下し、その後に大気圧に戻して室温にて３０分間静置した。この操作によりホール部内部にフェリチン溶液が導入され、フェリチンがホール部内部の側壁に吸着する。サンプル２−１を水洗し、その後に乾燥処理として１１０℃で３分間ベーキングして、吸着したフェリチンを第１電極部１２上に固定した。さらにその後にＵＶ光/オゾン処理装置に入れ、基板温度１１０℃でＵＶ光を照射しつつ酸素およびオゾンガスを供給して５分間保持し、フェリチンの外側タンパク質を除去された。また同時に、フェリチンの内部の直径６ｎｍの白金硫化物コアが還元し、直径５ｎｍの白金ナノ粒子を形成できた。

作製したサンプル２−１に対し、図１０で示したパルス状の電圧を印加して、その抵抗変化比を評価した。抵抗変化比の評価は以下のように行った。パルスジェネレータを用いて、サンプル２−１の第１電極部１２と導電体１０との間にパルス電圧を印加するようにし、リセット電圧として２．５Ｖを、セット電圧として−２．５Ｖを、リード電圧として０．０５Ｖ（正バイアス電圧）を印加した。各電圧のパルス幅は１０ｍｓ（ミリ秒）とした。セット電圧印加後の状態、およびリセット電圧印加後の状態の、それぞれの状態において、リード電圧を印加したときの出力電流値から素子の電気抵抗値を算出した。

算出された電気抵抗の高抵抗状態の値をＲ_Ｈｉｇｈ、低抵抗状態の値をＲ_Ｈｉｇｈとして、以下の式から抵抗変化比を求めた。

［抵抗変化比］＝（Ｒ_Ｈｉｇｈ−Ｒ_Ｌｏｗ）／Ｒ_Ｌｏｗ
その結果、サンプル２−１に含まれる２つの第１電極部１２で形成された２つのメモリビット部１はそれぞれ１０倍以上の抵抗変化比を示した。

本実施例により本発明にかかる半導体メモリは良好な抵抗変化特性を示すことが分かり、本発明の製造方法は、素子微細化が可能な高集積メモリへ適用することができる。

（実施例３）
図２Ａ〜図２Ｈに示す半導体メモリの製造方法を用いてサンプル３−１〜３−４を作製し、その抵抗変化特性について評価した。

実施例３では、抵抗変化層１４の材料として、
サンプル３−１：タンタル酸化物Ｔａ−Ｏ
サンプル３−２：チタン酸化物Ｔｉ−Ｏ
サンプル３−３：タングステン酸化物Ｗ−Ｏ
サンプル３−４：ハフニウム酸化物Ｈｆ−Ｏ
を、それぞれ用いて形成した。

サンプル３−１〜３−４では、白金硫化物フェリチンを用いて形成した白金ナノ粒子を第２電極部として形成した。その他の部位については、実施例１のサンプル１−１と同様に形成した。フェリチンのホール部２１への導入その他についても実施例１と同様である。

サンプル３−１において抵抗変化層１４としてＴａ−Ｏを形成する際には、Ｔａターゲットを用いたＲＦマグネトロンスパッタリング法によって堆積させた。スパッタリングは、酸素ガスとアルゴンガスとの混合ガス（酸素流量比は０．１−１０％）の雰囲気下（圧力は０．２−５Ｐａ）において、基板温度を２０〜４００℃の範囲（主に３００℃）とし、印加電力を１５０−３００Ｗとして行い、Ｔａ−Ｏ（２０ｎｍ）を堆積した。ベタ膜に対して同条件でＴａ−Ｏを形成することにより、酸素含有量（Ｏ／（Ｔａ＋Ｏ））が０．５−０．７程度の膜を作製することができる。

サンプル３−２において抵抗変化層１４としてＴｉ−Ｏを形成する際には、Ｔｉターゲットを用いたマグネトロンスパッタリング法によって堆積させた。スパッタリングは、酸素ガスとアルゴンガスとの混合ガス（酸素流量比は０．１−１０％）の雰囲気下（圧力は０．２−５Ｐａ）において、基板温度を２０〜４００℃の範囲（主に３００℃）とし、印加電力をＲＦ１５０−３００Ｗとして行い、ＴｉＯ_ｘ（０．５≦ｘ＜２）を堆積した。

サンプル３−３において抵抗変化層１４としてＷ−Ｏを形成する際には、Ｗターゲットを用いたマグネトロンスパッタリング法によって堆積させた。スパッタリングは、酸素ガスとアルゴンガスとの混合ガス（酸素流量比は０．１−１０％）の雰囲気下（圧力は０．２−５Ｐａ）において、基板温度を２０〜４００℃の範囲（主に３００℃）とし、印加電力をＲＦ１５０−３００Ｗとして行い、ＷＯ_ｘ（０．５≦ｘ＜３）を堆積した。

サンプル３−４において抵抗変化層１４としてＨｆ−Ｏを形成する際には、Ｈｆターゲットを用いたマグネトロンスパッタリング法によって堆積させた。スパッタリングは、酸素ガスとアルゴンガスとの混合ガス（酸素流量比は０．１−１０％）の雰囲気下（圧力は０．２−５Ｐａ）において、基板温度を２０〜４００℃の範囲（主に３００℃）とし、印加電力をＲＦ１５０−３００Ｗとして行い、ＨｆＯ_ｘ（０．５≦ｘ＜２）を堆積した。

作製したサンプル３−１〜３−４に対し、図１０で示したパルス状の電圧を印加して、その抵抗変化比を評価した。抵抗変化比の評価は以下のように行った。パルスジェネレータを用いて、各サンプルの第１電極部１２と導電体１０との間にパルス電圧を印加するようにし、リセット電圧として２．５Ｖを、セット電圧として−２．５Ｖを、リード電圧として０．０５Ｖ（正バイアス電圧）を印加した。各電圧のパルス幅は１０ｍｓ（ミリ秒）とした。セット電圧印加後の状態、およびリセット電圧印加後の状態の、それぞれの状態において、リード電圧を印加したときの出力電流値から素子の電気抵抗値を算出した。

算出された電気抵抗の高抵抗状態の値をＲ_Ｈｉｇｈ、低抵抗状態の値をＲ_Ｈｉｇｈとして、以下の式から抵抗変化比を求めた。

［抵抗変化比］＝（Ｒ_Ｈｉｇｈ−Ｒ_Ｌｏｗ）／Ｒ_Ｌｏｗ
その結果、各サンプルに含まれる２つの第１電極部１２で形成された２つのメモリビット部１はそれぞれ１０倍以上の抵抗変化比を示した。結果は、表１に示す通り。

本実施例により本発明にかかる半導体メモリは良好な抵抗変化特性を示すことが分かり、本発明の製造方法は、素子微細化が可能な高集積メモリへ適用することができる。

（実施例４）
実施例４では、図２Ａ〜図２Ｈに示す半導体メモリの製造方法を用いて、１つのホール部当たり２ビットのメモリをマトリクス状（８×８）に配列した６４×２＝１２８ビットのメモリからなるサンプル４−１を作製し、その特性について評価した。メモリアレイの各素子の個別動作の確認を行った結果、ランダムアクセス型の半導体メモリとしての動作を確認できた。

以上の各実施例に示されるように、本発明の半導体メモリの製造方法を用いることにより、良好な抵抗変化特性を示す半導体メモリを実現できることから、素子の微細化が求められる高集積メモリへ適用することが可能である。

本発明は、半導体メモリおよびそれを含む電子デバイスに適用できる。本発明に係わる半導体メモリは微細化ならびに高密度化が可能であり、様々な電子デバイスへ適用できる。本発明の半導体メモリを用いた電子デバイスとしては、たとえば、情報通信端末などに使用される不揮発性ＲＡＭ、スイッチング素子、センサ、画像表示装置、デジタル家電、携帯電話機、およびＰＣなどが挙げられる。

本発明に係わる半導体メモリの一例を模式的に示す断面図 本発明の半導体メモリの製造方法の一例を模式的に示す工程図 図２Ａの工程に続く工程を示す図 図２Ｂの工程に続く工程を示す図 図２Ｃの工程に続く工程を示す図 図２Ｄの工程に続く工程を示す図 図２Ｅの工程に続く工程を示す図 図２Ｆの工程に続く工程を示す図 図２Ｇの工程に続く工程を示す図 図１の半導体メモリの一例を模式的に示す上面図 図１の半導体メモリの一例を別な方向で見た断面図 本発明に係わる半導体メモリの別の一例を模式的に示す断面図 本発明に係わる半導体メモリのメモリビット部を模式的に示す断面図 図６のメモリビット部の等価回路を用いた模式図 本発明に係わる半導体メモリ（メモリアレイ）の一例を示す模式図 本発明に係わる半導体メモリにおける情報の読み出し方法の一例を説明するための図 本発明に係わる半導体メモリにおける情報の記録および読み出し方法の一例を説明するための図 本発明の半導体メモリの構成を示すブロック図の一例を示す図

１ メモリビット部
１０ 導電体
１１ 絶縁層
１２ 第１電極部
１３ 第２電極部
１４ 抵抗変化層
１５ 第３電極部
１６ 導電体
１７ 絶縁体
２０ 絶縁体
２１ ホール部
２５ 半導体
３２ ビット線
３３ ワード線
９１ 出力
９２ａ 負帰還増幅回路
９２ｂ 負帰還増幅回路
９３ 出力
９４ 参照ビット
９５ 出力
９６ 出力
９７ 差動増幅回路
９８ 出力信号
１００ 半導体メモリ
２００ 半導体メモリ
３００ メモリビット
４００ 半導体メモリ
４０１ メモリ本体部
４０２ メモリアレイ
４０３ 行選択回路／ドライバ
４０４ 列選択回路／ドライバ
４０５ 書き込み回路
４０６ センスアンプ
４０７ データ入出力回路
４０８ アドレス入力回路
４０９ 制御回路
ＢＬ０，ＢＬ１，… ビット線
Ｍ１１１，Ｍ１１２，… メモリセル
ＷＬ０，ＷＬ１，… ワード線

Claims (9)

1. （１）少なくとも２体以上の第１電極部を構成するための導電層と絶縁層からなる多層構造を形成し、
   （２）前記多層構造の一部に、前記第１電極部を貫通するようにホール部を形成し、
   （３）前記ホール部の少なくとも側壁部に露出した前記第１電極部に対して、前記第１電極部とは異なる元素を主成分とする金属化合物を内包するフェリチンを用いて前記第１電極部上に配置し、前記フェリチンのタンパク質を除去して前記フェリチンに内包された前記金属化合物を金属ナノ粒子として前記第１電極部に対して電気的に接続するようにした第２電極部を配し、
   （４）前記ホール部の少なくとも側壁部に少なくとも前記第２電極部と電気的に接続された抵抗変化層を設け、
   （５）前記第１電極部および前記第２電極部と離間して配される、第３電極部を前記抵抗変化層と電気的に接続して形成し、
   前記第１電極部と電気的に接続された前記第２電極部と前記第３電極部との間の前記抵抗変化層を介して、駆動電圧あるいは電流を印加することによって電気抵抗値を異なる複数の状態間で変化させることが可能である抵抗変化型の半導体メモリの製造方法。
2. 前記ホール部に前記フェリチンを配置する際に前記ホール部が半導体メモリ形成雰囲気に比べて負圧とすることにより前記ホール部に前記フェリチンを導入する工程を、前記（３）の工程に更に含むことを特徴とする請求項１記載の半導体メモリの製造方法。
3. 前記第１電極部と電気的に接続された帯状の配線電極を形成する工程を、前記（１）−（５）の工程のいずれかに更に含むことを特徴とする請求項１記載の半導体メモリの製造方法。
4. 前記第３電極部と電気的に接続された帯状の配線電極を形成する工程を、前記（１）−（５）の工程のいずれかに更に含むことを特徴とする請求項３記載の半導体メモリの製造方法。
5. 前記ホール部の底部を導電体として形成する工程を、前記（１）−（５）の工程のいずれかに更に含むことを特徴とする請求項１記載の半導体メモリの製造方法。
6. 前記第１電極部が少なくともチタン（Ｔｉ）を含む導電材料を主成分とすることを特徴とする請求項１記載の半導体メモリの製造方法。
7. 前記第２電極部が少なくとも白金（Ｐｔ）あるいは金（Ａｕ）を含む導電材料を主成分とすることを特徴とする請求項１−２記載の半導体メモリの製造方法。
8. 前記絶縁層が少なくともシリコン（Ｓｉ）を含む絶縁材料を主成分とすることを特徴とする請求項１記載の半導体メモリの製造方法。
9. マトリクス状に配置された複数の前記半導体メモリを含む請求項１−８記載の半導体メモリの製造方法。

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