JP2010176392A - 不良解析装置と方法及びプログラム - Google Patents
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Abstract
【解決手段】ホストPC120上でデバッガが動作し、デバッガの操作に応じて2つのマイクロプロセッサA、B(100、100’)がデバッグI/F装置A、B(110、110’)を介して同一のデバッグ動作を並行して実行し、マイクロプロセッサA、Bから得られた内部情報(ダンプ結果)はホストPC120に転送され、ホストPC120で比較し不良解析を行う。
【選択図】図1
Description
前記第1、第2のデバッグ・インタフェース装置を介して前記第1、第2のマイクロプロセッサに対して同一のデバッグ動作を並行して実行させ、前記第1、第2のマイクロプロセッサの内部情報を取得して比較し、不良解析を行う処理を、実行させるプログラムが提供される。
図1は、本発明の一実施例に係る不良解析装置の構成を示す図である。図1を参照すると、本発明の一実施例の不良解析装置は、オンチップデバッグ機能を備えたマイクロプロセッサA、B(100、100’)と、それぞれのマイクロプロセッサA、B(100、100’)に接続されデバッグ機能を補助するデバッグ・インタフェース(I/F)装置A、B(110、110’)と、デバッグI/F装置(110、110’)を介してマイクロプロセッサA、B(100、100’)にそれぞれ接続され、デバッグを行うホストPC(HOST PC、単に、「ホスト」ともいう)120とを備えている。マイクロプロセッサA、B(100、100’)は、命令を実行するCPUと、オンチップデバッグ機能としてブレーク、メモリダンプ等を行うオンチップデバッグ回路を有する(あるいは同等の動作を実行可能な手段を有する)。オンチップデバッグ回路は、インサーキットエミュレータ(ICE)に設けられていたデバック回路の1部をチップ(マイクロプロセッサ)上に搭載し、評価時に、実デバイス(マイクロプロセッサ)を用いてエミュレーション機能を実現するものである。
本発明の第2の実施例として、不具合個所の絞込みにあたり、ブレークポイントをバイナリサーチ的に設定することで、不具合個所の絞込むようにしてもよい。こうすることで、不具合検出までの時間短縮効果が期待できる。例えば図4において、マイクロプロセッサA、B(100、100’)のCPU101にプログラム実行開始アドレスからプログラムを実行させ、ブレークポイント3でマイクロプロセッサA、B(100、100’)のダンプ結果に不一致が検出された場合、ブレークポイント2からステップ実行を行うのではなく、例えば、ブレークポイント2とブレークポイント3の間の中間アドレスにブレークポイントを新たに設定し、プログラム実行開始アドレスからプログラムをスタートさせる。新たなブレークポイントでのダンプ結果に不一致がなければ、新たなブレークポイントとブレークポイント3の間にさらに別のブレークポイントを挿入し(新たなブレークポイントは削除)、プログラム実行開始アドレスからプログラムをスタートさせる、別のブレークポイントでダンプ結果に不一致があれば、新たなブレークポイントと別のブレークポイント間に不具合があることになり、さらに2分探索法で絞り込むか、ステップ実行することで、不良箇所を検出する。
本発明の第3の実施例として、ホストPC120で、マイクロプロセッサA、B(100、100’)のダンプ結果が一致せず、マイクロプロセッサB(100’)の不具合検出時に、マイクロプロセッサB(100’)に良品マイクロプロセッサA(100)の正しいメモリ/レジスタ値をリストアし、その後の動作を継続して実行するようにしてもよい。このとき、例えばプログラムをステップ実行させ、1命令実行毎に、マイクロプロセッサA、B(100、100’)の内部情報の読み出し、ホストPC120において比較を行う。マイクロプロセッサA、B(100、100’)の内部情報の読み出し結果が一致すればステップ実行を継続し、不一致を検出すれば内部情報を保存する。不一致検出後は、再度、良品マイクロプロセッサA(100)の内部情報をマイクロプロセッサB(100’)に書き込み、ステップ実行を継続する。ステップ実行は、予め設定したアドレスまで実行しても良いし、不一致検出した時点でやめても良い。またステップ実行でなくブレークポイントを設定し、前記第1の実行例のようにして、不一致箇所を絞り込んでも良い。
2 アドレスカウンタ
3 被試験MPU
4 コントローラ
5 トレースメモリ部
6 バストランシーバ部
7 コンパレータ部
11 良品LSI
12 被測定LSI
41 書込許可部
42 ブレーク要求部
43 タグテーブル
100、100’ マイクロプロセッサ
101 CPU
102 オンチップデバッグ回路
103 FLASHメモリ
104 周辺回路(PERIPHERAL)
105 RAM(ランダムアクセスメモリ)
106 データ/アドレスバス
110、110’ デバッグI/F装置
120 ホスト
121 CPU
122 ハードディスク
123 RAM
124 通信手段
Claims (30)
- マイクロプロセッサのデバッグの制御を行うホストマシンと、
同一構成とされる第1、第2のマイクロプロセッサと、
前記ホストマシンと前記第1、第2のマイクロプロセッサとをそれぞれ接続する第1、第2のデバッグ・インタフェース装置と、
を備え、
前記ホストマシンは、
前記第1、第2のデバッグ・インタフェース装置を介して前記第1、第2のマイクロプロセッサに対して、同一のデバッグ動作を並行して実行させ、
前記第1、第2のマイクロプロセッサの内部情報を前記第1、第2のデバッグ・インタフェース装置を介して取得して比較し、不良解析を行う手段を備えている、ことを特徴とする不良解析装置。 - 前記第1のマイクロプロセッサは良品であり、前記第2のマイクロプロセッサは不良解析対象のマイクロプロセッサである、ことを特徴とする請求項1記載の不良解析装置。
- 前記ホストマシンは、前記第1、第2のマイクロプロセッサの内部情報の不一致を検出した場合に前記第1、第2のマイクロプロセッサにおいて次に行うデバッグ動作を予め指定しておく、ことを特徴とする請求項1又は2記載の不良解析装置。
- 前記ホストマシンは、前記第1、第2のデバッグ・インタフェース装置を介して前記第1、第2のマイクロプロセッサのプログラム上に複数のブレークポイントを設定し、
第1のブレークポイントにおいて前記第1、第2マイクロプロセッサから取得された内部情報が一致し、前記第1のブレークポイントよりも後に実行される第2ブレークポイントにおいて前記第1、第2マイクロプロセッサから取得された内部情報が不一致の場合、次の動作として、前記第1のブレークポイントと前記第2のブレークポイント間の命令を、1ステップずつ実行させるように、デバッグ命令を変更し、該変更したデバッグ命令を前記第1、第2のデバッグ・インタフェース装置を介して前記第1、第2のマイクロプロセッサに対して指示する、ことを特徴とする請求項1乃至3のいずれか1項に記載の不良解析装置。 - 前記ホストマシンは、前記第1、第2のデバッグ・インタフェース装置を介して前記第1、第2マイクロプロセッサに対して、バイナリサーチでブレークポイントを設定し、不良解析を行う、ことを特徴とする請求項1乃至3のいずれか1項に記載の不良解析装置。
- 前記ホストマシンは、前記第1、第2のデバッグ・インタフェース装置を介して前記第1、第2のマイクロプロセッサのプログラム上に探索範囲の始めと終わりに対応する第1、第2のブレークポイントを設定し、
前記第1のブレークポイントにおいて前記第1、第2マイクロプロセッサから取得された内部情報が一致し、前記第1のブレークポイントよりも後に実行される前記第2のブレークポイントでは前記第1、第2マイクロプロセッサから取得された内部情報が不一致の場合、
前記ホストマシンは、前記第1のブレークポイントと前記第2のブレークポイントの中間を第3のブレークポイントとして設定するように、前記第1、第2のデバッグ・インタフェース装置を介して前記第1、第2のマイクロプロセッサに対して指示する、ことを特徴とする請求項5記載の不良解析装置。 - 前記第1、第2マイクロプロセッサがプログラムの先頭から前記第3のブレークポイントまで実行し、前記第3のブレークポイントにおいて前記第1、第2マイクロプロセッサから取得された内部情報が一致した場合、
前記ホストマシンは、前記第3のブレークポイントを新たな第1のブレークポイントとし、前記新たな第1のブレークポイントと前記第2のブレークポイントとの中間を第3のブレークポイントとし、
前記第3のブレークポイントにおいて前記第1、第2マイクロプロセッサから取得された内部情報が不一致の場合、
前記ホストマシンは、前記第3のブレークポイントを新たな第2のブレークポイントとし、前記新たな第2のブレークポイントと前記第1のブレークポイントとの中間を第3のブレークポイントとするように、前記第1、第2のデバッグ・インタフェース装置を介して前記第1、第2のマイクロプロセッサに対して指示する、ことを特徴とする請求項6記載の不良解析装置。 - 前記ホストマシンは、前記ブレークポイントのバイナリサーチを所定回数実行した後の探索範囲の始めと終わりに対応する第1、第2のブレークポイントに関して、
前記第1、第2マイクロプロセッサをプログラム先頭から第1のブレークポイントまで実行させ、その後、第2のブレークポイントまでステップ実行させる、ことを特徴とする請求項5乃至7のいずれか1項に記載の不良解析装置。 - 前記ホストマシンは、一のブレークポイントにおける前記第1、第2マイクロプロセッサから取得された内部情報が不一致の場合、前記第1のマイクロプロセッサの内部情報の少なくとも1部を前記第2マイクロプロセッサの内部情報として設定した上で、前記第1、第2マイクロプロセッサを前記一のブレークポイントの次の命令から再実行させる制御を行う、ことを特徴とする請求項1乃至3のいずれか1項に記載の不良解析装置。
- 前記ホストマシンは、前記再実行がステップ実行で行われ、一のブレークポイントにおける前記第1、第2マイクロプロセッサから取得された内部情報が不一致の場合、不一致情報を記憶部に保存し、
前記ステップ実行の結果、前記記憶部に保存された不一致情報が複数個所ある場合、複数の不一致箇所の情報のうち少なくとも2つの不一致情報の共通点を抽出する、ことを特徴とする、請求項9記載の不良解析装置。 - ホストマシン上でマイクロプロセッサのデバッガが動作し、
前記ホストマシンは、
同一構成とされる、第1、第2のマイクロプロセッサに対して、第1、第2のデバッグ・インタフェース装置を介して同一のデバッグ動作を並行して実行させ、
前記ホストマシンは、前記第1、第2のマイクロプロセッサの内部情報を第1、第2のデバッグ・インタフェース装置を介して取得して比較し、不良解析を行う、ことを特徴とする不良解析方法。 - 前記第1のマイクロプロセッサは良品であり、前記第2のマイクロプロセッサは不良解析対象のマイクロプロセッサである、ことを特徴とする請求項11記載の不良解析方法。
- 前記ホストマシンには、前記第1、第2のマイクロプロセッサの内部情報の不一致を検出した場合において、前記第1、第2のマイクロプロセッサで次に行うデバッグ動作が予め指定されている、ことを特徴とする請求項11又は12記載の不良解析方法。
- 前記ホストマシンは、前記第1、第2のマイクロプロセッサのプログラム上に複数のブレークポイントを設定し、
第1のブレークポイントにおいて前記第1、第2マイクロプロセッサから取得された内部情報が一致し、前記第1のブレークポイントよりも後に実行される第2ブレークポイントにおいて前記第1、第2マイクロプロセッサから取得された内部情報が不一致の場合、次の動作として、前記第1のブレークポイントと前記第2のブレークポイント間の命令を、1ステップずつ実行させるように、デバッグ命令を変更し、前記第1、第2のマイクロプロセッサに対して指示する、ことを特徴とする請求項11乃至13のいずれか1項に記載の不良解析方法。 - 前記ホストマシンは、前記第1、第2マイクロプロセッサに対して、バイナリサーチでブレークポイントを設定し不良解析を行う、ことを特徴とする請求項11乃至13のいずれか1項に記載の不良解析方法。
- 前記ホストマシンは、前記第1、第2のマイクロプロセッサのプログラム上に、探索範囲の始めと終わりに対応する第1、第2のブレークポイントを設定し、
前記第1のブレークポイントにおいて前記第1、第2マイクロプロセッサから取得された内部情報が一致し、前記第1のブレークポイントよりも後に実行される前記第2のブレークポイントでは前記第1、第2マイクロプロセッサから取得された内部情報が不一致の場合、
前記ホストマシンは、前記第1のブレークポイントと前記第2のブレークポイントの中間を第3のブレークポイントとして設定し、前記第1、第2のマイクロプロセッサに対して指示する、ことを特徴とする請求項15記載の不良解析方法。 - 前記第1、第2マイクロプロセッサがプログラムの先頭から前記第3のブレークポイントまで実行し、前記第3のブレークポイントにおいて前記第1、第2マイクロプロセッサから取得された内部情報が一致した場合、
前記ホストマシンは、前記第3のブレークポイントを新たな第1のブレークポイントとし、前記新たな第1のブレークポイントと前記第2のブレークポイントとの中間を第3のブレークポイントとし、
前記第3のブレークポイントにおいて前記第1、第2マイクロプロセッサから取得された内部情報が不一致の場合、
前記ホストマシンは、前記第3のブレークポイントを新たな第2のブレークポイントとし、前記新たな第2のブレークポイントと前記第1のブレークポイントとの中間を第3のブレークポイントとし、前記第1、第2のマイクロプロセッサに対して指示する、ことを特徴とする請求項16記載の不良解析方法。 - 前記ホストマシンは、前記ブレークポイントのバイナリサーチを所定回数実行した後の探索範囲の始めと終わりに対応する第1、第2のブレークポイントに関して、
前記第1、第2マイクロプロセッサをプログラム先頭から第1のブレークポイントまで実行させ、その後、第2のブレークポイントまでステップ実行させる、ことを特徴とする請求項15乃至17のいずれか1項に記載の不良解析方法。 - 前記ホストマシンは、一のブレークポイントにおける前記第1、第2マイクロプロセッサから取得された内部情報が不一致の場合、前記第1のマイクロプロセッサの内部情報の少なくとも1部を前記第2マイクロプロセッサの内部情報として設定した上で、再実行させる制御を行う、ことを特徴とする請求項11乃至13のいずれか1項に記載の不良解析方法。
- 前記ホストマシンは、前記再実行が、ステップ実行で行われ、一のブレークポイントにおける前記第1、第2マイクロプロセッサから取得された内部情報が不一致の場合、不一致情報を記憶部に保存し、
前記ステップ実行の結果、前記記憶部に保存された不一致情報が複数個所ある場合、複数の不一致箇所の情報のうち少なくとも2つの不一致情報の共通点を抽出する、ことを特徴とする、請求項19記載の不良解析方法。 - 同一構成とされる第1、第2のマイクロプロセッサとそれぞれ第1、第2のデバッグ・インタフェース装置を介して接続されるホストマシンに、
前記第1、第2のデバッグ・インタフェース装置を介して前記第1、第2のマイクロプロセッサに対して同一のデバッグ動作を並行して実行させ、
前記第1、第2のマイクロプロセッサの内部情報を取得して比較し、不良解析を行う処理を、実行させるプログラム。 - 前記第1のマイクロプロセッサは良品であり、前記第2のマイクロプロセッサは不良解析対象のマイクロプロセッサである、請求項21記載のプログラム。
- 前記第1、第2のマイクロプロセッサの内部情報の不一致を検出した場合には、前記第1、第2のマイクロプロセッサにおいて次に行うデバッグ動作を指定しておく処理を、前記ホストマシンに実行させる請求項21又は22記載のプログラム。
- 前記第1、第2のマイクロプロセッサのプログラム上に複数のブレークポイントを設定し、
第1のブレークポイントにおいて前記第1、第2マイクロプロセッサから取得された内部情報が一致し、前記第1のブレークポイントよりも後に実行される第2ブレークポイントにおいて前記第1、第2マイクロプロセッサから取得された内部情報が不一致の場合、次の動作として、前記第1のブレークポイントと前記第2のブレークポイント間の命令を、1ステップずつ実行させるように、デバッグ命令を変更し、前記第1、第2のマイクロプロセッサに対して指示する処理を、前記ホストマシンに実行させる請求項21乃至23のいずれか1項に記載のプログラム。 - 前記第1、第2マイクロプロセッサに対して、バイナリサーチでブレークポイントを設定し不良解析を行う処理を、前記ホストマシンに実行させる請求項21乃至23のいずれか1項に記載のプログラム。
- 前記第1、第2のマイクロプロセッサのプログラム上に、探索範囲の始めと終わりに対応する第1、第2のブレークポイントを設定し、
前記第1のブレークポイントにおいて前記第1、第2マイクロプロセッサから取得された内部情報が一致し、前記第1のブレークポイントよりも後に実行される前記第2のブレークポイントでは前記第1、第2マイクロプロセッサから取得された内部情報が不一致の場合、
前記第1のブレークポイントと前記第2のブレークポイントの中間を第3のブレークポイントとして設定し、前記第1、第2のマイクロプロセッサに対して指示する処理を、前記ホストマシンに実行させる請求項25記載のプログラム。 - 前記第1、第2マイクロプロセッサがプログラムの先頭から前記第3のブレークポイントまで実行し、前記第3のブレークポイントにおいて前記第1、第2マイクロプロセッサから取得された内部情報が一致した場合、
前記第3のブレークポイントを新たな第1のブレークポイントとし、前記新たな第1のブレークポイントと前記第2のブレークポイントとの中間を第3のブレークポイントとし、
前記第3のブレークポイントにおいて前記第1、第2マイクロプロセッサから取得された内部情報が不一致の場合、
前記第3のブレークポイントを新たな第2のブレークポイントとし、前記新たな第2のブレークポイントと前記第1のブレークポイントとの中間を第3のブレークポイントとし、前記第1、第2のマイクロプロセッサに対して指示する処理を、前記ホストマシンに実行させる請求項26記載のプログラム。 - 前記ブレークポイントのバイナリサーチを所定回数実行した後の探索範囲の始めと終わりに対応する第1、第2のブレークポイントに関して、
前記第1、第2マイクロプロセッサをプログラム先頭から第1のブレークポイントまで実行させ、その後、第2のブレークポイントまでステップ実行させる処理を、前記ホストマシンに実行させる請求項25乃至27のいずれか1項に記載のプログラム。 - 一のブレークポイントにおける前記第1、第2マイクロプロセッサから取得された内部情報が不一致の場合、前記第1のマイクロプロセッサの内部情報の少なくとも1部を前記第2マイクロプロセッサの内部情報として設定した上で、再実行させる制御を行う処理を、前記ホストマシンに実行させる請求項21乃至23のいずれか1項に記載のプログラム。
- 前記再実行がステップ実行で行われ、一のブレークポイントにおける前記第1、第2マイクロプロセッサから取得された内部情報が不一致の場合、不一致情報を記憶部に保存し、
前記ステップ実行の結果、前記記憶部に保存された不一致情報が複数個所ある場合、複数の不一致箇所の情報のうち少なくとも2つの不一致情報の共通点を抽出する処理を、前記ホストマシンに実行させる請求項29記載のプログラム。
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