JP2010147240A

JP2010147240A - Semiconductor device

Info

Publication number: JP2010147240A
Application number: JP2008322704A
Authority: JP
Inventors: Makoto Shibamiya; 信柴宮; Mitsuo Horie; 光生堀江
Original assignee: Toshiba Corp
Current assignee: Toshiba Corp
Priority date: 2008-12-18
Filing date: 2008-12-18
Publication date: 2010-07-01

Abstract

<P>PROBLEM TO BE SOLVED: To provide a semiconductor device having a bidirectional diode structure capable of suppressing degradation of ESD resistance capacity and reducing capacitance. <P>SOLUTION: The semiconductor device includes: an n-type common cathode region 13 located on a surface of a p-type semiconductor substrate 11; a p-type first anode region 16 located on a surface of the common cathode region 13 and having carrier concentration that is high relative to that of the semiconductor substrate 11, and high to an extent dominantly causing Zener breakdown; a p-type second anode region 17 located on a surface of the common cathode region 13 away from the first anode region 16 and having carrier concentration equivalent to that of the first anode region 16; a p-type third anode region 18 separate from the first anode region 16, in contact with the second anode region 17, located on a surface of the common cathode region 13, and having low carrier concentration relative to that of the second anode region 17; a p-type front-back conduction region 15 connecting the semiconductor substrate 11 to the first anode region 16 and located in the common cathode region 13; a surface electrode 25 located on the second and third anode regions 17, 18; and a back electrode 26 on the back of the semiconductor substrate 11. <P>COPYRIGHT: (C)2010,JPO&INPIT

Description

本発明は、双方向ダイオード構造を有する半導体装置に関する。 The present invention relates to a semiconductor device having a bidirectional diode structure.

ツェナーダイオード（定電圧ダイオード）は、被保護回路等に並列に接続され、被保護回路等を、静電気放電（ＥＳＤ、Electrostatic Discharge）から保護したり、入力側の電圧変動に対して、一定の電圧以上の電圧がかからないように保護するために使用される。 Zener diodes (constant voltage diodes) are connected in parallel to the protected circuit, etc., and protect the protected circuit from electrostatic discharge (ESD) or a constant voltage against voltage fluctuations on the input side. It is used to protect against the above voltage.

ツェナーダイオードは、２個のダイオードが逆直列、例えば、ｐｎｐ構造またはｎｐｎ構造、に接続されて、正逆の双方向に電圧阻止能力を有する構成として使用されることがあり、更に、部品点数の削減、組み立て工数の削減等のために、２個の逆直列のダイオードを一個の半導体装置とした双方向ツェナーダイオードが製品化されている。 A Zener diode may be used as a configuration in which two diodes are connected in reverse series, for example, a pnp structure or an npn structure, and have a voltage blocking capability in both forward and reverse directions. In order to reduce the number of assembly steps and the like, a bidirectional Zener diode having two anti-series diodes as one semiconductor device has been commercialized.

双方向ツェナーダイオード構造の半導体装置は、例えば、ｐ＋形（型）半導体基板の表面にｎ−形半導体層が、例えばエピタキシャル成長により設けられ、そのｎ形半導体層表面に所定間隔でｐ形の第１拡散領域及び第２拡散領域が設けられ、第１拡散領域および第２拡散領域の外周部にｎ−形半導体層の表面からｐ形半導体基板に達するｐ形のアイソレーション拡散領域が形成され、第１拡散領域とアイソレーション拡散領域とが接続電極により電気的に接続されている（例えば、特許文献１参照。）。 In a semiconductor device having a bidirectional Zener diode structure, for example, an n− type semiconductor layer is provided on the surface of a p + type (type) semiconductor substrate by, for example, epitaxial growth, and a p type first is formed on the surface of the n type semiconductor layer at a predetermined interval. A diffusion region and a second diffusion region are provided, and a p-type isolation diffusion region reaching the p-type semiconductor substrate from the surface of the n − -type semiconductor layer is formed on the outer periphery of the first diffusion region and the second diffusion region. One diffusion region and the isolation diffusion region are electrically connected by a connection electrode (see, for example, Patent Document 1).

しかしながら、開示された半導体装置は、ｐｎ接合をなすｐ型半導体層が、１×１０^１９ｃｍ^−３またはそれ以上の高い不純物濃度に設定されているために、逆バイアス時、ｐｎ接合部にできる空乏層の幅（間隔）が相対的に小さくなり、アノードとカソードとの間に寄生する静電容量が大きくなるという問題が発生する。静電容量の増大は、開示された半導体装置が、高速に変化する入力信号電圧に対しては、対応できないという問題となって表れる。そして、例えば、高周波信号に対応するように、ｐｎ接合面積を小さくするとＥＳＤ耐量が低下し、また、不純物濃度を低減すると所定の降伏電圧（ツェナー電圧）を得られないという問題が発生する。
特開２００４−１７９５７２号公報 However, in the disclosed semiconductor device, the p-type semiconductor layer forming the pn junction is set to a high impurity concentration of 1 × 10 ¹⁹ cm ⁻³ or higher, so that the pn junction can be formed at the time of reverse bias. There arises a problem that the width (interval) of the depletion layer becomes relatively small, and the parasitic capacitance between the anode and the cathode becomes large. The increase in capacitance appears as a problem that the disclosed semiconductor device cannot cope with an input signal voltage that changes at high speed. For example, if the pn junction area is reduced so as to correspond to a high-frequency signal, the ESD tolerance is reduced, and if the impurity concentration is reduced, a predetermined breakdown voltage (zener voltage) cannot be obtained.
JP 2004-179572 A

本発明は、ＥＳＤ耐量の低下を抑制し、静電容量を低減可能な双方向ダイオード構造を有する半導体装置を提供する。 The present invention provides a semiconductor device having a bidirectional diode structure that can suppress a reduction in ESD tolerance and reduce capacitance.

本発明の一態様の半導体装置は、第１導電型の第１半導体層と、前記第１半導体層の表面に設けられた第２導電型の第２半導体層と、前記第２半導体層の表面に選択的に設けられ、キャリア濃度が前記第１半導体層より高く且つツェナー降伏が支配的に起こる程度のキャリア濃度を有する第１導電型の第３半導体層と、前記第１半導体層と前記第３半導体層とを接続し、前記第２半導体層に接して設けられ、前記第３半導体層よりキャリア濃度が低い第１導電型の第４半導体層と、前記第３半導体層と離間して前記第２半導体層の表面に選択的に設けられ、前記第３半導体層とキャリア濃度が同等の第１導電型の第５半導体層と、前記第３半導体層と離間し、前記第５半導体層に接し、前記第２半導体層の表面に選択的に設けられ、前記第５半導体層よりキャリア濃度が低い第１導電型の第６半導体層と、前記第５半導体層及び前記第６半導体層の表面に接続する第１電極と、前記第１半導体層の裏面に接続する第２電極とを備えていることを特徴とする。 A semiconductor device of one embodiment of the present invention includes a first conductivity type first semiconductor layer, a second conductivity type second semiconductor layer provided on a surface of the first semiconductor layer, and a surface of the second semiconductor layer. A third semiconductor layer of a first conductivity type having a carrier concentration higher than that of the first semiconductor layer and having a carrier concentration such that Zener breakdown occurs predominantly, and the first semiconductor layer and the first semiconductor layer. A third semiconductor layer connected to the second semiconductor layer and in contact with the second semiconductor layer and having a carrier concentration lower than that of the third semiconductor layer, and spaced apart from the third semiconductor layer. A fifth semiconductor layer of a first conductivity type that is selectively provided on a surface of the second semiconductor layer and has a carrier concentration equivalent to that of the third semiconductor layer; and spaced apart from the third semiconductor layer; In contact with and selectively provided on the surface of the second semiconductor layer, A first conductive type sixth semiconductor layer having a carrier concentration lower than that of the conductor layer; a first electrode connected to surfaces of the fifth semiconductor layer and the sixth semiconductor layer; and a first electrode connected to a back surface of the first semiconductor layer. And two electrodes.

本発明によれば、ＥＳＤ耐量の低下を抑制し、静電容量を低減可能な双方向ダイオード構造を有する半導体装置を提供することができる。 ADVANTAGE OF THE INVENTION According to this invention, the semiconductor device which has the bidirectional | two-way diode structure which can suppress the fall of ESD tolerance and can reduce an electrostatic capacitance can be provided.

以下、本発明の実施例について、図面を参照しながら説明する。以下に示す図では、同一の構成要素には同一の符号を付している。 Embodiments of the present invention will be described below with reference to the drawings. In the figure shown below, the same code | symbol is attached | subjected to the same component.

本発明の実施例に係る半導体装置について、図１乃至図３を参照しながら説明する。図１は半導体装置を構成する双方向ダイオード構造を模式的に示す図で、図１（ａ）は平面図、図１（ｂ）は図１（ａ）のＡ−Ａ線に沿った断面図である。図２は半導体装置の回路構成を模式的に示す図で、図２（ａ）は断面構造と素子を対応させた図、図２（ｂ）は等価回路図である。図３は半導体装置の動作を説明するための模式的な図である。なお、半導体基板に対してｐｎ接合が形成される側を上または表、対向する側を下または裏面という。 A semiconductor device according to an embodiment of the present invention will be described with reference to FIGS. 1A and 1B are diagrams schematically showing a bidirectional diode structure constituting a semiconductor device. FIG. 1A is a plan view, and FIG. 1B is a cross-sectional view taken along the line AA in FIG. It is. 2A and 2B are diagrams schematically showing a circuit configuration of the semiconductor device. FIG. 2A is a diagram in which cross-sectional structures and elements are associated with each other, and FIG. 2B is an equivalent circuit diagram. FIG. 3 is a schematic diagram for explaining the operation of the semiconductor device. The side on which the pn junction is formed with respect to the semiconductor substrate is referred to as the upper side or the front side, and the opposite side is referred to as the lower side or the back side.

図１に示すように、半導体装置１は、半導体基板１１の上面の共通カソード領域１３を共有して、互いに逆方向を向いたダイオード５及びダイオード６を有している。共通カソード領域１３の表面中央部に配置されたほぼ円形のｐｎ接合に接して周囲にツェナー電圧（降伏電圧）を規定するｐｎ接合を有するダイオード５、及びダイオード５のｐｎ接合を離間して取り巻く共通カソード領域１３の表面の周囲にツェナー電圧を規定するｐｎ接合を有するダイオード６を有している。半導体装置１は、概略、直方体をなし、表面の中央部に表面電極２５、裏面のほぼ全域に裏面電極２６を有している。 As shown in FIG. 1, the semiconductor device 1 includes a diode 5 and a diode 6 that are opposite to each other while sharing a common cathode region 13 on the upper surface of the semiconductor substrate 11. A diode 5 having a pn junction that defines a Zener voltage (breakdown voltage) in contact with a substantially circular pn junction disposed in the central portion of the surface of the common cathode region 13, and a common surrounding the pn junction of the diode 5 separately A diode 6 having a pn junction that defines a Zener voltage is provided around the surface of the cathode region 13. The semiconductor device 1 is generally rectangular parallelepiped, and has a surface electrode 25 at the center of the surface and a back electrode 26 over almost the entire back surface.

半導体装置１は、より詳しくは、第１導電型であるｐ型の第１半導体層である半導体基板１１と、半導体基板１１の表面に設けられた第２導電型であるｎ型の第２半導体層である共通カソード領域１３と、共通カソード領域１３の表面に選択的に設けられ、キャリア濃度が半導体基板１１より高く且つツェナー降伏が支配的に起こる程度のキャリア濃度を有するｐ型の第３半導体層である第１アノード領域１６と、第１アノード領域１６と離間して共通カソード領域１３の表面に選択的に設けられ、第１アノード領域１６とキャリア濃度が同等のｐ型の第５半導体層である第２アノード領域１７と、第１アノード領域１６と離間し、第２アノード領域１７に接し、共通カソード領域１３の表面に選択的に設けられ、第２アノード領域１７よりキャリア濃度が低いｐ型の第６半導体層である第３アノード領域１８と、半導体基板１１と第１アノード領域１６とを接続する共通カソード領域１３の側部に設けられた第４半導体層であるｐ型表裏導通領域１５と、第２アノード領域１７及び第３アノード領域１８の表面に接続する第１電極である表面電極２５と、半導体基板１１の裏面に設けられた第２電極である裏面電極２６とを備えている。 More specifically, the semiconductor device 1 includes a semiconductor substrate 11 that is a p-type first semiconductor layer that is a first conductivity type, and an n-type second semiconductor that is a second conductivity type provided on the surface of the semiconductor substrate 11. A common cathode region 13 that is a layer, and a p-type third semiconductor that is selectively provided on the surface of the common cathode region 13 and has a carrier concentration that is higher than that of the semiconductor substrate 11 and that causes a Zener breakdown to occur predominantly. A first anode region 16, which is a layer, and a p-type fifth semiconductor layer which is selectively provided on the surface of the common cathode region 13 so as to be separated from the first anode region 16 and has a carrier concentration equivalent to that of the first anode region 16. The second anode region 17 and the first anode region 16, which are in contact with the second anode region 17 and selectively provided on the surface of the common cathode region 13, This is a fourth semiconductor layer provided on the side of the third anode region 18 which is a p-type sixth semiconductor layer having a low carrier concentration and the common cathode region 13 connecting the semiconductor substrate 11 and the first anode region 16. The p-type front / back conduction region 15, the surface electrode 25 as the first electrode connected to the surfaces of the second anode region 17 and the third anode region 18, and the back electrode as the second electrode provided on the back surface of the semiconductor substrate 11 26.

半導体基板１１は、ｐ型の不純物がドープされたシリコン基板である。半導体基板１１は、例えば、キャリア濃度が約８×１０^１８ｃｍ^−３であり、厚さが約１００〜１３０μｍである。半導体基板１１の裏面は、Ａｕを主成分として有する金属層からなる裏面電極２６が形成されている。なお、半導体基板１１は、少なくとも、裏面電極２６とオーミック接触がとれる程度のキャリア濃度を有し、第１アノード領域１６より低いキャリア濃度を有している。 The semiconductor substrate 11 is a silicon substrate doped with p-type impurities. For example, the semiconductor substrate 11 has a carrier concentration of about 8 × 10 ¹⁸ cm ⁻³ and a thickness of about 100 to 130 μm. On the back surface of the semiconductor substrate 11, a back electrode 26 made of a metal layer containing Au as a main component is formed. The semiconductor substrate 11 has at least a carrier concentration that can make ohmic contact with the back electrode 26, and has a carrier concentration lower than that of the first anode region 16.

共通カソード領域１３は、半導体基板１１の表面に、ｎ型の不純物がドープされてエピタキシャル成長されたシリコン結晶である。共通カソード領域１３は、例えば、キャリア濃度が約１〜３×１０^１８ｃｍ^−３であり、厚さが約２０μｍである。 The common cathode region 13 is a silicon crystal epitaxially grown by doping an n-type impurity on the surface of the semiconductor substrate 11. For example, the common cathode region 13 has a carrier concentration of about 1 to 3 × 10 ¹⁸ cm ⁻³ and a thickness of about 20 μm.

ｐ型表裏導通領域１５は、共通カソード領域１３の平面図周辺部で、半導体基板１１を共通カソード領域１３の表面側と電気的接続を取るために、ｐ型の不純物がドープされた領域である。ｐ型表裏導通領域１５は、例えば、キャリア濃度が約１〜３×１０^１８ｃｍ^−３であり、共通カソード領域１３の膜厚方向（上下方向）に貫通している。ｐ型の不純物は、イオン注入または熱拡散法等により形成され、他の第１乃至第３アノード領域１６、１７、１８においても同様である。 The p-type front / back conduction region 15 is a region doped with a p-type impurity in order to establish electrical connection between the semiconductor substrate 11 and the surface side of the common cathode region 13, in the periphery of the common cathode region 13. . For example, the p-type front / back conduction region 15 has a carrier concentration of about 1 to 3 × 10 ¹⁸ cm ⁻³ and penetrates in the film thickness direction (vertical direction) of the common cathode region 13. The p-type impurity is formed by ion implantation or a thermal diffusion method, and the same applies to the other first to third anode regions 16, 17 and 18.

第１アノード領域１６は、共通カソード領域１３の表面にあり、ｐ型表裏導通領域１５と電気的接続をとって、ｐ型表裏導通領域１５より内側、すなわち第２アノード領域１７の側に、第２アノード領域１７との距離を一定に保って張り出している。第１アノード領域１６は、ｐ型表裏導通領域１５に対してひさし（庇）状をなし、第２アノード領域１７に対向する側面がほぼ円形をなしている。第１アノード領域１６は、例えば、キャリア濃度が約１〜３×１０^１９ｃｍ^−３であり、厚さが約０．５μｍである。 The first anode region 16 is located on the surface of the common cathode region 13 and is electrically connected to the p-type front / back conduction region 15 to be inside the p-type front / back conduction region 15, that is, on the second anode region 17 side. The distance from the two anode regions 17 is kept constant. The first anode region 16 has an eaves (庇) shape with respect to the p-type front and back conductive region 15, and the side surface facing the second anode region 17 is substantially circular. For example, the first anode region 16 has a carrier concentration of about 1 to 3 × 10 ¹⁹ cm ⁻³ and a thickness of about 0.5 μm.

第１アノード領域１６と共通カソード領域１３との間のｐｎ接合で、ダイオード６の降伏電圧が規定されている。つまり、第１アノード領域１６、ｐ型表裏導通領域１５、及び半導体基板１１は、互いに接続され、共通カソード領域１３との間でｐｎ接合を形成しているが、第１アノード領域１６は、ｐ型表裏導通領域１５及び半導体基板１１より、キァリア濃度が高く設定されている。なお、第１アノード領域１６は、要求される降伏電圧に従って、キャリア濃度が適切に選択される。 The breakdown voltage of the diode 6 is defined at the pn junction between the first anode region 16 and the common cathode region 13. That is, the first anode region 16, the p-type front / back conductive region 15, and the semiconductor substrate 11 are connected to each other and form a pn junction with the common cathode region 13. The carrier concentration is set higher than the mold front and back conductive regions 15 and the semiconductor substrate 11. Note that the carrier concentration of the first anode region 16 is appropriately selected according to the required breakdown voltage.

第２アノード領域１７は、共通カソード領域１３の表面にあり、第１アノード領域１６の側面に対向する側面がほぼ円形をなし、この円の中心側の側面もほぼ同心状の円形をなしている。つまり、第２アノード領域１７はドーナツ状をなしている。第２アノード領域１７は、例えば、第１アノード領域１６と実質的に同じキャリア濃度及び厚さを有している。実質的に同じとは、例えば、第１アノード領域１６と第２アノード領域１７は、同一工程で、イオン注入または熱拡散法等により形成される程度であることを意味する。 The second anode region 17 is on the surface of the common cathode region 13, the side surface facing the side surface of the first anode region 16 is substantially circular, and the side surface on the center side of this circle is also substantially concentric. . That is, the second anode region 17 has a donut shape. For example, the second anode region 17 has substantially the same carrier concentration and thickness as the first anode region 16. “Substantially the same” means, for example, that the first anode region 16 and the second anode region 17 are formed in the same process by ion implantation or thermal diffusion.

第３アノード領域１８は、共通カソード領域１３の表面にあり、ドーナツ状をなす円の中心部を埋めるように第２アノード領域１７に接して配置されている。第３アノード領域１８の半導体基板１１に対向する側の面（下面）と、第２アノード領域１７の半導体基板１１に対向する側の面（下面）とは、ほぼ面一、つまり、対向する半導体基板１１からの距離がほぼ同じである。なお、第３アノード領域１８の下面が、第２アノード領域１７の下面より上の位置に、つまり、対向する半導体基板１１から離れた位置にあることは可能である。 The third anode region 18 is on the surface of the common cathode region 13 and is disposed in contact with the second anode region 17 so as to fill the center of the donut-shaped circle. The surface (lower surface) of the third anode region 18 facing the semiconductor substrate 11 and the surface (lower surface) of the second anode region 17 facing the semiconductor substrate 11 are substantially flush, that is, the facing semiconductor. The distance from the substrate 11 is substantially the same. Note that the lower surface of the third anode region 18 can be located above the lower surface of the second anode region 17, that is, at a position away from the opposing semiconductor substrate 11.

第３アノード領域１８は、例えば、キャリア濃度が第２アノード領域１７に対して、約１桁乃至それ以上低く設定されている。キャリア濃度は、半導体装置１に必要な高速対応性及び電流導通能力等により決めることが可能である。なお、第３アノード領域１８は、膜厚方向にキャリア濃度差を設けて、共通カソード領域１３に接する側で、第２アノード領域１７に対して、約１桁乃至それ以上低い濃度とすることは可能である。 In the third anode region 18, for example, the carrier concentration is set to be lower by about one digit or more than the second anode region 17. The carrier concentration can be determined by the high-speed compatibility required for the semiconductor device 1 and the current conduction capability. It should be noted that the third anode region 18 has a carrier concentration difference in the film thickness direction and has a concentration about one digit or more lower than the second anode region 17 on the side in contact with the common cathode region 13. Is possible.

第２アノード領域１７と共通カソード領域１３との間のｐｎ接合で、ダイオード５の降伏電圧が規定されている。つまり、第２アノード領域１７と第３アノード領域１８は、互いに接続され、共通カソード領域１３との間でｐｎ接合を形成しているが、第２アノード領域１７は、第３アノード領域１８よりキァリア濃度が高く設定されている。 The breakdown voltage of the diode 5 is defined at the pn junction between the second anode region 17 and the common cathode region 13. In other words, the second anode region 17 and the third anode region 18 are connected to each other and form a pn junction with the common cathode region 13, but the second anode region 17 has a carrier more than the third anode region 18. The density is set high.

第１アノード領域１６と第２アノード領域１７との間には、共通カソード領域１３が存在している。この離間部をなす共通カソード領域１３の表面は、例えば、シリコン酸化膜からなる絶縁膜２１で被われている。 A common cathode region 13 exists between the first anode region 16 and the second anode region 17. The surface of the common cathode region 13 that forms the separation portion is covered with an insulating film 21 made of, for example, a silicon oxide film.

半導体基板１１の表面に平行な第１乃至第３アノード領域１６、１７、１８を通る面による断面をとると、内側から外側に向かって、第３アノード領域１８、第２アノード領域１７、共通カソード領域１３、及び第１アノード領域１６の順に配置されている。そして、第３アノード領域１８は円形、第２アノード領域１７は第３アノード領域１８を取り巻くドーナツ状、共通カソード領域１３は第２アノード領域１７を取り巻くドーナツ状、第１アノード領域１６は共通カソード領域１３を取り巻いて配置されている（図１（ａ）参照）。 Taking a cross section by a plane passing through the first to third anode regions 16, 17, 18 parallel to the surface of the semiconductor substrate 11, the third anode region 18, the second anode region 17, and the common cathode from the inside toward the outside. The region 13 and the first anode region 16 are arranged in this order. The third anode region 18 is circular, the second anode region 17 is a donut shape surrounding the third anode region 18, the common cathode region 13 is a donut shape surrounding the second anode region 17, and the first anode region 16 is a common cathode region. 13 (see FIG. 1A).

このような同心円に基づく平面配置とすることにより、降伏電圧を規定する第１アノード領域１６と第２アノード領域１７とを、接近して対向させることができ、双方向における特性のばらつきを抑制することが可能となる。そして、第１アノード領域１６は、ｐ型表裏導通領域１５に対して張り出すことにより特性のばらつき抑制がより良く達成できる。なお、第２アノード領域１７の第１アノード領域１６側側面の外形は、同心の円の他に、例えば、中心を共通とした楕円形、角のとれた矩形、角のとれた３角形、５角形以上の多角形等とすることは可能である。 By adopting such a planar arrangement based on concentric circles, the first anode region 16 and the second anode region 17 that define the breakdown voltage can be brought close to each other, and variations in characteristics in both directions are suppressed. It becomes possible. And the 1st anode area | region 16 can achieve better suppression of the dispersion | variation in a characteristic by projecting with respect to the p-type front and back conduction | electrical_connection area | region 15. FIG. In addition to the concentric circles, the outer shape of the side surface of the second anode region 17 on the first anode region 16 side is, for example, an ellipse with a common center, a rounded rectangle, a rounded triangle, 5 It is possible to make it a polygon more than a square.

表面導通層２３は、第１アノード領域１６の表面を被うように形成されている。表面導通層２３は、例えば、Ａｌを主成分として有する金属層からなり、第１アノード領域１６とオーミック接触をなしている。 The surface conductive layer 23 is formed so as to cover the surface of the first anode region 16. The surface conductive layer 23 is made of, for example, a metal layer containing Al as a main component, and is in ohmic contact with the first anode region 16.

表面電極２５は、第２アノード領域１７及び第３アノード領域１８を、一体的に被うように形成されている。表面電極２５は、表面導通層２３と同じ金属層からなり、第２アノード領域１７及び第３アノード領域１８とオーミック接触をなしている。 The surface electrode 25 is formed so as to integrally cover the second anode region 17 and the third anode region 18. The surface electrode 25 is made of the same metal layer as the surface conductive layer 23 and is in ohmic contact with the second anode region 17 and the third anode region 18.

表面導通層２３と表面電極２５は、互いに絶縁膜２１上で離間されている。表面導通層２３と表面電極２５は、同一工程で、同じ金属層により形成されることが可能である。表面電極２５は、ボンディングパッドとして使用される。表面導通層２３は、第１アノード領域１６と一体化して、低抵抗層を形成して、電流の流れを促進する。なお、表面導通層２３は、第１アノード領域１６だけで必要な電流を流すことが可能ならば、なくてもよい。表面導通層２３のない第１アノード領域１６の表面は、絶縁膜２１を延在した構成とすることが可能である。 The surface conductive layer 23 and the surface electrode 25 are separated from each other on the insulating film 21. The surface conductive layer 23 and the surface electrode 25 can be formed of the same metal layer in the same process. The surface electrode 25 is used as a bonding pad. The surface conductive layer 23 is integrated with the first anode region 16 to form a low resistance layer and promote the flow of current. Note that the surface conductive layer 23 may be omitted as long as a necessary current can flow only in the first anode region 16. The surface of the first anode region 16 without the surface conductive layer 23 can be configured to extend the insulating film 21.

次に、半導体装置１の動作及び効果について説明する。図２に示すように、ダイオード５は、キァリア濃度が高い第２アノード領域１７及び低い第３アノード領域１８と共通カソード領域１３の間に、それぞれ、ｐｎ接合３１及びｐｎ接合３２を有している。ダイオード６は、キァリア濃度が最も高い第１アノード領域１６、低いｐ型表裏導通領域１５、及び低い半導体基板１１と共通カソード領域１３の間に、それぞれ、ｐｎ接合３５、ｐｎ接合３６、及びｐｎ接合３７を有している。 Next, the operation and effect of the semiconductor device 1 will be described. As shown in FIG. 2, the diode 5 has a pn junction 31 and a pn junction 32 between the second anode region 17 having a high carrier concentration, the third anode region 18 having a low carrier concentration, and the common cathode region 13, respectively. . The diode 6 includes a pn junction 35, a pn junction 36, and a pn junction between the first anode region 16 having the highest carrier concentration, the low p-type front and back conductive region 15, and the low semiconductor substrate 11 and the common cathode region 13, respectively. 37.

ダイオード５は、ツェナーダイオード記号で示した降伏電圧が規定されたｐｎ接合３１、ダイオード６は、ツェナーダイオード記号で示した降伏電圧が規定されたｐｎ接合３５を有する。ｐｎ接合３１及びｐｎ接合３５は、共通カソード領域１３を共有し、第１アノード領域１６及び第２アノード領域１７のキャリア濃度が実質的に同じなので、方向がそれぞれ逆ながら、絶対値が同じ降伏電圧（例えば、約１０Ｖ乃至それ以下程度）を有するｐｎｐ構造の双方向ツェナーダイオードを構成している。 The diode 5 has a pn junction 31 with a breakdown voltage indicated by a zener diode symbol, and the diode 6 has a pn junction 35 with a breakdown voltage indicated by a zener diode symbol. Since the pn junction 31 and the pn junction 35 share the common cathode region 13 and the carrier concentrations of the first anode region 16 and the second anode region 17 are substantially the same, the breakdown voltage has the same absolute value while the directions are opposite to each other. A bidirectional Zener diode having a pnp structure having (for example, about 10 V or less) is formed.

その結果、半導体装置１は、図３に示すように、並列に接続された被保護回路４３に、入力端子４１ａ、４１ｂを通して、正逆両方向から降伏電圧を超える電圧がかかることを抑制する。つまり、半導体装置１が入力電圧に並列に接続されると、入力側コネクタ等から入るＥＳＤサージや電磁波ノイズ等のサージが半導体装置１を流れて、被保護回路４３は、降伏電圧以上の電圧がかからないように保護される。 As a result, as shown in FIG. 3, the semiconductor device 1 suppresses a voltage exceeding the breakdown voltage from being applied to the protected circuit 43 connected in parallel through the input terminals 41a and 41b from both the forward and reverse directions. That is, when the semiconductor device 1 is connected in parallel to the input voltage, surges such as ESD surges and electromagnetic noise entering from the input side connector flow through the semiconductor device 1, and the protected circuit 43 has a voltage higher than the breakdown voltage. Protected against exposure.

また、半導体装置１は、正逆両方向のキャリア濃度構成が同じなので、正逆両方向の立ち上がり電圧も実質的に同じとなるので、被保護回路４３の極性を気にすることなく接続が可能である。被保護回路４３に接続するとき、半導体装置１の極性判別が不要となり、その上、組立工程の歩留の低下を抑制可能である。 In addition, since the semiconductor device 1 has the same carrier concentration configuration in both the forward and reverse directions, the rising voltages in both the forward and reverse directions are substantially the same, so that the connection is possible without worrying about the polarity of the protected circuit 43. . When connecting to the protected circuit 43, it is not necessary to determine the polarity of the semiconductor device 1, and it is possible to suppress a decrease in the yield of the assembly process.

半導体装置１は、ｐｎ接合３１及びｐｎ接合３５が、双方向ツェナーダイオードとして、低く設定された必要な降伏電圧で動作する。比較例として、第２アノード領域１７及び第３アノード領域１８が、同じキャリア濃度を有する１つのアノード領域とする半導体装置（図示略）を想定する。比較例の半導体装置は、例えば、特許文献１と同様な構成のアノード領域を有する半導体装置と見なすことが可能である。 In the semiconductor device 1, the pn junction 31 and the pn junction 35 operate as a bidirectional Zener diode with a required breakdown voltage set low. As a comparative example, a semiconductor device (not shown) in which the second anode region 17 and the third anode region 18 are one anode region having the same carrier concentration is assumed. The semiconductor device of the comparative example can be regarded as a semiconductor device having an anode region having a configuration similar to that of Patent Document 1, for example.

その結果、半導体装置１は、比較例の半導体装置に対して、第２アノード領域１７を高キャリア濃度として、降伏電圧を維持すると共に、第３アノード領域１８をより低いキャリア濃度にして、ｐｎ接合３２の空乏層の幅を大きくして、静電容量を低減することが可能である。そのため、半導体装置１は、入力される周波数のより高い信号に及ぼす影響を抑制し、入力端子４１ａ、４１ｂから入力するサージをダイオード５、６を通して、すなわち、ｐｎ接合３１及びｐｎ接合３５を通して除去することが可能である。 As a result, the semiconductor device 1 has a higher pn junction than the semiconductor device of the comparative example by setting the second anode region 17 to a high carrier concentration and maintaining the breakdown voltage, and setting the third anode region 18 to a lower carrier concentration. It is possible to reduce the capacitance by increasing the width of the 32 depletion layer. Therefore, the semiconductor device 1 suppresses an influence on a signal having a higher input frequency and removes a surge input from the input terminals 41 a and 41 b through the diodes 5 and 6, that is, through the pn junction 31 and the pn junction 35. It is possible.

ｐｎ接合３１及びｐｎ接合３５を通して除去し切れない程度のサージが印加されると、半導体装置１は、次のように動作する。図２（ｂ）に示すように、半導体装置１は、ツェナーダイオードとして動作するｐｎ接合３１及びｐｎ接合３５の他に、ｐｎ接合３１に並列にｐｎ接合３２が接続され、ｐｎ接合３５に並列にｐｎ接合３６、３７が接続されている。例えば、ｐｎ接合３１またはｐｎ接合３５の処理能力を超えるＥＳＤサージが印加されると、電圧は降伏電圧を超えて高くなる。 When a surge that cannot be completely removed through the pn junction 31 and the pn junction 35 is applied, the semiconductor device 1 operates as follows. As shown in FIG. 2B, the semiconductor device 1 includes a pn junction 31 that operates as a Zener diode, a pn junction 32 connected in parallel to the pn junction 31, and a parallel connection to the pn junction 35. The pn junctions 36 and 37 are connected. For example, when an ESD surge exceeding the processing capability of the pn junction 31 or the pn junction 35 is applied, the voltage becomes higher than the breakdown voltage.

その結果、半導体装置１は、高くなった電圧（例えば、約１０Ｖ〜数十Ｖ程度）により、ｐｎ接合３２またはｐｎ接合３６、３７が降伏電圧に達して、逆電流が流れて、被保護回路４３は保護される。被保護回路４３には、瞬間的に、ｐｎ接合３２またはｐｎ接合３６、３７の降伏電圧程度の電圧がかかるが、ｐｎ接合３２またはｐｎ接合３６、３７の降伏電圧は被保護回路４３のサージ耐量より小さく設定されているので、被保護回路４３は保護される。 As a result, the semiconductor device 1 causes the pn junction 32 or the pn junctions 36 and 37 to reach the breakdown voltage due to the increased voltage (for example, about 10 V to several tens of volts), and a reverse current flows. 43 is protected. A voltage about the breakdown voltage of the pn junction 32 or the pn junctions 36 and 37 is instantaneously applied to the protected circuit 43, and the breakdown voltage of the pn junction 32 or the pn junctions 36 and 37 is a surge withstand voltage of the protected circuit 43. Since it is set smaller, the protected circuit 43 is protected.

上述したように、半導体装置１は、ｎ型の共通カソード領域１３を共有して、ｐｎ接合３１及びｐｎ接合３２を有するダイオード５と、ｐｎ接合３５、ｐｎ接合３６、及びｐｎ接合３７を有するダイオード６とを備えた、双方向ダイオード構成をなす。ｐｎ接合３１とｐｎ接合３５は、それぞれのｐ型領域（第２アノード領域１７、第１アノード領域１６）が同等のキャリア濃度を有して、同等の降伏電圧を有するツェナーダイオードとなっている。ダイオード５のｐ型領域を構成する第３アノード領域１８は第２アノード領域１７より、低いキャリア濃度を有している。上記比較例の半導体装置に対して、半導体装置１は、合計のｐｎ接合面積を同等にして同程度に近いＥＳＤ耐量を有し、同様のツェナー電圧を有し、且つ静電容量が抑制されてより高い周波数の信号を伝送可能となる。 As described above, the semiconductor device 1 shares the n-type common cathode region 13, the diode 5 having the pn junction 31 and the pn junction 32, and the diode having the pn junction 35, the pn junction 36, and the pn junction 37. 6 and a bidirectional diode configuration. The pn junction 31 and the pn junction 35 are zener diodes in which the p-type regions (second anode region 17 and first anode region 16) have the same carrier concentration and the same breakdown voltage. The third anode region 18 constituting the p-type region of the diode 5 has a lower carrier concentration than the second anode region 17. Compared to the semiconductor device of the comparative example, the semiconductor device 1 has the same ESD resistance with the same total pn junction area, the same Zener voltage, and the capacitance is suppressed. Higher frequency signals can be transmitted.

以上、本発明は上記実施例に限定されるものではなく、本発明の要旨を逸脱しない範囲内で種々変形して実施することができる。 As mentioned above, this invention is not limited to the said Example, In the range which does not deviate from the summary of this invention, it can change and implement variously.

例えば、実施例では、ｐｎｐ構造の双方向ダイオードを構成している例を示したが、ｎｐｎ構造の双方向ダイオードを構成することは可能である。 For example, in the embodiment, an example in which a pnp structure bidirectional diode is configured has been described, but an npn structure bidirectional diode can be configured.

本発明は、以下の付記に記載されるような構成が考えられる。
（付記１）第１導電型の第１半導体層と、前記第１半導体層の表面に設けられた第２導電型の第２半導体層と、前記第２半導体層の表面に選択的に設けられ、キャリア濃度が前記第１半導体層より高く且つツェナー降伏が支配的に起こる程度のキャリア濃度を有する第１導電型の第３半導体層と、前記第１半導体層と前記第３半導体層とを接続し、前記第２半導体層に接して設けられ、前記第３半導体層よりキャリア濃度が低い第１導電型の第４半導体層と、前記第３半導体層と離間して前記第２半導体層の表面に選択的に設けられ、前記第３半導体層とキャリア濃度が同等の第１導電型の第５半導体層と、前記第３半導体層と離間し、前記第５半導体層に接し、前記第２半導体層の表面に選択的に設けられ、前記第５半導体層よりキャリア濃度が低い第１導電型の第６半導体層と、前記第５半導体層及び前記第６半導体層の表面に接続する第１電極と、前記第１半導体層の裏面に接続する第２電極とを備えている半導体装置。 The present invention can be configured as described in the following supplementary notes.
(Supplementary Note 1) A first semiconductor layer of a first conductivity type, a second semiconductor layer of a second conductivity type provided on the surface of the first semiconductor layer, and a surface selectively provided on the surface of the second semiconductor layer. Connecting the first conductive type third semiconductor layer having a carrier concentration higher than that of the first semiconductor layer and having a carrier concentration such that Zener breakdown occurs predominantly, and the first semiconductor layer and the third semiconductor layer. A first conductive type fourth semiconductor layer provided in contact with the second semiconductor layer and having a carrier concentration lower than that of the third semiconductor layer; and a surface of the second semiconductor layer spaced apart from the third semiconductor layer A first conductive type fifth semiconductor layer having a carrier concentration equivalent to that of the third semiconductor layer, and spaced apart from the third semiconductor layer and in contact with the fifth semiconductor layer, and the second semiconductor Selectively provided on the surface of the layer, the carrier from the fifth semiconductor layer A first conductive type sixth semiconductor layer having a low concentration; a first electrode connected to surfaces of the fifth semiconductor layer and the sixth semiconductor layer; and a second electrode connected to a back surface of the first semiconductor layer. A semiconductor device provided.

（付記２）前記第３乃至第６半導体層は、不純物がイオン注入または熱拡散によって形成されている付記１に記載の半導体装置。 (Supplementary note 2) The semiconductor device according to supplementary note 1, wherein the third to sixth semiconductor layers have impurities formed by ion implantation or thermal diffusion.

（付記３）前記第３半導体層と前記第５半導体層は、同等の膜厚を有する付記１に記載の半導体装置。 (Supplementary note 3) The semiconductor device according to supplementary note 1, wherein the third semiconductor layer and the fifth semiconductor layer have equivalent film thicknesses.

（付記４）前記第３半導体層は、１×１０^１９ｃｍ^−３乃至それ以上の濃度である付記１に記載の半導体装置。 (Supplementary note 4) The semiconductor device according to supplementary note 1, wherein the third semiconductor layer has a concentration of 1 × 10 ¹⁹ cm ⁻³ or more.

本発明の実施例に係る半導体装置を構成する双方向ダイオード構造を模式的に示す図で、図１（ａ）は平面図、図１（ｂ）は図１（ａ）のＡ−Ａ線に沿った断面図。1A and 1B are diagrams schematically showing a bidirectional diode structure constituting a semiconductor device according to an embodiment of the present invention, in which FIG. 1A is a plan view and FIG. 1B is a line AA in FIG. FIG. 本発明の実施例に係る半導体装置の回路構成を模式的に示す図で、図２（ａ）は断面構造と素子を対応させた図、図２（ｂ）は等価回路図。FIGS. 2A and 2B are diagrams schematically illustrating a circuit configuration of a semiconductor device according to an embodiment of the present invention, in which FIG. 2A is a diagram in which cross-sectional structures are associated with elements, and FIG. 本発明の実施例に係る半導体装置の動作を説明するための模式的な図。FIG. 6 is a schematic diagram for explaining the operation of the semiconductor device according to the example of the invention.

符号の説明Explanation of symbols

１半導体装置
５、６ダイオード
１１半導体基板
１３共通カソード領域
１５ｐ型表裏導通領域
１６第１アノード領域
１７第２アノード領域
１８第３アノード領域
２１絶縁膜
２３表面導電層
２５表面電極
２６裏面電極
３１、３２、３５、３６、３７ｐｎ接合
４１ａ、４１ｂ入力端子
４３被保護回路 DESCRIPTION OF SYMBOLS 1 Semiconductor device 5, 6 Diode 11 Semiconductor substrate 13 Common cathode area | region 15 P type front and back conduction | electrical_connection area | region 16 1st anode area | region 17 2nd anode area | region 18 3rd anode area | region 21 Insulating film 23 Surface conductive layer 25 Surface electrode 26 Back surface electrode 31, 32, 35, 36, 37 pn junction 41a, 41b input terminal 43 protected circuit

Claims

第１導電型の第１半導体層と、
前記第１半導体層の表面に設けられた第２導電型の第２半導体層と、
前記第２半導体層の表面に選択的に設けられ、キャリア濃度が前記第１半導体層より高く且つツェナー降伏が支配的に起こる程度のキャリア濃度を有する第１導電型の第３半導体層と、
前記第１半導体層と前記第３半導体層とを接続し、前記第２半導体層に接して設けられ、前記第３半導体層よりキャリア濃度が低い第１導電型の第４半導体層と、
前記第３半導体層と離間して前記第２半導体層の表面に選択的に設けられ、前記第３半導体層とキャリア濃度が同等の第１導電型の第５半導体層と、
前記第３半導体層と離間し、前記第５半導体層に接し、前記第２半導体層の表面に選択的に設けられ、前記第５半導体層よりキャリア濃度が低い第１導電型の第６半導体層と、
前記第５半導体層及び前記第６半導体層の表面に接続する第１電極と、
前記第１半導体層の裏面に接続する第２電極と、
を備えていることを特徴とする半導体装置。 A first semiconductor layer of a first conductivity type;
A second semiconductor layer of a second conductivity type provided on the surface of the first semiconductor layer;
A third semiconductor layer of a first conductivity type that is selectively provided on a surface of the second semiconductor layer, has a carrier concentration higher than that of the first semiconductor layer, and has a carrier concentration such that Zener breakdown occurs predominantly;
A first conductive type fourth semiconductor layer that connects the first semiconductor layer and the third semiconductor layer, is in contact with the second semiconductor layer, and has a carrier concentration lower than that of the third semiconductor layer;
A fifth semiconductor layer of a first conductivity type that is selectively provided on the surface of the second semiconductor layer apart from the third semiconductor layer, and has a carrier concentration equivalent to that of the third semiconductor layer;
A sixth semiconductor layer of a first conductivity type that is separated from the third semiconductor layer, is in contact with the fifth semiconductor layer, is selectively provided on the surface of the second semiconductor layer, and has a carrier concentration lower than that of the fifth semiconductor layer When,
A first electrode connected to surfaces of the fifth semiconductor layer and the sixth semiconductor layer;
A second electrode connected to the back surface of the first semiconductor layer;
A semiconductor device comprising:

前記第１半導体層の表面に平行な面による断面において、内側から外側に向かって、前記第６半導体層、前記第５導体層、前記第２半導体層、及び前記第３半導体層の順に配置されていることを特徴とする請求項１に記載の半導体装置。 In a cross section by a plane parallel to the surface of the first semiconductor layer, the sixth semiconductor layer, the fifth conductor layer, the second semiconductor layer, and the third semiconductor layer are arranged in this order from the inside toward the outside. The semiconductor device according to claim 1, wherein:

前記第１半導体層の表面に平行な面による断面において、前記第６半導体層は円形、前記第５導体層は前記第６半導体層を取り巻くドーナツ状、前記第２半導体層は前記第５半導体層を取り巻くドーナツ状、前記第３半導体層は前記第２半導体層を取り巻く配置をなしていることを特徴とする請求項１または２に記載の半導体装置。 In a cross section by a plane parallel to the surface of the first semiconductor layer, the sixth semiconductor layer is circular, the fifth conductor layer is a donut shape surrounding the sixth semiconductor layer, and the second semiconductor layer is the fifth semiconductor layer. 3. The semiconductor device according to claim 1, wherein the third semiconductor layer is arranged to surround the second semiconductor layer.

前記第３半導体層は、前記第４半導体層に対してひさし状に第５半導体層側に張り出していることを特徴とする請求項１乃至３のいずれか１項に記載の半導体装置。 4. The semiconductor device according to claim 1, wherein the third semiconductor layer protrudes toward the fifth semiconductor layer in an eave shape with respect to the fourth semiconductor layer. 5.

前記第３半導体層は、表面に導電膜を接続していることを特徴とする請求項１乃至４のいずれか１項に記載の半導体装置。 The semiconductor device according to claim 1, wherein a conductive film is connected to a surface of the third semiconductor layer.