JP2009182122A - 半導体装置の製造方法 - Google Patents
半導体装置の製造方法 Download PDFInfo
- Publication number
- JP2009182122A JP2009182122A JP2008019303A JP2008019303A JP2009182122A JP 2009182122 A JP2009182122 A JP 2009182122A JP 2008019303 A JP2008019303 A JP 2008019303A JP 2008019303 A JP2008019303 A JP 2008019303A JP 2009182122 A JP2009182122 A JP 2009182122A
- Authority
- JP
- Japan
- Prior art keywords
- film
- region
- silicon material
- insulating film
- forming
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
Images
Landscapes
- Electrodes Of Semiconductors (AREA)
- Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)
- Insulated Gate Type Field-Effect Transistor (AREA)
Abstract
【課題】組成の安定したゲート電極を形成することが可能な半導体装置の製造方法を提供する。
【解決手段】半導体基板11に、ゲート長に加工された、ゲート絶縁膜21、シリコン材料膜23a、ストッパ膜25、及びシリコン材料膜23bを順に有する第1の積層膜を備えたpMOS領域1、離間して、ゲート長に加工された、ゲート絶縁膜21、シリコン材料膜23a、及びシリコン材料膜23bを順に有する第2の積層膜を備えたnMOS領域2を形成し、第1及び第2の積層膜の側壁にオフセット膜33、サイドウォール35の形成、及びソース・ドレイン領域15の形成を行い、pMOS領域1のシリコン材料膜23b及びストッパ膜25を除去し、シリコン材料膜23a上、及びnMOS領域2のシリコン材料膜23b上にNiを堆積し、pMOS領域1にNi3Siを形成し、nMOS領域2にNiSi2を形成する。
【選択図】図5
【解決手段】半導体基板11に、ゲート長に加工された、ゲート絶縁膜21、シリコン材料膜23a、ストッパ膜25、及びシリコン材料膜23bを順に有する第1の積層膜を備えたpMOS領域1、離間して、ゲート長に加工された、ゲート絶縁膜21、シリコン材料膜23a、及びシリコン材料膜23bを順に有する第2の積層膜を備えたnMOS領域2を形成し、第1及び第2の積層膜の側壁にオフセット膜33、サイドウォール35の形成、及びソース・ドレイン領域15の形成を行い、pMOS領域1のシリコン材料膜23b及びストッパ膜25を除去し、シリコン材料膜23a上、及びnMOS領域2のシリコン材料膜23b上にNiを堆積し、pMOS領域1にNi3Siを形成し、nMOS領域2にNiSi2を形成する。
【選択図】図5
Description
本発明は、半導体装置の製造方法に関する。
集積回路等を有する半導体装置は、MOSFET(Metal Oxide Semiconductor Field Effect Transistor)の微細化により高集積化を達成してきた。従来の多結晶シリコンゲート電極では、ゲート絶縁膜の薄膜化により生じる界面空乏層が、FETの特性に影響するため、ゲート電極を金属材料とする方向にある。なお、ゲート絶縁膜は、酸化物に限らず窒化物等の使用例があり、MISFET(Metal Insulator Semiconductor FET)が厳密と思われるが、以下では、便宜的にMOSを使用する。
金属材料の中で、半導体装置の製造方法に適合する材料として、シリサイドがある。ゲート電極のゲート絶縁膜に接する界面部まで、シリサイド化するフルシリサイドゲート(FUlly SIlicided gate、以下、FUSIという)技術が開発されつつある。FUSI技術では、しきい値電圧制御が課題であり、具体的には、例えば、シリサイドの組成、界面の不純物偏析等の材料による仕事関数の変調を利用して、pMOS(p channel Metal Oxide Semiconductor)及びnMOS(n channel MOS)トランジスタに適するしきい値電圧を有するゲート電極を形成することが多い。
例えば、pMOS領域とnMOS領域に多結晶シリコンを形成し、同じ膜厚に形成した後、レジストをマスクとして、pMOS領域の多結晶シリコンを選択的にエッチバックすることにより、nMOS領域の多結晶シリコンより薄く形成し、これらの多結晶シリコンを覆うように、基板全面にNiを堆積し、熱処理を行って、pMOS領域に金属リッチなNi2Si、nMOS領域に金属プアなNiSiあるいはNiSi2を形成する半導体装置の製造方法が開示されている(例えば、特許文献1参照。)。
しかしながら、この開示された製造方法では、pMOS領域の多結晶シリコンを選択的にエッチバックするため、残されたpMOS領域の多結晶シリコンの膜厚は、ばらつきが大きくなり、その後で形成される金属シリサイドの組成がばらつき、その結果、しきい値電圧のばらつきが大きくなるという問題を有している。
また、半導体装置は、微細化と共に、多機能化を達成してきた。様々な機能を有する機能ブロックを1チップ化するために、半導体装置は、組成の異なるゲート電極、例えば、FUSI技術を使用した機能ブロックと、多結晶シリコンをゲート電極に使用した機能ブロック等を1チップ上に同時に形成することが望まれている。
特開2007−165429号公報(第6、7頁、図17)
本発明は、組成の安定したゲート電極を形成することが可能な半導体装置の製造方法を提供する。
本発明の一態様の半導体装置の製造方法は、半導体基板の表面に、所望のゲート長となるように加工された、ゲート絶縁膜、第1のシリコン材料膜、ストッパ膜、及び第2のシリコン材料膜を順に有する第1の積層膜を備えた第1の領域、前記第1の領域から離間し、所望のゲート長となるように加工された、ゲート絶縁膜、前記第1のシリコン材料膜、及び前記第2のシリコン材料膜を順に有する第2の積層膜を備えた第2の領域を形成する工程と、前記第1及び第2の積層膜の側部の前記半導体基板の表面にソース・ドレイン領域の形成を行う工程と、前記第1の領域の前記第2のシリコン材料膜及び前記ストッパ膜を除去し、露出した前記第1のシリコン材料膜上にシリサイド形成可能な金属を堆積し、前記第2の領域の前記第2のシリコン材料膜上に前記金属を堆積する工程と、前記第1の領域に第1のシリサイドを形成し、前記第2の領域に第2のシリサイドを形成する工程とを具備していることを特徴とする。
また、本発明の別態様の半導体装置の製造方法は、半導体基板の表面に、ゲート絶縁膜、第1のシリコン材料膜、及びストッパ膜を順に形成する工程と、第1の領域の前記ストッパ膜を残し、離間した第2の領域の前記ストッパ膜を除去する工程と、前記第1の領域の前記ストッパ膜上及び前記第2の領域の前記第1のシリコン材料膜上に、第2のシリコン材料膜を堆積して、前記第2のシリコン材料膜の上に第1の絶縁膜を堆積する工程と、前記第1及び第2の領域の前記ゲート絶縁膜から前記第1の絶縁膜までの積層膜を、所望のゲート長となるように加工する工程と、加工された前記積層膜の側壁にスペーサ絶縁膜の形成、及び、加工された前記積層膜の側部の前記半導体基板の表面にソース・ドレイン領域の形成を行う工程と、前記第1及び第2の領域を被うように層間絶縁膜を形成する工程と、前記層間絶縁膜を少なくとも前記第1の絶縁膜の上面高さまで後退させ、更に前記第1の絶縁膜を除去して、前記第2のシリコン材料膜を露出させる工程と、前記第1の領域の前記第2のシリコン材料膜及び前記ストッパ膜を除去する工程と、前記第1の領域の前記第1のシリコン材料膜上及び前記第2の領域の前記第2のシリコン材料膜上を含む表面上に、シリサイド形成可能な金属を堆積する工程と、前記第1の領域の前記ゲート絶縁膜に接して第1のシリサイドを形成し、前記第2の領域の前記ゲート絶縁膜に接して前記第1のシリサイドより前記金属の比率の小さな第2のシリサイドを形成する工程とを具備していることを特徴とする。
また、本発明の別態様の半導体装置の製造方法は、半導体基板の表面に、ゲート絶縁膜、第1のシリコン材料膜、及びストッパ膜を順に形成する工程と、第1の領域の前記ストッパ膜を残し、離間した第2の領域の前記ストッパ膜を除去する工程と、前記第1の領域の前記ストッパ膜上及び前記第2の領域の前記第1のシリコン材料膜上に、第2のシリコン材料膜を堆積して、前記第2のシリコン材料膜の上に第1の絶縁膜を堆積する工程と、前記第1及び第2の領域の前記ゲート絶縁膜から前記第1の絶縁膜までの積層膜を、所望のゲート長となるように加工する工程と、加工された前記積層膜の側壁にスペーサ絶縁膜の形成、及び、加工された前記積層膜の側部の前記半導体基板の表面にソース・ドレイン領域の形成を行う工程と、前記第1及び第2の領域を被うように層間絶縁膜を形成する工程と、前記層間絶縁膜を少なくとも前記第1の絶縁膜の上面高さまで後退させ、更に前記第1の絶縁膜を除去して、前記第2のシリコン材料膜を露出させる工程と、前記第1の領域の前記第2のシリコン材料膜及び前記ストッパ膜を除去する工程と、前記第1の領域の前記第1のシリコン材料膜上及び前記第2の領域の前記第2のシリコン材料膜上を含む表面上に、シリサイド形成可能な金属を堆積する工程と、前記第1の領域にゲート絶縁膜に接してシリサイドを形成し、前記第2の領域にゲート絶縁膜との間に前記第1のシリコン材料膜が介在するようにシリサイドを形成する工程とを具備していることを特徴とする。
本発明によれば、組成の安定したゲート電極を形成することが可能な半導体装置の製造方法を提供することが可能である。
以下、本発明の実施例について、図面を参照しながら説明する。各図では、同一の構成要素には同一の符号を付す。
本発明の実施例1に係る半導体装置の製造方法について、図1乃至図6を参照しながら説明する。図1は、半導体装置の製造方法を工程順に模式的に示す構造断面図である。図2は、図1に続く、半導体装置の製造方法を工程順に模式的に示す構造断面図である。図3は、図2に続く、半導体装置の製造方法を工程順に模式的に示す構造断面図である。図4は、図3に続く、半導体装置の製造方法を工程順に模式的に示す構造断面図である。図5は、図4に続く、半導体装置の製造方法を工程順に模式的に示す構造断面図である。図6は、図5に続く、半導体装置の製造方法を工程順に模式的に示す構造断面図である
図1(a)に示すように、例えば、シリコン基板からなる半導体基板11上にゲート絶縁膜21を形成し、ゲート絶縁膜21の上にゲート電極となる、第1のシリコン材料膜である多結晶シリコン23aを堆積する。ゲート絶縁膜21は、例えば、シリコン酸窒化膜(SiON)であるが、他に、ハフニウム酸化膜(HfO2)、ハフニウムシリコン酸窒化膜(HfSiON)等を含む高誘電体絶縁膜を使用することが可能であり、シリコン酸化膜(SiO2)との積層としてもよい。多結晶シリコン23aは、シリサイド化したときに、後の工程で規定される、pMOS領域1のゲート電極で必要な膜厚、例えば、約20nmが堆積される。なお、半導体基板11は、図面の右側に示すpMOS領域1及び図面の左側に示すnMOS領域2を有しており、素子分離のための素子分離領域(図示略)が形成されることは可能である。また、しきい値を調整するための不純物を、pMOS領域1及びnMOS領域2の多結晶シリコン23aに、選択的に注入することは可能である。
図1(a)に示すように、例えば、シリコン基板からなる半導体基板11上にゲート絶縁膜21を形成し、ゲート絶縁膜21の上にゲート電極となる、第1のシリコン材料膜である多結晶シリコン23aを堆積する。ゲート絶縁膜21は、例えば、シリコン酸窒化膜(SiON)であるが、他に、ハフニウム酸化膜(HfO2)、ハフニウムシリコン酸窒化膜(HfSiON)等を含む高誘電体絶縁膜を使用することが可能であり、シリコン酸化膜(SiO2)との積層としてもよい。多結晶シリコン23aは、シリサイド化したときに、後の工程で規定される、pMOS領域1のゲート電極で必要な膜厚、例えば、約20nmが堆積される。なお、半導体基板11は、図面の右側に示すpMOS領域1及び図面の左側に示すnMOS領域2を有しており、素子分離のための素子分離領域(図示略)が形成されることは可能である。また、しきい値を調整するための不純物を、pMOS領域1及びnMOS領域2の多結晶シリコン23aに、選択的に注入することは可能である。
図1(b)に示すように、多結晶シリコン23a上に、例えば、シリコン酸化膜からなるストッパ膜25を堆積させる。ストッパ膜25の膜厚は、pMOS領域1で多結晶シリコンをエッチバックするときに、エッチングを停止させることができる程度で良く、例えば、5〜10nmが目安である。また、ストッパ膜25は、酸化膜の他、酸窒化膜、及び窒化膜の内の少なくとも1つを含む膜であってもよい。
図1(c)に示すように、フォトレジスト(以下、レジストという)27を塗布し、リソグラフィ法にて、nMOS領域2となる領域を開口する。
図1(d)に示すように、ドライエッチング法あるいはウェットエッチング法にて、nMOS領域2のストッパ膜25を除去し、その後、アッシング法によりレジスト27を除去する。ストッパ膜25は、pMOS領域1に残される。
図2(a)に示すように、pMOS領域1ではストッパ膜25の上に、nMOS領域2では多結晶シリコン23aの上に、nMOS領域2のゲート電極で必要な膜厚、例えば、約80nmの第2のシリコン材料膜である多結晶シリコン23bを堆積する。以下、区別をする必要がない多結晶シリコンは、まとめて多結晶シリコン23という。なお、多結晶シリコン23を、非晶質シリコンに置き換えることは可能である。
図2(b)に示すように、多結晶シリコン23bの上に、ハードマスクとなるシリコン窒化膜31を堆積する。
図2(c)に示すように、シリコン窒化膜31の上に、レジスト33を形成し、リソグラフィ法にて、pMOS領域1及びnMOS領域2に必要なゲート長が形成されるように、パターニングを行う。
図3(a)に示すように、レジスト33をマスクとして下層のシリコン窒化膜31を、ドライエッチング法にて加工し、レジスト33をアッシング法にて除去して、パターニングされたシリコン窒化膜31を残す。
図3(b)に示すように、シリコン窒化膜31をマスクとして、下層の多結晶シリコン23b、23a及びストッパ膜25を加工する。ドライエッチング法にて、まず、多結晶シリコン23bを、例えば、HBr、Cl2、O2を含むガス等でエッチングして、エッチングの先端面がストッパ膜25に達した時点で、例えば、CF4あるいはCHF3を含むガス等に切り替えて、ストッパ膜25をエッチングし、再び、HBr、Cl2、O2を含むガス等に切り替えて、多結晶シリコン23aを、ゲート絶縁膜21に達するまでエッチングする。その後、ゲート絶縁膜21を、同様にエッチングして、断面が柱状の積層膜となる。
図3(c)に示すように、一部がゲート電極となる予定の多結晶シリコン23a、23bの側壁にスペーサ膜である絶縁膜からなるオフセット膜35を形成し、その後、半導体基板11の上方からエクステンション領域13を形成するためのそれぞれのイオン注入を行い、その後、オフセット膜35の外側にスペーサ膜である絶縁膜からなるサイドウォール37を形成する。オフセット膜35及びサイドウォール37は、例えば、シリコン窒化膜等からなり、エッチバックにより形成される。また、オフセット膜35及びサイドウォール37は、シリコン酸化膜とシリコン窒化膜の積層構造とすることも可能である。
図4(a)に示すように、半導体基板11の上方からそれぞれのイオン注入を行い、ソース・ドレイン領域15を形成する。なお、pMOS領域1及びnMOS領域2へのイオン注入は、イオン注入させたくない領域に、例えば、レジスト(図示略)からなるマスクを形成して、実施する。
図4(b)に示すように、半導体基板11のpMOS領域1及びnMOS領域2にシリコン酸化膜からなる層間絶縁膜41を堆積する。
図4(c)に示すように、例えば、CMP(Chemical Mechanical Polishing)法にて層間絶縁膜41の表面を研磨、平坦化して、少なくとも、シリコン窒化膜31の上面高さまで後退させる。
図5(a)に示すように、ドライエッチング法にてエッチバックを行う。表面側から、層間絶縁膜41、シリコン窒化膜31、オフセット膜35、及びサイドウォール37を除去し、多結晶シリコン23、23bを露出させる。なお、シリサイド化したときに、体積が増加し、不都合が予想される場合は、多結晶シリコン23、23bの表面を、エッチングして後退させることは可能である。また、層間絶縁膜41、更には、オフセット膜35、及びサイドウォール37については除去することなく、シリコン窒化膜31を選択的にエッチング除去してもよい。
図5(b)に示すように、pMOS領域1を開口するようにパターニングされたレジスト43を形成する。
図5(c)に示すように、レジスト43をマスクとして、ドライエッチング法にてpMOS領域1の多結晶シリコン23bをエッチング除去する。多結晶シリコン23bのエッチングは、ストッパ膜25に達して、エッチング速度が落ちるので、多結晶シリコン23bを過不足なく除去することが可能である。
図6(a)に示すように、フッ酸等を使用したウェットエッチングによりストッパ膜25を除去する。多結晶シリコン23aは、最初に堆積した膜厚約20nmがほぼそのまま残される。ストッパ膜25のエッチングのときに、露出している層間絶縁膜41の上面が同様にエッチングされるが、5〜10nmと薄いストッパ膜25の除去なので、層間絶縁膜41のエッチング量はわずかである。
図6(b)に示すように、レジスト43を除去し、多結晶シリコン23、23a及び層間絶縁膜41等の上面全面に、シリサイドを形成するための金属、例えば、Ni膜51を堆積する。Ni膜51の厚さは、例えば、約60nmとしているが、所望のNiシリサイドの組成に応じて、膜厚の変更は可能である。
図6(c)に示すように、Ni膜51を付けた半導体基板11に対して、例えば、375℃での熱処理を行い、多結晶シリコン23、23aとNi膜51とを反応させ、その後、未反応のNi膜51をウェットエッチングにて除去する。なお、熱処理は、必要に応じて、複数回行うことは可能である。pMOS領域1には、ゲート絶縁膜21上に接して、Ni3Siを主成分とする相が形成され、nMOS領域2には、ゲート絶縁膜21上に接して、NiSi2を主成分とする相が形成される。
この後、通常のトランジスタ製造プロセスを経て、半導体装置が完成する。図示を省略するが、例えば、シリコン酸化膜からなる層間絶縁膜を堆積し、コンタクトプラグ及び配線等を、pMOS領域1のゲート電極であるNi3Si、nMOS領域2のゲート電極であるNiSi2等と接続する。なお、エッチングされた層間絶縁膜41の上面の段差は、次の層間絶縁膜を堆積する工程で埋め戻される。
上述したように、半導体装置の製造方法は、半導体基板11の表面に、所望のゲート長となるように加工された、ゲート絶縁膜21、シリコン材料膜23a、ストッパ膜25、及びシリコン材料膜23bを順に有する積層膜を備えたpMOS領域1、pMOS領域1から離間し、所望のゲート長となるように加工された、ゲート絶縁膜21、シリコン材料膜23a、及びシリコン材料膜23bを順に有する第2の積層膜を備えたnMOS領域2を形成する工程と、これらの積層膜の側壁にオフセット膜35、サイドウォール37の形成、及び第1及び第2の積層膜の側部の半導体基板11の表面にソース・ドレイン領域15の形成を行う工程と、pMOS領域1のシリコン材料膜23b及びストッパ膜25を除去し、露出したシリコン材料膜23a上にNiを堆積し、nMOS領域2のシリコン材料膜23b上にNiを堆積する工程と、pMOS領域1のゲート絶縁膜21に接してNi比率の大きなシリサイドを形成し、nMOS領域2のゲート絶縁膜21に接してNi比率の小さなシリサイドを形成する工程とを具備している。
その結果、シリサイド化するための多結晶シリコン23a、23bの膜厚がほぼ所望の値となる。特に、多結晶シリコン23bの膜厚が多結晶シリコン23aの膜厚より大きく、エッチング量が大きくなって、そのばらつきが大きくなりがちな場合でも、残される多結晶シリコン23aの膜厚はほぼ一定となる。そのため、pMOS領域1で必要なNi比率の大きなシリサイド、すなわち、Ni3Siを再現性よく形成でき、同様に、nMOS領域2で必要なNi比率の小さなシリサイド、すなわち、NiSi2を再現性よく形成できる。シリサイドの組成が安定しているので、材料による仕事関数の変調を利用したpMOS及びnMOSトランジスタのしきい値電圧は、安定的に、適するものとすることが可能となる。すなわち、半導体装置の特性は安定したものとなる。
また、CMP法やシリコン窒化膜等の加工に伴うばらつきが大きく、エッチングを開始する時点で多結晶シリコン23bの膜厚がばらついている場合でも、ストッパ膜25を有することにより、pMOS領域1の多結晶シリコン23aの膜厚は、ほぼ一定に維持される。ウェハ面内、製造ロット内、製造ロット間の加工に伴うばらつきが抑制できるので、半導体装置の製造歩留を向上させることが可能となる。
更に、シリサイド化するための多結晶シリコン23aの膜厚が薄い場合、上方からエッチングを施して、例えば、40nm程度以下の膜厚を精度よく残すことは難しい。しかしながら、堆積によって、10〜40nm程度の膜厚を精度よく形成することは比較的容易である。そのため、上方からのエッチングをストップするためのストッパ膜25を、精度よく薄く形成された堆積層の上に配置して、堆積層、すなわち多結晶シリコン23a、をほぼそのまま残すことが可能となる。
本発明の実施例2に係る半導体装置の製造方法について、図7及び図8を参照しながら説明する。図7は半導体装置の製造方法を工程順に模式的に示す構造断面図である。図8は、図7に続く、半導体装置の製造方法を工程順に模式的に示す構造断面図である。実施例1の半導体装置の製造方法とは、ストッパ膜の位置を変えて、一方が完全にシリサイド化、他方が上部のみシリサイド化している点が異なる。なお、実施例1と同一構成部分には同一の符号を付して、その説明は省略する。
図7(a)に示すように、半導体基板11上にゲート絶縁膜21を形成し、ゲート絶縁膜21の上にゲート電極となる、多結晶シリコン23cを堆積する。実施例1の多結晶シリコン23aに比較して、膜厚が大きく、例えば、約40nmである。ゲート絶縁膜21は、例えば、上述の絶縁膜に加えて、シリコン酸化膜(SiO2)であってもよい。なお、半導体基板11は、図面の右側に示すゲート絶縁膜21に接するゲート電極が、完全にシリサイド化される全シリサイドMOS領域3、及び図面の左側に示すゲート絶縁膜21に接するゲート電極が、下部の多結晶シリコン23cを残して、その上部がシリサイド化される上部シリサイドMOS領域4を有している。
図7(a)に示す工程の後は、実施例1の工程と同様に進めることができる。そして、図7(b)に示すように、多結晶シリコン23cの膜厚が厚い分、ストッパ膜25の位置は、相対的に高くなり、ストッパ膜25の上の多結晶シリコン23dは、相対的に薄く形成され、合計した多結晶シリコン23の膜厚は、実施例1とほぼ同様である。
図7(c)に示すように、レジスト43をマスクとして、ドライエッチング法にて全シリサイドMOS領域3の多結晶シリコン23dをエッチング除去する。多結晶シリコン23dが薄い分、エッチング時間が短くて済む。
図8(a)に示すように、フッ酸等を使用したウェットエッチングによりストッパ膜25を除去した後、多結晶シリコン23cは、最初に堆積した膜厚約40nmがほぼそのまま残され、その後、レジスト43を除去し、多結晶シリコン23、23c及び層間絶縁膜41等の上面全面に、シリサイドを形成するためのNi膜51を堆積する。Ni膜51の厚さは、実施例1と同様でもよいし、所望のNiシリサイドの組成に応じて、膜厚の変更は可能である。
図8(b)に示すように、Ni膜51を付けた半導体基板11に対し熱処理、例えば、実施例1より、高い温度、短い時間で熱処理を行い、多結晶シリコン23、23cとNi膜51とを反応させ、その後、未反応のNi膜51をウェットエッチングにて除去する。なお、熱処理は、必要に応じて、複数回行うことは可能である。全シリサイドMOS領域3には、ゲート絶縁膜21に接して、Niシリサイド、例えば、NiSiを主成分とする相、が形成され、上部シリサイドMOS領域4には、ゲート絶縁膜21に接して、多結晶シリコン23がそのまま残され、多結晶シリコン23の上部に、上面から厚さ40〜60nmに亘って、ほぼ同相のNiシリサイドが形成される。
この後の工程は、実施例1の工程と同様に進めることができ、半導体装置が完成する。
上述したように、半導体装置の製造方法は、実施例1に比較して、ストッパ膜25の位置が高く、熱処理条件が異なることを除いて、実施例1とほぼ同様である。
その結果、全シリサイドMOS領域3の多結晶シリコン23cの膜厚が、ほぼ一定となる。そのため、全シリサイドMOS領域3で必要なNiシリサイドを再現性よく形成でき、同様に、上部シリサイドMOS領域4で必要な上部のみ同相のNiシリサイド化を再現性よく形成できる。シリサイドの組成及び位置が安定しているので、適用されるトランジスタのしきい値電圧は安定し、半導体装置の特性は安定したものとなる。
本実施例の半導体装置は、全シリサイドMOSFET及び上部シリサイドMOSFETを作り分けるために、ゲート電極を2回形成する必要がなく、比較的簡単に同一基板上に形成可能となる。また、ゲート電極の2回形成に伴う、ゲート絶縁膜21への影響は回避できるので、半導体装置の信頼性を向上することが可能となる。
その他、ストッパ膜25を配置する効果は、実施例1と同様である。
本発明は、上述した実施例に限定されるものではなく、本発明の要旨を逸脱しない範囲内で、種々、変形して実施することができる。
例えば、実施例では、pMOS領域にストッパ膜を挿入して、多結晶シリコンの膜厚を薄く制御してNi3Siを形成し、nMOS領域で多結晶シリコンの膜厚を厚く制御して、NiSi2を形成する例を示したが、ストッパ膜を挿入する位置を変更して、他の組成の組み合わせを有するシリサイドを形成することは可能である。
また、実施例では、形成されるシリサイドがNiシリサイドである例を示したが、他に、Co、Ti、Pt、W等の内の、少なくとも1つの金属を含む金属シリサイドであることは可能である。
また、実施例では、全シリサイドMOSFET及び上部シリサイドMOSFETで、同じ膜厚のゲート絶縁膜を形成する例を示したが、全シリサイドMOSFETでは薄く、上部シリサイドMOSFETでは厚く形成することは可能である。
その他、以下の付記に記載されるような構成が考えられる。
(付記1) 半導体基板の表面に、所望のゲート長となるように加工された、ゲート絶縁膜、第1のシリコン材料膜、ストッパ膜、及び第2のシリコン材料膜を順に有する第1の積層膜を備えた第1の領域、前記第1の領域から離間し、所望のゲート長となるように加工された、ゲート絶縁膜、前記第1のシリコン材料膜、及び前記第2のシリコン材料膜を順に有する第2の積層膜を備えた第2の領域を形成する工程と、前記第1及び第2の積層膜の側部の前記半導体基板の表面にソース・ドレイン領域の形成を行う工程と、前記第1の領域の前記第2のシリコン材料膜及び前記ストッパ膜を除去し、露出した前記第1のシリコン材料膜上にシリサイド形成可能な金属を堆積し、前記第2の領域の前記第2のシリコン材料膜上に前記金属を堆積する工程と、前記第1の領域に第1のシリサイドを形成し、前記第2の領域に第2のシリサイドを形成する工程とを具備している半導体装置の製造方法。
(付記1) 半導体基板の表面に、所望のゲート長となるように加工された、ゲート絶縁膜、第1のシリコン材料膜、ストッパ膜、及び第2のシリコン材料膜を順に有する第1の積層膜を備えた第1の領域、前記第1の領域から離間し、所望のゲート長となるように加工された、ゲート絶縁膜、前記第1のシリコン材料膜、及び前記第2のシリコン材料膜を順に有する第2の積層膜を備えた第2の領域を形成する工程と、前記第1及び第2の積層膜の側部の前記半導体基板の表面にソース・ドレイン領域の形成を行う工程と、前記第1の領域の前記第2のシリコン材料膜及び前記ストッパ膜を除去し、露出した前記第1のシリコン材料膜上にシリサイド形成可能な金属を堆積し、前記第2の領域の前記第2のシリコン材料膜上に前記金属を堆積する工程と、前記第1の領域に第1のシリサイドを形成し、前記第2の領域に第2のシリサイドを形成する工程とを具備している半導体装置の製造方法。
(付記2) 前記第1のシリコン材料膜及び前記第2のシリコン材料膜は、多結晶シリコンまたは非晶質シリコンである付記1に記載の半導体装置の製造方法。
(付記3) 前記第1のシリコン材料膜の膜厚は、第2のシリコン材料膜の膜厚より小さい付記1に記載の半導体装置の製造方法。
(付記4) 前記第1のシリサイドは、Ni3Si、前記第2のシリサイドは、NiSi2である付記1に記載の半導体装置の製造方法。
1 pMOS領域
2 nMOS領域
3 全シリサイドMOS領域
4 上部シリサイドMOS領域
11 半導体基板
13 エクステンション領域
15 ソース・ドレイン領域
21 ゲート絶縁膜
23、23a、23b、23c、23d 多結晶シリコン
25 ストッパ膜
27、33、43 レジスト
31 シリコン窒化膜
35 オフセット膜
37 サイドウォール
41 層間絶縁膜
51 Ni膜
53 Ni3Si膜
55 NiSi2膜
71 シリサイド膜
2 nMOS領域
3 全シリサイドMOS領域
4 上部シリサイドMOS領域
11 半導体基板
13 エクステンション領域
15 ソース・ドレイン領域
21 ゲート絶縁膜
23、23a、23b、23c、23d 多結晶シリコン
25 ストッパ膜
27、33、43 レジスト
31 シリコン窒化膜
35 オフセット膜
37 サイドウォール
41 層間絶縁膜
51 Ni膜
53 Ni3Si膜
55 NiSi2膜
71 シリサイド膜
Claims (5)
- 半導体基板の表面に、所望のゲート長となるように加工された、ゲート絶縁膜、第1のシリコン材料膜、ストッパ膜、及び第2のシリコン材料膜を順に有する第1の積層膜を備えた第1の領域、前記第1の領域から離間し、所望のゲート長となるように加工された、ゲート絶縁膜、前記第1のシリコン材料膜、及び前記第2のシリコン材料膜を順に有する第2の積層膜を備えた第2の領域を形成する工程と、
前記第1及び第2の積層膜の側部の前記半導体基板の表面にソース・ドレイン領域の形成を行う工程と、
前記第1の領域の前記第2のシリコン材料膜及び前記ストッパ膜を除去し、露出した前記第1のシリコン材料膜上にシリサイド形成可能な金属を堆積し、前記第2の領域の前記第2のシリコン材料膜上に前記金属を堆積する工程と、
前記第1の領域に第1のシリサイドを形成し、前記第2の領域に第2のシリサイドを形成する工程と、
を具備していることを特徴とする半導体装置の製造方法。 - 半導体基板の表面に、ゲート絶縁膜、第1のシリコン材料膜、及びストッパ膜を順に形成する工程と、
第1の領域の前記ストッパ膜を残し、離間した第2の領域の前記ストッパ膜を除去する工程と、
前記第1の領域の前記ストッパ膜上及び前記第2の領域の前記第1のシリコン材料膜上に、第2のシリコン材料膜を堆積して、前記第2のシリコン材料膜の上に第1の絶縁膜を堆積する工程と、
前記第1及び第2の領域の前記ゲート絶縁膜から前記第1の絶縁膜までの積層膜を、所望のゲート長となるように加工する工程と、
加工された前記積層膜の側壁にスペーサ絶縁膜の形成、及び、加工された前記積層膜の側部の前記半導体基板の表面にソース・ドレイン領域の形成を行う工程と、
前記第1及び第2の領域を被うように層間絶縁膜を形成する工程と、
前記層間絶縁膜を少なくとも前記第1の絶縁膜の上面高さまで後退させ、更に前記第1の絶縁膜を除去して、前記第2のシリコン材料膜を露出させる工程と、
前記第1の領域の前記第2のシリコン材料膜及び前記ストッパ膜を除去する工程と、
前記第1の領域の前記第1のシリコン材料膜上及び前記第2の領域の前記第2のシリコン材料膜上を含む表面上に、シリサイド形成可能な金属を堆積する工程と、
前記第1の領域の前記ゲート絶縁膜に接して第1のシリサイドを形成し、前記第2の領域の前記ゲート絶縁膜に接して前記第1のシリサイドより前記金属の比率の小さな第2のシリサイドを形成する工程と、
を具備していることを特徴とする半導体装置の製造方法。 - 半導体基板の表面に、ゲート絶縁膜、第1のシリコン材料膜、及びストッパ膜を順に形成する工程と、
第1の領域の前記ストッパ膜を残し、離間した第2の領域の前記ストッパ膜を除去する工程と、
前記第1の領域の前記ストッパ膜上及び前記第2の領域の前記第1のシリコン材料膜上に、第2のシリコン材料膜を堆積して、前記第2のシリコン材料膜の上に第1の絶縁膜を堆積する工程と、
前記第1及び第2の領域の前記ゲート絶縁膜から前記第1の絶縁膜までの積層膜を、所望のゲート長となるように加工する工程と、
加工された前記積層膜の側壁にスペーサ絶縁膜の形成、及び、加工された前記積層膜の側部の前記半導体基板の表面にソース・ドレイン領域の形成を行う工程と、
前記第1及び第2の領域を被うように層間絶縁膜を形成する工程と、
前記層間絶縁膜を少なくとも前記第1の絶縁膜の上面高さまで後退させ、更に前記第1の絶縁膜を除去して、前記第2のシリコン材料膜を露出させる工程と、
前記第1の領域の前記第2のシリコン材料膜及び前記ストッパ膜を除去する工程と、
前記第1の領域の前記第1のシリコン材料膜上及び前記第2の領域の前記第2のシリコン材料膜上を含む表面上に、シリサイド形成可能な金属を堆積する工程と、
前記第1の領域にゲート絶縁膜に接してシリサイドを形成し、前記第2の領域にゲート絶縁膜との間に前記第1のシリコン材料膜が介在するようにシリサイドを形成する工程と、
を具備していることを特徴とする半導体装置の製造方法。 - 前記ストッパ膜は、酸化膜、酸窒化膜、及び窒化膜の内の少なくとも1つを含んでいることを特徴とする請求項1乃至3のいずれか1項に記載の半導体装置の製造方法。
- 前記金属はNi、Co、Ti、Pt、及びWの内の少なくとも1つを含んでいることを特徴とする請求項1乃至4のいずれか1項に記載の半導体装置の製造方法。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2008019303A JP2009182122A (ja) | 2008-01-30 | 2008-01-30 | 半導体装置の製造方法 |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2008019303A JP2009182122A (ja) | 2008-01-30 | 2008-01-30 | 半導体装置の製造方法 |
Publications (1)
Publication Number | Publication Date |
---|---|
JP2009182122A true JP2009182122A (ja) | 2009-08-13 |
Family
ID=41035867
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP2008019303A Pending JP2009182122A (ja) | 2008-01-30 | 2008-01-30 | 半導体装置の製造方法 |
Country Status (1)
Country | Link |
---|---|
JP (1) | JP2009182122A (ja) |
Cited By (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US10056466B2 (en) | 2015-08-06 | 2018-08-21 | Samsung Electronics Co., Ltd. | Methods for fabricating semiconductor device |
-
2008
- 2008-01-30 JP JP2008019303A patent/JP2009182122A/ja active Pending
Cited By (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US10056466B2 (en) | 2015-08-06 | 2018-08-21 | Samsung Electronics Co., Ltd. | Methods for fabricating semiconductor device |
Similar Documents
Publication | Publication Date | Title |
---|---|---|
US9087722B2 (en) | Semiconductor devices having different gate oxide thicknesses | |
US11349035B2 (en) | Semiconductor device including non-volatile memory cells | |
JP4767946B2 (ja) | 異なるゲート誘電体を用いたnmos及びpmosトランジスタを具備する相補型金属酸化物半導体集積回路 | |
CN103165674B (zh) | 具有多阈值电压的FinFET | |
US20060105527A1 (en) | Semiconductor device and manufacturing method therefor | |
JP5126060B2 (ja) | 半導体装置及びその製造方法 | |
US8084828B2 (en) | Methods for protecting gate stacks during fabrication of semiconductor devices and semiconductor devices fabricated from such methods | |
JP2009194352A (ja) | 半導体装置の製造方法 | |
TW202209575A (zh) | 半導體裝置及其形成方法 | |
US20080093682A1 (en) | Polysilicon levels for silicided structures including MOSFET gate electrodes and 3D devices | |
JP2009026997A (ja) | 半導体装置およびその製造方法 | |
JP2006245167A (ja) | 半導体装置及びその製造方法 | |
JP5203905B2 (ja) | 半導体装置およびその製造方法 | |
JP2007201063A (ja) | 半導体装置及びその製造方法 | |
JP2008210874A (ja) | 半導体装置の製造方法 | |
JP2007158220A (ja) | 半導体装置の製造方法 | |
JP2008103613A (ja) | 半導体装置及びその製造方法 | |
JP2010098157A (ja) | 半導体装置の製造方法 | |
JP4205079B2 (ja) | 半導体装置およびその製造方法 | |
JP2009182122A (ja) | 半導体装置の製造方法 | |
US20070281429A1 (en) | Method for fabricating semiconductor device | |
JP2009094106A (ja) | 半導体装置の製造方法 | |
US7943453B2 (en) | CMOS devices with different metals in gate electrodes using spin on low-k material as hard mask | |
JP2007165429A (ja) | 半導体装置およびその製造方法 | |
JP2007157739A (ja) | Cmos半導体素子とその製造方法 |