JP2009110600A - メモリアクセス方法およびメモリ制御装置 - Google Patents
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Abstract
【解決手段】 アドレス空間内にアクセス領域を、1つのロウアドレスと所定の範囲のコラムアドレスとによって定められるブロックをロウアドレスの方向に所定のロウアドレス範囲の全体にわたって配列した2以上の完全ブロック列を、コラムアドレスの方向に配列し、この2以上の完全ブロック列により所定のワード数をちょうど格納可能なように設定し、ロウアドレスの方向に配列したブロックに順にアクセスする操作を、2以上の完全ブロック列に対して順に行う。
【選択図】 図3
Description
ロウアドレスとカラムアドレスによって定められるアドレス空間を有し、定期的なリフレッシュを必要とするダイナミック型ランダムアクセスメモリに、所定のワード数のデータを書き込む、もしくは、この書き込んだデータを読み出すためのアクセスを行うアクセス方法であって、
上記アドレス空間内にアクセス領域を、1つのロウアドレスと所定の範囲のコラムアドレスとによって定められるブロックを上記ロウアドレスの方向に所定のロウアドレス範囲の全体にわたって配列した2以上の完全ブロック列を、もしくは、この2以上の完全ブロック列に加えて上記ブロックを上記ロウアドレスの方向に上記所定のロウアドレス範囲の一部のみに配列した不完全ブロック列を、上記コラムアドレスの方向に配列し、この2以上の完全ブロック列により、もしくは、この2以上の完全ブロック列および不完全ブロック列により、上記所定のワード数をちょうど格納可能なように設定し、このロウアドレスの方向に配列したブロックに順にアクセスする操作を、この2以上の完全ブロック列、もしくは、この2以上の完全ブロック列および不完全ブロック列に対して順に行うことを特徴とする。
上記アクセス領域の設定を、上記n個のバンクのそれぞれに、2以上の上記完全ブロック列を配列し、もしくは、上記2以上の完全ブロック列に加えて上記不完全ブロック列を配列し、このn個のバンクに配列された完全ブロック列、もしくは、完全ブロック列および不完全ブロック列の全体で上記所定のワード数をちょうど格納可能なように行い、
上記ロウアドレスの方向に配列されたブロックに順にアクセスする操作が、このブロックのそれぞれに対して、上記n個のバンクに配列された対応するブロックに順にアクセスする操作を含むことが好ましい。
ロウアドレスとカラムアドレスによって定められるアドレス空間を有し、定期的なリフレッシュを必要とするダイナミック型ランダムアクセスメモリに、所定のワード数のデータを書き込む、もしくは、この書き込んだデータを読み出すためのアクセスを制御するメモリ制御装置であって、
上記アドレス空間内にアクセス領域を、1つのロウアドレスと所定の範囲のコラムアドレスとによって定められるブロックを上記ロウアドレスの方向に所定のロウアドレス範囲の全体にわたって配列した2以上の完全ブロック列を、もしくは、この2以上の完全ブロック列に加えて上記ブロックを上記ロウアドレスの方向に上記所定のロウアドレス範囲の一部のみに配列した不完全ブロック列を、上記コラムアドレスの方向に配列し、この2以上の完全ブロック列により、もしくは、この2以上の完全ブロック列および不完全ブロックにより、上記所定のワード数をちょうど格納可能なように設定するアクセス領域設定部と、
上記ロウアドレス方向に配列されたブロックに順にアクセスする操作を、上記2以上の完全ブロック列、もしくは、上記2以上の完全ブロック列および不完全ブロック列に対して順に行うように上記メモリにアドレス信号およびアクセス制御信号を供給するアクセス制御部とを備えることを特徴とする。
上記アクセス領域設定部は、上記アクセス領域の設定を、上記n個のバンクのそれぞれに、2以上の上記完全ブロック列を配列し、もしくは、上記2以上の完全ブロック列に加えて上記不完全ブロック列を配列し、このn個のバンクに配列された完全ブロック列、もしくは、完全ブロック列および不完全ブロック列の全体で上記所定のワード数をちょうど格納可能なように行い、
上記アクセス制御部は、上記ロウアドレス方向に配列されたブロックに順にアクセスする操作が、このブロックのそれぞれに対して、上記n個のバンクのそれぞれに配列された対応するブロックに順にアクセスする操作を含むように上記アドレス信号およびアクセス制御信号を上記メモリに供給することが好ましい。
2 第1画像処理回路
3 SDRAM制御回路
31 コントローラ
31a 第1信号線
31b 第2信号線
31c 第3信号線
311 最大ロウアドレス計算部
312 アドレスカウンタ部
3121 第1カウンタレジスタ
3122 第2カウンタレジスタ
3123 保持レジスタ
313 コマンド生成部
32 書き込みFIFO
33 読み出しFIFO
4 SDRAM
41 第1バンク
42 第2バンク
5 第2画像データ処理回路
Claims (9)
- ロウアドレスとカラムアドレスによって定められるアドレス空間を有し、定期的なリフレッシュを必要とするダイナミック型ランダムアクセスメモリに、所定のワード数のデータを書き込む、もしくは、該書き込んだデータを読み出すためのアクセスを行うアクセス方法であって、
前記アドレス空間内にアクセス領域を、1つのロウアドレスと所定の範囲のコラムアドレスとによって定められるブロックを前記ロウアドレスの方向に所定のロウアドレス範囲の全体にわたって配列した2以上の完全ブロック列を、もしくは、該2以上の完全ブロック列に加えて前記ブロックを前記ロウアドレスの方向に前記所定のロウアドレス範囲の一部のみに配列した不完全ブロック列を、前記コラムアドレスの方向に配列し、該2以上の完全ブロック列により、もしくは、該2以上の完全ブロック列および不完全ブロック列により、前記所定のワード数をちょうど格納可能なように設定し、該ロウアドレスの方向に配列したブロックに順にアクセスする操作を、該2以上の完全ブロック列、もしくは、該2以上の完全ブロック列および不完全ブロック列に対して順に行うことを特徴とするメモリアクセス方法。 - 前記アドレス空間はn個(nは2以上の整数)のバンクに区分けされており、
前記アクセス領域の設定を、前記n個のバンクのそれぞれに、2以上の前記完全ブロック列を配列し、もしくは、前記2以上の完全ブロック列に加えて前記不完全ブロック列を配列し、該n個のバンクに配列された完全ブロック列、もしくは、完全ブロック列および不完全ブロック列の全体で前記所定のワード数をちょうど格納可能なように行い、
前記ロウアドレスの方向に配列されたブロックに順にアクセスする操作が、該ブロックのそれぞれに対して、前記n個のバンクに配列された対応するブロックに順にアクセスする操作を含むことを特徴とする請求項1記載のメモリアクセス方法。 - 前記所定のワード数が変化したときに、前記コラムアドレスの所定の範囲を変化させずに前記所定のロウアドレス範囲を変化させることを特徴とする請求項1または2記載のメモリアクセス方法。
- 前記所定のワード数のデータは1フレーム分の画像データであり、前記アクセスを1フレーム期間ごとに行うことにより、該1フレーム期間内での前記メモリのリフレッシュ操作を不要とすることを特徴とする請求項1ないし3のいずれかに記載のメモリアクセス方法。
- ロウアドレスとカラムアドレスによって定められるアドレス空間を有し、定期的なリフレッシュを必要とするダイナミック型ランダムアクセスメモリに、所定のワード数のデータを書き込む、もしくは、該書き込んだデータを読み出すためのアクセスを制御するメモリ制御装置であって、
前記アドレス空間内にアクセス領域を、1つのロウアドレスと所定の範囲のコラムアドレスとによって定められるブロックを前記ロウアドレスの方向に所定のロウアドレス範囲の全体にわたって配列した2以上の完全ブロック列を、もしくは、該2以上の完全ブロック列に加えて前記ブロックを前記ロウアドレスの方向に前記所定のロウアドレス範囲の一部のみに配列した不完全ブロック列を、前記コラムアドレスの方向に配列し、該2以上の完全ブロック列により、もしくは、該2以上の完全ブロック列および不完全ブロックにより、前記所定のワード数をちょうど格納可能なように設定するアクセス領域設定部と、
前記ロウアドレス方向に配列されたブロックに順にアクセスする操作を、前記2以上の完全ブロック列、もしくは、前記2以上の完全ブロック列および不完全ブロック列に対して順に行うように前記メモリにアドレス信号およびアクセス制御信号を供給するアクセス制御部とを備えることを特徴とするメモリ制御装置。 - 前記アドレス空間は、n個(nは2以上の整数)のバンクに区分けされており、
前記アクセス領域設定部は、前記アクセス領域の設定を、前記n個のバンクのそれぞれに、2以上の前記完全ブロック列を配列し、もしくは、前記2以上の完全ブロック列に加えて前記不完全ブロック列を配列し、該n個のバンクに配列された完全ブロック列、もしくは、完全ブロック列および不完全ブロック列の全体で前記所定のワード数をちょうど格納可能なように行い、
前記アクセス制御部は、前記ロウアドレス方向に配列されたブロックに順にアクセスする操作が、該ブロックのそれぞれに対して、前記n個のバンクのそれぞれに配列された対応するブロックに順にアクセスする操作を含むように前記アドレス信号およびアクセス制御信号を前記メモリに供給することを特徴とする請求項5記載のメモリ制御装置。 - 前記アクセス領域設定部が、前記所定のロウアドレス範囲を設定するロウアドレス範囲設定部を備えることを特徴とする請求項5または6記載のメモリ制御装置。
- 前記ロウアドレス範囲設定部が、外部から入力された前記所定のワード数を示す信号に応じて前記所定のロウアドレス範囲を設定することを特徴とする請求項7記載のメモリ制御装置。
- 前記所定のワード数のデータは1フレーム分の画像データであり、前記アクセス制御部が、前記アクセスを1フレーム期間ごとに行うように前記メモリに前記アドレス信号およびアクセス制御信号を供給することにより、該1フレーム期間内での前記メモリのリフレッシュ操作を不要とすることを特徴とする請求項5ないし8のいずれかに記載のメモリ制御装置。
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