JP2009105410A - 半導体装置及び電子機器 - Google Patents
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Abstract
【解決手段】第1の薄膜トランジスタは、第1の半導体層と、前記第1の半導体層上に形成されたゲート絶縁膜と、前記ゲート絶縁膜上に形成された第1のゲート電極とを有し、第2の薄膜トランジスタは、第2の半導体層と、前記第2の半導体層上に形成された前記ゲート絶縁膜と、前記ゲート絶縁膜上に形成された第2のゲート電極とを有し、前記第1のゲート電極及び前記第2のゲート電極は、それぞれ端部にテーパー部を有し、前記第1の半導体層は、第1のチャネル形成領域、一対の第1の不純物領域、一対の第2の不純物領域、及び一対の第3の不純物領域を有し、前記第2の半導体層は、第2のチャネル形成領域、一対の第4の不純物領域、及び一対の第5の不純物領域を有する。
【選択図】図4
Description
た回路又は素子を有する半導体装置およびその作製方法に関する。特に本発明は、画素部
とその周辺に設けられる駆動回路を同一基板上に設けた液晶表示装置に代表される電気光
学装置、および電気光学装置を搭載した電子機器に関する。尚、本願明細書において半導
体装置とは、半導体特性を利用することで機能する装置全般を指し、上記電気光学装置お
よびその電気光学装置を搭載した電子機器も半導体装置に含む。
進んでいる。アクティブマトリクス型液晶表示装置、EL表示装置、および密着型イメー
ジセンサはその代表例として知られている。特に、結晶質シリコン膜(典型的にはポリシ
リコン膜)を活性層にしたTFT(以下、ポリシリコンTFTと記す)は電界効果移動度
が高いことから、いろいろな機能回路を形成することも可能である。
画素部や、CMOS回路を基本としたシフトレジスタ回路、レベルシフタ回路、バッファ
回路、サンプリング回路などの集積回路が一枚の基板上に形成される。また、密着型イメ
ージセンサでは、サンプルホールド回路、シフトレジスタ回路、マルチプレクサ回路など
の画素部を制御するための駆動回路がTFTを用いて形成されている。
でないので、当然TFTに要求される特性も少なからず異なっている。画素部においては
、スイッチ素子として機能する画素TFTと補助の保持容量を設けた構成であり、液晶に
電圧を印加して駆動させるものである。ここで、液晶は交流で駆動させる必要があり、フ
レーム反転駆動と呼ばれる方式が多く採用されている。従って、要求されるTFTの特性
はオフ電流値(TFTがオフ動作時に流れるドレイン電流値)を十分低くさせておく必要
があった。また、バッファ回路は高い駆動電圧が印加されるため、高電圧がかかっても壊
れない程度にまで耐圧を高めておく必要があった。また電流駆動能力を高めるために、オ
ン電流値(TFTがオン動作時に流れるドレイン電流値)を十分確保する必要があった。
、ICなどで使われるMOSトランジスタと同様にポリシリコンTFTにはオン電流値の
低下といった劣化現象が観測される。主たる原因はホットキャリア注入であり、ドレイン
近傍の高電界によって発生したホットキャリアが劣化現象を引き起こすものと考えられて
いる。
oped Drain)構造が知られている。この構造はチャネル形成領域と、高濃度に不純物が
添加されるソース領域またはドレイン領域との間に低濃度の不純物領域を設けたものであ
り、この低濃度不純物領域はLDD領域と呼ばれている。
OLD(Gate-drain Overlapped LDD)構造が知られている。この構造は、LDD領域
がゲート絶縁膜を介してゲート配線と重なるように配置されているため、ドレイン近傍の
ホットキャリア注入を防ぎ、信頼性を向上させるのに有効である。例えば、「Mutsuko H
atano,Hajime Akimoto and Takeshi Sakai,IEDM97 TECHNICAL DIGEST,p523-526,19
97」では、シリコンで形成したサイドウォールによるGOLD構造を開示しているが、他
の構造のTFTと比べ、きわめて優れた信頼性が得られることが確認されている。
TFTが配置され、そのTFTのそれぞれには画素電極が設けられている。液晶を挟んだ
対向基板側には対向電極が設けられており、液晶を誘電体とした一種のコンデンサを形成
している。そして、各画素に印加する電圧をTFTのスイッチング機能により制御して、
このコンデンサへの電荷を制御することで液晶を駆動し、透過光量を制御して画像を表示
する仕組みになっている。
量が減少するため、透過光量が変化して画像表示のコントラストを低下させる原因となっ
ていた。そこで、従来では容量配線を設けて、液晶を誘電体とするコンデンサとは別のコ
ンデンサ(保持容量)を並列に設け、液晶を誘電体とするコンデンサが損失する容量を補
っていた。
路のTFTとでは、その要求される特性は必ずしも同じではない。例えば、画素TFTに
おいては、ゲート配線に大きな逆バイアス(nチャネル型TFTであればマイナス)電圧
が印加されるが、駆動回路のTFTは基本的に逆バイアス電圧が印加されて動作されるこ
とはない。また、前者の動作速度は後者ほど高いものでなくても良い。
構造に比べてオフ電流値が大きくなってしまう問題があった。従って、特に画素TFTに
とっては好ましい構造とは言えなかった。逆に通常のLDD構造はオフ電流値を抑える効
果は高いが、ホットキャリア注入には弱いことが知られていた。
体装置において、全てのTFTを同じ構造で形成することは必ずしも好ましくなかった。
されるTFTの構造を、その機能に応じて適切なものとすることにより、半導体装置の動
作性能および信頼性を向上させることを課題とする。また、そのような半導体装置を実現
するための作製方法を提供する。
される回路又は素子が求める機能を鑑みて、最適な構造のTFTを割り当てることを主旨
としている。即ち、同一基板上に異なる構造のTFTが存在することになる。
用素子など)は、動作速度よりもオフ電流値を低減させることに重点を置いたTFT構造
が望ましい。また、高速駆動を最重要課題とする素子(駆動回路用素子など)は、オフ電
流値を低減させることよりも、動作速度を高めること及びそれと同時に顕著な問題となる
ホットキャリア注入による劣化を抑制することに重点を置いたTFT構造が望ましい。
置の動作性能の向上と信頼性の向上とを可能とする。
ル型TFTのLDD領域の構成にも工夫を加えている。即ち、LDD領域内において、チ
ャネル形成領域とドレイン領域との間に、ドレイン領域に近づくにつれて徐々にn型不純
物元素の濃度が高くなるような濃度勾配をもたせる点に特徴がある。この構成はより高い
電界緩和効果を狙ったものである。
LDD領域との境界近傍に含まれるn型不純物元素の濃度は、該LDD領域とドレイン領
域との境界近傍に含まれる濃度より低くなる。同様により高い電界緩和効果が得られる。
TFTを配置することが可能となり、半導体装置の動作性能や信頼性を大幅に向上させる
ことができる。
隣接するドレイン領域に近づくにつれてn型不純物元素の濃度が高くなるような濃度勾配
を有する領域が存在する。そして、このような濃度勾配を有する領域が電界緩和の効果を
さらに高めることが期待できる。
と信頼性も向上させることができる。
本発明の実施例について図1〜図4を用いて説明する。ここでは、画素部とその周辺に
設けられる駆動回路のTFTを同時に作製する方法について説明する。但し、説明を簡単
にするために、駆動回路では、シフトレジスタ回路、バッファ回路等の基本回路であるC
MOS回路と、サンプリング回路を形成するnチャネル型TFTとを図示することとする
。
。その他にもシリコン基板、金属基板またはステンレス基板の表面に絶縁膜を形成したも
のを基板としても良い。耐熱性が許せばプラスチック基板を用いることも可能である
明細書中では酸化シリコン膜、窒化シリコン膜、または窒化酸化シリコン膜の総称を指す
)からなる下地膜101をプラズマCVD法やスパッタ法で100〜400nmの厚さに
形成する。
珪素、酸素、窒素を所定の割合で含む絶縁膜を指す。本実施例では、下地膜101として
、窒素を20〜50atomic%(典型的には20〜30atomic%)で含む100nm厚の窒
化酸化シリコン膜と、窒素を1〜20atomic%(典型的には5〜10atomic%)で含む2
00nm厚の窒化酸化シリコン膜との積層膜を用いる。なお、厚さはこの値に限定する必
要はない。また、窒化酸化シリコン膜に含まれる窒素と酸素の含有比(atomic%比)は3
:1〜1:3(典型的には1:1)とすればよい。また、窒化酸化シリコン膜は、SiH
4とN2OとNH3を原料ガスとして作製すればよい。
英基板を用いた場合には必ずしも設けなくても良い。
質構造を含む半導体膜(本実施例では非晶質シリコン膜(図示せず))を公知の成膜法で
形成する。なお、非晶質構造を含む半導体膜としては、非晶質半導体膜、微結晶半導体膜
があり、さらに非晶質シリコンゲルマニウム膜などの非晶質構造を含む化合物半導体膜も
含まれる。また、上記膜厚で形成しておけば、最終的にTFTが完成した時点の活性層の
膜厚は10〜100nm(好ましくは30〜50nm)となる。
れた技術に従って、結晶構造を含む半導体膜(本実施例では結晶質シリコン膜)102を
形成する。同公報記載の技術は、非晶質シリコン膜の結晶化に際して、結晶化を助長する
触媒元素(ニッケル、コバルト、ゲルマニウム、錫、鉛、パラジウム、鉄、銅から選ばれ
た一種または複数種の元素、代表的にはニッケル)を用いる結晶化手段である。
質シリコン膜を結晶質シリコン膜に変化させるものである。本実施例では同公報の実施例
1に記載された技術を用いるが、実施例2に記載された技術を用いても良い。なお、結晶
質シリコン膜には、いわゆる単結晶シリコン膜も多結晶シリコン膜も含まれるが、本実施
例で形成される結晶質シリコン膜は結晶粒界を有するシリコン膜である。(図1(A))
て脱水素処理を行い、含有水素量を5atom%以下として、結晶化の工程を行うことが望ま
しい。また、非晶質シリコン膜をスパッタ法や蒸着法などの他の作製方法で形成しても良
いが、膜中に含まれる酸素、窒素などの不純物元素を十分低減させておくことが望ましい
。
両者を連続形成しても良い。下地膜を形成後、一旦大気雰囲気にさらされないようにする
ことで表面の汚染を防ぐことが可能となり、作製されるTFTの特性バラツキを低減させ
ることができる。
(以下、レーザーアニールという)して結晶性の改善された結晶質シリコン膜103を形
成する。レーザー光としては、パルス発振型または連続発振型のエキシマレーザー光が望
ましいが、連続発振型のアルゴンレーザー光でも良い。また、レーザー光のビーム形状は
線状であっても矩形状であっても構わない。(図1(B))
ールという)しても良い。ランプ光としては、ハロゲンランプ、赤外ランプ等から発する
ランプ光を用いることができる。勿論、電熱炉を用いたファーネスアニール(熱アニール
ともいう)で代用することもできるし、組み合わせて併用することもできる。
を行う。レーザーアニール条件は、励起ガスとしてXeClガスを用い、処理温度を室温
、パルス発振周波数を30Hzとし、レーザーエネルギー密度を250〜500mJ/cm2(
代表的には350〜400mJ/cm2)とする。
結晶化すると共に、既に結晶化された結晶質領域の欠陥等を低減する効果を有する。その
ため、本工程は光アニールにより半導体膜の結晶性を改善する工程、または半導体膜の結
晶化を助長する工程と呼ぶこともできる。
保護膜104は100〜200nm(好ましくは130〜170nm)の厚さの窒化酸化
シリコン膜または酸化シリコン膜を用いた。この保護膜104は不純物添加時に結晶質シ
リコン膜が直接プラズマに曝されないようにするためと、微妙な濃度制御を可能にするた
めの意味がある。
不純物元素(以下、p型不純物元素という)を添加する。p型不純物元素としては、代表
的には13族に属する元素、典型的にはボロンまたはガリウムを用いることができる。こ
の工程(チャネルドープ工程という)はTFTのしきい値電圧を制御するための工程であ
る。なお、ここではジボラン(B2H6)を質量分離しないでプラズマ励起したイオンドー
プ法でボロンを添加した。勿論、質量分離を行うイオンインプランテーション法を用いて
も良い。
toms/cm3)の濃度でp型不純物元素(本実施例ではボロン)を含む不純物領域106を形
成する。なお、本明細書中では上記濃度範囲でp型不純物元素を含む不純物領域(但し、
意図的にn型を付与する不純物元素が添加された領域を除く)をp型不純物領域(b)と
定義する。(図1(C))
pチャネル型TFTとなる領域を含めた全面に添加しても良い。また、全面にp型不純物
元素を添加した後若しくは前に、pチャネル型TFTのみに15族に属する元素を添加し
ても良い。
。ここでもレーザー光としては、パルス発振型または連続発振型のエキシマレーザー光が
望ましいが、連続発振型のアルゴンレーザー光でも良い。また、レーザー光のビーム形状
は線状であっても矩形状であっても構わない。但し、添加された不純物元素の活性化が目
的であるので、結晶質シリコン膜が溶融しない程度のエネルギーで照射することが好まし
い。また、保護膜104をつけたままレーザーアニール工程を行うことも可能である。(
図1(D))
を行う。レーザーアニール条件は、励起ガスとしてKrFガスを用い、処理温度を室温、
パルス発振周波数を30Hzとし、レーザーエネルギー密度を100〜300mJ/cm2(代
表的には150〜250mJ/cm2)とする。
を活性化すると共に、不純物元素の添加時に非晶質化した半導体膜を再結晶化する効果を
有する。なお、上記条件は半導体膜を溶融させることなく原子配列の整合性をとり、且つ
、不純物元素を活性化することが好ましい。
、両者を併用しても構わない。ファーネスアニールによる活性化を行う場合は、基板の耐
熱性を考慮して450〜550℃程度で行えば良い。
)107〜110を形成する。(図1(E))
成する。ゲート絶縁膜111は、10〜200nm、好ましくは50〜150nmの厚さ
に形成すれば良い。本実施例では、プラズマCVD法でN2OとSiH4を原料とした窒化
酸化シリコン膜を115nmの厚さに形成する。
しても良いが、必要に応じて二層、三層といった積層膜とすることが好ましい。
であることが望ましい。代表的には、タンタル(Ta)、クロム(Cr)、タングステン
(W)、導電性を有するシリコン(Si)から選ばれた元素を含む金属膜、または前記元
素を主成分とする金属化合物膜(代表的には窒化タンタル膜、窒化タングステン膜)、ま
たは前記元素を含む合金膜(代表的にはMo−W合金膜、Mo−Ta合金膜、タングステ
ンシリサイド膜)、若しくはそれらの薄膜を積層した積層膜を用いることができる。本実
施例では、50nm厚の窒化タンタル膜と350nm厚のタンタル膜とを積層して用いる
。
らに好ましくは300〜350nm)とすれば良い。この膜厚はゲート電極のテーパー部
分の長さに影響するので重要である。
て図2(A)の状態となる。
形成する。このとき、ゲート電極114〜118の端部にテーパー部が形成されるような
条件でエッチングを行う。(図2(B))
3〜40°(好ましくは5〜35°より好ましくは7〜20°)となるようにエッチング
条件を設定する。この角度θは、後にLDD領域内の濃度勾配に大きく影響する。この点
については後述する。
てTanθ=HG/WGで表される。
たまま、新たにレジストマスク119a、119b、119cを形成する。そして、n型を
付与する不純物元素(以下、n型不純物元素という)を添加してn型を呈する不純物領域
120〜122を形成する。なお、n型不純物元素としては、代表的には15族に属する
元素、典型的にはリンまたは砒素を用いることができる。(図2(C))
チャネル型TFTにおいて、LDD領域として機能させるための不純物領域である。なお
、ここで形成された不純物領域にはn型不純物元素が2×1016〜5×1019atoms/cm3
(代表的には5×1017〜5×1018atoms/cm3)の濃度で含まれている。本明細書中で
は上記濃度範囲でn型不純物元素を含む不純物領域をn型不純物領域(b)と定義する。
プ法でリンを1×1018atoms/cm3の濃度で添加する。勿論、質量分離を行うイオンイン
プランテーション法を用いても良い。この工程では、保護膜107を介して結晶質シリコ
ン膜にリンを添加する。
ート電極115、116の一部に重なるように形成される。即ち、イオンドープ工程の加
速電圧を高める(典型的には80〜160KeV)ことによって、ゲート電極のテーパー
部を通して不純物元素を添加する。
に重なった部分に含まれるリンの濃度勾配は、ゲート電極115、116のテーパー部の
膜厚変化を反映する。即ち、n型不純物領域(b)120〜122へ添加されるリンの濃
度は、テーパー部に重なる領域において、p型不純物領域(b)123、124から遠ざ
かるにつれて徐々に増加する。
即ち、リンの深さ方向の濃度分布において任意の濃度で添加された深さ(例えば深さ方向
に平均化した濃度)に注目したとき、その深さは半導体膜中の断面方向においてゲート電
極のテーパー部の傾斜に沿った形で変化する。
ーション結果について図16を用いて説明する。なお、ここではISE(Integrated sys
tem engineering AG)半導体デバイスシミュレータ総合パッケージを用いた。
厚を300nm、テーパー角θを10.5°として計算した。また、加速電圧は110K
eVとし、プラズマドーピング法(イオンドーピング法)により1×1015ions/cm2のド
ーズ量でリンを添加した場合について計算した。なお、ゲート絶縁膜の膜厚は115nm
、半導体膜の膜厚は50nm、下地膜(酸化シリコン膜)の膜厚は300nmとした。
パー部直下にあたる領域では、リンの濃度がチャネル長方向(断面方向)に沿って変化し
ていることが判る。即ち、チャネル形成領域から遠ざかるにつれて(ドレイン領域に近づ
くにつれて)、リンの濃度が高くなっていく勾配の様子が示されている。
はさらにゲート電極の内側で高くなると予想できる。また、イオンインプランテーション
法を用いてもやはり同様の結果が得られるであろうことが予想できる。
が、これはリンの添加された領域を示しているわけではなく、上述のような断面方向のリ
ンの濃度変化が、ゲート電極115、116のテーパー部の形状に沿って変化しているこ
とを示している。
(b)120の拡大図である。図6に示すように、n型不純物領域(b)120はテーパ
ー部601の下にも形成される。このとき、テーパー部601におけるリンの濃度分布は
602の曲線で示されるように、p型不純物領域123から遠ざかるにつれて増加する。
てくる。また、テーパー部601の膜厚変化は、テーパー角θとゲート電極115の膜厚
によって決まる。
を添加することにより、テーパー部の下に存在する半導体膜中に、徐々に前記不純物元素
の濃度が変化するような不純物領域を形成することができる。本願発明はこのような不純
物領域をLDD領域として積極的に活用する。
ために設けられており、そういう意味では、上記の構成は最も好ましいLDD領域の形態
であると言える。
、次に、レジストマスク119a、119b、119c、113a〜113eを除去し、ゲー
ト電極114〜118をマスクとして自己整合的にゲート絶縁膜111をエッチングして
除去する。こうしてゲート電極114〜118の下に残存したゲート絶縁膜125〜12
9が形成される。(図2(D))
電圧を低くすることができる。そのため、また必要なドーズ量が少なくて済むのでスルー
プットが向上する。勿論、ゲート絶縁膜をエッチングしないで残し、スルードーピングに
よって不純物領域を形成しても良い。
(本実施例ではリン)を添加して高濃度にリンを含む不純物領域131〜139を形成す
る。ここでも、フォスフィン(PH3)を用いたイオンドープ法(勿論、イオンインプラ
ンテーション法でも良い)で行い、この領域のリンの濃度は1×1020〜1×1021atom
s/cm3(代表的には2×1020〜5×1020atoms/cm3)とする。(図3(A))
(a)と定義する。また、不純物領域131〜139が形成された領域には既に前工程で
添加されたリンまたはボロンが含まれるが、十分に高い濃度でリンが添加されることにな
るので、前工程で添加されたリンまたはボロンの影響は考えなくて良い。従って、本明細
書中では不純物領域131〜139はn型不純物領域(a)と言い換えても構わない。
る。そして、p型不純物元素(本実施例ではボロン)を添加し、高濃度にボロンを含む不
純物領域141、142を形成する。ここではジボラン(B2H6)を用いたイオンドープ
法(勿論、イオンインプランテーション法でも良い)により3×1020〜3×1021atom
s/cm3(代表的には5×1020〜1×1021atoms/cm3)濃度でボロンを添加する。なお、
本明細書中では上記濃度範囲でp型不純物元素を含む不純物領域をp型不純物領域(a)
と定義する。(図3(B))
には既に1×1020〜1×1021atoms/cm3の濃度でリンが添加されているが、ここで添
加されるボロンはその少なくとも3倍以上の濃度で添加される。そのため、予め形成され
ていたn型の不純物領域は完全にP型に反転し、P型の不純物領域として機能する。従っ
て、本明細書中では不純物領域141、142をp型不純物領域(a)と言い換えても構
わない。
合的にn型不純物元素(本実施例ではリン)を添加する。こうして形成された不純物領域
143〜146には前記n型不純物領域(b)の1/2〜1/10(代表的には1/3〜
1/4)の濃度(但し、前述のチャネルドープ工程で添加されたボロン濃度よりも5〜1
0倍高い濃度、代表的には1×1016〜5×1018atoms/cm3、典型的には3×1017〜
3×1018atoms/cm3、)でリンが添加されるように調節する。なお、本明細書中では上
記濃度範囲でn型不純物元素を含む不純物領域をn型不純物領域(c)と定義する。(図
3(C))
1×1016〜5×1018atoms/cm3の濃度でリンが添加されるが特に問題とはならない。
また、n型不純物領域(c)143〜146には既にチャネルドープ工程で1×1015〜
1×1018atoms/cm3の濃度のボロンが添加されているが、この工程ではp型不純物領域
(b)に含まれるボロンの5〜10倍の濃度でリンが添加されるので、この場合もボロン
はn型不純物領域(b)の機能には影響を与えないと考えて良い。
リン濃度が2×1016〜5×1019atoms/cm3のままであるのに対し、ゲート電極に重な
らない部分はそれに1×1016〜5×1018atoms/cm3の濃度のリンが加わっており、若
干高い濃度でリンを含むことになる。
添加されたn型またはp型不純物元素を活性化するために熱処理工程を行う。この工程は
ファーネスアニール法、レーザーアニール法、またはランプアニール法で行うことができ
る。本実施例ではファーネスアニール法で活性化工程を行う。加熱処理は、窒素雰囲気中
において300〜650℃で3〜12時間、典型的には400〜550℃で4〜6時間、
ここでは550℃、4時間の熱処理を行う。(図3(D))
ッケル)が、矢印で示す方向に移動して、前述の図3(A)の工程で形成された高濃度に
リンを含む領域に捕獲(ゲッタリング)される。これはリンによる金属元素のゲッタリン
グ効果に起因する現象であり、この結果、後のチャネル形成領域148〜152は前記触
媒元素の濃度が1×1017atoms/cm3以下(好ましくは1×1016atoms/cm3以下)となる
。
131〜139が形成された領域)は高濃度に触媒元素が偏析して5×1018atoms/cm3
以上(代表的には1×1019〜5×1020atoms/cm3)濃度で存在する。
では350℃2時間)の熱処理を行い、活性層を水素化する工程を行う。この工程は熱的
に励起された水素により半導体層のダングリングボンドを終端する工程である。水素化の
他の手段として、プラズマ水素化(プラズマにより励起された水素を用いる)を行っても
良い。
層間絶縁膜154として800nm厚の酸化シリコン膜をプラズマCVD法により形成す
る。勿論、窒化シリコン膜と酸化シリコン膜との積層膜など珪素を含む絶縁膜を組み合わ
せて積層構造としても良い。
、ポリイミドアミド、BCB(ベンゾシクロブテン)等の有機樹脂膜を用いることも可能
である。
形成され、ソース配線155〜158と、ドレイン配線159〜162を形成する。なお
、図示されていないがCMOS回路を形成するためにドレイン配線159と160は電気
的に接続されている。また、図示していないが、本実施例ではこの電極を、チタン膜を1
00nm、シリコンを含むアルミニウム膜300nm、チタン膜150nmをスパッタ法
で連続して形成した3層構造の積層膜とする。(図4(B))
酸化シリコン膜で50〜500nm(代表的には200〜300nm)の厚さで形成する
。この時、膜の形成に先立ってH2、NH3等水素を含むガスを用いてプラズマ処理を行い
、成膜後に熱処理を行うと良い。この前処理により励起された水素が第1層間絶縁膜中に
供給される。この状態で熱処理を行うことで、パッシベーション膜163の膜質を改善す
るとともに、第1層間絶縁膜中に添加された水素が下層側に拡散するため、効果的に活性
層を水素化することができる。
えば、3〜100%の水素を含む雰囲気中で、300〜450℃で1〜12時間の熱処理
を行うと良く、あるいはプラズマ水素化法を用いても同様の効果が得られる。なお、ここ
で後に画素電極とドレイン配線を接続するためのコンタクトホールを形成する位置におい
て、パッシベーション膜163に開口部を形成しておいても良い。
としては、ポリイミド、アクリル、ポリアミド、ポリイミドアミド、BCB(ベンゾシク
ロブテン)等を使用することができる。有機樹脂膜を用いることの利点は、成膜方法が簡
単である点や、比誘電率が低いので、寄生容量を低減できる点、平坦性に優れる点などが
上げられる。なお上述した以外の有機樹脂膜や有機系SiO化合物などを用いることもでき
る。ここでは、基板に塗布後、熱重合するタイプのポリイミドを用い、300℃で焼成し
て形成する。
フィルターとして用いることも可能である。
の後、画素部となる領域において、酸化シリコン膜上に遮蔽膜165を形成する。さらに
、遮蔽膜165を形成する際に用いたレジストマスクを用いて、下地となっている酸化シ
リコン膜(図示せず)を除去する。
r)、タングステン(W)から選ばれた元素でなる膜またはいずれかの元素を主成分とす
る膜で100〜300nmの厚さに形成する。本実施例では1wt%のチタンを含有させたア
ルミニウム膜を125nmの厚さに形成する。
着性を高めることができる。また、有機樹脂で形成された第2層間絶縁膜164の表面に
CF4ガスを用いたプラズマ処理を施すと、表面改質により膜上に形成する遮蔽膜の密着
性を向上させることができる。
を形成することも可能である。例えば、駆動回路内で回路間をつなぐ接続配線を形成して
も良い。但し、その場合は遮蔽膜または接続配線を形成する材料を成膜する前に、予め第
2層間絶縁膜164にコンタクトホールを形成しておく必要がある。
酸化法)により20〜100nm(好ましくは30〜50nm)の厚さの酸化物166を
形成する。本実施例では遮蔽膜165としてアルミニウムを主成分とする膜を用いるため
、酸化物166として酸化アルミニウム膜(アルミナ膜)が形成される。
膜をプラズマCVD法、熱CVD法またはスパッタ法などの気相法によって形成しても良
い。その場合も膜厚は20〜100nm(好ましくは30〜50nm)とすることが好ま
しい。また、酸化シリコン膜、窒化シリコン膜、窒化酸化シリコン膜、DLC(Diamond
like carbon)膜または有機樹脂膜を用いても良い。さらに、これらを組み合わせた積
層膜を用いても良い。
コンタクトホールを形成し、画素電極167を形成する。なお、画素電極168は隣接す
る別の画素の画素電極である。画素電極167、168は、透過型液晶表示装置とする場
合には透明導電膜を用い、反射型の液晶表示装置とする場合には金属膜を用いれば良い。
本実施例では透過型の液晶表示装置とするために、酸化インジウム・スズ(ITO)膜を
110nmの厚さにスパッタ法で形成する。
量(キャハ゜シタンス・ストレーシ゛)169を形成する。なお、この場合、遮蔽膜16
5をフローティング状態(電気的に孤立した状態)か固定電位、好ましくはコモン電位(
データとして送られる画像信号の中間電位)に設定しておくことが望ましい。
る。なお、図4(B)においては、駆動回路にはpチャネル型TFT301、nチャネル
型TFT302、303が形成され、画素部にはnチャネル型TFTでなる画素TFT3
04が形成される。
に形成されるTFTの構造が図4(B)のような構造であればアクティブマトリクス基板
の基本的な機能は変化せず、本発明の効果を損なうものではない。
、ドレイン領域203がそれぞれp型不純物領域(a)で形成される。但し、実際にはソ
ース領域またはドレイン領域の一部に1×1020〜1×1021atoms/cm3の濃度でリンを
含む領域が存在する。また、その領域には図3(D)の工程でゲッタリングされた触媒元
素が5×1018atoms/cm3以上(代表的には1×1019〜5×1020atoms/cm3)濃度で存
在する。
レイン領域206、そしてチャネル形成領域の片側(ドレイン領域側)に、ゲート絶縁膜
を介してゲート電極と重なったLDD領域207が形成される。この時、LDD領域20
7は2×1016〜5×1019atoms/cm3の濃度でリンを含み、且つ、ゲート電極と全部重
なるように形成される。
に不純物元素(この場合はリン)の濃度勾配を有していると考えられる。即ち、LDD領
域207に隣接するドレイン領域206に近づくにつれて(チャネル形成領域204から
遠ざかるにつれて)リンの濃度が高くなる。
レイン領域210、そしてチャネル形成領域の両側にLDD領域211、212が形成さ
れる。なお、この構造ではLDD領域211、212の一部がゲート電極116と重なる
ように配置されたために、ゲート絶縁膜を介してゲート電極と重なった領域と、ゲート電
極と重ならない領域が存在する。
工程まで作製した状態を示す拡大図である。ここに示すように、LDD領域211はさら
にゲート電極116に重なったLDD領域211a、ゲート電極116に重ならないLD
D領域211bに区別できる。また、前述のLDD領域211aには2×1016〜5×10
19atoms/cm3の濃度でリンが含まれるが、LDD領域211bはその1〜2倍(代表的には
1.2〜1.5倍)の濃度でリンが含まれる。
レイン領域216、ゲート電極に重ならないLDD領域217〜220、領域218、2
19に接したn型不純物領域(a)221が形成される。この時、ソース領域215、ド
レイン領域216はそれぞれn型不純物領域(a)で形成され、LDD領域217〜22
0はn型不純物領域(c)で形成される。
Tの構造を最適化し、半導体装置の動作性能および信頼性を向上させることができる。具
体的には、nチャネル型TFTは求める性能に応じてLDD領域の配置を異ならせ、ゲー
ト電極に重なったLDD領域またはゲート電極に重ならないLDD領域を使い分けること
によって、同一基板上に高速動作またはホットキャリア対策を重視したTFT構造と低オ
フ電流動作を重視したTFT構造とを実現しうる。
域内に不純物元素(本実施例ではリン)の濃度勾配を形成することで、LDD領域の電界
緩和効果がより高まることが期待できる。
視するシフトレジスタ回路、分周波回路(信号分割回路)、レベルシフタ回路、バッファ
回路などの駆動回路に適している。即ち、チャネル形成領域の片側(ドレイン領域側)の
みにLDD領域207を配置することで、できるだけ抵抗成分を低減させつつホットキャ
リア対策を重視した構造となっている。これは上記回路群の場合、ソース領域とドレイン
領域の機能が変わらず、キャリア(電子)の移動する方向が一定だからである。但し、必
要に応じてチャネル形成領域の両側にゲート電極に重ならないLDD領域を配置すること
もできる。
るサンプリング回路(サンプル及びホールド回路)に適している。即ち、ゲート電極に重
なったLDD領域211a、212aを配置することでホットキャリア対策とし、さらにゲ
ート電極に重ならないLDD領域211b、212bを配置することで低オフ電流動作を実
現した。また、サンプリング回路はソース領域とドレイン領域の機能が反転してキャリア
の移動方向が180°変わるため、ゲート配線を中心に線対称となるような構造としなけ
ればならない。なお、場合によってはLDD領域211b、212bを設けない構造とする
こともありうる。
に適している。即ち、オフ電流値を増加させる要因となりうるゲート電極に重なったLD
D領域を配置せず、ゲート電極に重ならないLDD領域のみを配置することで低オフ電流
動作を実現している。また、駆動回路に用いるTFTのLDD領域よりも低い濃度のLD
D領域を用いることで、多少オン電流値を犠牲にしても徹底的にオフ電流値を低減する対
策を打っている。さらに、n型不純物領域(a)221はオフ電流値を低減する上で非常
に有効であることが確認されている。
さ(幅)は0.1〜3.0μm、代表的には0.2〜1.5μmとすれば良い。また、n
チャネル型TFT303のLDD領域211a、212aの長さ(幅)は0.1〜3.0μ
m、代表的には0.2〜1.5μm、LDD領域211b、212bの長さ(幅)は1.0
〜3.5μm、代表的には1.5〜2.0μmとすれば良い。また、画素TFT304に
設けられるLDD領域217〜220の長さ(幅)は0.5〜3.5μm、代表的には2
.0〜2.5μmとすれば良い。
ル型TFT302〜304は非自己整合(ノンセルフアライン)的に形成されている点も
本発明の特徴の一つである。
いることで、必要な容量を形成するための保持容量の占有面積を少なくすることが可能で
ある。さらに、本実施例のように画素TFT上に形成される遮蔽膜を保持容量の一方の電
極とすることで、アクティブマトリクス型液晶表示装置の画像表示部の開口率を向上させ
ることができる。
願人による特開平11−133463号公報や特願平10−254097号出願に記載さ
れた保持容量の構造を用いることもできる。
本実例では、アクティブマトリクス基板から、アクティブマトリクス型液晶表示装置を
作製する工程を説明する。図5に示すように、図4(B)の状態の基板に対し、配向膜4
01を形成する。本実施例では配向膜としてポリイミド膜を用いる。また、対向基板40
2には、透明導電膜からなる対向電極403と、配向膜404とを形成する。なお、対向
基板には必要に応じてカラーフィルターや遮蔽膜を形成しても良い。
持って配向するようにする。そして、画素部と、駆動回路が形成されたアクティブマトリ
クス基板と対向基板とを、公知のセル組み工程によってシール材、スペーサ、パターニン
グによって設けられた樹脂膜(図示せず)などを介して貼りあわせる。その後、両基板の
間に液晶405を注入し、封止剤(図示せず)によって完全に封止する。液晶には公知の
液晶材料を用いれば良い。このようにして図5に示すアクティブマトリクス型液晶表示装
置が完成する。
る。尚、図8は、図1〜図4の断面構造図と対応付けるため、共通の符号を用いている。
アクティブマトリクス基板は、基板100上に形成された画素部701と、走査(ゲート
)信号駆動回路702と、画像(ソース)信号駆動回路703で構成される。画素部の画
素TFT304はnチャネル型TFTであり、周辺に設けられる駆動回路はCMOS回路
を基本として構成されている。走査信号駆動回路702と、画像信号駆動回路703はそ
れぞれゲート配線704とソース配線158で画素部701に接続されている。また、F
PC705が接続された外部入出力端子706からは、駆動回路の入出力端子まで入出力
信号配線707が設けられている。
図9は、実施例2で示したアクティブマトリクス型液晶表示装置の回路構成の一例を示す
。本実施例のアクティブマトリクス基板は、画像信号駆動回路801、走査信号駆動回路
(A)807、走査信号駆動回路(B)811、プリチャージ回路812、画素部806
を有している。なお、本明細書中において、駆動回路とは画像信号処理回路801および
走査信号駆動回路807を含めた総称である。
ファ回路804、サンプリング回路805を備えている。また、走査信号駆動回路(A)
807は、シフトレジスタ回路808、レベルシフタ回路809、バッファ回路810を
備えている。走査信号駆動回路(B)811も同様な構成である。
であり、回路を形成するCMOS回路に使われるnチャネル型TFTは図4(B)の30
2で示される構造が適している。
4〜16Vと高くなるが、シフトレジスタ回路と同様に、図4(B)のnチャネル型TF
T302を含むCMOS回路が適している。なお、ゲート配線をダブルゲート構造、トリ
プルゲート構造といったマルチゲート構造とすることは、各回路の信頼性を向上させる上
で有効である。
ン領域が反転する上、オフ電流値を低減する必要があるので、図4(B)のnチャネル型
TFT303を含むCMOS回路が適している。なお、図4(B)ではnチャネル型TF
Tしか図示されていないが、実際にサンプリング回路を形成する時はnチャネル型TFT
とpチャネル型TFTとを組み合わせて形成することになる。
らにオフ電流値が低いことを要求するので、図4(B)のnチャネル型TFT304を画
素TFTとして用いることが望ましい。
って容易に実現することができる。また、本実施例では画素部と駆動回路の構成のみ示し
ているが、実施例1の作製工程に従えば、その他にも分周波回路(信号分割回路)、D/
Aコンバータ回路、オペアンプ回路、γ補正回路、さらにはメモリ回路やマイクロプロセ
ッサ回路などの信号処理回路(論理回路と言っても良い)を同一基板上に形成することも
可能である。
なくとも含む半導体装置、例えば同一基板上に信号処理回路、駆動回路および画素部とを
具備した半導体装置を実現しうる。
本実施例では、実施例2とは異なる構造の画素部を有するアクティブマトリクス型液晶表
示装置について図10を用いて説明する。なお、基本的な構造は図5と同じであるので異
なる部分のみに注目して説明する。
施例2と異なる。具体的には、本実施例の場合、チャネル形成領域51、52とn型不純
物領域(c)でなるLDD領域53〜56との間に、オフセット領域57〜60が形成さ
れている点で異なる。
半導体領域(含まれる不純物元素がチャネル形成領域と同一であるという意味)で、ゲー
ト絶縁膜を介してゲート電極と重ならない領域を指す。このオフセット領域57〜60は
単なる抵抗領域として機能し、オフ電流値を低減する上で非常に効果がある。
元素を添加する前に、厚さ20〜200nm(好ましくは25〜150nm)の珪素を含
む絶縁膜61を、ゲート配線等を覆って形成しておけば良い。
不純物元素が添加されるので、その部分がマスクとなってオフセット領域が形成される。
従って、こうして形成されるオフセット領域の長さは前記珪素を含む絶縁膜の膜厚にほぼ
一致し、20〜200nm(好ましくは25〜150nm)となる。
2、3のいずれの構成とも自由に組み合わせることができる。
本実施例では、実施例2とは異なる構造のアクティブマトリクス型液晶表示装置を作製し
た場合について説明する。図11は本実施例のアクティブマトリクス型液晶表示装置の断
面構造である。なお、駆動回路及び画素部を形成するTFT構造は基本的に実施例1で説
明した構造と変わらないため、変更点に注目して説明を行うこととする。また、必要に応
じて図1〜図5で用いた符号を参照する。
ゲート電極65、66とゲート配線67とを異なる材料で形成する点である。具体的には
、本実施例ではゲート電極65、66を窒化タンタル膜とタンタル膜とを積層した積層膜
で形成し、ゲート配線67をアルミニウム膜(アルミニウム合金膜を含む)で形成する。
ときの断面を示している。また、図12(A)をB−B’で切った断面図が図12(B)
に相当する。
である必要はないため、なるべくテーパー形状を形成しやすい材料を選択すればよい。本
実施例ではそういった理由から窒化タンタル膜とタンタル膜でなる積層膜を用いている。
しかし、ゲート配線67は長い距離にわたって信号を伝達する必要があり、なるべく抵抗
率の低い材料が望ましい。そういった理由から本実施例ではアルミニウム膜を用いている
。
7と直接接続される。このとき、層間絶縁膜を用いずに、直接的に電気的接続を実現して
いるため、層間絶縁膜を形成したり、コンタクトホールを開けたりといった工程を省略で
きる。勿論この場合、ゲート電極65、66の表面に絶縁膜が形成されていないことが前
提となる。
とを異なる材料で形成する。具体的には、ゲート電極68、69を窒化タンタル膜とタン
タル膜とを積層した積層膜で形成し、ゲート配線70をアルミニウム膜(アルミニウム合
金膜を含む)で形成する。
ときの断面を示している。また、図13(A)をD−D’で切った断面図が図13(B)
に相当する。この場合においても、図13(A)、(B)に示すように、ゲート電極68
、69の端部はゲート配線70と直接的に接続することができる。
いる。ドレイン領域216と電気的に接続された半導体領域71の上にはゲート絶縁膜と
同時に形成された保持容量を形成するための絶縁膜(以下、容量絶縁膜という)72を介
して保持容量を形成するための電極(以下、容量電極という)73が形成される。さらに
、容量電極73の上には容量電極に電気的に接続された容量配線74が形成される。なお
、75はソース配線、76はドレイン配線である。
ける構造とする。
ず、図3(C)の工程まで終了したら、保護膜152を形成しないで、そのまま活性化工
程を行う。条件は実施例1と同様とする。
に十分注意を払う必要がある。本実施例ではゲート電極の形成材料であるタンタル膜が露
出した状態で熱処理を行うため、ゲート電極表面が酸化してしまうと、表面が絶縁膜で覆
われてしまう上、抵抗率が大きく増加してしまう。後述するが、表面が絶縁膜で覆われて
しまうと、後にゲート配線との接続が困難になってしまう。従って、本実施例では窒素雰
囲気中に含まれる酸素濃度が1ppm以下(好ましくは0.1ppm以下)となるようにし、電
熱炉への基板の投入及び基板の搬出は、炉内温度が150℃以下となった後で行うことが
望ましい。
電極の表面は窒化されて窒化物が形成されると考えられる。しかし、絶縁膜が形成される
わけではないため、導電性を有する表面が露呈している。
る。なお、このとき、ゲート配線67、70以外にも駆動回路に外部からの信号を伝達す
るための入出力信号配線(図示せず)を形成しても良い。なお、本明細書中において入出
力信号配線とは、FPC(フレキシブルプリントサーキット)等の外部入出力端子から半
導体装置の駆動回路に伝達される制御信号(スタートパルス信号、クロック信号など)や
画像情報を含む信号など、半導体回路に各種信号を伝達する入力信号配線又は出力信号配
線の総称である。
の形成材料としてアルミニウム、銅、若しくは銀でなる導電膜(合金を含む)を用いるこ
とによって、0.1〜10μΩcmという抵抗率の低い配線を実現している。特に、アル
ミニウムは加熱するとヒロックを発生するなどの問題があるが、本実施例ではアルミニウ
ム膜にヒロックが発生するような条件の加熱処理を全て終えた後で配線を形成しているの
で問題とはならない。
分に用いることが多い。特にアルミニウム膜は線幅2μm以下の微細加工が困難であるた
め、微細加工を要するゲート電極や高密度に集積化された駆動回路内部の接続配線として
は不適当である。駆動回路内部においてTFT同士を接続する短い配線やゲート電極など
は配線抵抗をさほど気にしなくて良いので、タンタル膜等でも十分に機能させることがで
きる。
能である。
実施例5に示した構成において、ゲート配線としていかなる低抵抗材料を用いても良い。
具体的には、実施例5に示したアルミニウム膜以外に、銅または銅を主成分とする膜、銀
または銀を主成分とする膜、或いはそれらを組み合わせた積層膜を用いることが可能であ
る。
タル、窒化タンタル、タングステン、窒化タングステン、モリブデン、ニオブ等の材料で
形成された膜を積層しても良い。積層する順序は上でも下でも良く、ゲート配線は上記低
抵抗材料を挟む3層構造としても良い。これらの膜は特にゲート配線としてアルミニウム
膜を用いる場合に有効であり、ヒロック等の発生を防止することができる。
しやすい材料である。そのため、上記チタン等の薄膜をゲート配線の上表面に積層してお
くことで、他の配線との電気的接触を確保しやすくすることができる。
である。
実施例1では、結晶構造を含む半導体膜の形成方法として、結晶化を助長する触媒元素を
用いる例を示したが、本実施例では、そのような触媒元素を用いずに熱結晶化またはレー
ザー結晶化によって結晶構造を含む半導体膜を形成する場合を示す。
で15〜24時間の熱処理工程を行えば良い。即ち、600℃を超える温度で熱処理を行
うことにより自然核が発生し、結晶化が進行する。
示した第1アニール条件でレーザーアニール工程を行えば良い。これにより短時間で結晶
構造を含む半導体膜を形成することができる。勿論、レーザーアニールの代わりにランプ
アニールを行っても良い。
形成することができる。なお、本実施例の構成は実施例1〜6の構成と自由に組み合わせ
ることが可能である。
本実施例では、実施例1とは異なる作製工程でアクティブマトリクス基板を作製する場
合について説明する。
い、ソース領域及びドレイン領域の活性化と同時に、結晶化に用いた触媒元素をソース領
域及びドレイン領域中へゲッタリングする技術を用いる。
0363号公報(米国出願番号09/050,182に対応)を用いることも可能である
。同公報に記載の技術の場合、触媒元素を用いて結晶化工程を行った後に、15族に属す
る元素(代表的にはリン)を含む領域を選択的に形成してそこに触媒元素をゲッタリング
する。
7735号公報(米国出願番号09/034,041に対応)を用いることも可能である
。
形成することができる。なお、本実施例の構成は実施例1〜7の構成と自由に組み合わせ
ることが可能である。
本発明の構成は、従来のMOSFET上に層間絶縁膜を形成し、その上にTFTを形成す
る際にも実施することが可能である。即ち、三次元構造の半導体装置を実現することも可
能である。また、基板としてSIMOX、Smart−Cut(SOITEC社の登録商標)、
ELTRAN(キャノン株式会社の登録商標)などのSOI基板を用いることも可能であ
る。
能である。
本願発明の構成はEL表示装置に適用することも可能である。本実施例ではEL表示装置
(特にアクティブマトリクス型ELディスプレイ)の画素部に本願発明を実施した場合に
ついて図14を用いて説明する。
TFT(以下、スイッチング用TFTという)、92はEL素子へ流す電流量を制御する
TFT(以下、電流制御用TFTという)であり、91はnチャネル型TFT、92はp
チャネル型TFTで形成されている。ここでは、電流制御用TFTとしてはpチャネル型
TFTを用いているが、nチャネル型TFTを用いることも可能である。
15d、高濃度不純物領域16及びチャネル形成領域17a、17bを含む活性層、ゲート
絶縁膜18、ゲート電極19a、19b、第1層間絶縁膜20、ソース配線21並びにドレ
イン配線22を有して形成される。なお、ゲート電極19a、19bは電気的に接続された
ダブルゲート構造となっている。
されている。保持容量93は、ドレイン領域14と電気的に接続された容量形成用半導体
領域23とゲート絶縁膜18(保持容量93を形成する領域では容量形成用の誘電体とし
て機能する)と容量形成用電極24とで形成される。なお、接続配線25は、容量形成用
電極24に固定電位(ここでは接地電位)を与えるための配線であり、ソース配線21や
ドレイン配線22と同時に形成される。
膜18を介してゲート電極19a、19bと重ならないように設ける。スイッチング用TF
T91は、選択時にビデオ信号(画像情報を含む信号)に対応する電荷を保持容量93へ
と蓄積する。そして非選択時は常にその電荷を保持しなければならないので、オフ電流値
による電荷漏れは極力防がなければならない。そういった意味で、スイッチング用TFT
91はオフ電流値を低減することを最重要課題として設計しなければならない。
領域29を含む活性層、ゲート絶縁膜18、ゲート電極30、第1層間絶縁膜20、ソー
ス配線31並びにドレイン配線32を有して形成される。なお、ゲート電極30はシング
ルゲート構造となっているが、ダブルゲート構造等であっても良い。
線とも言える)22を介して電気的に接続されている。また、ソース配線31は接続配線
25と一体化して共通の電源供給線に接続している。
の供給量を制御して階調表示を可能とする。
、ここで示した例では、スイッチング用TFT91はnチャネル型TFT、電流制御用T
FT92はpチャネル型TFTでそれぞれ形成されている。ここでは、電流制御用TFT
としてはpチャネル型TFTを用いているが、nチャネル型TFTで形成することも可能
である。
34はカラーフィルター、35は蛍光体(蛍光色素層ともいう)である。どちらも同色の
組み合わせで、赤(R)、緑(G)若しくは青(B)の色素を含む。カラーフィルター3
4は色純度を向上させるために設け、蛍光体35は色変換を行うために設けられる。
三種類のEL素子を形成する方式、白色発光のEL素子とカラーフィルターを組み合わせ
た方式、青色発光のEL素子と蛍光体(蛍光性の色変換層:CCM)とを組み合わせた方
式、陰極(対向電極)に透明電極を使用してRGBに対応したEL素子を重ねる方式、が
ある。
ある。ここではEL素子94として青色発光の発光層を用いて紫外光を含む青色領域の波
長をもつ光を形成し、その光によって蛍光体35を励起して赤、緑若しくは青の光を発生
させる。そしてカラーフィルター34で色純度を上げて出力する。
を本実施例に用いることができる。
を行う。第2層間絶縁膜36としては、有機樹脂膜が好ましく、ポリイミド、アクリル、
BCB(ベンゾシクロブテン)等を用いると良い。勿論、十分な平坦化が可能であれば、
無機膜を用いても良い。
ッシベーション膜33にコンタクトホールを開けた後、電流制御用TFT92のドレイン
配線32に接続されるように形成される。
0が形成される。EL層38は単層又は積層構造で用いられるが、積層構造で用いられる
場合が多い。発光層以外に電子輸送層や正孔輸送層を組み合わせて様々な積層構造が提案
されているが、本願発明はいずれの構造であっても良い。
しくはカルシウム(Ca)を含む材料を用いる。好ましくはMgAg電極を用いれば良い
。また、保護電極40は陰極39を外部の湿気から保護膜するために設けられる電極であ
り、アルミニウム(Al)若しくは銀(Ag)を含む材料が用いられる。
L層や陰極がどのような積層構造であっても全て連続形成することが望ましい。これはE
L層として有機材料を用いる場合、水分に非常に弱いため、大気解放した時の吸湿を避け
るためである。さらに、EL層38及び陰極39だけでなく、その上の保護電極40まで
連続形成するとさらに良い。
て機能に応じて構造の異なるTFTが配置されている。これによりオフ電流値の十分に低
いスイッチング用TFTと、ホットキャリア注入に強い電流制御用TFTとが同じ画素内
に形成でき、高い信頼性を有し、良好な画像表示が可能なEL表示装置が形成できる。
クス型EL表示装置についても同様のことが言える。即ち、駆動回路部と画素部とに関わ
らず、回路若しくは素子が求める機能に応じて異なる構造のTFTを配置する点が本願発
明の主旨に他ならない。
せても良い。
本発明によって作製された液晶表示装置は様々な液晶材料を用いることが可能である。そ
のような材料として、TN液晶、PDLC(ポリマー分散型液晶)、FLC(強誘電性液
晶)、AFLC(反強誘性電液晶)、またはFLCとAFLCの混合物(反強誘電性混合
液晶)が挙げられる。
Monostable FLCD Exhibiting Fast Response Time and High Contrast Ratio with Gray
-Scale Capability,SID,1998」、「T.Yoshida et al.;A Full-Color Thresholdless Anti
ferroelectric LCD Exhibiting Wide Viewing Angle with Fast Response Time,841,SID9
7DIGEST,1997」、「S.Inui et al.;Thresholdless antiferroelectricity in liquid cry
stals and its application to displays,671-673,J.Mater.Chem.6(4),1996」、または米
国特許第5,594,569号に開示された材料を用いることができる。
電性混合液晶(Thresholdless Antiferroelectric LCD:TL−AFLCと略記する)に
はV字型(またはU字型)の電気光学応答特性を示すものがあり、その駆動電圧が約±2
.5V程度(セル厚約1μm〜2μm)のものも見出されている。そのため、画素部用の
電源電圧が5〜8V程度で済む場合があり、駆動回路と画素部を同じ電源電圧で動作させ
る可能性が示唆されている。即ち、液晶表示装置全体の低消費電力化を図ることができる
。
つ。本発明で用いるようなTFTは非常に動作速度の速いTFTを実現しうるため、強誘
電性液晶や反強誘電性液晶の応答速度の速さを十分に生かした画像応答速度の速い液晶表
示装置を実現することが可能である。
高い。このため、無しきい値反強誘電性混合液晶を液晶表示装置に用いる場合には、画素
に比較的大きな保持容量が必要となってくる。よって、自発分極が小さな無しきい値反強
誘電性混合液晶を用いるのが好ましい。そういった意味で実施例1の図4(B)で示した
保持容量は小さい面積で大きな容量を蓄積することができるので好ましい。
イとして用いることが有効であることは言うまでもない。
能である。
本発明を実施して形成されたCMOS回路や画素部は様々な電気光学装置(アクティブマ
トリクス型液晶表示装置、アクティブマトリクス型EL表示装置、アクティブマトリクス
型EC表示装置)に用いることができる。即ち、それら電気光学装置を表示部として組み
込んだ電子機器(電子デバイス若しくは電子製品)全てに本発明を実施できる。
プロジェクター(リア型またはフロント型)、ゴーグル型ディスプレイ(ヘッドマウント
ディスプレイ)、カーナビゲーション、パーソナルコンピュータ、携帯情報端末(モバイ
ルコンピュータ、携帯電話または電子書籍等)、記録媒体を備えた画像再生装置(具体的
にはコンパクトディスク(CD)、レーザーディスク(LD)又はデジタルビデオディス
ク(DVD)等の記録媒体を再生し、その画像を表示しうるディスプレイを備えた装置)
などが挙げられる。それら半導体装置の例を図15に示す。
2003、キーボード2004等で構成される。本願発明は表示部2003に用いること
ができる。
3、操作スイッチ2104、バッテリー2105、受像部2106等で構成される。本願
発明を表示部2102に用いることができる。
部2203等で構成される。本発明は表示部2202に用いることができる。
体2301、記録媒体(CD、LDまたはDVD等)2302、操作スイッチ2303、
表示部(a)2304、表示部(b)2305等で構成される。表示部(a)は主として
画像情報を表示し、表示部(b)は主として文字情報を表示するが、本発明はこれら表示
部(a)、(b)に用いることができる。なお、記録媒体を備えた画像再生装置としては
、CD再生装置、ゲーム機器などに本発明を用いることができる。
び表示装置を含む光学エンジン2402等で構成され、スクリーン2403に画像を表示
することができる。本発明は光学エンジン2402に内蔵される表示装置(図示せず)に
用いることができる。なお、表示装置は3枚用いる方式でも1枚用いる方式でも良く、透
過型表示装置であっても反射型表示装置であっても良い。
示装置を含む光学エンジン2402、光源2502、リフレクター2503、2504、
スクリーン2505等で構成される。本発明は光学エンジン2502に内蔵される表示装
置(図示せず)に用いることができる。なお、表示装置は3枚用いる方式でも1枚用いる
方式でも良く、透過型表示装置であっても反射型表示装置であっても良い。
が可能である。また、本実施例の電子機器は実施例1〜11のどのような組み合わせから
なる構成を用いても実現することができる。
本実施例は、実施例1に示した電極および配線、即ち断面がテーパー形状を有するゲート
電極及びゲート電極の形成方法の一例を説明する。
属積層膜を形成した。本実施例では純度が6N以上のタングステンターゲットを用いた。
また、スパッタガスとしてはアルゴン(Ar)、クリプトン(Kr)、キセノン(Xe)
等の単体ガスまたはそれらの混合ガスを用いればよい。なお、スパッタパワー、ガスの圧
力、基板温度等の成膜条件は適宜実施者が制御すればよい。なお、上記金属積層膜は下層
にWNx(但し、0<x<1)で示される窒化タングステン膜を有し、上層にタングステ
ン膜を有している。
量は30ppm以下とすることができ、電気抵抗率は20μΩ・cm以下、代表的には、
6μ〜15μΩ・cmとすることができる。また、膜の応力は、−5×109〜5×109
dyn/cm2とすることができる。
μm)を形成する。
P(Inductively Coupled Plasma)エッチング装置を使用してエッチングを行ない、断面
がテーパー形状を有するゲート電極及びゲート電極を形成した。
明する。
テナコイル2を配置し、マッチングボックス3を介してRF電源4に接続されている。ま
た、対向に配置された基板側の下部電極5にもマッチングボックス6を介してRF電源7
が接続されている。
がα方向に流れ、Z方向に磁界Bが発生する。
導電界の方向がα方向なので、荷電粒子がエッチングチャンバー壁や、基板に衝突して電
荷を消失する確率が低くなる。従って、1Pa程度の低圧力でも高密度のプラズマを発生
させることができる。また、下流へは、磁界Bがほとんどないので、シート状に広がった
高密度プラズマ領域となる。
が印加される)のそれぞれに印加するRFパワーを調節することによってプラズマ密度と
自己バイアス電圧を独立に制御することが可能である。また、被エッチング膜に応じて異
なる周波数のRFパワーを印加できる。
電流Jを低損失で流す必要があり、大面積化するためには、アンテナコイル2のインダク
タンスを低下させなければならない。そのために図18に示したようにアンテナを分割し
たマルチスパイラルコイル82のICPエッチング装置が開発された。図18中の81は
石英板、83、86はマッチングボックス、84、87はRF電源である。また、チャン
バーの底部には、基板88を保持する下部電極85が絶縁体89を介して設けられている
。
ICPエッチング装置を用いることで所望のテーパー角θを有する配線を形成した。
密度を調節する。図19は、テーパー角θのバイアスパワー依存性を示した図である。図
19に示したように、バイアスパワー密度に応じてテーパー角θを制御することができる
。
図20はテーパー角θとCF4の流量比依存性を示した図である。CF4の流量比を大きく
すればタングステンとレジストとの選択比が大きくなり、配線のテーパー角θを大きくす
ることができる。
21にタングステンとレジストの選択比とテーパー角θとの依存性を示した。
決定することで、極めて容易に所望のテーパー角θ=3〜40°(好ましくは5〜35°
より好ましくは7〜20°)を有するゲート電極および配線を形成することができた。
i、Mo、Cr、Nb、Si等)についてICPエッチング装置を用いると、容易にパタ
ーンの端部をテーパー形状として加工することができる。
とCl2ガスとの混合ガスを用いたが、特に限定されず、例えば、C2F6、またはC4F8
から選ばれたフッ素を含む反応ガスとCl2、SiCl4、またはBCl3から選ばれた塩
素を含むガスとの混合ガスを用いることも可能である。
可能である。
101 下地膜
102 結晶質半導体膜
103 結晶質半導体膜
104 保護膜
105 レジストマスク
106 p型不純物領域(b)
107〜110 活性層
111 ゲート絶縁膜
112 導電膜
113a〜113e レジストマスク
114〜118 ゲート電極
119a、119b、119c レジストマスク
120〜122 n型不純物領域(b)
123,124 p型不純物領域(b)
125〜129 ゲート絶縁膜
130a〜130d レジストマスク
131〜139 n型不純物領域(a)
140 レジストマスク
141、142 p型不純物領域(a)
143〜146 n型不純物領域(c)
147 保護膜
148〜152 チャネル形成領域
154 第1層間絶縁膜
155〜158 ソース配線
159〜162 ドレイン配線
163 パッシベーション膜
164 第2層間絶縁膜
165 遮蔽膜
166 酸化物
167、168 画素電極
169 保持容量
201、204、208、213、214 チャネル形成領域
202、205、209、215 ソース領域
203、206、210、216 ドレイン領域
207、211a、212a ゲート電極に重なったLDD領域
211b、212b、217〜220 ゲート電極に重ならないLDD領域
221 n型不純物領域(a)
Claims (13)
- 第1の薄膜トランジスタと、第2の薄膜トランジスタとを有し、
前記第1の薄膜トランジスタは、第1の半導体層と、前記第1の半導体層上に形成されたゲート絶縁膜と、前記ゲート絶縁膜上に形成された第1のゲート電極とを有し、
前記第2の薄膜トランジスタは、第2の半導体層と、前記第2の半導体層上に形成された前記ゲート絶縁膜と、前記ゲート絶縁膜上に形成された第2のゲート電極とを有し、
前記第1のゲート電極及び前記第2のゲート電極は、それぞれ端部にテーパー部を有し、
前記第1の半導体層は、第1のチャネル形成領域、一対の第1の不純物領域、一対の第2の不純物領域、及び一対の第3の不純物領域を有し、
前記第2の半導体層は、第2のチャネル形成領域、一対の第4の不純物領域、及び一対の第5の不純物領域を有し、
前記第1乃至第5の不純物領域は、一導電型を付与する不純物元素を含み、
一対の前記第1の不純物領域は、前記第1のチャネル形成領域を間に挟んで設けられ、
一対の前記第2の不純物領域は、前記第1のチャネル形成領域及び一対の前記第1の不純物領域を間に挟んで設けられ、
一対の前記第3の不純物領域は、前記第1のチャネル形成領域、一対の前記第1の不純物領域、及び一対の前記第2の不純物領域を間に挟んで設けられ、
一対の前記第4の不純物領域は、前記第2のチャネル形成領域を間に挟んで設けられ、
一対の前記第5の不純物領域は、前記第2のチャネル形成領域及び一対の前記第4の不純物領域を間に挟んで設けられ、
前記第1の不純物領域は、前記第1のゲート電極のテーパー部と重なり、
前記第2の不純物領域は、前記第1のゲート電極と重ならず、
前記第3の不純物領域は、前記第1の不純物領域及び前記第2の不純物領域よりも前記不純物元素の濃度が高く、
前記第4の不純物領域は、前記第2のゲート電極と重ならず、
前記第5の不純物領域は、前記第4の不純物領域よりも前記不純物元素の濃度が高いことを特徴とする半導体装置。 - nチャネル型の第1の薄膜トランジスタを有する駆動回路と、nチャネル型の第2の薄膜トランジスタを有する画素部とを有し、
前記第1の薄膜トランジスタは、第1の半導体層と、前記第1の半導体層上に形成されたゲート絶縁膜と、前記ゲート絶縁膜上に形成された第1のゲート電極とを有し、
前記第2の薄膜トランジスタは、第2の半導体層と、前記第2の半導体層上に形成された前記ゲート絶縁膜と、前記ゲート絶縁膜上に形成された第2のゲート電極とを有し、
前記第1のゲート電極及び前記第2のゲート電極は、それぞれ端部にテーパー部を有し、
前記第1の半導体層は、第1のチャネル形成領域、一対の第1の不純物領域、一対の第2の不純物領域、及び一対の第3の不純物領域を有し、
前記第2の半導体層は、第2のチャネル形成領域、一対の第4の不純物領域、及び一対の第5の不純物領域を有し、
前記第1乃至第5の不純物領域は、n型を示し、
一対の前記第1の不純物領域は、前記第1のチャネル形成領域を間に挟んで設けられ、
一対の前記第2の不純物領域は、前記第1のチャネル形成領域及び一対の前記第1の不純物領域を間に挟んで設けられ、
一対の前記第3の不純物領域は、前記第1のチャネル形成領域、一対の前記第1の不純物領域、及び一対の前記第2の不純物領域を間に挟んで設けられ、
一対の前記第4の不純物領域は、前記第2のチャネル形成領域を間に挟んで設けられ、
一対の前記第5の不純物領域は、前記第2のチャネル形成領域及び一対の前記第4の不純物領域を間に挟んで設けられ、
前記第1の不純物領域は、前記第1のゲート電極のテーパー部と重なり、
前記第2の不純物領域は、前記第1のゲート電極と重ならず、
前記第3の不純物領域は、前記第1の不純物領域及び前記第2の不純物領域よりもn型を付与する不純物の濃度が高く、
前記第4の不純物領域は、前記第2のゲート電極と重ならず、
前記第5の不純物領域は、前記第4の不純物領域よりもn型を付与する不純物の濃度が高いことを特徴とする半導体装置。 - 第1の薄膜トランジスタと、第2の薄膜トランジスタとを有し、
前記第1の薄膜トランジスタは、第1の半導体層と、前記第1の半導体層上に形成されたゲート絶縁膜と、前記ゲート絶縁膜上に形成された第1のゲート電極とを有し、
前記第2の薄膜トランジスタは、第2の半導体層と、前記第2の半導体層上に形成された前記ゲート絶縁膜と、前記ゲート絶縁膜上に形成された第2のゲート電極とを有し、
前記第1のゲート電極及び前記第2のゲート電極は、それぞれ端部にテーパー部を有し、
前記第1の半導体層は、第1のチャネル形成領域、一対の第1の不純物領域、及び一対の第2の不純物領域を有し、
前記第2の半導体層は、第2のチャネル形成領域、及び一対の第3の不純物領域を有し、
前記第1乃至第3の不純物領域は、一導電型を付与する不純物元素を含み、
一対の前記第1の不純物領域は、前記第1のチャネル形成領域を間に挟んで設けられ、
一対の前記第2の不純物領域は、前記第1のチャネル形成領域及び一対の前記第1の不純物領域を間に挟んで設けられ、
一対の前記第3の不純物領域は、前記第2のチャネル形成領域を間に挟んで設けられ、
前記第1の不純物領域は、前記第1のゲート電極と重ならず、
前記第2の不純物領域は、前記第1の不純物領域よりも前記不純物元素の濃度が高いことを特徴とする半導体装置。 - nチャネル型の第1の薄膜トランジスタと、nチャネル型の第2の薄膜トランジスタと、発光素子とを有する画素部を有し、
前記第1の薄膜トランジスタは、第1の半導体層と、前記第1の半導体層上に形成されたゲート絶縁膜と、前記ゲート絶縁膜上に形成された第1のゲート電極とを有し、
前記第2の薄膜トランジスタは、第2の半導体層と、前記第2の半導体層上に形成された前記ゲート絶縁膜と、前記ゲート絶縁膜上に形成された第2のゲート電極とを有し、
前記第1のゲート電極及び前記第2のゲート電極は、それぞれ端部にテーパー部を有し、
前記第1の半導体層は、第1のチャネル形成領域、一対の第1の不純物領域、及び一対の第2の不純物領域を有し、
前記第2の半導体層は、第2のチャネル形成領域、及び一対の第3の不純物領域を有し、
前記第1乃至第3の不純物領域は、n型を示し、
一対の前記第1の不純物領域は、前記第1のチャネル形成領域を間に挟んで設けられ、
一対の前記第2の不純物領域は、前記第1のチャネル形成領域及び一対の前記第1の不純物領域を間に挟んで設けられ、
一対の前記第3の不純物領域は、前記第2のチャネル形成領域を間に挟んで設けられ、
前記第1の不純物領域は、前記第1のゲート電極と重ならず、
前記第2の不純物領域は、前記第1の不純物領域よりもn型を付与する不純物の濃度が高いことを特徴とする半導体装置。 - 請求項1または2において、前記第2のゲート電極はマルチゲート構造であることを特徴とする半導体装置。
- 請求項3または4において、前記第1のゲート電極はマルチゲート構造であることを特徴とする半導体装置。
- 請求項1乃至6のいずれか一において、前記第1のゲート電極及び前記第2のゲート電極は、タンタル、クロム、タングステン、もしくは導電性を有するシリコンから選ばれた元素を含む金属膜、前記元素を主成分とする金属化合物膜、前記元素を含む合金膜、または当該膜を積層した積層膜で形成されることを特徴とする半導体装置。
- 請求項1乃至7のいずれか一において、前記第1のゲート電極及び前記第2のゲート電極のテーパ部の側面と前記ゲート絶縁膜とがなす角度は、3度以上40度以下であることを特徴とする半導体装置。
- nチャネル型の第1の薄膜トランジスタ及びnチャネル型の第3の薄膜トランジスタを有する駆動回路と、nチャネル型の第2の薄膜トランジスタを有する画素部とを有し、
前記第1の薄膜トランジスタは、第1の半導体層と、前記第1の半導体層上に形成されたゲート絶縁膜と、前記ゲート絶縁膜上に形成された第1のゲート電極とを有し、
前記第2の薄膜トランジスタは、第2の半導体層と、前記第2の半導体層上に形成された前記ゲート絶縁膜と、前記ゲート絶縁膜上に形成された第2のゲート電極とを有し、
前記第3の薄膜トランジスタは、第3の半導体層と、前記第3の半導体層上に形成された前記ゲート絶縁膜と、前記ゲート絶縁膜上に形成された第3のゲート電極とを有し、
前記第1乃至第3のゲート電極は、それぞれ端部にテーパー部を有し、
前記第1の半導体層は、第1のチャネル形成領域、一対の第1の不純物領域、一対の第2の不純物領域、及び一対の第3の不純物領域を有し、
前記第2の半導体層は、第2のチャネル形成領域、一対の第4の不純物領域、及び一対の第5の不純物領域を有し、
前記第3の半導体層は、第3のチャネル形成領域、第6の不純物領域、及び一対の第7の不純物領域を有し、
前記第1乃至第7の不純物領域は、n型を示し、
一対の前記第1の不純物領域は、前記第1のチャネル形成領域を間に挟んで設けられ、
一対の前記第2の不純物領域は、前記第1のチャネル形成領域及び一対の前記第1の不純物領域を間に挟んで設けられ、
一対の前記第3の不純物領域は、前記第1のチャネル形成領域、一対の前記第1の不純物領域、及び一対の前記第2の不純物領域を間に挟んで設けられ、
一対の前記第4の不純物領域は、前記第2のチャネル形成領域を間に挟んで設けられ、
一対の前記第5の不純物領域は、前記第2のチャネル形成領域及び一対の前記第4の不純物領域を間に挟んで設けられ、
前記第6の不純物領域は、前記第3のチャネル形成領域及び一対の前記第7の不純物領域のうちの一方の間に設けられ、
一対の前記第7の不純物領域は、前記第3のチャネル形成領域及び前記第6の不純物領域を間に挟んで設けられ、
前記第1の不純物領域は、前記第1のゲート電極のテーパー部と重なり、
前記第2の不純物領域は、前記第1のゲート電極と重ならず、
前記第3の不純物領域は、前記第1の不純物領域及び前記第2の不純物領域よりもn型を付与する不純物の濃度が高く、
前記第4の不純物領域は、前記第2のゲート電極と重ならず、
前記第5の不純物領域は、前記第4の不純物領域よりもn型を付与する不純物の濃度が高く、
前記第6の不純物領域は、前記第3のゲート電極のテーパー部と重なり、
前記第7の不純物領域は、前記第6の不純物領域よりもn型を付与する不純物の濃度が高いことを特徴とする半導体装置。 - 請求項9において、前記第1乃至第3のゲート電極は、タンタル、クロム、タングステン、もしくは導電性を有するシリコンから選ばれた元素を含む金属膜、前記元素を主成分とする金属化合物膜、前記元素を含む合金膜、または当該膜を積層した積層膜で形成されることを特徴とする半導体装置。
- 請求項9または10において、前記第1乃至第3のゲート電極のテーパ部の側面と前記ゲート絶縁膜とがなす角度は、3度以上40度以下であることを特徴とする半導体装置。
- 請求項1、2、5、9乃至11のいずれか一に記載の半導体装置は、液晶表示装置であることを特徴とする半導体装置。
- 請求項1乃至11のいずれか一に記載の半導体装置は、エレクトロルミネセンス表示装置であることを特徴とする半導体装置。
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