JP2009099726A - 半導体装置及びその製造方法 - Google Patents
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Abstract
【課題】小型で駆動力が高い半導体装置及びその製造方法を提供する。
【解決手段】半導体装置1において、シリコン基板2のpMOS領域RpにpMOS8を形成し、nMOS領域RnにnMOS9を形成する。次に、pMOS領域Rpを覆うように、内部に圧縮応力が生じている圧縮応力膜11を形成し、圧縮応力膜11におけるnMOS領域Rn側の端側面上に緩衝膜13を形成し、nMOS領域Rn、圧縮応力膜11の端部、及び緩衝膜13を覆うように、内部に引張応力が生じている引張応力膜12を形成する。緩衝膜13は、その内部応力の大きさが圧縮応力膜11の圧縮応力の大きさ及び引張応力膜12の引張応力の大きさよりも小さい膜とする。
【選択図】図1
【解決手段】半導体装置1において、シリコン基板2のpMOS領域RpにpMOS8を形成し、nMOS領域RnにnMOS9を形成する。次に、pMOS領域Rpを覆うように、内部に圧縮応力が生じている圧縮応力膜11を形成し、圧縮応力膜11におけるnMOS領域Rn側の端側面上に緩衝膜13を形成し、nMOS領域Rn、圧縮応力膜11の端部、及び緩衝膜13を覆うように、内部に引張応力が生じている引張応力膜12を形成する。緩衝膜13は、その内部応力の大きさが圧縮応力膜11の圧縮応力の大きさ及び引張応力膜12の引張応力の大きさよりも小さい膜とする。
【選択図】図1
Description
本発明は、半導体装置及びその製造方法に関し、特に、pチャネル型電界効果トランジスタ及びnチャネル型電界効果トランジスタの双方を備えた半導体装置及びその製造方法に関する。
半導体装置として、pチャネル型電界効果トランジスタ(p−MOSFET(Metal Oxide Semiconductor Field Effect Transistor)、以下、「pMOS」という)及びnチャネル型電界効果トランジスタ(n−MOSFET、以下、「nMOS」という)の双方が設けられた半導体装置が広く使用されている。そして、近年、pMOSのチャネル領域を圧縮すること、すなわち、チャネル領域の格子間隔を本来の格子定数よりも小さくすることによって、pMOSの駆動力が向上し、nMOSのチャネル領域を伸張すること、すなわち、チャネル領域の格子間隔を本来の格子定数よりも大きくすることによって、nMOSの駆動力が向上することが知られている。
そこで、膜の応力を利用してトランジスタの駆動力を高める技術、すなわち、DSL(Dual Stress Liner)技術が開発されている。例えば特許文献1には、pMOS及びnMOSの双方の駆動力を向上させることを目的として、pMOS領域には、ゲート電極間領域をゲート電極同士が離隔する方向に押し広げることにより、ゲート電極直下のチャネル領域を圧縮する膜を形成し、nMOS領域には、ゲート電極を相互に近づく方向に引っ張ることにより、ゲート電極直下のチャネル領域を伸張させる膜を形成する技術が開示されている。
しかしながら、このような半導体装置においては、例えばCMOS(Complementary Metal Oxide Semiconductor:相補型金属酸化膜半導体)を形成する場合のように、pMOSとnMOSとを相互に近接させて配置する場合が多い。このような場合には、pMOS領域とnMOS領域との境界付近においては、pMOS領域に配置された膜が基板に付与する圧縮力とnMOS領域に配置された膜が基板に付与する伸張力とが相殺されてしまう。この結果、境界付近に配置されたトランジスタの駆動力は、境界から離れた位置に配置されたトランジスタの駆動力と比べて低くなるという問題が発生する。このように、一部のトランジスタの駆動力が他のトランジスタの駆動力よりも低くなると、回路動作に支障をきたす可能性がある。この問題は、半導体装置が微細化され、pMOS領域とnMOS領域との間の距離が小さくなると、より顕著になる。逆に、全てのトランジスタについて一定の駆動力を確保しようとすると、pMOS領域とnMOS領域とをある程度離隔しておかなくてはならず、半導体装置の小型化が阻害されてしまう。
本発明の目的は、小型で駆動力が高い半導体装置及びその製造方法を提供することである。
本発明の一態様によれば、半導体基板と、前記半導体基板の第1領域に形成されたpチャネル型電界効果トランジスタと、前記半導体基板の第2領域に形成されたnチャネル型電界効果トランジスタと、前記第1領域を覆い、内部に圧縮応力が生じている圧縮応力膜と、前記第2領域を覆い、内部に引張応力が生じている引張応力膜と、前記半導体基板上における前記pチャネル型電界効果トランジスタと前記nチャネル型電界効果トランジスタとの間に配置され、内部応力の大きさが前記圧縮応力膜の圧縮応力の大きさ及び前記引張応力膜の引張応力の大きさよりも小さい緩衝膜と、を備えたことを特徴とする半導体装置が提供される。
本発明の他の一態様によれば、半導体基板の第1領域にpチャネル型電界効果トランジスタを形成すると共に、第2領域にnチャネル型電界効果トランジスタを形成する工程と、前記第1領域を覆うように、内部に圧縮応力が生じている圧縮応力膜を形成する工程と、全面に、内部応力の大きさが前記圧縮応力膜の圧縮応力の大きさよりも小さい緩衝膜を形成する工程と、前記緩衝膜が少なくとも前記圧縮応力膜の前記第2領域側の端側面上に残留するように、前記緩衝膜に対してエッチングを施す工程と、全面に、内部にその大きさが前記緩衝膜の内部応力の大きさよりも大きい引張応力が生じている引張応力膜を形成する工程と、前記第2領域、前記圧縮応力膜における前記第2領域側の端部上及び前記緩衝膜上に残留するように、前記引張応力膜を選択的に除去する工程と、を備えたことを特徴とする半導体装置の製造方法が提供される。
本発明の更に他の一態様によれば、半導体基板の第1領域にpチャネル型電界効果トランジスタを形成すると共に、第2領域にnチャネル型電界効果トランジスタを形成する工程と、前記第2領域を覆うように、内部に引張応力が生じている引張応力膜を形成する工程と、全面に、内部応力の大きさが前記引張応力膜の引張応力の大きさよりも小さい緩衝膜を形成する工程と、前記緩衝膜が少なくとも前記引張応力膜の前記第1領域側の端側面上に残留するように、前記緩衝膜に対してエッチングを施す工程と、全面に、内部にその大きさが前記緩衝膜の内部応力の大きさよりも大きい圧縮応力が生じている圧縮応力膜を形成する工程と、前記第1領域、前記引張応力膜における前記第1領域側の端部上及び前記緩衝膜上に残留するように、前記圧縮応力膜を選択的に除去する工程と、を備えたことを特徴とする半導体装置の製造方法が提供される。
本発明によれば、小型で駆動力が高い半導体装置及びその製造方法を実現することができる。
以下、図面を参照しつつ、本発明の実施形態について説明する。
先ず、本発明の第1の実施形態について説明する。
図1は、本実施形態に係る半導体装置を例示する平面図であり、
図2は、図1に示すA−A’線による断面図である。なお、図2においては、本実施形態の特徴部分が強調されており、各部の寸法の比率は必ずしも図1と一致していない。
先ず、本発明の第1の実施形態について説明する。
図1は、本実施形態に係る半導体装置を例示する平面図であり、
図2は、図1に示すA−A’線による断面図である。なお、図2においては、本実施形態の特徴部分が強調されており、各部の寸法の比率は必ずしも図1と一致していない。
図1及び図2に示すように、本実施形態に係る半導体装置1においては、例えば単結晶のシリコンからなるシリコン基板2が設けられており、シリコン基板2上にはゲート酸化膜(図示せず)が形成されている。また、シリコン基板2には、pMOS領域RpとnMOS領域Rnとが相互に隣接して設定されている。pMOS領域Rp及びnMOS領域Rnにおいては、それぞれ、シリコン基板2内に不純物が注入された活性化領域3が形成されている。シリコン基板2の上面に対して垂直な方向から見て(以下、「平面視で」という)、活性化領域3の形状は矩形である。
シリコン基板2上におけるpMOS領域Rp及びnMOS領域Rnには、それぞれ、活性化領域3を跨ぐように複数本のゲート電極4が設けられている。ゲート電極4の形状はストライプ状であり、pMOS領域RpからnMOS領域Rnに向かう方向に沿って相互に平行に配列されている。すなわち、各ゲート電極4は、シリコン基板2の上面に平行な方向であって、pMOS領域RpからnMOS領域Rnに向かう方向に対して直交する方向に延びている。ゲート電極4は例えばポリシリコンからなり、その高さは例えば100nm(ナノメートル)である。また、ゲート電極4の両側面を覆うように、側壁5が設けられている。側壁5は例えば酸化シリコンにより形成されている。なお、図を見易くするために、図1においては、側壁5は図示を省略されている。
活性化領域3におけるゲート電極4の直下域には、チャネル領域6が形成されている。また、活性化領域3におけるゲート電極4の直下域以外の領域は、ソース・ドレイン領域7となっている。これにより、pMOS領域Rpにおいては、複数のpチャネル型電界効果トランジスタ(pMOS)8が形成されている。また、nMOS領域Rnにおいては、複数のnチャネル型電界効果トランジスタ(nMOS)9が形成されている。
また、シリコン基板2上には、シリコン基板2のpMOS領域Rpを覆うように、圧縮応力膜11が設けられている。圧縮応力膜11は、各pMOS8のゲート電極4及び側壁5を覆っている。圧縮応力膜11においては、シリコン基板2によって拘束されることにより内部に圧縮応力が生じており、圧縮応力膜11自体は拘束に逆らって伸張しようとしている。
一方、シリコン基板2のnMOS領域Rnを覆うように、引張応力膜12が設けられている。引張応力膜12は、各nMOS9のゲート電極4及び側壁5を覆っている。引張応力膜12においては、シリコン基板2によって拘束されることにより内部に引張応力が生じており、引張応力膜12自体は拘束に逆らって縮小しようとしている。
pMOS領域RpとnMOS領域Rnとの境界近傍において、圧縮応力膜11の端部と引張応力膜12の端部とは重なり合っている。具体的には、引張応力膜12のpMOS領域Rp側の端部は、圧縮応力膜11のnMOS領域Rn側の端部上に乗り上げている。圧縮応力膜11及び引張応力膜12の膜厚は、例えば、60nmである。また、圧縮応力膜11及び引張応力膜12は、例えば、プラズマCVD法(Chemical Vapor Deposition法:化学気相成長法)によって形成された窒化シリコン膜である。プラズマCVD法における成膜条件を制御することにより、例えば窒化シリコン膜の組成比を制御し、膜の内部応力の方向及び大きさを調整することができる。
そして、圧縮応力膜11におけるnMOS領域Rn側の端部の側方、すなわち、端側面上には、緩衝膜13が設けられている。従って、緩衝膜13は、pMOS領域RpとnMOS領域Rnとの境界又はその近傍に配置されており、pMOS8とnMOS9との間に配置されている。緩衝膜13は圧縮応力膜11の端面と接しており、引張応力膜12によって覆われている。すなわち、引張応力膜12の圧縮応力膜11側の端部は、圧縮応力膜11の引張応力膜12側の端部及び緩衝膜13を覆っている。
緩衝膜13は、例えば軟質な無機材料により形成されており、その内部応力は圧縮応力膜11の内部応力及び引張応力膜12の内部応力よりも小さい。例えば、圧縮応力膜11の内部応力は、大きさが3.3GPa(ギガパスカル)の圧縮応力であり、引張応力膜12の内部応力は、大きさが1.7GPaの引張応力である。この場合、緩衝膜13の内部応力は、大きさが1.7GPa未満の圧縮応力又は引張応力であり、例えば、大きさが0.8GPa未満の引張応力である。緩衝膜13は、例えば、TEOS(Tetra-Ethyl-Ortho-Silicate:正珪酸四エチル(Si(OC2H5)4))を原料としたCVDによって形成された酸化シリコン膜、又は、NSG(Non Silicate Glass:ノンシリケートガラス)からなる膜である。また、圧縮応力膜11、引張応力膜12及び緩衝膜13の上方には、層間絶縁膜(図示せず)等が設けられており、コンタクト(図示せず)が形成されている。
次に、上述の如く構成された本実施形態に係る半導体装置の動作について説明する。
図3は、本実施形態に係る半導体装置の動作を例示する断面図である。
図3に示すように、半導体装置1においては、pMOS領域Rpにおけるゲート電極4間に形成された圧縮応力膜11が、その内部応力(圧縮応力)によって自分自身が伸張しようとすることにより、シリコン基板2に対して、隣り合うゲート電極4同士が離隔するような方向に力を印加する。これにより、シリコン基板2におけるゲート電極4間の領域を押し広げ、その分、ゲート電極4の直下域に形成されたチャネル領域6を圧縮する。この結果、チャネル領域6におけるシリコンの格子間隔が、本来の格子定数よりも小さくなる。これにより、pMOS8の駆動力が向上する。なお、このとき、ゲート電極4の電極長はゲート電極4間の領域の長さと比べて十分に短いため、ゲート電極4上に形成された圧縮応力膜11の影響は無視することができる。
図3は、本実施形態に係る半導体装置の動作を例示する断面図である。
図3に示すように、半導体装置1においては、pMOS領域Rpにおけるゲート電極4間に形成された圧縮応力膜11が、その内部応力(圧縮応力)によって自分自身が伸張しようとすることにより、シリコン基板2に対して、隣り合うゲート電極4同士が離隔するような方向に力を印加する。これにより、シリコン基板2におけるゲート電極4間の領域を押し広げ、その分、ゲート電極4の直下域に形成されたチャネル領域6を圧縮する。この結果、チャネル領域6におけるシリコンの格子間隔が、本来の格子定数よりも小さくなる。これにより、pMOS8の駆動力が向上する。なお、このとき、ゲート電極4の電極長はゲート電極4間の領域の長さと比べて十分に短いため、ゲート電極4上に形成された圧縮応力膜11の影響は無視することができる。
一方、nMOS領域Rnにおけるゲート電極4間に形成された引張応力膜12は、その内部応力(引張応力)によって自分自身が縮小しようとすることにより、シリコン基板2に対して、隣り合うゲート電極4同士が近づくような方向に力を印加する。これにより、シリコン基板2におけるゲート電極4間の領域を縮小させ、その分、ゲート電極4の直下域に形成されたチャネル領域6を伸張させる。この結果、チャネル領域6におけるシリコンの格子間隔が、本来の格子定数よりも大きくなる。これにより、nMOS9の駆動力が向上する。
このとき、半導体装置1においては、圧縮応力膜11と引張応力膜12との間に緩衝膜13が設けられていることにより、シリコン基板2における緩衝膜13の直下に位置する部分は、力が実質的に印加されない部分となる。これにより、圧縮応力膜11がシリコン基板2内に形成する応力場がnMOS領域Rnに及び、nMOS領域Rn内に形成されている応力場を緩和してしまうことがない。また、引張応力膜12がシリコン基板2内に形成する応力場がpMOS領域Rpに及び、pMOS領域Rp内に形成されている応力場を緩和してしまうことがない。この結果、pMOS領域RpとnMOS領域Rnとの境界付近に形成されたトランジスタの駆動力が低下することを防止できる。また、pMOS領域RpとnMOS領域Rnとの間の距離を小さくすることができ、半導体装置1の小型化を図ることができる。
これに対して、仮に、緩衝膜13が設けられていないと、圧縮応力膜11による応力場がnMOS領域Rn内に到達すると共に、引張応力膜12による応力場がpMOS領域Rp内に到達し、互いの応力を緩和してしまう。この結果、pMOS領域RpとnMOS領域Rnとの境界付近に形成されたトランジスタの駆動力が低下してしまう。
次に、本実施形態に係る半導体装置の製造方法について説明する。
図4(a)乃至(e)は、本実施形態に係る半導体装置の製造方法を例示する工程断面図である。なお、図4(a)乃至(e)に示す断面は図2と同じ断面であるが、便宜上、シリコン基板2(図2参照)は図示を省略している。
図4(a)乃至(e)は、本実施形態に係る半導体装置の製造方法を例示する工程断面図である。なお、図4(a)乃至(e)に示す断面は図2と同じ断面であるが、便宜上、シリコン基板2(図2参照)は図示を省略している。
先ず、図4(a)に示すように、通常の方法により、シリコン基板2(図2参照)上及びシリコン基板2の内部にゲート酸化膜、ゲート電極4、側壁5、チャネル領域6(図2参照)及びソース・ドレイン領域7(図2参照)を形成することにより、pMOS領域Rpに複数のpMOS8を形成し、nMOS領域Rnに複数のnMOS9を形成する。
次に、シリコン基板2上の全面に、各pMOS8及び各nMOS9のゲート電極4及び側壁5を覆うように、圧縮応力膜11を形成する。圧縮応力膜11は、内部に圧縮応力が生じている膜であり、例えば、プラズマCVD法によって窒化シリコンを堆積させて形成する。
次に、図4(b)に示すように、感光性レジスト(図示せず)を全面に成膜した後、pMOS領域Rpを覆いnMOS領域Rnを露出させるようにパターニングする。そして、この感光性レジストをマスクとして異方性エッチングを施す。これにより、圧縮応力膜11をnMOS領域Rnから除去し、pMOS領域Rpに残留させる。
次に、図4(c)に示すように、シリコン基板2上の全面に、圧縮応力膜11を覆うように緩衝膜13を形成する。このとき、緩衝膜13の膜厚は、圧縮応力膜11の膜厚以上とする。緩衝膜13は、その内部応力の大きさが、圧縮応力膜11の内部応力(圧縮応力)の大きさよりも小さい膜である。緩衝膜13は例えば、TEOSを原料としたCVDによって、酸化シリコンを堆積させることにより形成する。
次に、図4(d)に示すように、全面に対して異方性エッチングを施す。これにより、緩衝膜13はエッチバックされ、圧縮応力膜11の端側面上にのみ残留する。なお、このエッチングは、異方性エッチングと等方性エッチングとを組み合わせて行ってもよい。これにより、緩衝膜13の残留部分の形状を最適化できる。
次に、図4(e)に示すように、シリコン基板2上の全面に、圧縮応力膜11及び緩衝膜13を覆うように、引張応力膜12を形成する。引張応力膜12は、内部にその大きさが緩衝膜13の内部応力の大きさよりも大きい引張応力が生じている膜であり、例えば、プラズマCVD法によって窒化シリコンを堆積させて形成する。
次に、図1及び図2に示すように、感光性レジスト(図示せず)を全面に成膜した後、nMOS領域Rn、圧縮応力膜11におけるnMOS領域Rn側の端部及び緩衝膜13を覆い、pMOS領域RpにおけるnMOS領域Rn側の端部以外の部分を露出させるようにパターニングする。そして、この感光性レジストをマスクとして、引張応力膜12に対して異方性エッチングを施す。これにより、引張応力膜12をpMOS領域Rpの大部分から除去し、nMOS領域Rn、圧縮応力膜11におけるnMOS領域Rn側の端部上、及び緩衝膜13上に残留させる。なお、引張応力膜12に対するエッチングは、異方性エッチングと等方性エッチングとを組み合わせたエッチングとしてもよい。次に、圧縮応力膜11、引張応力膜12及び緩衝膜13の上方に層間絶縁膜(図示せず)等を形成し、コンタクト(図示せず)を形成する。これにより、半導体装置1が製造される。
次に、本実施形態の効果について説明する。
本実施形態によれば、圧縮応力膜11がpMOS8のチャネル領域6を圧縮し、引張応力膜12がnMOS9のチャネル領域6を伸張させることにより、これらのトランジスタの駆動力を向上させることができる。そして、このとき、pMOS8とnMOS9との間に緩衝膜13が設けられていることにより、圧縮応力膜11による応力場がnMOS領域Rnに到達し、引張応力膜12による応力場がpMOS領域Rpに到達し、互いの応力を緩和してしまうことを抑制できる。これにより、pMOS領域RpとnMOS領域Rnとの境界付近に配置されたトランジスタの駆動力が低下することを防止できる。この結果、全てのトランジスタの駆動力が高いレベルで均一になるため、回路の安定性が向上する。また、この半導体装置を設計する際に、pMOS領域とnMOS領域との境界に関するデザインルールを緩和することができる。例えば、pMOS領域とnMOS領域との間の距離を短縮することができる。
本実施形態によれば、圧縮応力膜11がpMOS8のチャネル領域6を圧縮し、引張応力膜12がnMOS9のチャネル領域6を伸張させることにより、これらのトランジスタの駆動力を向上させることができる。そして、このとき、pMOS8とnMOS9との間に緩衝膜13が設けられていることにより、圧縮応力膜11による応力場がnMOS領域Rnに到達し、引張応力膜12による応力場がpMOS領域Rpに到達し、互いの応力を緩和してしまうことを抑制できる。これにより、pMOS領域RpとnMOS領域Rnとの境界付近に配置されたトランジスタの駆動力が低下することを防止できる。この結果、全てのトランジスタの駆動力が高いレベルで均一になるため、回路の安定性が向上する。また、この半導体装置を設計する際に、pMOS領域とnMOS領域との境界に関するデザインルールを緩和することができる。例えば、pMOS領域とnMOS領域との間の距離を短縮することができる。
また、本実施形態によれば、緩衝膜13の形成に際して、リソグラフィ工程を実施する必要がなく、圧縮応力膜11を利用したセルフアライン工程により緩衝膜13を形成することができる。このため、微細化された半導体装置を製造する際にも、位置合わせずれを考慮する必要がなく、緩衝膜13を容易に形成することができる。
更に、本実施形態によれば、引張応力膜12の端部を、圧縮応力膜11の端部及び緩衝膜13に重ならせている。これにより、圧縮応力膜11及び引張応力膜12を加工する際に、十分なマージンを確保することができる。従って、本実施形態に係る半導体装置は、製造が容易である。
次に、第1の実施形態の第1の変形例について説明する。
図5(a)は本変形例に係る半導体装置の製造方法を例示する工程断面図であり、(b)はこの半導体装置を例示する断面図である。なお、図5(a)及び(b)に示す断面は図2と同じ断面であるが、便宜上、シリコン基板2(図2参照)は図示を省略している。
図5(a)は本変形例に係る半導体装置の製造方法を例示する工程断面図であり、(b)はこの半導体装置を例示する断面図である。なお、図5(a)及び(b)に示す断面は図2と同じ断面であるが、便宜上、シリコン基板2(図2参照)は図示を省略している。
本変形例に係る半導体装置の製造方法のうち、緩衝膜13を全面に形成する工程までは、前述の第1の実施形態と同様である。すなわち、図4(c)に示すように、シリコン基板2にpMOS8及びnMOS9を形成し、pMOS領域Rpに圧縮応力膜11を形成し、この圧縮応力膜11を覆うように、全面に緩衝膜13を形成する。
次に、前述の第1の実施形態と同様に、全面に異方性エッチングを施して、緩衝膜13をエッチバックするが、このとき、図5(a)に示すように、緩衝膜13が、圧縮応力膜11の端側面上の他に、圧縮応力膜11上における側壁5の直上域付近、すなわち、pMOS8のゲート電極4に起因する段差部分にも残留してしまうことがある。この場合、図5(b)に示すように、この段差部分に残留した緩衝膜13は、半導体装置の完成後も残留する。但し、この段差部分に残留した緩衝膜13は、シリコン基板2に対して作用することはなく、従って、トランジスタの動作に影響を及ぼすことがない。このため、本変形例においても、前述の第1の実施形態と同様な効果を得ることができる。本変形例における上記以外の構成、動作及び効果は、前述の第1の実施形態と同様である。
次に、第1の実施形態の第2の変形例について説明する。
図6(a)は本変形例に係る半導体装置の製造方法を例示する工程断面図であり、(b)はこの半導体装置を例示する断面図であり、(c)は本変形例に係る他の半導体装置の製造方法を例示する工程断面図である。なお、図6(a)乃至(c)に示す断面は図2と同じ断面であるが、便宜上、シリコン基板2(図2参照)は図示を省略している。
図6(a)は本変形例に係る半導体装置の製造方法を例示する工程断面図であり、(b)はこの半導体装置を例示する断面図であり、(c)は本変形例に係る他の半導体装置の製造方法を例示する工程断面図である。なお、図6(a)乃至(c)に示す断面は図2と同じ断面であるが、便宜上、シリコン基板2(図2参照)は図示を省略している。
本変形例に係る半導体装置の製造方法のうち、緩衝膜13を全面に形成する工程までは、前述の第1の実施形態及びその第1の変形例と同様である。すなわち、図4(c)に示すように、シリコン基板2上の全面に緩衝膜13を形成する。
次に、前述の第1の実施形態及びその第1の変形例と同様に、全面に異方性エッチングを施して、緩衝膜13をエッチバックするが、このとき、図6(a)に示すように、緩衝膜13が、圧縮応力膜11の端側面上、及び圧縮応力膜11上におけるpMOS8のゲート電極4に起因する段差部分の他に、nMOS9の側壁5の側面上にも残留してしまうことがある。この場合は、図6(b)に示すように、これらの緩衝膜13は、半導体装置の完成後も残留する。
図6(b)に示す半導体装置においても、pMOS領域RpとnMOS領域Rnとの境界付近に緩衝膜13が設けられているため、pMOS8及びnMOS9の駆動力の低下を抑制することができる。但し、引張応力膜12とnMOS9のゲート電極4との間に緩衝膜13が介在するため、引張応力膜12がnMOS9のチャネル領域7を伸張させる効果がやや低下することがある。これを解消するためには、図6(a)に示す工程の後に、図6(c)に示すように、nMOS領域Rnを露出させるような感光性レジスト16を、リソグラフィ技術を用いて形成し、この感光性レジスト16をマスクとしてエッチングを施し、nMOS9の側壁5の側面上に残留した緩衝膜13を除去すればよい。なお、このときのエッチングは、例えば、異方性エッチングと等方性エッチングとを組み合わせたエッチングとする。これにより、製造される半導体装置の最終形状は、図5(b)に示すような形状となり、前述の第1の実施形態に係る半導体装置1と同様な性能を得ることができる。本変形例における上記以外の構成、動作及び効果は、前述の第1の実施形態と同様である。
次に、本発明の第2の実施形態について説明する。
図7(a)は本実施形態に係る半導体装置の製造方法を例示する工程断面図であり、(b)は、本実施形態に係る半導体装置を例示する断面図である。
また、図8(a)は本実施形態に係る他の半導体装置の製造方法を例示する工程断面図であり、(b)は本実施形態に係る更に他の半導体装置の製造方法を例示する工程断面図である。
なお、図7(a)及び(b)並びに図8(a)及び(b)に示す断面は図2と同じ断面であるが、便宜上、図7(a)並びに図8(a)及び(b)においては、シリコン基板2(図7(b)参照)の図示を省略している。
図7(a)は本実施形態に係る半導体装置の製造方法を例示する工程断面図であり、(b)は、本実施形態に係る半導体装置を例示する断面図である。
また、図8(a)は本実施形態に係る他の半導体装置の製造方法を例示する工程断面図であり、(b)は本実施形態に係る更に他の半導体装置の製造方法を例示する工程断面図である。
なお、図7(a)及び(b)並びに図8(a)及び(b)に示す断面は図2と同じ断面であるが、便宜上、図7(a)並びに図8(a)及び(b)においては、シリコン基板2(図7(b)参照)の図示を省略している。
本実施形態は、緩衝膜を2層構造の多層膜とした実施形態である。本実施形態に係る半導体装置の製造方法においては、先ず、図4(a)及び(b)に示す工程により、pMOS領域Rpに圧縮応力膜11を形成する。
次に、図7(a)に示すように、全面に、2層の緩衝膜17を形成する。例えば、緩衝膜17の下層17aとして、TEOSにより酸化シリコン(SiO2)膜を形成する。次に、上層17bとして、窒化シリコン(SiN)膜を形成する。以後の工程は、前述の第1の実施形態における図4(d)及び(e)に示す工程と同様である。
次に、図7(a)に示すように、全面に、2層の緩衝膜17を形成する。例えば、緩衝膜17の下層17aとして、TEOSにより酸化シリコン(SiO2)膜を形成する。次に、上層17bとして、窒化シリコン(SiN)膜を形成する。以後の工程は、前述の第1の実施形態における図4(d)及び(e)に示す工程と同様である。
これにより、図7(b)に示すように、本実施形態に係る半導体装置21においては、緩衝膜17を2層構造とすることができる。この結果、圧縮応力膜11の端側面上に残留させる緩衝膜17の形状を精密に制御することができる。なお、緩衝膜17をエッチバックする際の条件によっては、図8(a)に示すように、圧縮応力膜11上におけるpMOS8のゲート電極4に起因する段差部分にも、緩衝膜17が残留する場合がある。又は、図8(b)に示すように、更にnMOS9の側壁5の側面上にも、緩衝膜17が残留する場合がある。本実施形態における上記以外の構成、動作及び効果は、前述の第1の実施形態と同様である。なお、緩衝膜は3層以上の多層膜としてもよい。
次に、本発明の第3の実施形態について説明する。
図9は、本実施形態に係る半導体装置を例示する断面図である。
図9に示すように、本実施形態に係る半導体装置31おいては、pMOS領域RpとnMOS領域Rnとの境界近傍において、圧縮応力膜11のnMOS領域Rn側の端部が、引張応力膜12のpMOS領域Rp側の端部及び緩衝膜13を覆っている。
図9は、本実施形態に係る半導体装置を例示する断面図である。
図9に示すように、本実施形態に係る半導体装置31おいては、pMOS領域RpとnMOS領域Rnとの境界近傍において、圧縮応力膜11のnMOS領域Rn側の端部が、引張応力膜12のpMOS領域Rp側の端部及び緩衝膜13を覆っている。
このような構造は、前述の第1の実施形態に対して、圧縮応力膜11及び引張応力膜12の形成順序を逆にすることによって実現することができる。すなわち、シリコン基板2にpMOS8及びnMOS9を形成した後、先ず、nMOS領域Rnを覆うように引張応力膜12を形成し、次に、全面に緩衝膜13を形成し、エッチバックして、引張応力膜12の端側面上に残留させ、その後、pMOS領域Rp、引張応力膜12の端部、及び緩衝膜13を覆うように、圧縮応力膜11を形成する。
本実施形態においても、前述の第1の実施形態と同様に、緩衝膜13によって応力の緩和を防止することができる。また、引張応力膜12及び圧縮応力膜11の加工マージンを確保することができるため、加工が容易である。本実施形態における上記以外の構成、製造方法、動作及び効果は、前述の第1の実施形態と同様である。
以上、実施形態及びその変形例を参照して本発明を説明したが、本発明はこれらの実施形態及び変形例に限定されるものではない。前述の実施形態又は変形例に対して、当業者が適宜、構成要素の追加、削除、設計変更を行ったものも、本発明の要旨を備えている限り、本発明の範囲に含有される。例えば、基板の材料はシリコンには限定されず、他の半導体材料であってもよい。また、前述の各実施形態及び各変形例は、相互に組み合わせて実施することも可能である。例えば、前述の第3の実施形態において、前述の第2の実施形態に示したように、緩衝膜を多層膜としてもよい。
1、21、31 半導体装置、2 シリコン基板、3 活性化領域、4 ゲート電極、5 側壁、6 チャネル領域、7 ソース・ドレイン領域、8 pMOS、9 nMOS、11 圧縮応力膜、12 引張応力膜、13 緩衝膜、16 感光性レジスト、17 緩衝膜、17a 下層、17b 上層、Rp pMOS領域、Rn nMOS領域
Claims (5)
- 半導体基板と、
前記半導体基板の第1領域に形成されたpチャネル型電界効果トランジスタと、
前記半導体基板の第2領域に形成されたnチャネル型電界効果トランジスタと、
前記第1領域を覆い、内部に圧縮応力が生じている圧縮応力膜と、
前記第2領域を覆い、内部に引張応力が生じている引張応力膜と、
前記半導体基板上における前記pチャネル型電界効果トランジスタと前記nチャネル型電界効果トランジスタとの間に配置され、内部応力の大きさが前記圧縮応力膜の圧縮応力の大きさ及び前記引張応力膜の引張応力の大きさよりも小さい緩衝膜と、
を備えたことを特徴とする半導体装置。 - 前記緩衝膜は、前記圧縮応力膜及び前記引張応力膜のうち一方の膜における他方の膜側の端側面上に設けられており、前記圧縮応力膜及び前記引張応力膜のうち他方の膜の端部は、前記一方の膜における前記他方の膜側の端部及び前記緩衝膜を覆っていることを特徴とする請求項1記載の半導体装置。
- 前記緩衝膜は、複数の層が積層された多層膜であることを特徴とする請求項1または2に記載の半導体装置。
- 半導体基板の第1領域にpチャネル型電界効果トランジスタを形成すると共に、第2領域にnチャネル型電界効果トランジスタを形成する工程と、
前記第1領域を覆うように、内部に圧縮応力が生じている圧縮応力膜を形成する工程と、
全面に、内部応力の大きさが前記圧縮応力膜の圧縮応力の大きさよりも小さい緩衝膜を形成する工程と、
前記緩衝膜が少なくとも前記圧縮応力膜の前記第2領域側の端側面上に残留するように、前記緩衝膜に対してエッチングを施す工程と、
全面に、内部にその大きさが前記緩衝膜の内部応力の大きさよりも大きい引張応力が生じている引張応力膜を形成する工程と、
前記第2領域、前記圧縮応力膜における前記第2領域側の端部上及び前記緩衝膜上に残留するように、前記引張応力膜を選択的に除去する工程と、
を備えたことを特徴とする半導体装置の製造方法。 - 半導体基板の第1領域にpチャネル型電界効果トランジスタを形成すると共に、第2領域にnチャネル型電界効果トランジスタを形成する工程と、
前記第2領域を覆うように、内部に引張応力が生じている引張応力膜を形成する工程と、
全面に、内部応力の大きさが前記引張応力膜の引張応力の大きさよりも小さい緩衝膜を形成する工程と、
前記緩衝膜が少なくとも前記引張応力膜の前記第1領域側の端側面上に残留するように、前記緩衝膜に対してエッチングを施す工程と、
全面に、内部にその大きさが前記緩衝膜の内部応力の大きさよりも大きい圧縮応力が生じている圧縮応力膜を形成する工程と、
前記第1領域、前記引張応力膜における前記第1領域側の端部上及び前記緩衝膜上に残留するように、前記圧縮応力膜を選択的に除去する工程と、
を備えたことを特徴とする半導体装置の製造方法。
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