JP2009088179A - Thin-film transistor and method of manufacturing the same - Google Patents

Abstract

<P>PROBLEM TO BE SOLVED: To provide a thin-film transistor which gives only a small load to environment and is inexpensive, and to provide a method of manufacturing the same. <P>SOLUTION: In the thin-film transistor, an insulation film 2 and a channel layer 3 made of AZO semiconductor are formed on the surface of a gate electrode 1 in this order, and a source electrode 4 and a drain electrode 5 are formed on the surface of the channel layer 3 with an interval in between. Since the channel layer is made of AZO semiconductor, the thin-film transistor is inexpensive and has less load to an environment, and it can be manufactured through a low-temperature process. In addition, the source electrode 4 and the drain electrode 5 are made of AZO semiconductor, they can be manufactured by the same film formation apparatus as the channel layer 6. <P>COPYRIGHT: (C)2009,JPO&INPIT

Description

本発明は、ソース電極、ドレイン電極、ゲート電極及びチャネル層を有する薄膜トランジスタ及びその製造方法に関する。   The present invention relates to a thin film transistor having a source electrode, a drain electrode, a gate electrode, and a channel layer, and a method for manufacturing the same.

Ｉ． 従来、薄膜トランジスタのチャネル層として、アモルファスシリコンが用いられている。しかしながら、アモルファスシリコンをチャネル層に用いる場合、アモルファスシリコンを高温プロセスで成膜する必要があるため、高価な成膜装置が必要であると共に、高分子基板等の表面に成膜することができなかった。
II． 近年、アモルファスシリコンに代えてＩｎ−Ｇａ−Ｚｎ−Ｏの酸化物半導体（ＩＧＺＯ）をチャネル層に用いる技術が開示されている（非特許文献１）。このＩＧＺＯをＰＥＴ基板状に形成することにより、フレキシブルであり、アモルファスシリコンに匹敵する特性を有し、かつフレキシブルな薄膜トランジスタを得ることができる。特開平２００７−０７３７０１号にも、ＩＧＺＯをチャネル層に用いた薄膜トランジスタが開示されている。
特開平２００７−０７３７０１号 Ｎａｔｕｒｅ，ｖｏｌ．４３２（２００４），Ｐ．４８８ I. Conventionally, amorphous silicon is used as a channel layer of a thin film transistor. However, when amorphous silicon is used for the channel layer, it is necessary to form the amorphous silicon by a high temperature process, so that an expensive film forming apparatus is required and it is not possible to form the film on the surface of a polymer substrate or the like. It was.
II. In recent years, a technique of using an oxide semiconductor (IGZO) of In—Ga—Zn—O instead of amorphous silicon for a channel layer has been disclosed (Non-patent Document 1). By forming this IGZO in the shape of a PET substrate, a flexible thin film transistor that is flexible and has characteristics comparable to amorphous silicon can be obtained. Japanese Patent Application Laid-Open No. 2007-077301 also discloses a thin film transistor using IGZO as a channel layer.
Japanese Patent Laid-Open No. 2007-073731 Nature, vol. 432 (2004), p. 488

上記の通り、アモルファスシリコンをチャネル層に用いる場合、アモルファスシリコンを高温プロセスで成膜する必要があるため、高価な成膜装置が必要であると共に、高分子基板等の表面に成膜することができない。   As described above, when amorphous silicon is used for the channel layer, it is necessary to form the amorphous silicon by a high-temperature process. Therefore, an expensive film forming apparatus is required, and the film can be formed on the surface of a polymer substrate or the like. Can not.

また、ＩＧＺＯをチャネル層に用いる場合、有害なＧａが含まれるため環境への負荷が高く、また、高価なＩｎが含まれるため、コスト高となる。   In addition, when IGZO is used for the channel layer, the load on the environment is high because harmful Ga is contained, and the cost is high because expensive In is contained.

本発明は、環境への負荷が小さく、安価な薄膜トランジスタ及びその製造方法を提供することを目的とする。   It is an object of the present invention to provide an inexpensive thin film transistor and a method for manufacturing the same that have a low environmental load.

本発明（請求項１）の薄膜トランジスタは、ソース電極、ドレイン電極、ゲート電極、ゲート絶縁膜及びチャネル層を有する薄膜トランジスタにおいて、該チャネル層がＡｌをドープしたＺｎＯ半導体よりなることを特徴とするものである。   The thin film transistor of the present invention (Claim 1) is a thin film transistor having a source electrode, a drain electrode, a gate electrode, a gate insulating film, and a channel layer, wherein the channel layer is made of a ZnO semiconductor doped with Al. is there.

請求項２の薄膜トランジスタは、請求項１において、前記ソース電極、前記ドレイン電極及び前記ゲート電極がＡｌをドープしたＺｎＯ半導体よりなることを特徴とする。   The thin film transistor according to claim 2 is characterized in that, in claim 1, the source electrode, the drain electrode, and the gate electrode are made of a ZnO semiconductor doped with Al.

請求項３の薄膜トランジスタは、請求項２において、前記ソース電極及びドレイン電極と前記チャネル層との間に、該ソース電極及びドレイン電極の側から該チャネル層の側に向かうに従い、該ソース電極及びドレイン電極の組成から該チャネル層の組成に徐々に変化する組成傾斜層が形成されていることを特徴とする。   The thin film transistor according to claim 3 is the thin film transistor according to claim 2, wherein the source electrode and the drain electrode are arranged between the source electrode and the drain electrode and the channel layer from the source electrode and the drain electrode side toward the channel layer side. A composition gradient layer that gradually changes from the composition of the electrode to the composition of the channel layer is formed.

本発明（請求項４）の薄膜トランジスタの製造方法は、請求項１ないし３のいずれか１項の薄膜トランジスタを製造する方法において、酸素ガスを含む雰囲気にて、ＡｌドープＺｎターゲット又はＡｌをドープしたＺｎＯターゲットをスパッタすることにより、前記チャネル層を成膜することを特徴とするものである。   The method of manufacturing a thin film transistor according to the present invention (Claim 4) is the method of manufacturing a thin film transistor according to any one of Claims 1 to 3, wherein the Al doped Zn target or Al doped ZnO in an atmosphere containing oxygen gas. The channel layer is formed by sputtering a target.

請求項５の薄膜トランジスタの製造方法は、請求項４において、酸素ガスを含む雰囲気にて、ＡｌドープＺｎターゲット又はＡｌをドープしたＺｎＯターゲットをスパッタすることにより、前記ソース電極及び前記ドレイン電極を成膜することを特徴とする。   According to a fifth aspect of the present invention, there is provided a thin film transistor manufacturing method according to the fourth aspect, wherein the source electrode and the drain electrode are formed by sputtering an Al-doped Zn target or an Al-doped ZnO target in an atmosphere containing oxygen gas. It is characterized by doing.

請求項６の薄膜トランジスタの製造方法は、請求項４又は５において、前記ターゲットにパルス電圧を印加してスパッタすることを特徴とする。   According to a sixth aspect of the present invention, there is provided a method for producing a thin film transistor according to the fourth or fifth aspect, wherein a pulse voltage is applied to the target for sputtering.

請求項７の薄膜トランジスタの製造方法は、請求項４ないし６のいずれか１項において、複数個の前記ターゲットにパルス電圧を交互に間欠的に印加することを特徴とする。   According to a seventh aspect of the present invention, there is provided a method of manufacturing a thin film transistor according to any one of the fourth to sixth aspects, wherein a pulse voltage is alternately and intermittently applied to the plurality of targets.

請求項８の薄膜トランジスタの製造方法は、請求項７において、各ターゲットに間欠的に正の電圧を印加することにより、該ターゲットのチャージングを防止することを特徴とする。   According to an eighth aspect of the present invention, there is provided a method of manufacturing a thin film transistor according to the seventh aspect of the present invention, wherein charging of the target is prevented by intermittently applying a positive voltage to each target.

請求項９の薄膜トランジスタの製造方法は、請求項４ないし８のいずれか１項において、スパッタ時におけるＺｎ又はＡｌの少なくとも一つの放電の発光波長と発光強度をモニタリングすることを特徴とする。   A thin film transistor manufacturing method according to a ninth aspect is characterized in that, in any one of the fourth to eighth aspects, the emission wavelength and emission intensity of at least one discharge of Zn or Al during sputtering are monitored.

本発明（請求項１）の薄膜トランジスタは、チャネル層がＡＺＯ（ＡｌをドープしたＺｎＯ）半導体よりなるため、Ｉｎのような高価な成分が含まれておらず安価であると共に、Ｇａのような有害物質が含まれておらず環境への負荷が小さい。この薄膜トランジスタは、アモルファスシリコンをチャネル層に用いる場合と比べて、低温プロセスで製造することができる。   In the thin film transistor of the present invention (Claim 1), since the channel layer is made of an AZO (Al-doped ZnO) semiconductor, an expensive component such as In is not included and it is inexpensive and harmful as Ga. Contains no substances and has a low environmental impact. This thin film transistor can be manufactured by a low temperature process as compared with the case where amorphous silicon is used for the channel layer.

本発明において、ソース電極、ドレイン電極及びゲート電極がＡＺＯ（ＡｌをドープしたＺｎＯ）半導体よりなることが好ましい。この場合、原料コストを低減することができる。また、チャネル層と、ソース電極、ドレイン電極及びゲート電極とを、同一の成膜装置を用いて製造することができ、製造コストの低減が可能になる。   In the present invention, the source electrode, the drain electrode, and the gate electrode are preferably made of an AZO (Al-doped ZnO) semiconductor. In this case, the raw material cost can be reduced. In addition, the channel layer, the source electrode, the drain electrode, and the gate electrode can be manufactured using the same film formation apparatus, so that the manufacturing cost can be reduced.

本発明において、ＡＺＯ半導体よりなるソース電極及びドレイン電極とＡＺＯ半導体よりなるチャネル層との間に、該ソース電極及びドレイン電極の側から該チャネル層の側に向かうに従い、該ソース電極及びドレイン電極の組成から該チャネル層の組成に徐々に変化する組成傾斜層が形成されていることが好ましい。この場合、これら電極とチャネル層との界面において電流の流れが阻害されることが防止される。   In the present invention, between the source electrode and the drain electrode made of an AZO semiconductor and the channel layer made of an AZO semiconductor, the source electrode and the drain electrode are moved from the source electrode and the drain electrode side toward the channel layer side. It is preferable that a composition gradient layer that gradually changes from the composition to the composition of the channel layer is formed. In this case, the current flow is prevented from being hindered at the interface between these electrodes and the channel layer.

本発明の薄膜トランジスタを製造するに際しては、酸素ガスを含む雰囲気にて、ＡｌドープＺｎターゲット又はＡＺＯターゲットをスパッタすることにより、チャネル層を成膜すればよい。これにより、簡易かつ安価に薄膜トランジスタを製造することができる。   In manufacturing the thin film transistor of the present invention, the channel layer may be formed by sputtering an Al-doped Zn target or an AZO target in an atmosphere containing oxygen gas. Thereby, a thin film transistor can be manufactured easily and inexpensively.

また、ソース電極及びドレイン電極も、酸素ガスを含む雰囲気にて、ＡｌドープＺｎターゲット又はＡＺＯターゲットをスパッタすることにより、成膜するのが好ましい。この場合、チャネル層とソース電極及びドレイン電極とを、同一の成膜装置を用いて製造することができ、製造コストの低減が可能になる。   The source electrode and the drain electrode are also preferably formed by sputtering an Al-doped Zn target or an AZO target in an atmosphere containing oxygen gas. In this case, the channel layer, the source electrode, and the drain electrode can be manufactured using the same film forming apparatus, and the manufacturing cost can be reduced.

本発明において、ターゲットにパルス電圧を印加してスパッタすることにより、安定した高速成膜が可能となる。   In the present invention, stable high-speed film formation is possible by applying a pulse voltage to the target and performing sputtering.

本発明において、複数個の前記ターゲットにパルス電圧を交互に間欠的に印加することが好ましい。この場合、各ターゲットに単一のパルスを印加するときと比べて一層大電流を流すことができ、安定した高速成膜が可能となる。   In the present invention, it is preferable that pulse voltages are alternately and intermittently applied to the plurality of targets. In this case, it is possible to flow a larger current than when a single pulse is applied to each target, and stable high-speed film formation is possible.

本発明において、各ターゲットに間欠的に正の電圧を印加することにより、該ターゲットのチャージングを防止することが好ましい。この場合、各ターゲットにより大電流を流すことができ、安定した高速成膜が可能となる。   In the present invention, it is preferable to prevent charging of the target by intermittently applying a positive voltage to each target. In this case, a large current can be passed through each target, and stable high-speed film formation is possible.

本発明において、スパッタ時におけるＺｎ及びＡｌの少なくとも一つの放電の発光波長と発光強度をモニタリングすることが好ましい。この場合、Ｚｎ及びＡｌのスパッタ量を常時、正確に認識することができる。従って、このモニタリングの結果に基づいて成膜条件を制御することにより、薄膜トランジスタを正確かつ安定的に成膜することができる。   In the present invention, it is preferable to monitor the emission wavelength and emission intensity of at least one discharge of Zn and Al during sputtering. In this case, the amounts of Zn and Al sputtered can always be accurately recognized. Therefore, the thin film transistor can be formed accurately and stably by controlling the film formation conditions based on the monitoring result.

本発明の薄膜トランジスタは、ソース電極、ドレイン電極、ゲート電極及びチャネル層を有する薄膜トランジスタにおいて、該チャネル層がＡＺＯ（Ａｌをドープした酸化亜鉛）半導体よりなることを特徴とするものである。   The thin film transistor of the present invention is a thin film transistor having a source electrode, a drain electrode, a gate electrode, and a channel layer, wherein the channel layer is made of an AZO (Zinc oxide doped with Al) semiconductor.

第１図は、本発明の薄膜トランジスタの一例を示す模式図である。   FIG. 1 is a schematic view showing an example of a thin film transistor of the present invention.

この薄膜トランジスタは、ゲート電極１の表面に、絶縁膜２及びＡＺＯ半導体よりなるチャネル層３がこの順に形成され、該チャネル層３の表面に、互いに間隔をあけてソース電極４及びドレイン電極５が形成された構成となっている。   In this thin film transistor, an insulating film 2 and a channel layer 3 made of an AZO semiconductor are formed in this order on the surface of the gate electrode 1, and a source electrode 4 and a drain electrode 5 are formed on the surface of the channel layer 3 at a distance from each other. It has been configured.

基板としては、シリコンや石英ガラス、無アルカリガラス、ソーダガラスの他、ＰＥＴやポリイミドなどの高分子基材を用いることができる。   As the substrate, polymer base materials such as PET and polyimide can be used in addition to silicon, quartz glass, alkali-free glass and soda glass.

このゲート電極１としては、シリコンをドープしたものや、ＩＴＯなどの透明導電膜、ＡｌやＡｕといった金属膜、高分子導電膜を用いることができる。更にコストを下げるため、抵抗率を下げたＡＺＯ膜も使用できる。このゲート電極１の比抵抗は、例えば１×１０^−４〜１×１０^−２Ω・ｃｍ程度である。このゲート電極１の厚みは、例えば５〜２００ｎｍ程度である。 As the gate electrode 1, a silicon-doped material, a transparent conductive film such as ITO, a metal film such as Al or Au, or a polymer conductive film can be used. In order to further reduce the cost, an AZO film with reduced resistivity can also be used. The specific resistance of the gate electrode 1 is, for example, about 1 × 10 ⁻⁴ to 1 × 10 ⁻² Ω · cm. The thickness of the gate electrode 1 is, for example, about 5 to 200 nm.

この絶縁膜２としては、酸化ケイ素、酸化アルミニウム、酸化タンタル、酸化イットリウム、酸化ハフニウム、酸化チタン等の酸化物、ポリイミド、アクリル、ＰＶＰ、フッ素系樹脂等の有機系絶縁膜などが用いられる。シリコンウエハーを基材として用いた場合は、該シリコン基板の表面を酸素雰囲気中で加熱してなる熱酸化膜を用いることができる。この絶縁膜２の厚みは、５ｎｍ〜２μｍであることが好ましい。５ｎｍ未満であると、ゲートリーク電流の抑制を十分に行うことができない。２μｍ超であると、ゲート電極１に印加するゲート電圧を過大にする必要がある。この絶縁膜２の比抵抗は、１０^１３Ω・ｃｍ以上であることが好ましい。 As the insulating film 2, an oxide such as silicon oxide, aluminum oxide, tantalum oxide, yttrium oxide, hafnium oxide, titanium oxide or the like, or an organic insulating film such as polyimide, acrylic, PVP, or fluorine-based resin is used. When a silicon wafer is used as a base material, a thermal oxide film obtained by heating the surface of the silicon substrate in an oxygen atmosphere can be used. The thickness of the insulating film 2 is preferably 5 nm to 2 μm. If it is less than 5 nm, the gate leakage current cannot be sufficiently suppressed. If it exceeds 2 μm, the gate voltage applied to the gate electrode 1 needs to be excessive. The specific resistance of the insulating film 2 is preferably 10 ¹³ Ω · cm or more.

このチャネル層３のＡＺＯ半導体は、原子数比Ａｌ／（Ｚｎ＋Ａｌ）が０．０１〜３０ａｔｍ％、特に０．１〜５ａｔｍ％であることが好ましい。また、このＡＺＯ半導体は、比抵抗が１０^−１〜１０^７Ω・ｃｍ、特に１〜１０^５Ω・ｃｍであることが好ましい。比抵抗がこの範囲であると、電界効果移動度及びオン／オフ比が十分に高い値となる。このＡＺＯ半導体の比抵抗の制御は、後述する通り、成膜時の酸素導入量の制御によって行うことができる。このチャネル層３の厚みは、例えば５〜１００ｎｍ程度である。 The AZO semiconductor of the channel layer 3 preferably has an atomic ratio Al / (Zn + Al) of 0.01 to 30 atm%, particularly 0.1 to 5 atm%. The AZO semiconductor preferably has a specific resistance of 10 ⁻¹ to 10 ⁷ Ω · cm, particularly 1 to 10 ⁵ Ω · cm. When the specific resistance is within this range, the field effect mobility and the on / off ratio are sufficiently high. The specific resistance of the AZO semiconductor can be controlled by controlling the amount of oxygen introduced during film formation, as will be described later. The thickness of the channel layer 3 is, for example, about 5 to 100 nm.

このソース電極４及びドレイン電極５としては、ＡＺＯ半導体、ＩＴＯなどの透明導電膜、ＡｌやＡｕといった金属膜、ＰＥＤＯＴ−ＰＳＳなどの導電性高分子が用いられるが、好ましくはＡＺＯ半導体が用いられる。このように、ソース電極４、ドレイン電極５及びゲート電極１をチャネル層３と同様にＡＺＯとすることにより、これらを同一の成膜装置で製造することが可能となり、低コストにて薄膜トランジスタを製造することができる。このＡＺＯ半導体は、原子数比Ａｌ／（Ｚｎ＋Ａｌ）が０．０１〜３０ａｔｍ％、特に０．１〜５ａｔｍ％であることが好ましい。また、このＡＺＯ半導体は、比抵抗が１０^−２Ω・ｃｍ以下、特に１０^−３Ω・ｃｍ以下であることが好ましい。このＡＺＯ半導体の比抵抗の制御も、成膜時の酸素導入量の制御によって行うことができる。このソース電極４及びドレイン電極５の厚みは、例えば５〜２００ｎｍ程度である。また、電極４，５間の距離は１μｍ〜２００μｍ程度である。 As the source electrode 4 and the drain electrode 5, an AZO semiconductor, a transparent conductive film such as ITO, a metal film such as Al or Au, or a conductive polymer such as PEDOT-PSS is used, but an AZO semiconductor is preferably used. Thus, by making the source electrode 4, the drain electrode 5 and the gate electrode 1 into AZO like the channel layer 3, they can be manufactured with the same film forming apparatus, and a thin film transistor can be manufactured at low cost. can do. This AZO semiconductor preferably has an atomic number ratio Al / (Zn + Al) of 0.01 to 30 atm%, particularly 0.1 to 5 atm%. Further, this AZO semiconductor preferably has a specific resistance of 10 ⁻² Ω · cm or less, particularly 10 ⁻³ Ω · cm or less. The specific resistance of the AZO semiconductor can also be controlled by controlling the amount of oxygen introduced during film formation. The thicknesses of the source electrode 4 and the drain electrode 5 are, for example, about 5 to 200 nm. The distance between the electrodes 4 and 5 is about 1 μm to 200 μm.

上記の薄膜トランジスタでは、ゲート電極１を基板として用いたが、基板上にゲート電極１が形成されていてもよい。   In the above thin film transistor, the gate electrode 1 is used as a substrate, but the gate electrode 1 may be formed on the substrate.

この基板としては、例えば、ケイ酸アルカリ系ガラス、無アルカリガラス、石英ガラス等のガラスを使用することができる。また、チャネル層がＡＺＯよりなり、チャネル層を低温成膜することが可能であることから、アクリル等の種々のプラスチック基板等を使用することもできる。またＰＥＴなどの高分子フィルム基材も用いることができる。基板の厚さは０．０５〜１０ｍｍが一般的であり、０．１〜５ｍｍが好ましい。   As this substrate, for example, glass such as alkali silicate glass, non-alkali glass, and quartz glass can be used. Further, since the channel layer is made of AZO and the channel layer can be formed at a low temperature, various plastic substrates such as acrylic can be used. A polymer film substrate such as PET can also be used. The thickness of the substrate is generally 0.05 to 10 mm, preferably 0.1 to 5 mm.

また、上記の薄膜トランジスタにおいて、ソース電極４及びドレイン電極５がＡＺＯ半導体よりなる場合には、ソース電極４及びドレイン電極５とチャネル層３との間に、該電極４，５の側から該チャネル層３の側に向かうに従い、電極４，５の組成から該チャネル層３の組成に徐々に変化する、ＡＺＯ膜よりなる組成傾斜層が形成されていることが好ましい。この組成傾斜膜の組成は、電極４，５の組成から該チャネル層３の組成に徐々に変化しているため、チャネル層３と電極４，５との間のバリアを低減させることができ、薄膜トランジスタの電流−電圧特性が向上する。なお、この組成傾斜膜もＡＺＯよりなるため、チャネル層３、ソース電極４及びドレイン電極５と同一の装置で製造することが可能である。この組成傾斜膜の組成の制御も、成膜時の酸素導入量の制御によって行うことができる。この組成傾斜膜の厚みは、１０〜５００ｎｍ程度であることが好ましい。この範囲内であると、薄膜トランジスタの電流−電圧特性が良好なものとなる。   In the above thin film transistor, when the source electrode 4 and the drain electrode 5 are made of an AZO semiconductor, the channel layer is formed between the source electrode 4 and the drain electrode 5 and the channel layer 3 from the side of the electrodes 4 and 5. It is preferable that a composition gradient layer made of an AZO film that gradually changes from the composition of the electrodes 4 and 5 to the composition of the channel layer 3 as it goes to the side 3 is formed. Since the composition of the composition gradient film gradually changes from the composition of the electrodes 4 and 5 to the composition of the channel layer 3, the barrier between the channel layer 3 and the electrodes 4 and 5 can be reduced. The current-voltage characteristics of the thin film transistor are improved. Since the composition gradient film is also made of AZO, it can be manufactured by the same device as the channel layer 3, the source electrode 4, and the drain electrode 5. The composition of the composition gradient film can also be controlled by controlling the amount of oxygen introduced during film formation. The thickness of the composition gradient film is preferably about 10 to 500 nm. Within this range, the current-voltage characteristics of the thin film transistor are good.

上記の薄膜トランジスタは、ゲート電極１の表面に熱酸化等によって絶縁膜２を形成させた後、チャネル層３、組成傾斜膜６、ソース電極４及びドレイン電極５を、ＤＣ反応性スパッタ法、ＲＦスパッタ法、パルスレーザー蒸着法などの物理的気相成長法によって成膜することにより、製造することができる。   In the above thin film transistor, after the insulating film 2 is formed on the surface of the gate electrode 1 by thermal oxidation or the like, the channel layer 3, the composition gradient film 6, the source electrode 4 and the drain electrode 5 are formed by DC reactive sputtering or RF sputtering. It can be manufactured by forming a film by a physical vapor deposition method such as a method or a pulsed laser deposition method.

次に、本発明の薄膜トランジスタの製造方法の一例について説明する。   Next, an example of a method for manufacturing the thin film transistor of the present invention will be described.

第２図はデュアルカソード方式マグネトロンスパッタリング法により成膜する方法を説明するための概略図、第３図は第２図のターゲット電極に印加する電圧の一例を説明する図である。   FIG. 2 is a schematic diagram for explaining a method of forming a film by a dual cathode type magnetron sputtering method, and FIG. 3 is a diagram for explaining an example of a voltage applied to the target electrode of FIG.

第２図の通り、支持体２０ａ上に第１のターゲット２１ａを設けてなるターゲット電極２０Ａと、その下方に配置された磁石２２ａとから、第１のスパッタリング部が構成されている。また、支持体２０ｂ上に第２のターゲット２１ｂを設けてなるターゲット電極２０Ｂと、その下方に配置された磁石２２ｂとから、第２のスパッタリング部が構成されている。これら第１のスパッタリング部と第２のスパッタリング部とは隣接して設置され、これらのスパッタリング部に、スイッチングユニット２４を介して、交流電源２５が接続されている。第１のターゲット２１ａ及び第２のターゲット２１ｂは、ＡｌドープＺｎ又はＡＺＯよりなっている。   As shown in FIG. 2, a first sputtering unit is composed of a target electrode 20A provided with a first target 21a on a support 20a and a magnet 22a disposed below the target electrode 20A. In addition, a second sputtering unit is configured by a target electrode 20B provided with a second target 21b on a support 20b and a magnet 22b disposed below the target electrode 20B. The first sputtering unit and the second sputtering unit are installed adjacent to each other, and an AC power supply 25 is connected to these sputtering units via a switching unit 24. The first target 21a and the second target 21b are made of Al-doped Zn or AZO.

このＡｌドープＺｎとしては、原子数比Ａｌ／（Ｚｎ＋Ａｌ）が０．１〜５ａｔｍ％程度のものが用いられる。また、このＡＺＯとしては、原子数比Ａｌ／（Ｚｎ＋Ａｌ）が０．１〜５ａｔｍ％程度のものが用いられる。   As the Al-doped Zn, those having an atomic ratio Al / (Zn + Al) of about 0.1 to 5 atm% are used. As the AZO, one having an atomic number ratio Al / (Zn + Al) of about 0.1 to 5 atm% is used.

これらターゲット電極２０Ａ，２０Ｂはカバー２６によって覆われている。カバー２６は排気口２８を介してポンプ（図示略）に接続されており、ガス導入口２７を介してガス供給源（図示略）に接続されている。   These target electrodes 20A and 20B are covered with a cover 26. The cover 26 is connected to a pump (not shown) via an exhaust port 28 and is connected to a gas supply source (not shown) via a gas introduction port 27.

カバー２６内にコリメータ３０ａ，３０ｂが設けられており、これらコリメータ３０ａ，３０ｂは、それぞれ図示しないフィルタ及び光倍増幅管を介して、プラズマエミッションモニター（以下ＰＥＭと称することがある。）３１ａ，３１ｂに接続されている。これらコリメータ３０ａ，３０ｂ、フィルタ、光倍増幅管及びＰＥＭ３１ａ，３１ｂにより、第１、第２のモニタが構成されている。   Collimators 30a and 30b are provided in the cover 26. These collimators 30a and 30b are respectively connected to plasma emission monitors (hereinafter also referred to as PEMs) 31a and 31b through a filter and a light amplification amplifier (not shown). It is connected to the. The collimators 30a and 30b, the filters, the light amplification amplifiers, and the PEMs 31a and 31b constitute first and second monitors.

ＰＥＭは、プラズマの発光をコリメータで集光し、光倍増幅管（ＰＭ）で光電変換した電気信号を監視する装置である。ＰＥＭはある一定の感度に設定されてプラズマの発光強度をモニタするようになっている。   The PEM is an apparatus that monitors an electrical signal obtained by condensing plasma emission with a collimator and photoelectrically converting it with a photomultiplier tube (PM). The PEM is set to a certain sensitivity and monitors the emission intensity of the plasma.

ターゲット２１ａ用のフィルタ及びターゲット２１ｂ用のフィルタとしては、少なくともＺｎの発光スペクトルの波長２０２．５ｎｍ、２０６．２ｎｍ、２１３ｎｍ及び３３４ｎｍ等の波長と、Ａｌの発光スペクトルの波長２２６．９ｎｍ、２３７．３ｎｍ、３０８．２ｎｍ、３０９．３ｎｍ、３９４．４ｎｍ、３９６．２ｎｍ等の波長とを選択的に通過させることが可能なものが用いられる。   As the filter for the target 21a and the filter for the target 21b, at least wavelengths such as 202.5 nm, 206.2 nm, 213 nm, and 334 nm of the emission spectrum of Zn and wavelengths 226.9 nm and 237.3 nm of the emission spectrum of Al. , 308.2 nm, 309.3 nm, 394.4 nm, 396.2 nm, and the like can be used.

上記装置を用いてＡＺＯ半導体よりなるチャネル層３を成膜する際には、先ずカバー２６内部におけるターゲット２１ａ，２１ｂの上方に、絶縁膜２（第２図では絶縁膜２を省略）が下面となるようにしてゲート電極１を配置し、ポンプによってカバー２６内を真空にした後、アルゴン等の不活性ガス中に酸素を含有させた混合ガスをカバー２６内に導入し、カバー２６内を所定の圧力とする。   When the channel layer 3 made of an AZO semiconductor is formed using the above apparatus, first, the insulating film 2 (the insulating film 2 is omitted in FIG. 2) is formed on the lower surface above the targets 21a and 21b in the cover 26. After the gate electrode 1 is arranged and the inside of the cover 26 is evacuated by a pump, a mixed gas containing oxygen in an inert gas such as argon is introduced into the cover 26, and the inside of the cover 26 is predetermined. Pressure.

次いで、例えば、第３図の通り、ターゲット電極２０Ａ，２０Ｂに交互にパルスパケット状の電圧を印加して、グロー放電を形成させる。これにより、ターゲット２１ａ，２１ｂから粒子がスパッタされ、この粒子がターゲット２１ａ，２１ｂの上方の基板１上に付着する。この際、ターゲット２１ａ，２１ｂ又はスパッタされた粒子は、酸素ガスによって酸化される。   Next, for example, as shown in FIG. 3, a pulse packet-like voltage is alternately applied to the target electrodes 20A and 20B to form a glow discharge. As a result, particles are sputtered from the targets 21a and 21b, and these particles adhere to the substrate 1 above the targets 21a and 21b. At this time, the targets 21a and 21b or the sputtered particles are oxidized by oxygen gas.

ターゲット２１ａ，２１ｂのスパッタ時におけるＺｎ及びＡｌの放電の発光波長と発光強度が、コリメータ３０ａ，３０ｂ、フィルタ及び光倍増幅管を介して電気信号となり、ＰＥＭ３１ａ，３１ｂによって検知される。これらの電気信号から第１のターゲット２１ａのスパッタ速度と第２のターゲット２１ｂのスパッタ速度が算出される。この算出結果に基づき、各ターゲット２１ａ，２１ｂに付与されるパルス電力、パルス量及びパルス幅、カバー２６内に導入する酸素量、並びにカバー内の圧力が制御される。   The emission wavelengths and emission intensities of the discharges of Zn and Al during sputtering of the targets 21a and 21b become electric signals through the collimators 30a and 30b, the filters, and the optical amplification tubes, and are detected by the PEMs 31a and 31b. From these electric signals, the sputtering speed of the first target 21a and the sputtering speed of the second target 21b are calculated. Based on the calculation result, the pulse power applied to each of the targets 21a and 21b, the pulse amount and the pulse width, the oxygen amount introduced into the cover 26, and the pressure in the cover are controlled.

前記パルス電力、パルス量及びパルス幅は、ターゲットの面積、カバー２６内の体積、要求される成膜速度等によって異なるが、例えば１００ｍｍ×３００ｍｍ程度の大きさのターゲットを使用した場合、パルス電力は１ｋＷ〜２０ｋＷ、パルス量は５％〜５０％、パルス幅は０．１〜５００ｍｓｅｃの範囲内で制御される。パルス電力が５０ｋＷ以上であると異常放電が発生し、組成が精密に制御されたＡＺＯ膜を安定して成膜することができず、一方、パルス電力が５００Ｗ以下であると成膜速度が遅くなる。パルス量が９０％以上であると連続放電となってしまい、一方、１％以下であると、成膜速度が遅くなる。   The pulse power, the pulse amount, and the pulse width vary depending on the area of the target, the volume in the cover 26, the required film formation speed, and the like. For example, when a target having a size of about 100 mm × 300 mm is used, the pulse power is It is controlled within the range of 1 kW to 20 kW, the pulse amount is 5% to 50%, and the pulse width is 0.1 to 500 msec. If the pulse power is 50 kW or more, abnormal discharge occurs and an AZO film whose composition is precisely controlled cannot be stably formed. On the other hand, if the pulse power is 500 W or less, the film formation rate is slow. Become. When the pulse amount is 90% or more, continuous discharge occurs, whereas when the pulse amount is 1% or less, the film formation rate becomes slow.

前記酸素供給量は、例えば１〜５０ｓｃｃｍ程度である。酸素の導入量が過剰になると、ターゲット２１ａ，２１ｂの表面が完全に酸化され、成膜速度が非常に遅くなる。このような酸素の導入量が過剰な領域を「反応性スパッタ領域」と称する。一方、酸素の導入量が少な過ぎると、ターゲット表面が酸化されずに成膜が行われるために成膜速度は速くなるが、膜中の酸素量が不足し、半導体的な性質が失われる。このような領域を「金属的スパッタ領域」と称する。本実施の形態では、上記制御により、プラズマ中のＺｎ及びＡｌの密度に基づいて適切な量の酸素が導入される。   The oxygen supply amount is, for example, about 1 to 50 sccm. If the amount of oxygen introduced is excessive, the surfaces of the targets 21a and 21b are completely oxidized, and the film formation rate becomes very slow. Such a region where the amount of introduced oxygen is excessive is referred to as a “reactive sputtering region”. On the other hand, if the amount of oxygen introduced is too small, the target surface is not oxidized and film formation is performed, so that the film formation rate increases. However, the amount of oxygen in the film is insufficient, and the semiconductor properties are lost. Such a region is referred to as a “metallic sputter region”. In the present embodiment, by the above control, an appropriate amount of oxygen is introduced based on the density of Zn and Al in the plasma.

前記成膜時のカバー２６内の圧力は好ましくは０．０１〜３０Ｐａ特に０．１〜１０Ｐａの範囲内で制御される。   The pressure in the cover 26 during the film formation is preferably controlled within a range of 0.01 to 30 Pa, particularly 0.1 to 10 Pa.

このようにして、ＡＺＯ膜を所定厚さに成膜することにより、チャネル層３が形成される。   Thus, the channel layer 3 is formed by depositing the AZO film to a predetermined thickness.

次いで、このチャネル層３の表面近傍に、２個の方形の開口部を有するマスクを配置し、ターゲットとしてチャネル層３の成膜時と同一のターゲットを用い、チャネル層３の成膜時よりも酸素導入量を減少させた条件で、成膜を行う。これにより、チャネル層３の表面に、ＡＺＯ半導体よりなるソース電極４及びドレイン電極５が、互いに間隔をおいて形成される。このようにして、第１図に示す構造の薄膜トランジスタが形成される。   Next, a mask having two rectangular openings is disposed in the vicinity of the surface of the channel layer 3, and the same target as that used for forming the channel layer 3 is used as a target. Film formation is performed under conditions where the amount of oxygen introduced is reduced. Thereby, the source electrode 4 and the drain electrode 5 made of an AZO semiconductor are formed on the surface of the channel layer 3 at a distance from each other. Thus, the thin film transistor having the structure shown in FIG. 1 is formed.

その後、スパッタを終了し、カバー２０内を大気圧にして、薄膜トランジスタを取り出す。   Thereafter, sputtering is terminated, the inside of the cover 20 is brought to atmospheric pressure, and the thin film transistor is taken out.

なお、チャネル層３と電極４，５との間に組成傾斜膜を設ける場合には、チャネル層３を成膜した後、酸素導入量を徐々に減少させながらＡＺＯ膜の成膜を継続する。このようにして、チャネル層３の表面に組成傾斜膜が形成される。この組成傾斜膜の表面近傍に上記マスクを配置し、組成傾斜膜の成膜後期と同一の条件で成膜を行う。このようにして製造された組成傾斜膜は、チャネル層３側から電極４，５側に向って酸素量が徐々に少なくなっており、チャネル層３との界面近傍の組成がチャネル層３の組成と略同一となり、電極４，５との界面近傍の組成が電極４，５の組成と略同一となる。   In the case where a composition gradient film is provided between the channel layer 3 and the electrodes 4 and 5, after the channel layer 3 is formed, the AZO film is continuously formed while the amount of oxygen introduced is gradually decreased. In this way, a composition gradient film is formed on the surface of the channel layer 3. The mask is arranged in the vicinity of the surface of the composition gradient film, and film formation is performed under the same conditions as in the latter stage of the composition gradient film. In the composition gradient film thus manufactured, the amount of oxygen gradually decreases from the channel layer 3 side toward the electrodes 4 and 5, and the composition in the vicinity of the interface with the channel layer 3 is the composition of the channel layer 3. And the composition in the vicinity of the interface with the electrodes 4 and 5 is substantially the same as the composition of the electrodes 4 and 5.

本実施の形態に係る薄膜トランジスタの製造方法にあっては、各ターゲット２１ａ，２１ｂに交互に間欠的な電圧を印加するため、ターゲット表面のチャージアップを防ぎ、大電流をターゲットに流し、安定した高速成膜を行うことができる。この方法を用いることによって異常放電を大幅に抑制できることから、安定した長時間の放電が可能となりダメージの少ない高品質の膜が作製可能となる。   In the thin film transistor manufacturing method according to the present embodiment, intermittent voltages are alternately applied to the targets 21a and 21b, so that the target surface is prevented from being charged up, a large current is passed through the target, and stable high speed is achieved. A film can be formed. By using this method, abnormal discharge can be greatly suppressed, so that stable long-time discharge is possible and a high-quality film with little damage can be produced.

また、各ターゲット２１ａ，２１ｂに単一のパルスを印加してもよいが、第３図の通り、各ターゲット２１ａ，２１ｂにパルスパケットを印加することにより、各ターゲット２１ａ，２１ｂに単一のパルスを印加するときと比べて一層大電流を流すことができ、安定した高速成膜が可能となる。   A single pulse may be applied to each target 21a, 21b. However, as shown in FIG. 3, a single pulse is applied to each target 21a, 21b by applying a pulse packet to each target 21a, 21b. As compared with the case of applying, a larger current can flow, and stable high-speed film formation becomes possible.

本実施の形態にあっては、ターゲット２１ａ，２１ｂと同数（２個）のモニタが設けられ、各ターゲット２１ａ，２１ｂにおけるＺｎ及びＡｌの放電の発光波長と発光強度を対応するモニタを用いてモニタリングするため、各ターゲット２１ａ，２１ｂの放電状況を個別に認識することができる。   In the present embodiment, the same number (two) of monitors as the targets 21a and 21b are provided, and the emission wavelength and emission intensity of Zn and Al discharge in each target 21a and 21b are monitored using the corresponding monitors. Therefore, the discharge status of each target 21a, 21b can be recognized individually.

本実施の形態にあっては、モニタリングに基づいて酸素供給量を制御することにより、酸素供給量を精密に制御することができる。このため、酸化数が精密に制御されたＡＺＯ膜を安定して供給することが可能となる。また、適切な量の酸素を供給することにより、「遷移領域」でのスパッタが可能となり、その結果、適切な量の酸素を含有した膜を高速で成膜することができる。   In the present embodiment, the oxygen supply amount can be precisely controlled by controlling the oxygen supply amount based on monitoring. Therefore, it is possible to stably supply an AZO film whose oxidation number is precisely controlled. Further, by supplying an appropriate amount of oxygen, sputtering in the “transition region” becomes possible, and as a result, a film containing an appropriate amount of oxygen can be formed at a high speed.

なお、従来の流量計を用いた酸素供給量制御でＡＺＯ膜を作製した場合、ＡＺＯ膜の酸化数を安定して制御することは難しい。その理由として、例えば、ターゲットの消耗が進むにつれて成膜レートが変化し、成膜時の酸素流量を初めとするスパッタ条件が変化するからである。本実施の形態では、成膜時に第１，第２のターゲット２１ａ，２１ｂにおけるＺｎ及びＡｌの発光波長と発光量をモニタリングし、プラズマ中のＺｎ及びＡｌの密度からチャンバー内に導入する酸素量を制御するPlasma Emission Monitor Control（ＰＥＭコントロール）を用いるため、酸化数が制御されたＡＺＯ膜を安定して成膜することが可能となる。   Note that when the AZO film is manufactured by controlling the oxygen supply amount using a conventional flow meter, it is difficult to stably control the oxidation number of the AZO film. This is because, for example, the deposition rate changes as the target wears out, and the sputtering conditions including the oxygen flow rate during deposition change. In the present embodiment, the emission wavelengths and emission amounts of Zn and Al in the first and second targets 21a and 21b are monitored during film formation, and the amount of oxygen introduced into the chamber is determined from the density of Zn and Al in the plasma. Since Plasma Emission Monitor Control (PEM control) to be controlled is used, it is possible to stably form an AZO film whose oxidation number is controlled.

上記実施の形態は本発明の一例であり、本発明は上記実施の形態に限定されるものではない。例えば、通常ターゲットには負の電圧を印加するが、ターゲットに間欠的に正の電圧を印加してターゲットのチャージングを防止することも有効である。この場合、負の電圧によってターゲットに蓄積された荷電が正の電圧により解消される。   The above embodiment is an example of the present invention, and the present invention is not limited to the above embodiment. For example, a negative voltage is normally applied to the target, but it is also effective to prevent the target from being charged by intermittently applying a positive voltage to the target. In this case, the charge accumulated in the target due to the negative voltage is eliminated by the positive voltage.

上記実施の形態では、２つのスパッタリング部に交互に電圧を印加するバイポーラ型デュアルマグネトロンスパッタリング法を用いたが、各スパッタリング部に同じ位相で電圧を印加するユニポーラ型デュアルマグネトロンスパッタリング法を用いてもよい。   In the above embodiment, the bipolar dual magnetron sputtering method in which a voltage is alternately applied to the two sputtering portions is used. However, a unipolar dual magnetron sputtering method in which a voltage is applied to each sputtering portion in the same phase may be used. .

以下、実施例１について説明するが、本発明は実施例１に限定されるものではない。   Hereinafter, although Example 1 is described, the present invention is not limited to Example 1.

実施例１
ゲート電極及び絶縁膜として、熱酸化膜付きのシリコンウェハを用い、この熱酸化膜の表面に、チャネル層と、ソース電極及びドレイン電極とをこの順に成膜することにより、第１図に示す構造の薄膜トランジスタを製造した。次に、成膜方法の詳細について説明する。 Example 1
A silicon wafer with a thermal oxide film is used as a gate electrode and an insulating film, and a channel layer, a source electrode, and a drain electrode are formed in this order on the surface of the thermal oxide film, whereby the structure shown in FIG. A thin film transistor was manufactured. Next, details of the film forming method will be described.

熱酸化膜付きシリコンウェハとしては、縦３０ｍｍ、横５０ｍｍ、厚み０．８ｍｍ（このうち、熱酸化膜の厚み３００ｎｍ）の寸法のものを用いた。   As the silicon wafer with a thermal oxide film, a wafer having dimensions of 30 mm in length, 50 mm in width, and 0.8 mm in thickness (of which the thickness of the thermal oxide film is 300 nm) was used.

＜チャネル層の成膜＞
この熱酸化膜付きシリコンウェハをスパッタ装置に導入し、ポンプによって装置内を５．０×１０^−４Ｐａ以下の真空にした後、アルゴンと酸素の混合ガスを装置内に導入し、以下に示すスパッタ条件でＤＣマグネトロンスパッタ法によって成膜した。 <Deposition of channel layer>
This silicon wafer with a thermal oxide film is introduced into a sputtering apparatus, and the inside of the apparatus is evacuated to 5.0 × 10 ⁻⁴ Pa or less by a pump, and then a mixed gas of argon and oxygen is introduced into the apparatus, as shown below. A film was formed by DC magnetron sputtering under sputtering conditions.

ターゲット：ＡＺＯ焼結体
（ターゲットサイズ：７５ｍｍΦ、Ａｌ含有量：２ｗｔ％）
成膜時の圧力：０．５Ｐａ
印加電圧：１５０Ｗ
成膜時のガス流量：Ａｒ／Ｏ_２＝９８／２ｓｃｃｍ
＜ソース電極及びドレイン電極の成膜＞
上記のチャネル層の表面近傍にメタルマスクを配置した後、成膜時のガス流量をＡｒ／Ｏ_２＝９９／０．１ｓｃｃｍとしたことの他はチャネル層の成膜と同様にして、ソース電極及びドレイン電極を成膜した。 Target: AZO sintered body
(Target size: 75mmΦ, Al content: 2wt%)
Pressure during film formation: 0.5 Pa
Applied voltage: 150W
Gas flow rate during film formation: Ar / O ₂ = 98/2 sccm
<Deposition of source electrode and drain electrode>
After the metal mask is disposed in the vicinity of the surface of the channel layer, the source electrode is formed in the same manner as the channel layer film formation except that the gas flow rate during film formation is Ar / O ₂ = 99 / 0.1 sccm. And a drain electrode were formed.

このようにして、チャネル長０．１ｍｍ、チャネル幅６．４ｍｍ、チャネル層の厚み３０ｎｍの薄膜トランジスタを製造した。   In this manner, a thin film transistor having a channel length of 0.1 mm, a channel width of 6.4 mm, and a channel layer thickness of 30 nm was manufactured.

＜動作特性の評価＞
得られた薄膜トランジスタの動作特性を、Ａｇｉｌｅｎｔ社製の半導体パラメーターアナライザー４１５５Ｃを用いて測定した。その結果を第４図及び第５図に示す。 <Evaluation of operating characteristics>
The operating characteristics of the obtained thin film transistor were measured using a semiconductor parameter analyzer 4155C manufactured by Agilent. The results are shown in FIGS. 4 and 5.

第４図は、ゲート電極に０Ｖ，１０Ｖ，２０Ｖ，３０Ｖ，４０Ｖ，５０Ｖ，６０Ｖ及び７０Ｖのゲート電圧（Ｖ_Ｇ）を印加したときの、ドレイン電圧とドレイン電流との関係を示すグラフである。第５図は、ドレイン電圧（Ｖ_Ｄ）が７０Ｖであるときの、ゲート電圧とドレイン電流との関係を示すグラフである。 Figure 4 is, 0V to the gate electrode, 10V, 20V, 30V, 40V , 50V when was applied to 60V and 70V gate voltage _{(V G),} is a graph showing the relationship between the drain voltage and the drain current. FIG. 5 is a graph showing the relationship between the gate voltage and the drain current when the drain voltage (V _D ) is 70V.

得られた薄膜トランジスタは、ｏｎ／ｏｆｆ比が１０^６以上、電界効果移動度が約０．２ｃｍ^２／Ｖｓｅｃという良好な値を示した。 The obtained thin film transistor showed a good value with an on / off ratio of 10 ⁶ or more and a field effect mobility of about 0.2 cm ² / Vsec.

薄膜トランジスタの一例を示す模式的な断面図である。It is typical sectional drawing which shows an example of a thin-film transistor. デュアルカソード方式マグネトロンスパッタリング法を説明するための概略図である。It is the schematic for demonstrating the dual cathode system magnetron sputtering method. 図１のターゲット電極に印加する電圧の一例を説明する図である。It is a figure explaining an example of the voltage applied to the target electrode of FIG. 薄膜トランジスタの動作特性を示すグラフである。It is a graph which shows the operating characteristic of a thin-film transistor. 薄膜トランジスタの動作特性を示すグラフである。It is a graph which shows the operating characteristic of a thin-film transistor.

符号の説明Explanation of symbols

１ ゲート電極
２ 絶縁膜
３ チャネル層
４ ソース電極
５ ドレイン電極
２０ａ，２０ｂ 支持体
２０Ａ，２０Ｂ ターゲット電極
２１ａ，２１ｂ ターゲット
２２ａ，２２ｂ 磁石
２４ スイッチングユニット
２５ 交流電源
２６ カバー
２７ ガス導入口
２８ 排気口
３０ａ，３０ｂ コリメータ
３１ａ，３１ｂ ＰＥＭ DESCRIPTION OF SYMBOLS 1 Gate electrode 2 Insulating film 3 Channel layer 4 Source electrode 5 Drain electrode 20a, 20b Support body 20A, 20B Target electrode 21a, 21b Target 22a, 22b Magnet 24 Switching unit 25 AC power supply 26 Cover 27 Gas introduction port 28 Exhaust port 30a, 30b Collimator 31a, 31b PEM

Claims (9)

ソース電極、ドレイン電極、ゲート電極、ゲート絶縁膜及びチャネル層を有する薄膜トランジスタにおいて、
該チャネル層がＡｌをドープしたＺｎＯ半導体よりなることを特徴とする薄膜トランジスタ。 In a thin film transistor having a source electrode, a drain electrode, a gate electrode, a gate insulating film, and a channel layer,
A thin film transistor, wherein the channel layer is made of a ZnO semiconductor doped with Al. 請求項１において、前記ソース電極、前記ドレイン電極及び前記ゲート電極がＡｌをドープしたＺｎＯ半導体よりなることを特徴とする薄膜トランジスタ。   2. The thin film transistor according to claim 1, wherein the source electrode, the drain electrode, and the gate electrode are made of a ZnO semiconductor doped with Al. 請求項２において、前記ソース電極及びドレイン電極と前記チャネル層との間に、該ソース電極及びドレイン電極の側から該チャネル層の側に向かうに従い、該ソース電極及びドレイン電極の組成から該チャネル層の組成に徐々に変化する組成傾斜層が形成されていることを特徴とする薄膜トランジスタ。   3. The channel layer according to claim 2, wherein a composition of the source electrode and the drain electrode is increased between the source electrode and the drain electrode and the channel layer from the source electrode and the drain electrode side toward the channel layer side. A thin film transistor, wherein a composition gradient layer that gradually changes to the composition of is formed. 請求項１ないし３のいずれか１項の薄膜トランジスタを製造する方法において、
酸素ガスを含む雰囲気にて、ＡｌドープＺｎターゲット又はＡｌをドープしたＺｎＯターゲットをスパッタすることにより、前記チャネル層を成膜することを特徴とする薄膜トランジスタの製造方法。 A method of manufacturing a thin film transistor according to any one of claims 1 to 3,
A method of manufacturing a thin film transistor, wherein the channel layer is formed by sputtering an Al-doped Zn target or an Al-doped ZnO target in an atmosphere containing oxygen gas. 請求項４において、酸素ガスを含む雰囲気にて、ＡｌドープＺｎターゲット又はＡｌをドープしたＺｎＯターゲットをスパッタすることにより、前記ソース電極及び前記ドレイン電極を成膜することを特徴とする薄膜トランジスタの製造方法。   5. The method of manufacturing a thin film transistor according to claim 4, wherein the source electrode and the drain electrode are formed by sputtering an Al-doped Zn target or an Al-doped ZnO target in an atmosphere containing oxygen gas. . 請求項４又は５において、前記ターゲットにパルス電圧を印加してスパッタすることを特徴とする薄膜トランジスタの製造方法。   6. The method for manufacturing a thin film transistor according to claim 4, wherein the sputtering is performed by applying a pulse voltage to the target. 請求項４ないし６のいずれか１項において、複数個の前記ターゲットにパルス電圧を交互に間欠的に印加することを特徴とする薄膜トランジスタの製造方法。   7. The method of manufacturing a thin film transistor according to claim 4, wherein a pulse voltage is alternately and intermittently applied to the plurality of targets. 請求項７において、各ターゲットに間欠的に正の電圧を印加することにより、該ターゲットのチャージングを防止することを特徴とする薄膜トランジスタの製造方法。   8. The method of manufacturing a thin film transistor according to claim 7, wherein charging of the target is prevented by intermittently applying a positive voltage to each target. 請求項４ないし８のいずれか１項において、スパッタ時におけるＺｎ又はＡｌの少なくとも一つの放電の発光波長と発光強度をモニタリングすることを特徴とする薄膜トランジスタの製造方法。   9. The method of manufacturing a thin film transistor according to claim 4, wherein the emission wavelength and emission intensity of at least one discharge of Zn or Al during sputtering are monitored.

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