JP2008262356A - Layout creation apparatus and method for semiconductor integrated circuit - Google Patents

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Abstract

<P>PROBLEM TO BE SOLVED: To provide a layout creation apparatus and method capable of verifying, during DRC layout verification, the inclusion relationship of diagrams for which a plurality of design criteria exist, and a method of producing semiconductor devices. <P>SOLUTION: The layout creation apparatus 20 for a semiconductor integrated circuit has a logic circuit diagram design part 30 for designing a logic circuit diagram; a layout design part 40 for creating layout data and creating data for creation of a verification figure; a logic connection verifying part 60 for collating and confirming whether or not a connection between elements is accurate in the layout data; a rule checking part 70 for collating and confirming whether or not the layout data meets design rules; a verification figure creating part 80 for creating a verification figure; a figure verifying part 90 for collating and confirming whether or not the layout data meets the design rules; and a data output part 200 for outputting the layout data that has passed all the verifications at the logic connection verifying part 30, the rule checking part 70, and the diagram verifying part 90. <P>COPYRIGHT: (C)2009,JPO&INPIT

Description

本発明は、半導体集積回路の設計技術、さらにはEDA(Electronic Design Automation)ツールによるLSI(大規模集積回路)の設計に関し、特に半導体集積回路のレイアウト作成装置及びレイアウト作成方法に関する。 The present invention relates to a design technique of a semiconductor integrated circuit, and more particularly, to an LSI (Large Scale Integrated Circuit) design using an EDA (Electronic Design Automation) tool, and more particularly to a layout creation apparatus and a layout creation method for a semiconductor integrated circuit.

半導体集積回路の設計段階においては、回路の仕様情報に基づいて論理回路図更にはレイアウトデータを作成する。この作成したレイアウトデータについて、設計者が意図した設計ルールどおりに正しく設計されたか否かの検証(以下「レイアウトチェック」と言う。)が行われる。レイアウトチェックは、製造装置の制約から決まる幾何学的なデザインルール満足しているかどうかを検証するDRC(Design Rule Checking)、論理・回路設計段階で作られた素子及び素子間の接続が、レイアウト設計で正しく実現されているかを検証するLVS(Layout Versus Schematic)、論理回路の電気的な接続を検証するERC(Electric Rule Check)等のEDAツールを用いて行われる。以下、それぞれDRCレイアウト検証、LVS検証及びERC検証という。このDRCレイアウト検証、LVS検証等による検証の結果、エラーが検出されなくなって初めてレイアウトデータが完成する。
特開平9−288686号公報 特開平11−184905号公報 特開2003-337843号公報
At the design stage of the semiconductor integrated circuit, a logic circuit diagram and layout data are created based on the circuit specification information. The created layout data is verified (hereinafter referred to as “layout check”) as to whether or not it has been correctly designed according to the design rule intended by the designer. Layout check is a DRC (Design Rule Checking) that verifies whether or not the geometric design rule determined by the constraints of the manufacturing equipment is satisfied. The elements created in the logic / circuit design stage and the connections between the elements are the layout design. This is performed using an EDA tool such as LVS (Layout Versus Schematic) for verifying whether or not the circuit is correctly implemented, and ERC (Electric Rule Check) for verifying the electrical connection of the logic circuit. Hereinafter, they are referred to as DRC layout verification, LVS verification, and ERC verification, respectively. As a result of verification by DRC layout verification, LVS verification, etc., layout data is not completed until no error is detected.
JP-A-9-288686 Japanese Patent Laid-Open No. 11-184905 Japanese Patent Laid-Open No. 2003-337843

本発明は、DRCレイアウト検証において、複数の設計基準が存在する場合に図形の包含関係を簡易に検証できるレイアウト作成装置及びレイアウト作成方法を提供し、前記装置及び作成方法による半導体装置の製造方法を提供する。 The present invention provides a layout creation apparatus and layout creation method capable of easily verifying the inclusion relation of figures when there are a plurality of design criteria in DRC layout verification, and a semiconductor device manufacturing method using the apparatus and the creation method. provide.

本発明の一実施形態によれば、仕様情報に基づいて半導体集積回路の論理回路図を設計する論理回路図設計部と、前記論理回路図に基づいてレイアウトデータを作成し、且つ、前記レイアウトデータが予め定められた設計ルールを満たしているかを検証するための検証用図形作成用データを生成するレイアウト設計部と、前記レイアウトデータにおいて前記論理回路図の素子及び前記素子間の接続が正確に実現されているか否かを照合確認してその結果を生成する論理接続検証部と、前記レイアウトデータが設計ルールを満たすか否かを照合確認してその結果を生成するルール・チェック部と、前記検証用図形作成用データに基づいて検証用図形を作成する検証図形生成部と、前記検証用図形と前記レイアウトデータによって作成される図形とを図形論理演算処理して前記レイアウトデータが前記設計ルールを満たしているか否かを照合確認してその結果を生成する図形検証部と、前記論理接続検証部、前記ルール・チェック部及び前記図形検証部におけるすべての検証に合格したレイアウトデータを出力するデータ出力部と、を有する半導体集積回路のレイアウト作成装置が提供される。 According to one embodiment of the present invention, a logic circuit diagram design unit that designs a logic circuit diagram of a semiconductor integrated circuit based on specification information, layout data is created based on the logic circuit diagram, and the layout data A layout design unit for generating data for creating a verification graphic for verifying whether or not the design rule satisfies a predetermined design rule, and the elements of the logical circuit diagram and the connection between the elements are accurately realized in the layout data A logical connection verification unit that verifies whether or not the layout data is generated and generates the result; a rule check unit that verifies and checks whether or not the layout data satisfies a design rule and generates the result; and the verification A verification graphic generation unit for generating a verification graphic based on the graphic generation data, and a graphic generated by the verification graphic and the layout data A figure verification unit that performs verification processing to check whether the layout data satisfies the design rule and generates a result thereof, the logical connection verification unit, the rule check unit, and the graphic verification And a data output unit that outputs layout data that has passed all the verifications in the unit.

また、本発明の一実施形態によれば、半導体集積回路の仕様情報に基づいて論理回路図を作成し、前記論理回路図に基づいて、レイアウトデータ及び該レイアウトデータが予め定められた設計ルールを満たしているかを検証するための検証用図形作成データを作成し、前記レイアウトデータにおいて前記論理回路図の素子及び素子間の接続が正確に実現されているか否かを照合確認し、前記レイアウトデータが設計ルールを満たすか否かを照合確認し、前記レイアウトデータが設計ルールを満たすか否かを判断できなかった箇所について前記検証用図形作成データに基づいて作成された検証用図形を所定の方向で重ね合わせて図形論理演算処理を行って該箇所が設計ルールを満たすか否かを照合確認し、前記図形論理演算処理にて不合格であって箇所に対して更に前記検証用図形を前記所定の方向に対して90度回転させたうえで重ね合わせて図形論理演算処置を行って該箇所が設計ルールを満たすか否かを照合確認し、前記それぞれの照合確認において合格と判定されるまで前記それぞれの処理を繰り返すことを特徴とする半導体集積回路のレイアウト設計方法が提供される。 According to one embodiment of the present invention, a logic circuit diagram is created based on the specification information of the semiconductor integrated circuit, and layout data and a design rule in which the layout data is determined based on the logic circuit diagram. Creating verification graphic creation data for verifying whether the layout data is satisfied, checking whether or not the elements of the logic circuit diagram and the connection between the elements are correctly realized in the layout data, and the layout data is The verification graphic created based on the verification graphic creation data is checked in a predetermined direction with respect to the location where the layout data cannot be determined whether the layout data satisfies the design rule. Overlapping and performing graphic logic operation processing to check whether or not the location satisfies the design rule, and the graphic logic operation processing fails. The verification graphic is further rotated by 90 degrees with respect to the predetermined direction with respect to the location, and then superimposed and subjected to graphic logic operation treatment to check whether the location satisfies the design rule, There is provided a layout design method for a semiconductor integrated circuit, characterized in that each of the processes is repeated until it is determined that each of the verifications is acceptable.

本発明の一実施形態によれば、DRCレイアウト検証において、複数の設計基準が存在する場合に図形の包含関係を簡易に検証できるレイアウト作成装置、レイアウト作成方法並びに前記装置及び作成方法による半導体装置の製造方法が提供される。 According to one embodiment of the present invention, in DRC layout verification, when there are a plurality of design criteria, a layout creation device, a layout creation method, a semiconductor device using the creation method, and the creation method can easily verify the inclusion relationship of figures. A manufacturing method is provided.

(レイアウト検証処理の概要)
レイアウト検証処理は、上述したDRCレイアウト検証、LVS検証及びERC検証によって行われる。以下、図を用いて検証処理の概要を説明する。
(Outline of layout verification process)
The layout verification process is performed by the above-described DRC layout verification, LVS verification, and ERC verification. Hereinafter, the outline of the verification process will be described with reference to the drawings.

図9(A)は回路図の一部を構成するMOSトランジスタ100のレイアウトの一例の断面図であり、図9(B)はその回路図例である。また、図10(A)は、図9(A)に示したMOSトランジスタ100のワード線103のみを抜き出して模式的に示したものであり、図10(B)は、図9A)に示したMOSトランジスタ100の活性領域101、ゲート配線102、コンタクト104a〜104dのみを抜き出して模式的に示したものである。図9及び図10に示す例を基にレイアウト検証処理の概要を図11に示すフローチャートを基に説明する。 FIG. 9A is a cross-sectional view of an example of the layout of the MOS transistor 100 constituting a part of the circuit diagram, and FIG. 9B is an example of the circuit diagram. FIG. 10A schematically shows only the word line 103 extracted from the MOS transistor 100 shown in FIG. 9A, and FIG. 10B is shown in FIG. 9A). Only the active region 101, the gate wiring 102, and the contacts 104a to 104d of the MOS transistor 100 are extracted and schematically shown. The outline of the layout verification processing will be described based on the flowchart shown in FIG. 11 based on the example shown in FIGS.

まず、半導体集積回路の仕様が決定される(ステップS101)。次に、レイアウト作成装置によって、論理回路図を設計し(ステップS102)、更に、レイアウトデータを作成する(ステップS103)。 First, the specifications of the semiconductor integrated circuit are determined (step S101). Next, a logic circuit diagram is designed by the layout creation device (step S102), and layout data is created (step S103).

次に、図形論理演算処理等の検証前処理が行われる(ステップ104)。トランジスタの認識、図形の枠どりに用いられる、図形同士の論理和(OR)、論理積(AND)、差分(SUB)、排他的論理和(EOR)、否定(NOT)さらには、ある特定のレイヤに接触しているかを判断する接触(TOUCH)及びある特定のレイヤに重なっているかを判断する重なり(Over Lap)等の論理演算を総称して、図形論理演算処理という。 Next, pre-verification processing such as graphic logic operation processing is performed (step 104). Used for transistor recognition, figure framing, logical OR (OR), logical AND (AND), difference (SUB), exclusive OR (EOR), negation (NOT), and certain specific Logic operations such as contact (TOUCH) for determining whether or not a layer is touched and overlap (Over Lap) for determining whether or not a certain layer is overlapped are collectively referred to as graphic logic operation processing.

次に、LVS検証及びDRCレイアウト検証を実行する。図11においては、LVS検証及びDRCレイアウト検証を並行して実施する場合のフローチャートを示しているが、一方の検証が終了した後に他方の検証を実行することも可能である。説明の便宜上、ステップS105乃至ステップS106のLVS検証について説明した後に、ステップS107乃至ステップ108のDRCレイアウト検証について説明する。 Next, LVS verification and DRC layout verification are executed. FIG. 11 shows a flowchart in the case where the LVS verification and the DRC layout verification are performed in parallel, but it is also possible to execute the other verification after one verification is completed. For convenience of explanation, after describing the LVS verification in steps S105 to S106, the DRC layout verification in steps S107 to 108 will be described.

例えば、図9(B)に示すとおりゲート配線102、ワード配線103a及びワード配線103bの接続電位情報をLVSによって検証し(ステップS105)、判定結果をレポートする(ステップS106)。エラーが存在する場合は、エラー箇所をレポートする(ステップS109)。エラー箇所についてレイアウトデータを修正し(ステップS110)、ステップS106においてエラー箇所を検出しなくなるまで反復して実行する。 For example, as shown in FIG. 9B, the connection potential information of the gate wiring 102, the word wiring 103a, and the word wiring 103b is verified by LVS (step S105), and the determination result is reported (step S106). If there is an error, the error location is reported (step S109). The layout data is corrected for the error part (step S110), and the process is repeated until no error part is detected in step S106.

次に、レイアウトデータから抽出した図形情報がデザインルールに違反していないを、DRCレイアウト検証により検証する(ステップS107)。 Next, it is verified by DRC layout verification that the graphic information extracted from the layout data does not violate the design rule (step S107).

ここで、DRCレイアウト検証のチェック項目を図12で説明する。図12は、DRCのチェック項目を模式的に示した図である。チェック項目は、配線の幅が規格値以上であるか(幅チェック)、配線間の間隔が規格値以上であるか(間隔チェック)、及び配線内にコンタクトが規格値以上の余裕をもって収まっているか(包含距離ルールのチェック)等である。ここで包含距離ルールとは、ある図形が他の図形の内部に収まっている場合に、図形相互間に所定方向について一定以上の距離が確保されていることをいう。 Here, DRC layout verification check items will be described with reference to FIG. FIG. 12 is a diagram schematically showing check items for DRC. Check items are whether the width of the wiring is greater than the standard value (width check), whether the spacing between the wirings is greater than the standard value (interval check), and whether the contact is within the wiring with a margin greater than the standard value (Inclusive distance rule check). Here, the inclusion distance rule means that when a certain figure is contained within another figure, a certain distance is secured between the figures in a predetermined direction.

例えば、図10(A)、図10(B)を用いてさらに説明すると、それぞれのワード配線103a、103b、103cの線幅W1、W2、W3の幅チェック、ワード線103相互間の間隔値S5の間隔チェック、及び各コンタクト104a〜104dとゲート配線102との間隔値S1〜S4の間隔チェック等が行われ、デザインルールで定める許容最小寸法値又は許容最小間隔値(以下、総称して「許容最小値」という場合がある。)を満足するかを検証する。 For example, further description will be made with reference to FIGS. 10A and 10B. The widths W1, W2, and W3 of the word lines 103a, 103b, and 103c are checked, and the interval value S5 between the word lines 103 is checked. And an interval check of the interval values S1 to S4 between the contacts 104a to 104d and the gate wiring 102 are performed, and an allowable minimum dimension value or an allowable minimum interval value (hereinafter collectively referred to as “allowable”) defined by the design rule. Verify that “minimum value” is satisfied.

検証が終了すると、検証の結果がレポートされる(ステップS108)。エラー箇所があれば、当該箇所がレポートされ(ステップS109)、レイアウトデータに修正を加え(ステップS110)、ステップS108においてエラー箇所を検出しなくなるまで反復して実行する。 When the verification is completed, the verification result is reported (step S108). If there is an error location, the location is reported (step S109), the layout data is corrected (step S110), and the process is repeated until no error location is detected in step S108.

LVS検証及びDRCレイアウト検証の双方においてエラー箇所を検出しなかった場合は、レイアウトデータが完成したと判定し(ステップS111)、完成したレイアウトデータを出力し(ステップS112)、終了する(ステップ113)。 If no error location is detected in both the LVS verification and the DRC layout verification, it is determined that the layout data is completed (step S111), the completed layout data is output (step S112), and the process ends (step 113). .

以上が、レイアウトデータの作成方法の概要である。DRCレイアウト検証においては、デザインルールの許容最小値を保証することでデータの信頼性を確保している。以下の実施形態では、DRCレイアウト検証時にダミー図形を用いて図形検証を行うDRCレイアウト検証方法について説明する。 The above is the outline of the layout data creation method. In DRC layout verification, data reliability is ensured by guaranteeing an allowable minimum value of the design rule. In the following embodiments, a DRC layout verification method for performing graphic verification using a dummy graphic at the time of DRC layout verification will be described.

以下、本発明の一実施形態に係る半導体集積回路のレイアウト作成装置、レイアウト作成方法並びに前記装置及び作成方法による半導体装置の製造方法について、図面を参照しながら詳細に説明する。なお、実施形態においては、本発明の一実施形態に係る半導体集積回路のレイアウト作成装置及びレイアウト作成方法の例を示しており、本発明の一実施形態に係る半導体装置のレイアウト作成装置及びレイアウト作成方法は、それら実施形態に限定されるわけではない。 A semiconductor integrated circuit layout creating apparatus, a layout creating method, and a semiconductor device manufacturing method according to the apparatus and the creating method according to an embodiment of the present invention will be described below in detail with reference to the drawings. In the embodiment, an example of a layout creation apparatus and layout creation method of a semiconductor integrated circuit according to an embodiment of the present invention is shown, and a layout creation apparatus and layout creation of a semiconductor device according to an embodiment of the present invention are shown. The method is not limited to those embodiments.

(実施形態1)
図1は、本発明の一実施形態に係る半導体集積回路のレイアウト作成装置20の構成例を示すブロック図である。また、図2は、本発明の一実施形態に係る半導体集積回路のレイアウト作成装置20におけるデータの流れを示す図である。図1に示すとおり、本実施形態に係るレイアウト作成装置20は、概略、論理回路図設計部30、レイアウト設計部40、レイアウト検証部50及びデータ出力部200と、を備える。
(Embodiment 1)
FIG. 1 is a block diagram showing a configuration example of a semiconductor integrated circuit layout creating apparatus 20 according to an embodiment of the present invention. FIG. 2 is a diagram showing a data flow in the layout creating apparatus 20 for a semiconductor integrated circuit according to the embodiment of the present invention. As shown in FIG. 1, the layout creation apparatus 20 according to the present embodiment includes an outline, a logic circuit diagram design unit 30, a layout design unit 40, a layout verification unit 50, and a data output unit 200.

また、レイアウト検証部50は、論理接続検証部60及びルール・チェック部70を備え、更に、特徴的には検証図形生成部80及び図形検証部90を備える。 Further, the layout verification unit 50 includes a logical connection verification unit 60 and a rule check unit 70, and further includes a verification graphic generation unit 80 and a graphic verification unit 90.

論理回路図設計部30は、用途や使用目的に応じて予め設計された半導体集積回路仕様情報10に基づいて、論理回路図を設計する。大半の半導体集積回路は、複数の論理回路を含むあるまとまった単位の回路(マクロセル)を組み合わせて実現される。半導体集積回路仕様情報10は、所望の半導体集積回路を、レジスタ(フリップフロップ)及びレジスタ間の組合せ回路として表したもので、システム設計結果としてRTL(Register Transfer Level)記述として合成される。論理回路図設計部30は、このRTL記述を詳細化し、ゲート・レベルの論理回路(以下、ネットリストということがある。)を作成する。ネットリストは、マクロセルの接続関係データである。 The logic circuit diagram design unit 30 designs a logic circuit diagram based on the semiconductor integrated circuit specification information 10 designed in advance according to the application and purpose of use. Most semiconductor integrated circuits are realized by combining a unit circuit (macro cell) including a plurality of logic circuits. The semiconductor integrated circuit specification information 10 represents a desired semiconductor integrated circuit as a combination circuit between a register (flip-flop) and a register, and is synthesized as an RTL (Register Transfer Level) description as a system design result. The logic circuit diagram design unit 30 refines the RTL description and creates a gate-level logic circuit (hereinafter sometimes referred to as a netlist). The net list is macro cell connection relation data.

レイアウト設計部40は、論理回路図設計部30により設計された論理回路図の情報に基づいてレイアウトデータを作成する。レイアウト設計とは、ゲート・レベルの論理回路を構成する各マクロセルを、半導体集積回路内に置き(配置)、その間を結ぶ(配線する)作業である。レイアウト設計においては、まず、大まかな配線イメージを設計し、性能やチップ面積などを見積もる。その後、詳細な配置や配線を行い、マスク・レイアウト等のレイアウトデータを作成する。作成されたレイアウトデータは、レイアウト検証部50で検証され、修正が必要な場合は再度レイアウトデータが修正され、この作業を、設計条件を満たすまで繰り返す。 The layout design unit 40 creates layout data based on the information of the logic circuit diagram designed by the logic circuit diagram design unit 30. The layout design is an operation of placing (arranging) each macro cell constituting a gate level logic circuit in a semiconductor integrated circuit and connecting (wiring) between them. In layout design, first, a rough wiring image is designed, and the performance and chip area are estimated. Thereafter, detailed arrangement and wiring are performed, and layout data such as a mask layout is created. The created layout data is verified by the layout verification unit 50. If correction is necessary, the layout data is corrected again, and this operation is repeated until the design condition is satisfied.

また、レイアウト設計部40は、図形検証部90において図形検証を行う際のダミー図形の生成するためのデータを作成し、検証図形生成部80に伝達する。以上のレイアウトデータの作成及びダミー図形生成用データを作成するために、レイアウト設計部40は、レイアウトデータ生成機能を有する。 In addition, the layout design unit 40 creates data for generating a dummy graphic when the graphic verification unit 90 performs graphic verification, and transmits the data to the verification graphic generation unit 80. In order to create the above layout data and dummy figure generation data, the layout design unit 40 has a layout data generation function.

また、上述したように、レイアウト設計部40で設計されたレイアウトデータはレイアウト検証部50で検証されるため、検証の前処理として、図形論理演算等の処理がなされたうえでレイアウト検証部50に伝達される。従って、レイアウト設計部40には、内部にレイアウトデータ検証前処理を行う機能を有する。 Further, as described above, since the layout data designed by the layout design unit 40 is verified by the layout verification unit 50, the layout verification unit 50 performs processing such as graphic logic operation as pre-processing for verification. Communicated. Therefore, the layout design unit 40 has a function of performing layout data verification pre-processing inside.

レイアウト検証部50は、レイアウト設計部で作成されたレイアウトデータを受け取り、レイアウトデータが製造装置等の制約から決まる幾何学的な設計ルールを満足しているかどうか、また、論理回路設計段階で作られた素子や素子間の接続が、レイアウト設計で正しく実現されているか等を検証する。 The layout verification unit 50 receives the layout data created by the layout design unit, and whether the layout data satisfies a geometric design rule determined by the constraints of the manufacturing apparatus or the like, and is created at the logic circuit design stage. Verify that the elements and connections between the elements are correctly realized by the layout design.

具体的には、上述したLVS検証及びDRCレイアウト検証を中心に検証される。従って、レイアウト検証部50は、LVS検証を行う機能及びDRCレイアウト検証を行う機能を有する。具体的には、図4に示す論理接続検証部60がLVS検証を行い、ルール・チェック部70がDRCレイアウト検証を行う。 Specifically, the verification is performed mainly on the above-described LVS verification and DRC layout verification. Therefore, the layout verification unit 50 has a function of performing LVS verification and a function of performing DRC layout verification. Specifically, the logical connection verification unit 60 shown in FIG. 4 performs LVS verification, and the rule check unit 70 performs DRC layout verification.

論理接続検証部60は、上述したようにLVS検証を行う。具体的には、レイアウト設計部40で図形論理演算等の検証前処理されたレイアウトデータから、トランジスタ認識、等電位追跡等によりトランジスタの接続情報を復元する。このとき、レイアウト設計ではレイアウトの修正を容易にするために、未使用トランジスタを置くといったことが行われるため、復元したトランジスタ情報からこうした冗長性が取り除かれる。更に論理接続検証部60は、論理回路図設計部30で作成されたゲート・レベルのネットリストを、トランジスタ・レベルのネットリストに変換する。そのうえで、復元したトランジスタの接続情報を、トランジスタ・レベルのネットリストと比較照合して検証を行う。一致しなかったエラー部分のデータをレイアウト設計部40に伝達し、レイアウト設計部40は、エラー部分のレイアウトを修正し、エラーがなくなるまでレイアウト修正を繰返し行う。以上が論理接続検証部60でのLVS検証のフローであるが、かかる検証を行うために、論理接続検証部60は、素子接続抽出機能、論理接続復元機能、論理接続変換機能、論理接続検証機能を有する。 The logical connection verification unit 60 performs LVS verification as described above. Specifically, transistor connection information is restored by layout recognition, equipotential tracking, and the like from layout data that has been pre-verified by the layout design unit 40 such as graphic logic operation. At this time, in the layout design, in order to easily correct the layout, an unused transistor is placed, so that such redundancy is removed from the restored transistor information. Further, the logic connection verification unit 60 converts the gate level netlist created by the logic circuit diagram design unit 30 into a transistor level netlist. Then, the connection information of the restored transistor is compared with the transistor level netlist and verified. The data of the error part that does not match is transmitted to the layout design unit 40, and the layout design part 40 corrects the layout of the error part and repeats the layout correction until there is no error. The above is the LVS verification flow in the logical connection verification unit 60. In order to perform such verification, the logical connection verification unit 60 includes an element connection extraction function, a logical connection restoration function, a logical connection conversion function, and a logical connection verification function. Have

ルール・チェック部70は、上述したようにDRCレイアウト検証を行う。具体的には、レイアウト設計部40で図形論理演算等の検証前処理されたレイアウトデータから、検証すべき図形の幅、2つの図形間の距離、及びある図形が他の図形の内部に包含される場合の余裕の規格値(許容最小間隔値)等のプロセスルールを認識する。その後、レイアウトデータの図形の幅やスペースが、プロセスルールを満たしているか否かを判定する。一致しなかったエラー部分のデータをレイアウト設計部40に伝達し、レイアウト設計部40は、エラー部分のレイアウトを修正し、エラーがなくなるまでレイアウト修正を繰返し行う。また、包含距離ルールが存在し、DRCレイアウト検証だけでは設計ルールを満たしているか否かが判断できない箇所が存在する場合、ルール・チェック部70は、当該箇所のデータを図形検証部90における図形検証処理の対象として図形検証部90に伝達する。そして、当該箇所のデータをレポートしてレイアウト設計部40に伝達する。以上がルール・チェック部70でのDRCレイアウト検証のフローであり、かかる検証を行うために、ルール・チェック部70は、レイアウトデータ認識機能及びルール・チェック機能を有する。 The rule check unit 70 performs DRC layout verification as described above. Specifically, the width of the figure to be verified, the distance between the two figures, and a certain figure are included in the other figures from the layout data pre-verified by the layout design unit 40 such as figure logic operation. Process rules such as standard value (allowable minimum interval value) of margin when Thereafter, it is determined whether or not the graphic data width and space in the layout data satisfy the process rule. The data of the error part that does not match is transmitted to the layout design unit 40, and the layout design part 40 corrects the layout of the error part and repeats the layout correction until there is no error. In addition, when there is an inclusion distance rule and there is a place where it is not possible to determine whether or not the design rule is satisfied only by DRC layout verification, the rule check unit 70 uses the figure verification unit 90 to verify the data of the place. The information is transmitted to the graphic verification unit 90 as a processing target. Then, the data of the part is reported and transmitted to the layout design unit 40. The above is the DRC layout verification flow in the rule check unit 70. In order to perform such verification, the rule check unit 70 has a layout data recognition function and a rule check function.

また、本発明の一実施形態に係る半導体集積回路のレイアウト作成装置20は、レイアウト検証部50内に、包含距離ルール、特に後述するエンドキャップ・ルール等を簡易に検証できる検証図形生成部80及び図形検証部90を有する。 In addition, the semiconductor integrated circuit layout creation device 20 according to an embodiment of the present invention includes a verification figure generation unit 80 capable of easily verifying an inclusion distance rule, particularly an end cap rule described later, and the like in the layout verification unit 50 and A graphic verification unit 90 is included.

検証図形生成部80は、レイアウト設計部40で作成されたダミー図形生成用データを受け取る。そして、検証図形生成部80は、ダミー図形生成用データに基づいて、包含関係、特にエンドキャップ・ルールを簡易に検証するための、検証用のダミー図形を生成し、図形検証部90に伝達する。なお、前記検証用のダミー図形は、上述したエンドキャップ・ルール等の検証にのみ使用される図形であり、レイアウト設計等には関係しない図形である。また、以下においては、かかる検証用のダミー図形を検証用図形82という。 The verification graphic generation unit 80 receives the dummy graphic generation data generated by the layout design unit 40. Then, the verification graphic generation unit 80 generates a verification dummy graphic for simply verifying the inclusion relation, particularly the end cap rule, based on the dummy graphic generation data, and transmits the dummy graphic to the graphic verification unit 90. . The verification dummy graphic is a graphic used only for verification of the above-described end cap rule, etc., and is a graphic not related to the layout design or the like. In the following, the verification dummy graphic is referred to as a verification graphic 82.

ここで、エンドキャップ・ルールとは、微細化に伴って包含関係のルールが複数ある場合に、一の包含関係ルールを満たしていなくても、他方の包含関係を満たす箇所については、設計基準として許すとする例外ルールである。図を基に説明する。図13は、DRCレイアウト検証の図形チェックでメタル配線とコンタクトの間隔値を検証する(包含距離ルールのチェック)場合の模式図である。図13(A)が間隔値S1=S2の場合を示し、図13(B)が、間隔値S3とS4との値が異なる場合、図13(C)及び図13(D)が、角対角のチェックの場合及び配線端が一部欠けている場合を示している。図13(A)に示すS1=S2であれば、コマンドの実行で検証できる。また、図13(B)に示すようにS3とS4との値が異なるルールである場合は、コマンドを組み合わせることで、コマンドの実行で検証できる。しかし、例えば、図13(C)のようにコンタクト2の角対配線1の角のチェックや、図13(D)の例のように配線端の一部が欠けている場合に上述したコマンドの組合せでは容易にチェックできない。特に図13(D)の例のような配線端の一部が欠けている場合において、設計基準で完全にコンタクトを包含しないとエラーとする基準がある場合は、非常に困難である。例えば、普通の配線とコンタクトとの包含距離ルールが0.5(S1=S2)であったとすると、配線の細い場所においては、例えばS3=1.0、S4=0.2のように両端を大きく取れば包含距離ルールのチェック上設計基準を満たすものとされる。このルールが適用されると、図13(D)の例においては、配線が一部欠けている部分においてエンドキャップ・ルール上設計基準を満たすものとされてしまい、正確なチェックができないのである。本実施形態においては、かかるエンドキャップ・ルールを検証するために、上述した検証用図形82を生成し、検証に用いる。 Here, an end cap rule is a design standard for a location that satisfies one inclusion relationship rule even if it does not satisfy one inclusion relationship rule when there are a plurality of inclusion relationship rules due to miniaturization. It is an exception rule to allow. This will be described with reference to the drawings. FIG. 13 is a schematic diagram when the interval value between the metal wiring and the contact is verified by the graphic check for DRC layout verification (inclusive distance rule check). FIG. 13A shows the case where the interval value S1 = S2, and FIG. 13B shows the case where the values of the interval values S3 and S4 are different, FIG. 13C and FIG. It shows the case of corner check and the case where a part of the wiring end is missing. If S1 = S2 shown in FIG. 13A, it can be verified by executing the command. Also, as shown in FIG. 13B, when the rules have different values for S3 and S4, it can be verified by executing the command by combining the commands. However, for example, when the corner of the contact 2 is checked as shown in FIG. 13C or when a part of the wiring end is missing as shown in the example of FIG. The combination cannot be easily checked. In particular, in the case where a part of the wiring end is missing as in the example of FIG. 13D, it is very difficult if there is a criterion that causes an error unless the contact is completely included in the design criterion. For example, if the inclusion distance rule between a normal wiring and a contact is 0.5 (S1 = S2), the ends of the wiring are narrow, for example, S3 = 1.0 and S4 = 0.2. If it takes a large value, it is assumed that the design standard is satisfied in checking the inclusion distance rule. When this rule is applied, in the example of FIG. 13D, the part of the wiring that is partially missing satisfies the design standard in the end cap rule, and an accurate check cannot be performed. In the present embodiment, in order to verify the end cap rule, the above-described verification graphic 82 is generated and used for verification.

図形検証部90は、ルール・チェック部70から伝達されるDRCレイアウト検証だけでは設計ルールを満たしているか否かが判断できない箇所のレイアウトデータを受け取る。また、検証図形生成部80から伝達される検証用図形82の図形データを受け取る。そのうえで、図形検証部90は、前記設計ルールを満たしているか判断できない箇所のレイアウトデータと検証用図形82の図形データとを図形論理演算処理して、包含距離ルール等の検証を行う。図形検証の結果は、レイアウト設計部40に伝達され、エラー箇所が修正されて、再度レイアウト検証部50におけるLVS検証及びDRCレイアウト検証等の各種の検証が行われ、エラーがなくなるまで繰り返される。一方、エラーがない場合は、レイアウト設計部40は、レイアウトデータが完成したと判断し、設計したレイアウトデータをデータ出力部200に伝達する。 The graphic verification unit 90 receives layout data of a location where it is not possible to determine whether or not the design rule is satisfied only by the DRC layout verification transmitted from the rule check unit 70. Further, the graphic data of the verification graphic 82 transmitted from the verification graphic generation unit 80 is received. In addition, the graphic verification unit 90 performs graphic logical operation processing on the layout data at a location where it cannot be determined whether the design rule is satisfied and the graphic data of the verification graphic 82 to verify the inclusion distance rule and the like. The result of the graphic verification is transmitted to the layout design unit 40, the error part is corrected, various verifications such as LVS verification and DRC layout verification in the layout verification unit 50 are performed again, and the process is repeated until there is no error. On the other hand, if there is no error, the layout design unit 40 determines that the layout data has been completed, and transmits the designed layout data to the data output unit 200.

データ出力部200は、レイアウト設計部40で作成され、レイアウト検証部50でLVS検証、DRCレイアウト検証及び図形検証等の各種検証に合格した、完成したレイアウトデータをレイアウト設計部40から受け取り、レイアウト作成装置20外部にデータとして出力する。データ出力部200による出力は、完成したレイアウトデータを表示装置に表示すること、又はプリンタによって印字して出力すること、或いはその双方によって行われる。以上が本発明の一実施形態に係る半導体集積回路のレイアウト作成装置20の構成である。 The data output unit 200 is created by the layout design unit 40, receives the completed layout data from the layout design unit 40 that has passed various verifications such as LVS verification, DRC layout verification, and graphic verification by the layout verification unit 50, and creates a layout. The data is output to the outside of the device 20. The output by the data output unit 200 is performed by displaying the completed layout data on a display device, printing by a printer, or both. The above is the configuration of the semiconductor integrated circuit layout creating apparatus 20 according to the embodiment of the present invention.

以上、本発明の一実施形態に係る半導体集積回路のレイアウト作成装置20の構成を説明したが、これに限定される訳ではない。本発明の一実施形態に係る半導体集積回路のレイアウト作成装置20の構成は、図2に示すように、論理接続検証部60を、素子接続抽出部62、論理接続復元部64、論理接続変換部66及び論理接続検証部68から構成されるようにしてもよい。また、同様にルール・チェック部70を、レイアウトデータ認識部72及びルール・チェック部74から構成されるようにしてもよい。いずれにせよ、本発明の一実施形態に係る半導体集積回路のレイアウト作成装置20の構成及びデータの流れは、図1及び図2に示すものに限定されるものではない。 The configuration of the semiconductor integrated circuit layout creating apparatus 20 according to the embodiment of the present invention has been described above, but the present invention is not limited to this. As shown in FIG. 2, the configuration of the semiconductor integrated circuit layout creation device 20 according to the embodiment of the present invention includes a logical connection verification unit 60, an element connection extraction unit 62, a logical connection restoration unit 64, and a logical connection conversion unit. 66 and a logical connection verification unit 68. Similarly, the rule check unit 70 may be composed of a layout data recognition unit 72 and a rule check unit 74. In any case, the configuration and the data flow of the semiconductor integrated circuit layout creating apparatus 20 according to the embodiment of the present invention are not limited to those shown in FIGS.

次に、本発明の一実施形態に係る半導体集積回路のレイアウト作成装置20の動作フロー、及び該レイアウト作成装置20を用いたレイアウトデータ作成方法及び該作成方法による半導体装置の製造方法について、図面を参照して詳細に説明する。図3は、本発明の一実施形態に係るレイアウトデータ作成方法における配線とコンタクトとのレイアウトデータ検証処理の一例を示すフローチャートである。図2で示した構成に係る半導体集積回路のレイアウト作成装置20によるレイアウトデータ検証処理のフローを、図3を基に説明する。 Next, an operation flow of the layout creation apparatus 20 for a semiconductor integrated circuit according to an embodiment of the present invention, a layout data creation method using the layout creation apparatus 20, and a semiconductor device manufacturing method using the creation method will be described. Details will be described with reference to FIG. FIG. 3 is a flowchart showing an example of a layout data verification process between wirings and contacts in the layout data creation method according to the embodiment of the present invention. A flow of layout data verification processing by the semiconductor integrated circuit layout creating apparatus 20 having the configuration shown in FIG. 2 will be described with reference to FIG.

図3で示すとおり、まず、設計者が半導体集積回路20の仕様(半導体集積回路仕様情報10)を決定する(ステップS101)。 As shown in FIG. 3, the designer first determines the specifications (semiconductor integrated circuit specification information 10) of the semiconductor integrated circuit 20 (step S101).

次に、設計者が、ステップS101で決定された半導体集積回路仕様情報10に基づいて、論理回路図設計部30を用いて論理回路図を設計する(ステップS102)。 Next, the designer designs a logic circuit diagram using the logic circuit diagram design unit 30 based on the semiconductor integrated circuit specification information 10 determined in step S101 (step S102).

次に、ステップS102において設計された論理回路図に基づいて、レイアウト設計部40のレイアウトデータ生成部42がレイアウトデータを作成する。また、レイアウトデータ生成部42は、後記の図形検証(ステップS109)を行う際のダミー図形を作成するためのデータを作成し、検証図形生成部80に伝達する。検証図形生成部80は、レイアウトデータ生成部42で作成されたダミー図形を作成するためのデータに基づいて、ダミー図形を生成し、図形検証部90に伝達する(ステップS103)。 Next, the layout data generation unit 42 of the layout design unit 40 generates layout data based on the logic circuit diagram designed in step S102. Further, the layout data generation unit 42 generates data for generating a dummy graphic for performing graphic verification (step S109) described later, and transmits the data to the verification graphic generation unit 80. The verification graphic generation unit 80 generates a dummy graphic based on the data for generating the dummy graphic generated by the layout data generation unit 42 and transmits the dummy graphic to the graphic verification unit 90 (step S103).

次に、レイアウト設計部40のレイアウトデータ検証前処理部44が、LVS検証及びDRCレイアウト検証を実行するための前処理として、ステップS103で作成されたレイアウトデータに基づいて図形論理演算等の前処理を行い、レイアウトデータを図形データとして作成する(ステップS104)。 Next, as preprocessing for the layout data verification preprocessing unit 44 of the layout design unit 40 to execute LVS verification and DRC layout verification, preprocessing such as graphic logic operation is performed based on the layout data created in step S103. The layout data is created as graphic data (step S104).

ここから、LVS検証(ステップS105〜S106)と、DRCレイアウト検証(ステップS107〜S108)及びそれに続く図形検証(ステップS109〜S110)が並行して行われるが、説明上、LVS検証について説明した後、DRCレイアウト検証及びそれに続く図形検証について説明する。 From here, LVS verification (steps S105 to S106), DRC layout verification (steps S107 to S108), and subsequent graphic verification (steps S109 to S110) are performed in parallel. DRC layout verification and subsequent graphic verification will be described.

次に、論理接続検証部60が、LVS検証を実行する。具体的には、論理接続検証部60内の素子接続抽出部62が、レイアウトデータからトランジスタ等の素子を抽出する。次に、論理接続復元部64が、素子抽出部62で抽出されたトランジスタ等のデータに基づいて、トランジスタ認識及び等電位追跡によりレイアウトデータからトランジスタの接続情報を復元する。さらに、論理接続変換部66が、レイアウトデータのゲート・レベルの接続情報をトランジスタ・レベルの接続情報へ変換する。論理接続検証部68が、変換されたトランジスタ・レベルの接続情報と復元されたトランジスタの接続情報とが一致するか否かを照合確認する。(ステップS105)。 Next, the logical connection verification unit 60 performs LVS verification. Specifically, the element connection extraction unit 62 in the logical connection verification unit 60 extracts elements such as transistors from the layout data. Next, the logical connection restoration unit 64 restores the transistor connection information from the layout data by transistor recognition and equipotential tracking based on the transistor data extracted by the element extraction unit 62. Further, the logical connection conversion unit 66 converts the gate level connection information of the layout data into transistor level connection information. The logical connection verification unit 68 checks whether or not the converted transistor level connection information matches the restored transistor connection information. (Step S105).

ステップS105のLVS検証の結果、トランジスタ・レベルの接続情報と復元された論理回路図のトランジスタの接続情報とが完全に一致する場合には、論理接続検証部60がレイアウトデータにエラー箇所が存在しないと判定し(ステップS106)、この判定結果をレポートする(ステップS111)。このレポートは、レイアウト設計部40のレイアウトデータ作成部42に伝達される。レイアウトデータ作成部42は、ルール・チェック部70及び図形検証部90が後記ステップS106〜S110で実行するDRCレイアウト検証及びそれに続く図形検証の検証結果のレポートと前記レポートとを基に総合判定する。 As a result of the LVS verification in step S105, when the transistor level connection information completely matches the transistor connection information of the restored logic circuit diagram, the logical connection verification unit 60 does not have an error part in the layout data. (Step S106), and the determination result is reported (step S111). This report is transmitted to the layout data creation unit 42 of the layout design unit 40. The layout data creation unit 42 makes a comprehensive determination based on the report of the DRC layout verification performed by the rule check unit 70 and the graphic verification unit 90 in steps S106 to S110 described later and the verification result of the subsequent graphic verification and the report.

一方、ステップS105のLVS検証の結果、トランジスタ・レベルの接続情報と復元された論理回路図のトランジスタの接続情報とが完全に一致しない場合には、論理接続検証部60がレイアウトデータにエラー箇所が存在すると判定し(ステップS106)、レイアウトデータ作成部42にエラー箇所をレポートする(ステップS111)。 On the other hand, as a result of the LVS verification in step S105, when the transistor level connection information does not completely match the transistor connection information of the restored logic circuit diagram, the logical connection verification unit 60 indicates that the layout data contains an error location. It is determined that it exists (step S106), and the error location is reported to the layout data creation unit 42 (step S111).

次に、LVS検証の結果、論理接続検証部60によりエラーとレポートされた箇所については、レイアウトデータ作成部42がレイアウトデータに修正を加えるが、この際、レイアウトデータ作成部42は、後記ステップS107〜S110で行われるDRC及び図形検証の判定結果のレポートと合わせて総合判定して、必要な修正を加える(ステップS112)。この修正を加えたレイアウトデータについて、論理接続検証部60が再度ステップS105乃至ステップS1106のLVS検証を実行する。また、並行してルール・チェック部70及び図形検証部90が、修正されたレイアウトデータを基にステップS107乃至ステップS110を繰返す。ステップS105乃至ステップS106の検証及びステップS107乃至ステップS110の検証、さらにこれに続くステップS111乃至ステップS112の修正作業は、ステップS106、ステップS108及びステップS110においてエラー箇所を検出しなくなるまで、レイアウト設計部40、論理接続検証部60、ルール・チェック部及び図形検証部90が反復して実行する。 Next, as a result of the LVS verification, the layout data creation unit 42 corrects the layout data for the portion reported as an error by the logical connection verification unit 60. At this time, the layout data creation unit 42 performs step S107 described later. A comprehensive determination is made together with the report of the determination result of DRC and graphic verification performed in S110, and necessary corrections are made (step S112). The logical connection verification unit 60 executes the LVS verification in steps S105 to S1106 again for the layout data with this modification. In parallel, the rule check unit 70 and the graphic verification unit 90 repeat steps S107 to S110 based on the corrected layout data. The verification in steps S105 to S106, the verification in steps S107 to S110, and the subsequent correction operations in steps S111 to S112 are performed until the error location is not detected in steps S106, S108, and S110. 40, the logical connection verification unit 60, the rule check unit, and the graphic verification unit 90 execute iteratively.

以上のLVS検証処理と並行して、ルール・チェック部70及び図形検証部90が、DRCとそれに続く図形検証を実行する。 In parallel with the above LVS verification processing, the rule check unit 70 and the graphic verification unit 90 execute DRC and graphic verification subsequent thereto.

まず、ステップS104においてレイアウトデータ検証前処理部44で検証前処理され二次元の図形データとして抽出された配線の幅及び間隔(ライン・アンド・スペース)等のレイアウトデータを、ルール・チェック部70のレイアウトデータ認識部72が認識し、ルール・チェック部74に伝達する。ルール・チェック部74はDRCレイアウト検証を実行し、この図形情報がデザインルールで定めた許容最小値を満たしているか否かを検証する(ステップS107)。 First, in step S104, layout data such as wiring width and interval (line and space) pre-verified by the layout data verification pre-processing unit 44 and extracted as two-dimensional graphic data is stored in the rule check unit 70. The layout data recognition unit 72 recognizes it and transmits it to the rule check unit 74. The rule check unit 74 executes DRC layout verification, and verifies whether or not this graphic information satisfies the allowable minimum value defined by the design rule (step S107).

上記DRCレイアウト検証を行い、レイアウトデータから抽出した図形情報おける全ての配線の幅及び間隔(ライン・アンド・スペース)等の値がデザインルールで定めた許容最小値を満足する場合は、ルール・チェック部74は、レイアウトデータにデザインルールに違反したエラー箇所が存在しないと判定し(ステップS108)、レイアウトデータがデザインルールに適合しているとレポートしてレイアウトデータ作成部42に伝達する。 If the above DRC layout verification is performed and the values of all wiring widths and intervals (line and space) in the graphic information extracted from the layout data satisfy the minimum allowable values defined by the design rules, a rule check is performed. The unit 74 determines that there is no error location that violates the design rule in the layout data (step S108), reports that the layout data conforms to the design rule, and transmits it to the layout data creation unit 42.

前記レイアウトデータはデザインルールに適合しているとのレポートを受けたレイアウトデータ作成部42は、当該結果とステップS105及び106のLVS検証の結果とを総合的に判定し、いずれにおいてもエラーがないと判定した場合は、レイアウトデータが完成したと判定し(ステップS113)、前記レイアウトデータをデータ出力部200に伝達する。データ出力部200は、表示装置又はプリンタで構成され、完成したレイアウトデータを表示装置に表示し又はプリントアウトして、前記判定結果を出力する(ステップS114)。なお、この場合、DRCレイアウト検証だけで、すべての箇所についてのレイアウトデータがデザインルールに適合していると判断できるため、ステップS109乃至ステップS110に示す図形検証部90による図形検証は行われない。 Upon receiving a report that the layout data conforms to the design rule, the layout data creation unit 42 comprehensively determines the result and the results of the LVS verification in steps S105 and S106, and there is no error in either case. Is determined to be complete (step S113), the layout data is transmitted to the data output unit 200. The data output unit 200 is composed of a display device or a printer, displays the completed layout data on the display device or prints out, and outputs the determination result (step S114). In this case, since it can be determined that the layout data for all the locations conforms to the design rule only by the DRC layout verification, the graphic verification by the graphic verification unit 90 shown in steps S109 to S110 is not performed.

一方、DRCレイアウト検証の結果、レイアウトデータから抽出した図形情報における各々の配線の幅及び間隔(ライン・アンド・スペース)等の値の中にデザインルールで定めた許容最小値を満足しないものが存在した場合は、レイアウトデータ作成部74は、レイアウトデータにデザインルールに違反したエラー箇所が存在すると判定し(ステップS108)、レイアウト設計部40にエラー箇所をレポートする(ステップS111)。 On the other hand, as a result of DRC layout verification, there are some values that do not satisfy the minimum allowable value defined by the design rule among the values of the width and interval (line and space) of each wiring in the graphic information extracted from the layout data. In such a case, the layout data creation unit 74 determines that there is an error location that violates the design rule in the layout data (step S108), and reports the error location to the layout design unit 40 (step S111).

また、包含距離ルールが存在し、DRCレイアウト検証だけでは設計ルールを満たしているか否かが判断できない箇所が存在する場合、ルール・チェック部74は、当該箇所のデータを図形検証部90における図形検証処理の対象として図形検証部90に伝達する(ステップS108)。併せて、当該箇所のデータをレポートしてレイアウトデータ生成部42に伝達する(ステップS111)。 In addition, when there is an inclusion distance rule and there is a place where it is impossible to determine whether the design rule is satisfied only by DRC layout verification, the rule check unit 74 uses the figure verification unit 90 to check the data of the place. The data is transmitted to the graphic verification unit 90 as a processing target (step S108). At the same time, the data of the part is reported and transmitted to the layout data generating unit 42 (step S111).

次に、DRCレイアウト検証の結果、ルール・チェック部74がエラーとレポートした箇所について、レイアウト設計部40のレイアウトデータ作成部42がレイアウトデータに修正を加えるが、この際、レイアウトデータ作成部42は、上述したステップS105乃至ステップS106で行われるLVS検証の判定結果のレポートと合わせて総合判定して、必要な修正を加える(ステップS112)。この修正を加えたレイアウトデータについて、ルール・チェック部70が再度ステップS107及びステップS108のDRCレイアウト検証を実行し、それに続いて図形検証部90が図形検証を実行する。ステップS107乃至ステップS110の検証及びこれに続くステップS111乃至ステップS112の修正作業は、ステップS110においてエラー箇所を検出しなくなるまで、レイアウト設計部40、ルール・チェック部70及び図形検証部90が反復して実行する。 Next, as a result of the DRC layout verification, the layout data creation unit 42 of the layout design unit 40 modifies the layout data at the location where the rule check unit 74 reports an error. At this time, the layout data creation unit 42 Then, a comprehensive determination is made together with the report of the determination result of the LVS verification performed in steps S105 to S106 described above, and necessary corrections are made (step S112). For the layout data with this modification, the rule check unit 70 executes the DRC layout verification in steps S107 and S108 again, and then the graphic verification unit 90 executes the graphic verification. The verification in steps S107 to S110 and the subsequent correction operations in steps S111 to S112 are repeated by the layout design unit 40, the rule check unit 70, and the graphic verification unit 90 until no error part is detected in step S110. And execute.

一方、ステップS108において、ルール・チェック部74によって、DRCレイアウト検証だけではデザインルールに適合しているか否か判断できないとされた箇所について、図形検証部90が、図形検証を実行する。図形検証部90は、ステップS103で検証図形生成部80によって作成された図形検証用のダミー図形を、ルール・チェック部74から伝達されたレイアウトデータに重ね合わせて、図形論理演算処理することで検証する(ステップS109)。 On the other hand, in step S108, the graphic verification unit 90 executes graphic verification on the part that is determined by the rule check unit 74 as to whether or not it conforms to the design rule only by DRC layout verification. The graphic verification unit 90 performs verification by performing logical logic processing on the graphic verification dummy graphic created by the verification graphic generation unit 80 in step S103 by superimposing it on the layout data transmitted from the rule check unit 74. (Step S109).

ここで、検証図形生成部80で生成される検証用のダミー図形は、複数の包含関係のルールに基づいて作成される。具体的には、検証図形生成部80は、包含されるべき図形(以下、説明上図形Aとする。)と包含する図形(以下、説明上図形Bとする。)とを基にダミー図形を作成する。即ち、図形Aと図形Bとの間には、対向するそれぞれの辺において、設計ルール上の許容最小間隔値(いわゆる包含距離ルール。)が設定されている。ダミー図形は、図形Aのそれぞれの辺の長さを、該辺に平行する方向に適用される前記許容最小間隔値分だけそれぞれの辺の端部方向に延長して作成する。従って、ダミー図形の各辺の長さは、図形Aのそれぞれの辺の長さが該辺に平行する方向に適用される許容最小間隔値の2倍分延長された長さとなる。 Here, the verification dummy graphic generated by the verification graphic generation unit 80 is created based on a plurality of inclusion relation rules. Specifically, the verification graphic generation unit 80 generates a dummy graphic based on a graphic to be included (hereinafter referred to as graphic A for explanation) and a graphic to be included (hereinafter referred to as graphic B for description). create. That is, between the figure A and the figure B, an allowable minimum interval value (so-called inclusion distance rule) on the design rule is set on each of the opposing sides. The dummy figure is created by extending the length of each side of the figure A by the allowable minimum interval value applied in the direction parallel to the side in the end direction of each side. Accordingly, the length of each side of the dummy figure is a length obtained by extending the length of each side of the figure A by twice the allowable minimum interval value applied in the direction parallel to the side.

より具体的に図を基に説明する。図4は、本発明の一実施形態における半導体集積回路のレイアウト作成装置20の、検証図形生成部80で生成される検証用図形82及び、該検証用図形82を使用したチェック方法の模式図である。図4(a)は、配線1とコンタクト2の包含関係を示す図であり、コンタクト2は図4に向かって垂直方向の長さがL1、水平方向の長さがL2である。また、包含距離ルールは、図4に向かって垂直方向の配線1の端部(上端)からの許容最小間隔値がS3であり、水平方向の配線の端部(右端)からの許容最小間隔値がS4である。レイアウトデータ作成部42から、かかるレイアウトデータ及び包含距離ルールを含んだ検証すべき設計ルールを受け取った検証図形生成部80は、包含距離ルールの許容最小間隔値S3の距離だけコンタクトの垂直方向の長さL1を上下方向に延長する。延長は、上部方向に距離S3延長し、且つ下部方向にも距離S3延長される。従って、検証図形生成部80によって生成される検証用図形82の垂直方向の長さは、コンタクト2の垂直方向の長さL1と、許容最小間隔値S3の2倍の長さとなり、検証用図形82の垂直方向の長さをW1としたとき、W1=L1+2×S3となる。同様に、検証図形生成部80は、包含距離ルールの許容最小間隔値S4だけ、コンタクトの水平方向の長さL2を水平方向に左右とも延長する。従って、検証用図形82の水平方向の長さをW2とすると、W2=L2+2×S4となる。以上のようにして、検証図形生成部80にて検証用図形82が生成される。生成された検証用図形82のデータは、図形データとして図形検証部90に伝送される。 This will be described more specifically with reference to the drawings. FIG. 4 is a schematic diagram of a verification graphic 82 generated by the verification graphic generation unit 80 and a check method using the verification graphic 82 of the semiconductor integrated circuit layout creation apparatus 20 according to the embodiment of the present invention. is there. FIG. 4A is a diagram showing the inclusion relationship between the wiring 1 and the contact 2, and the contact 2 has a length L1 in the vertical direction and a length L2 in the horizontal direction toward FIG. Further, in the inclusion distance rule, the allowable minimum interval value from the end (upper end) of the wiring 1 in the vertical direction toward S in FIG. 4 is S3, and the allowable minimum interval value from the end (right end) of the horizontal wiring Is S4. The verification figure generation unit 80 that has received the design rule to be verified including the layout data and the inclusion distance rule from the layout data creation unit 42, determines the length of the contact in the vertical direction by the distance of the allowable minimum interval value S3 of the inclusion distance rule. The length L1 is extended in the vertical direction. The extension is extended by a distance S3 in the upper direction and by a distance S3 in the lower direction. Accordingly, the vertical length of the verification graphic 82 generated by the verification graphic generation unit 80 is twice the vertical length L1 of the contact 2 and the allowable minimum interval value S3. When the vertical length of 82 is W1, W1 = L1 + 2 × S3. Similarly, the verification figure generation unit 80 extends the horizontal length L2 of the contact in the horizontal direction both left and right by the allowable minimum interval value S4 of the inclusion distance rule. Accordingly, when the horizontal length of the verification graphic 82 is W2, W2 = L2 + 2 × S4. As described above, the verification graphic generation unit 80 generates the verification graphic 82. The generated data of the verification graphic 82 is transmitted to the graphic verification unit 90 as graphic data.

図形検証部90における具体的な検証方法を、図4を基に説明する。図形検証部90は、該当箇所のレイアウトデータと、検証用図形82の図形データとを図形論理演算処理する。図形論理演算処理は、2回に渡って行われる。まず、検証用図形82の図形データを、配線1及びコンタクト2のレイアウトデータに対して図4に向かって垂直方向に重ね合わせて、図形検証部90によって図形論理演算処理が行われる(以下、垂直方向で重ね合わせる図形論理演算処理を第1図形論理演算処理という。)。次に、前記第1図形論理演算処理においてエラーとなった箇所に対して、図形検証部90は、検証用図形82を左右いずれかに90度回転させて、配線1及びコンタクト2のレイアウトデータに対して図3に向かって水平方向に重ね合わせる。この状態で、図形検証部90によって図形論理演算処理が行われる(以下、水平方向で重ね合わせる図形論理演算処理を第2図形論理演算処理という。)。図4(c1)、(c2)及び図4(d1)、(d2)は、異なる配線1a及び1bに対する第1図形論理演算処理及び第2図形論理演算処理を示す模式図である。 A specific verification method in the graphic verification unit 90 will be described with reference to FIG. The graphic verification unit 90 performs graphic logic operation processing on the layout data of the corresponding part and the graphic data of the verification graphic 82. The graphic logic operation process is performed twice. First, the graphic data of the verification graphic 82 is superimposed on the layout data of the wiring 1 and the contact 2 in the vertical direction as viewed in FIG. The graphic logic operation process that overlaps in the direction is referred to as a first graphic logic operation process). Next, the graphic verification unit 90 rotates the verification graphic 82 by 90 degrees to the left or right to the layout data of the wiring 1 and the contact 2 with respect to the location where an error has occurred in the first graphic logic operation processing. On the other hand, they are superimposed in the horizontal direction toward FIG. In this state, graphic logic operation processing is performed by the graphic verification unit 90 (hereinafter, the graphic logic operation processing to be overlapped in the horizontal direction is referred to as second graphic logic operation processing). FIGS. 4C1 and 4C2 and FIGS. 4D1 and 4D2 are schematic diagrams illustrating first graphic logic operation processing and second graphic logic operation processing for different wirings 1a and 1b.

図4(c1)、(c2)及び図4(d1)、(d2)に示すように、それぞれの配線1a及び1bは、図4に向かって右側上部が切り欠いた形状である。まず、図4(c)の例について説明する。図4(c1)に示すように、配線1a及びコンタクト2のレイアウトデータに対して図形検証部90によって、第1図形論理演算処理が行われる。レイアウトデータと検証用図形82の図形データの重ね合わせは、配線1aに包含されるコンタクト2のレイアウトデータの図形の中心に、検証用図形82の図形データの中心を上から垂直に重ね合わせることで行われる。図形論理演算処理は、上側に位置する検証用図形82の図形データから、下側に位置する配線1a及びコンタクト2の図形のAND(積)処理された箇所で、且つ前記検証用図形82の図形データに対して垂直方向で重なる箇所の図形データが、SUB(差分)処理できるか否かで行われる。図4(c1)及び(c2)の場合については、図4(c1)において、図形検証部90が、検証用図形82の図形データから配線1a及びコンタクト2のAND処理された箇所を差分処理する第1図形論理演算処理を行うと、検証用図形82の図4に向かって右側上部に差分処理で残ってしまう部分(斜線で示した部分)が生じる。従って、差分処理において残余が生じる。この場合、図形検証部90は、当該箇所はエラーであると判定してレポートする。かかるエラー箇所に対しては、図形検証部90が、検証用図形82を90度回転させて図4(c2)の状態で差分処理する第2図形論理演算処理を行なう。図4(c2)においては、演算処理の結果、検証用図形82の左右に差分処理で残ってしまう部分(斜線で示した部分)が生じる。従ってこの場合も当該箇所はエラーであると判定してレポートする。上述した第1図形論理演算処理と第2図形論理演算処理の2回の処理の結果いずれにおいてもエラーとなった箇所について、図形検証部90は、図4(c)に示す配線1とコンタクト2は包含距離ルールを満たしていないと判断する。一方、第1図形論理演算処理でエラーと判定され、第2図形論理演算処理においてパスと判定された箇所は、包含距離ルールを満たしていると判断される。 As shown in FIGS. 4 (c1), (c2) and FIGS. 4 (d1), (d2), each of the wirings 1a and 1b has a shape in which the upper right portion is cut away as viewed in FIG. First, the example of FIG. 4C will be described. As shown in FIG. 4C1, the graphic verification unit 90 performs a first graphic logical operation process on the layout data of the wiring 1a and the contact 2. The overlay of the layout data and the graphic data of the verification graphic 82 is performed by superimposing the center of the graphic data of the verification graphic 82 vertically on the center of the layout data graphic of the contact 2 included in the wiring 1a. Done. The graphic logic operation processing is performed at the place where AND (product) processing is performed on the graphic of the wiring 1a and the contact 2 positioned on the lower side from the graphic data of the verification graphic 82 positioned on the upper side, and the graphic of the verification graphic 82 This is performed depending on whether or not the graphic data of the portion overlapping with the data in the vertical direction can be subjected to SUB (difference) processing. 4 (c1) and 4 (c2), in FIG. 4 (c1), the graphic verification unit 90 performs difference processing on the ANDed portions of the wiring 1a and the contact 2 from the graphic data of the verification graphic 82. When the first graphic logic operation process is performed, a portion (indicated by hatching) that remains in the difference processing at the upper right portion of the verification graphic 82 in FIG. 4 is generated. Accordingly, a residue is generated in the difference process. In this case, the graphic verification unit 90 determines that the location is an error and reports it. For such an error location, the graphic verification unit 90 performs a second graphic logic operation process in which the verification graphic 82 is rotated 90 degrees and differential processing is performed in the state of FIG. In FIG. 4 (c2), as a result of the arithmetic processing, portions (parts indicated by hatching) that remain in the difference processing are generated on the left and right of the verification graphic 82. Therefore, also in this case, it is determined that the part is an error and is reported. The graphic verification unit 90 performs wiring 1 and contact 2 shown in FIG. 4C at a location where an error has occurred as a result of the two processes of the first graphic logic processing and the second graphic logic processing described above. Determines that the inclusion distance rule is not satisfied. On the other hand, the part determined as an error in the first graphic logic operation process and determined as the path in the second graphic logic operation process is determined to satisfy the inclusion distance rule.

一方、図4(c)と同様に、図4に向かって右側上部に切り欠いた部分を有する配線1bとコンタクト2とを示す図4(d)においては、まず、図形検証部90によって第1図形論理演算処理が行われるが、差分処理の結果、検証用図形82の図形データに残ってしまう部分が生じない。即ち、検証用図形82が配線1b及びコンタクト2のAND処理された箇所に包含されていることになる。従って、配線1b及びコンタクト2のAND処理された箇所は、レイアウトルールに定める垂直方向の余裕S3及び水平方向の余裕S4以上の余裕を上下左右に有していることになり、図形検証部90は、パスと判定する。第1図形論理演算処理においてパスと判断された場合、図形検証部90は、図4(d2)に示す状態での第2図形論理演算処理を行わない。エンドキャップ・ルールにおいては、第1の図形論理演算処理及び第2図形論理演算処理のいずれかを満たせば合格とされるからである。以上述べたように、図形検証部90は、検証用図形82を使用することで、変形した配線等においても包含距離ルールのチェック及びエンドキャップ・ルールの検証を簡便に行うことができる。なお、本実施例において、図形検証部90は、第1図形論理演算処理を行った後、エラーと判断された箇所について第2図形論理演算処理を行うが、第2図形論理演算処理を行った後、エラーと判定された箇所に対して第1図形論理演算処理を行ってもよい。また、第1図形論理演算処理及び第2図形論理演算処理は、基本的には、すべての検証対象箇所について一括して第1図形論理演算処理を行い、その結果エラーとレポートされた箇所に対して第2図形論理演算処理が一括して行われるが、これに限定されるわけではない。 On the other hand, as in FIG. 4C, in FIG. 4D showing the wiring 1b and the contact 2 having a notch on the upper right side as viewed in FIG. Although the graphic logic operation process is performed, a portion that remains in the graphic data of the verification graphic 82 does not occur as a result of the differential process. That is, the verification figure 82 is included in the place where the wiring 1b and the contact 2 are ANDed. Accordingly, the AND-processed portions of the wiring 1b and the contact 2 have a vertical margin S3 and a horizontal margin S4, which are defined in the layout rule, on the top, bottom, left, and right. And pass. When it is determined as a pass in the first graphic logic operation process, the graphic verification unit 90 does not perform the second graphic logic operation process in the state shown in FIG. This is because, in the end cap rule, if either the first graphic logic operation process or the second graphic logic operation process is satisfied, the result is passed. As described above, by using the verification graphic 82, the graphic verification unit 90 can easily check the inclusive distance rule and verify the end cap rule even in a deformed wiring or the like. In the present embodiment, the graphic verification unit 90 performs the first graphic logic operation process and then performs the second graphic logic operation process on the portion determined to be an error. Thereafter, the first graphic logic operation processing may be performed on the portion determined to be an error. Also, the first graphic logic operation process and the second graphic logic operation process basically perform the first graphic logic operation process for all the verification target parts at once, and as a result, the part reported as an error. Thus, the second graphic logic processing is performed in a lump, but the present invention is not limited to this.

以上説明した図形検証を実行し、第1図形論理演算処理及び第2図形論理演算処理のいずれにおいてもエラーとレポートされた箇所が存在しない場合は、図形検証部90は、図形検証の結果、レイアウトデータにエラー箇所が存在しないと判定し、レイアウト設計部40のレイアウトデータ生成部42にその結果をレポートする。レイアウトデータ生成部42は、当該結果とステップS105乃至ステップS106のLVS検証の結果とを総合的に判定し、いずれにおいてもエラーがないと判定した場合は、レイアウトデータが完成したと判定し(ステップS113)、前記レイアウトデータをデータ出力部200に伝達する。データ出力部200は、表示装置又はプリンタで構成され、完成したレイアウトデータを表示装置に表示し又はプリントアウトして、前記判定結果を出力する(ステップS114)。 When the graphic verification described above is executed and there is no portion reported as an error in either the first graphic logical operation process or the second graphic logical operation process, the graphic verification unit 90 determines the layout as a result of the graphic verification. It is determined that there is no error location in the data, and the result is reported to the layout data generation unit 42 of the layout design unit 40. The layout data generation unit 42 comprehensively determines the result and the results of the LVS verification in steps S105 to S106. If it is determined that there is no error in any of the results, the layout data generation unit 42 determines that the layout data is completed (step In step S113, the layout data is transmitted to the data output unit 200. The data output unit 200 is composed of a display device or a printer, displays the completed layout data on the display device or prints out, and outputs the determination result (step S114).

一方、図形検証を実行し、第1図形論理演算処理及び第2図形論理演算処理の双方において演算処理の結果エラーとなる箇所が存在する場合は、図形検証部90は、レイアウトデータにエラー箇所が存在すると判定し、レイアウト設計部40のレイアウトデータ生成部42にその結果をレポートする(ステップS111)。 On the other hand, when graphic verification is performed and there is a location where an error occurs as a result of the arithmetic processing in both the first graphic logic processing and the second graphic logic processing, the graphic verification unit 90 determines that there is an error in the layout data. It is determined that it exists, and the result is reported to the layout data generation unit 42 of the layout design unit 40 (step S111).

次に、DRCレイアウト検証及び図形検証による検証の結果、ルール・チェック部70又は図形検証部90がエラーとレポートした箇所について、レイアウトデータ作成部42がレイアウトデータに修正を加え(ステップS112)、この修正を加えたレイアウトデータについて、論理接続検証部60、ルール・チェック部70及び図形検証部90が、再度ステップS105乃至ステップS110を実行する。ステップS105乃至ステップS110の修正作業は、ステップS111においてエラー箇所のレポートがなくなるまで、レイアウト設計部40、論理接続検証部60、ルール・チェック部70及び図形検証部90が、反復して実行する。この反復した修正作業及び検証作業によって、レイアウトデータが完成した後のフローは、上述したステップS113乃至ステップS114と同様である。以上が、本発明の一実施形態に係るレイアウト作成方法である。 Next, as a result of verification by DRC layout verification and graphic verification, the layout data creation unit 42 corrects the layout data for the location where the rule check unit 70 or graphic verification unit 90 reports an error (step S112). The logical connection verification unit 60, the rule check unit 70, and the graphic verification unit 90 execute steps S105 to S110 again for the layout data that has been modified. The correction operations in steps S105 to S110 are repeatedly executed by the layout design unit 40, the logical connection verification unit 60, the rule check unit 70, and the graphic verification unit 90 until there is no error location report in step S111. The flow after the layout data is completed by the repeated correction work and verification work is the same as the above-described steps S113 to S114. The layout creation method according to the embodiment of the present invention has been described above.

以上説明したとおり、包含関係のルールが一律でなく複数存在し、更には例えばエンドキャップ・ルール等の例外的なルールが存在する場合であっても、本発明の一実施形態に係るレイアウト作成方法によれば、上述した図形検証を新たに実行することにより、エンドキャップ・ルール等の検証を簡易に行うことができる。従って、レイアウトデータの作成作業を効率化することができ、製品開発期間の短縮化及び製品開発コストの低減を実現できるという効果が得られる。 As described above, the layout creation method according to an embodiment of the present invention is present even when there are a plurality of inclusive rules, and there is an exceptional rule such as an end cap rule. According to the above, by newly executing the graphic verification described above, it is possible to easily verify the end cap rule and the like. Therefore, it is possible to increase the efficiency of the layout data creation work, and to achieve the effect of shortening the product development period and reducing the product development cost.

また、本実施形態1においては、LVS検証と、DRCレイアウト検証及び図形検証が同時並行して実行されるので、多くの修正箇所がある場合、修正作業とそれに続く検証作業を効率的に行うことができる。従って、全く新しい半導体集積回路を設計する場合等、レイアウトデータの作成とLVS検証等の各種の検証を繰返し行う必要がある場合に効果がある。 In the first embodiment, LVS verification, DRC layout verification, and graphic verification are executed in parallel. Therefore, when there are many correction points, the correction work and the subsequent verification work are efficiently performed. Can do. Therefore, it is effective when it is necessary to repeatedly perform various verifications such as creation of layout data and LVS verification, such as when designing a completely new semiconductor integrated circuit.

次に、本発明の一実施形態に係るレイアウト作成方法による半導体装置の製造方法について説明する。図1及び図2に示した装置構成及び図3に示した製造工程に基づいて説明する。本発明の一実施形態に係る半導体装置の製造方法は、本実施形態により作成されたレイアウトデータに基づきパターンが形成されたマスクを用いて基板上にパターン転写を行うリソグラフィ工程または電子ビーム等の荷電粒子線を用いる加工装置によりレイアウトデータを基に基板上にパターンを直接描画するリソグラフィ工程を含むものである。上述したレイアウト装置によって、上述したレイアウト作成方法による処理を繰り返して、半導体集積回路のレイアウトデータを作成する(ステップS114)。前記レイアウトデータを基に、図1及び図2に示したマスク製造装置300によって、フォトマスク上に前記レイアウトをフォトマスクとして製造する(ステップS115)。次に、半導体製造装置400によって、前記レイアウトを前記フォトマスク介して露光により半導体基板上に転写することにより、半導体基板上にレイアウトパターンを形成して、半導体装置を製造し(ステップS116)、終了する(ステップS117)。以上によって、本発明の一実施形態に係るレイアウト作成方法により半導体装置が製造できる。なお、本発明の一実施形態に係るレイアウト作成方法による半導体装置の製造方法は、当該レイアウトデータを電子ビーム等の加工装置により基板上に直接描画してパターンを形成するようにしても良い。本発明の一実施形態に係るレイアウト作成方法による半導体装置の製造方法によれば、包含関係のルールが一律でなく複数存在し、エンドキャップ・ルール等の例外的なルールが存在する場合であっても、DRCレイアウト検証等によって信頼性の高いレイアウトデータが作成できるため、半導体装置の信頼性及び歩留まりを向上させることができる。また、製品開発期間の短縮化及び製品開発コストの低減を実現できるという効果が得られる。 Next, a method for manufacturing a semiconductor device by a layout creation method according to an embodiment of the present invention will be described. Description will be made based on the apparatus configuration shown in FIGS. 1 and 2 and the manufacturing process shown in FIG. A manufacturing method of a semiconductor device according to an embodiment of the present invention includes a lithography process that performs pattern transfer on a substrate using a mask on which a pattern is formed based on the layout data created according to the embodiment, or charging such as an electron beam. This includes a lithography process in which a pattern is directly drawn on a substrate based on layout data by a processing apparatus using particle beams. The layout apparatus described above repeats the process according to the layout creation method described above to create layout data of the semiconductor integrated circuit (step S114). Based on the layout data, the mask manufacturing apparatus 300 shown in FIGS. 1 and 2 manufactures the layout as a photomask on the photomask (step S115). Next, the semiconductor manufacturing apparatus 400 transfers the layout onto the semiconductor substrate by exposure through the photomask, thereby forming a layout pattern on the semiconductor substrate to manufacture the semiconductor device (step S116), and the end. (Step S117). As described above, the semiconductor device can be manufactured by the layout creating method according to the embodiment of the present invention. In the semiconductor device manufacturing method using the layout creation method according to the embodiment of the present invention, the layout data may be directly drawn on the substrate by a processing apparatus such as an electron beam to form a pattern. According to the method of manufacturing a semiconductor device by the layout creation method according to an embodiment of the present invention, there are a plurality of inclusive rules, and there are exceptional rules such as end cap rules. In addition, since highly reliable layout data can be created by DRC layout verification or the like, the reliability and yield of the semiconductor device can be improved. Further, it is possible to achieve an effect that the product development period can be shortened and the product development cost can be reduced.

(実施形態2)
上述した実施形態1においては、図3のステップS105乃至ステップS110に示したように、LVS検証と、DRCレイアウト検証及びそれに続く図形検証とが同時並行的に行われるが、本発明の一実施形態に係る半導体集積回路のレイアウト作成装置20及び該レイアウト装置20を用いたレイアウト作成方法は、これに限定されるわけではない。LVS検証と、DRCレイアウト検証及びそれに続く図形検証とを、一方の検証処理が終了した後に他方の検証処理を行うようにしてもよい。本発明の実施形態2に係る半導体集積回路のレイアウト作成装置20及びレイアウト作成方法は、LVS検証を行った後DRCレイアウト検証及びそれに続く図形検証を行う、又はDRCレイアウト検証及びそれに続く図形検証を行った後LVS検証を行うことを特徴とする。
(Embodiment 2)
In the first embodiment described above, as shown in steps S105 to S110 of FIG. 3, LVS verification, DRC layout verification, and subsequent graphic verification are performed in parallel, but one embodiment of the present invention. The semiconductor integrated circuit layout creating apparatus 20 and the layout creating method using the layout apparatus 20 are not limited to this. LVS verification, DRC layout verification, and subsequent graphic verification may be performed after one verification process is completed. The layout creation apparatus 20 and layout creation method for a semiconductor integrated circuit according to the second embodiment of the present invention perform DRC layout verification and subsequent graphic verification after performing LVS verification, or perform DRC layout verification and subsequent graphic verification. Then, LVS verification is performed.

図5及び図6は、本発明の実施形態2に係るレイアウトデータ作成方法における配線とコンタクトとのレイアウトデータ検証処理の一例を示すフローチャートである。図5においては、LVS検証を実行した後DRCレイアウト検証及びそれに続く図形検証を実行するフローである。一方、図6においては、DRCレイアウト検証及びそれに続く図形検証を行った後LVS検証を行うフローである。図2で示した構成に係る半導体集積回路のレイアウト作成装置20によるレイアウトデータ検証処理のフローを、図5を基に説明する。 5 and 6 are flow charts showing an example of layout data verification processing of wiring and contacts in the layout data creation method according to the second embodiment of the present invention. FIG. 5 is a flow for executing DRC layout verification and subsequent graphic verification after executing LVS verification. On the other hand, FIG. 6 is a flow for performing LVS verification after performing DRC layout verification and subsequent graphic verification. A flow of layout data verification processing by the layout creating apparatus 20 of the semiconductor integrated circuit having the configuration shown in FIG. 2 will be described with reference to FIG.

図5において、ステップS100乃至ステップS104に示すフローは、本発明の実施形態1と同様であるので、説明を省略する。レイアウトデータ検証前処理部44がステップS104において図形論理演算等の前処理を行い図形データとして作成したレイアウトデータを、論理接続検証部60が受け取り、該論理接続検証部60がLVS検証を実行する(ステップS105)。具体的な流れは、上述した本発明の実施形態1と同様であり、素子接続抽出部62がレイアウトデータからトランジスタ等の素子を抽出し、論理接続復元部64が前記抽出されたトランジスタ等のデータに基づいてレイアウトデータからトランジスタの接続情報を復元し、論理接続変換部66がレイアウトデータのゲート・レベルの接続情報をトランジスタ・レベルの接続情報へ変換し、論理接続検証部68が変換されたトランジスタ・レベルの接続情報と復元されたトランジスタの接続情報とが一致するか否かを照合確認する。 In FIG. 5, the flow shown in step S100 to step S104 is the same as that of the first embodiment of the present invention, and thus description thereof is omitted. The layout data verification preprocessing unit 44 performs preprocessing such as graphic logic operation in step S104 and the layout data created as graphic data is received by the logical connection verification unit 60, and the logical connection verification unit 60 executes LVS verification ( Step S105). The specific flow is the same as that of the first embodiment of the present invention described above. The element connection extracting unit 62 extracts elements such as transistors from the layout data, and the logical connection restoring unit 64 extracts the extracted data such as transistors. The transistor connection information is restored from the layout data based on the data, the logic connection conversion unit 66 converts the gate level connection information of the layout data into transistor level connection information, and the logic connection verification unit 68 converts the converted transistor. Check whether the level connection information matches the restored transistor connection information.

ステップS105のLVS検証の結果、トランジスタ・レベルの接続情報と復元された論理回路図のトランジスタの接続情報とが完全に一致する場合には、論理接続検証部68がレイアウトデータにエラー箇所が存在しないと判定し(ステップS106)、検証したレイアウトデータをルール・チェック部70に伝達する。 As a result of the LVS verification in step S105, when the transistor level connection information completely matches the transistor connection information of the restored logic circuit diagram, the logic connection verification unit 68 does not have an error part in the layout data. (Step S106), and the verified layout data is transmitted to the rule check unit 70.

一方、ステップS105のLVS検証の結果、トランジスタ・レベルの接続情報と復元された論理回路図のトランジスタの接続情報とが完全に一致しない場合には、論理接続検証部68がレイアウトデータにエラー箇所が存在すると判定し(ステップS106)、レイアウトデータ作成部42にエラー箇所をレポートする(ステップS111)。 On the other hand, as a result of the LVS verification in step S105, when the transistor level connection information does not completely match the transistor connection information of the restored logic circuit diagram, the logical connection verification unit 68 indicates that there is an error in the layout data. It is determined that it exists (step S106), and the error location is reported to the layout data creation unit 42 (step S111).

前記レポートを受けたレイアウトデータ作成部42は、レイアウトデータに必要な修正を加える(ステップS112)。以下、レイアウト設計部40とレイアウト検証部50の論理接続検証部60において、上述したステップS103乃至ステップS106及びステップS111乃至ステップS112を、ステップS106において論理接続検証部60がエラーを検出しなくなるまで繰り返す。 Receiving the report, the layout data creation unit 42 makes necessary corrections to the layout data (step S112). Subsequently, in the logical connection verification unit 60 of the layout design unit 40 and the layout verification unit 50, the above-described steps S103 to S106 and steps S111 to S112 are repeated until the logical connection verification unit 60 does not detect an error in step S106. .

以上のLVS検証処理及びレイアウトデータ作成部42における修正作業の結果、論理接続検証部60がレイアウトデータにエラーがないと判定しルール・チェック部70に伝達した場合、前記判定結果を受けたルール・チェック部70が、DRCレイアウト検証を実行する(ステップS107)。具体的には、レイアウトデータ認識部72が、検証前処理されて二次元の図形データとして抽出されたレイアウトデータを、レイアウトデータ検証前処理部44から受け取って認識してルール・チェック部74に伝達する。ルール・チェック部74はDRCレイアウト検証を実行し、この図形情報がデザインルールで定めた許容最小値を満たしているか否かを検証する(ステップS107)。 As a result of the above LVS verification process and the correction work in the layout data creation unit 42, when the logical connection verification unit 60 determines that there is no error in the layout data and transmits it to the rule check unit 70, the rule The check unit 70 executes DRC layout verification (step S107). Specifically, the layout data recognizing unit 72 receives the layout data that has been pre-verified and extracted as two-dimensional graphic data from the layout data verification pre-processing unit 44, recognizes it, and transmits it to the rule check unit 74. To do. The rule check unit 74 executes DRC layout verification, and verifies whether or not this graphic information satisfies the allowable minimum value defined by the design rule (step S107).

レイアウトデータから抽出した図形情報における全ての配線の幅及び間隔(ライン・アンド・スペース)等の値が、デザインルールで定めた許容最小値を満足する場合は、ルール・チェック部74は、レイアウトデータにデザインルールに違反したエラー箇所が存在しないと判定し(ステップS108)、レイアウトデータがデザインルールに適合しているとレポートしてレイアウトデータ作成部42に伝達する。この場合は、ステップS109およびステップS110に示す図形検証は行われず、前記レポートを受けたレイアウトデータ作成部42は、LVS検証結果と合わせて総合判断し、レイアウトデータが完成したと判定し、完成したレイアウトデータをデータ出力部200に伝達する(ステップS113)。以下ステップS114乃至ステップS117は、上述した実施形態1と同様であるので、説明を省略する。 When the values such as the width and interval (line and space) of all the wirings in the graphic information extracted from the layout data satisfy the allowable minimum value defined by the design rule, the rule check unit 74 determines the layout data. It is determined that there is no error location that violates the design rule (step S108), and reports that the layout data conforms to the design rule is transmitted to the layout data creation unit 42. In this case, the graphic verification shown in step S109 and step S110 is not performed, and the layout data creation unit 42 receiving the report makes a comprehensive determination together with the LVS verification result, determines that the layout data is complete, and completes. The layout data is transmitted to the data output unit 200 (step S113). Since steps S114 to S117 are the same as those in the first embodiment described above, description thereof is omitted.

一方、前記値がデザインルールで定めた許容最小値を満たさない場合は、ルール・チェック部74は、レイアウトデータにエラー箇所が存在すると判定し(ステップS108)、レイアウトデータ作成部42にエラー箇所をレポートする(ステップS111)。前記レポートを受けたレイアウトデータ作成部42は、レイアウトデータに必要な修正を加える(ステップS112)。以下、レイアウト設計部40とレイアウト検証部50の論理接続検証部60及びルール・チェック部70において、上述したステップS103乃至ステップS108及びステップS111乃至ステップS112を、ステップS108において論理接続検証部60がエラーを検出しなくなるまで繰り返す。 On the other hand, if the value does not satisfy the allowable minimum value determined by the design rule, the rule check unit 74 determines that an error location exists in the layout data (step S108), and the layout data creation unit 42 identifies the error location. Report (step S111). Receiving the report, the layout data creation unit 42 makes necessary corrections to the layout data (step S112). Hereinafter, in the logical connection verification unit 60 and the rule check unit 70 of the layout design unit 40 and the layout verification unit 50, the above-described steps S103 to S108 and steps S111 to S112 are performed. In step S108, the logical connection verification unit 60 performs an error. Repeat until no more are detected.

更に、DRCレイアウト検証だけではデザインルールを満たしているか否かを判断できない箇所が存在する場合、ルール・チェック部74は、当該箇所のデータを図形検証部90に伝達し(ステップS108)、併せて、当該箇所のデータをレポートしてレイアウトデータ作成部42に伝達する(ステップS111)。 Further, when there is a place where it is not possible to determine whether or not the design rule is satisfied only by the DRC layout verification, the rule check unit 74 transmits the data of the place to the graphic verification unit 90 (step S108). Then, the data of the part is reported and transmitted to the layout data creating unit 42 (step S111).

以上のDRCレイアウト検証処理の結果、DRCレイアウト検証だけではデザインルールを満たしているか否かを判断できない箇所が存在すると判定し図形検証部90に伝達した場合、前記判定結果を受けた図形検証部90が、図形検証を実行する(ステップS109)。具体的には、図形検証部90は、ルール・チェックをパスしたレイアウトデータと、ステップS103において検証図形生成部80が生成した検証用図形82の図形データとを第1図形論理演算処理及び第2図形論理演算処理する。第1図形論理演算処理及び第2図形論理演算処理を行う手順は、上述した実施形態1と同様であるので、説明は省略する。 As a result of the DRC layout verification process described above, when it is determined that there is a place where it is not possible to determine whether or not the design rule is satisfied only by the DRC layout verification, and the graphic verification unit 90 receives the determination result when it is transmitted to the graphic verification unit 90. However, graphic verification is performed (step S109). Specifically, the graphic verification unit 90 performs the first graphic logical operation process and the second graphic data on the layout data that has passed the rule check and the graphic data of the verification graphic 82 generated by the verification graphic generation unit 80 in step S103. Graphic logic operation processing. Since the procedure for performing the first graphic logic operation process and the second graphic logic operation process is the same as that in the first embodiment, description thereof will be omitted.

第1図形論理演算処理及び第2図形論理演算処理の双方においてエラーとレポートされた箇所が存在しない場合は、図形検証部90は、図形検証の結果レイアウトデータにエラー箇所が存在しないと判定し、レイアウト設計部40のレイアウトデータ生成部42にその結果をレポートする。レイアウトデータ生成部42は、レイアウトデータが完成したと判定し(ステップS113)、前記レイアウトデータをデータ出力部200に伝達する。データ出力部200は、表示装置又はプリンタで構成され、完成したレイアウトデータを表示装置に表示し又はプリントアウトして、前記判定結果を出力する(ステップS114)。続いて、レイアウトデータに基づいてフォトマスクが製造され(ステップS115)、さらに製造された当該フォトマスクを使用して半導体装置が製造され(ステップS116)、実施の形態に係る半導体装置の製造方法が終了する(ステップS117)。 If there is no portion reported as an error in both the first graphic logic processing and the second graphic logic processing, the graphic verification unit 90 determines that there is no error in the layout data as a result of graphic verification, The result is reported to the layout data generation unit 42 of the layout design unit 40. The layout data generation unit 42 determines that the layout data has been completed (step S113), and transmits the layout data to the data output unit 200. The data output unit 200 is composed of a display device or a printer, displays the completed layout data on the display device or prints out, and outputs the determination result (step S114). Subsequently, a photomask is manufactured based on the layout data (step S115), a semiconductor device is manufactured using the manufactured photomask (step S116), and the semiconductor device manufacturing method according to the embodiment is performed. The process ends (step S117).

一方、図形検証を実行し、第1図形論理演算処理及び第2図形論理演算処理の双方において演算処理の結果エラーとなる箇所が存在する場合は、図形検証部90は、レイアウトデータにエラー箇所が存在すると判定して結果をレイアウトデータ生成部42にレポートする(ステップS111)。 On the other hand, when graphic verification is performed and there is a location where an error occurs as a result of the arithmetic processing in both the first graphic logic processing and the second graphic logic processing, the graphic verification unit 90 determines that there is an error in the layout data. It is determined that it exists, and the result is reported to the layout data generation unit 42 (step S111).

前記レポートを受けたレイアウトデータ作成部42がレイアウトデータに修正を加える(ステップS112)。この修正を加えたレイアウトデータについて、論理接続検証部60、ルール・チェック部70及び図形検証部90が、再度ステップS105乃至ステップS110の検証作業及びステップS111乃至ステップS112の修正作業を実行する。前記検証作業及び修正作業は、ステップS110において図形検証部90がエラーを検出しなくなるまで繰り返す。最終的にレイアウトデータが完成した後のステップS113乃至ステップS117のフローは、上述したとおりであるので説明を省略する。 Upon receiving the report, the layout data creation unit 42 modifies the layout data (step S112). The logical connection verification unit 60, the rule check unit 70, and the graphic verification unit 90 perform the verification operation from step S105 to step S110 and the correction operation from step S111 to step S112 again for the layout data with this correction. The verification operation and the correction operation are repeated until the graphic verification unit 90 does not detect an error in step S110. Since the flow from step S113 to step S117 after the layout data is finally completed is as described above, the description thereof is omitted.

図6に示すフローは、上述した図5に示すフローと、LVS検証とDRCレイアウト検証及び図形検証との実行順番が逆になった例である。検証作業及び修正作業の内容は、上述した内容と同様であるので説明は省略する。本実施形態2は、いずれのフローであっても、LVS検証、DRCレイアウト検証及び図形検証と、検証結果を受けた修正作業を、逐次行うフローである。 The flow shown in FIG. 6 is an example in which the execution order of the LVS verification, the DRC layout verification, and the graphic verification is reversed from the flow shown in FIG. 5 described above. Since the contents of the verification work and the correction work are the same as the contents described above, the description is omitted. The second embodiment is a flow that sequentially performs LVS verification, DRC layout verification, and graphic verification, and a correction operation that receives the verification result, regardless of the flow.

以上のようなフローによる本発明の実施形態2に係る半導体集積回路のレイアウト作成装置20及び該装置を使用したレイアウト作成方法によれば、逐次修正及び検証を行うことができるので、修正箇所が少ない場合に効率的に修正作業及び検証作業を実行できる。 According to the semiconductor integrated circuit layout creation apparatus 20 and the layout creation method using the apparatus according to the second embodiment of the present invention according to the flow as described above, since correction and verification can be performed sequentially, there are few correction points. In some cases, correction work and verification work can be performed efficiently.

また、本発明の実施形態2に係る半導体集積回路のレイアウト作成装置20及び該装置を使用したレイアウト作成方法によって、包含関係のルールが一律でなく複数存在し、更には例えばエンドキャップ・ルール等の例外的なルールが存在する場合においても、検証が困難であったエンドキャップ・ルールの検証を簡易に行うことができる。従って、本発明の実施形態2に係るレイアウト作成方法による半導体装置の製造方法によれば、レイアウトデータの作成作業を効率化することができ、製品開発期間の短縮化及び製品開発コストの低減を実現できるという効果が得られる。 Further, according to the semiconductor integrated circuit layout creating apparatus 20 and the layout creating method using the apparatus according to the second embodiment of the present invention, there are a plurality of inclusive rules, and further, for example, end cap rules, etc. Even in the case where an exceptional rule exists, it is possible to easily verify the end cap rule that has been difficult to verify. Therefore, according to the semiconductor device manufacturing method using the layout creation method according to the second embodiment of the present invention, the layout data creation work can be made more efficient, and the product development period can be shortened and the product development cost can be reduced. The effect that it can be obtained.

(実施形態3)
本発明の実施形態1及び実施形態2においては、上述したように、半導体集積回路のレイアウト設計において、エンドキャップ・ルールが存在する場合でも、ワード線等の配線とコンタクトとの包含距離ルールのチェックを図形検証によって簡易に行うことができる。更に、本発明に係る半導体集積回路のレイアウト作成装置1及び該装置を用いたレイアウト作成方法によれば、コンタクトと拡散層との包含関係の検証も簡易に行うことができる。本発明に係る半導体集積回路のレイアウト作成装置1及び該装置を用いたレイアウト作成方法は、包含関係が成り立つ関係すべての検証に応用できるからである。本発明の実施形態3は、コンタクトと拡散層との包含距離ルールのチェックに応用した実施形態である。
(Embodiment 3)
In the first and second embodiments of the present invention, as described above, in the layout design of a semiconductor integrated circuit, even when the end cap rule exists, the inclusion distance rule between the wiring such as the word line and the contact is checked. Can be easily performed by graphic verification. Furthermore, according to the semiconductor integrated circuit layout creating apparatus 1 and the layout creating method using the apparatus according to the present invention, it is possible to easily verify the inclusion relationship between the contact and the diffusion layer. This is because the semiconductor integrated circuit layout creation apparatus 1 and the layout creation method using the apparatus according to the present invention can be applied to verification of all relations in which inclusion relations are established. The third embodiment of the present invention is an embodiment applied to the check of the inclusion distance rule between the contact and the diffusion layer.

本発明の実施形態3に係る半導体集積回路のレイアウト作成装置1の構成は、論理回路図設計部30、レイアウト設計部40、論理接続検証部60、ルール・チェック部70、検証図形生成部80、図形検証部90及びデータ出力部200から構成される。また、実施形態1と同様に、レイアウト設計部40内にレイアウトデータ作成部42及びレイアウトデータ検証前処理部44を有してもよい。更に、論理接続検証部60内に、素子接続抽出部62、論理接続復元部64、論理接続変換部66及び論理接続検証部68を有してもよいし、ルール・チェック部70内にレイアウトデータ認識部72及びルール・チェック部74を有してもよい。それぞれの構成部品の機能は、上述した実施形態1と同様であるので、説明は省略する。 The layout of the semiconductor integrated circuit layout creation device 1 according to the third exemplary embodiment of the present invention includes a logic circuit diagram design unit 30, a layout design unit 40, a logical connection verification unit 60, a rule check unit 70, a verification figure generation unit 80, The figure verification unit 90 and the data output unit 200 are included. Similarly to the first embodiment, the layout design unit 40 may include a layout data creation unit 42 and a layout data verification pre-processing unit 44. Further, the logical connection verification unit 60 may include an element connection extraction unit 62, a logical connection restoration unit 64, a logical connection conversion unit 66, and a logical connection verification unit 68, and the rule check unit 70 may include layout data. You may have the recognition part 72 and the rule check part 74. FIG. Since the function of each component is the same as that of the first embodiment described above, description thereof is omitted.

本実施形態3における検証方法を、図3及び図7を基に説明する、図7は、本発明の実施形態3に係るレイアウト検証方法によるコンタクトと拡散層(diffusion)との包含関係の検証を示す模式図である。図7において、コンタクト2a〜2cと拡散層3との垂直方向の許容最小間隔値がS5であり、垂直方向の許容最小間隔値がS6である。また、コンタクト2d〜2fと拡散層3と垂直方向の許容最小間隔値がS7であり、垂直方向の許容最小間隔値がS8である。図3において、ステップS108までは、本発明の実施形態1と同様であるので、説明を省略する。 The verification method according to the third embodiment will be described with reference to FIGS. 3 and 7. FIG. 7 illustrates the verification of the inclusion relationship between the contact and the diffusion layer (diffusion) by the layout verification method according to the third embodiment of the present invention. It is a schematic diagram shown. In FIG. 7, the allowable minimum interval value in the vertical direction between the contacts 2a to 2c and the diffusion layer 3 is S5, and the allowable minimum interval value in the vertical direction is S6. Further, the allowable minimum interval value in the vertical direction between the contacts 2d to 2f and the diffusion layer 3 is S7, and the allowable minimum interval value in the vertical direction is S8. In FIG. 3, steps up to step S <b> 108 are the same as those in the first embodiment of the present invention, and thus description thereof is omitted.

図3のステップS109において、検証図形作成部80が、レイアウトデータ生成部42から伝達されたデータを基に、検証用の検証図形82を図形データとして作成し、図形検証部90に伝達する。ここで、S5=S7且つS6=S8の場合、検証図形82は、コンタクト2の垂直方向の辺の長さ及び水平方向の辺の長さを基に作成された図形であり、それぞれの辺を垂直方向にS5の2倍、水平方向にS6の2倍だけ延長した図形となる。言い換えれば、コンタクト2を垂直方向にS5の2倍分太らせ、水平方向にS6の2倍分太らせた図形であり、該図形をデータ通りに作成すると図7の検証用図形82aとなる。 In step S109 of FIG. 3, the verification graphic creation unit 80 generates a verification verification graphic 82 as graphic data based on the data transmitted from the layout data generation unit 42 and transmits it to the graphic verification unit 90. Here, when S5 = S7 and S6 = S8, the verification figure 82 is a figure created based on the length of the vertical side and the length of the horizontal side of the contact 2, The figure is extended by twice as long as S5 in the vertical direction and twice as long as S6 in the horizontal direction. In other words, it is a figure in which the contact 2 is thickened twice as much as S5 in the vertical direction and twice as large as S6 in the horizontal direction, and when this figure is created according to the data, it becomes the verification figure 82a of FIG.

図形検証部90は、前記検証用図形82aの中心を、コンタクト2a〜2fの中心に重ね合わせて、検証用図形82aと拡散層3との第1図形論理演算処理を行う。次に前記第1図形論理演算処理でパスしなかったコンタクト2に対して、検証用図形82aを90度回転させた検証用図形82bを重ね合わせて、第2図形論理演算処理を行う(ステップS109)。図7においては、説明上検証用図形82a及び82bについて各々1つずつ表示しているが、第1図形論理演算処理及び第2図形論理演算処理は、対象となるコンタクトに対してそれぞれ1回ずつ一括して行われる。 The graphic verification unit 90 performs the first graphic logic operation processing of the verification graphic 82 a and the diffusion layer 3 by superimposing the verification graphic 82 a on the center of the contacts 2 a to 2 f. Next, the verification graphic 82b obtained by rotating the verification graphic 82a by 90 degrees is superimposed on the contact 2 that has not passed in the first graphic logical operation processing, and the second graphic logic processing is performed (step S109). ). In FIG. 7, for the sake of explanation, each of the verification graphics 82a and 82b is displayed one by one. However, the first graphic logic processing and the second graphic logic processing are performed once for each target contact. It is done in a lump.

上述の例では、S5=S7且つS6=S8の場合を示したが、微細化に伴い、必ずしもS5=S7或いはS6=S8とできない場合が想定される。即ち、コンタクト2a〜2cに対する包含距離ルールと、コンタクト2d〜2fに対する包含距離ルールとが異なる場合である。かかる場合であっても、本発明の一実施形態に係る半導体集積回路のレイアウト作成装置20及び害装置を用いたレイアウト作成方法によれば、それぞれのコンタクトの辺の長さを垂直方向及び水平方向に許容最小値の2倍分太らせた検証用図形82を用いて、それぞれのコンタクト2a〜2fに対して図形検証を行うことで、包含距離ルールのチェックを簡易に行うことができる。 In the above-described example, the case of S5 = S7 and S6 = S8 is shown. However, it is assumed that S5 = S7 or S6 = S8 cannot always be achieved due to miniaturization. That is, the inclusion distance rule for the contacts 2a to 2c is different from the inclusion distance rule for the contacts 2d to 2f. Even in such a case, according to the layout creation method 20 using the semiconductor integrated circuit layout creation device 20 and the harmful device according to the embodiment of the present invention, the lengths of the sides of the respective contacts are set in the vertical direction and the horizontal direction. By using the verification figure 82 that is twice as thick as the allowable minimum value and performing graphic verification on the respective contacts 2a to 2f, the inclusion distance rule can be easily checked.

以下、ステップS110以降のフローは、本発明の実施形態1と同様であるので、説明を省略する。以上のように、本発明の実施形態3においても、検証用図形82を使用して図形検証を行うことで、検証がかなり困難であった包含距離ルールのチェックを簡易に行うことができる。なお、本発明の実施形態3に係るレイアウト作成方法は、図6に示す方法に限定されるわけでなく、図5及び図6に示すように、LVS検証又はDRCレイアウト検証及びそれに続く図形検証のいずれかを先に行って、他方をその後に続けて行ってもよい。検証を連続して行っても、図形検証により簡易に包含距離ルールのチェックを行うことができ、効率的なレイアウト設計が可能となる。また、本発明の実施形態3に係るレイアウト作成方法による半導体装置の製造方法によれば、レイアウトデータの作成作業を効率化することができ、製品開発期間の短縮化及び製品開発コストの低減を実現できるという効果が得られる。 Hereinafter, since the flow after step S110 is the same as that of Embodiment 1 of the present invention, the description thereof is omitted. As described above, also in Embodiment 3 of the present invention, by performing graphic verification using the verification graphic 82, it is possible to easily check the inclusive distance rule, which has been quite difficult to verify. Note that the layout creation method according to the third embodiment of the present invention is not limited to the method shown in FIG. 6, and as shown in FIGS. 5 and 6, LVS verification or DRC layout verification and subsequent graphic verification are performed. Either one may be performed first, and the other may be performed subsequently. Even if the verification is performed continuously, the inclusion distance rule can be easily checked by the graphic verification, and an efficient layout design is possible. In addition, according to the semiconductor device manufacturing method by the layout creation method according to the third embodiment of the present invention, the layout data creation work can be made efficient, and the product development period can be shortened and the product development cost can be reduced. The effect that it can be obtained.

(実施形態4)
本発明に係る半導体集積回路のレイアウト作成装置20及び該装置を用いたレイアウト作成方法によれば、例えば、ポリシリコンやメタル等の配線と、拡散層と、インプラント領域との関係のように、複合した包含関係が成立する場合であっても、包含距離ルールのチェックを簡易に行うことができる。本発明の実施形態4は、ポリシリコンと拡散層とインプラント領域との複合した包含関係ルールの検証に応用した実施形態である。
(Embodiment 4)
According to the semiconductor integrated circuit layout creating apparatus 20 and the layout creating method using the apparatus according to the present invention, for example, a composite such as a relationship between wiring such as polysilicon and metal, a diffusion layer, and an implant region is combined. Even when the inclusion relation is established, the inclusion distance rule can be easily checked. The fourth embodiment of the present invention is an embodiment applied to the verification of the inclusion relation rule including the polysilicon, the diffusion layer, and the implant region.

本実施形態に係る半導体集積回路のレイアウト作成装置20は、上述した実施形態1及び実施形態2と同様であるので説明を省略し、前記レイアウト作成装置20を用いた検証方法について、図3及び図8に基づいて説明する。図8は、本発明の実施形態4に係るレイアウト作成方法によるポリシリコン4と拡散層3とインプラント領域5との包含関係の検証を示す模式図である。 Since the semiconductor integrated circuit layout creating apparatus 20 according to the present embodiment is the same as the above-described first and second embodiments, a description thereof will be omitted, and a verification method using the layout creating apparatus 20 will be described with reference to FIGS. 8 will be described. FIG. 8 is a schematic diagram showing verification of the inclusion relationship among the polysilicon 4, the diffusion layer 3, and the implant region 5 by the layout creation method according to the fourth embodiment of the present invention.

図3のステップS109において、検証図形作成部80が、レイアウトデータ生成部42から伝達されたデータを基に、検証用図形82を図形データとして作成し、図形検証部90に伝達する。ここで、本実施形態においては、検証すべき包含関係が2つ存在する。即ち、図8(A)に示すようにポリシリコン4とインプラント領域5との包含関係、及び拡散層3とインプラント領域5との包含関係の2つである。図8(A)において、ポリシリコン4とインプラント領域5との包含関係の許容最小間隔値は、垂直方向がS9、水平方向がS11である。また、拡散層3とインプラント領域5との包含関係の許容最小間隔値は、垂直方向がS10、水平方向がS12である。 In step S109 of FIG. 3, the verification graphic creation unit 80 generates a verification graphic 82 as graphic data based on the data transmitted from the layout data generation unit 42 and transmits it to the graphic verification unit 90. Here, in the present embodiment, there are two inclusion relationships to be verified. That is, as shown in FIG. 8A, there are two inclusion relationships, that is, the polysilicon 4 and the implant region 5 and the diffusion layer 3 and the implant region 5. In FIG. 8A, the allowable minimum interval value of the inclusion relationship between the polysilicon 4 and the implant region 5 is S9 in the vertical direction and S11 in the horizontal direction. The allowable minimum interval value of the inclusion relationship between the diffusion layer 3 and the implant region 5 is S10 in the vertical direction and S12 in the horizontal direction.

このように検証すべき包含関係が複数ある場合、本発明の実施形態4に係るレイアウト作成方法においては、検証図形生成部80が、検証すべき対象ごとに検証用図形82を生成し、次に、図形検証部90が図形検証を行う。即ち、図形検証は、検証対象同士の1対1の関係で検証されることになる。従って、図8(B1)及び図8(B2)に示すように、まず、図形検証部90が、ポリシリコン4とインプラント領域5との包含距離ルールのチェックを行い、次に、図8(C1)及び図8(C2)に示すように拡散層3とインプラント領域5との包含距離ルールのチェックを行う。このとき、例えば図8(B1)及び図8(B2)に示すように、ポリシリコン4とインプラント領域5との包含距離ルールのチェックにおいては、両者の間に拡散層3が存在するが、図形検証部90は、検証時においてはこの検証の対象外である拡散層3の存在を無視して検証する。図8(B1)及び図8(B2)において、拡散層3は、検証時に無視される存在であるため、便宜上破線で示している。拡散層3とインプラント領域5との包含関係の検証を示す図8(C1)及び図8(C2)において、ポリシリコン4が破線で示されているのも、同様の理由による。なお、複数の包含関係が存在する場合に、包含する図形が共通であれば、上述した検証用図形82は同一の図形となるため、複数の包含関係ルールが、一括して図形検証によって検証される場合もある。 When there are a plurality of inclusion relationships to be verified as described above, in the layout creation method according to the fourth embodiment of the present invention, the verification graphic generation unit 80 generates a verification graphic 82 for each target to be verified. The graphic verification unit 90 performs graphic verification. That is, the graphic verification is verified in a one-to-one relationship between verification targets. Therefore, as shown in FIGS. 8B1 and 8B2, first, the graphic verification unit 90 checks the inclusion distance rule between the polysilicon 4 and the implant region 5, and then, FIG. 8 (C1 ) And an inclusion distance rule between the diffusion layer 3 and the implant region 5 are checked as shown in FIG. 8 (C2). At this time, as shown in FIG. 8B1 and FIG. 8B2, for example, in the check of the inclusion distance rule between the polysilicon 4 and the implant region 5, the diffusion layer 3 exists between them, The verification unit 90 ignores the presence of the diffusion layer 3 that is not subject to verification at the time of verification and verifies. In FIG. 8 (B1) and FIG. 8 (B2), since the diffusion layer 3 is ignored at the time of verification, it is indicated by a broken line for convenience. The polysilicon 4 is indicated by a broken line in FIGS. 8C1 and 8C2 showing the verification of the inclusion relationship between the diffusion layer 3 and the implant region 5 for the same reason. If there are a plurality of inclusion relations and the inclusion figures are common, the verification figure 82 described above is the same figure, and therefore, the plurality of inclusion relation rules are collectively verified by figure verification. There is also a case.

検証用図形82の生成方法は、上述した実施形態1乃至実施形態3と同様であり、検証図形生成部80が、包含されるべき図形の垂直方向及び水平方向の辺の長さを、それぞれの方向に対する許容最小間隔値の2倍分太らせて、言い換えれば、それぞれの方向に辺の長さを許容最小間隔値の2倍分延長して検証用図形82を生成する。検証方法は、上述した本発明の実施形態1乃至実施形態3と同様である。まず、図形検証部90が、第1検証用図形82aを所定の方向で重ね合わせて、第1図形論理演算処理し、エラーとなった箇所に対して第2検証用図形82bを重ね合わせて第2図形論理演算処理する。 The method for generating the verification graphic 82 is the same as in the first to third embodiments described above, and the verification graphic generation unit 80 sets the lengths of the sides in the vertical and horizontal directions of the graphic to be included. The verification figure 82 is generated by increasing the thickness by twice the allowable minimum interval value with respect to the direction, in other words, extending the length of the side in each direction by twice the allowable minimum interval value. The verification method is the same as in Embodiments 1 to 3 of the present invention described above. First, the graphic verification unit 90 superimposes the first verification graphic 82a in a predetermined direction, performs a first graphic logic operation process, and superimposes the second verification graphic 82b on the location where the error occurred. 2 graphic logic processing.

検証手順は、図8(B1)及び図8(B2)に示すように、まず図形検証部90が、ポリシリコン4とインプラント領域5との包含距離ルールのチェックを行う。図形検証部90が、第1図形論理演算処理又は第2図形論理演算処理においてすべての検証対象箇所が合格であると判断した場合、図8(C1)及び図8(C2)に示すように、続いて図形検証部90が、拡散層3とインプラント領域5との包含距離ルールのチェックを行う。 In the verification procedure, as shown in FIGS. 8B1 and 8B2, the graphic verification unit 90 first checks the inclusion distance rule between the polysilicon 4 and the implant region 5. When the graphic verification unit 90 determines that all the verification target portions are acceptable in the first graphic logical operation process or the second graphic logical operation process, as shown in FIG. 8 (C1) and FIG. 8 (C2), Subsequently, the graphic verification unit 90 checks the inclusion distance rule between the diffusion layer 3 and the implant region 5.

一方、ポリシリコン4とインプラント領域5との包含距離ルールのチェックにおいて、図形検証部90が、検証対象箇所に第1図形論理演算処理及び第2図形論理演算処理の双方でエラーとなる箇所が存在すると判断した場合、図形検証部90は、エラー箇所をレポートしてレイアウトデータ作成部42に伝達する(ステップS111)。レイアウトデータ作成部42は、必要な修正を加える(ステップS112)。以下、レイアウト設計部40、論理接続検証部60、ルール・チェック部70及び図形検証部90が、図形検証部90でエラーが検出されなくなるまで図3に示すステップS103乃至ステップS112を繰り返す。以上のフローは、拡散層3とインプラント領域5との包含距離ルールのチェックにおいても同様である。 On the other hand, in checking the inclusion distance rule between the polysilicon 4 and the implant region 5, there is a location where the graphic verification unit 90 causes an error in both the first graphic logic processing and the second graphic logic processing in the verification target location. If so, the graphic verification unit 90 reports the error location and transmits it to the layout data creation unit 42 (step S111). The layout data creation unit 42 makes necessary corrections (step S112). Thereafter, the layout design unit 40, logical connection verification unit 60, rule check unit 70, and graphic verification unit 90 repeat steps S103 to S112 shown in FIG. 3 until no error is detected by the graphic verification unit 90. The above flow is the same in checking the inclusion distance rule between the diffusion layer 3 and the implant region 5.

図形検証部90が、拡散層3とインプラント領域5との包含距離ルールのチェックを行って、すべての検証対象箇所が合格であると判断した場合(ステップS110)、図形検証部90は、図形検証の結果レイアウトデータにエラー箇所が存在しないと判定し、レイアウト設計部40のレイアウトデータ生成部42にその結果をレポートする。レイアウトデータ生成部42は、レイアウトデータが完成したと判定し(ステップS113)、前記レイアウトデータをデータ出力部200に伝達する。データ出力部200は、表示装置又はプリンタで構成され、完成したレイアウトデータを表示装置に表示し又はプリントアウトして、前記判定結果を出力する(ステップS114)。続いて、レイアウトデータに基づいてフォトマスクが製造され(ステップS115)、さらに製造された当該フォトマスクを使用して半導体装置が製造され(ステップS116)、実施の形態の係る半導体装置の製造方法が終了する(ステップS117)。 When the graphic verification unit 90 checks the inclusion distance rule between the diffusion layer 3 and the implant region 5 and determines that all verification target portions are acceptable (step S110), the graphic verification unit 90 performs the graphic verification. It is determined that there is no error location in the result layout data, and the result is reported to the layout data generation unit 42 of the layout design unit 40. The layout data generation unit 42 determines that the layout data has been completed (step S113), and transmits the layout data to the data output unit 200. The data output unit 200 is composed of a display device or a printer, displays the completed layout data on the display device or prints out, and outputs the determination result (step S114). Subsequently, a photomask is manufactured based on the layout data (step S115), a semiconductor device is manufactured using the manufactured photomask (step S116), and the semiconductor device manufacturing method according to the embodiment is performed. The process ends (step S117).

拡散層3とインプラント領域5との包含距離ルールのチェックを行って、図形検証部90が、検証対象箇所に第1図形論理演算処理及び第2図形論理演算処理の双方においてエラーとなる箇所が存在すると判断した場合、ステップS110においてエラーが検出されなくなるまで、上述したステップS103乃至ステップS112を繰り返す。 The inclusion distance rule between the diffusion layer 3 and the implant region 5 is checked, and the figure verification unit 90 has a place where an error occurs in both the first figure logic operation process and the second figure logic operation process in the place to be verified. If it is determined, step S103 to step S112 are repeated until no error is detected in step S110.

以上説明したように、本発明の実施形態4においても、検証用図形82を使用して、図形検証を行うことで、検証がかなり困難であった包含距離ルールのチェックを簡易に行うことができる。なお、本発明の実施形態4に係る検証方法は、実施形態3と同様に、LVS検証と、DRCレイアウト検証及びそれに続く図形検証とを、同時並行して行ってもよいし、いずれかの検証を先に行って、その後続けて他の検証を行ってもよい。いずれにおいても、図形検証により簡易に包含距離ルールのチェックを行うことができ、効率的なレイアウト設計が可能となる。また、本発明の実施形態4に係るレイアウト作成方法による半導体装置の製造方法によれば、レイアウトデータの作成作業を効率化することができ、製品開発期間の短縮化及び製品開発コストの低減を実現できるという効果が得られる。 As described above, also in the fourth embodiment of the present invention, by performing graphic verification using the verification graphic 82, it is possible to easily check the inclusion distance rule, which has been extremely difficult to verify. . As in the third embodiment, the verification method according to the fourth embodiment of the present invention may perform LVS verification, DRC layout verification, and subsequent graphic verification in parallel, or any one of the verifications. May be performed first, followed by other verifications. In any case, the inclusion distance rule can be easily checked by the graphic verification, and an efficient layout design is possible. Further, according to the semiconductor device manufacturing method by the layout creation method according to the fourth embodiment of the present invention, layout data creation work can be made more efficient, and the product development period can be shortened and the product development cost can be reduced. The effect that it can be obtained.

以上説明したとおり、上述した本発明の実施形態1乃至実施形態4に係るレイアウト作成方法によれば、半導体集積回路の仕様情報に基づいて論理回路図を作成し、前記論理回路図に基づいて、レイアウトデータ及び該レイアウトデータが予め定められた設計ルールを満たしているかを検証するための検証用図形作成データを作成し、前記レイアウトデータにおいて前記論理回路図の素子及び素子間の接続が正確に実現されているか否かを照合確認し、前記レイアウトデータが設計ルールを満たすか否かを照合確認し、前記レイアウトデータが設計ルールを満たすか否かを判断できなかった箇所について前記検証用図形作成データに基づいて作成された検証用図形を所定の方向で重ね合わせて図形論理演算処理を行って該箇所が設計ルールを満たすか否かを照合確認し、前記図形論理演算処理にて不合格であって箇所に対して更に前記検証用図形を前記所定の方向に対して90度回転させたうえで重ね合わせて図形論理演算処置を行って該箇所が設計ルールを満たすか否かを照合確認し、前記それぞれの照合確認において合格と判定されるまで前記それぞれの処理を繰り返して半導体集積回路のレイアウトを作成し、前記レイアウトを露光マスク上に形成し、前記レイアウトを前記露光マスクを介して半導体基板上に転写することにより半導体基板にレイアウトパターンを形成する工程を含む半導体装置の製造方法が提供される。 As described above, according to the layout creation method according to the first to fourth embodiments of the present invention described above, a logic circuit diagram is created based on the specification information of the semiconductor integrated circuit, and based on the logic circuit diagram, Creates layout data and verification graphic creation data for verifying whether the layout data satisfies a predetermined design rule, and accurately realizes the connection between the elements of the logic circuit diagram in the layout data Whether the layout data satisfies the design rule, and whether the layout data satisfies the design rule or not can be determined whether the layout data satisfies the design rule. The verification logic created based on the Whether or not it is added, and the graphic logic operation process is failed, and the verification graphic is further rotated by 90 degrees with respect to the predetermined direction with respect to the position, and then superimposed on the graphic logic. Comparing and confirming whether or not the location satisfies the design rule by performing arithmetic processing, creating a layout of the semiconductor integrated circuit by repeating each of the processes until it is determined to be acceptable in the respective verification and confirmation, and the layout Is provided on an exposure mask, and the layout is formed on the semiconductor substrate by transferring the layout onto the semiconductor substrate via the exposure mask.

本発明の一実施形態に係る半導体集積回路のレイアウト作成装置20の構成例を示すブロック図である。1 is a block diagram illustrating a configuration example of a semiconductor integrated circuit layout creation device 20 according to an embodiment of the present invention. FIG. 本発明の一実施形態に係る半導体集積回路のレイアウト作成装置20におけるデータの流れを示す図である。It is a figure which shows the flow of the data in the layout preparation apparatus 20 of the semiconductor integrated circuit which concerns on one Embodiment of this invention. 本発明の一実施形態に係るレイアウトデータ作成方法における配線とコンタクトとのレイアウトデータ検証処理の一例を示すフローチャートである。It is a flowchart which shows an example of the layout data verification process of the wiring and contact in the layout data creation method which concerns on one Embodiment of this invention. 本発明の一実施形態に係るレイアウトデータ作成方法における配線1とコンタクト2との包含関係の検証に適用されるルール及び生成される検証用図形82を示す図である。It is a figure which shows the rule applied to verification of the inclusive relationship of the wiring 1 and the contact 2, and the generated verification figure 82 in the layout data creation method concerning one Embodiment of this invention. 本発明の一実施形態に係るレイアウトデータ作成方法における配線とコンタクトとのレイアウトデータ検証処理の一例を示すフローチャートである。It is a flowchart which shows an example of the layout data verification process of the wiring and contact in the layout data creation method which concerns on one Embodiment of this invention. 本発明の一実施形態に係るレイアウトデータ作成方法における配線とコンタクトとのレイアウトデータ検証処理の一例を示すフローチャートである。It is a flowchart which shows an example of the layout data verification process of the wiring and contact in the layout data creation method which concerns on one Embodiment of this invention. 本発明の一実施形態に係るレイアウト検証方法によるコンタクトと拡散層との包含関係の検証を示す模式図である。It is a schematic diagram which shows verification of the inclusion relation between the contact and the diffusion layer by the layout verification method according to an embodiment of the present invention. 本発明の一実施形態に係るレイアウト検証方法によるポリシリコンと拡散層とインプラント領域との包含関係の検証を示す模式図である。It is a schematic diagram which shows verification of the inclusion relationship between the polysilicon, the diffusion layer, and the implant region by the layout verification method according to the embodiment of the present invention. 回路図の一部を構成するMOSトランジスタ100のレイアウトの一例の断面図及び回路図例である。2 is a cross-sectional view and an example of a circuit diagram of an example of a layout of a MOS transistor 100 constituting a part of the circuit diagram. 図9に示したMOSトランジスタ100のワード線103及びMOSトランジスタ100の活性領域101、ゲート配線102、コンタクト104a〜104dのみを抜き出して模式的に示した図である。10 is a diagram schematically showing only the word line 103 of the MOS transistor 100 and the active region 101, the gate wiring 102, and the contacts 104a to 104d of the MOS transistor 100 shown in FIG. 半導体集積回路のレイアウトデータ作成方法のフローチャートの一例を示す図である。It is a figure which shows an example of the flowchart of the layout data creation method of a semiconductor integrated circuit. DRCのチェック項目を模式的に示した図である。It is the figure which showed the check item of DRC typically. DRCの図形チェックでメタル配線とコンタクトの間隔値をチェックする場合の模式図である。It is a schematic diagram in the case of checking the interval value of a metal wiring and a contact by the figure check of DRC.

符号の説明Explanation of symbols

1:配線
2、2a、2b、2c、2d、2e、2f:コンタクト
3:拡散層
4:ポリシリコン
5:インプラント領域
10:半導体集積回路仕様情報
20:レイアウト作成装置
30:論理回路図設計部
40:レイアウト設計部
50:レイアウト検証部
60:論理接続検証部
70:ルール・チェック部
80:検証図形生成部
82、82a、82b:検証用図形
90:図形検証部
100:MOSトランジスタ
101:活性領域
102:ゲート配線
103a、103b、103c:ワード線
104a、104b、104c、104d:コンタクト
200:データ出力部
300:マスク製造装置
400:半導体製造装置
1: Wiring 2, 2a, 2b, 2c, 2d, 2e, 2f: Contact 3: Diffusion layer 4: Polysilicon 5: Implant region 10: Semiconductor integrated circuit specification information 20: Layout creation device 30: Logic circuit diagram design unit 40 : Layout design unit 50: layout verification unit 60: logical connection verification unit 70: rule check unit 80: verification figure generation units 82, 82 a and 82 b: verification figure 90: figure verification part 100: MOS transistor 101: active region 102 : Gate wirings 103a, 103b, 103c: Word lines 104a, 104b, 104c, 104d: Contact 200: Data output unit 300: Mask manufacturing apparatus 400: Semiconductor manufacturing apparatus

Claims (5)

仕様情報に基づいて半導体集積回路の論理回路図を設計する論理回路図設計部と、
前記論理回路図に基づいてレイアウトデータを作成し、且つ、前記レイアウトデータが予め定められた設計ルールを満たしているかを検証するための検証用図形作成用データを生成するレイアウト設計部と、
前記レイアウトデータにおいて前記論理回路図の素子及び前記素子間の接続が正確に実現されているか否かを照合確認してその結果を生成する論理接続検証部と、
前記レイアウトデータが設計ルールを満たすか否かを照合確認してその結果を生成するルール・チェック部と、
前記検証用図形作成用データに基づいて検証用図形を作成する検証図形生成部と、
前記検証用図形と前記レイアウトデータによって作成される図形とを図形論理演算処理して前記レイアウトデータが前記設計ルールを満たしているか否かを照合確認してその結果を生成する図形検証部と、
前記論理接続検証部、前記ルール・チェック部及び前記図形検証部におけるすべての検証に合格したレイアウトデータを出力するデータ出力部と、
を有する半導体集積回路のレイアウト作成装置。
A logic circuit diagram design unit for designing a logic circuit diagram of a semiconductor integrated circuit based on the specification information;
A layout design unit that creates layout data based on the logic circuit diagram and generates verification graphic creation data for verifying whether the layout data satisfies a predetermined design rule;
A logical connection verification unit for verifying whether or not the connection between the elements of the logic circuit diagram and the elements in the layout data is accurately realized, and generating the result;
A rule check unit for verifying whether the layout data satisfies a design rule and generating a result thereof;
A verification graphic generation unit that generates a verification graphic based on the verification graphic generation data;
A graphic verification unit that performs graphic logic processing on the verification graphic and the graphic created by the layout data to check whether or not the layout data satisfies the design rule, and generates a result;
A data output unit that outputs layout data that has passed all verifications in the logical connection verification unit, the rule check unit, and the graphic verification unit;
An apparatus for creating a layout of a semiconductor integrated circuit.
前記図形検証部は、
前記検証用図形と前記レイアウトデータによって作成される図形との図形論理演算処理において、
前記検証用図形の中心点を所定の方向で前記レイアウトデータによって作成される図形の中心点に重ね合わせて第1図形論理演算処理を行い、且つ、前記第1図形論理演算処理において不合格となった箇所に対して前記検証用図形を前記所定の方向に対して90度回転し前記検証用図形の中心点を前記レイアウトデータによって作成される図形の中心点に重ね合わせて第2図形論理演算処理を行うことを特徴とする請求項1に記載の半導体集積回路のレイアウト作成装置。
The graphic verification unit
In the graphic logical operation processing of the verification graphic and the graphic created by the layout data,
A first graphic logic operation process is performed by superimposing a central point of the verification graphic on a central point of a graphic created by the layout data in a predetermined direction, and the first graphic logic operation process is rejected. The verification graphic is rotated by 90 degrees with respect to the predetermined position, and the central point of the verification graphic is superimposed on the central point of the graphic created by the layout data. The layout creation apparatus for a semiconductor integrated circuit according to claim 1, wherein:
前記図形検証部は、
前記ルール・チェック部において前記レイアウトデータが設計ルールを満たすか否かを判断できなかった箇所についてのみ前記検証用図形と前記レイアウトデータによって作成される図形との図形論理演算処理を行うことを特徴とする請求項1又は請求項2に記載の半導体集積回路のレイアウト作成装置。
The graphic verification unit
The rule check unit performs graphic logic operation processing on the verification graphic and the graphic created by the layout data only for a portion where it is not possible to determine whether or not the layout data satisfies the design rule. The layout creation apparatus for a semiconductor integrated circuit according to claim 1 or 2.
前記検証用図形は、
前記半導体集積回路内に配設される第1及び第2の素子間に図形表示したときに第2の素子の図形内に第1の素子の図形が包含される関係が成立し、且つ第1の素子の図形のそれぞれの辺と該辺に対向する第2の素子の図形のそれぞれの辺との間に最小許容間隔値が存在する場合において、
前記第1の素子の図形のそれぞれの辺の長さを、該辺に平行する方向の前記最小許容間隔値の2倍の長さだけ延長して作成される図形であることを特徴とする請求項1乃至請求項3の何れか一に記載の半導体集積回路のレイアウト作成装置。
The verification figure is
When a graphic display is made between the first and second elements arranged in the semiconductor integrated circuit, a relationship in which the graphic of the first element is included in the graphic of the second element is established, and the first In the case where there is a minimum allowable interval value between each side of the figure of the element and the side of the figure of the second element facing the side,
The figure is created by extending the length of each side of the figure of the first element by a length twice as long as the minimum allowable interval value in the direction parallel to the side. The layout creation device for a semiconductor integrated circuit according to any one of claims 1 to 3.
半導体集積回路の仕様情報に基づいて論理回路図を作成し、
前記論理回路図に基づいて、レイアウトデータ及び該レイアウトデータが予め定められた設計ルールを満たしているかを検証するための検証用図形作成データを作成し、
前記レイアウトデータにおいて前記論理回路図の素子及び素子間の接続が正確に実現されているか否かを照合確認し、
前記レイアウトデータが設計ルールを満たすか否かを照合確認し、
前記レイアウトデータが設計ルールを満たすか否かを判断できなかった箇所について前記検証用図形作成データに基づいて作成された検証用図形を所定の方向で重ね合わせて図形論理演算処理を行って該箇所が設計ルールを満たすか否かを照合確認し、
前記図形論理演算処理にて不合格であって箇所に対して更に前記検証用図形を前記所定の方向に対して90度回転させたうえで重ね合わせて図形論理演算処置を行って該箇所が設計ルールを満たすか否かを照合確認し、
前記それぞれの照合確認において合格と判定されるまで前記それぞれの処理を繰り返すことを特徴とする半導体集積回路のレイアウト設計方法。




























Create a logic circuit diagram based on the specification information of the semiconductor integrated circuit,
Based on the logic circuit diagram, create layout data and verification graphic creation data for verifying whether the layout data satisfies a predetermined design rule,
In the layout data, check whether or not the connection between the elements of the logic circuit diagram and the elements are correctly realized,
Check whether the layout data satisfies the design rules,
The location where the layout data could not be determined whether or not it satisfies the design rule is overlapped with the verification graphic created based on the verification graphic creation data in a predetermined direction, and subjected to graphic logic operation processing. Check whether or not the design rule is satisfied,
The graphic logic operation processing is rejected, and the verification graphic is further rotated by 90 degrees with respect to the predetermined direction with respect to the place, and then the figure logical operation treatment is performed by superimposing the figure. Check whether the rules are met,
A layout design method for a semiconductor integrated circuit, wherein each of the processes is repeated until it is determined that the verification is successful in each of the verification checks.




























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