JP2008182826A - 半導体スイッチング素子の駆動回路 - Google Patents
半導体スイッチング素子の駆動回路 Download PDFInfo
- Publication number
- JP2008182826A JP2008182826A JP2007014518A JP2007014518A JP2008182826A JP 2008182826 A JP2008182826 A JP 2008182826A JP 2007014518 A JP2007014518 A JP 2007014518A JP 2007014518 A JP2007014518 A JP 2007014518A JP 2008182826 A JP2008182826 A JP 2008182826A
- Authority
- JP
- Japan
- Prior art keywords
- circuit
- abnormality
- command
- period
- control
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Granted
Links
Images
Landscapes
- Power Conversion In General (AREA)
Abstract
【解決手段】駆動回路500に、IGBT1のターンオン過渡期間内でサンプリング回路8からのパルス8a発生期間のみゲート電圧を検出して閾値を超えると異常を検出する異常検出回路7と、オン指令直後のゲート電圧が所定値(第2の閾値)を超えるとキャンセル信号を発生するキャンセル回路7とを備え、キャンセル信号が発生されるとパルス8a発生期間にてゲート電圧を検出せず異常検出回路7による異常検出を停止させる。
【選択図】図6
Description
またこの発明に係る第2の半導体スイッチング素子の駆動回路は、制御回路からのオン指令発生前のオフ期間の長さに応じて異常検出手段による異常検出を停止させるため、オフ期間が短い場合に異常を誤検出するのが防止でき、異常検出の信頼性が向上する。
以下、この発明の実施の形態1による半導体スイッチング素子の駆動回路を図について説明する。
図1は、半導体スイッチング素子として例えば、環流ダイオード9が逆並列に接続されたIGBT(Insulated Gate Bipolar Transistor)を駆動する駆動回路500の構成を示すものである。
図に示すように、制御回路2は、外部からの指令に基づいて、IGBT1をターンオン、ターンオフさせるゲート指令(オン、オフ指令)をバッファ3に出力し、バッファ3は、ゲート抵抗4を介してIGBT1の制御電極であるゲートと接続され、制御回路2からのゲート指令にしたがってIGBT1を駆動する。
また、サンプリング回路8により決定される予め設定された期間で、IGBT1のゲート電圧の異常を検出する異常検出回路7と、異常検出時にIGBT1をターンオフさせる遮断速度を遅くする遮断速度調整回路5と、制御回路2からのオン指令発生直後のゲート電圧に基づいて異常検出回路7に異常検出を停止させるキャンセル信号を出力するキャンセル回路6とを備える。
一般にIGBTの通常のスイッチング時において、オンする際のゲート電圧は図3の実線のようになる。直列接続された2つのIGBTが何らかの原因でアーム短絡を起こし、IGBTに大きな短絡電流が流れると、ゲート電圧は図中の破線のようになる。駆動回路500は、このようなIGBTの短絡異常を検出し、安全に遮断動作を行う。
ここでは、IGBTをハーフブリッジ回路に適用するものについて示しているが、他の回路に適用してもよい。
遮断速度調整回路5は、速度調整オフゲート抵抗12と半導体スイッチング素子13とで構成され、速度調整オフゲート抵抗12は通常のオフゲート抵抗4bよりも抵抗値が大きくなっている。このため、通常のターンオフ動作に比べてIGBT1のゲート端子から引き抜かれる電流値が小さく、ターンオフ時の遮断速度が遅くなる。このように、遮断速度調整回路5は、異常検出回路7によりIGBT1の短絡異常が検出されたときに、正常時のターンオフよりも遮断速度を遅くしてターンオフさせる回路であり、大電流が流れている状態での遮断時に発生するサージ電圧を抑制してIGBT1の破損を防止し、安全に遮断する。
まず、オフ指令からオン指令までのオフ期間が充分長くIGBT1のゲート電圧が充分下がった状態でオンし、しかもIGBT1に異常がない場合の動作を図7に基づいて説明する。図7(a)に示す制御信号(オン、オフ指令)が制御回路2から出力されると、IGBT1のゲート電圧は図7(b)のようになる。
異常検出回路7は、コンパレータ15を備え、サンプリング回路8からのパルス8aの期間のみ、抵抗17、18で分圧されたゲート電圧である第1のゲート電圧信号15aをコンパレータ15に入力し、コンパレータ15は、ゲート電圧信号15aが所定の第1の閾値電圧15bよりも高いときに異常信号を出力する。第1の閾値電圧15bは、ターンオン時のゲート電圧の短絡異常が検出可能な所定の電圧に設定する。この場合、第1のゲート電圧信号15aは第1の閾値電圧15b以下であり、コンパレータ15の出力はLow(異常なし)のままである(図7(h)、図7(i))。
このように、キャンセル回路6は、制御回路2からのオン指令直後のゲート電圧を検出してコンパレータ23に入力し、ゲート電圧(第2のゲート電圧信号23a)が所定の第2の閾値電圧23bよりも高いとき、パルス波形出力回路22により一定の長さのHighパルス信号をキャンセル信号として出力する。この場合、図7(e)に示すように、第2のゲート電圧信号23aは第2の閾値電圧23b以下であり、コンパレータ23の出力はLowのままで、キャンセル信号は発生されない。なお、便宜上、パルス波形出力回路22の出力およびコンパレータ23の出力の図示は省略した。
サンプリング回路8は、制御回路2からオン指令が入力されると、ターンオンの過渡期間内の予め設定された期間にパルス8aを出力する(図8(c))。
この場合、オフ期間は図7で示した場合と同様に充分長く、制御回路2からのオン指令直後のゲート電圧は正常時と同レベルである。このため、図9(a)〜図9(g)に示す各部の動作および波形は図7(a)〜図7(g)で示したものと同様となる。即ち、キャンセル回路6はキャンセル信号を発生せず、異常検出回路7は、サンプリング回路8からのパルス8aの期間のみ、抵抗17、18で分圧されたゲート電圧(第1のゲート電圧信号15a)をコンパレータ15に入力して第1の閾値電圧15bと比較する。この場合、短絡異常のため第1のゲート電圧信号15aは第1の閾値電圧15bより高く、コンパレータ15は異常信号15cを発生する(図9(h)、図9(i))。
次に、この発明の実施の形態2による半導体スイッチング素子の駆動回路について説明する。図10は、この発明の実施の形態2によるIGBT1の駆動回路500aの構成を示す。
図10において、前述した実施の形態1の図6と同一符号は同一または相当部分を示すので説明を省略する。この場合、異常検出回路7aは、ゲート抵抗4の両端電圧を差動増幅回路30に入力してゲート電流を検出してコンパレータ15の−端子に入力し、このゲート電流を閾値と比較することで短絡異常の検出を行う。
図11〜図13は、駆動回路500aの動作を説明する各部の波形図をタイムチャートで示したものである。図11はIGBT1のオフ期間が長い場合、図12はIGBT1のオフ期間が短い場合を示す。また、図13はIGBT1に短絡異常が発生した場合を示す。
サンプリング回路8は、制御回路2からオン指令が入力されると、ターンオンの過渡期間内の予め設定された期間にパルス8aを出力する(図11(c))。
また、パルス発生回路27は、制御回路2からのオン指令と同時に短いオンパルスを発生させ(図11(d))、該オンパルスの期間だけ、第2のゲート電圧信号23aはコンパレータ23の+端子に入力される。コンパレータ23は、第2のゲート電圧信号23aが所定の第2の閾値電圧23bよりも高いときにHigh信号をパルス波形出力回路22に出力し、パルス波形出力回路22は、High信号が入力されたときにキャンセル信号として一定の長さのHighパルス信号を出力する。この場合、図11(e)に示すように、第2のゲート電圧信号23aは第2の閾値電圧23b以下であり、コンパレータ23の出力はLowのままで、キャンセル信号は発生されない。なお、便宜上、パルス波形出力回路22の出力およびコンパレータ23の出力の図示は省略した。
サンプリング回路8は、制御回路2からオン指令が入力されると、ターンオンの過渡期間内の予め設定された期間にパルス8aを出力する(図12(c))。
このため、図13(a)〜図13(g)に示す各部の動作および波形は図11(a)〜図11(g)で示したものと同様となる。即ち、キャンセル回路6はキャンセル信号を発生せず、異常検出回路7aは、ゲート電流信号15dをコンパレータ15で検出して、サンプリング回路8からのパルス8aの期間のみ閾値信号15eと比較して異常検出を行う。この場合、短絡異常のためゲート電流信号15dは閾値信号15eより低く、コンパレータ15は異常信号15fを発生する(図13(h)、図13(i))。
次に、この発明の実施の形態3による半導体スイッチング素子の駆動回路について説明する。図14は、この発明の実施の形態3によるIGBT1の駆動回路500cの構成を示す。
図14において、前述した実施の形態1の図6と同一符号は同一または相当部分を示すので説明を省略する。この場合、キャンセル回路6の替わりに、異常検出回路7に異常検出を停止させるキャンセル信号を出力する異常検出キャンセル手段としてタイマ回路31を備える。タイマ回路31は、制御回路2からのオフ指令が発生された時点から、所定の一定期間、キャンセル指令となるパルス信号を出力する。
図15(a)に示す制御信号(オン、オフ指令)が制御回路2から出力されると、IGBT1のゲート電圧は図15(b)のようになる。オフ期間が短いため、ゲート電圧が0Vまで減少する前に再び上昇しているため、ターンオン時のゲート電圧が高くなっている。
サンプリング回路8は、制御回路2からオン指令が入力されると、ターンオンの過渡期間内の予め設定された期間にパルス8aを出力する(図15(c))。
タイマ回路31は、制御信号の立ち下がりエッジ、即ちオフ指令をトリガとして、一定のパルス幅でキャンセル指令パルス31aを出力する。図16に示すように、このキャンセル指令パルス31aのパルス幅は、IGBT1が、ゲート電圧が0Vまで低下してすぐに上昇するように動作した場合において、ゲート電圧が低下し始めるときから、ターンオンの過渡期間中の所定の期間に設定される。
上述したように、異常検出回路7は、サンプリング回路8からのパルス8aの期間のみゲート電圧(第1のゲート電圧信号15a)を検出するものであるが、パルス8aがキャンセル指令パルス31aと重なると、その重なり期間で、ゲート電圧の検出がキャンセルされる。この場合、オフ期間が短いためゲート電圧は正常時よりも過渡的に高くなるが、ゲート電圧の検出をキャンセルして異常検出をキャンセルするため、誤って異常検出するのが回避できる。
次に、この発明の実施の形態4による半導体スイッチング素子の駆動回路について説明する。図18は、この発明の実施の形態4によるIGBT1の駆動回路500dの構成を示す。この実施の形態は、上記実施の形態3におけるタイマ回路31を上記実施の形態2に適用したものである。即ち、タイマ回路31は、制御回路2からのオフ指令をトリガとして、一定のパルス幅でキャンセル指令パルス31aをキャンセル信号として出力する。また異常検出回路7aは、ゲート抵抗4の両端電圧を差動増幅回路30に入力してゲート電流を検出してコンパレータ15の−端子に入力し、このゲート電流を閾値と比較することで短絡異常の検出を行う。
なお、オフ期間が長い場合のタイムチャートは便宜上省略したが、キャンセル指令パルス31aの終了後にサンプリング回路8のパルス8aが発生され、IGBT1が正常時および短絡異常時における異常検出回路7aの動作は、図11、図13で示したものと同様である。
図19(a)に示す制御信号(オン、オフ指令)が制御回路2から出力されると、IGBT1のゲート電流は図19(b)のようになる。オフ期間が短いため、ゲート電流が0Aまで上昇して戻る前にオン指令により上昇するため、ターンオン時のゲート電流が低くなる。
サンプリング回路8は、制御回路2からオン指令が入力されると、ターンオンの過渡期間内の予め設定された期間にパルス8aを出力する(図19(c))。
タイマ回路31は、制御信号の立ち下がりエッジ、即ちオフ指令をトリガとして、一定のパルス幅でキャンセル指令パルス31aを出力する。
NAND回路20の出力によりスイッチ19が制御されてコンパレータ15の+端子の入力は0となる。またコンパレータ15の−端子には、差動増幅回路30からのゲート電流信号15dが入力され、ゲート電流信号15dは0以上であり、コンパレータ15の出力はLow(異常なし)のままである(図19(g)、図19(h))。
次に、この発明の実施の形態5による半導体スイッチング素子の駆動回路について説明する。図21は、この発明の実施の形態5によるIGBT1の駆動回路500fの構成を示す。
図21において、前述した実施の形態2の図10と同一符号は同一または相当部分を示す。この場合、異常検出回路7bは、上記実施の形態2と同様に、ゲート抵抗4の両端電圧を差動増幅回路30に入力してゲート電流を検出してコンパレータ15の−端子に入力し、このゲート電流を閾値と比較することで短絡異常の検出を行う。ここで、コンパレータ15の−端子に入力するゲート電流信号15dをキャンセル回路6のコンパレータ23の+端子にも入力し、異常検出におけるキャンセルの要否を判定させる。
オン指令が制御回路2から出力されると、IGBT1のゲート電流は図22(a)のようになる。(i)は、オフ指令からオン指令までのオフ期間が長く、しかもIGBT1に異常がない場合、(ii)はオフ期間が短い場合、(iii)はオフ期間が長くIGBT1に短絡異常(アーム短絡)が発生した場合である。
パルス発生回路27は、制御回路2からのオン指令と同時に短いオンパルスを発生させ(図22(b))、該オンパルスの期間だけ、ゲート電流信号15dはコンパレータ23の+端子に入力される。コンパレータ23は、ゲート電流信号15dが所定の閾値よりも高いときにHigh信号をパルス波形出力回路22に出力し、パルス波形出力回路22は、High信号が入力されたときに一定の長さのHighパルス信号を出力する。
サンプリング回路8は、制御回路2からオン指令が入力されると、ターンオンの過渡期間内の予め設定された期間にパルス8aを出力する(図22(d))。
異常検出回路7bにおいて、キャンセル回路6内のパルス波形出力回路22からのHighパルス信号とサンプリング回路8からのパルス8aとを入力とするNAND回路600の出力は、サンプリング回路8からのパルス8aの期間のみLowとなる(図22(e))。NAND回路600の出力によりスイッチ19が制御され、コンパレータ15の+端子の入力は、NAND回路600の出力High時に0となり、Low時に、抵抗28、29で分圧された制御電圧である閾値信号15eとなる。またコンパレータ15の−端子には、上述したように差動増幅回路30からのゲート電流信号15dが入力される。即ち、サンプリング回路8からのパルス8aの期間のみ、閾値信号15eをコンパレータ15の+端子に入力し、コンパレータ15は、ゲート電流信号15dが閾値信号15eよりも低いときに異常信号を出力する。
以上のように、この実施の形態では、IGBT1のターンオン過渡期間内で、サンプリング回路8からのパルス8a発生期間のみゲート電流を閾値と比較して異常を検出する異常検出回路7bと、制御回路2からのオン指令直後のゲート電流が閾値を超えると反転キャンセル信号を発生するキャンセル回路7とを備え、反転キャンセル信号が発生されずLowのままのとき、パルス8a発生期間にてゲート電流の閾値を発生させず異常検出回路7bによる異常検出が停止されるようにした。このため、IGBT1のオフ期間が短くゲート電圧が下がりきらない状態でオンした場合に、異常検出回路7bによる異常検出が停止され、誤って異常検出するのが回避でき、駆動回路500fの信頼性が向上する。また、誤った異常検出によりIGBT1が遮断されることがないため、IGBT1を用いた回路の動作が安定する。
7,7a,7b 異常検出回路、8 サンプリング回路、
15a 第1のゲート電圧信号、15b 第1の閾値、15c,15f 異常信号、
15d ゲート電流信号、15e 閾値信号、23a 第2のゲート電圧信号、
23b 第2の閾値、31 異常検出キャンセル手段としてタイマ回路、
31a キャンセル指令パルス、32 CPU、32a キャンセル指令、
500,500a〜500f 駆動回路。
Claims (7)
- 外部からの指令に基づいてオン、オフ指令を発生する制御回路を備えて、制御電極によりオンオフ動作が制御される半導体スイッチング素子の駆動回路において、
上記制御回路からオン指令が発生された後、上記制御電極のターンオン過渡期間内の予め設定された期間中、上記制御電極の制御量が閾値範囲を外れると異常を検出する異常検出手段と、上記制御回路からのオン指令発生直後の上記制御電極の制御量に基づいて上記異常検出手段による異常検出を停止させる異常検出キャンセル手段とを備えたことを特徴とする半導体スイッチング素子の駆動回路。 - 上記異常検出キャンセル手段は、上記制御回路からのオン指令発生直後の上記制御電極の制御量としての制御電圧を検出し、該制御電圧が所定値よりも高いとき、上記異常検出手段による異常検出を停止させることを特徴とする請求項1記載の半導体スイッチング素子の駆動回路。
- 上記異常検出キャンセル手段は、上記制御回路からのオン指令発生直後の上記制御電極の制御量として該制御電極に流れる電流を検出し、該電流が所定値よりも低いとき、上記異常検出手段による異常検出を停止させることを特徴とする請求項1記載の半導体スイッチング素子の駆動回路。
- 外部からの指令に基づいてオン、オフ指令を発生する制御回路を備えて、制御電極によりオンオフ動作が制御される半導体スイッチング素子の駆動回路において、
上記制御回路からオン指令が発生された後、上記制御電極のターンオン過渡期間内の予め設定された期間中、上記制御電極の制御量が閾値範囲を外れると異常を検出する異常検出手段と、上記制御回路からのオン指令発生前のオフ期間の長さに応じて上記異常検出手段による異常検出を停止させる異常検出キャンセル手段とを備えたことを特徴とする半導体スイッチング素子の駆動回路。 - 上記異常検出キャンセル手段は、上記制御回路からオフ指令が発生された時点から所定の一定期間、キャンセル指令を発生し、該キャンセル指令の発生期間は、オフ期間の長さに応じて上記異常検出手段が異常を検出する上記予め設定された期間と重なり、該重なる期間にて上記異常検出手段による異常検出を停止させることを特徴とする請求項4記載の半導体スイッチング素子の駆動回路。
- 上記異常検出手段は、上記制御電極の制御量として制御電圧を検出して該制御電圧が閾値を超えると異常を検出することを特徴とする請求項1〜5のいずれかに記載の半導体スイッチング素子の駆動回路。
- 上記異常検出手段は、上記制御電極の制御量として該制御電極に流れる電流を検出して該電流が閾値未満であるとき異常を検出することを特徴とする請求項1〜5のいずれかに記載の半導体スイッチング素子の駆動回路。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2007014518A JP4920434B2 (ja) | 2007-01-25 | 2007-01-25 | 半導体スイッチング素子の駆動回路 |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2007014518A JP4920434B2 (ja) | 2007-01-25 | 2007-01-25 | 半導体スイッチング素子の駆動回路 |
Publications (2)
Publication Number | Publication Date |
---|---|
JP2008182826A true JP2008182826A (ja) | 2008-08-07 |
JP4920434B2 JP4920434B2 (ja) | 2012-04-18 |
Family
ID=39726294
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP2007014518A Expired - Fee Related JP4920434B2 (ja) | 2007-01-25 | 2007-01-25 | 半導体スイッチング素子の駆動回路 |
Country Status (1)
Country | Link |
---|---|
JP (1) | JP4920434B2 (ja) |
Cited By (5)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP2012110125A (ja) * | 2010-11-17 | 2012-06-07 | Fuji Electric Co Ltd | 3レベル電力変換器の保護装置 |
JP2014075694A (ja) * | 2012-10-04 | 2014-04-24 | Renesas Electronics Corp | ゲートドライバ、及びスイッチング方法 |
JP2015019554A (ja) * | 2013-07-12 | 2015-01-29 | 株式会社デンソー | スイッチング素子の駆動回路 |
WO2016038717A1 (ja) * | 2014-09-11 | 2016-03-17 | 三菱電機株式会社 | 自己消弧型半導体素子の短絡保護回路 |
JP6300964B1 (ja) * | 2017-01-13 | 2018-03-28 | 三菱電機株式会社 | 電力変換装置 |
Families Citing this family (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
CN104237761B (zh) | 2013-06-13 | 2018-05-04 | 通用电气公司 | 绝缘栅双极型晶体管的失效模式检测及保护的***和方法 |
Citations (3)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP2004064930A (ja) * | 2002-07-30 | 2004-02-26 | Mitsubishi Electric Corp | 電力用半導体素子の駆動回路 |
JP2005020843A (ja) * | 2003-06-25 | 2005-01-20 | Toshiba Mitsubishi-Electric Industrial System Corp | 電力変換装置及びこの電力変換装置を用いた試験方法 |
WO2007116900A1 (ja) * | 2006-04-06 | 2007-10-18 | Mitsubishi Electric Corporation | 半導体素子の駆動回路 |
-
2007
- 2007-01-25 JP JP2007014518A patent/JP4920434B2/ja not_active Expired - Fee Related
Patent Citations (3)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP2004064930A (ja) * | 2002-07-30 | 2004-02-26 | Mitsubishi Electric Corp | 電力用半導体素子の駆動回路 |
JP2005020843A (ja) * | 2003-06-25 | 2005-01-20 | Toshiba Mitsubishi-Electric Industrial System Corp | 電力変換装置及びこの電力変換装置を用いた試験方法 |
WO2007116900A1 (ja) * | 2006-04-06 | 2007-10-18 | Mitsubishi Electric Corporation | 半導体素子の駆動回路 |
Cited By (9)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP2012110125A (ja) * | 2010-11-17 | 2012-06-07 | Fuji Electric Co Ltd | 3レベル電力変換器の保護装置 |
JP2014075694A (ja) * | 2012-10-04 | 2014-04-24 | Renesas Electronics Corp | ゲートドライバ、及びスイッチング方法 |
JP2015019554A (ja) * | 2013-07-12 | 2015-01-29 | 株式会社デンソー | スイッチング素子の駆動回路 |
WO2016038717A1 (ja) * | 2014-09-11 | 2016-03-17 | 三菱電機株式会社 | 自己消弧型半導体素子の短絡保護回路 |
JPWO2016038717A1 (ja) * | 2014-09-11 | 2017-07-06 | 三菱電機株式会社 | 自己消弧型半導体素子の短絡保護回路 |
KR101863014B1 (ko) | 2014-09-11 | 2018-05-31 | 미쓰비시덴키 가부시키가이샤 | 자기 소호형 반도체 소자의 단락 보호 회로 |
US11070046B2 (en) | 2014-09-11 | 2021-07-20 | Mitsubishi Electric Corporation | Short-circuit protection circuit for self-arc-extinguishing type semiconductor element |
JP6300964B1 (ja) * | 2017-01-13 | 2018-03-28 | 三菱電機株式会社 | 電力変換装置 |
JP2018113809A (ja) * | 2017-01-13 | 2018-07-19 | 三菱電機株式会社 | 電力変換装置 |
Also Published As
Publication number | Publication date |
---|---|
JP4920434B2 (ja) | 2012-04-18 |
Similar Documents
Publication | Publication Date | Title |
---|---|---|
JP4740320B2 (ja) | 半導体素子の駆動回路 | |
JP5729472B2 (ja) | 短絡保護回路 | |
JP4338721B2 (ja) | 電力変換装置及びその異常検出方法 | |
CA2563457C (en) | Inverter bridge controller implementing short-circuit protection scheme | |
JP5452551B2 (ja) | 電力変換装置及び電力変換システム | |
JP4920434B2 (ja) | 半導体スイッチング素子の駆動回路 | |
WO2014097485A1 (ja) | 駆動保護回路、半導体モジュール及び自動車 | |
JP5796450B2 (ja) | スイッチングデバイスの制御装置 | |
JP2007259533A (ja) | 半導体素子の保護回路 | |
JP2008118834A (ja) | サージ低減回路およびサージ低減回路を備えたインバータ装置 | |
JP3780898B2 (ja) | パワーデバイスの駆動回路 | |
JP2017050804A (ja) | 半導体スイッチの保護回路 | |
JP2014217151A (ja) | 電力変換装置およびその過電流保護方法 | |
JP6048164B2 (ja) | 過電流保護回路 | |
JP6414440B2 (ja) | スイッチング素子の駆動装置 | |
JP2009165348A (ja) | 電力変換装置及びその異常検出方法 | |
JP6394036B2 (ja) | 電力用半導体素子の駆動装置 | |
JP2007336665A (ja) | ゲート駆動装置およびそれを備えた電力変換装置 | |
KR100689328B1 (ko) | 인버터 보호 장치 | |
JP4613200B2 (ja) | 駆動回路用の供給ユニットを動作させる方法、および駆動回路用の供給ユニット | |
JP6070003B2 (ja) | 半導体駆動装置 | |
JP5893383B2 (ja) | 電力変換装置 | |
JP6622405B2 (ja) | インバータ駆動装置 | |
JP3770163B2 (ja) | 電圧駆動型半導体素子の異常検出方法 | |
JP2006060971A (ja) | 半導体スイッチの制御装置 |
Legal Events
Date | Code | Title | Description |
---|---|---|---|
A621 | Written request for application examination |
Free format text: JAPANESE INTERMEDIATE CODE: A621 Effective date: 20090106 |
|
A131 | Notification of reasons for refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20110802 |
|
A977 | Report on retrieval |
Free format text: JAPANESE INTERMEDIATE CODE: A971007 Effective date: 20110803 |
|
A521 | Request for written amendment filed |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20110926 |
|
TRDD | Decision of grant or rejection written | ||
A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 Effective date: 20120131 |
|
A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 |
|
A61 | First payment of annual fees (during grant procedure) |
Free format text: JAPANESE INTERMEDIATE CODE: A61 Effective date: 20120201 |
|
R150 | Certificate of patent or registration of utility model |
Ref document number: 4920434 Country of ref document: JP Free format text: JAPANESE INTERMEDIATE CODE: R150 Free format text: JAPANESE INTERMEDIATE CODE: R150 |
|
FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20150210 Year of fee payment: 3 |
|
R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
LAPS | Cancellation because of no payment of annual fees |