JP2008172201A - Semiconductor device for electrostatic protection - Google Patents

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Abstract

<P>PROBLEM TO BE SOLVED: To realize a semiconductor device for the electrostatic protection of an SCR structure which has a high hold voltage characteristic. <P>SOLUTION: In a semiconductor device for the electrostatic protection of an SCR structure formed in an SOI substrate, an embedding n<SP>+</SP>-type region 12 is formed on an embedded insulating film 11, and an anode n-type region 20 and a cathode p-type region 21 include extended regions 20a and 21a. The length Ln of an extended region 20a, the length Lp of an extended region 21a, the distance Ly of a longitudinal direction from an anode p-type region 20 and a cathode p-type region 21 to an embedding n<SP>+</SP>-type region 12 are adjusted, so that a desired hold withstand voltage characteristic can be obtained to adjust the distance L between an anode n-type region 20 and a cathode p-type region 21 with the result that a desired operation start voltage value can be obtained. <P>COPYRIGHT: (C)2008,JPO&INPIT

Description

本発明は、集積回路等を静電気から保護するための静電気保護用半導体装置に関するものであり、特に、ＳＣＲ構造を有するものに関する。   The present invention relates to a semiconductor device for electrostatic protection for protecting an integrated circuit or the like from static electricity, and more particularly to a device having an SCR structure.

自動車用ＩＣは、アナログやデジタル制御回路、ドライバー用パワーＭＯＳなどを一体とした統合化が進んでおり、動作電圧に関しては、バッテリー電圧系と数Ｖ電圧系などの多電圧に対応した構成となっている。このような自動車用のＩＣは複合ＩＣと呼ばれ、同一ＩＣ基板内にバイボーラ素子、ＣＭＯＳ素子、横型パワーＭＯＳなどを作り込んだ構造となっている。 Automotive ICs are being integrated with analog and digital control circuits, power MOS for drivers, etc., and the operating voltage is configured to support multiple voltages such as battery voltage system and several V voltage system. ing. Such an automobile IC is called a composite IC, and has a structure in which a bipolar element, a CMOS element, a lateral power MOS, and the like are formed in the same IC substrate.

自動車用複合ＩＣは、サージやノイズの印加される厳しい車載環境のもとで正常動作を要求される。このため、回路素子間が完全に誘電体分離されるＳＯＩ基板を用いて製造される傾向が高まっている。また、自動車用ＩＣは、静電気破壊に対する耐圧規格も厳しく、通常１５ｋＶ〜２５ｋＶの非常に高い静電気耐圧に対する保障を必要としている。   A composite IC for an automobile is required to operate normally under a severe on-vehicle environment to which a surge or noise is applied. For this reason, the tendency to manufacture using an SOI substrate in which circuit elements are completely dielectrically separated is increasing. In addition, automotive ICs have strict withstand voltage standards against electrostatic breakdown, and usually require a guarantee against a very high electrostatic withstand voltage of 15 kV to 25 kV.

一般に、入力端子のＥＳＤ（静電気放電）保護には、特許文献１、２等に記載があるようにダイオードが用いられている。図１２は、従来のＳＯＩ基板に形成されたＥＳＤ保護素子としての表面型ダイオードを示す図である。半導体基板表面にｐ型拡散領域とｎ型拡散領域が一定の間隔で交互に複数配置された構造である。このｐ型拡散領域とｎ型拡散領域の形成は、ＣＭＯＳ構造のｐウェル拡散層、ｎウェル拡散層の形成工程を利用する場合が多い。   Generally, a diode is used for ESD (electrostatic discharge) protection of an input terminal as described in Patent Documents 1 and 2 and the like. FIG. 12 is a diagram showing a surface type diode as an ESD protection element formed on a conventional SOI substrate. This is a structure in which a plurality of p-type diffusion regions and n-type diffusion regions are alternately arranged at regular intervals on the surface of the semiconductor substrate. The formation of the p-type diffusion region and the n-type diffusion region often uses a process for forming a p-well diffusion layer and an n-well diffusion layer having a CMOS structure.

一方、上記のｐ型拡散領域とｎ型拡散領域を用いて、ＳＣＲ（サイリスタ）構造のＥＳＤ保護素子も形成することができ、特許文献３〜５にその構造の一例が示されている。ＳＣＲ素子は、ラッチアップ動作を起こすと内部抵抗が非常に低くなり、大電流を駆動できるため、ＥＳＤ耐圧性能に優れた素子を実現できる。このようなＳＣＲ構造のＥＳＤ保護素子は、ラッチアップ時の保持電圧は数ボルトであり、微細ＭＯＳ集積回路に対して主に適用されている。   On the other hand, an ESD protection element having an SCR (thyristor) structure can also be formed by using the p-type diffusion region and the n-type diffusion region, and Patent Documents 3 to 5 show examples of the structure. When a latch-up operation occurs, the SCR element has a very low internal resistance and can drive a large current, so that an element with excellent ESD withstand voltage performance can be realized. Such an ESD protection element having an SCR structure has a holding voltage of several volts at the time of latch-up, and is mainly applied to a fine MOS integrated circuit.

また、自動車用ＩＣでのＥＳＤ保護素子の動作電圧設計範囲は、バッテリー電源系回路では、１６Ｖバッテリー電圧値に入力信号の電圧変動マージンを考慮して、一般に下限電圧２０Ｖ以上の範囲で動作することが求められる。上限電圧は、内部回路への入力抵抗などや内部回路入部での耐圧にも依存するが、一般にできる限り低い電圧であることが望ましく、最も高くても１００Ｖ以下の電圧範囲で動作が求められる。この、ＥＳＤ保護素子の動作電圧に関して、図１２の表面型ダイオードでは、ｐ型拡散領域とｎ型拡散領域の間隔を適正な範囲にすることで、動作開始電圧値を決定している。
特開２００３−２２４１３３ 特開２００５−２０３７３８ 特開２００２−９４００１ 特開２００５−７９２８７ 特開２００６−７４０１２ In addition, the operating voltage design range of the ESD protection element in the IC for automobiles is that the battery power supply system circuit generally operates within the range of the lower limit voltage of 20V or more in consideration of the voltage fluctuation margin of the input signal in the 16V battery voltage value. Is required. Although the upper limit voltage depends on the input resistance to the internal circuit and the withstand voltage at the internal circuit input portion, it is generally desirable that the upper limit voltage be as low as possible, and operation is required in a voltage range of 100 V or less at the highest. Regarding the operating voltage of the ESD protection element, in the surface type diode of FIG. 12, the operation start voltage value is determined by setting the interval between the p-type diffusion region and the n-type diffusion region within an appropriate range.
JP 2003-224133 A JP 2005-203738 A JP 2002-94001 A JP-A-2005-79287 JP 2006-74012 A

しかしながら、図１２のような構造のダイオード素子では、ｐ型拡散領域とｎ型拡散領域の間隔は、半導体基板最表面部で最も短くなるため、対向する最表面端部で最も電界集中を起こす。また、ＥＳＤ保護動作時のサージ電流は、ｐ型拡散領域とｎ型拡散領域の最表面近傍に集中して流れるため、電流集中によるホットスポットが発生する。そのため、高いＥＳＤ耐圧を得ることは困難である。したがって、自動車用ＩＣに要求されるＥＳＤ耐圧規格を達成するには、ダイオード接合部の全長が数十ｍｍにも達する素子が必要となってしまう。たとえば、一辺の長さが５００μｍの短冊形状のパターンでｐ型拡散領域とｎ型拡散領域を形成すると、約５０組のダイオードパターンの並列接続が必要となる。このような大規模なダイオード素子では配線抵抗も無視できなくなり、ＥＳＤ時に全体を均一に動作するように配線設計することは容易ではない。その結果として、設計どおりのＥＳＤ耐圧を得ることが困難となる。また、このような表面型ダイオード素子では動作抵抗が比較的大きく、この点も高いＥＳＤ耐圧を得にくい要因となっている。   However, in the diode element having the structure as shown in FIG. 12, the distance between the p-type diffusion region and the n-type diffusion region is the shortest at the outermost surface portion of the semiconductor substrate, so that the electric field is most concentrated at the opposite end portions of the upper surface. In addition, since the surge current during the ESD protection operation concentrates and flows near the outermost surfaces of the p-type diffusion region and the n-type diffusion region, a hot spot due to current concentration occurs. For this reason, it is difficult to obtain a high ESD withstand voltage. Therefore, in order to achieve the ESD withstand voltage standard required for automotive ICs, an element having a diode junction having an overall length of several tens of mm is required. For example, when a p-type diffusion region and an n-type diffusion region are formed in a strip-shaped pattern with a side length of 500 μm, about 50 sets of diode patterns need to be connected in parallel. In such a large-scale diode element, the wiring resistance cannot be ignored, and it is not easy to design the wiring so that the entire device operates uniformly during ESD. As a result, it becomes difficult to obtain the ESD withstand voltage as designed. Further, such a surface type diode element has a relatively large operating resistance, which is also a factor that makes it difficult to obtain a high ESD withstand voltage.

以上のように、図１２に示したｐ型拡散領域とｎ型拡散領域を対向させた構造のダイオード素子では、拡散領域の端部のみがＥＳＤ動作用部として機能し、本質的に高いＥＳＤ耐圧を得ることが困難な構造であり、全長が数十ｍｍに及ぶ大規模なダイオード素子とせざるを得ない。   As described above, in the diode element having the structure in which the p-type diffusion region and the n-type diffusion region are opposed to each other as shown in FIG. 12, only the end portion of the diffusion region functions as an ESD operation portion, and the ESD breakdown voltage is essentially high. Therefore, it is difficult to obtain a large-scale diode element having a total length of several tens of millimeters.

また、ＳＣＲ素子は、表面型ダイオードと比べて非常に高いＥＳＤ耐圧性能が得られるためＥＳＤ保護素子として理想的ではあるが、ラッチアップ時の保持電圧は数ボルトで自動車用ＩＣでの電源電圧より低く、自動車用ＩＣのＥＳＤ保護素子として適用するのは困難である。   In addition, the SCR element is ideal as an ESD protection element because it has a very high ESD withstand voltage performance compared to the surface diode, but the holding voltage at the time of latch-up is several volts, which is higher than the power supply voltage in the automotive IC. It is low and difficult to apply as an ESD protection element for automotive ICs.

そこで本発明の目的は、高い保持電圧と高いＥＳＤ耐圧性能を有する新規なＳＣＲ型の静電気保護用半導体装置を実現すること、自動車用ＩＣのＥＳＤ保護素子として適用できる静電気保護用半導体装置を実現することである。   SUMMARY OF THE INVENTION An object of the present invention is to realize a novel SCR type electrostatic protection semiconductor device having a high holding voltage and a high ESD withstand voltage performance, and to realize an electrostatic protection semiconductor device applicable as an ESD protection element for an automotive IC. That is.

第１の発明は、他の素子に対して電気的に分離され、他の素子の静電気破壊を防止するための静電気保護用半導体装置において、第１伝導型で高キャリア濃度の埋め込み領域と、埋め込み領域上に形成された、埋め込み領域よりも低キャリア濃度である第１伝導型の主半導体領域と、主半導体領域の表面に形成された、第１伝導型の第１の拡散領域と、第１の拡散領域の表面に形成された、第１伝導型の第１の電極形成領域、および第２伝導型の第２の電極形成領域と、第１の電極形成領域および第２の電極形成領域と接続する第１の電極と、第１の拡散領域とは離れた領域に形成された、第２伝導型の第２の拡散領域と、第２の拡散領域の表面に形成された第１伝導型の第３の電極形成領域、および第２伝導型の第４の電極形成領域と、第３の電極形成領域および第４の電極形成領域と接続する第２の電極とを有し、第１の拡散領域および第２の拡散領域は、その第１の拡散領域と第２の拡散領域との対向方向に、延長領域を備えていることを特徴とする静電気保護用半導体装置である。   According to a first aspect of the present invention, there is provided an electrostatic protection semiconductor device that is electrically isolated from other elements and prevents electrostatic breakdown of the other elements. A first conduction type main semiconductor region having a lower carrier concentration than the buried region, a first conduction type first diffusion region formed on the surface of the main semiconductor region, and a first diffusion region formed on the region; A first conductivity type first electrode formation region, a second conductivity type second electrode formation region, a first electrode formation region and a second electrode formation region formed on the surface of the diffusion region; A first diffusion type formed on a surface of the second diffusion region and a second diffusion region of the second conductivity type formed in a region away from the first electrode to be connected and the first diffusion region. A third electrode formation region, a second conductivity type fourth electrode formation region, And the second electrode connected to the fourth electrode forming region, and the first diffusion region and the second diffusion region are formed between the first diffusion region and the second diffusion region. An electrostatic protection semiconductor device comprising an extension region in a facing direction.

第２の発明は、第１の発明において、第１の電極と第２の電極のうちアノード電極に、そのアノード電極をカソード電極に対して正の動作電圧となるよう電圧を印加した時に、第１の拡散領域と第２の拡散領域のうちカソード側の拡散領域から埋め込み領域に至る空乏層が形成されることを特徴とする静電気保護用半導体装置。   According to a second invention, in the first invention, when a voltage is applied to the anode electrode of the first electrode and the second electrode so that the anode electrode has a positive operating voltage with respect to the cathode electrode, A semiconductor device for electrostatic protection, wherein a depletion layer from a diffusion region on a cathode side to a buried region is formed in one diffusion region and a second diffusion region.

第３の発明は、第１の発明または第２の発明において、第２の電極形成領域と第３の電極形成領域とが対向した内側に配置され、第１の電極形成領域と第４の電極形成領域とがその外側に配置されていることを特徴とする静電気保護用半導体装置である。   According to a third invention, in the first invention or the second invention, the second electrode formation region and the third electrode formation region are disposed inside each other, and the first electrode formation region and the fourth electrode are arranged. A semiconductor device for electrostatic protection, characterized in that a formation region is arranged outside thereof.

上記第１から第３の発明の構成によると、第２の電極形成領域、第１の拡散領域、第２の拡散領域によって横方向にトランジスタが形成され、第３の電極形成領域、第２の拡散領域、主半導体領域によって縦方向にトランジスタが形成される。したがって、第１の発明の静電気保護用半導体装置は、ＳＣＲ構造となっている。第１伝導型がｎ型であれば、第２伝導型はｐ型であり、第１の電極はアノード電極、第１、２の電極形成領域はアノード電極形成領域、第２の電極はカソード電極、第３、４の電極形成領域はカソード電極形成領域、となる。一方、第１伝導型がｐ型であれば、第２伝導型はｎ型であり、第１の電極はカソード電極、第１、２の電極形成領域はカソード電極形成領域、第２の電極はアノード電極、第３、４の電極形成領域はアノード電極形成領域、となる。   According to the first to third aspects of the invention, a transistor is formed in the lateral direction by the second electrode formation region, the first diffusion region, and the second diffusion region, and the third electrode formation region, the second electrode formation region, A transistor is formed in the vertical direction by the diffusion region and the main semiconductor region. Therefore, the electrostatic protection semiconductor device of the first invention has an SCR structure. If the first conductivity type is n-type, the second conductivity type is p-type, the first electrode is an anode electrode, the first and second electrode formation regions are anode electrode formation regions, and the second electrode is a cathode electrode The third and fourth electrode forming regions are cathode electrode forming regions. On the other hand, if the first conductivity type is p-type, the second conductivity type is n-type, the first electrode is a cathode electrode, the first and second electrode formation regions are cathode electrode formation regions, and the second electrode is The anode electrode and the third and fourth electrode forming regions are anode electrode forming regions.

第１の電極形成領域と第２の電極形成領域は、第１の拡散領域または絶縁膜を介して分離していてもよいし、接していてもよい。ただし、互いに重なっていると、保持耐圧が減少するので望ましくない。第３の電極形成領域と第４の電極形成領域についても同様である。特に、第３の発明のように、第２の電極形成領域と第３の電極形成領域とを対向した内側に配置し、第１の電極形成領域と第４の電極形成領域とをその外側に配置すると、第２の電極形成領域、第１の拡散領域、第２の拡散領域による横方向のトランジスタ、および、第３の電極形成領域、第２の拡散領域、主半導体領域による縦方向のトランジスタが、内側に形成されるため、より抵抗が低減されて望ましい。   The first electrode formation region and the second electrode formation region may be separated or in contact with each other through the first diffusion region or the insulating film. However, if they overlap each other, the holding withstand voltage decreases, which is not desirable. The same applies to the third electrode formation region and the fourth electrode formation region. In particular, as in the third aspect of the invention, the second electrode formation region and the third electrode formation region are arranged inside facing each other, and the first electrode formation region and the fourth electrode formation region are arranged outside the second electrode formation region. When arranged, the second electrode formation region, the first diffusion region, the lateral transistor by the second diffusion region, and the third electrode formation region, the second diffusion region, and the vertical transistor by the main semiconductor region However, since it is formed on the inner side, the resistance is further reduced, which is desirable.

延長領域とは、第１または第２の拡散領域の領域の一部であって、その表面に第１の電極形成領域および第２の電極形成領域、または、第３の電極形成領域および第４の電極形成領域、が形成されていない横方向に広がった領域をいう。第１の拡散領域の延長領域の対向方向の長さと第２の拡散領域の延長領域の対向方向の長さは、等しい必要はないが、延長領域による保持電圧増加の効果は第１の拡散領域の延長領域と第２の拡散領域の延長領域とでほぼ同じであるから、等しい方が効率的で望ましい。   The extension region is a part of the region of the first or second diffusion region, and the first electrode formation region and the second electrode formation region, or the third electrode formation region and the fourth electrode on the surface thereof. The electrode forming region is a region extending in the lateral direction where no electrode forming region is formed. The length in the opposing direction of the extension region of the first diffusion region and the length in the opposing direction of the extension region of the second diffusion region do not have to be equal, but the effect of increasing the holding voltage by the extension region is the first diffusion region. Since the extension region of the second diffusion region and the extension region of the second diffusion region are substantially the same, it is desirable that the two are equal and more efficient.

静電気保護用半導体装置と他の素子との分離は、底面絶縁膜および底面絶縁膜により分離してもよいし、ｐｎ分離であってもよい。絶縁膜による分離の場合は、埋め込み領域は底面絶縁膜上に形成される。   The semiconductor device for electrostatic protection and other elements may be separated by a bottom insulating film and a bottom insulating film, or may be pn isolation. In the case of isolation by an insulating film, the buried region is formed on the bottom insulating film.

本発明の静電気保護用半導体装置のアノード電極（第１伝導型がｎ型、第２伝導型がｐ型の場合は第１の電極、第１伝導型がｐ型、第２伝導型がｎ型の場合は第２の電極）に正の静電気サージが印加されると、トランジスタのベースに相当する第１、第２の拡散領域のうちカソード側（カソード拡散領域）は、逆バイアス状態となる。そして、主にそのカソード拡散領域の延長領域の下部に空乏層が拡がり、埋め込み領域と主半導体領域との界面にまで達する。電気的には、ベース層として作用するカソード拡散領域が、埋め込み領域と主半導体領域との界面まで広がった構造となる。この電気的に広がったベース層によって、電圧が保持される。また、この界面において強い電界集中を起こし、多量の電子、正孔を発生させるため、電気的に広がったベース層が維持される。以上の理由によって、本発明の静電気保護用半導体装置は、高い保持電圧特性を有している。   An anode electrode of a semiconductor device for electrostatic protection according to the present invention (if the first conductivity type is n-type and the second conductivity type is p-type, the first electrode, the first conductivity type is p-type, and the second conductivity type is n-type) In this case, when a positive electrostatic surge is applied to the second electrode), the cathode side (cathode diffusion region) of the first and second diffusion regions corresponding to the base of the transistor is in a reverse bias state. Then, a depletion layer extends mainly under the extension region of the cathode diffusion region and reaches the interface between the buried region and the main semiconductor region. Electrically, the cathode diffusion region acting as the base layer has a structure extending to the interface between the buried region and the main semiconductor region. This electrically spread base layer holds the voltage. In addition, a strong electric field concentration occurs at this interface, and a large amount of electrons and holes are generated, so that an electrically spread base layer is maintained. For the above reasons, the electrostatic protection semiconductor device of the present invention has high holding voltage characteristics.

第４の発明は、第１の発明から第３の発明において、第１の拡散領域および第２の拡散領域の延長領域の対向方向（基板の主面に平行な水平方向）の長さ（以下、延長領域の長さ）と、第１の拡散領域および第２の拡散領域と埋め込み領域との縦方向の距離（以下、縦方向距離）により、保持耐圧が決定されることを特徴とする静電気保護用半導体装置である。   According to a fourth invention, in the first to third inventions, the length (hereinafter referred to as the horizontal direction parallel to the main surface of the substrate) of the first diffusion region and the extension region of the second diffusion region is opposite (hereinafter referred to as the horizontal direction). , The holding breakdown voltage is determined by the length of the extension region) and the vertical distance between the first diffusion region and the second diffusion region and the buried region (hereinafter referred to as the vertical distance). This is a protective semiconductor device.

延長領域の長さと、縦方向距離とを調整することで、所望の保持耐圧特性を有した静電気保護用半導体装置が得られる。   By adjusting the length of the extension region and the longitudinal distance, an electrostatic protection semiconductor device having desired holding withstand voltage characteristics can be obtained.

特に、第５の発明のように、延長領域の長さが、縦方向距離よりも４μｍ以上長い静電気保護用半導体装置とすると、ＤＣ耐圧（静電気保護用半導体装置に電圧印加時の動作開始電圧）なみの高い保持電圧特性を得られる。   In particular, as in the fifth aspect of the invention, when the extension region has a length of 4 μm or more longer than the vertical distance, the DC breakdown voltage (operation start voltage when a voltage is applied to the electrostatic protection semiconductor device) A high holding voltage characteristic can be obtained.

縦方向距離は、２μｍ〜１０μｍの範囲であることが望ましい。２μｍ以下であると、第１および第２拡散領域と埋め込み領域とが近接して、静電気保護用半導体装置の耐圧が低下してしまい望ましくない。また、１０μｍ以上であると、本発明を自動車用ＩＣの静電気保護回路に適用した際に、同一基板上に形成されるその自動車用ＩＣに含まれる縦型バイポーラ素子の形成で必要な、埋め込み領域に達するコレクタシンク領域が１０μｍ以上必要となり、その領域を形成するための不純物拡散時間が大幅に増大し望ましくない。より望ましくは、４μｍ〜８μｍの範囲である。   The longitudinal distance is preferably in the range of 2 μm to 10 μm. If the thickness is 2 μm or less, the first and second diffusion regions and the buried region are close to each other, and the withstand voltage of the electrostatic protection semiconductor device is lowered, which is not desirable. Further, when it is 10 μm or more, when the present invention is applied to an electrostatic protection circuit of an automotive IC, a buried region necessary for forming a vertical bipolar element included in the automotive IC formed on the same substrate A collector sink region that reaches 10 μm or more is required, and the impurity diffusion time for forming the region is significantly increased, which is not desirable. More desirably, it is in the range of 4 μm to 8 μm.

延長領域の長さと縦方向距離との関係は、次のようであると望ましい。延長領域の長さは、（縦方向距離＋４）μｍ〜（縦方向距離＋１４）μｍの範囲であることが望ましい。（縦方向距離＋４）μｍ以下では、高い保持電圧を得られないため望ましくない。また、（縦方向距離＋１４）μｍ以上であると、高い保持耐圧は得られるが、縦方向のトランジスタの動作が強くなり、ＥＳＤ耐圧性能が低下するように作用し、素子サイズも大きくなるため望ましくない。より望ましくは、（縦方向距離＋６）μｍ〜（縦方向距離＋１０）μｍの範囲である。   The relationship between the length of the extension region and the longitudinal distance is preferably as follows. The length of the extension region is preferably in the range of (vertical distance +4) μm to (vertical distance +14) μm. (Vertical distance +4) μm or less is not desirable because a high holding voltage cannot be obtained. In addition, when (vertical distance +14) μm or more, a high holding breakdown voltage can be obtained, but it is desirable because the operation of the transistor in the vertical direction becomes strong, the ESD breakdown voltage performance is lowered, and the element size becomes large. Absent. More desirably, it is in the range of (vertical direction distance + 6) μm to (vertical direction distance + 10) μm.

第６の発明は、第１の発明から第５の発明において、第１の拡散領域と第２の拡散領域との離間距離により、動作開始電圧が決定されることを特徴とする静電気保護用半導体装置である。   According to a sixth invention, in the first to fifth inventions, the operation start voltage is determined by a separation distance between the first diffusion region and the second diffusion region. Device.

離間距離が１μｍ以下では、動作開始電圧が低すぎ、３μｍ以上では、動作電圧が１００Ｖ以上となり望ましくない。したがって、本発明の静電気保護用半導体装置を自動車用ＩＣに適用する場合には、離間距離は、１μｍ〜３μｍの範囲であることが望ましい。より望ましいのは、１μｍ〜２μｍの範囲である。   If the separation distance is 1 μm or less, the operation start voltage is too low, and if it is 3 μm or more, the operation voltage becomes 100 V or more, which is not desirable. Therefore, when the electrostatic protection semiconductor device of the present invention is applied to an automotive IC, the separation distance is desirably in the range of 1 μm to 3 μm. More desirably, it is in the range of 1 μm to 2 μm.

第７の発明は、第１の発明から第６の発明において、第１の拡散領域および第２の拡散領域の平面パターンは、短冊形状、トラック形状、リング形状、もしくはそれらの複合形状であることを特徴とする静電気保護用半導体装置である。   In a seventh aspect based on the first to sixth aspects, the planar pattern of the first diffusion region and the second diffusion region is a strip shape, a track shape, a ring shape, or a composite shape thereof. A semiconductor device for electrostatic protection characterized by the following.

第８の発明は、第１の発明から第７の発明において、第１の拡散領域および第２の拡散領域は複数組に分割され、第１の電極を介して複数の第１の拡散領域同士が、および第２の電極を介して複数の第２の拡散領域同士が、電気的に接続されていることを特徴とする静電気保護用半導体装置である。   In an eighth aspect based on the first aspect to the seventh aspect, the first diffusion region and the second diffusion region are divided into a plurality of sets, and the plurality of first diffusion regions are arranged via the first electrode. And a plurality of second diffusion regions are electrically connected to each other through a second electrode.

第９の発明は、第１の発明から第８の発明において、第１の電極と第２の電極のうち、アノード電極となる電極は入力端子に接続され、カソード電極となる電極は接地電極に接続されていることを特徴とする静電気保護用半導体装置である。この構成によると、サージ電流は本発明の静電気保護用半導体装置を通して接地電極へ流れるため、他の半導体装置をＥＳＤから保護することができる。   According to a ninth invention, in the first to eighth inventions, of the first electrode and the second electrode, the electrode serving as the anode electrode is connected to the input terminal, and the electrode serving as the cathode electrode is connected to the ground electrode. It is a semiconductor device for electrostatic protection characterized by being connected. According to this configuration, since the surge current flows to the ground electrode through the semiconductor device for electrostatic protection according to the present invention, other semiconductor devices can be protected from ESD.

第１０の発明は、第１の発明から第９の発明において、底面絶縁膜および側面絶縁膜とにより、底面および側面が区画され、他の素子に対して電気的に絶縁されていることを特徴とする静電気保護用半導体装置である。   According to a tenth aspect, in the first to ninth aspects, the bottom surface and the side surface are partitioned by the bottom surface insulating film and the side surface insulating film, and are electrically insulated from other elements. This is a semiconductor device for electrostatic protection.

第１１の発明は、第１の発明から第１０の発明において、主半導体領域は、ＳＯＩ基板であることを特徴とする静電気保護用半導体装置である。   An eleventh invention is the semiconductor device for electrostatic protection according to any one of the first to tenth inventions, wherein the main semiconductor region is an SOI substrate.

第１２の発明は、第１１の発明において、自動車用複合ＩＣに内蔵されていることを特徴とする静電気保護用半導体装置である。   A twelfth aspect of the invention is the electrostatic protection semiconductor device according to the eleventh aspect of the invention, which is built in a composite IC for automobiles.

第１３の発明は、第１の発明から第１２の発明において、第１の拡散領域に対して第２の拡散領域側とは反対側の領域の主半導体領域表面部であって、第１の拡散領域から離れた領域に、第２伝導型領域を有し、第２伝導型領域は、第２の電極と接続していることを特徴とする静電気保護用半導体装置である。   A thirteenth aspect of the present invention is the main semiconductor region surface portion in the region opposite to the second diffusion region side with respect to the first diffusion region in the first to twelfth aspects, The semiconductor device for electrostatic protection has a second conductivity type region in a region away from the diffusion region, and the second conductivity type region is connected to the second electrode.

この第１３の発明の構成によると、主半導体領域と第２伝導型領域とによりダイオードが形成される。したがって、全体としてはＳＣＲに対してダイオードが逆並列接続した構成となっている。   According to the configuration of the thirteenth invention, a diode is formed by the main semiconductor region and the second conductivity type region. Therefore, as a whole, the diode is connected in reverse parallel to the SCR.

第１４の発明は、第１の発明から第１２の発明において、第１の拡散領域に対して第２の拡散領域側とは反対側の領域の主半導体領域表面部であって、第１の拡散領域から離れた領域に形成された第２伝導型のドレイン領域と、ドレイン領域から離れた領域に形成されたソース領域と、ドレイン領域とソース領域との間の主半導体領域表面上にゲート絶縁膜を介して形成されたゲート電極とを有し、ソース領域とゲート電極は、第１の電極と接続し、ドレイン領域は、第２の電極と接続していることを特徴とする静電気保護用半導体装置である。   A fourteenth aspect of the invention is the main semiconductor region surface portion in a region opposite to the second diffusion region side with respect to the first diffusion region in the first to twelfth inventions, A second conductivity type drain region formed in a region away from the diffusion region, a source region formed in a region away from the drain region, and gate insulation on the surface of the main semiconductor region between the drain region and the source region A gate electrode formed through a film, the source region and the gate electrode are connected to the first electrode, and the drain region is connected to the second electrode. It is a semiconductor device.

この第１４の発明の構成によると、ドレイン領域、ソース領域、主半導体領域、ゲート絶縁膜、ゲート電極によってＭＯＳが形成される。したがって、全体としてはＳＣＲに対してＭＯＳが並列接続した構成となっている。また、ドレイン領域と、主半導体領域および第１の拡散領域との間には、寄生的にダイオードが形成される。   According to the structure of the fourteenth aspect of the present invention, a MOS is formed by the drain region, source region, main semiconductor region, gate insulating film, and gate electrode. Therefore, as a whole, the MOS is connected in parallel to the SCR. A diode is parasitically formed between the drain region, the main semiconductor region, and the first diffusion region.

第１〜３の発明による静電気保護用半導体装置の構造は、トランジスタのベース層として作用する第１、第２の拡散領域が延長領域を備え、高キャリア濃度の埋め込み領域を有したＳＣＲ構造となっている。したがって、高い保持電圧特性を有した静電気保護用半導体装置となっている。また、ＳＣＲ構造であるから、高いＥＳＤ耐圧性能を有している。   The structure of the semiconductor device for electrostatic protection according to the first to third inventions is an SCR structure in which the first and second diffusion regions acting as the base layer of the transistor are provided with extension regions and a buried region having a high carrier concentration. ing. Therefore, the semiconductor device for electrostatic protection has high holding voltage characteristics. Moreover, since it is a SCR structure, it has high ESD pressure | voltage resistant performance.

また、第４の発明のように、延長領域の長さと、縦方向距離を調整することで、所望の保持耐圧特性を有した静電気保護用半導体装置を実現できる。特に、第５の発明のように、延長領域の長さを、縦方向距離よりも４μｍ以上長い値にすると、ＤＣ耐圧なみの高い保持電圧特性を得られるので、自動車用ＩＣに適した保持耐圧特性を有した静電気保護用半導体装置となる。   Further, as in the fourth invention, by adjusting the length of the extension region and the vertical distance, an electrostatic protection semiconductor device having desired holding withstand voltage characteristics can be realized. In particular, as in the fifth aspect of the invention, when the length of the extension region is set to a value longer than the longitudinal distance by 4 μm or more, a high holding voltage characteristic similar to a DC withstand voltage can be obtained. A semiconductor device for electrostatic protection having characteristics is obtained.

また、第６の発明のように、第１の拡散領域と第２の拡散領域との離間距離を調整することで、所望の動作開始電圧値を有した静電気保護用半導体装置を実現できる。   Further, as in the sixth aspect of the invention, an electrostatic protection semiconductor device having a desired operation start voltage value can be realized by adjusting the separation distance between the first diffusion region and the second diffusion region.

また、第７の発明のような平面レイアウトパターンとすることで、効率的で小型な静電気保護用半導体装置を形成でき、第８の発明のように、第１の拡散領域、第２の拡散領域を分割することで、平面レイアウトパターンの自由度が増し、より効率的にできる。   Further, by adopting a planar layout pattern as in the seventh invention, an efficient and small electrostatic protection semiconductor device can be formed. As in the eighth invention, the first diffusion region and the second diffusion region are formed. By dividing, the degree of freedom of the planar layout pattern is increased, which can be made more efficient.

また、第１０の発明のように、素子領域を絶縁膜で区画することで、リーク電流を抑えることができ、耐圧性能を向上できる。また、第１１の発明のように、ＳＯＩ基板を用いると本発明の静電気保護用半導体装置を容易に形成することができる。   Further, as in the tenth aspect, partitioning the element region with an insulating film can suppress the leakage current and improve the withstand voltage performance. Further, as in the eleventh aspect of the invention, when an SOI substrate is used, the electrostatic protection semiconductor device of the present invention can be easily formed.

以上のように、本発明によると、自動車用ＩＣに用いるのに適した静電気保護用半導体装置を実現できる。本発明の構造は、自動車用複合ＩＣのＣＭＯＳ構造のｐウェル拡散層、ｎウェル拡散層の形成工程などを流用できるため、自動車用複合ＩＣに本発明の静電気保護用半導体装置を組み込むことによる製造コストの上昇はない。   As described above, according to the present invention, an electrostatic protection semiconductor device suitable for use in an automotive IC can be realized. Since the structure of the present invention can be used for forming the p-well diffusion layer and the n-well diffusion layer of the CMOS structure of the composite IC for automobiles, manufacturing by incorporating the semiconductor device for electrostatic protection of the present invention into the composite IC for automobiles. There is no increase in cost.

また、第１３の発明によると、ＳＣＲに対してダイオードが逆並列接続した構成となるため、負極性の静電気サージに対してはダイオードが低インピーダンスで動作して内部回路を保護する。したがって、第１３の発明によって正極性と負極性の両方の静電気サージに対して１つの静電気保護用半導体装置で保護することができるようになる。また、負極性の静電気サージ用に別途ダイオード素子を設けるよりも占有面積が小さくなり、配置効率に優れている。特に、ＳＣＲのトリガー電圧よりもダイオードのブレークダウン電圧が高くなるように、第１の拡散領域と第２伝導型領域の間隔、および、第２伝導型領域の不純物濃度を設定することが望ましい。静電気保護用半導体装置を正極性で動作させたときの、第２伝導型領域を付加したことによる影響が少なくなるからである。   According to the thirteenth invention, since the diode is connected in reverse parallel to the SCR, the diode operates with a low impedance against the negative electrostatic surge to protect the internal circuit. Therefore, according to the thirteenth aspect, it is possible to protect both positive and negative electrostatic surges with a single semiconductor device for electrostatic protection. Further, the area occupied is smaller than that in which a separate diode element is provided for a negative electrostatic surge, and the arrangement efficiency is excellent. In particular, it is desirable to set the distance between the first diffusion region and the second conductivity type region and the impurity concentration of the second conductivity type region so that the breakdown voltage of the diode becomes higher than the trigger voltage of the SCR. This is because the influence of adding the second conductivity type region when the semiconductor device for electrostatic protection is operated with a positive polarity is reduced.

また、第１４の発明によると、ＳＣＲにトリガー素子として作用するＭＯＳが並列接続した構成となる。そのため、正極性の静電気サージに対しては、まずＭＯＳが動作し、ＭＯＳの動作電圧がＳＣＲのトリガー電圧に達するとＳＣＲが動作して内部回路を保護する。一方、負極性の静電気サージでは、ドレイン領域と、主半導体領域および第１の拡散領域との間に形成される寄生的なダイオードが動作して内部回路を保護する。したがって、第１４の発明によって正極性と負極性の両方の静電気サージに対して１つの静電気保護用半導体装置で保護することができるようになる。また、負極性の静電気サージ用に別途ダイオード素子を設けるよりも占有面積が小さくなり、配置効率に優れている。   According to the fourteenth aspect of the present invention, the MOS that acts as the trigger element is connected in parallel to the SCR. Therefore, for a positive electrostatic surge, the MOS first operates, and when the MOS operating voltage reaches the trigger voltage of the SCR, the SCR operates to protect the internal circuit. On the other hand, in a negative electrostatic surge, a parasitic diode formed between the drain region, the main semiconductor region, and the first diffusion region operates to protect the internal circuit. Therefore, according to the fourteenth aspect, it is possible to protect both positive and negative electrostatic surges with a single semiconductor device for electrostatic protection. Further, the area occupied is smaller than that in which a separate diode element is provided for a negative electrostatic surge, and the arrangement efficiency is excellent.

以下、本発明の具体的な実施例について図を参照しながら説明するが、本発明は実施例に限定されるものではない。   Hereinafter, specific examples of the present invention will be described with reference to the drawings. However, the present invention is not limited to the examples.

図１は、実施例１のＳＣＲ型の静電気保護用半導体装置の構造を示す図であり、図２はその平面レイアウトパターンを示す図である。以下、この静電気保護用半導体装置の構造について説明する。   FIG. 1 is a diagram showing a structure of an SCR type electrostatic protection semiconductor device of Example 1, and FIG. 2 is a diagram showing a planar layout pattern thereof. The structure of this electrostatic protection semiconductor device will be described below.

素子領域は、底面をｐ型支持基板１０上に形成された埋め込み絶縁膜１１（本発明の底面絶縁膜に相当）で、側面をトレンチ絶縁膜１４（本発明の側面絶縁膜に相当）およびポリシリコン膜１５（本発明の側面絶縁膜に相当）で区画され、静電気から保護すべき他の素子と絶縁分離している。また、素子領域は、埋め込み絶縁膜１１上の埋め込みｎ+ 型領域１２（本発明の埋め込み領域に相当）と、その上面に形成されたｎ- 型半導体基板１３（本発明の主半導体領域に相当）に形成されている。埋め込みｎ+ 型領域１２の埋め込み絶縁膜１１近傍での不純物濃度は、３×１０19／ｃｍ3 、ｎ- 型半導体基板１３の不純物濃度は、１×１０15／ｃｍ3 である。埋め込みｎ+ 型領域１２とｎ- 型半導体基板１３の界面は、埋め込みｎ+ 型領域１２の不純物濃度と、ｎ- 型半導体基板１３の不純物濃度が等しい位置での面と定義する。埋め込みｎ+ 型領域１２の望ましい不純物濃度の範囲は、１×１０18／ｃｍ3 〜１×１０20／ｃｍ3 で、ｎ- 型半導体基板１３の望ましい不純物濃度の範囲は、１×１０14／ｃｍ3 〜１×１０16／ｃｍ3 である。 The element region has a buried insulating film 11 (corresponding to the bottom insulating film of the present invention) formed on the p-type support substrate 10 on the bottom surface, and a trench insulating film 14 (corresponding to the side insulating film of the present invention) on the side surface. It is partitioned by a silicon film 15 (corresponding to the side insulating film of the present invention), and is isolated from other elements to be protected from static electricity. The element region includes a buried n + type region 12 (corresponding to the buried region of the present invention) on the buried insulating film 11 and an n − type semiconductor substrate 13 (corresponding to the main semiconductor region of the present invention) formed on the upper surface thereof. ). The impurity concentration in the vicinity of the buried insulating film 11 in the buried n + -type region 12 is 3 × 10 19 / cm 3 , and the impurity concentration of the n − -type semiconductor substrate 13 is 1 × 10 15 / cm 3 . A buried n + -type region 12 n - interface type semiconductor substrate 13, the impurity concentration of the buried n + -type region 12, n - impurity concentration type semiconductor substrate 13 is defined as the plane at equal positions. The desirable impurity concentration range of the buried n + -type region 12 is 1 × 10 18 / cm 3 to 1 × 10 20 / cm 3 , and the desirable impurity concentration range of the n − -type semiconductor substrate 13 is 1 × 10 14 / cm 3. cm 3 to 1 × 10 16 / cm 3 .

埋め込みｎ+ 型領域１２は、ｎ- 型半導体基板１３の表面から不純物を拡散して形成した。その後、ｐ型支持基板１０の表面を酸化して埋め込み絶縁膜１１を形成し、埋め込みｎ+ 型領域１２と埋め込み絶縁膜１１とを貼り合わせ接合する。次に、素子領域を区画するためにトレンチ溝を形成して、そのトレンチ溝側面を酸化してトレンチ絶縁膜１４を形成し、トレンチ溝内部にポリシリコン膜１５を形成した。 The buried n + type region 12 was formed by diffusing impurities from the surface of the n − type semiconductor substrate 13. Thereafter, the surface of the p-type support substrate 10 is oxidized to form a buried insulating film 11, and the buried n + -type region 12 and the buried insulating film 11 are bonded and bonded. Next, a trench groove was formed in order to partition the element region, the trench groove side surface was oxidized to form a trench insulating film 14, and a polysilicon film 15 was formed inside the trench groove.

ｎ- 型半導体基板１３の表面部には、アノードｎ型領域２０（本発明の第１の拡散領域に相当）が形成され、その表面には、左側にアノードｎ+ 型領域１６（本発明の第１の電極形成領域に相当）、右側にアノードｐ+ 型領域１７（本発明の第２の電極形成領域に相当）が形成され、互いに近接している。また、ｎ- 型半導体基板１３の表面部であって、アノードｐ型領域２０から離れた領域に、カソードｐ型領域２１（本発明の第２の拡散領域に相当）が形成され、その表面には、右側にカソードｐ+ 型領域１８（本発明の第４の電極形成領域に相当）、左側にカソードｎ+ 型領域１９（本発明の第３の電極形成領域）が形成され、互いに近接している。アノードｐ+ 型領域１７とカソードｎ+ 型領域１９が内側（距離の近い側）で対向し、アノードｎ+ 型領域１６とカソードｐ+ 型領域１８が外側（距離の遠い側）で対向している。アノードｎ型領域２０とカソードｐ型領域２１は、ｎ- 型半導体基板１３の表面から不純物を拡散することで形成した。 An anode n-type region 20 (corresponding to the first diffusion region of the present invention) is formed on the surface portion of the n − -type semiconductor substrate 13, and an anode n + -type region 16 (of the present invention on the left side) is formed on the surface. An anode p + -type region 17 (corresponding to the second electrode formation region of the present invention) is formed on the right side, which is close to each other. In addition, a cathode p-type region 21 (corresponding to the second diffusion region of the present invention) is formed on the surface of the n − -type semiconductor substrate 13 and in a region away from the anode p-type region 20. Has a cathode p + -type region 18 (corresponding to the fourth electrode formation region of the present invention) on the right side and a cathode n + -type region 19 (third electrode formation region of the present invention) on the left side, which are close to each other. ing. The anode p + -type region 17 and the cathode n + -type region 19 face each other on the inner side (closer side), and the anode n + -type region 16 and the cathode p + -type region 18 face each other on the outer side (the far side). Yes. The anode n-type region 20 and the cathode p-type region 21 were formed by diffusing impurities from the surface of the n − -type semiconductor substrate 13.

アノードｎ型領域２０とカソードｐ型領域２１は、対向辺２０ｂ（アノードｎ型領域２０のうち、カソードｐ型領域２１との距離が最も近いところ）と対向辺２１ｂ（カソードｐ型領域２１のうち、アノードｎ型領域２０との距離が最も近いところ）が距離Ｌ隔てて形成されている。アノードｎ型領域２０は、その対向方向（カソードｐ型領域２１側）に長さＬｎの延長領域２０ａを備え、カソードｐ型領域２１は、その対向方向（カソードｎ型領域２０側）に長さＬｐの延長領域２１ａを備えている。その延長領域２０ａは、アノードｎ+ 型領域１６とアノードｐ+ 型領域１７を含まず、延長領域２１ａはカソードｐ+ 型領域１８とカソードｎ+ 型領域１９を含んでいない。また、アノードｎ型領域２０、カソードｐ型領域２１の下面２０ｃ、２１ｃから、埋め込みｎ+ 型領域１２とｎ- 型半導体基板１３との界面までの縦方向の距離は、Ｌｙである。ここで、延長領域２０ａの長さは、アノードｐ+ 型領域１７の内側方向の端１７ａ（カソードｐ型領域２１に近い側端辺）から、対向辺２０ｂまでの長さで定義し、延長領域２１ａの長さは、カソードｐ+ 型領域１９の内側方向の端１９ａ（アノードｎ型領域２０に近い側端辺）から、対向辺２１ｂまでの長さで定義する。 The anode n-type region 20 and the cathode p-type region 21 have an opposing side 20b (where the distance to the cathode p-type region 21 is the shortest among the anode n-type region 20) and an opposing side 21b (of the cathode p-type region 21). , Where the distance from the anode n-type region 20 is the shortest). The anode n-type region 20 includes an extension region 20a having a length Ln in the facing direction (cathode p-type region 21 side), and the cathode p-type region 21 has a length in the facing direction (cathode n-type region 20 side). An Lp extension region 21a is provided. The extension region 20 a does not include the anode n + type region 16 and the anode p + type region 17, and the extension region 21 a does not include the cathode p + type region 18 and the cathode n + type region 19. Further, the vertical distance from the lower surfaces 20c and 21c of the anode n-type region 20 and the cathode p-type region 21 to the interface between the buried n + -type region 12 and the n − -type semiconductor substrate 13 is Ly. Here, the length of the extension region 20a is defined by the length from the inner end 17a (side end side close to the cathode p-type region 21) of the anode p + type region 17 to the opposite side 20b. The length of 21a is defined as the length from the end 19a (the side end close to the anode n-type region 20) in the inner direction of the cathode p + type region 19 to the opposite side 21b.

アノードｎ+ 型領域１６、アノードｐ+ 型領域１７、カソードｐ+ 型領域１８、カソードｎ+ 型領域１９の表面からの深さは、０．５μｍ、アノードｐ型領域２０とカソードｐ型領域２１の表面からの深さは、１．５μｍである。また、アノードｎ型領域２０とカソードｐ型領域２１の不純物濃度は、３×１０17／ｃｍ3 である。 The depth from the surface of the anode n + type region 16, the anode p + type region 17, the cathode p + type region 18, and the cathode n + type region 19 is 0.5 μm, and the anode p type region 20 and the cathode p type region 21. The depth from the surface is 1.5 μm. The impurity concentration of the anode n-type region 20 and the cathode p-type region 21 is 3 × 10 17 / cm 3 .

ｎ- 型半導体基板１３の表面部の電極形成領域以外には、ＬＯＣＯＳ絶縁膜２２が形成され、ＬＯＣＯＳ絶縁膜２２上には層間絶縁膜２３が形成されている。層間絶縁膜２３にはアノードｎ+ 型領域１６とアノードｐ+ 型領域１７の上部と、カソードｐ+ 型領域１８とカソードｎ+ 型領域１９の上部にコンタクト孔が形成され、そのコンタクト孔には、アノードｎ+ 型領域１６とアノードｐ+ 型領域１７に接続するアノード電極２４（本発明の第１の電極に相当）、カソードｐ+ 型領域１８とカソードｎ+ 型領域１９に接続するカソード電極２５（本発明の第２の電極に相当）が形成されている。 A LOCOS insulating film 22 is formed outside the electrode formation region on the surface portion of the n − type semiconductor substrate 13, and an interlayer insulating film 23 is formed on the LOCOS insulating film 22. Contact holes are formed in the interlayer insulating film 23 above the anode n + -type region 16 and the anode p + -type region 17, and above the cathode p + -type region 18 and the cathode n + -type region 19. An anode electrode 24 connected to the anode n + type region 16 and the anode p + type region 17 (corresponding to the first electrode of the present invention), a cathode electrode connected to the cathode p + type region 18 and the cathode n + type region 19 25 (corresponding to the second electrode of the present invention) is formed.

以上の構成により、アノード側には、アノードｐ+ 型領域１７、アノードｎ型領域２０、カソードｐ型領域２１とで横方向にｐｎｐ型トランジスタ１が形成され、カソード側には、カソードｎ+ 型領域１９、カソードｐ型領域２１、ｎ- 型半導体基板１３とで縦方向にｎｐｎ型トランジスタ２が形成される。したがって、全体としては、ＳＣＲ構造となっている。 With the above configuration, the pnp type transistor 1 is formed in the lateral direction by the anode p + type region 17, the anode n type region 20, and the cathode p type region 21 on the anode side, and the cathode n + type on the cathode side. The region 19, the cathode p-type region 21, and the n − -type semiconductor substrate 13 form the npn-type transistor 2 in the vertical direction. Therefore, as a whole, it has an SCR structure.

この実施例１の静電気保護用半導体装置のアノード電極２４にＥＳＤサージが印加されると、ｐｎｐ型トランジスタ１が動作し、カソードｐ型領域２１に電流が流れることで、ｎｐｎ型トランジスタ２が動作する。したがって、ｐｎｐ型トランジスタ１の動作開始電圧によってトリガー電圧が決定される。ｐｎｐ型トランジスタ１の動作開始電圧は、延長領域２０ａの長さＬｎが固定されている場合は、距離Ｌによって決定される。   When an ESD surge is applied to the anode electrode 24 of the electrostatic protection semiconductor device according to the first embodiment, the pnp-type transistor 1 operates and current flows through the cathode p-type region 21 so that the npn-type transistor 2 operates. . Therefore, the trigger voltage is determined by the operation start voltage of the pnp transistor 1. The operation start voltage of the pnp transistor 1 is determined by the distance L when the length Ln of the extension region 20a is fixed.

次に、実施例１の静電気保護用半導体装置の平面レイアウトパターンについて、図２を参照に説明する。素子領域は、トレンチ絶縁膜１４とポリシリコン膜１５とからなる素子分離膜３０、３１によって長方形状に２重に囲われ、他の素子から分離している。素子領域には、長方形状にアノードｎ型領域２０とカソードｐ型領域２１が互いに離れて形成されている。アノードｎ型領域２０の領域内には、アノードｎ型領域２０とカソードｐ型領域２１の対向辺２０ｂとは反対側に短冊形状のアノードｎ+ 型領域１６とアノードｐ+ 型領域１７が形成され、対向辺２０ｂ側には延長領域２０ａが形成されている。カソードｐ型領域２１の領域内にも同じように、カソードｐ+ 型領域１８、カソードｎ+ 型領域１９、延長領域２１ａが形成されている。 Next, a planar layout pattern of the electrostatic protection semiconductor device of Example 1 will be described with reference to FIG. The element region is doubled in a rectangular shape by element isolation films 30 and 31 including the trench insulating film 14 and the polysilicon film 15, and is isolated from other elements. In the element region, an anode n-type region 20 and a cathode p-type region 21 are formed apart from each other in a rectangular shape. In the region of the anode n-type region 20, a strip-shaped anode n + -type region 16 and anode p + -type region 17 are formed on the opposite side of the opposite side 20 b of the anode n-type region 20 and the cathode p-type region 21. An extension region 20a is formed on the opposite side 20b side. Similarly, a cathode p + type region 18, a cathode n + type region 19, and an extension region 21 a are formed in the region of the cathode p type region 21.

実施例１の静電気保護用半導体装置を自動車用ＩＣに用いるには、動作電圧の下限は２０Ｖ以上であることが求められる。これは、予見しないノイズにより、誤って静電気保護用半導体装置が動作した場合、電源電圧により、静電気保護用半導体装置に電流が流れ続けてしまう危険性を防止するためである。つまり、実施例１のようなＳＣＲ構造では、ＤＣ耐圧と保持電圧が２０Ｖ以上であることが必要となる。また、ＥＳＤ耐圧は１５ｋＶ〜２５ｋＶ以上であることが求められるが、静電気保護用半導体装置の全長が大きくなると、配線抵抗の影響から均一に動作させることが難しく、動作抵抗も大きくなるため、全長が数ｍｍ以内になることが望ましい。そのため、静電気保護用半導体装置のＥＳＤ耐圧は単位アノード長（図１の紙面に垂直な方向の幅）あたり２０Ｖ／μｍ以上である必要がある。   In order to use the semiconductor device for electrostatic protection of Example 1 for an automotive IC, the lower limit of the operating voltage is required to be 20V or more. This is to prevent a risk that a current continues to flow to the electrostatic protection semiconductor device due to the power supply voltage when the electrostatic protection semiconductor device is erroneously operated due to unforeseen noise. That is, in the SCR structure as in the first embodiment, the DC withstand voltage and the holding voltage need to be 20V or more. In addition, the ESD withstand voltage is required to be 15 kV to 25 kV or more. However, when the total length of the electrostatic protection semiconductor device is increased, it is difficult to operate uniformly due to the influence of wiring resistance, and the operating resistance is increased. It is desirable to be within a few mm. Therefore, the ESD withstand voltage of the semiconductor device for electrostatic protection needs to be 20 V / μm or more per unit anode length (width in the direction perpendicular to the paper surface of FIG. 1).

ＤＣ耐圧は、アノードｎ型領域２０とカソードｐ型領域２１との間の距離Ｌによって決定される。Ｌが１μｍでは、ＤＣ耐圧は２５Ｖ、Ｌが１．５μｍでは、４０Ｖ、Ｌが２μｍでは、５０Ｖ、Ｌが３μｍでは、７０Ｖであった。Ｌが１μｍ以下では、ＤＣ耐圧が２０Ｖを下回ってしまい、３μｍ以上では、ＤＣ耐圧が高く、大電流域での保持電圧が１００Ｖを超えてしまった。したがって、Ｌは１μｍ〜３μｍの範囲であることが望ましい。   The DC breakdown voltage is determined by the distance L between the anode n-type region 20 and the cathode p-type region 21. When L is 1 μm, the DC breakdown voltage is 25 V, when L is 1.5 μm, it is 40 V, when L is 2 μm, it is 50 V, and when L is 3 μm, it is 70 V. When L is 1 μm or less, the DC withstand voltage is less than 20 V. When L is 3 μm or more, the DC withstand voltage is high, and the holding voltage in the large current region exceeds 100 V. Therefore, L is preferably in the range of 1 μm to 3 μm.

次に、保持電圧について考察する。図３は、Ｌを２μｍ、Ｌｎ、Ｌｐを１５μｍ、Ｌｙを６μｍ、奥行き（図２の平面レイアウトパターンにおいて、長方形状のアノードｎ型領域２０、カソードｐ型領域２１の長辺の幅）２５０μｍとした実施例１の静電気保護用半導体装置についての電圧−電流特性と、その実施例１の静電気保護用半導体装置から埋め込みｎ+ 型領域１２をなくした構造の静電気保護用半導体装置についての電圧−電流特性を示した図である。実施例１の構造では、高電流域においても高い保持電圧特性を示しているのに対して、埋め込みｎ+ 型領域１２をなくした構造では、ラッチアップ動作により大幅に電圧が低下し、数Ｖの保持電圧となっている。以上より、高い保持電圧特性を得るために、埋め込みｎ+ 型領域１２は必須のものであることがわかる。 Next, the holding voltage will be considered. FIG. 3 shows that L is 2 μm, Ln, Lp is 15 μm, Ly is 6 μm, and depth (the width of the long sides of the rectangular anode n-type region 20 and cathode p-type region 21 in the planar layout pattern of FIG. 2) is 250 μm. Voltage-current characteristics of the electrostatic protection semiconductor device of Example 1 and the voltage-current of the electrostatic protection semiconductor device having a structure in which the buried n + -type region 12 is eliminated from the electrostatic protection semiconductor device of Example 1. It is the figure which showed the characteristic. The structure of the first embodiment shows a high holding voltage characteristic even in a high current region. On the other hand, in the structure in which the buried n + -type region 12 is eliminated, the voltage is greatly reduced by the latch-up operation, and several V The holding voltage is. From the above, it can be seen that the buried n + -type region 12 is essential in order to obtain high holding voltage characteristics.

次に、Ｌｎ、Ｌｐと保持電圧の関係について考察する。Ｌを１μｍ、Ｌｙを６μｍ、奥行き２５０μｍとし、Ｌｐの長さを４μｍ、Ｌｎの長さを４、１２、１６μｍと変化させた場合の、電圧−電流特性について調べた結果が図４であり、Ｌｎの長さを４μｍ、Ｌｐの長さを４、１２、１６μｍと変化させた場合の、電圧−電流特性について調べた結果が図５である。この図４と図５の比較から、延長領域２０ａを長くすることによる保持電圧の増加効果と、延長領域２１ａを長くすることによる保持電圧の増加効果はほぼ同じである。よって、延長領域２０ａの長さＬｎと延長領域２１ａの長さＬｐは同じであるほうが効率的であることがわかる。   Next, the relationship between Ln, Lp and the holding voltage will be considered. FIG. 4 shows the results of examining the voltage-current characteristics when L is 1 μm, Ly is 6 μm, depth is 250 μm, Lp length is 4 μm, and Ln length is 4, 12, and 16 μm. FIG. 5 shows the results of examining the voltage-current characteristics when the length of Ln is changed to 4 μm and the length of Lp is changed to 4, 12, and 16 μm. From the comparison between FIG. 4 and FIG. 5, the effect of increasing the holding voltage by increasing the extension region 20a is substantially the same as the effect of increasing the holding voltage by increasing the extension region 21a. Therefore, it can be seen that it is more efficient that the length Ln of the extension region 20a and the length Lp of the extension region 21a are the same.

また、Ｌを１μｍまたは２μｍ、Ｌｙを６μｍ、ＬｎとＬｐを同じ値とした場合の、Ｌｎ、Ｌｐと動作電流６Ａでの保持電圧の関係を調べた結果が図６である。Ｌｐの長さが１０μｍ以下であれば、低い保持電圧しか得られないが、１０μｍ以上では、ＤＣ耐圧に匹敵する高い保持電圧を得られることがわかった。Ｌが２μｍにおいて、Ｌｙが４μｍ、２μｍの場合についても同様に調べたところ、図７の結果を得た。Ｌｙが４μｍではＬｐの長さが８μｍ以上、Ｌｙが２μｍではＬｐの長さが６μｍ以上で高い保持電圧を得られることがわかった。以上の結果から、Ｌｐの長さが（Ｌｙ＋４）μｍ以上で高い保持電圧特性を得られることが明らかとなった。また、Ｌｐの長さを（Ｌｙ＋４）μｍ以上とした場合は、Ｌｙが１μｍ減少するごとに保持電圧が２〜３Ｖ低下することも図７から明らかとなった。   FIG. 6 shows the result of examining the relationship between Ln, Lp and the holding voltage at the operating current 6A when L is 1 μm or 2 μm, Ly is 6 μm, and Ln and Lp are the same value. If the length of Lp is 10 μm or less, only a low holding voltage can be obtained, but if it is 10 μm or more, a high holding voltage comparable to the DC withstand voltage can be obtained. When L was 2 μm and Ly was 4 μm and 2 μm, the same investigation was performed, and the result of FIG. 7 was obtained. It was found that when the Ly was 4 μm, the Lp length was 8 μm or more, and when the Ly was 2 μm, the Lp length was 6 μm or more, and a high holding voltage was obtained. From the above results, it became clear that high holding voltage characteristics can be obtained when the length of Lp is (Ly + 4) μm or more. In addition, when the length of Lp is set to (Ly + 4) μm or more, it is also clear from FIG. 7 that the holding voltage decreases by 2 to 3 V every time Ly decreases by 1 μm.

Ｌｙは、２μｍ〜１０μｍの範囲であることが望ましい。２μｍ以下であると、アノードｐ型領域２０およびカソードｐ型領域２１と、埋め込みｎ+ 型領域１２とが近接し、静電気保護用半導体装置の耐圧が低下してしまうため望ましくない。また、１０μｍ以上であると、本発明を自動車用ＩＣの静電気保護回路に適用した際に、同一基板上に形成されるその自動車用ＩＣに含まれる他の縦型バイポーラ素子の形成で必要な、埋め込み領域に達するコレクタシンク領域が１０μｍ以上必要となり、その領域を形成するための不純物拡散時間が大幅に増大し望ましくない。 Ly is preferably in the range of 2 μm to 10 μm. When the thickness is 2 μm or less, the anode p-type region 20 and the cathode p-type region 21 and the buried n + -type region 12 are close to each other, and the withstand voltage of the electrostatic protection semiconductor device is lowered. Further, when it is 10 μm or more, when the present invention is applied to an electrostatic protection circuit of an automotive IC, it is necessary for forming other vertical bipolar elements included in the automotive IC formed on the same substrate. The collector sink region reaching the buried region is required to be 10 μm or more, and the impurity diffusion time for forming the region is significantly increased, which is not desirable.

Ｌｐは、（Ｌｙ＋４）μｍ〜（Ｌｙ＋１４）μｍの範囲であることが望ましい。（Ｌｙ＋４）μｍ以下では、高い保持電圧を得られないため望ましくない。また、（Ｌｙ＋１４）μｍ以上では、高い保持電圧は得られるが、縦方向のｎｐｎ型トランジスタ２の動作が強くなり、ＥＳＤ耐圧性能が低下するように作用し、素子サイズも大きくなるため望ましくない。   Lp is desirably in the range of (Ly + 4) μm to (Ly + 14) μm. If (Ly + 4) μm or less, a high holding voltage cannot be obtained, which is not desirable. On the other hand, when (Ly + 14) μm or more, a high holding voltage can be obtained, the operation of the npn transistor 2 in the vertical direction becomes strong, acts so as to reduce the ESD withstand voltage performance, and the element size becomes large.

図８は、実施例１の静電気保護用半導体装置にＥＳＤ印加後のシミュレーション解析結果を示す。図８の（ａ）は、シミュレーションに用いた実施例１の静電気保護用半導体装置の構造を示していて、Ｌは２μｍ、ＬｎとＬｐは１５μｍ、Ｌｙは６μｍである。また、図８の（ｂ）、（ｃ）は、カソード電極側を接地し、アノード電極側に正のＥＳＤサージを印加して５０ｎｓｅｃ後の電位分布、空間電荷分布を示している。   FIG. 8 shows a simulation analysis result after ESD is applied to the electrostatic protection semiconductor device of the first embodiment. FIG. 8A shows the structure of the semiconductor device for electrostatic protection of Example 1 used for the simulation. L is 2 μm, Ln and Lp are 15 μm, and Ly is 6 μm. 8B and 8C show the potential distribution and space charge distribution after 50 nsec after the cathode electrode side is grounded and a positive ESD surge is applied to the anode electrode side.

この図８（ｂ）、（ｃ）から、実施例１の静電気保護用半導体装置が高い保持電圧特性を有しているのは、次の理由によるものとわかった。ＥＳＤサージの印加によりカソードｐ型領域２１は逆バイアス状態となり、主としてカソードｐ型領域２１の延長領域２１ａの下部に空乏層が広がり、埋め込みｎ+ 型領域１２とｎ- 型半導体基板１３との界面まで達する。電気的には、ベース層として作用するカソードｐ型領域２１が、埋め込みｎ+ 型領域１２とｎ- 型半導体基板１３との界面まで広がった構造となっている。この電気的に広がったベース層により、電圧が保持される。また、この界面において強い電界集中を起こし、大量の電子、正孔を発生させるため、電気的に広がったベース層が維持される。その結果、大電流域においても高い保持電圧特性を得られている。 8B and 8C, it was found that the electrostatic protection semiconductor device of Example 1 had high holding voltage characteristics for the following reason. The cathode p-type region 21 is reverse-biased by the application of the ESD surge, and a depletion layer spreads mainly under the extension region 21 a of the cathode p-type region 21, and the interface between the buried n + -type region 12 and the n − -type semiconductor substrate 13. Reach up to. Electrically, the cathode p-type region 21 acting as a base layer has a structure extending to the interface between the buried n + -type region 12 and the n − -type semiconductor substrate 13. This electrically spread base layer holds the voltage. In addition, a strong electric field concentration occurs at this interface, and a large amount of electrons and holes are generated, so that an electrically spread base layer is maintained. As a result, high holding voltage characteristics can be obtained even in a large current region.

上記理由から、図３の結果は、次のように説明できる。埋め込みｎ+ 型領域１２がないと、カソードｐ型領域２１の下部に強い電界集中を起こす領域が生じず、大量の電子、正孔を発生させる効果が得られない。そのため、電気的に広がったベース層を維持することができない。これが、埋め込みｎ+ 型領域１２がない場合に高い保持電圧特性を得ることができない理由である。また、延長領域２０ａ、２１ａの長さＬｎ、Ｌｐが長いほど、カソードｐ型領域２１と埋め込みｎ+ 型領域１２との縦方向の距離Ｌｙが短いほど、上記効果が大きいことが容易に想像できるが、これは図４〜７の結果とも一致している。 For the above reasons, the results of FIG. 3 can be explained as follows. Without the buried n + -type region 12, a region causing strong electric field concentration does not occur below the cathode p-type region 21, and the effect of generating a large amount of electrons and holes cannot be obtained. For this reason, it is not possible to maintain an electrically spread base layer. This is the reason why high holding voltage characteristics cannot be obtained without the embedded n + -type region 12. In addition, it can be easily imagined that the above effect is greater as the lengths Ln and Lp of the extended regions 20a and 21a are longer and the vertical distance Ly between the cathode p-type region 21 and the buried n + -type region 12 is shorter. However, this is consistent with the results of FIGS.

次に、Ｌを２μｍ、ＬｎとＬｐを１５μｍ、Ｌｙを６μｍとした実施例１の静電気保護用半導体装置についてＥＳＤ耐圧を評価したところ、単位アノード長あたり３６Ｖ／μｍであった。これは、自動車用ＩＣに適用するのに求められる２０Ｖ／μｍ以上という条件を満たしており、図１２のような従来の表面型ダイオードでのＥＳＤ耐圧と比較して約１０倍高いＥＳＤ耐圧性能である。   Next, the ESD withstand voltage of the semiconductor device for electrostatic protection of Example 1 in which L was 2 μm, Ln and Lp were 15 μm, and Ly was 6 μm was 36 V / μm per unit anode length. This satisfies the condition of 20 V / μm or more required to be applied to an automotive IC, and the ESD withstand voltage performance is about 10 times higher than that of a conventional surface type diode as shown in FIG. is there.

以上のように、本発明の静電気保護用半導体装置は、高い保持電圧特性と、高いＥＳＤ耐圧性能の両方を有しており、自動車用ＩＣのＥＳＤ保護素子として適用できる、高性能のＳＣＲ構造の静電気保護用半導体装置である。   As described above, the semiconductor device for electrostatic protection of the present invention has both a high holding voltage characteristic and a high ESD withstand voltage performance, and has a high-performance SCR structure that can be applied as an ESD protection element for an automotive IC. This is a semiconductor device for electrostatic protection.

図９は、実施例１の静電気保護用半導体装置を用いて構成された保護回路の１例を示す図である。実施例１の静電気保護用半導体装置１００ａ、１００ｂが、入力−ＶＤＤ間と入力−ＶＳＳ間に配置されている。また、ＶＳＳは接地されている。この構成により、内部回路はＥＳＤより保護される。   FIG. 9 is a diagram illustrating an example of a protection circuit configured using the electrostatic protection semiconductor device according to the first embodiment. The electrostatic protection semiconductor devices 100a and 100b according to the first embodiment are arranged between the input and VDD and between the input and VSS. VSS is grounded. With this configuration, the internal circuit is protected from ESD.

図１０は、実施例１の静電気保護用半導体装置の他の平面レイアウトパターンの１例である。アノードｎ型領域２０とカソードｐ型領域２１が複数の短冊形状に分割され、互い違いに並んだ構成となっている。複数のアノードｎ型領域２０およびカソードｐ型領域２１は、各々対向方向に延長領域を備え、短冊形状のアノードｎ+ 型領域１６とアノードｐ+ 型領域１７、または、カソードｐ+ 型領域１８とカソードｎ+ 型領域１９が、領域内に形成されている。 FIG. 10 is an example of another planar layout pattern of the electrostatic protection semiconductor device according to the first embodiment. The anode n-type region 20 and the cathode p-type region 21 are divided into a plurality of strip shapes and are arranged alternately. The plurality of anode n-type regions 20 and cathode p-type regions 21 are each provided with an extension region in the opposing direction, and have a strip-shaped anode n + -type region 16 and anode p + -type region 17 or cathode p + -type region 18. A cathode n + -type region 19 is formed in the region.

図１１は、実施例１の静電気保護用半導体装置の他の平面レイアウトパターンの１例である。アノードｎ型領域２０とカソードｐ型領域２１は、角の丸い正方形のトラック形状に形成されている。アノードｎ型領域２０の内側には正方形のパッドが形成されている。アノードｎ型領域２０の領域内には、角の丸い正方形のトラック形状にアノードｎ+ 型領域１６とアノードｐ+ 型領域１７が形成され、カソードｐ型領域２１方向に延長領域を備えている。カソードｐ型領域２１も同様にカソードｐ+ 型領域１８とカソードｎ+ 型領域１９が形成され、アノードｐ型領域２０方向に延長領域を備えている。アノードｎ+ 型領域１６、アノードｐ+ 型領域１７、パッドは、アノード電極２４に接続していて、カソードｐ+ 型領域１８、カソードｎ+ 型領域１９は、カソード電極２５に接続している。 FIG. 11 is an example of another planar layout pattern of the semiconductor device for electrostatic protection according to the first embodiment. The anode n-type region 20 and the cathode p-type region 21 are formed in a square track shape with rounded corners. A square pad is formed inside the anode n-type region 20. In the region of the anode n-type region 20, an anode n + -type region 16 and an anode p + -type region 17 are formed in a square track shape with rounded corners, and an extension region is provided in the direction of the cathode p-type region 21. Similarly, the cathode p-type region 21 includes a cathode p + -type region 18 and a cathode n + -type region 19, and has an extended region in the direction of the anode p-type region 20. The anode n + type region 16, the anode p + type region 17, and the pad are connected to the anode electrode 24, and the cathode p + type region 18 and the cathode n + type region 19 are connected to the cathode electrode 25.

図１３は、実施例５の静電気保護用半導体装置の構造を示す図である。この実施例５の静電気保護用半導体装置は、実施例１の静電気保護用半導体装置の構成において、アノードｎ型領域２０に対してカソードｐ型領域２１とは反対側のｎ- 型半導体基板１３表面部であって、アノードｎ型領域２０から離れた領域に、ｐ+ 型領域５０と、ｐ+ 型領域５０を内包するｐ型領域５１を付加し、ｐ+ 型領域５０がカソード電極２５に接続した構成である。ｐ+ 型領域５０とｐ型領域５１は、本発明の第２伝導型領域に相当する。これにより、実施例５の静電気保護用半導体装置は、アノードｐ+ 型領域１７、アノードｎ型領域２０、カソードｐ型領域２１とで横方向に形成されるｐｎｐ型トランジスタ１と、カソードｎ+ 型領域１９、カソードｐ型領域２１、ｎ- 型半導体基板１３とで縦方向に形成されるｎｐｎ型トランジスタ２とによるＳＣＲに対して、ｐ型領域５１とｎ- 型半導体基板１３によって形成されるダイオードが逆並列接続された構成となっている。 FIG. 13 is a diagram illustrating the structure of the electrostatic protection semiconductor device according to the fifth embodiment. The semiconductor device for electrostatic protection according to the fifth embodiment has the same structure as that of the semiconductor device for electrostatic protection according to the first embodiment, but the surface of the n − type semiconductor substrate 13 opposite to the cathode p-type region 21 with respect to the anode n-type region 20. a part connected, in a region away from the anode n-type region 20, the p + -type region 50, by adding a p-type region 51 containing the p + -type region 50, p + -type region 50 to the cathode 25 This is the configuration. The p + type region 50 and the p type region 51 correspond to the second conductivity type region of the present invention. Thereby, the semiconductor device for electrostatic protection of Example 5 includes the pnp transistor 1 formed in the lateral direction by the anode p + type region 17, the anode n type region 20, and the cathode p type region 21, and the cathode n + type. region 19, a cathode p-type region 21, n - diode formed by the type semiconductor substrate 13 - for the type semiconductor substrate 13 due to the npn-type transistor 2 formed longitudinally SCR, p-type region 51 and the n Are connected in reverse parallel.

ｐ型領域５１はカソードｐ型領域２１と同一の不純物拡散工程により形成され、ｐ+ 型領域５０はアノードｐ+ 型領域１７、カソードｐ+ 型領域１８と同一の不純物拡散工程により形成される。したがって、ｐ型領域５１とカソードｐ型領域２１の不純物濃度は同一で、ｐ+ 型領域５０、アノードｐ+ 型領域１７、カソードｐ+ 型領域１８の不純物濃度は同一である。 The p-type region 51 is formed by the same impurity diffusion step as the cathode p-type region 21, and the p + -type region 50 is formed by the same impurity diffusion step as the anode p + -type region 17 and the cathode p + -type region 18. Therefore, the impurity concentrations of the p-type region 51 and the cathode p-type region 21 are the same, and the impurity concentrations of the p + -type region 50, the anode p + -type region 17, and the cathode p + -type region 18 are the same.

実施例５の静電気保護用半導体装置の平面レイアウトパターンは、図１４のように、図２の平面レイアウトパターンに対して、素子分離膜３０によって長方形状に囲われた素子領域をカソードｐ型領域２１からアノードｎ型領域２０に向かう方へ拡張し、その拡張した領域に、短冊形状のｐ型領域５１をアノードｎ型領域２０から離れた位置に追加したパターンとなっている。   As shown in FIG. 14, the planar layout pattern of the electrostatic protection semiconductor device according to the fifth embodiment is obtained by replacing the element region surrounded by the element isolation film 30 in a rectangular shape with respect to the planar layout pattern of FIG. In this pattern, a strip-shaped p-type region 51 is added to a position away from the anode n-type region 20.

アノードｎ型領域２０とカソードｐ型領域２１の幅は２８μｍ、ｐ型領域５１の幅は６μｍ、アノードｎ+ 型領域１６、アノードｎ+ 型領域１７、カソードｐ+ 型領域１８、カソードｎ+ 型領域１９の幅は５μｍである。また、Ｌは１．５μｍ、ＬｎとＬｐは１５μｍ、アノードｎ型領域２０とｐ型領域５１は５μｍ離れている。 The width of the anode n-type region 20 and the cathode p-type region 21 is 28 μm, the width of the p-type region 51 is 6 μm, the anode n + -type region 16, the anode n + -type region 17, the cathode p + -type region 18, and the cathode n + -type. The width of the region 19 is 5 μm. L is 1.5 μm, Ln and Lp are 15 μm, and the anode n-type region 20 and the p-type region 51 are separated by 5 μm.

ｐ型領域５１とｎ- 型半導体基板１３によって形成されるダイオードのブレークダウン電圧は、ＳＣＲのトリガー電圧よりも高くなるよう設定する。ダイオードのブレークダウン電圧は、ｐ型領域５１とアノードｎ型領域２０との間隔、およびｐ型領域５１の不純物濃度を調整することで可能である。実施例５の場合はｐ型領域５１とカソードｐ型領域２１の不純物濃度は同一としているので、ｐ型領域５１とアノードｎ型領域２０との間隔によってダイオードのブレークダウン電圧を調整する。上記のようにｐ型領域５１とアノードｎ型領域２０との間隔を５μｍとすれば、ＳＣＲのトリガー電圧よりも十分に高くなる。 The breakdown voltage of the diode formed by the p-type region 51 and the n − -type semiconductor substrate 13 is set to be higher than the trigger voltage of the SCR. The breakdown voltage of the diode can be adjusted by adjusting the distance between the p-type region 51 and the anode n-type region 20 and the impurity concentration of the p-type region 51. In Example 5, since the impurity concentration of the p-type region 51 and the cathode p-type region 21 is the same, the breakdown voltage of the diode is adjusted according to the distance between the p-type region 51 and the anode n-type region 20. As described above, if the distance between the p-type region 51 and the anode n-type region 20 is 5 μm, the trigger voltage is sufficiently higher than the trigger voltage of the SCR.

次に、カソード電極２５を接地した実施例５の静電気保護用半導体装置の動作について、図１５の実施例５の静電気保護用半導体装置の電圧−電流特性を示すグラフを参照に説明する。なお比較のため、実施例１の静電気保護用半導体装置の電圧−電流特性についても図１５に示している。また、実施例５の静電気保護用半導体装置のｐ+ 型領域５０、ｐ型領域５１以外の各層の不純物濃度は、実施例１の静電気保護用半導体装置における対応する各層の不純物濃度と同様である。 Next, the operation of the electrostatic protection semiconductor device of Example 5 with the cathode electrode 25 grounded will be described with reference to the graph showing the voltage-current characteristics of the electrostatic protection semiconductor device of Example 5 of FIG. For comparison, the voltage-current characteristics of the electrostatic protection semiconductor device of Example 1 are also shown in FIG. Further, the impurity concentration of each layer other than the p + -type region 50 and the p-type region 51 of the electrostatic protection semiconductor device of Example 5 is the same as the impurity concentration of each corresponding layer in the electrostatic protection semiconductor device of Example 1. .

ダイオードの正極性でのブレークダウン電圧は、ＳＣＲのトリガー電圧よりも十分に高くなるように設定しているため、正極性ではＳＣＲが主として動作し、ｐ+ 型領域５０、ｐ型領域５１を付加したことによる電圧−電流特性の変化はほとんどない。したがって、正極性の静電気サージに対しては、実施例１の静電気保護用半導体装置と同様な動作となり、耐圧性能にも影響はない。。一方、負極性では、ｐ型領域５１とｎ- 型半導体基板１３とで構成されるダイオードが低インピーダンスで動作する。そのため、負極性の静電気サージに対してはダイオードが動作して内部回路が保護される。 Since the breakdown voltage at the positive polarity of the diode is set to be sufficiently higher than the trigger voltage of the SCR, the SCR mainly operates at the positive polarity, and the p + type region 50 and the p type region 51 are added. As a result, there is almost no change in the voltage-current characteristics. Therefore, for a positive electrostatic surge, the operation is the same as that of the semiconductor device for electrostatic protection of Example 1, and the withstand voltage performance is not affected. . On the other hand, in the negative polarity, a diode composed of the p-type region 51 and the n − -type semiconductor substrate 13 operates with low impedance. Therefore, the diode operates to protect the internal circuit against the negative electrostatic surge.

以上のように、実施例５の静電気保護用半導体装置は、ＳＣＲに対してダイオードが逆並列接続された構成となっているため、正極性と負極性の両方の静電気サージから内部回路を保護することができる。また、実施例１の静電気保護用半導体装置では、負極性の静電気サージから内部回路を保護するために別途ダイオード素子を逆並列接続する必要があり、実施例１の静電気保護用半導体装置とダイオード素子の領域によって占有面積が大きくなっていたが、実施例５の静電気保護用半導体装置では別途ダイオード素子を設ける必要がないので、実施例１の静電気保護用半導体装置よりも占有面積が小さくなり、配置効率に優れている。   As described above, the semiconductor device for electrostatic protection of Example 5 has a configuration in which the diode is connected in reverse parallel to the SCR, and thus protects the internal circuit from both positive and negative electrostatic surges. be able to. Further, in the electrostatic protection semiconductor device according to the first embodiment, it is necessary to separately connect a diode element in order to protect the internal circuit from the negative electrostatic surge, and the electrostatic protection semiconductor device and the diode element according to the first embodiment. However, since the semiconductor device for electrostatic protection of the fifth embodiment does not require a separate diode element, the occupation area is smaller than that of the semiconductor device for electrostatic protection of the first embodiment. Excellent efficiency.

図１６は、実施例６の静電気保護用半導体装置の構造を示す図である。この実施例６の静電気保護用半導体装置は、実施例１の静電気保護用半導体装置の構成において、ｐＭＯＳ構造を付加した構成である。   FIG. 16 is a diagram illustrating the structure of the electrostatic protection semiconductor device according to the sixth embodiment. The semiconductor device for electrostatic protection of Example 6 has a configuration in which a pMOS structure is added to the configuration of the semiconductor device for electrostatic protection of Example 1.

具体的には、アノードｎ型領域２０に対してカソードｐ型領域２１側とは反対側のｎ- 型半導体基板１３表面部であって、アノードｎ型領域２０から離れた領域に、ｐ+ 型ドレイン領域６０と、ｐ+ 型ドレイン領域６０を内包するｐ型ドレイン領域６１が付加されている。また、ｐ型ドレイン領域６１から離れた領域にｐ+ 型ソース領域６２と、ｐ+ 型ソース領域６２を内包するｐ型ソース領域６３が付加されている。また、ｐ型ドレイン領域６１とｐ型ソース領域６３との間のｎ- 型半導体基板１３表面上にゲート絶縁膜６４、ゲート絶縁膜６４上にゲート電極６５が付加されている。さらに、ｐ+ 型ソース領域６２とゲート電極６５はアノード電極２４と接続し、ｐ+ 型ドレイン領域６０はカソード電極２５と接続している。ｐ+ 型ドレイン領域６０とｐ型ドレイン領域６１は本発明のドレイン領域に相当し、ｐ+ 型ソース領域６２とｐ型ソース領域６３は本発明のソース領域に相当している。これにより、実施例６の静電気保護用半導体装置は、ＳＣＲに対してｐＭＯＳを並列接続した構成となっていて、ｐＭＯＳはＳＣＲのトリガー素子として作用する。 Specifically, the p + type is formed in a surface portion of the n − type semiconductor substrate 13 opposite to the anode p type region 21 side with respect to the anode n type region 20 and away from the anode n type region 20. A drain region 60 and a p-type drain region 61 including the p + -type drain region 60 are added. Further, the p + -type source region 62 in the region apart from the p-type drain region 61, p-type source region 63 containing the p + -type source region 62 is added. A gate insulating film 64 is added to the surface of the n − type semiconductor substrate 13 between the p-type drain region 61 and the p-type source region 63, and a gate electrode 65 is added to the gate insulating film 64. Further, the p + type source region 62 and the gate electrode 65 are connected to the anode electrode 24, and the p + type drain region 60 is connected to the cathode electrode 25. The p + type drain region 60 and the p type drain region 61 correspond to the drain region of the present invention, and the p + type source region 62 and the p type source region 63 correspond to the source region of the present invention. Thus, the electrostatic protection semiconductor device of Example 6 has a configuration in which a pMOS is connected in parallel to the SCR, and the pMOS acts as a trigger element for the SCR.

ｐ型ドレイン領域６１とｐ型ソース領域６３は、カソードｐ型領域２１と同一の不純物拡散工程により形成され、ｐ+ 型ドレイン領域６０とｐ+ 型ソース領域６２は、アノードｐ+ 型領域１７、カソードｐ+ 型領域１８と同一の不純物拡散工程により形成される。したがって、ｐ型ドレイン領域６１とｐ型ソース領域６３の不純物濃度はカソードｐ型領域２１と同一であり、ｐ+ 型ドレイン領域６０とｐ+ 型ソース領域６２の不純物濃度は、アノードｐ+ 型領域１７、カソードｐ+ 型領域１８と同一である。また、ゲート絶縁膜６４は、フィールド酸化により形成し、膜厚は２５０ｎｍである。また、ゲート電極６５は、ポリシリコンをパターニングして形成する。 The p-type drain region 61 and the p-type source region 63 are formed by the same impurity diffusion process as the cathode p-type region 21, and the p + -type drain region 60 and the p + -type source region 62 are the anode p + -type region 17, It is formed by the same impurity diffusion process as the cathode p + type region 18. Therefore, the impurity concentration of the p-type drain region 61 and the p-type source region 63 is the same as that of the cathode p-type region 21, and the impurity concentration of the p + -type drain region 60 and the p + -type source region 62 is the same as that of the anode p + -type region. 17, the same as the cathode p + type region 18. The gate insulating film 64 is formed by field oxidation and has a thickness of 250 nm. The gate electrode 65 is formed by patterning polysilicon.

実施例６の静電気保護用半導体装置の平面レイアウトパターンは、図１７のように、図２の平面レイアウトパターンに対して、素子分離膜３０によって長方形状に囲われた素子領域を、カソードｐ型領域２１からアノードｎ型領域２０に向かう方へ拡張し、その拡張した領域に、短冊形状のｐ型ドレイン領域６１、ｐ型ソース領域６３が形成され、ｐ型ドレイン領域６１とｐ型ソース領域６３との間にゲート絶縁膜６４を介して短冊形状のゲート電極６５が形成されたパターンとなっている。   As shown in FIG. 17, the planar layout pattern of the semiconductor device for electrostatic protection according to the sixth embodiment is obtained by replacing an element region surrounded by a device isolation film 30 in a rectangular shape with respect to the planar layout pattern of FIG. The strip-shaped p-type drain region 61 and the p-type source region 63 are formed in the expanded region, and the p-type drain region 61, the p-type source region 63, In this pattern, a strip-shaped gate electrode 65 is formed with a gate insulating film 64 interposed therebetween.

ｐ型ドレイン領域６１、ｐ型ソース領域６３、およびゲート電極６５の幅は７μｍ、アノードｎ型領域２０とカソードｐ型領域２１の幅は２８μｍ、アノードｎ+ 型領域１６、アノードｎ+ 型領域１７、カソードｐ+ 型領域１８、カソードｎ+ 型領域１９の幅は５μｍである。また、Ｌは１．５μｍ、ＬｎとＬｐは１５μｍ、ｐ型ドレイン領域６１とアノードｎ型領域２０との間隔は５μｍ、ｐ型ドレイン領域６１とｐ型ソース領域６３との間隔は５μｍである。 The width of the p-type drain region 61, the p-type source region 63, and the gate electrode 65 is 7 μm, the width of the anode n-type region 20 and the cathode p-type region 21 is 28 μm, the anode n + -type region 16, and the anode n + -type region 17 The widths of the cathode p + type region 18 and the cathode n + type region 19 are 5 μm. L is 1.5 μm, Ln and Lp are 15 μm, the distance between the p-type drain region 61 and the anode n-type region 20 is 5 μm, and the distance between the p-type drain region 61 and the p-type source region 63 is 5 μm.

次に、カソード電極２５を接地した実施例５の静電気保護用半導体装置の動作について、図１８の実施例５の静電気保護用半導体装置の電圧−電流特性を示すグラフを参照に説明する。なお比較のため、実施例１の静電気保護用半導体装置の電圧−電流特性についても図１８に示している。また、実施例６の静電気保護用半導体装置のｐＭＯＳ構造以外の各層の不純物濃度は、実施例１の静電気保護用半導体装置における対応する各層の不純物濃度と同様である。   Next, the operation of the semiconductor device for electrostatic protection of Example 5 with the cathode electrode 25 grounded will be described with reference to the graph showing the voltage-current characteristics of the semiconductor device for electrostatic protection of Example 5 in FIG. For comparison, the voltage-current characteristics of the electrostatic protection semiconductor device of Example 1 are also shown in FIG. Further, the impurity concentration of each layer other than the pMOS structure of the electrostatic protection semiconductor device of Example 6 is the same as the impurity concentration of each corresponding layer in the electrostatic protection semiconductor device of Example 1.

ｐＭＯＳの正極性でのブレークダウン電圧は約４０Ｖ、ＳＣＲのトリガー電圧は約５５Ｖである。そのため、正極性ではまず約４０ＶでｐＭＯＳが動作して、ｐＭＯＳの動作電圧がトリガー電圧に達するとＳＣＲが動作する。したがって、正極性の静電気サージに対してはＳＣＲが動作して内部回路が保護される。実施例１の静電気保護用半導体装置の正極性における動作と多少異なるが、耐圧性能には影響せず、実施例１の静電気保護用半導体装置とほぼ同等の耐圧性能を得られる。一方、負極性では、ｐ型ドレイン領域６１とアノードｎ型領域２０とにより形成される寄生的なダイオードが低抵抗で動作する。そのため、負極性の静電気サージに対してはこの寄生的なダイオードが動作して内部回路が保護される。   The breakdown voltage at the positive polarity of the pMOS is about 40V, and the trigger voltage of the SCR is about 55V. Therefore, in the positive polarity, the pMOS first operates at about 40 V, and the SCR operates when the operating voltage of the pMOS reaches the trigger voltage. Therefore, the SCR operates to protect the internal circuit against positive electrostatic surge. Although slightly different from the positive polarity operation of the electrostatic protection semiconductor device of the first embodiment, the breakdown voltage performance is not affected, and almost the same breakdown voltage performance as that of the electrostatic protection semiconductor device of the first embodiment can be obtained. On the other hand, in the negative polarity, a parasitic diode formed by the p-type drain region 61 and the anode n-type region 20 operates with a low resistance. For this reason, the parasitic diode operates to protect the internal circuit against a negative electrostatic surge.

以上のように、実施例６の静電気保護用半導体装置もまた、実施例５の静電気保護用半導体装置と同様に、正極性と負極性の両方の静電気サージから内部回路を保護することができ、配置効率に優れている。   As described above, the electrostatic protection semiconductor device of Example 6 can also protect the internal circuit from both positive and negative electrostatic surges, similarly to the electrostatic protection semiconductor device of Example 5. Excellent placement efficiency.

本発明は、ＳＯＩ基板に限定されるものではなく、エピタキシャル基板にも適用でき、トレンチ絶縁膜１４、ポリシリコン膜１５の替わりに、ｐ+ 型領域により側面を分離してもよく、ｐ型支持基板１０上に埋め込みｎ+ 型領域１２が形成されていてもよい。この場合は、埋め込みｎ+ 型領域１２が素子分離層を兼ねる。また、ｎ型とｐ型を入れ換えた構造の静電気保護用半導体装置としてもよい。また、アノードｐ+ 型領域１６とアノードｎ+ 型領域１７は互いに重なっていてもよいし、離れていてもよい。ただし、重なっていると、保持耐圧が減少するので望ましくない。カソードｐ+ 型領域１８とカソードｎ+ 型領域１９についても同様である。また、実施例に示した平面レイアウトパターン以外にも、リング形状、格子形状などのさまざまな平面レイアウトパターンを用いることができる。 The present invention is not limited to an SOI substrate, but can also be applied to an epitaxial substrate. Instead of the trench insulating film 14 and the polysilicon film 15, the side surface may be separated by a p + type region, and the p type support A buried n + -type region 12 may be formed on the substrate 10. In this case, the buried n + -type region 12 also serves as an element isolation layer. Alternatively, a semiconductor device for electrostatic protection having a structure in which n-type and p-type are interchanged may be used. Further, the anode p + -type region 16 and the anode n + -type region 17 may overlap each other or may be separated from each other. However, if they overlap, the holding withstand voltage decreases, which is not desirable. The same applies to the cathode p + type region 18 and the cathode n + type region 19. In addition to the planar layout patterns shown in the embodiments, various planar layout patterns such as a ring shape and a lattice shape can be used.

本発明は、集積回路等を静電気破壊から保護するための半導体装置として有効である。特に、自動車用ＩＣのＥＳＤ保護素子として適している。   The present invention is effective as a semiconductor device for protecting an integrated circuit or the like from electrostatic breakdown. In particular, it is suitable as an ESD protection element for automotive ICs.

実施例１の静電気保護用半導体装置の構成を示した断面図。1 is a cross-sectional view illustrating a configuration of a semiconductor device for electrostatic protection according to a first embodiment. 実施例１の静電気保護用半導体装置の平面レイアウトパターンを示す図。FIG. 3 is a diagram showing a planar layout pattern of the electrostatic protection semiconductor device of Example 1; 電圧−電流特性を示す図。The figure which shows a voltage-current characteristic. 電圧−電流特性を示す図。The figure which shows a voltage-current characteristic. 電圧−電流特性を示す図。The figure which shows a voltage-current characteristic. Ｌｎ、Ｌｐと保持電圧の関係を示す図。The figure which shows the relationship between Ln and Lp and a holding voltage. Ｌｎ、Ｌｐ、Ｌｙと保持電圧の関係を示す図。The figure which shows the relationship between Ln, Lp, Ly and holding voltage. ＥＳＤ印加後のシミュレーション解析結果を示す図。The figure which shows the simulation analysis result after ESD application. 実施例１の静電気保護用半導体装置を用いて構成された保護回路を示す図。FIG. 3 is a diagram illustrating a protection circuit configured using the electrostatic protection semiconductor device according to the first embodiment. 実施例１の静電気保護用半導体装置の他の平面レイアウトパターンを示す図。FIG. 6 is a diagram illustrating another planar layout pattern of the electrostatic protection semiconductor device according to the first embodiment. 実施例１の静電気保護用半導体装置の他の平面レイアウトパターンを示す図。FIG. 6 is a diagram illustrating another planar layout pattern of the electrostatic protection semiconductor device according to the first embodiment. 従来の表面型ダイオードの構成を示した断面図。Sectional drawing which showed the structure of the conventional surface type diode. 実施例５の静電気保護用半導体装置の構成を示した断面図。Sectional drawing which showed the structure of the semiconductor device for electrostatic protection of Example 5. FIG. 実施例５の静電気保護用半導体装置の平面レイアウトパターンを示す図。FIG. 10 is a diagram illustrating a planar layout pattern of a semiconductor device for electrostatic protection according to a fifth embodiment. 実施例５の静電気保護用半導体装置の電圧−電流特性を示すグラフ。7 is a graph showing voltage-current characteristics of the electrostatic protection semiconductor device of Example 5. 実施例６の静電気保護用半導体装置の構成を示した断面図。Sectional drawing which showed the structure of the semiconductor device for electrostatic protection of Example 6. FIG. 実施例６の静電気保護用半導体装置の平面レイアウトパターンを示す図。FIG. 10 is a diagram showing a planar layout pattern of the electrostatic protection semiconductor device of Example 6. 実施例６の静電気保護用半導体装置の電圧−電流特性を示すグラフ。10 is a graph showing voltage-current characteristics of the electrostatic protection semiconductor device of Example 6.

符号の説明Explanation of symbols

１０：ｐ型支持基板
１１：埋め込み絶縁膜
１２：埋め込みｎ+ 型領域
１３：ｎ- 型半導体基板
１４：トレンチ絶縁膜
１５：ポリシリコン膜
１６：アノードｎ+ 型領域
１７：アノードｐ+ 型領域
１８：カソードｐ+ 型領域
１９：カソードｎ+ 型領域
２０：アノードｎ型領域
２１：カソードｐ型領域
２４：アノード電極
２５：カソード電極
５０：ｐ+ 型領域
５１：ｐ型領域
６０：ｐ+ 型ドレイン領域
６１：ｐ型ドレイン領域
６２：ｐ+ 型ソース領域
６３：ｐ型ソース領域
６４：ゲート絶縁膜
６５：ゲート電極 10: p-type support substrate 11: buried insulating film 12: buried n + type region 13: n − type semiconductor substrate 14: trench insulating film 15: polysilicon film 16: anode n + type region 17: anode p + type region 18 : Cathode p + type region 19: Cathode n + type region 20: Anode n type region 21: Cathode p type region 24: Anode electrode 25: Cathode electrode 50: P + type region 51: P type region 60: P + type drain Region 61: p-type drain region 62: p + -type source region 63: p-type source region 64: gate insulating film 65: gate electrode

Claims (14)

他の素子に対して電気的に分離され、他の素子の静電気破壊を防止するための静電気保護用半導体装置において、
第１伝導型で高キャリア濃度の埋め込み領域と、
前記埋め込み領域上に形成された、前記埋め込み領域よりも低キャリア濃度である第１伝導型の主半導体領域と、
前記主半導体領域の表面に形成された、第１伝導型の第１の拡散領域と、
前記第１の拡散領域の表面に形成された、第１伝導型の第１の電極形成領域、および第２伝導型の第２の電極形成領域と、
前記第１の電極形成領域および前記第２の電極形成領域と接続する第１の電極と、
前記第１の拡散領域とは離れた領域に形成された、第２伝導型の第２の拡散領域と、
前記第２の拡散領域の表面に形成された第１伝導型の第３の電極形成領域、および第２伝導型の第４の電極形成領域と、
前記第３の電極形成領域および前記第４の電極形成領域と接続する第２の電極と、
を有し、
前記第１の拡散領域および前記第２の拡散領域は、その前記第１の拡散領域と前記第２の拡散領域との対向方向に、延長領域を備えていることを特徴とする静電気保護用半導体装置。 In an electrostatic protection semiconductor device that is electrically isolated from other elements and prevents electrostatic breakdown of other elements,
A buried region of a first conductivity type and a high carrier concentration;
A main semiconductor region of a first conductivity type formed on the buried region and having a lower carrier concentration than the buried region;
A first diffusion region of a first conductivity type formed on a surface of the main semiconductor region;
A first conductivity type first electrode formation region and a second conductivity type second electrode formation region formed on the surface of the first diffusion region;
A first electrode connected to the first electrode formation region and the second electrode formation region;
A second diffusion region of a second conductivity type formed in a region away from the first diffusion region;
A first conductivity type third electrode formation region formed on a surface of the second diffusion region, and a second conductivity type fourth electrode formation region;
A second electrode connected to the third electrode formation region and the fourth electrode formation region;
Have
The semiconductor for electrostatic protection, wherein the first diffusion region and the second diffusion region include an extension region in a direction opposite to the first diffusion region and the second diffusion region. apparatus. 前記第１の電極と前記第２の電極のうちアノード電極に、そのアノード電極をカソード電極に対して正の動作電圧となるよう電圧を印加した時に、前記第１の拡散領域と前記第２の拡散領域のうちカソード側の拡散領域から前記埋め込み領域に至る空乏層が形成されることを特徴とする請求項１に記載の静電気保護用半導体装置。   When a voltage is applied to the anode electrode of the first electrode and the second electrode so that the anode electrode has a positive operating voltage with respect to the cathode electrode, the first diffusion region and the second electrode 2. The semiconductor device for electrostatic protection according to claim 1, wherein a depletion layer from the diffusion region on the cathode side to the buried region is formed in the diffusion region. 前記第２の電極形成領域と前記第３の電極形成領域とが対向した内側に配置され、前記第１の電極形成領域と前記第４の電極形成領域とがその外側に配置されていることを特徴とする請求項１または請求項２に記載の静電気保護用半導体装置。   The second electrode formation region and the third electrode formation region are disposed inside each other, and the first electrode formation region and the fourth electrode formation region are disposed outside the second electrode formation region and the third electrode formation region. The electrostatic protection semiconductor device according to claim 1, wherein the electrostatic protection semiconductor device is provided. 前記第１の拡散領域および前記第２の拡散領域の前記延長領域の対向方向の長さと、前記第１の拡散領域および前記第２の拡散領域と前記埋め込み領域との縦方向の距離により、保持耐圧が決定されることを特徴とする請求項１ないし請求項３のいずれか１項に記載の静電気保護用半導体装置。   The length of the first diffusion region and the second diffusion region in the opposing direction of the extension region and the vertical distance between the first diffusion region, the second diffusion region, and the buried region are maintained. 4. The electrostatic protection semiconductor device according to claim 1, wherein a breakdown voltage is determined. 前記第１の拡散領域および前記第２の拡散領域の前記延長領域の対向方向の長さは、前記第１の拡散領域および前記第２の拡散領域と前記埋め込み領域との縦方向の距離よりも４μｍ以上長いことを特徴とする請求項４に記載の静電気保護用半導体装置。   The length of the extension region of the first diffusion region and the second diffusion region in the opposing direction is longer than the vertical distance between the first diffusion region and the second diffusion region and the buried region. 5. The semiconductor device for electrostatic protection according to claim 4, wherein the semiconductor device is longer than 4 μm. 前記第１の拡散領域と前記第２の拡散領域との離間距離により、動作開始電圧が決定されることを特徴とする請求項１ないし請求項５のいずれか１項に記載の静電気保護用半導体装置。   6. The electrostatic protection semiconductor according to claim 1, wherein an operation start voltage is determined by a separation distance between the first diffusion region and the second diffusion region. apparatus. 前記第１の拡散領域および前記第２の拡散領域の平面パターンは、短冊形状、トラック形状、リング形状、もしくはそれらの複合形状であることを特徴とする請求項１ないし請求項６のいずれか１項に記載の静電気保護用半導体装置。   7. The planar pattern of the first diffusion region and the second diffusion region is a strip shape, a track shape, a ring shape, or a composite shape thereof, according to claim 1. The semiconductor device for electrostatic protection as described in the item. 前記第１の拡散領域および前記第２の拡散領域は複数組に分割され、
前記第１の電極を介して複数の第１の拡散領域同士が、および前記第２の電極を介して複数の第２の拡散領域同士が、電気的に接続されていることを特徴とする請求項１ないし請求項７のいずれか１項に記載の静電気保護用半導体装置。 The first diffusion region and the second diffusion region are divided into a plurality of sets,
The plurality of first diffusion regions are electrically connected via the first electrode, and the plurality of second diffusion regions are electrically connected via the second electrode. The semiconductor device for electrostatic protection according to any one of claims 1 to 7. 前記第１の電極と前記第２の電極のうち、アノード電極となる電極は入力端子に接続され、カソード電極となる電極は接地電極に接続されていることを特徴とする請求項１ないし請求項８のいずれか１項に記載の静電気保護用半導体装置。   The electrode serving as an anode electrode among the first electrode and the second electrode is connected to an input terminal, and the electrode serving as a cathode electrode is connected to a ground electrode. 9. The electrostatic protection semiconductor device according to any one of 8 above. 前記静電気保護用半導体装置は、底面絶縁膜および側面絶縁膜とにより、底面および側面が区画され、前記他の素子に対して電気的に絶縁されていることを特徴とする請求項１ないし請求項９に記載の静電気保護用半導体装置。   2. The electrostatic protection semiconductor device according to claim 1, wherein a bottom surface and a side surface are partitioned by a bottom surface insulating film and a side surface insulating film, and are electrically insulated from the other elements. 9. A semiconductor device for electrostatic protection according to 9. 前記主半導体領域は、ＳＯＩ基板であることを特徴とする請求項１ないし請求項１０のいずれか１項に記載の静電気保護用半導体装置。   11. The semiconductor device for electrostatic protection according to claim 1, wherein the main semiconductor region is an SOI substrate. 自動車用複合ＩＣに内蔵されていることを特徴とする請求項１１に記載の静電気保護用半導体装置。   12. The semiconductor device for electrostatic protection according to claim 11, wherein the semiconductor device is built in a composite IC for automobiles. 前記第１の拡散領域に対して前記第２の拡散領域側とは反対側の領域の前記主半導体領域表面部であって、前記第１の拡散領域から離れた領域に、第２伝導型領域を有し、
前記第２伝導型領域は、前記第２の電極と接続している、
ことを特徴とする請求項１ないし請求項１２のいずれか１項に記載の静電気保護用半導体装置。 A second conductivity type region in a surface portion of the main semiconductor region in a region opposite to the second diffusion region side with respect to the first diffusion region, in a region away from the first diffusion region. Have
The second conductivity type region is connected to the second electrode;
The semiconductor device for electrostatic protection according to claim 1, wherein the semiconductor device is for electrostatic protection. 前記第１の拡散領域に対して前記第２の拡散領域側とは反対側の領域の前記主半導体領域表面部であって、前記第１の拡散領域から離れた領域に形成された第２伝導型のドレイン領域と、
前記ドレイン領域から離れた領域に形成されたソース領域と、
前記ドレイン領域と前記ソース領域との間の前記主半導体領域表面上にゲート絶縁膜を介して形成されたゲート電極と、
を有し、
前記ソース領域と前記ゲート電極は、前記第１の電極と接続し、
前記ドレイン領域は、前記第２の電極と接続している、
ことを特徴とする請求項１ないし請求項１２のいずれか１項に記載の静電気保護用半導体装置。 Second conduction formed in a surface portion of the main semiconductor region in a region opposite to the second diffusion region with respect to the first diffusion region, the region being away from the first diffusion region. A drain region of the mold, and
A source region formed in a region away from the drain region;
A gate electrode formed on the surface of the main semiconductor region between the drain region and the source region via a gate insulating film;
Have
The source region and the gate electrode are connected to the first electrode;
The drain region is connected to the second electrode;
The semiconductor device for electrostatic protection according to claim 1, wherein the semiconductor device is for electrostatic protection.
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Cited By (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2012099626A (en) * 2010-11-02 2012-05-24 Renesas Electronics Corp Semiconductor device
US9508798B2 (en) 2015-03-16 2016-11-29 Kabushiki Kaisha Toshiba Semiconductor device
KR20180036670A (en) * 2015-04-13 2018-04-09 인피니언 테크놀로지스 아게 Protection devices with trigger devices and methods of formation thereof
KR20190027119A (en) * 2017-09-06 2019-03-14 주식회사 케이이씨 Bidirectional Low Clamping Transient Voltage Suppression Device Using Lateral Type Schokley Diodes and manufacturing method thereof
JP2019047682A (en) * 2017-09-05 2019-03-22 富士電機株式会社 Semiconductor integrated circuit
US10741548B2 (en) 2015-04-13 2020-08-11 Infineon Technologies Ag Protection devices with trigger devices and methods of formation thereof

Families Citing this family (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR102238544B1 (en) 2014-12-08 2021-04-09 삼성전자주식회사 Electrostatic discharge protection device and electronic device having the same

Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2001060634A (en) * 1999-08-20 2001-03-06 Denso Corp Semiconductor device and manufacture thereof
JP2001267433A (en) * 2000-03-15 2001-09-28 Hitachi Ltd Semiconductor device and method of fabrication
JP2005101386A (en) * 2003-09-26 2005-04-14 Fuji Electric Device Technology Co Ltd Electrostatic breakdown protective circuit

Patent Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2001060634A (en) * 1999-08-20 2001-03-06 Denso Corp Semiconductor device and manufacture thereof
JP2001267433A (en) * 2000-03-15 2001-09-28 Hitachi Ltd Semiconductor device and method of fabrication
JP2005101386A (en) * 2003-09-26 2005-04-14 Fuji Electric Device Technology Co Ltd Electrostatic breakdown protective circuit

Cited By (14)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2012099626A (en) * 2010-11-02 2012-05-24 Renesas Electronics Corp Semiconductor device
US8482102B2 (en) 2010-11-02 2013-07-09 Renesas Electronics Corporation Semiconductor device
US9000565B2 (en) 2010-11-02 2015-04-07 Renesas Electronics Corporation Semiconductor device
US9508798B2 (en) 2015-03-16 2016-11-29 Kabushiki Kaisha Toshiba Semiconductor device
KR102369409B1 (en) * 2015-04-13 2022-03-02 인피니언 테크놀로지스 아게 Protection devices with trigger devices and methods of formation thereof
US10741548B2 (en) 2015-04-13 2020-08-11 Infineon Technologies Ag Protection devices with trigger devices and methods of formation thereof
KR20180036670A (en) * 2015-04-13 2018-04-09 인피니언 테크놀로지스 아게 Protection devices with trigger devices and methods of formation thereof
KR20220027923A (en) * 2015-04-13 2022-03-08 인피니언 테크놀로지스 아게 Protection devices with trigger devices and methods of formation thereof
US11600615B2 (en) 2015-04-13 2023-03-07 Infineon Technologies Ag Protection devices with trigger devices and methods of formation thereof
KR102574583B1 (en) 2015-04-13 2023-09-06 인피니언 테크놀로지스 아게 Protection devices with trigger devices and methods of formation thereof
US12009361B2 (en) 2015-04-13 2024-06-11 Infineon Technologies Ag Protection devices with trigger devices and methods of formation thereof
JP2019047682A (en) * 2017-09-05 2019-03-22 富士電機株式会社 Semiconductor integrated circuit
KR20190027119A (en) * 2017-09-06 2019-03-14 주식회사 케이이씨 Bidirectional Low Clamping Transient Voltage Suppression Device Using Lateral Type Schokley Diodes and manufacturing method thereof
KR102019395B1 (en) * 2017-09-06 2019-09-09 주식회사 케이이씨 Bidirectional Low Clamping Transient Voltage Suppression Device Using Lateral Type Schokley Diodes and manufacturing method thereof

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