JP2008009964A - 半導体集積回路のレイアウト作成装置及び作成方法 - Google Patents

Abstract

【課題】半導体集積回路のレイアウトデータの信頼性を向上すること。
【解決手段】本発明は、回路の仕様情報に基づき論理回路図を設計する論理回路図設計部と、論理回路図に基づきレイアウトデータを作成するレイアウトデータ作成部と、レイアウトデータから抽出する素子及び素子間の接続情報と論理回路図に基づきレイアウトデータから抽出する素子のノード及び素子間接続のノードに入力される電位の情報とが論理回路図の情報と一致するか否かを検証し、その結果を生成する論理接続検証部と、論理接続検証部において抽出した素子及び素子間の接続情報と素子のノード及び素子間の接続のノードに入力される電位の情報とに基づき、レイアウトデータが回路の仕様情報から抽出したデザインルールに違反するか否かを検証して、その検証結果を生成するレイアウトデータ検証部と、作成したレイアウトデータを出力するデータ出力部と、を備える。
【選択図】図４

Description

本発明は、半導体集積回路のレイアウトを作成する際の作成装置及び作成方法に関する。

半導体集積回路の設計段階においては、回路の仕様情報に基づいて論理回路図を設計し、この論理回路図に基づいてレイアウトデータを作成する。この作成したレイアウトデータについて、設計者が意図した設計ルールどおりに正しく設計されたか否かの検証（以下「レイアウトチェック」と言う。）が行われる。

レイアウトチェックは、製造装置の制約から決まる幾何学的なデザインルールに違反していないか否かを検証するＤＲＣ（Ｄｅｓｉｇｎ Ｒｕｌｅ Ｃｈｅｃｋｉｎｇ）、論理回路図設計段階で作られた素子及び素子間の接続の情報がレイアウトデータにおいて正しく実現されているか否かを検証するＬＶＳ（Ｌａｙｏｕｔ Ｖｅｒｓｕｓ Ｓｃｈｅｍａｔｉｃ）、論理回路図の電気的な接続を検証するＥＲＣ（Ｅｌｅｃｔｒｉｃ Ｒｕｌｅ Ｃｈｅｃｋ）等のＥＤＡ（Ｅｌｅｃｔｒｏｎｉｃ Ｄｅｓｉｇｎ Ａｕｔｏｍａｔｉｏｎ）ツールを用いて行われる。このＤＲＣ、ＬＶＳ等による検証でエラーが検出されなくなって初めてレイアウトデータが完成する。
特開平３−１７１６４８号公報

本発明は、ＬＶＳの検証を実行する過程で抽出した素子及び素子間の接続の情報と前記素子のノード及び前記素子間の接続のノードに入力される電位の情報とに基づいてＤＲＣを実行することにより、作成するレイアウトデータの信頼性の向上を可能とする半導体集積回路のレイアウトデータ作成装置及び作成方法を提供する。

本発明の一実施形態に係る半導体集積回路のレイアウト作成装置は、半導体集積回路の仕様情報に基づいて論理回路図を設計する論理回路図設計部と、設計した前記論理回路図に基づいてレイアウトデータを作成するレイアウトデータ作成部と、作成した前記レイアウトデータから素子及び素子間の接続の情報を抽出し、前記論理回路図の情報と抽出した前記素子の情報及び前記素子間の接続の情報とが一致するか否かを検証し、さらに前記素子のノード及び前記素子間の接続のノードに入力される電位の情報を前記論理回路図の情報に基づいて抽出し、前記電位の情報と前記論理回路図の情報とが一致するか否かを照合確認して、その結果を生成する論理接続検証部と、前記論理接続検証部において抽出した前記素子及び前記素子間の接続の情報と前記素子のノード及び前記素子間の接続のノードに入力される電位の情報とに基づいて、作成した前記レイアウトデータが前記半導体集積回路の仕様情報から抽出したデザインルールに違反しているか否かを検証して、その検証結果を生成するレイアウトデータ検証部と、前記レイアウトデータ作成部により作成したレイアウトデータを出力するデータ出力部と、を具備することを特徴としている。

本発明の一実施形態に係る半導体集積回路のレイアウト作成装置は、半導体集積回路の仕様情報に基づいて論理回路図を設計する論理回路図設計部と、設計した前記論理回路図に基づいて多層構造の半導体集積回路の層毎にレイアウトデータを作成するレイアウトデータ作成部と、作成した前記層毎のレイアウトデータから素子及び素子間の接続の情報を抽出し、前記論理回路図の情報と抽出した前記素子の情報及び前記素子間の接続の情報とが一致するか否かを検証し、さらに前記素子のノード及び前記素子間の接続のノードに入力される電位の情報を前記論理回路図の情報に基づいて抽出し、前記電位の情報と前記論理回路図の情報とが一致するか否かを照合確認して、その結果を生成する論理接続検証部と、前記論理接続検証部において抽出した前記素子及び前記素子間の接続の情報と前記素子のノード及び前記素子間の接続のノードに入力される電位の情報とに基づいて、作成した前記層毎のレイアウトデータが前記半導体集積回路の仕様情報から抽出したデザインルールに違反しているか否かを検証して、その検証結果を生成するレイアウトデータ検証部と、前記層毎のレイアウトデータのうち異なる層のレイアウトデータ間の前記素子の位置及び前記素子間の接続位置を比較して、前記素子の位置及び前記素子間の接続位置の位置ずれを検証して、その検証結果を生成する層間レイアウト検証部と、前記レイアウトデータ作成部により作成したレイアウトデータを出力するデータ出力部と、を具備することを特徴としている。

本発明の一実施形態によれば、ＬＶＳの検証を実行する過程で抽出した素子及び素子間の接続の情報と素子のノード及び素子間の接続のノードに入力される接続の情報とに基づいてＤＲＣを実行することにより、レイアウトデータについてデザインルールの許容最小寸法値を満足するか否かを検証するだけでなく、許容最小寸法値よりもより厳しいデザインルールが要求される場合にそのデザインルールを満足するか否かについても検証することができる。これにより、レイアウトチェックで検出されるエラーの中から擬似的エラーを自動的に排除することが可能となる。そのため、作成するレイアウトデータの信頼性を向上することができる。したがって、レイアウトデータの作成作業が効率化し、製品開発期間の短縮化及び製品開発コストの低減を実現できる。

（本発明に至る経緯）
以下、本発明に至る経緯について、図面を用いて説明する。

図１（Ａ）は回路図の一部を構成するＭＯＳトランジスタ１００のレイアウトの一例の断面図であり、図１（Ｂ）はその回路図例である。活性領域１０１、ゲート配線１０２、ワード配線１０３、及びコンタクト１０４とから構成されるＭＯＳトランジスタ１００について、ゲート配線１０２は固定電位ＶＤＤに接続し、ワード配線１０３ａは通常の信号であるＳｉｇｎａｌＡに接続し、そしてワード配線１０３ｂは電源電位ＧＮＤに接続する。コンタクト１０４ａ及びコンタクト１０４ｂとゲート配線１０２との間隔値は、それぞれＳ１、Ｓ２であり、また、コンタクト１０４ｃ及びコンタクト１０４ｄとゲート配線１０２との間隔値は、それぞれＳ３、Ｓ４である。デザインルールで定めるＳ１乃至Ｓ４の間隔値はＳ１＝Ｓ２、Ｓ２＜Ｓ３、Ｓ３＝Ｓ４の関係にあり、且つＳ１及びＳ２は、デザインルールで定めるコンタクトとゲート配線との間の許容最小寸法間隔値である。ここで、デザインルールとは、具体的には、レイヤ(層)の定義をはじめ、素子層、拡散層、金属層やコンタクト等の幅や間隔、異なる層間の重なり等の許容最小寸法等を定めたものをいう。

また、図２（Ａ）は回路図の一部を構成するＭＯＳトランジスタ２００のレイアウトの一例の断面図であり、図２（Ｂ）はその回路図例である。活性領域２０１、ゲート配線２０２、ワード配線２０３、及びコンタクト２０４とから構成されるＭＯＳトランジスタ２００について、ゲート配線２０２は固定電位ＶＤＤに接続し、ワード配線２０３ａは回路内部で作られる特殊な信号であるＳｉｇｎａｌＢに接続し、ワード配線２０３ｂは電源電位ＧＮＤに接続する。コンタクト２０４ａ及びコンタクト２０４ｂとゲート配線２０２との間隔値は、それぞれＳ５、Ｓ６であり、また、コンタクト２０４ｃ及びコンタクト２０４ｄとゲート配線２０２との間隔値は、それぞれＳ７、Ｓ８である。デザインルールで定めるＳ５乃至Ｓ８の間隔値はＳ５＝Ｓ６、Ｓ６＞Ｓ７、Ｓ７＝Ｓ８の関係にあり、且つＳ７及びＳ８はデザインルールで定めるコンタクトとゲート配線との間の許容最小寸法間隔値である。また、ワード配線２０３ａ、２０３ｂの線幅はＷ１＞Ｗ２であり、Ｗ２が許容最小寸法値である。

また、図３は、回路図の一部を構成するワード配線のレイアウトの一例を抜き出して示した断面図であり、配線Ｌ１は通常の信号であるＳｉｇｎａｌＣに接続し、配線Ｌ２は電源電位ＧＮＤに接続する。また、デザインルールで定める配線Ｌ１の線幅値Ｗ３と配線Ｌ２の線幅値Ｗ４とはＷ４＞Ｗ３の関係にある。また、デザインルールで定める配線Ｌ２と配線Ｌ１との間隔値Ｓ９と配線Ｌ１同士の間隔値Ｓ１０とはＳ９＞Ｓ１０の関係にあり、Ｓ１０はデザインルールで定める配線間の許容最小寸法間隔値である。

ここで、一般的な半導体集積回路のレイアウトデータ作成方法のフローチャートの一例を図１４に示す。

まず、設計者が半導体集積回路の仕様を決定する（ステップＳ１０１）。

次に、ステップＳ１０１において決定した仕様の情報に基づいて論理回路図を設計し（ステップＳ１０２）、この論理回路図の情報に基づいてレイアウトデータを作成する（ステップＳ１０３）。

次に、作成したレイアウトデータについて、ＬＶＳ及びＤＲＣによる検証を実行する。ＬＶＳ及びＤＲＣは各々独立した検証ツールであり、二つの検証を同時に平行して実行することも可能であり、また、一方の検証が終了した後に他方の検証を実行することも可能である。ここでは、便宜上、ステップＳ１０４〜ステップＳ１０５のＬＶＳによる検証について説明した後に、ステップＳ１０６〜ステップ１０７のＤＲＣによる検証について説明する。

ステップＳ１０４においてＬＶＳを実行し、レイアウトデータからゲートレベルの接続情報を復元し、さらにゲートレベルの接続情報をトランジスタレベルの接続情報へ変換した上で、このトランジスタレベルの接続情報と論理回路図の情報とが一致するか否か、さらに素子のノード及び素子間の接続のノードに入力される電位の情報と論理回路図の情報とが一致するか否かを照合確認する。

例えば、これを図１（Ｂ）を用いて説明すると、レイアウトデータから、ＭＯＳトランジスタ１００の接続情報、すなわち、図１（Ｂ）に示すとおりゲート配線１０２が固定電位ＶＤＤに接続しているという情報、ワード配線１０３ａが通常の信号であるＳｉｇｎａｌＡに接続しているという情報、そしてワード配線１０３ｂが電源電位ＧＮＤに接続しているという情報を抽出した上で、この接続情報と論理回路図の情報とが一致しているか否かをＬＶＳで検証する。

ステップＳ１０４のＬＶＳにおいてこのような検証を行い、トランジスタの接続情報と論理回路図の情報とが完全に一致する場合、及び素子のノード及び素子間の接続のノードに入力される電位の情報と論理回路図の情報とが完全に一致する場合には、レイアウトデータにエラー箇所が存在しないと判定し（ステップＳ１０５）、この判定結果をレポートする。

一方、ステップＳ１０４による検証の結果、トランジスタの接続情報と論理回路図の情報とが完全に一致しない場合又は素子のノード及び素子間の接続のノードに入力される電位の情報と論理回路図の情報とが完全に一致しない場合には、レイアウトデータにエラー箇所が存在すると判定し（ステップＳ１０５）、エラー箇所をレポートする（ステップＳ１０８）。

次に、ＬＶＳによる検証の結果、エラーとレポートされた箇所について、レイアウトデータに修正を加え（ステップＳ１０９）、この修正を加えたレイアウトデータについて、再度ステップＳ１０４〜ステップＳ１０５のＬＶＳによる検証を実行する。ステップＳ１０４〜ステップＳ１０５の検証及びこれに続くステップＳ１０８〜ステップＳ１０９の修正作業は、ステップＳ１０５においてエラー箇所を検出しなくなるまで反復して実行する。

次に、ステップＳ１０６〜ステップＳ１０７のＤＲＣによる検証について説明する。

ステップＳ１０６においてＤＲＣを実行し、ステップＳ１０３において作成したレイアウトデータから配線の幅及び間隔（ライン・アンド・スペース）等の情報を二次元の図形として抽出した上で、この図形情報がステップＳ１０１の半導体集積回路の仕様情報から抽出するデザインルールに違反していないか否かを、予め設定する一定の検証基準値に基づいて検証する。

例えば、これを図１（Ａ）を用いて説明すると、ワード配線１０３ａとコンタクト１０４ａとの間隔値Ｓ１、ワード配線１０３ｂとコンタクト１０４ｃとの間の間隔値Ｓ３等が、デザインルールで定める許容最小寸法値を満足するか否かをＤＲＣで検証する。

ＤＲＣにおいてこのような検証を行い、レイアウトデータから抽出した図形情報おける全ての配線の幅及び間隔（ライン・アンド・スペース）等の値がデザインルールで定めた許容最小寸法値を満足する場合は、デザインルールに違反したエラー箇所がレイアウトデータに存在しないと判定し（ステップＳ１０７）、この判定結果をレポートする。

一方、レイアウトデータから抽出した図形情報における各々の配線の幅及び間隔（ライン・アンド・スペース）等の値の中にデザインルールで定めた許容最小寸法値を満足しないものが存在した場合は、デザインルールに違反したエラー箇所がレイアウトデータに存在すると判定し（ステップＳ１０７）、エラー箇所をレポートする（ステップＳ１０８）。

次に、ＤＲＣによる検証の結果、エラーとレポートされた箇所について、レイアウトデータに修正を加え（ステップＳ１０９）、この修正を加えたレイアウトデータについて、再度ステップＳ１０６〜ステップＳ１０７のＤＲＣによる検証を実行する。ステップＳ１０６〜ステップＳ１０７の検証及びこれに続くステップＳ１０８〜ステップＳ１０９の修正作業は、ステップＳ１０７においてエラー箇所を検出しなくなるまで反復して実行する。

上記ステップＳ１０４〜ステップＳ１０５のＬＶＳによる検証及びステップＳ１０６〜ステップＳ１０７のＤＲＣによる検証双方においてエラー箇所を検出しなかった場合は、レイアウトデータが完成したと判定し（ステップＳ１１０）、完成したレイアウトデータを出力する（ステップＳ１１１）。

以上が、一般的なレイアウトデータの作成方法であるが、半導体集積回路の微細化が進む状況下にあって、上記のようなＤＲＣを実行してデザインルールの許容最小寸法値を保証するだけでは、完成したレイアウトデータの信頼性を維持するのが不十分となってきている。

すなわち、微細化が進む半導体集積回路においては、例えば絶縁破壊によるショート等の不良を防止するためには、許容最小寸法値だけでなく、例えば図３の配線Ｌ２のように、電源電位ＧＮＤに接続する配線については通常の信号に接続する配線Ｌ１よりも線幅を太くしたり（Ｗ４＞Ｗ３）、電源電位ＧＮＤに接続する配線Ｌ２と通常の信号に接続する配線Ｌ１との間の間隔値Ｓ９については、配線Ｌ１同士の間隔値Ｓ１０よりもより広めの間隔を確保する（Ｓ９＞Ｓ１０）ことが要請される。このようなノードについてのデザインルールについても検証するためには、Ｓ９の値を基準としてＤＲＣを実行することとなるが、これではＳ９よりも小さな値であるＳ１０はデザインルールの許容最小寸法値を満足しているにもかかわらず、ＤＲＣがエラーと判定してしまう。このような許容最小寸法値を満足しているにもかかわらず、許容最小寸法値よりもより厳しいデザインルールを満足していないためにＤＲＣがエラーと判定する場合を擬似的エラーという。

Ｓ１０が擬似的エラーであるか、それともＳ１０よりも小さな値である場合のような、そもそもデザインルールの許容最小寸法値を満足しない真性なエラーであるかの判定は、逐一レイアウトデータを確認しながら目視確認するという人的作業に頼らざるを得ない。そのため、作業に多大な時間と労力を費やしたにもかかわらず、人為的なミスにより真性なエラーが見逃される場合がある。

かかる擬似的エラーを検証結果から排除し、作成するレイアウトデータの信頼性を向上するためには、抽出する図形がいかなるノードであるかを識別した上で、許容最小寸法値及び許容最小寸法値よりもより厳しいデザインルール双方についての検証をＤＲＣで実行できることが望ましい。

ところが、これまでのＤＲＣは、レイアウトデータを純粋に図形として捉えて検証するだけであり、レイアウトデータがいかなるノードであるかについては識別しない。

そこで、本発明者は、ＬＶＳを実行する過程で抽出した素子及び素子間の接続の情報と素子のノード及び素子間の接続のノードに入力される電位の情報等の情報に基づいてＤＲＣを実行することで、レイアウトデータにノード識別レイヤー等がなくても、論理回路図のノード名でノードを識別することができることを見出した。

以下、本発明の一実施形態に係る半導体集積回路のレイアウト作成装置及びレイアウト作成方法について、図面を参照しながら詳細に説明する。なお、実施形態においては、本発明の一実施形態に係る半導体集積回路のレイアウト作成装置及びレイアウト作成方法の例を示しており、本発明の一実施形態に係る半導体装置のレイアウト作成装置及びレイアウト作成方法は、それら実施形態に限定されるわけではない。

（実施形態１）
図４は、本発明の実施形態１に係る半導体集積回路のレイアウト作成装置の構成例を示すブロック図である。本実施形態１に係るレイアウトデータ作成装置２０は、図４に示すとおり、半導体集積回路の仕様情報１０に基づいて論理回路図を設計する論理回路図設計部３０と、論理回路図設計部３０により設計された論理回路図の情報に基づいてレイアウトデータを作成するレイアウトデータ作成部４０と、レイアウトデータ検証部５０と、データ出力部８０と、を備える。

また、レイアウトデータ検証部５０は、論理接続検証部６０及びレイアウトデータ検証部７０を備える。

本実施形態１に係る半導体集積回路のレイアウト作成装置２０において、論理回路図作成部３０、レイアウトデータ作成部４０、論理接続検証部６０、レイアウトデータ検証部７０、及びデータ出力部８０におけるデータの流れを図５で示している。

なお、本発明の実施形態１に係る半導体集積回路のレイアウト作成装置２０の構成及びデータの流れを、図５に示すとおり、論理接続検証部６０は、素子接続抽出部６２、論理接続復元部６４、論理接続変換部６６、論理接続検証部６８からなるものとし、また、レイアウトデータ検証部７０はレイアウトデータ認識部７２及びレイアウトデータ検証部７４からなるものとすることも可能である。いずれにせよ本発明の実施形態１に係る半導体集積回路レイアウト作成装置２０における構成及びデータの流れは図４及び図５で示すものに限定されるものではない。

次に、本発明の実施形態１に係る半導体集積回路レイアウト作成装置２０の動作フローについて、図面を参照して詳細に説明する。図６は、本発明の実施形態１に係るレイアウトデータ作成方法の処理の一例を示すフローチャートである。

図６で示すとおり、まず、設計者が半導体集積回路の仕様を決定する（半導体集積回路仕様情報１０、ステップＳ１０１）。

次に、設計者が、論理回路図設計部３０を用いて半導体集積回路仕様情報１０に基づいて論理回路図を設計する（ステップＳ１０２）。

次に、ステップＳ１０２において設計された論理回路図に基づいて、レイアウトデータ作成部４０がレイアウトデータを作成する（ステップＳ１０３）。

次に、論理接続検証部６０が、ＬＶＳを実行し、レイアウトデータからゲートレベルの接続情報を復元し、さらにゲートレベルの接続情報をトランジスタレベルの接続情報へ変換した上で、このトランジスタレベルの接続情報と論理回路図の情報とが一致するか否か、さらに素子のノード及び素子間の接続のノードに入力される電位の情報と論理回路図の情報とが一致するか否かを照合確認する（ステップＳ１０４）。

例えば、これを図２（Ａ）を用いて説明すると、レイアウトデータからＭＯＳトランジスタ２００の接続情報、すなわち、図２（Ａ）に示すとおりゲート配線２０２が固定電位ＶＤＤに接続しているという情報、ワード配線２０３ａが回路内部で作られる特殊な信号であるＳｉｇｎａｌＢに接続しているという情報、そしてワード配線２０３ｂが電源電位ＧＮＤに接続しているという情報を抽出した上で、この接続情報と論理回路図の情報とが一致しているか否かをＬＶＳで検証する。

ステップＳ１０４のＬＶＳによる検証の結果、トランジスタの接続情報と論理回路図の情報及び素子のノード及び素子間の接続のノードに入力される電位の情報と論理回路図の情報とが完全に一致する場合には、論理接続検証部６０がレイアウトデータにエラー箇所が存在しないと判定し（ステップＳ１０５）、この判定結果をレポートし、レイアウトデータ検証部７０が後記ステップＳ１０６以降の検証処理を実行する。

一方、ステップＳ１０４のＬＶＳによる検証の結果、トランジスタの接続情報と論理回路図の情報とが完全に一致しない場合又は素子のノード及び素子間の接続のノードに入力される電位の情報と論理回路図の情報とが完全に一致しない場合には、論理接続検証部６０がレイアウトデータにエラー箇所が存在すると判定し（ステップＳ１０５）、レイアウトデータ作成部４０にエラー箇所をレポートする（ステップＳ１０８）。

次に、ＬＶＳによる検証の結果、論理接続検証部６０によりエラーとレポートされた箇所について、レイアウトデータ作成部４０がレイアウトデータに修正を加え（ステップＳ１０９）、この修正を加えたレイアウトデータについて、論理接続検証部６０が再度ステップＳ１０４〜ステップＳ１０５のＬＶＳによる検証を実行する。ステップＳ１０４〜ステップＳ１０５の検証及びこれに続くステップＳ１０８〜ステップＳ１０９の修正作業は、ステップＳ１０５においてエラー箇所を検出しなくなるまで、レイアウトデータ作成部４０及び論理接続検証部６０が反復して実行する。

以上のＬＶＳによる検証処理に続き、レイアウトデータ検証部７０がＤＲＣを実行する。

まず、レイアウトデータ検証部７０が、ステップＳ１０３において作成したレイアウトデータから配線の幅及び間隔（ライン・アンド・スペース）等の情報を二次元の図形として抽出した上で、この図形情報がいかなるノードであるかをＬＶＳを実行する過程で抽出したノードの情報に基づいて識別する。

例えば、これを図２を用いて説明すると、レイアウトデータ検証部７０が、図２（Ａ）に示すような図形の情報をレイアウトデータから抽出する。これだけでは単なる二次元の情報であり、この図形がいかなるノードであるかについては分からない。そこで、ＬＶＳを実行する過程で論理接続検証部６０が抽出した図２（Ｂ）のようなノードの情報に基づいて、抽出した上記図形情報がいかなるノードであるかを識別する。これにより、２０２の図形がゲート配線であること、２０３ａ及び２０３ｂの図形がワード配線であることを識別できる。

このノードの内容を識別した図形情報が、レイアウトデータ検証部７０が、ステップＳ１０１の半導体集積回路の仕様情報１０から抽出するデザインルールに違反する否かを検証する（ステップＳ１０６）。

すなわち、本発明の実施形態１に係るＤＲＣにおいては、デザインルールの許容最小寸法値（Ｓ７、Ｗ２）を満足しているか否かを検証することに加え、例えば、回路内部で作られる特殊な信号に接続しているゲート配線２０３ａについては、絶縁破壊によるショート等の不良が発生するために、電源電位ＧＮＤに接続するワード配線２０３ｂの場合よりもゲート配線２０２との間隔値を広くしていること（Ｓ５＞Ｓ７）、また、回路内部で作られる特殊な信号に接続されるゲート配線２０３ａの線幅が電源電位ＧＮＤに接続されるワード配線２０３ｂの線幅よりも太くなっているか（Ｗ１＞Ｗ２）等についての許容最小寸法値を予めデザインルールで定めておき、図形情報がこのデザインルールに違反するか否かを検証する。

ＤＲＣにおいてこのような検証を行い、レイアウトデータから抽出した図形情報における全ての配線の幅及び間隔（ライン・アンド・スペース）等の値がデザインルールで定めた許容最小寸法値を満足する場合は、レイアウトデータ検証部７０は、デザインルールに違反したエラー箇所がレイアウトデータに存在しないと判定し（ステップＳ１０７）、レイアウトデータ作成部４０にこの判定結果をレポートする。

ステップＳ１０７においてレイアウトデータ検証部７０がレイアウトデータから抽出した図形情報にエラー箇所がないと判定した場合は、レイアウトデータ作成部４０はレイアウトデータが完成したと判定し（ステップＳ１１０）、完成したレイアウトデータをデータ出力部８０に与える。このデータ出力部８０は、表示装置又はプリンタで構成され、完成したレイアウトデータを表示装置に表示し又はプリントアウトして、上記判定結果を出力する（ステップＳ１１１）。

一方、ＤＲＣによる検証の結果、レイアウトデータから抽出した図形情報おける各々の配線の幅及び間隔（ライン・アンド・スペース）等の値の中にデザインルールで定めた許容最小寸法値を満足しないものが存在した場合は、レイアウトデータ作成部７０は、デザインルールに違反したエラー箇所がレイアウトデータに存在すると判定し（ステップＳ１０７）、レイアウトデータ作成部４０にエラー箇所をレポートする（ステップＳ１０８）。

次に、ＤＲＣによる検証の結果、レイアウトデータ検証部７０がエラーとレポートした箇所について、レイアウトデータ作成部４０がレイアウトデータに修正を加え（ステップＳ１０９）、この修正を加えたレイアウトデータについて、レイアウトデータ検証部７０が再度ステップＳ１０６〜ステップＳ１０７のＤＲＣによる検証を実行する。ステップＳ１０６〜ステップＳ１０７の検証及びこれに続くステップＳ１０８〜ステップＳ１０９の修正作業は、ステップＳ１０７においてエラー箇所を検出しなくなるまで、レイアウトデータ作成部４０及びレイアウトデータ検証部７０が反復して実行する。

以上に説明したとおり、本発明の実施形態１によれば、ＬＶＳの検証を実行する過程で抽出した素子及び素子間の接続の情報と素子のノード及び素子間の接続のノードに入力される電位の情報とに基づいてＤＲＣを実行することにより、レイアウトデータについてデザインルールの許容最小寸法値を満足するか否かを検証するだけでなく、許容最小寸法値よりもより厳しいデザインルールが要求される場合にそのデザインルールを満足するか否かについても検証することができる。これにより、レイアウトチェックで検出されるエラーの中から擬似的エラーを自動的に排除することが可能となる。また、後述する実施形態３と異なり、ＤＲＣの実行が一度で済むため、レイアウトチェックに要する時間を短縮することができる。これにより、作成するレイアウトデータの信頼性を向上することができる。したがって、レイアウトデータの作成作業が効率化し、製品開発期間の短縮化及び製品開発コストの低減を実現できる。

（実施形態２）
上述の実施形態１においてノード情報を抽出する手段としてＬＶＳの検証を実行したが、本実施形態２においてはノード情報を抽出する手段としてＬＶＳの検証の他に回路シミュレーションを実行する。

図７（Ａ）は回路図の一部を構成するＭＯＳトランジスタ３００のレイアウトの一例の断面図であり、図７（Ｂ）はその回路図例である。活性領域３０１、ゲート配線３０２、ワード配線３０３、及びコンタクト３０４とから構成されるＭＯＳトランジスタ３００について、ゲート配線３０２ａ及び３０２ｂは固定電位ＶＤＤに接続し、ワード配線３０３ａは通常の信号であるＳｉｇｎａｌＤに接続し、そしてワード配線３０３ｂは電源電位ＧＮＤに接続する。ゲート配線同士の間隔値はＳ１１であり、これがデザインルールの許容最小寸法値である。また、配線同士の中間領域にあるＮ１は、回路が動作していない時は電位が不定の状態にあるが、回路が動作した時に通常の信号ＳｉｇｎａｌＤと同等の信号レベルになるノード（以下、「中間ノード」という）である。

図８（Ａ）は回路図の一部を構成するＭＯＳトランジスタ４００のレイアウトの一例の断面図であり、図８（Ｂ）はその回路図例である。活性領域４０１、ゲート配線４０２、ワード配線４０３、及びコンタクト４０４とから構成されるＭＯＳトランジスタ４００について、ゲート配線４０２ａ及び４０２ｂは固定電位ＶＤＤに接続し、ワード配線４０３ａは回路内部で作られる特殊な信号であるＳｉｇｎａｌＥに接続し、そしてワード配線４０３ｂは電源電位ＧＮＤに接続する。ゲート配線同士の間隔値はＳ１２であり、図７のＳ１１とはＳ１１＜Ｓ１２の関係にある。また、Ｎ２は、Ｎ１と同様の中間ノードである。

Ｎ１及びＮ２のような中間ノードは、回路が動作していない時には電位が不定状態にあるため、ＬＶＳを実行する過程でＮ１及びＮ２のような中間ノードの情報を抽出することは困難である。そのため、中間ノードのような回路を動作してはじめて接続する電位が定まるノードについては、逐一レイアウトデータを確認しながら目視確認するという人的作業に頼らざるを得ない。人為的なミスによりエラーが見逃され、これにより絶縁破壊によるショート等の不良が発生する可能性があることは上述したとおりである。そのため、中間ノードについてのエラーをも予め排除したレイアウトデータを作成する必要がある。

そこで、本発明者は、中間ノードについては回路シミュレーションを実行してノードの情報を抽出し、これとＬＶＳを実行する過程で抽出したノードの情報に基づいてＤＲＣを実行することで、より詳細なレイアウトデータの検証が可能となることを見出した。

また、回路シミュレーションを実行する過程で、回路の動作に不具合があるか否かを検証するため、論理回路そのものの設計ミスを発見し修正できる。

このように本実施形態２においては、ノードの情報を抽出する方法としてＬＶＳに加え回路シミュレーションを実行する。

本発明の実施形態２に係るレイアウト作成装置の構成は、上記図４に示したものと同様であるため、その図示及び構成説明は省略する。

また、図９は、本発明の実施形態２に係るレイアウトデータ作成方法の処理の一例を示すフローチャートである。

本実施形態２と実施形態１とは、ステップＳ１０４〜ステップＳ１０６の動作が相違するのみで、その他の動作は同様である。そのため、以下では、ステップＳ１０４〜ステップＳ１０６の動作を説明する。

ステップＳ１０４において、論理接続検証部６０がＬＶＳを実行し、レイアウトデータからゲートレベルの接続情報を復元し、さらにゲートレベルの接続情報をトランジスタレベルの接続情報へ変換した上で、このトランジスタレベルの接続情報と論理回路図の情報とが一致するか否かを検証し、さらに各ノードに入力される電位の情報と論理回路図の情報とが一致するか否かを照合確認する。なお、ＬＶＳの検証内容は実施形態１のステップＳ１０４と同様であり、また、ＬＶＳの判定結果に基づきなされるステップＳ１０８以降の動作は実施形態１と同様であるため、これらについては説明を省略する。

また、論理接続検証部６０は、回路シミュレーションを実行して回路を動作させ（ステップＳ１０４）、回路の動作に不具合が発生するか否かを検証する（ステップＳ１０５）。また、回路を動作させることで中間ノードＮ１、Ｎ２の電位が定まり、中間ノードＮ１、Ｎ２がいかなる電位に接続するかを抽出することが可能となる。

ステップＳ１０５において、回路の動作に不具合が発生しない場合には、論理接続検証部６０が、論理回路図にエラー箇所が存在しないと判定し、この判定結果を論理回路図設計部３０に与える。

ステップＳ１０５において、回路の動作に不具合が発生した場合には、論理接続検証部６０が、論理回路図にエラー箇所が存在すると判定し、この判定結果を論理回路図設計部３０に与える（ステップＳ１０８）。

次に、論理接続検証部６０がレポートしたエラー箇所について、論理回路図設計部３０が論理回路図に修正を加える。この修正した論理回路図に基づいて、レイアウトデータ作成部４０がレイアウトデータに修正を加える（ステップＳ１０９）。

次に、ステップＳ１０９において修正を加えた論理回路図及びレイアウトデータについて、論理接続検証部６０が、再度ステップＳ１０４以降の検証を実行する。この検証処理は、ステップＳ１０５においてエラー箇所を検出しなくなるまで論理接続検証部６０及びレイアウトデータ作成部４０が反復して実行する。ステップＳ１０５においてエラー箇所を検出しなくなった場合は、ステップＳ１０６以降の検証処理を実行する。

以上のＬＶＳ及び回路シミュレーションによる検証処理に続き、レイアウトデータ検証部７０がＤＲＣを実行する。

ステップＳ１０６において、レイアウトデータ検証部７０が、ステップＳ１０３において作成したレイアウトデータから配線の幅及び間隔（ライン・アンド・スペース）等の情報を二次元の図形として抽出した上で、この図形情報がいかなるノードであるかをステップＳ１０４〜ステップＳ１０５の過程で抽出した素子及び素子間の接続の情報と素子のノード及び素子間の接続のノードに入力される電位の情報に基づいて識別する。本実施形態２のＤＲＣにおいては、中間ノードＮ１、Ｎ２の内容をも識別した図形情報について、レイアウトデータ検証部７０がステップＳ１０１の半導体集積回路の仕様情報１０から抽出するデザインルールに違反している否かを検証する（ステップＳ１０６）。なお、中間ノードＮ１、Ｎ２の情報に基づいた図形の識別方法等については、実施形態１のステップＳ１０６と同様であるため、本実施形態２においては説明を省略する。

以上に説明したとおり、本発明の実施形態２によれば、ＬＶＳの検証を実行する過程で抽出した素子及び素子間の接続の情報と素子のノード及び素子間の接続のノードに入力される電位の情報とに基づいてＤＲＣを実行することにより、レイアウトデータについてデザインルールの許容最小寸法値を満足するか否かを検証するだけでなく、許容最小寸法値よりもより厳しいデザインルールが要求される場合にそのデザインルールを満足するか否かについても検証することができる。これにより、レイアウトチェックで検出されるエラーの中から擬似的エラーを自動的に排除することが可能となる。また、後述する実施形態４と異なり、ＤＲＣの実行が一度で済むため、レイアウトチェックに要する時間を短縮することができ、これにより、作成するレイアウトデータの信頼性を向上することができる。したがって、レイアウトデータの作成作業が効率化し、製品開発期間の短縮化及び製品開発コストの低減を実現できる。また、回路シミュレーションを実行することで、レイアウトデータ作成の前提となる論理回路図についても設計ミスを発見し修正することが可能となる。

（実施形態３）
本実施形態３においては、まずＤＲＣを実行してレイアウトデータがデザインルールの許容最小寸法値を満たすか否かについて検証した後にＬＶＳを実行し、さらにＬＶＳを実行する過程で抽出した素子及び素子間の接続の情報と素子のノード及び素子間の接続のノードに入力される電位の情報とに基づいてＤＲＣを実行してノードについてのデザインルールを満足するか否かの検証を行う。

本発明の実施形態３に係るレイアウト作成装置の構成、上記図４に示したものと同様であるため、その図示及び構成説明は省略する。

また、図１０は、本発明の実施形態３に係るレイアウトデータ作成方法の処理の一例を示すフローチャートである。

本実施形態３と実施形態１とは、ステップＳ１０４及びステップＳ１０８のＤＲＣの内容を除き、その他の動作は同様である。そのため、以下では、ステップＳ１０４及びステップＳ１０８の動作について説明する。

ステップＳ１０４において、レイアウトデータ検証部７０がＤＲＣを実行し、ステップＳ１０３において作成したレイアウトデータから配線の幅及び間隔（ライン・アンド・スペース）等の情報を二次元の図形として抽出し、ステップＳ１０１の半導体集積回路の仕様情報から抽出するデザインルールに違反しているか否かを検証する。ＤＲＣの判定結果に基づきなされるステップＳ１１０以降の動作は実施形態１のステップＳ１０８以降の動作と同様であるため、これらについては説明を省略する。

ステップＳ１０４のＤＲＣは、ＬＶＳよりも前に実行するため、ＬＶＳにより抽出するノードの情報に基づいて図形情報を識別することができない。そのため、ステップＳ１０４のＤＲＣはノードについてのデザインルールについては検証しない。したがって、ステップＳ１０４でＤＲＣを実行してエラーでないと判定されるレイアウトデータの中には、最小許容寸法値を満足しているがノードのデザインルールを満足しない箇所が含まれることがある。しかし、この擬似的エラーについては、ステップＳ１０６〜ステップＳ１０７においてＬＶＳを実行する過程で抽出するノードの情報に基づいてステップＳ１０８のＤＲＣがノードについてのデザインルールについて検証を行うことにより、最終的にレイアウトデータからノードについてのデザインルールを満足していない箇所を取り除くことができる。

ステップＳ１０８のＤＲＣの動作は、上記実施形態１のステップＳ１０６の動作と同様であるため、本実施形態３においては説明を省略する。

以上に説明したとおり、ＬＶＳの検証を実行する過程で抽出した素子及び素子間の接続の情報と素子のノード及び素子間の接続のノードに入力される電位の情報とに基づいてＤＲＣを実行することにより、レイアウトデータについてデザインルールの許容最小寸法値を満足するか否かを検証するだけでなく、許容最小寸法値よりもより厳しいデザインルールが要求される場合にそのデザインルールを満足するか否かについても検証することができる。これにより、レイアウトチェックで検出されるエラーの中から擬似的エラーを自動的に排除することが可能となる。これにより、作成するレイアウトデータの信頼性を向上することができる。したがって、レイアウトデータの作成作業が効率化し、製品開発期間の短縮化及び製品開発コストの低減を実現できる。

（実施形態４）
上述の実施形態３においてノード情報を抽出する手段としてＬＶＳの検証を実行したが、本実施形態４においては素子及び素子間の接続の情報と素子のノード及び素子間の接続のノードに入力される電位の情報とを抽出する手段としてＬＶＳの検証の他に回路シミュレーションを実行する。

本発明の実施形態４に係るレイアウト作成装置の構成は、上記図４に示したものと同様であるため、その図示及び構成説明は省略する。

また、図１１は、本発明の実施形態４に係るレイアウトデータ作成方法の処理の一例を示すフローチャートである。

本実施形態４と実施形態３とは、ステップＳ１０６〜ステップＳ１０７の動作が相違するのみで、その他の動作は同様である。そのため、以下では、ステップＳ１０６〜ステップＳ１０７の動作を説明する。

ステップＳ１０６において、論理接続検証部６０がＬＶＳを実行し、レイアウトデータからゲートレベルの接続情報を復元し、さらにゲートレベルの接続情報をトランジスタレベルの接続情報へ変換した上で、このトランジスタレベルの接続情報と論理回路図の情報とが一致するか否か、さらに各ノードに入力される電位の情報と論理回路図の情報とが一致するか否かを照合確認する。なお、ＬＶＳの検証内容は、実施形態１のステップＳ１０４と同様であるため、本実施形態４においては説明を省略する。また、ＬＶＳの判定結果に基づきなされるステップＳ１１０以降の動作は実施形態１のステップＳ１０８以降の動作と同様であるため、これについても説明を省略する。

また、論理接続検証部６０は、回路シミュレーションを実行して回路を動作させ（ステップＳ１０６）、回路の動作に不具合が発生するか否かを検証する（ステップＳ１０７）。また、その過程で中間ノードを抽出する。なお、回路シミュレーションに係るステップＳ１０７以降の動作は実施形態２のステップＳ１０５以降の動作と同様であるため、本実施形態４においては説明を省略する。

以上に説明したとおり、本発明の実施形態４によれば、ＬＶＳの検証を実行する過程で抽出した素子及び素子間の接続の情報と素子のノード及び素子間の接続のノードに入力される電位の情報とに基づいてＤＲＣを実行することにより、レイアウトデータについてデザインルールの許容最小寸法値を満足するか否かを検証するだけでなく、許容最小寸法値よりもより厳しいデザインルールが要求される場合にそのデザインルールを満足するか否かについても検証することができる。これにより、レイアウトチェックで検出されるエラーの中から擬似的エラーを自動的に排除することが可能となる。これにより、作成するレイアウトデータの信頼性を向上することができる。したがって、レイアウトデータの作成作業が効率化し、製品開発期間の短縮化及び製品開発コストの低減を実現できる。また、回路シミュレーションを実行することで、レイアウトデータ作成の前提となる論理回路図についても設計ミスを発見し修正することが可能となる。

（実施形態５）
本実施形態５においては、レイアウトデータのうちノードに依存するものについて検証を実行する。ＤＲＣを実行した後にＬＶＳを実行し、さらにＬＶＳを実行する過程で抽出したノード情報に基づいてＤＲＣを実行する。また、本実施形態５は、ステップＳ１０４のＤＲＣ及びステップＳ１０５のＬＶＳで検出するエラーについて修正処理を加えず、ステップＳ１０６〜ステップＳ１０７のＤＲＣによって検出するエラーについて修正を加える。

本発明の実施形態５に係るレイアウト作成装置の構成は、上記図４に示したものと同様であるため、その図示及び構成説明は省略する。

また、図１２は、本発明の実施形態５に係るレイアウトデータ作成方法の処理の一例を示すフローチャートである。

本実施形態５においては、ステップＳ１０４〜ステップＳ１０７について説明する。

ステップＳ１０４において、レイアウトデータ検証部７０が、ステップＳ１０３において作成したレイアウトデータからノードに依存するレイアウトデータの情報を二次元の図形として抽出する。さらに、ステップＳ１０１の半導体集積回路の仕様情報からノードに依存するデザインルールを抽出し、図形情報がデザインルールに違反しているか否かを検証する。本実施形態５のステップＳ１０４のＤＲＣの動作は実施形態３のステップＳ１０４の動作と同様であるため、本実施形態５においては説明を省略する。なお、本実施形態５のステップＳ１０４のＤＲＣにより、エラーと判定されないものの中には、許容最小寸法値を満足するがノードについてのデザインルールを満足しないものが含まれることも実施形態３のステップＳ１０４と同様である。

次に、論理接続検証部６０が、ＬＶＳを実行し、レイアウトデータからゲートレベルの接続情報を復元し、さらにゲートレベルの接続情報をトランジスタレベルの接続情報へ変換した上で、このトランジスタレベルの接続情報と論理回路図の情報とが一致するか否か、さらに素子のノード及び素子間の接続のノードに入力される電位の情報と論理回路図の情報とが一致するか否かを照合確認する（ステップＳ１０５）。本実施形態５のＬＶＳにおいては、レイアウトデータ作成部４０は実施形態１のようなステップＳ１０８以降の動作を実行せず、レイアウトデータ検証部７０がステップＳ１０６の動作を実行する。なお、ステップＳ１０５におけるＬＶＳの動作内容は、実施形態１のステップＳ１０４の動作と同様であるため、本実施形態５においては説明を省略する。

次に、レイアウトデータ検証部７０がＤＲＣを実行し、ステップＳ１０５のＬＶＳを実行する過程で抽出した抽出した素子及び素子間の接続の情報と素子のノード及び素子間の接続のノードに入力される電位の情報とに基づいて、ステップＳ１０４において抽出した図形情報を識別する。ステップＳ１０６のＤＲＣのその他の動作内容は、実施形態１のステップＳ１０６の動作と同様であるため、本実施形態５においては説明を省略する。

ステップＳ１０４のＤＲＣは、ＬＶＳよりも前に実行するため、ＬＶＳにより抽出する抽出した素子及び素子間の接続の情報と素子のノード及び素子間の接続のノードに入力される電位の情報とに基づいて図形情報を識別することができない。そのため、ステップＳ１０４のＤＲＣはノードについてのデザインルールについては検証しない。したがって、ステップＳ１０４でＤＲＣを実行してエラーでないと判定されるレイアウトデータの中には、最小許容寸法値を満足しているがノードのデザインルールを満足しない箇所が含まれることがある。しかし、この擬似的エラーについては、ステップＳ１０５においてＬＶＳを実行する過程で抽出した素子及び素子間の接続の情報と素子のノード及び素子間の接続のノードに入力される電位の情報とに基づいてステップＳ１０６のＤＲＣがノードについてのデザインルールについて検証を行うことにより、最終的にレイアウトデータからノードについてのデザインルールを満足していない箇所を取り除くことができる。

以上に説明したとおり、本発明の実施形態５によれば、レイアウトデータの部分的な検証を実行することが可能となり、またレイアウトチェックに要する時間を少なくすることができる。また、本実施形態５においても、ＬＶＳの検証を実行する過程で抽出した素子及び素子間の接続の情報と素子のノード及び素子間の接続のノードに入力される電位の情報とに基づいてＤＲＣを実行することにより、レイアウトデータについてデザインルールの許容最小寸法値を満足するか否かを検証するだけでなく、許容最小寸法値よりもより厳しいデザインルールが要求される場合にそのデザインルールを満足するか否かについても検証することができる。これにより、レイアウトチェックで検出されるエラーの中から擬似的エラーを自動的に排除することが可能となる。これにより、作成するレイアウトデータの信頼性を向上することができる。したがって、レイアウトデータの作成作業が効率化し、製品開発期間の短縮化及び製品開発コストの低減を実現できる。

（実施形態６）
本実施形態６においては、ノード情報を抽出する手段としてＬＶＳの検証の他に回路シミュレーションを実行する。

本発明の実施形態６に係るレイアウトデータ作成装置の構成は、上記図４に示したものと同様であるため、その図示及び構成説明は省略する。

また、図１３は、本発明の実施形態６に係るレイアウトデータ作成方法の処理の一例を示すフローチャートである。

本実施形態６と実施形態５とは、ステップＳ１０５の動作が相違するのみで、その他の動作は同様である。

また、ステップＳ１０５の動作は、実施形態２のステップＳ１０４の動作と同様であるため、本実施形態６においては説明を省略する。

以上に説明したとおり、本発明の実施形態６によれば、レイアウトデータの部分的な検証を実行することが可能となり、またレイアウトチェックに要する時間を少なくすることができる。また、本実施形態６においても、ＬＶＳの検証を実行する過程で抽出した素子及び素子間の接続の情報と素子のノード及び素子間の接続のノードに入力される電位の情報とに基づいてＤＲＣを実行することにより、レイアウトデータについてデザインルールの許容最小寸法値を満足するか否かを検証するだけでなく、許容最小寸法値よりもより厳しいデザインルールが要求される場合にそのデザインルールを満足するか否かについても検証することができる。これにより、レイアウトチェックで検出されるエラーの中から擬似的エラーを自動的に排除することが可能となる。これにより、作成するレイアウトデータの信頼性を向上することができる。したがって、レイアウトデータの作成作業が効率化し、製品開発期間の短縮化及び製品開発コストの低減を実現できる。また、回路シミュレーションを実行することで、レイアウトデータ作成の前提となる論理回路図についても設計ミスを発見し修正することが可能となる。

なお、上記実施形態１〜実施形態６の説明では、抽出した素子及び素子間の接続の情報と素子のノード及び素子間の接続のノードに入力される電位の情報とを抽出する手段としてＬＶＳ及び回路シミュレーションの場合を例に取ったが、ＥＲＣを用いても装置の構成及び動作は同様である。

また、本発明の一実施形態においては、回路図のうち特定のエリアを選択して、そのエリアに限定してレイアウトデータの検証を実行することも可能である。これにより、レイアウトデータを部分的に検証することが可能となり、また、レイアウトチェックに要する時間を少なくすることができる。

また、本発明の一実施形態においては、一つ又は複数のノードを選択してＬＶＳを実行することも可能である。また、複数のノードを選択してＬＶＳを実行する場合は、選択した各ノードについて順次又は同時に平行して検証を実行することが可能である。これにより、レイアウトデータを部分的に検証することが可能となり、また、レイアウトチェックに要する時間を少なくすることができる。

また、本発明の一実施形態において半導体集積回路の仕様情報から抽出するデザインルールは、抽出した素子及び素子間の接続の情報と素子のノード及び素子間の接続のノードに入力される電位の情報に依存しないデザインルールと、抽出した素子及び素子間の接続の情報と素子のノード及び素子間の接続のノードに入力される電位の情報に依存するデザインルールとに分けて抽出することができる。これにより、一つ又は複数の特定のデザインルールを選択してＤＲＣを実行することも可能となる。これにより、レイアウトデータを部分的に検証することが可能となり、また、レイアウトチェックに要する時間を少なくすることができる。

また、本発明の一実施形態においては、一つ又は複数の特定のデザインルールを選択してＤＲＣを実行することも可能である。また、複数のデザインルールを選択してＤＲＣを実行する場合は、選択した各デザインルールについて順次又は同時に平行して検証を実行することが可能である。これにより、レイアウトデータを部分的に検証することが可能となり、また、レイアウトチェックに要する時間を少なくすることができる。

また、本発明の一実施形態によれば、レイアウトデータ作成部により作成するレイアウトデータは、論理回路図設計部により設計する論理回路図の情報に基づいて作成し、論理接続検証部及びレイアウトデータ検証部の検証により検出するエラーデータに基づいて修正することを特徴とする半導体集積回路のレイアウト作成装置が提供される。これにより、作成されるレイアウトデータの信頼性を向上することが可能となる。

また、本発明の一実施形態によれば、作成したレイアウトデータから抽出した素子及び素子間の接続の情報と論理回路図の情報とが完全に一致しない場合、又は、素子のノード及び素子間の接続のノードに及び素子間の接続に入力される電位の情報と論理回路図の情報とが完全に一致しない場合は、レイアウトデータにエラーがあると判定することを特徴とする半導体集積回路のレイアウト作成装置が提供される。これにより、作成されるレイアウトデータの信頼性を向上することが可能となる。

また、本発明の一実施形態によれば、作成したレイアウトデータが半導体集積回路の仕様情報に含まれるデザインルールに違反する場合は、レイアウトデータにエラーがあると判定することを特徴とする半導体集積回路のレイアウト作成装置が提供される。これにより、作成されるレイアウトデータの信頼性を向上することが可能となる。

（実施形態７）
本実施形態７では、多層構造の半導体装置の製造において、層毎に作成するレイアウトデータに対してＤＲＣ及びＬＶＳによるレイアウト検証処理を実行し、レイアウ検証後のレイアウトデータから層毎にマスク作成データを作成し、隣接する２つの層のマスク作成データに対してＬＶＬ（Layout Versus Layout）によるレイアウト検証処理を実行する。

図１５は、本発明の実施形態７に係るレイアウトデータ作成装置の構成例を示すブロック図である。本実施形態７に係るレイアウトデータ作成装置２０は、図１５に示すとおり、半導体集積回路の仕様情報１０に基づいて論理回路図を設計する論理回路図設計部３０と、論理回路図設計部３０により設計された論理回路図の情報に基づいてレイアウトデータを作成するレイアウトデータ作成部４０と、レイアウトデータ検証部５０と、データ入出力部９０と、を備える。また、レイアウトデータ作成装置２０の外部には、レイアウトデータからフォトマスク製造用のマスク作成データを作成するマスク作成データ作成部１００と、隣接する２つの層のマスク作成データ間のＬＶＬを実行するＬＶＬ検証部（層間レイアウト検証部）１１０と、ＬＶＬを実行後の各層のマスク作成データに基づいて各層のフォトマスクを製造するフォトマスク製造装置１２０と、製造された各層のフォトマスクに基づいて半導体装置を製造する半導体装置製造装置１３０と、を備える。

ＬＶＬ検証部１１０は、隣接する２つの層のマスク作成データ間のＬＶＬを実行した際に、エラー箇所を抽出した場合は、そのエラー箇所レポートをデータ入出力部９０に出力する。データ入出力部９０は、レイアウトデータ作成部４０から入力されるレイアウトデータをマスク作成データ作成部１００に出力し、ＬＶＬ検証部１１０から入力されるエラー箇所レポートをレイアウトデータ作成部４０に出力する入出力処理を実行する。

次に、本実施形態７のレイアウトデータ作成装置２０において実行されるレイアウトデータ作成処理について、図１６に示すフローチャートと、図１７及び図１８に示すレイアウトの一例を参照して説明する。

まず、半導体集積回路仕様情報に基づいて半導体集積回路の仕様を決定し(ステップＳ２０１)、論理回路図設計部３０は、この仕様に基づいて回路図を作成する(ステップＳ２０２)。次いで、レイアウトデータ作成部４０は、作成された回路図を実際の多層構造Ｎのチップデータとして作成する為に、各層に対応するレイアウトデータＮ（但し、Ｎ＝１，２，３，・・・，Ｎ−１，Ｎを含む）を作成する(ステップＳ２０３)。

この時、作成された多層構造の半導体集積回路のレイアウトの一例を図１７に示す。図１７は、半導体集積回路としてフラッシュメモリを適用した場合のメモリトランジスタ領域のレイアウトを示す平面図である。このメモリトランジスタ領域には、ｐｏｌｙ層１１と、拡散層１２と、を含む１層目のレイアウト（実線）と、配線層Ａ１３と、配線層Ｂ１４と、コンタクト層１５と、を含む２層目のレイアウト（実線及び点線）と、が含まれる。この場合、１層目のレイアウトに基づいて作成される１層目のマスク作成データ１と、２層目のレイアウトに基づいて作成される２層目のマスク作成データ２とを用いて、１層目の半導体集積回路と２層目の半導体集積回路が製造される。その後、１層目の半導体集積回路の上層に２層目の半導体集積回路が重ね合わされて、拡散層１２の形成位置に配線層Ａ１３、配線層Ｂ１４及びコンタクト層Ａ１５が接続される構成である。図１７は、１層目のレイアウトに基づいてｐｏｌｙ層１１と拡散層１２までのレイアウトデータを完成させ、その上層に次に作成されるべき２層目のレイアウトデータのイメージを示している。

図１８は、２層目のレイアウトに基づいて配線層Ａ１３と、配線層Ｂ１４と、コンタクト層１５までを完成させたレイアウトデータと、その下層に図１７の１層目のレイアウトデータのイメージを示している。図１７及び図１８に示すように、多層構造の半導体集積回路を下の層のマスクから完成させていく場合、先に作成した下層のマスク作成データと、隣接する上層のマスク作成データを比較して、下層の位置が移動していないことを確認する必要がある。このため、本実施形態７では、後述するＬＶＬによるレイアウト検証処理を図１５のＬＶＬ検証部１００において実行する。

図１８に示す１層目と２層目の各レイアウトを重ね合わせた例では、１層目のレイアウトが図１７に示した１層目のレイアウトとは異なる位置になっている。この場合、図１７の１層目のレイアウトのままでは、２層目の配線層Ａ１３、配線層Ｂ１４及びコンタクト層Ａ１５を接続することは不可能である。すなわち、１層目のレイアウト及び２層目のレイアウトは、各層内のレイアウトだけをＤＲＣ及びＬＶＳでレイアウトチェックした場合は、エラー箇所が抽出されず、各層を重ね合わせた際に層間接続にエラー箇所が発生する可能性が有ることを示唆している。このため、本実施形態７では、隣接する各層のマスク作成データ間で後述するＬＶＬ処理を実行する必要がある。

次に、図１６に戻り、ステップＳ２０４以下の処理について説明する。ステップＳ２０４において、レイアウトデータ検証部７０は、まず、図１７に示した１層目のレイアウトデータから素子及び配線に関わる図形を抽出し、各図形に対して１つ又は複数のデザインルールを選択してＤＲＣを実行して、エラー箇所の有無を判定する。また、ステップＳ２０４において、論理接続検証部６０が、ＬＶＳを実行し、図１７に示した１層目のレイアウトデータからゲートレベルの接続情報を復元して、さらにゲートレベルの接続情報をトランジスタレベルの接続情報へ変換した上で、このトランジスタレベルの接続情報と論理回路図の情報とが一致するか否か、さらに素子のノード及び素子間の接続のノードに入力される電位の情報と論理回路図の情報とが一致するか否かを照合確認して、エラー箇所の有無を判定する。

ステップＳ２０４において、レイアウトデータ検証部７０及び論理接続検証部６０の双方又は一方がエラー有りと判定した場合は、レイアウトデータ検証部７０及び論理接続検証部６０の双方又は一方からエラー箇所レポートをレイアウトデータ作成部４０に出力する(ステップＳ２０６)。この場合、レイアウトデータ作成部４０は、エラー箇所レポートを確認してレイアウトデータを修正する(ステップＳ２０６)。以後、エラー箇所が無くなるまで、ステップＳ２０３〜ステップＳ２０６の処理を繰り返し実行する。

また、レイアウトデータ検証部７０及び論理接続検証部６０の双方がエラー無しと判定した場合は、１層目のレイアウトの作成が完了し(ステップＳ２０７)、１層目のチップデータの作成が完成し(ステップＳ２０８)、１層目のチップデータをデータ入出力部９０に出力する。１層目のチップデータは、データ入出力部９０からマスク作成データ作成部１００に出力される。マスク作成データ作成部１００は、１層目のチップデータに基づいて１層目のマスク作成データ１を作成してＬＶＬ検証部１１０に出力する(ステップＳ２０９)。

ＬＶＬ検証部１１０は、マスク作成データ１が入力されると、マスク作成データ１を保持し、１層目のマスク作成データ１かを判定する（Ｎ＝１？）(ステップＳ２１０)。マスク作成データ１が１層目であると判定した場合は(ステップＳ２１０：Ｙｅｓ)、２層目のレイアウトデータ作成指示をデータ入出力部９０に出力する。データ入出力部９０は、２層目のレイアウトデータ作成指示をレイアウトデータ作成部４０に出力する。以後、上記ステップＳ２０３〜ステップＳ２０９の処理を繰り返し実行して、２層目のレイアウトデータの作成処理、２層目のレイアウトデータのＤＲＣ、ＬＶＳのチェック処理、及びマスク作成データ２の作成処理を実行する。

次に、ＬＶＬ検証部１１０は、マスク作成データ作成部１００から２層目のマスク作成データ２が入力されると、マスク作成データ２を保持し、１層目のマスク作成データ１かを判定する(ステップＳ２１０)。マスク作成データ２が１層目でないと判定し(ステップＳ２１０：Ｎｏ)、ステップＳ２１１に移行する。

ステップＳ２１１において、ＬＶＬ検証部１１０は、保持したマスク作成データ１（下層マスク）とマスク作成データ２（上層マスク）のＬＶＬ比較処理を実行する。このＬＶＬ比較処理では、マスク作成データ１とマスク作成データ２の差分を出力し、この差分からマスク作成データ１の位置が移動していないか否かを検証し、エラー箇所の有無を判定する。ＬＶＬ検証部１１０がエラー有りと判定した場合は、エラー箇所レポートをデータ入出力部９０に出力する(ステップＳ２０５)。このエラー箇所レポートは、データ入出力部９０からマスク作成データ作成部１００に出力される。この場合、レイアウトデータ作成部４０は、エラー箇所レポートを確認してレイアウトデータを修正する(ステップＳ２０６)。以後、エラー箇所が無くなるまで、ステップＳ２０３〜ステップＳ２１１の処理を繰り返し実行する。したがって、ＬＶＬ比較処理により下層のマスク作成データ１にエラー箇所が有ることが判定された場合、上層のマスク作成データ２との相対位置が適合するようにレイアウトデータを修正することが可能になる。すなわち、図１８に示した１層目のレイアウトデータの拡散層１２の位置を、２層目のレイアウトデータの配線層Ａ１３、配線層Ｂ１４及びコンタクト層１５の位置と合うように修正することが可能になる。

また、ＬＶＬ検証部１１０は、エラー無しと判定した場合は(ステップＳ２１１：エラー無)、全ての層のマスク作成データに対するＬＶＬ比較処理が終了したか否かを確認する(ステップＳ２１２)。全ての層のマスク作成データに対するＬＶＬ比較処理が終了していない場合は(ステップＳ２１２：Ｎｏ)、次の層のレイアウトデータ作成指示をデータ入出力部９０に出力する。このレイアウトデータ作成指示は、データ入出力部９０からレイアウトデータ作成部４０に出力される。この場合、上記ステップＳ２０３〜ステップＳ２１１の処理を再度実行する。また、ＬＶＬ検証部１１０は、全ての層のマスク作成データに対するＬＶＬ比較処理が終了している場合は(ステップＳ２１２：Ｙｅｓ)、エラー無しの全てのマスク作成データＮをフォトマスク製造装置１２０に出力する。したがって、上記ステップＳ２０３〜ステップＳ２１２の処理を繰り返し実行することにより、ＤＲＣ、ＬＶＳによるレイアウト検証後のレイアウトデータから作成するマスク作成データに対して、隣接する層のマスク作成データ同士にＬＶＬを適用してレイアウト検証処理を実行することが可能である。なお、ＬＶＬ検証部１１０では、全ての層のマスク作成データに対するＬＶＬ比較処理が終了する前は、ＬＶＬ比較処理を行った２つのマスク作成データのうち、上層側のマスク作成データを保持し、次に作成される更に上層のマスク作成データとのＬＶＬ比較処理を可能にしている。

次に、フォトマスク製造装置１２０は、ステップＳ２１１でＬＶＬが検証された全てのマスク作成データＮ（Ｎ＝１〜Ｎ）に基づいてＥＢ描画装置等を用いて各層のマスクパターンを有する層毎のフォトマスクを製造する(ステップＳ２１３)。次に、半導体装置製造装置１３０は、フォトマスク製造装置１２０で製造された各層のフォトマスクを用いて基板上に半導体集積回路のパターン等を形成して半導体装置を製造する(ステップＳ２１４)。この半導体装置の製造後、本実施形態７の処理を終了する。

次に、本実施形態７に係る半導体装置の製造方法について説明する。本発明の実施形態７に係る半導体装置の製造方法は、レイアウトが検証された層毎のレイアウトデータ、及び隣接する層間の相対位置が検証されたマスク作成データに基づきマスクパターンが形成されたフォトマスクを用いて基板上にパターン転写を行うリソグラフィ工程又は電子ビーム等を用いる加工装置によりレイアウトデータを基板上にパターンを直接描画するリソグラフィ工程を含むものである。すなわち、本発明の実施形態７に係る半導体装置の製造方法は、レイアウトデータ作成装置２０によりレイアウトが検証されて作成された各層のレイアウトデータに基づいて、マスク作成データ作成部１００において各層のマスク作成データが作成される。各層のマスク作成データは、ＬＶＬ検証部１１０において隣接する層のマスク作成データ同士がＬＶＬ比較処理されて、マスク作成データ間の相対位置が検証される。そして、フォトマスク製造装置１２０において、相対位置が検証された各層のマスク作成データを用いて、各層のマスクパターンをフォトマスクに形成する。この各層のフォトマスクを用いて、半導体装置製造装置６０３が露光により基板上に半導体集積回路のパターンを層毎に形成する。あるいは、本発明の実施形態７に係る半導体装置の製造方法は、各層のレイアウトデータを電子ビーム等の加工装置によりレイアウトデータを基板上に直接描画してパターンを形成するようにしてもよい。以上の工程で用いる基板（半導体基板）は、通常、トランジスタ、ダイオード等の機能素子が予め形成されている。また、上記のパターン転写を行う工程または電子ビーム等を用いる加工の前乃至後にポリシリコン、タングステン等の金属配線層を形成しておく。この配線層を上記のパターン転写を行う工程または電子ビーム等を用いる加工によって加工することで所望の金属配線が得られる。通常、このような金属配線層を複数層、上記の工程を繰り返しながら形成する。それらの各金属配線層間には、通常、絶縁膜を設ける。また、絶縁膜を挟む両側の配線層は、絶縁膜の所望箇所に接続導電体を形成することで相互の電気的接続を得る。以上の製造方法により、信頼性の向上したレイアウトデータに基づいてパターンを基板上に形成できる。ひいては、半導体装置の内部に組み込まれる各種の微細な半導体素子等を含む半導体集積回路を高い精度で形成することができる。したがって、この半導体装置の製造方法によれば、半導体装置の信頼性及び歩留まりを向上することが可能となる。

以上に説明したとおり、本発明の実施形態７によれば、ＤＲＣ及びＬＶＳによりレイアウトの検証が終了した各層のレイアウトデータからマスク作成データを作成し、隣接する層同士のマスク作成データにＬＶＬ比較処理を実行して、下層のマスク作成データのエラー箇所の有無を判定し、対応するレイアウトデータの再修正を可能とした。

したがって、多層構造の半導体装置を製造する際に、各層のレイアウトデータに対して適用するＤＲＣ及びＬＶＳによるレイアウト検証処理に加えて、隣接する層同士のマスク作成データに対してＬＶＬによるレイアウト検証処理を適用することができる。その結果、レイアウト検証処理の確度を向上させることが可能になり、レイアウト設計データの品質を更に向上させることができる。

また、本発明の実施形態７によれば、ＤＲＣ及びＬＶＳによるレイアウト検証処理とＬＶＬによるレイアウト検証処理を一括して実行可能としたため、レイアウトデータの設計検討時間の効率化を図ることができる。

（実施形態８）
本実施形態８では、多層構造の半導体装置の製造において、層毎に作成するレイアウトデータに対してＤＲＣ及びＬＶＳによるレイアウト検証処理を実行し、レイアウ検証後のレイアウトデータのうち隣接する２つの層のレイアウトデータに対してＬＶＬによるレイアウト検証処理を実行する。

図１９は、本実施形態８に係るレイアウト作成装置の構成例を示すブロック図である。図１９に示すレイアウト作成装置２０は、上記図１５に示したものと同様であるため、その構成説明は省略する。また、図１９に示すレイアウト作成装置２０の外部には、上記図１５に示したものと同様に、マスク作成データ作成部１００、ＬＶＬ検証部１１０、フォトマスク製造装置１２０、及び半導体装置製造装置１３０を配置している。この構成では、データ入出力部９０の後段にＬＶＬ検証部１１０を配置し、ＬＶＬ検証部１１０の後段にマスク作成データ作成部１００を配置したことと、マスク作成データ作成部１００からデータ入出力部９０に出力するラインを追加したことが、図１５の構成と異なる点である。

次に、本実施形態８のレイアウトデータ作成装置２０において実行されるレイアウトデータ作成処理について、図２０に示すフローチャートと、図１７及び図１８に示すレイアウトの一例を参照して説明する。

まず、半導体集積回路仕様情報に基づいて半導体集積回路の仕様を決定し(ステップＳ２０１)、論理回路図設計部３０は、この仕様に基づいて回路図を作成する(ステップＳ２０２)。次いで、レイアウトデータ作成部４０は、作成された回路図を実際の多層構造Ｎのチップデータとして作成する為に、各層に対応するレイアウトデータＮ（但し、Ｎ＝１，２，３，・・・，Ｎ−１，Ｎを含む）を作成する(ステップＳ２０３)。

次に、ステップＳ２０４において、レイアウトデータ検証部７０は、まず、図１７に示した１層目のレイアウトデータから素子及び配線に関わる図形を抽出し、各図形に対して１つ又は複数のデザインルールを選択してＤＲＣを実行して、エラー箇所の有無を判定する。また、ステップＳ２０４において、論理接続検証部６０が、ＬＶＳを実行し、図１７に示した１層目のレイアウトデータからゲートレベルの接続情報を復元して、さらにゲートレベルの接続情報をトランジスタレベルの接続情報へ変換した上で、このトランジスタレベルの接続情報と論理回路図の情報とが一致するか否か、さらに素子のノード及び素子間の接続のノードに入力される電位の情報と論理回路図の情報とが一致するか否かを照合確認して、エラー箇所の有無を判定する。

ステップＳ２０４において、レイアウトデータ検証部７０及び論理接続検証部６０の双方又は一方がエラー有りと判定した場合は、レイアウトデータ検証部７０及び論理接続検証部６０の双方又は一方からエラー箇所レポートをレイアウトデータ作成部４０に出力する(ステップＳ２０６)。この場合、レイアウトデータ作成部４０は、エラー箇所レポートを確認してレイアウトデータを修正する(ステップＳ２０６)。以後、エラー箇所が無くなるまで、ステップＳ２０３〜ステップＳ２０６の処理を繰り返し実行する。

また、レイアウトデータ検証部７０及び論理接続検証部６０の双方がエラー無しと判定した場合は、１層目のレイアウトデータをデータ入出力部９０に出力する。１層目のレイアウトデータは、データ入出力部９０からＬＶＬ検証部１１０に出力される。

次に、ＬＶＬ検証部１１０は、１層目のレイアウトデータが入力されると、そのレイアウトデータを保持し、１層目のレイアウトデータかを判定する（Ｎ＝１？）(ステップＳ２０７)。レイアウトデータが１層目であると判定した場合は(ステップＳ２０７：Ｙｅｓ)、次の層のレイアウトデータ作成指示をデータ入出力部９０に出力する。この次の層のレイアウトデータ作成指示は、データ入出力部９０からレイアウトデータ作成部４０に出力される。以後、上記ステップＳ２０３〜ステップＳ２０６の処理を繰り返し実行して、２層目のレイアウトデータの作成処理、及び２層目のレイアウトデータのＤＲＣ、ＬＶＳのチェック処理を実行する。

次に、ＬＶＬ検証部１１０は、マスク作成データ作成部１００から２層目のレイアウトデータが入力されると、そのレイアウトデータを保持し、１層目のレイアウトデータかを判定する(ステップＳ２０７)。レイアウトデータが１層目でないと判定し(ステップＳ２０７：Ｎｏ)、ステップＳ２０８に移行する。

ステップＳ２０８において、ＬＶＬ検証部１１０は、保持した１層目のレイアウトデータ（下層レイアウト）と２層目のレイアウトデータ（上層レイアウト）のＬＶＬ比較処理を実行する。このＬＶＬ比較処理では、１層目のレイアウトデータと２層目のレイアウトデータの差分を出力し、この差分から１層目のレイアウトデータの位置が移動していないか否かを検証し、エラー箇所の有無を判定する。ＬＶＬ検証部１１０がエラー有りと判定した場合は、エラー箇所レポートをデータ入出力部９０に出力する(ステップＳ２０５)。このエラー箇所レポートは、データ入出力部９０からレイアウトデータ作成部４０に出力される。この場合、レイアウトデータ作成部４０は、エラー箇所レポートを確認して１層目のレイアウトデータを修正する(ステップＳ２０６)。以後、エラー箇所が無くなるまで、ステップＳ２０３〜ステップＳ２０８の処理を繰り返し実行する。したがって、ＬＶＬ比較処理により下層のレイアウトデータにエラー箇所が有ることが判定された場合、上層のレイアウトデータとの相対位置が適合するようにレイアウトデータを修正することが可能になる。すなわち、図１８に示した１層目のレイアウトデータの拡散層１２の位置を、２層目のレイアウトデータの配線層Ａ１３、配線層Ｂ１４及びコンタクト層１５の位置と合うように修正することが可能になる。

また、ＬＶＬ検証部１１０は、エラー修正された１層目のレイアウトデータがデータ入出力部９０から入力され、エラー無しと判定した場合は(ステップＳ２０８：エラー無)、１層目のレイアウトの作成が完了し(ステップＳ２０９)、１層目のチップデータの作成が完成する(ステップＳ２１０)。ＬＶＬ検証部１１０は、１層目のチップデータをマスク作成データ作成部１００に出力する。

次に、マスク作成データ作成部１００は、１層目のチップデータに基づいて１層目のマスク作成データ１を作成する(ステップＳ２１１)。次に、マスク作成データ作成部１００は、全ての層のマスク作成データの作成が終了したか否かを判定する(ステップＳ２１２)。全ての層のマスク作成データの作成が終了していないと判定した場合は(ステップＳ２１２：Ｎｏ)、次の層のレイアウトデータ作成指示をデータ入出力部９０に出力する。このレイアウトデータ作成指示は、データ入出力部９０からレイアウトデータ作成部４０に出力される。この場合、上記ステップＳ２０３〜ステップＳ２１０の処理を再度実行する。また、マスク作成データ作成部１００は、全ての層のマスク作成データの作成が終了している場合は(ステップＳ２１２：Ｙｅｓ)、全てのマスク作成データＮをフォトマスク製造装置１２０に出力する。したがって、上記ステップＳ２０３〜ステップＳ２１２の処理を繰り返し実行することにより、ＤＲＣ、ＬＶＳによるレイアウト検証後のレイアウトデータに対して、隣接する層のレイアウトデータ同士にＬＶＬを適用してレイアウト検証処理を実行することが可能である。なお、ＬＶＬ検証部１１０では、全ての層のレイアウトデータに対するＬＶＬ比較処理が終了する前は、ＬＶＬ比較処理を行った２つのレイアウトデータのうち、上層側のレイアウトデータを保持し、次に作成される更に上層のレイアウトデータとのＬＶＬ比較処理を可能にしている。

ステップＳ２１３及びステップＳ２１４の各処理は、上記実施形態７において説明したものと同様であるため、その説明は省略する。

以上に説明したとおり、本発明の実施形態８によれば、ＤＲＣ及びＬＶＳによりレイアウトの検証が終了した各層のレイアウトデータのうち、隣接する層同士のレイアウトデータにＬＶＬ比較処理を実行して、下層のレイアウトデータのエラー箇所の有無を判定し、そのレイアウトデータの再修正を可能とした。

したがって、多層構造の半導体装置を製造する際に、各層のレイアウトデータに対して適用するＤＲＣ及びＬＶＳによるレイアウト検証処理に加えて、隣接する層同士のレイアウトデータに対してＬＶＬによるレイアウト検証処理を適用することができる。その結果、レイアウト検証処理の確度を向上させることが可能になり、レイアウト設計データの品質を更に向上させることができる。

（実施形態９）
本実施形態９では、多層構造の半導体装置の製造において、層毎に作成するレイアウトデータのうち隣接する２つの層のレイアウトデータに対してＬＶＬによるレイアウト検証処理を実行し、レイアウ検証後の層毎のレイアウトデータに対してＤＲＣ及びＬＶＳによるレイアウト検証処理を実行する。

本実施形態９に係るレイアウト作成装置の構成は、上記図１９に示したものと同様であるため、その図示及び構成説明は省略する。

次に、本実施形態９のレイアウトデータ作成装置２０において実行されるレイアウトデータ作成処理について、図２１に示すフローチャートと、図１７及び図１８に示すレイアウトの一例を参照して説明する。

まず、半導体集積回路仕様情報に基づいて半導体集積回路の仕様を決定し(ステップＳ２０１)、論理回路図設計部３０は、この仕様に基づいて回路図を作成する(ステップＳ２０２)。次いで、レイアウトデータ作成部４０は、作成された回路図を実際の多層構造Ｎのチップデータとして作成する為に、各層に対応するレイアウトデータＮ（但し、Ｎ＝１，２，３，・・・，Ｎ−１，Ｎを含む）を作成する(ステップＳ２０３)。レイアウトデータ作成部４０は、作成した１層目に対応するレイアウトデータをデータ入出力部９０に出力する。このレイアウトデータは、データ入出力部９０からＬＶＬ検証部１１０に出力される。

次に、ＬＶＬ検証部１１０は、レイアウトデータ１が入力されると、そのレイアウトデータを保持し、１層目のレイアウトデータかを判定する（Ｎ＝１？）(ステップＳ２０４)。レイアウトデータが１層目であると判定した場合は(ステップＳ２０４：Ｙｅｓ)、次の層のレイアウトデータ作成指示をデータ入出力部９０に出力する。この次の層のレイアウトデータ作成指示は、データ入出力部９０からレイアウトデータ作成部４０に出力される。以後、上記ステップＳ２０３の処理を繰り返し実行して、２層目のレイアウトデータの作成処理を実行する。

次に、ＬＶＬ検証部１１０は、マスク作成データ作成部１００から２層目のレイアウトデータが入力されると、そのレイアウトデータを保持し、１層目のレイアウトデータかを判定する(ステップＳ２０４)。レイアウトデータが１層目でないと判定し(ステップＳ２０４：Ｎｏ)、ステップＳ２０５に移行する。

ステップＳ２０５において、ＬＶＬ検証部１１０は、保持した１層目のレイアウトデータ（下層レイアウト）と２層目のレイアウトデータ（上層レイアウト）のＬＶＬ比較処理を実行する。このＬＶＬ比較処理では、１層目のレイアウトデータと２層目のレイアウトデータの差分を出力し、この差分から１層目のレイアウトデータの位置が移動していないか否かを検証し、エラー箇所の有無を判定する。ＬＶＬ検証部１１０は、エラー有りと判定した場合は、そのエラー箇所を保持し(ステップＳ２０６)、そのＬＶＬ比較処理終了後の１層目のレイアウトデータと２層目のレイアウトデータをデータ入出力部９０に出力する。

また、ＬＶＬ検証部１１０は、エラー無しと判定した場合は、そのＬＶＬ比較処理終了後の１層目のレイアウトデータと２層目のレイアウトデータをデータ入出力部９０に出力する。これら１層目のレイアウトデータと２層目のレイアウトデータは、データ入出力部９０からレイアウトデータ作成部４０に出力される。更に、レイアウトデータ作成部４０に入力された１層目のレイアウトデータと２層目のレイアウトデータは、レイアウトデータ検証部７０と論理接続検証部６０に出力されて、ステップＳ２０７においてＤＲＣとＬＶＳによるレイアウト検証処理が実行される。

次に、ステップＳ２０７において、レイアウトデータ検証部７０は、まず、図１７に示した１層目のレイアウトデータから素子及び配線に関わる図形を抽出し、各図形に対して１つ又は複数のデザインルールを選択してＤＲＣを実行して、エラー箇所の有無を判定する。また、ステップＳ２０７において、論理接続検証部６０が、ＬＶＳを実行し、図１７に示した１層目のレイアウトデータからゲートレベルの接続情報を復元して、さらにゲートレベルの接続情報をトランジスタレベルの接続情報へ変換した上で、このトランジスタレベルの接続情報と論理回路図の情報とが一致するか否か、さらに素子のノード及び素子間の接続のノードに入力される電位の情報と論理回路図の情報とが一致するか否かを照合確認して、エラー箇所の有無を判定する。続いて、２層目のレイアウトデータに対しても同様に、ＤＲＣ及びＬＶＳを実行して、レイアウトを検証する。

ステップＳ２０７において、レイアウトデータ検証部７０及び論理接続検証部６０の双方又は一方がエラー有りと判定した場合は、そのエラー箇所レポートとともにエラー箇所レポート出力指示をレイアウトデータ作成部４０に出力する。このエラー箇所レポート出力指示は、レイアウトデータ作成部４０からデータ入出力部９０を介してＬＶＬ検証部１１０に出力される。ＬＶＬ検証部１１０は、エラー箇所レポート出力指示が入力されると、先に保持したエラー箇所のレポートをデータ入出力部９０に出力する。このエラー箇所レポートは、データ入出力部９０を介してレイアウトデータ作成部４０に出力される。したがって、本実施形態９では、ＬＶＬ検証部１１０において判定されたエラー箇所と、レイアウトデータ検証部７０及び論理接続検証部６０において判定されたエラー箇所が、一括してエラー箇所レポートとしてレイアウトデータ作成部４０に出力される(ステップＳ２０８)。

次に、レイアウトデータ作成部４０は、エラー箇所レポートを確認してレイアウトデータを修正する(ステップＳ２０９)。以後、エラー箇所が無くなるまで、ステップＳ２０３〜ステップＳ２０９の処理を繰り返し実行する。この場合、レイアウトデータ作成部４０は、エラー箇所レポートを確認して１層目のレイアウトデータを修正する(ステップＳ２０６)。したがって、ＬＶＬ比較処理により下層のレイアウトデータにエラー箇所が有ることが判定された場合、上層のレイアウトデータとの相対位置が適合するようにレイアウトデータを修正することが可能になる。すなわち、図１８に示した１層目のレイアウトデータの拡散層１２の位置を、２層目のレイアウトデータの配線層Ａ１３、配線層Ｂ１４及びコンタクト層１５の位置と合うように修正することが可能になる。

また、ステップＳ２０７において、レイアウトデータ検証部７０及び論理接続検証部６０の双方がエラー無しと判定した場合は、１層目のレイアウトデータと２層目のレイアウトデータの作成が完了し(ステップＳ２１０)、１層目のチップデータと２層目のチップデータの作成が完成する(ステップＳ２１１)。次に、レイアウトデータ作成部４０は、１層目のチップデータと２層目のチップデータをデータ入出力部９０に出力する。これら１層目のチップデータと２層目のチップデータは、データ入出力部９０からマスク作成データ作成部１００に出力される。

次に、マスク作成データ作成部１００は、１層目のチップデータと２層目のチップデータに基づいて１層目のマスク作成データ１と２層目のマスク作成データ２を作成する(ステップＳ２１２)。次に、マスク作成データ作成部１００は、全ての層のマスク作成データの作成が終了したか否かを判定する(ステップＳ２１３)。全ての層のマスク作成データの作成が終了していないと判定した場合は(ステップＳ２１３：Ｎｏ)、次の層のレイアウトデータ作成指示をデータ入出力部９０に出力する。このレイアウトデータ作成指示は、データ入出力部９０からレイアウトデータ作成部４０に出力される。この場合、上記ステップＳ２０３〜ステップＳ２１２の処理を再度実行する。また、マスク作成データ作成部１００は、全ての層のマスク作成データの作成が終了している場合は(ステップＳ２１３：Ｙｅｓ)、全てのマスク作成データＮをフォトマスク製造装置１２０に出力する。したがって、上記ステップＳ２０３〜ステップＳ２１２の処理を繰り返し実行することにより、隣接する層のレイアウトデータ同士にＬＶＬを適用してレイアウト検証処理を実行した後、そのレイアウト検証後のレイアウトデータに対してＤＲＣ、ＬＶＳを適用してレイアウト検証処理を実行することが可能である。なお、ＬＶＬ検証部１１０では、全ての層のレイアウトデータに対するＬＶＬ比較処理が終了する前は、ＬＶＬ比較処理を行った２つのレイアウトデータのうち、上層側のレイアウトデータを保持し、次に作成される更に上層のレイアウトデータとのＬＶＬ比較処理を可能にしている。

ステップＳ２１４及びステップＳ２１５の各処理は、上記実施形態７において説明したものと同様であるため、その説明は省略する。

以上に説明したとおり、本発明の実施形態９によれば、隣接する層同士のレイアウトデータにＬＶＬによるレイアウト検証処理を実行して下層のレイアウトデータのエラー箇所の有無を判定した後、その各層のレイアウトデータにＤＲＣ及びＬＶＳによりレイアウト検証処理を実行してエラー箇所の有無を判定し、エラー箇所レポートを一括して出力することを可能にするとともに、そのレイアウトデータの再修正を可能とした。

したがって、多層構造の半導体装置を製造する際に、各層のレイアウトデータに対して適用するＤＲＣ及びＬＶＳによるレイアウト検証処理に加えて、隣接する層同士のレイアウトデータに対してＬＶＬによるレイアウト検証処理を適用することができる。その結果、レイアウト検証処理の確度を向上させることが可能になり、レイアウト設計データの品質を更に向上させることができる。

また、本発明の実施形態９によれば、ＬＶＬを用いたレイアウト検証処理により判定されたエラー箇所と、ＤＲＣ及びＬＶＳを用いたレイアウト検証処理により判定されたエラー箇所とを一括してエラー箇所レポートとして出力するようにしたため、レイアウトデータをエラー修正する工数を削減することが可能になる。

（実施形態１０）
本実施形態１０では、多層構造の半導体装置の製造において、層毎に作成するレイアウトデータに対してＤＲＣ及びＬＶＳによるレイアウト検証処理を実行し、レイアウ検証後の層毎のレイアウトデータのうち隣接する２つの層のレイアウトデータに対してＬＶＬによるレイアウト検証処理を実行する。

本実施形態１０に係るレイアウト作成装置の構成は、上記図１９に示したものと同様であるため、その図示及び構成説明は省略する。

次に、本実施形態１０のレイアウトデータ作成装置２０において実行されるレイアウトデータ作成処理について、図２２に示すフローチャートと、図１７及び図１８に示すレイアウトの一例を参照して説明する。

まず、半導体集積回路仕様情報に基づいて半導体集積回路の仕様を決定し(ステップＳ２０１)、論理回路図設計部３０は、この仕様に基づいて回路図を作成する(ステップＳ２０２)。次いで、レイアウトデータ作成部４０は、作成された回路図を実際の多層構造Ｎのチップデータとして作成する為に、各層に対応するレイアウトデータＮ（但し、Ｎ＝１，２，３，・・・，Ｎ−１，Ｎを含む）を作成する(ステップＳ２０３)。

次に、ステップＳ２０４において、レイアウトデータ検証部７０は、まず、図１７に示した１層目のレイアウトデータから素子及び配線に関わる図形を抽出し、各図形に対して１つ又は複数のデザインルールを選択してＤＲＣを実行して、エラー箇所の有無を判定する。また、ステップＳ２０４において、論理接続検証部６０が、ＬＶＳを実行し、図１７に示した１層目のレイアウトデータからゲートレベルの接続情報を復元して、さらにゲートレベルの接続情報をトランジスタレベルの接続情報へ変換した上で、このトランジスタレベルの接続情報と論理回路図の情報とが一致するか否か、さらに素子のノード及び素子間の接続のノードに入力される電位の情報と論理回路図の情報とが一致するか否かを照合確認して、エラー箇所の有無を判定する。

ステップＳ２０４において、レイアウトデータ検証部７０及び論理接続検証部６０の双方又は一方がエラー有りと判定した場合は、レイアウトデータ検証部７０及び論理接続検証部６０の双方又は一方でエラー箇所を保持する(ステップＳ２０５)。また、レイアウトデータ検証部７０及び論理接続検証部６０において、エラー無しと判定した場合は、ステップＳ２０６に移行する。ステップＳ２０５においてレイアウト検証処理が終了した１層目のレイアウトデータは、データ入出力部９０に出力される。この１層目のレイアウトデータは、データ入出力部９０からＬＶＬ検証部１１０に出力される。

次に、ステップＳ２０６において、ＬＶＬ検証部１１０は、入力されたレイアウトデータが１層目のレイアウトデータかを判定する（Ｎ＝１？）。レイアウトデータが１層目であると判定した場合は(ステップＳ２０６：Ｙｅｓ)、次の層のレイアウトデータ作成指示をデータ入出力部９０に出力する。データ入出力部９０は、次の層のレイアウトデータ作成指示をレイアウトデータ作成部４０に出力する。以後、上記ステップＳ２０３〜ステップＳ２０５の処理を繰り返し実行して、２層目のレイアウトデータの作成処理、及び２層目のレイアウトデータのＤＲＣ、ＬＶＳのチェック処理を実行する。

次に、ＬＶＬ検証部１１０は、マスク作成データ作成部１００から２層目のレイアウトデータが入力されると、そのレイアウトデータを保持し、１層目のレイアウトデータかを判定する(ステップＳ２０６)。レイアウトデータが１層目でないと判定し(ステップＳ２０６：Ｎｏ)、ステップＳ２０７に移行する。

ステップＳ２０７において、ＬＶＬ検証部１１０は、保持した１層目のレイアウトデータ（下層レイアウト）と２層目のレイアウトデータ（上層レイアウト）のＬＶＬ比較処理を実行する。このＬＶＬ比較処理では、１層目のレイアウトデータと２層目のレイアウトデータの差分を出力し、この差分から１層目のレイアウトデータの位置が移動していないか否かを検証し、エラー箇所の有無を判定する。ＬＶＬ検証部１１０がエラー有りと判定した場合は、そのエラー箇所レポートとともにエラー箇所レポート出力指示をデータ入出力部９０に出力する。これらのエラー箇所レポートとエラー箇所レポート出力指示は、データ入出力部９０からレイアウトデータ作成部４０に出力される。更に、エラー箇所レポート出力指示は、レイアウトデータ作成部４０からレイアウトデータ検証部７０と論理接続検証部６０に出力される。レイアウトデータ検証部７０及び論理接続検証部６０の一方又は双方からは、先に保持したエラー箇所のレポートがレイアウトデータ作成部４０に出力される。したがって、本実施形態１０では、レイアウトデータ検証部７０及び論理接続検証部６０において判定されたエラー箇所と、ＬＶＬ検証部１１０において判定されたエラー箇所が、一括してエラー箇所レポートとしてレイアウトデータ作成部４０に出力される(ステップＳ２０８)。

次に、レイアウトデータ作成部４０は、エラー箇所レポートを確認してレイアウトデータを修正する(ステップＳ２０９)。以後、エラー箇所が無くなるまで、ステップＳ２０３〜ステップＳ２０９の処理を繰り返し実行する。この場合、レイアウトデータ作成部４０は、エラー箇所レポートを確認して１層目のレイアウトデータを修正する(ステップＳ２０６)。以後、エラー箇所が無くなるまで、ステップＳ２０３〜ステップＳ２０９の処理を繰り返し実行する。したがって、ＬＶＬ比較処理により下層のレイアウトデータにエラー箇所が有ることが判定された場合、上層のレイアウトデータとの相対位置が適合するようにレイアウトデータを修正することが可能になる。すなわち、図１８に示した１層目のレイアウトデータの拡散層１２の位置を、２層目のレイアウトデータの配線層Ａ１３、配線層Ｂ１４及びコンタクト層１５の位置と合うように修正することが可能になる。

また、ステップＳ２０７において、ＬＶＬ検証部１１０がエラー無しと判定した場合は、１層目のレイアウトデータと２層目のレイアウトデータの作成が完了し(ステップＳ２１０)、１層目のチップデータと２層目のチップデータの作成が完成する(ステップＳ２１１)。次に、レイアウトデータ作成部４０は、１層目のチップデータと２層目のチップデータをデータ入出力部９０に出力する。これら１層目のチップデータと２層目のチップデータは、データ入出力部９０からマスク作成データ作成部１００に出力される。

以後のステップＳ２１２〜ステップＳ２１５の処理は、上記実施形態７及び実施形態９で説明した処理と同様であるため説明を省略する。

以上に説明したとおり、本発明の実施形態１０によれば、各層のレイアウトデータにＤＲＣ及びＬＶＳによりレイアウト検証処理を実行してエラー箇所の有無を判定した後、そのレイアウト検証後のレイアウトデータのうち隣接する層同士のレイアウトデータにＬＶＬによるレイアウト検証処理を実行して下層のレイアウトデータのエラー箇所の有無を判定し、エラー箇所レポートを一括して出力することを可能にするとともに、そのレイアウトデータの再修正を可能とした。

したがって、多層構造の半導体装置を製造する際に、各層のレイアウトデータに対して適用するＤＲＣ及びＬＶＳによるレイアウト検証処理に加えて、隣接する層同士のレイアウトデータに対してＬＶＬによるレイアウト検証処理を適用することができる。その結果、レイアウト検証処理の確度を向上させることが可能になり、レイアウト設計データの品質を更に向上させることができる。

また、本発明の実施形態１０によれば、ＬＶＬを用いたレイアウト検証処理により判定されたエラー箇所と、ＤＲＣ及びＬＶＳを用いたレイアウト検証処理により判定されたエラー箇所とを一括してエラー箇所レポートとして出力するようにしたため、レイアウトデータをエラー修正する工数を削減することが可能になる。

（実施形態１１）
本実施形態１１では、多層構造の半導体装置の製造において、層毎に作成するレイアウトデータに対してＤＲＣ及びＬＶＳによるレイアウト検証処理と、隣接する２つの層のレイアウトデータに対してＬＶＬによるレイアウト検証処理と、を並行して実行する。

本実施形態１１に係るレイアウト作成装置の構成は、上記図１９に示したものと同様であるため、その図示及び構成説明は省略する。

次に、本実施形態１１のレイアウトデータ作成装置２０において実行されるレイアウトデータ作成処理について、図２３に示すフローチャートと、図１７及び図１８に示すレイアウトの一例を参照して説明する。

まず、半導体集積回路仕様情報に基づいて半導体集積回路の仕様を決定し(ステップＳ２０１)、論理回路図設計部３０は、この仕様に基づいて回路図を作成する(ステップＳ２０２)。次いで、レイアウトデータ作成部４０は、作成された回路図を実際の多層構造Ｎのチップデータとして作成する為に、各層に対応するレイアウトデータＮ（但し、Ｎ＝１，２，３，・・・，Ｎ−１，Ｎを含む）を作成する(ステップＳ２０３)。レイアウトデータ作成部４０において作成された１層目のレイアウトデータは、データ入出力部９０に出力される。この１層目のレイアウトデータは、データ入出力部９０からＬＶＬ検証部１１０に出力される。

次に、ステップＳ２０４において、レイアウトデータ検証部７０は、まず、図１７に示した１層目のレイアウトデータから素子及び配線に関わる図形を抽出し、各図形に対して一部のデザインルールを選択してＤＲＣを実行して、エラー箇所の有無を判定する。また、ステップＳ２０４において、論理接続検証部６０が、ＬＶＳを実行し、図１７に示した１層目のレイアウトデータからゲートレベルの接続情報を復元して、さらにゲートレベルの接続情報をトランジスタレベルの接続情報へ変換した上で、このトランジスタレベルの接続情報と論理回路図の情報とが一致するか否か、さらに素子のノード及び素子間の接続のノードに入力される電位の情報と論理回路図の情報とが一致するか否かを照合確認して、エラー箇所の有無を判定する。

ステップＳ２０４において、レイアウトデータ検証部７０及び論理接続検証部６０の双方又は一方がエラー有りと判定した場合は、レイアウトデータ検証部７０及び論理接続検証部６０の双方又は一方からエラー箇所レポートをレイアウトデータ作成部４０に出力する(ステップＳ２０７)。

また、上記ステップＳ２０４の処理と並行してステップＳ２０５の処理が実行される。ステップＳ２０５において、ＬＶＬ検証部１１０は、１層目のレイアウトデータが入力されると、そのレイアウトデータを保持し、１層目のレイアウトデータかを判定する（Ｎ＝１？）(ステップＳ２０５)。レイアウトデータが１層目であると判定した場合は(ステップＳ２０５：Ｙｅｓ)、次の層のレイアウトデータ作成指示をデータ入出力部９０に出力する。この次の層のレイアウトデータ作成指示は、データ入出力部９０からレイアウトデータ作成部４０に出力される。レイアウトデータ作成部４０は、上記ステップＳ２０３の処理を実行して２層目のレイアウトデータを作成し、作成した２層目のレイアウトデータをデータ入出力部９０に出力する。この２層目のレイアウトデータは、データ入出力部９０からＬＶＬ検証部１１０に出力される。

次に、ＬＶＬ検証部１１０は、２層目のレイアウトデータが入力されると、そのレイアウトデータを保持し、１層目のレイアウトデータかを判定する(ステップＳ２０５)。レイアウトデータが１層目でないと判定し(ステップＳ２０５：Ｎｏ)、ステップＳ２０６に移行する。

ステップＳ２０６において、ＬＶＬ検証部１１０は、保持した１層目のレイアウトデータ（下層レイアウト）と２層目のレイアウトデータ（上層レイアウト）のＬＶＬ比較処理を実行する。このＬＶＬ比較処理では、１層目のレイアウトデータと２層目のレイアウトデータの差分を出力し、この差分から１層目のレイアウトデータの位置が移動していないか否かを検証し、エラー箇所の有無を判定する。ＬＶＬ検証部１１０がエラー有りと判定した場合は、そのエラー箇所レポートをデータ入出力部９０に出力する(ステップＳ２０７)。このエラー箇所レポートは、データ入出力部９０からレイアウトデータ作成部４０に出力される。

次に、レイアウトデータ作成部４０は、レイアウトデータ検証部７０及び論理接続検証部６０の双方又は一方から入力されたエラー箇所レポートと、ＬＶＬ検証部１１０から入力されたエラー箇所レポートを確認してレイアウトデータを修正する(ステップＳ２０８)。以後、エラー箇所が無くなるまで、ステップＳ２０３〜ステップＳ２０８の処理を繰り返し実行する。この場合、レイアウトデータ作成部４０は、エラー箇所レポートを確認して１層目のレイアウトデータと２層目のレイアウトデータを修正する(ステップＳ２０８)。したがって、ＬＶＬ比較処理により下層のレイアウトデータにエラー箇所が有ることが判定された場合、上層のレイアウトデータとの相対位置が適合するようにレイアウトデータを修正することが可能になる。すなわち、図１８に示した１層目のレイアウトデータの拡散層１２の位置を、２層目のレイアウトデータの配線層Ａ１３、配線層Ｂ１４及びコンタクト層１５の位置と合うように修正することが可能になる。

また、ステップＳ２０４においてレイアウトデータ検証部７０及び論理接続検証部６０の双方がエラー無しと判定した場合、及びステップＳ２０６においてＬＶＬ検証部１１０がエラー無しと判定した場合は、１層目と２層目のレイアウトデータの作成が完成し(ステップＳ２１０)、１層目と２層目のチップデータの作成が完了する(ステップＳ２１１)。

以後のステップＳ２１１〜ステップＳ２１４の処理は、上記実施形態８で説明した処理と同様であるため説明を省略する。

以上に説明したとおり、本発明の実施形態１１によれば、各層のレイアウトデータに対してＤＲＣ及びＬＶＳによるレイアウト検証処理と、隣接する層同士のレイアウトデータに対してＬＶＬによるレイアウト検証処理と、を並行して実行し、各レイアウト検証処理によりエラー箇所の有無を判定した後、エラー箇所レポートを各々出力することを可能にするとともに、そのレイアウトデータの再修正を可能とした。

したがって、多層構造の半導体装置を製造する際に、各層のレイアウトデータに対して適用するＤＲＣ及びＬＶＳによるレイアウト検証処理に加えて、隣接する層同士のレイアウトデータに対してＬＶＬによるレイアウト検証処理を適用することができる。その結果、レイアウト検証処理の確度を向上させることが可能になり、レイアウト設計データの品質を更に向上させることができる。

また、本発明の実施形態１１によれば、ＤＲＣ及びＬＶＳによるレイアウト検証処理と、ＬＶＬによるレイアウト検証処理とを並行して実行するようにしたため、レイアウトデータをエラー修正する工数を削減することが可能になる。

なお、上記実施形態７〜１１では、層毎のレイアウトデータに対してＤＲＣ及びＬＶＳを用いたレイアウト検証処理を実行し、層毎のレイアウトデータ又は層毎のマスク作成データに対してＬＶＬを用いたレイアウト検証処理を実行し、また、これらレイアウト検証処理の手順を変更する場合と、エラー箇所レポートを一括して出力する場合を示した。本発明の実施形態に係るレイアウト作成装置は、これらの処理手順に限定するものではなく、例えば、図１７に示した１層目のレイアウトに含まれるｐｏｌｙ層と拡散層に対して、それぞれ一部のデザインルールを選択したＤＲＣを適用してレイアウト検証処理を分割して処理するようにしてもよい。このような一部のデザインルールを選択したＤＲＣを適用したレイアウト検証処理に対応して、ＬＶＬを用いたレイアウト検証処理を適用する層を分割するようにしてもよい。すなわち、本発明の実施形態に係るレイアウト作成装置は、レイアウト検証処理の対象となる多層構造の半導体装置の構造的特徴に応じて、ＤＲＣ及びＬＶＳを用いたレイアウト検証処理及びＬＶＬを用いたレイアウト検証処理の処理手順等を適宜変更するようにしてもよい。

（Ａ）は回路図の一部を構成するＭＯＳトランジスタのレイアウトの一例の断面図、（Ｂ）は（Ａ）の回路図例である。 （Ａ）は回路図の一部を構成するＭＯＳトランジスタのレイアウトの一例の断面図、（Ｂ）は（Ａ）の回路図例である。 回路図の一部を構成するワード配線のレイアウトの一例を抜き出して示した断面図である。 本発明の実施形態１に係るレイアウト作成装置の構成例を示すブロック図である。 本発明の実施形態１に係るレイアウト作成装置の構成例を示すブロック図である。 本発明の実施形態１に係るレイアウトデータ作成方法の一例を示すフローチャートである。 本発明の実施形態２に係る（Ａ）は回路図の一部を構成するＭＯＳトランジスタのレイアウトの一例の断面図、（Ｂ）は（Ａ）の回路図例である。 本発明の実施形態２に係る（Ａ）は回路図の一部を構成するＭＯＳトランジスタのレイアウトの一例の断面図、（Ｂ）は（Ａ）の回路図例である。 本発明の実施形態２に係るレイアウトデータ作成方法の一例を示すフローチャートである。 本発明の実施形態３に係るレイアウトデータ作成方法の一例を示すフローチャートである。 本発明の実施形態４に係るレイアウトデータ作成方法の一例を示すフローチャートである。 本発明の実施形態５に係るレイアウトデータ作成方法の一例を示すフローチャートである。 本発明の実施形態６に係るレイアウトデータ作成方法の一例を示すフローチャートである。 従来のレイアウトデータ作成方法の一例を示すフローチャートである。 本発明の実施形態７に係るレイアウト作成装置の構成例を示すブロック図である。 本発明の実施形態７に係るレイアウトデータ作成方法の一例を示すフローチャートである。 本発明の実施形態７に係る多層構造の半導体集積回路のレイアウトの一例を示す平面図である。 本発明の実施形態７に係る多層構造の半導体集積回路のレイアウトの一例を示す平面図である。 本発明の実施形態８に係るレイアウト作成装置の構成例を示すブロック図である。 本発明の実施形態８に係るレイアウトデータ作成方法の一例を示すフローチャートである。 本発明の実施形態９に係るレイアウトデータ作成方法の一例を示すフローチャートである。 本発明の実施形態１０に係るレイアウトデータ作成方法の一例を示すフローチャートである。 本発明の実施形態１１に係るレイアウトデータ作成方法の一例を示すフローチャートである。

符号の説明

１０ 半導体集積回路仕様情報
２０ レイアウトデータ作成装置
３０ 論理回路図設計部
４０ レイアウトデータ作成部
５０ レイアウトデータ検証部
６０ 論理回路接続検証部
７０レイアウトデータ検証部
８０ データ出力部
６２ 素子接続抽出部
６４ 論理接続復元部
６６ 論理接続変換部
６８ 論理接続検証部
７２ レイアウトデータ認識部
７４ レイアウトデータ検証部
９０ データ入出力部
１００ マスク作成データ作成部
１１０ ＬＶＬ検証部
１２０ フォトマスク製造装置
１３０ 半導体装置製造装置

Claims (10)

1. 半導体集積回路の仕様情報に基づいて論理回路図を設計する論理回路図設計部と、
   設計した前記論理回路図に基づいてレイアウトデータを作成するレイアウトデータ作成部と、
   作成した前記レイアウトデータから素子及び素子間の接続の情報を抽出し、前記論理回路図の情報と抽出した前記素子の情報及び前記素子間の接続の情報とが一致するか否かを検証し、さらに前記素子のノード及び前記素子間の接続のノードに入力される電位の情報を前記論理回路図の情報に基づいて抽出し、前記電位の情報と前記論理回路図の情報とが一致するか否かを照合確認して、その結果を生成する論理接続検証部と、
   前記論理接続検証部において抽出した前記素子及び前記素子間の接続の情報と前記素子のノード及び前記素子間の接続のノードに入力される電位の情報とに基づいて、作成した前記レイアウトデータが前記半導体集積回路の仕様情報から抽出したデザインルールに違反しているか否かを検証して、その検証結果を生成するレイアウトデータ検証部と、
   前記レイアウトデータ作成部により作成したレイアウトデータを出力するデータ出力部と、を備えたとを特徴とする半導体集積回路のレイアウト作成装置。
2. 前記論理接続検証部及び前記レイアウトデータ検証部による検証は、回路全体又は回路の中で指定した範囲に限定して実行することを特徴とする請求項１に記載の半導体集積回路のレイアウト作成装置。
3. 前記論理接続検証部における検証は、前記素子及び素子間の情報のうち一つ又は複数の素子及び素子間の接続の情報を任意に選択して実行することを特徴とする請求項１又は２に記載の半導体集積回路のレイアウト作成装置。
4. 前記レイアウトデータ検証部における検証は、一つ又は複数のデザインルールを任意に選択して実行することを特徴とする請求項１乃至３の何れか一に記載の半導体集積回路のレイアウト作成装置。
5. 前記レイアウトデータ検証部における検証は、前記論理接続検証部において認識した素子及び素子の接続の情報に基づいて、作成したレイアウトデータが前記半導体集積回路の仕様情報から抽出するデザインルールに違反するか否かを検証することを特徴とする請求項１乃至４の何れか一に記載の半導体集積回路のレイアウト作成装置。
6. 半導体集積回路の仕様情報に基づいて論理回路図を設計する論理回路図設計部と、
   設計した前記論理回路図に基づいて多層構造の半導体集積回路の層毎にレイアウトデータを作成するレイアウトデータ作成部と、
   作成した前記層毎のレイアウトデータから素子及び素子間の接続の情報を抽出し、前記論理回路図の情報と抽出した前記素子の情報及び前記素子間の接続の情報とが一致するか否かを検証し、さらに前記素子のノード及び前記素子間の接続のノードに入力される電位の情報を前記論理回路図の情報に基づいて抽出し、前記電位の情報と前記論理回路図の情報とが一致するか否かを照合確認して、その結果を生成する論理接続検証部と、
   前記論理接続検証部において抽出した前記素子及び前記素子間の接続の情報と前記素子のノード及び前記素子間の接続のノードに入力される電位の情報とに基づいて、作成した前記層毎のレイアウトデータが前記半導体集積回路の仕様情報から抽出したデザインルールに違反しているか否かを検証して、その検証結果を生成するレイアウトデータ検証部と、
   複数の前記層毎のレイアウトデータのうち異なる層のレイアウトデータ間の前記素子の位置及び前記素子間の接続位置を比較して、前記素子の位置及び前記素子間の接続位置の位置ずれを検証して、その検証結果を生成する層間レイアウト検証部と、
   前記レイアウトデータ作成部により作成したレイアウトデータを出力するデータ出力部と、を備えたことを特徴とする半導体集積回路のレイアウト作成装置。
7. 前記層間レイアウト検証部は、複数の前記層毎のレイアウトデータのうち隣接する異なる層のレイアウトデータ間の前記素子の位置及び前記素子間の接続位置を比較して、前記素子の位置及び前記素子間の接続位置の位置ずれを検証して、その検証結果を生成することを特徴とする請求項７記載の半導体集積回路のレイアウト作成装置。
8. 前記層間レイアウト検証部は、複数の前記層毎のレイアウトデータから作成される複数のマスク作成データのうち異なる層のマスク作成データ間の前記素子の位置及び前記素子間の接続位置を比較して、前記素子の位置及び前記素子間の接続位置の位置ずれを検証して、その検証結果を生成することを特徴とする請求項７記載の半導体集積回路のレイアウト作成装置。
9. 半導体集積回路の仕様情報に基づいて論理回路図を設計する工程と、
   設計した前記論理回路図に基づいてレイアウトデータを作成する工程と、
   作成した前記レイアウトデータから素子及び素子間の接続の情報を抽出し、前記論理回路図の情報と抽出した前記素子の情報及び前記素子間の接続の情報とが一致するか否かを検証し、さらに前記素子のノード及び前記素子間の接続のノードに入力される電位の情報を前記論理回路図の情報に基づいて抽出し、前記電位の情報と前記論理回路図の情報とが一致するか否かを照合確認して、その結果を生成する工程と、
   前記抽出した前記素子及び前記素子間の接続の情報と前記素子のノード及び前記素子間の接続のノードに入力される電位の情報とに基づいて、作成した前記レイアウトデータが前記半導体集積回路の仕様情報から抽出したデザインルールに違反しているか否かを検証して、その検証結果を生成する工程と、
   前記作成したレイアウトデータを出力する工程と、を有することを特徴とする半導体集積回路のレイアウト作成方法。
10. 半導体集積回路の仕様情報に基づいて論理回路図を設計する工程と、
    設計した前記論理回路図に基づいて多層構造の半導体集積回路の層毎にレイアウトデータを作成する工程と、
    作成した前記層毎のレイアウトデータから素子及び素子間の接続の情報を抽出し、前記論理回路図の情報と抽出した前記素子の情報及び前記素子間の接続の情報とが一致するか否かを検証し、さらに前記素子のノード及び前記素子間の接続のノードに入力される電位の情報を前記論理回路図の情報に基づいて抽出し、前記電位の情報と前記論理回路図の情報とが一致するか否かを照合確認して、その結果を生成する工程と、
    前記抽出した前記素子及び前記素子間の接続の情報と前記素子のノード及び前記素子間の接続のノードに入力される電位の情報とに基づいて、作成した前記層毎のレイアウトデータが前記半導体集積回路の仕様情報から抽出したデザインルールに違反しているか否かを検証して、その検証結果を生成する工程と、
    複数の前記層毎のレイアウトデータのうち異なる層のレイアウトデータ間の前記素子の位置及び前記素子間の接続位置を比較して、前記素子の位置及び前記素子間の接続位置の位置ずれを検証して、その検証結果を生成する工程と、
    前記作成したレイアウトデータを出力する工程と、を有することを特徴とする半導体集積回路のレイアウト作成方法。

Images