JP2007251547A - Digital pll device - Google Patents
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Abstract
Description
本発明は、ディジタルＰＬＬ装置に関するものである。 The present invention relates to a digital PLL device.
入力信号の位相と一致した位相を有する再生クロックを生成するＰＬＬ装置が知られている。このＰＬＬ装置の動作をディジタル的に行うディジタルＰＬＬ装置も提案されている（例えば、特許文献１〜３）。
There is known a PLL device that generates a reproduction clock having a phase that matches the phase of an input signal. A digital PLL device that digitally operates the PLL device has also been proposed (for example,
ディジタルＰＬＬ装置は、入力信号と再生クロックとの位相差に応じて、マスタークロックを分周する分周比を固定中心値Ｎから例えばＮ＋１またはＮ−１に変更することによって、入力信号の位相と再生クロックの位相とを一致させる。入力信号の位相と再生クロックの位相とを一致させた後には、分周比を固定中心値Ｎに戻す。ディジタルＰＬＬ装置は、このような分周比Ｎ，Ｎ＋１，Ｎ−１の変更動作を継続することによって、入力信号の位相と再生クロックの位相とを継続的に一致させる。
ところで、ＵＨＦ帯ＲＦＩＤシステム（Radio Frequency IDentification）のEPC Global Class1 Generation1b規格では、応答器（無線ＩＣタグともいう）から出力されるデータの周波数が中心周波数に対して最大±２５％（０．８倍〜１．３３倍）まで変動することが許容されている。この周波数変動±２５％を１ビット中の位相変動に換算すると、±９０度に相当する。この応答器から出力されたデータを入力信号とするリーダライタにおけるディジタルＰＬＬ装置では、データの周波数が中心周波数に対して最大±２５％変動した場合、再生クロックの位相を入力信号の位相に合わせるために１ビット中で最大±９０度ずらすこととなる。このディジタルＰＬＬ装置では、分周比Ｎ，Ｎ＋１，Ｎ−１の変更動作を継続するので、すなわち再生クロックの周波数をデータの中心周波数付近に戻す動作を繰り返すので、再生クロックの位相を入力信号の位相に合わせるために最大±９０度ずらす動作が断続的に繰り返されることとなる。したがって、再生クロックには最大±９０度の大きなジッタが発生してしまう。
By the way, in the EPC
そこで、本発明は、入力信号の周波数が変動してもジッタを低減させることが可能なディジタルＰＬＬ装置を提供することを目的としている。 Therefore, an object of the present invention is to provide a digital PLL device that can reduce jitter even if the frequency of an input signal varies.
本発明のディジタルＰＬＬ装置は、（ａ）入力信号に対する再生クロックの位相遅れ、位相進みを検出する位相検出器と、（ｂ）位相検出器からの出力信号を積分し、積分値に応じて位相ずれ信号を発生するランダムウォークフィルタ部と、（ｃ）入力信号の周波数値に応じた値を有する周波数信号を生成する周波数検出器と、（ｄ）位相ずれ信号の値と周波数信号の値とを加算した値を有する制御信号を生成する加算器と、（ｅ）制御信号の値を分周比として、マスタークロックを分周した再生クロックを生成する制御分周部と、を備えている。（ｆ）制御分周部における分周比の中心値Ｎ（Ｎは自然数）は、周波数信号の値によって定められることを特徴とする。 The digital PLL device according to the present invention includes (a) a phase detector that detects a phase lag and phase advance of a recovered clock with respect to an input signal, and (b) an output signal from the phase detector that is integrated, A random walk filter that generates a shift signal; (c) a frequency detector that generates a frequency signal having a value corresponding to the frequency value of the input signal; and (d) a value of the phase shift signal and a value of the frequency signal. An adder that generates a control signal having an added value; and (e) a control frequency dividing unit that generates a reproduction clock by dividing the master clock by using the value of the control signal as a frequency dividing ratio. (F) The center value N (N is a natural number) of the frequency division ratio in the control frequency divider is determined by the value of the frequency signal.
このディジタルＰＬＬ装置によれば、位相検出器、ランダムウォークフィルタ部、加算器、および制御分周部とのループ処理によって、入力信号の位相とほぼ一致した位相を有する再生クロックが生成される。その際、制御分周部における分周比を定める制御信号の値には、周波数検出器から出力される周波数信号の値が加算器によって加算される。この周波数信号の値は入力信号の周波数値に応じた値であり、制御分周部における分周比の中心値Ｎ（Ｎは自然数）は周波数信号の値によって定められるので、分周比の中心値Ｎによって定まる再生クロックと入力信号との周波数差が低減される。すなわち、この周波数差から換算される再生クロックと入力信号との位相差が低減される。したがって、このディジタルＰＬＬ装置によれば、入力信号の周波数が変動しても、再生クロックのジッタを低減することが可能である。 According to this digital PLL device, a reproduction clock having a phase substantially coincident with the phase of the input signal is generated by loop processing with the phase detector, the random walk filter unit, the adder, and the control frequency dividing unit. At this time, the value of the frequency signal output from the frequency detector is added to the value of the control signal that determines the frequency division ratio in the control frequency dividing unit. The value of the frequency signal is a value corresponding to the frequency value of the input signal, and the center value N (N is a natural number) of the frequency division ratio in the control frequency divider is determined by the value of the frequency signal. The frequency difference between the reproduction clock determined by the value N and the input signal is reduced. That is, the phase difference between the recovered clock converted from this frequency difference and the input signal is reduced. Therefore, according to this digital PLL device, it is possible to reduce the jitter of the recovered clock even if the frequency of the input signal varies.
制御分周部における分周比の変更量＋ａまたは−ａ（ａは自然数）は、位相ずれ信号の値によって定められ、制御分周部は、分周比の中心値Ｎを＋ａずつ増加または−ａずつ減少する。このとき、分周比の変更量の絶対値ａは１であることが好ましい。この構成によれば、制御分周部における分周比Ｎ，Ｎ＋ａ，Ｎ−ａの変更量が小さいので、再生クロックのジッタを更に低減することが可能である。 The change amount + a or −a (a is a natural number) in the control frequency dividing unit is determined by the value of the phase shift signal, and the control frequency dividing unit increases the center value N of the frequency dividing ratio by + a or − Decreases by a. At this time, the absolute value a of the change amount of the frequency division ratio is preferably 1. According to this configuration, since the amount of change of the frequency dividing ratios N, N + a, and Na in the control frequency dividing unit is small, it is possible to further reduce the jitter of the recovered clock.
また、分周比の中心値Ｎの中心値は１６であることが好ましい。制御分周部にプログラマブルカウンタが用いられる場合、プログラマブルカウンタの回路構成を合理化するために、分周比は２のべき乗であることが好ましい。ところで、分周比を小さく設定すると、周波数検出器において入力信号の周波数値に精度よく応じた値を有する周波数信号を生成することが困難となる。一方、分周比を大きく設定すると、処理すべき周波数が上がり、ディジタルＰＬＬ装置において必要な処理能力が増大し、一般的には消費電力の増加という好ましくない事態となる。しかしながら、この構成によれば、分周比の中心値Ｎの中心値を１６と設定することによって、制御分周部にプログラマブルカウンタが用いられる場合でも、ディジタルＰＬＬ装置における必要な処理能力が増大することなく、入力信号の周波数値に精度よく応じた値を有する周波数信号を生成することができる。 The center value of the center value N of the frequency division ratio is preferably 16. When a programmable counter is used for the control frequency dividing unit, the frequency dividing ratio is preferably a power of 2 in order to rationalize the circuit configuration of the programmable counter. By the way, if the frequency division ratio is set to be small, it becomes difficult for the frequency detector to generate a frequency signal having a value that accurately corresponds to the frequency value of the input signal. On the other hand, if the frequency division ratio is set to be large, the frequency to be processed increases, and the processing capability required in the digital PLL device increases, which generally leads to an undesirable situation of increased power consumption. However, according to this configuration, setting the center value of the center value N of the frequency division ratio to 16 increases the necessary processing capability in the digital PLL device even when a programmable counter is used for the control frequency dividing unit. Therefore, it is possible to generate a frequency signal having a value that accurately corresponds to the frequency value of the input signal.
本発明によれば、入力信号の周波数が変動してもジッタを低減することが可能なディジタルＰＬＬ装置が提供される。 According to the present invention, a digital PLL device capable of reducing jitter even when the frequency of an input signal varies is provided.
以下、図面を参照して本発明の好適な実施形態について詳細に説明する。なお、各図面において同一又は相当の部分に対しては同一の符号を附すこととする。 DESCRIPTION OF EMBODIMENTS Hereinafter, preferred embodiments of the present invention will be described in detail with reference to the drawings. In the drawings, the same or corresponding parts are denoted by the same reference numerals.
まず、本発明の実施形態に係るディジタルＰＬＬ装置が用いられるＲＦＩＤシステム（Radio Frequency IDentification）の一例について説明する。図１は、ＲＦＩＤシステムの構成を示す図である。図１に示すＲＦＩＤシステム１は、リーダライタ１０および応答器（無線ＩＣタグともいう）２０から構成されており、応答器２０に記憶されている情報をリーダライタ１０によって無線で読み取ることができる。
First, an example of an RFID system (Radio Frequency IDentification) in which a digital PLL device according to an embodiment of the present invention is used will be described. FIG. 1 is a diagram illustrating a configuration of an RFID system. The
以下では、リーダライタ１０および応答器２０の構成の一例を説明する。リーダライタ１０は、応答器２０へ要求信号を送信し、この要求信号に応じて応答器２０から出力される応答信号を受けることによって、応答器２０に予め記憶されている情報を読み取る。そのために、リーダライタ１０は、制御部１１、送信部１２、変調器１３、発振器１４、増幅器１５、サーキュレータ１６、アンテナ１７、復調器１８、および受信部１９を備えている。
Below, an example of a structure of the reader /
制御部１１は要求信号を生成する。制御部１１は送信部１２に接続されており、送信部１２は制御部１１からの要求信号を変調器１３へ導く。変調器１３には発振器１４からの搬送波（例えば９５０ＭＨｚの交流電力）も入力される。変調器１３は、要求信号によって搬送波を変調した出力要求信号を生成する。変調器１３は増幅器１５に接続されており、増幅器１５はサーキュレータ１６に接続されている。サーキュレータ１６は、増幅器１５を介して入力される出力要求信号をアンテナ１７へ導く。アンテナ１７は、電気信号すなわち出力要求信号を電磁波に変換すると共に、この電磁波を応答器２０へ放射する。
The
また、アンテナ１７は、応答器２０から放射された電磁波を受けて、この電磁波に応じた電気信号すなわち出力応答信号を再生する。サーキュレータ１６は、この応答信号を復調器１８へ導く。復調器１８には発振器１４からの搬送波も入力される。復調器１８は、搬送波を用いて出力応答信号を復調し、応答信号を再生する。復調器１８は受信部１９に接続されており、受信部１９は応答信号を制御部１１へ導く。制御部１１は、ディジタルＰＬＬ装置３０を有しており、復調された応答信号から再生クロックを生成することによって要求信号を識別および解析する。
The
応答器２０は、リーダライタ１０からの要求信号に応じて、予め記憶されている情報を応答信号としてリーダライタ１０へ返信する。そのために、応答器２０は、アンテナ２１、共振部２２、電源部２３、変調・復調部２４、制御部２５、およびデータ記憶部２６を備えている。
In response to the request signal from the reader /
アンテナ２１は、リーダライタ１０から放射された電磁波を受けて、この電磁波に応じた電気信号、すなわちリーダライタ１０からの出力要求信号を再生する。アンテナ２１は、共振部２２を介して電源部２３および変調・復調部２４に接続されている。共振部２２は、電源部２３および変調・復調部２４とアンテナ２１とのインピーダンス整合を調整する共振回路である。電源部２３は、出力要求信号における搬送波を整流することによって直流電力を生成し、この直流電力を変調・復調部２４、制御部２５、およびデータ記憶部２６へ供給する。変調・復調部２４は、変調回路と復調回路とを有している。復調回路は、出力要求信号を復調することによってリーダライタ１０からの要求信号を再生する。変調・復調部２４は制御部２５に接続されている。制御部２５は、ＰＬＬ装置を有しており、復調された要求信号から再生クロックを生成することによって要求信号を識別および解析する。
The
また、制御部２５は、解析結果に応じてデータ記憶部２６に予め記憶されているデータから、ＰＬＬ装置の再生クロックに基づいて応答信号を生成する。変調・復調部２４における変調回路は、この応答信号に応じて共振部２２のインピーダンスを変化させる。このようにして、入力される出力要求信号に対する共振部２２の反射率を変化させ、負荷変調された出力応答信号を生成する。アンテナ２１は、この出力応答信号を電磁波に変換すると共に、この電磁波をリーダライタ１０へ放射する。
Further, the
ここで、負荷変調された出力応答信号にリーダライタ１０からの要求信号が重畳されないように、リーダライタ１０における要求信号の送信時間は、最低限、要求信号を識別できる程度の短い時間である。すなわち、制御部２５における応答信号生成時、リーダライタ１０から出力される出力要求信号は、要求信号を含まず、エネルギー供給のための無変調搬送波である。したがって、制御部２５における応答信号生成時、制御部２５におけるＰＬＬ装置には要求信号が入力されておらず、このＰＬＬ装置はフリーラン状態となる。そのために、要求信号受信開始時に位相および周波数が要求信号に一致した再生クロックは、電源電圧の揺らぎ等によって、徐々に変動してしまう。この再生クロックに基づいて生成される応答信号の周波数は大きく変動することとなる。
Here, the transmission time of the request signal in the reader /
本発明は、このように周波数が大きく変動する信号を入力信号としても、再生クロックのジッタを低減することが可能なディジタルＰＬＬ装置に関し、上述したリーダライタ１０におけるディジタルＰＬＬ装置３０として好適なディジタルＰＬＬ装置に関する。図２は、本発明の実施形態に係るディジタルＰＬＬ装置の構成を示す回路図である。ディジタルＰＬＬ装置３０は、位相検出器３１、ランダムウォークフィルタ部（以下、「ＲＷＦ部」という）３２、周波数検出器３４、加算器３５、および制御分周部３６を備えている。
The present invention relates to a digital PLL device capable of reducing the jitter of a recovered clock even when a signal whose frequency varies greatly as described above is an input signal, and is a digital PLL suitable as the
位相検出器３１の第１の入力端子には、上述したように、応答器２０から受ける応答信号が入力信号として入力される。位相検出器３１の第２の入力端子には、ディジタルＰＬＬ装置３０の出力クロックである再生クロックが入力される。位相検出器３１は、入力信号に対する再生クロックの位相遅れ、位相進みを検出する。位相検出器３１の出力端子は、ＲＷＦ部３２の入力端子に接続されている。
As described above, the response signal received from the
ＲＷＦ部３２は、位相検出器３１からの出力信号を積分し、積分値に応じて位相ずれ信号を発生する。そのために、ＲＷＦ部３２は、ランダムウォークフィルタ（以下、「ＲＷＦ」という）３２ａ、リセットホールド部３２ｂ、およびリセット制御部３２ｃを有している。
The
ＲＷＦ３２ａの入力端子は、位相検出器３１の出力端子に接続されている。ＲＷＦ３２ａは、位相検出器３１からの出力信号のパルスをカウントし、カウント値が予め記憶されている所定値に達する場合に、入力信号に対する再生クロックの位相ずれ（位相遅れまたは位相進み）を表す値を有する位相ずれ信号を発生する。例えば、ＲＷＦ３２ａは、カウント値が位相遅れのための所定値に達する場合に位相遅れを表す値−ａを有する位相ずれ信号を発生し、カウント値が位相進みのための所定値に達する場合に位相進みを表す値＋ａを有する位相ずれ信号を発生する。
The input terminal of the
ＲＷＦ３２ａの出力端子は、リセットホールド部３２ｂの入力端子に接続されている。リセットホールド部３２ｂは、位相ずれ信号を受けると、この位相ずれ信号を出力する。また、リセットホールド部３２ｂのリセット端子は、リセット制御部３２ｃの出力端子に接続されており、リセット制御部３２ｃからのリセット信号に基づいて位相ずれ信号の出力を停止する。リセットホールド部３２ｂの出力端子は、加算器３５の第１の入力端子およびＲＷＦ３２ａの制御端子に接続されている。なお、リセット制御部３２ｃについては後述する。
The output terminal of the
ＲＷＦ３２ａの制御端子は、リセットホールド部３２ｂの出力端子に接続されている。ＲＷＦ３２ａは、リセットホールド部３２ｂから位相ずれ信号が出力されたら、位相ずれ信号、カウント値をリセットする。
The control terminal of the
ここで、ＲＷＦ部３２によって生成される位相ずれ信号の値は、制御分周部３６における分周比の変更量＋ａまたは−ａ（ａは自然数）を定める。例えば、位相検出器３１が位相遅れを検出し、ＲＷＦ３２ａの積分値が予め定められたカウント値に達したとすると、リセットホールド部３２ｂは現在の位相が遅れた状態であると判断し、再生クロックの周波数を上げるために制御分周部３６における制御分周器３６ａの分周数を−ａ減少する。一方、位相検出器３１が位相進みを検出した時には、リセットホールド部３２ｂは現在の位相が進んだ状態にあると判断し、再生クロックの周波数を下げるために制御分周部３６における制御分周器３６ａの分周数を＋ａ増加する。制御分周器３６ａとして、プログラマブルカウンタを使用した場合、リセットホールド部３２ｂの制御に基づき、プログラマブルカウンタの分周比が逐次、変化されることになる。なお、再生クロックにおけるジッタを低減するためには、位相ずれ信号の絶対値ａは小さい値であることが好ましく、１であることが好ましい。
Here, the value of the phase shift signal generated by the
周波数検出器３４の入力端子には入力信号が入力される。周波数検出器３４は、入力信号の周波数値に応じた値を有する周波数信号を生成する。ここで、周波数信号の値は、制御分周部３６における分周比の中心値Ｎ（Ｎは自然数）を定める。この分周比の中心値Ｎの中心値は１６であることが好ましい。例えば、入力信号が標準周波数である場合にＮ＝１６が選択されるとすると、入力信号が標準周波数より高く、標準周波数の１．１５倍である場合、Ｎ＝１４（１６／１．１５）が選択される。一方、入力信号が標準周波数より低く、標準周波数の０．８５倍である場合、Ｎ＝１９（１６／０．８５）が選択される。周波数検出器３４の詳細は後述する。周波数検出器３４の出力端子は、加算器３５の第２の入力端子に接続されている。
An input signal is input to the input terminal of the
加算器３５は、位相ずれ信号と周波数信号とを加算した値を有する制御信号を生成する。すなわち、加算器３５は、制御分周部３６における制御分周器３６ａのための分周比の中心値Ｎと分周比の変更量±ａとから、制御分周器３６ａにおける分周比Ｎ±ａを定める。例えば、入力信号が標準周波数である場合に１６分周され、変更量の絶対値ａ＝１であるとすると、入力信号が標準周波数より高く、標準周波数の１．１５倍である場合、１／１４分周を中心に１／１３分周または１／１５分周で位相制御される。一方、入力信号が標準周波数より低く、標準周波数の０．８５倍である場合、１／１９分周を中心に１／１８分周または１／２０分周で位相制御される。加算器３５の出力端子は、制御分周部３６の制御端子に接続されている。
The
制御分周部３６は、制御分周器３６ａおよび固定分周器３６ｂから構成されている。制御分周器３６ａの入力端子にはマスタークロックが入力されており、制御分周器３６ａの制御端子は加算器３５の出力端子に接続されている。制御分周器３６ａは、制御信号の値を分周比として、マスタークロックを分周した分周クロックを生成する。制御分周器３６ａの出力端子は、固定分周器３６ｂの入力端子およびリセット制御部３２ｃの第１の入力端子に接続されている。
The
固定分周器３６ｂは、分周クロックを固定の分周値で分周した再生クロックを生成する。固定分周器３６ｂの出力端子は、位相検出器３１の第２の入力端子およびリセット制御部３２ｃの第２の入力端子に接続されている。
The fixed
リセット制御部３２ｃは、第２の入力端子に入力される再生クロックに基づいて、第１の入力端子に入力される分周クロックの周期数のカウントを開始し、このカウント値が予め設定された回数（Ｊ回）に達したときにリセット信号を発生する。すなわち、リセット制御部３２ｃは、再生クロックに基づき、制御分周器３６ａにおいて行われる位相修正を可変量化させる回路で、制御分周器３６ａにおけるＮ−ａ分周またはＮ＋ａ分周を何回行わせるかを制御する。リセット制御部３２ｃは、予め設定された回数（Ｊ回）に、制御分周器３６ａの位相修正回数が達したとき、位相修正終了の指令信号（リセット信号）をリセットホールド部に与え、位相修正操作を終了させる。このとき、上記したリセットホールド部３２ｂは、指令信号を受けて位相ずれ信号の出力を停止し、制御分周器３６ａの制御を解除し、制御分周器３６ａの分周比をＮにもどす。
The
次に、周波数検出器３４について詳細に説明する。図３は、周波数検出器を示す回路図である。図３に示す周波数検出器３４は、入力信号における周波数情報を検出し、この周波数情報に応じた周波数信号を生成する。そのために、周波数検出器３４は、Ｐビットカウンタ４１、１／２割算器４２、スイッチ４３、Ｐビットラッチ部４４，４５，４６、加算器４７、１／４割算器４８、判定部４９、コンパレータ５０，５１，５２，５３、およびＡＮＤ演算部５４を備えている。
Next, the
Ｐビットカウンタ４１の入力端子には入力信号が入力される。Ｐビットカウンタ（Ｐは例えば３２）４１のクロック端子には基準クロックが入力され、Ｐビットカウンタ４１のリセット端子にはリセット信号が入力される。なお、基準クロックは入力信号より十分に早いクロックであればよく、基準クロックにはマスタークロックもしくはマスタークロックを分周したクロックが適用可能である。基準クロックとして、マスタークロックを固定分周器３６ｂの分周比ｎで割ったものを使用した場合には、本周波数検出器の出力そのものが中心値Ｎとなる。Ｐビットカウンタ４１は、基準クロックのタイミングで入力信号の周期長をカウントし、カウント値に応じたディジタル値の出力信号を生成する。具体的には、Ｐビットカウンタ４１は、入力信号の立ち上がりから次の立ち上がりまでの時間において、基準クロックのクロック数をカウントすることによって入力信号の周期長を測定する。Ｐビットカウンタ４１は、リセット信号に基づいて、入力信号の次の立ち上がりでカウント数をリセットし、新たにカウントを始める。したがって、Ｐビットカウンタ４１の出力信号は入力信号の周波数情報を表している。Ｐビットカウンタ４１の出力端子は、スイッチ４３の第１の端子および１／２割算器４２の入力端子に接続されている。
An input signal is input to the input terminal of the P-bit counter 41. A reference clock is input to the clock terminal of the P-bit counter (P is 32, for example) 41, and a reset signal is input to the reset terminal of the P-bit counter 41. The reference clock may be a clock sufficiently earlier than the input signal, and a master clock or a clock obtained by dividing the master clock can be applied to the reference clock. When the master clock divided by the division ratio n of the fixed
１／２割算器４２は、Ｐビットカウンタ４１からの出力信号のディジタル値を半分にした出力信号を生成する。１／２割算器４２の出力端子はスイッチ４３の第２の端子に接続されている。
The 1/2
スイッチ４３には、リーダライタ１０における制御部１１内の識別器から応答信号判別情報、すなわち入力信号識別情報が入力されている。スイッチ４３は、この入力信号識別情報に基づいて、第１の端子と第２の端子とのいずれかを第３の端子に接続するか選択する。具体的には、スイッチ４３は、入力信号の論理が「１」である場合に第１の端子と第３の端子を接続し、入力信号の論理が「０」である場合に第２の端子と第３の端子を接続する。
Response signal discrimination information, that is, input signal identification information, is input to the
図４は、入力信号の波形を示す図である。この入力信号はサブキャリアＦＳＫと呼ばれている。図４に示されるように、１ビットが短い周期の「１０」を２サイクル含む波形である場合、論理は「１」であり、１ビットが長い周期（短い周期のちょうど２倍）の「１０」を１サイクル含む波形である場合、論理は「０」である。したがって、入力信号の論理が「０」である場合には、論理が「１」である場合に比べて時間が２倍になるので、Pビットカウンタ４１の出力信号のディジタル値を１／２倍にしている。なお、図４におけるｍ−ｉ（例えば、ｉ＝−１〜６）は、Ｐビットカウンタ４１における入力信号の測定区間番号を表している。 FIG. 4 is a diagram illustrating a waveform of an input signal. This input signal is called a subcarrier FSK. As shown in FIG. 4, when 1 bit is a waveform including two cycles of “10” having a short cycle, the logic is “1”, and “10” of 1 cycle is a long cycle (just twice the short cycle). "Is a waveform including one cycle, the logic is" 0 ". Therefore, when the logic of the input signal is “0”, the time is doubled compared to when the logic is “1”, so the digital value of the output signal of the P-bit counter 41 is halved. I have to. Note that mi (for example, i = −1 to 6) in FIG. 4 represents the measurement section number of the input signal in the P-bit counter 41.
スイッチ４３の第３の端子は、Ｐビットラッチ部４４の入力端子、加算器４７の第１の入力端子、およびコンパレータ５０の入力端子に接続されている。同様に、Ｐビットラッチ部４４の出力端子は、Ｐビットラッチ部４５の入力端子、加算器４７の第２の入力端子、およびコンパレータ５１の入力端子に接続されており、Ｐビットラッチ部４５の出力端子は、Ｐビットラッチ部４６の入力端子、加算器４７の第３の入力端子、およびコンパレータ５２の入力端子に接続されている。また、Ｐビットラッチ部４６の出力端子は、加算器４７の第４の入力端子、およびコンパレータ５３の入力端子に接続されている。Ｐビットラッチ部４４〜４６は、Pビットカウンタ４１からの出力信号を順次にラッチする。
The third terminal of the
図５は、周波数検出器における各部信号波形を示す図である。図５（ａ）〜（ｆ）には、入力信号波形、Ｐビットカウンタ４１の出力信号波形、スイッチ４３の出力信号波形、およびＰビットラッチ部４４，４５，４６の出力信号波形それぞれの時間変化が順に示されている。なお、それぞれの信号波形のタイミングは一致している。図５におけるＮｎ−ｉ（例えば、ｉ＝−１〜６：ｉは図４に対応している）は、Ｐビットカウンタ４１の測定区間ごとの出力信号を表している。また、Ｎｎ±ｉの各ｉは、測定区間番号ｍ−ｉの各ｉに対応している。上述したように、区間番号ｍ，ｍ＋１の論理は「０」であるので、（ｃ）のＮｎ＋１，Ｎｎのディジタル値は、Pビットカウンタ４１の出力信号のディジタル値の１／２倍となっている。このように、Ｐビットラッチ部４４の出力信号、Ｐビットラッチ部４５の出力信号、およびＰビットラッチ部４６の出力信号は、Pビットカウンタ４１の出力信号を基準として、１測定区間ずつ順に遅れている。
FIG. 5 is a diagram showing signal waveforms at various parts in the frequency detector. FIGS. 5A to 5F show time variations of the input signal waveform, the output signal waveform of the P-bit counter 41, the output signal waveform of the
加算器４７は、スイッチ４３の出力信号およびＰビットラッチ部４４，４５，４６の出力信号を加算する。加算器４７の出力端子は、１／４割算器４８の入力端子に接続されている。１／４割算器４８は、加算器４７の出力信号のディジタル値を１／４倍にする。１／４割算器４８の出力端子は、判定部４９の入力端子に接続されている。すなわち、加算器４７および１／４割算器４８によって、Ｐビットカウンタ４１の測定区間における先行４つの周波数情報の平均値が得られる。Ｐビットカウンタ４１の測定区間における先行４つの周波数情報は、入力信号における２ビット（論理「１」が連続した場合）〜４ビット（論理「０」が連続した場合）の周波数情報に相当する。
コンパレータ５０は、スイッチ４３の出力信号の値と予め設定された上限値および下限値とを比較することによって、スイッチ４３の出力信号が上限値および下限値の間の値を有する場合に論理「１」の出力信号を生成し、スイッチ４３の出力信号が上限値および下限値の間の値を有さない場合に論理「０」の出力信号を生成する。同様に、コンパレータ５１〜５３は、それぞれ、Ｐビットラッチ部４４〜４６の出力信号の値と予め設定された上限値および下限値とを比較することによって、Ｐビットラッチ部４４〜４６の出力信号が上限値および下限値の間の値を有する場合に論理「１」の出力信号を生成し、Ｐビットラッチ部４４〜４６の出力信号が上限値および下限値の間の値を有さない場合に論理「０」の出力信号を生成する。コンパレータ５０〜５３の各々の出力端子は、ＡＮＤ演算部５４の４つの入力端子に接続されている。
The
ＡＮＤ演算部５４は、コンパレータ５０〜５３からの出力信号の論理が全て「１」である場合に論理「１」を有する出力信号を出力し、コンパレータ５０〜５３からの出力信号のいずれかの論理が「０」である場合に論理「０」を有する出力信号を出力する。ＡＮＤ演算部５４の出力端子は、判定部４９の制御端子に接続されている。
The AND
判定部４９は、ＡＮＤ演算部５４からの出力信号に基づいて、１／４割算器４８から受ける周波数情報の平均値を値Ｎとして有する周波数信号を出力する。例えば、ＡＮＤ演算部５４からの出力信号の値が「１」である場合に、１／４割算器４８からの周波数情報の平均値を値Ｎとして有する周波数信号を出力し、ＡＮＤ演算部５４からの出力信号の値が「０」である場合には、この周波数信号を出力しない。
Based on the output signal from AND
すなわち、コンパレータ５０〜５３は、測定した周波数情報が予め設定された上限値と下限値の間の値を有するか否かを判定し、AND演算部５４に入力する。これによって、測定区間における先行する４つの周波数情報がすべて異常でないかを判定し、周波数情報を使うか否かを判定部４９で決定する。このように、周波数検出器３４は、入力信号の立ち上がりから次の立ち上がりまでの時間を測定し、測定区間における先行する４つの周波数情報がすべて異常でないことを判断した上で周波数情報として使用する。すなわち、加算器３５に入力される周波数信号の値Ｎは、Pビットカウンタ４１にて入力信号の周期をカウントした数である。そのため、判定部４９の後段において周波数情報を変換する必要性なく、カウントした値が正しいか否かをＰビットカウンタ４１の後段において判断する構成となっている。
That is, the
次に、ディジタルＰＬＬ装置３０の動作を説明する。入力信号が入力されると、周波数検出器３４におけるＰビットカウンタ４１によって、基準クロックのタイミングで入力信号の周期長がカウントされ、このカウント値に応じたディジタル値の出力信号が生成される。リーダライタ１０内の識別器の指令に基づくスイッチ４３によって、入力信号の論理が「１」である場合にはＰビットカウンタ４１の出力信号が出力され、入力信号の論理が「０」である場合には１／２割算器４２によってＰビットカウンタ４１の出力信号のディジタル値が半分にされた出力信号が出力される。すると、Ｐビットラッチ部４４，４５，４６によって、それぞれＰビットカウンタ４１の測定区間における１つ前の出力信号、２つ前の出力信号、３つ前の出力信号が出力され、これらの出力信号は、加算器４７によってＰビットカウンタ４１の測定区間における現在の出力信号と加算され、１／４割算器４８によって平均化される。
Next, the operation of the
コンパレータ５０，５１，５２，５３では、Ｐビットカウンタ４１の測定区間における現在の出力信号の値、１つ前の出力信号の値、２つ前の出力信号の値、３つ前の出力信号の値がそれぞれ所定の範囲内である場合には論理「１」の出力信号が出力され、ＡＮＤ演算部５４によって論理「１」の出力信号が出力される。すると、判定部４９によって、１／４割算器４８からの出力信号の値を値Ｎとして有する周波数信号が加算器３５へ出力される。すなわち、コンパレータ５０〜５３、ＡＮＤ演算部５４、および判定部４９によって、Ｐビットカウンタ４１にてカウントされた周波数情報が正常であることが判定され、この周波数情報が周波数信号として加算器３５へ出力される。
In the
一方、コンパレータ５０，５１，５２，５３では、Ｐビットカウンタ４１の測定区間における現在の出力信号の値、１つ前の出力信号の値、２つ前の出力信号の値、３つ前の出力信号の値のうち何れかが所定の範囲外である場合には、対応のコンパレータによって論理「０」の出力信号が出力され、ＡＮＤ演算部５４によって論理「０」の出力信号が出力される。すると、判定部４９によって周波数信号が加算器３５へ出力されない。すなわち、コンパレータ５０〜５３、ＡＮＤ演算部５４、および判定部４９によって、Ｐビットカウンタ４１にてカウントされた周波数情報が異常であることが判定され、周波数信号が加算器３５へ出力されない。このような場合は、例えば直近の正しい値を保持させ、本実施形態のディジタルＰＬＬ装置３０の安定動作に寄与する。
On the other hand, in the
また、位相検出器３１によって入力信号に対する再生クロックの位相遅れ、位相進みを検出され、ＲＷＦ３２ａによって位相検出器３１からの出力信号のパルスがカウントされる。
Further, the
（ｉ）再生クロックの位相が入力信号の位相付近である場合
ＲＷＦ３２ａによってカウントされた値が所定の値に達しないので、位相ずれ信号がＲＷＦ３２ａおよびリセットホールド部３２ｂから出力されない。
(I) When the phase of the recovered clock is near the phase of the input signal Since the value counted by the
すると、加算器３５によって値Ｎを有する制御信号が生成される。制御分周器３６ａでは、この制御信号の値Ｎに基づいてマスタークロックをＮ分周した分周クロックが生成され、更に固定分周器３６ｂによって分周されて再生クロックが生成される。このように、再生クロックの位相が入力信号の位相付近である場合には、制御分周器３６ａによるＮ分周が継続される。
Then, a control signal having a value N is generated by the
（ｉｉ）次に、再生クロックの位相が入力信号の位相より遅れている場合
ＲＷＦ３２ａによってカウントされた値が所定の値に達し、位相遅れを表す値−ａを有する位相ずれ信号がＲＷＦ３２ａおよびリセットホールド部３２ｂから出力されると共に、リセットホールド部３２ｂがロックされ、値−ａを有する位相ずれ信号が出力され続ける。
(Ii) Next, when the phase of the recovered clock is delayed from the phase of the input signal, the value counted by the
すると、位相ずれ信号の値−ａと周波数信号の値Ｎとは加算器３５によって加算され、値Ｎ−ａを有する制御信号が生成される。制御分周器３６ａでは、この制御信号の値Ｎ−ａに基づいてマスタークロックをＮ−ａ分周した分周クロックが生成され、更に固定分周器３６ｂによって分周されて再生クロックが生成される。制御分周器３６ａにおいてＮ−１分周がＪ回行われると、リセット制御部３２ｃからリセット信号が出力され、リセットホールド部３２ｂからの位相ずれ信号が停止されて、加算器３５によって制御信号の値がＮ−ａからＮに戻る。すると、制御分周器３６ａにおけるＮ−ａ分周がＮ分周に戻る。このように、再生クロックの位相が入力信号の位相より遅れている場合には、制御分周器３６ａによるＪ回のＮ−ａ分周によって再生クロックの位相が進められる。
Then, the value -a of the phase shift signal and the value N of the frequency signal are added by the
（ｉｉｉ）再生クロックの位相が入力信号の位相より進んでいる場合
ＲＷＦ３２ａによってカウントされた値が所定の値に達し、位相進みを表す値＋ａを有する位相ずれ信号がＲＷＦ３２ａおよびリセットホールド部３２ｂから出力されると共に、リセットホールド部３２ｂがロックされ、値＋ａを有する位相ずれ信号が出力され続ける。
(Iii) When the phase of the recovered clock is ahead of the phase of the input signal The value counted by the
すると、位相ずれ信号の値＋ａと周波数信号の値Ｎとは加算器によって加算され、値Ｎ＋ａを有する制御信号が生成される。制御分周器３６ａでは、この制御信号の値Ｎ＋ａに基づいてマスタークロックをＮ＋ａ分周した分周クロックが生成され、更に固定分周器３６ｂによって分周されて再生クロックが生成される。制御分周器３６ａにおいてＮ＋ａ分周がＪ回行われると、リセット制御部３２ｃからリセット信号が出力され、リセットホールド部３２ｂからの位相ずれ信号が停止されて、加算器３５によって制御信号の値がＮ＋ａからＮに戻る。すると、制御分周器３６ａにおけるＮ＋ａ分周がＮ分周に戻る。このように、再生クロックの位相が入力信号の位相より進んでいる場合には、制御分周器３６ａによるＪ回のＮ＋ａ分周によって再生クロックの位相が遅らせされる。
Then, the value + a of the phase shift signal and the value N of the frequency signal are added by the adder, and a control signal having the value N + a is generated. In the
ところで、上述したように、ＲＦＩＤシステム１における応答器２０内のＰＬＬ装置のフリーラン動作によって、応答器２０から出力される応答信号の周波数が変動することがある。ＲＦＩＤシステム１では、応答器２０から出力される応答信号の周波数が中心周波数に対して最大±２５％（０．８倍〜１．３３倍）まで変動することが許容されている。すなわち、リーダライタ１０におけるディジタルＰＬＬ装置３０の入力信号の周波数が中心周波数に対して最大±２５％まで変動することがある。この周波数変動±２５％を位相変動に換算すると、±９０度に相当する。
By the way, as described above, the frequency of the response signal output from the
しかしながら、本実施形態のディジタルＰＬＬ装置３０によれば、制御分周部３６内の制御分周器３６ａにおける分周比を定める制御信号の値には、周波数検出器３４から出力される周波数信号の値が加算器３５によって加算される。この周波数信号の値は入力信号の周波数値に応じた値であり、制御分周部３６内の制御分周器３６ａにおける分周比の中心値Ｎは周波数信号の値によって定められるので、分周比の中心値Ｎによって定まる再生クロックと入力信号との周波数差が低減される。したがって、このディジタルＰＬＬ装置３０によれば、入力信号の周波数が大きく変動しても、再生クロックのジッタを低減することが可能である。
However, according to the
例えば、入力信号が中心周波数である場合に１６分周され、ａ＝１であるとすると、１／１６分周を中心に１／１５分周または、１／１７分周で位相制御される。入力信号が中心周波数より高く、中心周波数の１．１５倍である場合、１／１４分周を中心に１／１３分周または１／１５分周で位相制御され、周波数差から換算されるジッタは±１５度に抑えることができる。一方、入力信号が中心周波数より低く、中心周波数の０．８５倍である場合、１／１９分周を中心に１／１８分周または１／２０分周で位相制御され、周波数差から換算されるジッタは±１５度に抑えることができる。 For example, when the input signal has the center frequency, the frequency is divided by 16, and when a = 1, the phase is controlled by the 1/15 frequency division or the 1/17 frequency division centering on the 1/16 frequency division. When the input signal is higher than the center frequency and 1.15 times the center frequency, the phase is controlled by the 1/13 or 1/15 division centered on the 1/14 division, and the jitter converted from the frequency difference Can be suppressed to ± 15 degrees. On the other hand, when the input signal is lower than the center frequency and is 0.85 times the center frequency, phase control is performed by dividing 1/18 or 1/20 centering on the 1/19 division and converted from the frequency difference. Jitter can be suppressed to ± 15 degrees.
ところで、一般にカウンタは、２、４、８、１６、３２など２のべき乗の回数をカウントする毎に出力パルスを出力するように構成すれば、回路の簡素化が図れる。 By the way, in general, if the counter is configured to output an output pulse each time the number of powers of 2, such as 2, 4, 8, 16, 32, is counted, the circuit can be simplified.
そのため、制御分周器３６ａとしてプログラマブルカウンタが用いられる場合、制御分周器３６ａの分周比の中心値Ｎは２のべき乗の値であることが好ましい。ここで、分周比の中心値Ｎは周波数検出器３４から出力される周波数信号の値Ｎであり、この周波数信号の値ＮはＰビットカウンタ４１のカウント数Ｎに相当する。したがって、Ｐビットカウンタ４１では、２のべき乗の回数で入力信号をカウントすることが望ましい。また、Ｐビットカウンタ４１のカウント数Ｎは、図４に示す入力信号の波形とＰビットカウンタ４１のカウント数との関係を考慮し、論理「１」の区間と論理「０」の区間とをともに把握できるカウント数にする必要性がある。
Therefore, when a programmable counter is used as the
具体的には、Ｐビットカウンタ４１のカウント数がＮ＝８である場合、Ｐビットカウンタ４１では、入力信号における論理「１」の区間の一つのパルスのカウント数が２回であるので、入力信号におけるパルスの立ち上がりを確実に把握することができない可能性がある。一方、Ｐビットカウンタ４１のカウント数がＮ＝３２である場合、Ｐビットカウンタ４１では、入力信号における論理「１」の区間の一つのパルスのカウント数が８回であるので、入力信号におけるパルスの立ち上がりを確実に把握することができるが、カウント数が多くなることによって、周波数検出器３４および制御分周器３６ａにおける消費電力が増大し、ディジタルＰＬＬ装置３０全体としての消費電力が増大する可能性がある。
Specifically, when the count number of the P-bit counter 41 is N = 8, the P-bit counter 41 has two counts of one pulse in the logical “1” section in the input signal. There is a possibility that the rising edge of the pulse in the signal cannot be reliably grasped. On the other hand, when the count number of the P-bit counter 41 is N = 32, the P-bit counter 41 counts one pulse in the interval of logic “1” in the input signal as eight times, so the pulse in the input signal However, if the count number increases, the power consumption in the
そこで、本実施形態では、Ｐビットカウンタ４１のカウント数Ｎ、すなわち制御分周器３６ａにおける分周比の中心値Ｎの中心値を１６とすることによって、Ｐビットカウンタ４１では、入力信号における論理「１」の区間の一つのパルスのカウント数が４回となり、入力信号におけるパルスの立ち上がりを確実に捕らえることができ、更に最小限のカウント数で入力信号の周期をカウントすることができ、ディジタルＰＬＬ装置３０における消費電力が低減される。
Therefore, in this embodiment, the count number N of the P bit counter 41, that is, the center value N of the center value N of the frequency division ratio in the
なお、本発明は上記した本実施形態に限定されることなく種々の変形が可能である。本実施形態では、本発明の利点を明確化するためにＲＦＩＤシステムへの適用例を示したが、本発明のディジタルＰＬＬ装置は様々なシステムに適用可能である。 The present invention is not limited to the above-described embodiment, and various modifications can be made. In this embodiment, an example of application to an RFID system has been shown to clarify the advantages of the present invention, but the digital PLL device of the present invention can be applied to various systems.
１…ＲＦＩＤシステム、１０…リーダライタ、１１…制御部、１２…送信部、１３…変調器、１４…発振器、１５…増幅器、１６…サーキュレータ、１７…アンテナ、１８…復調器、１９…受信部、２０…応答器、２１…アンテナ、２２…共振部、２３…電源部、２４…変調・復調部、２５…制御部、２６…データ記憶部、３０…ディジタルＰＬＬ装置、３１…位相検出器、３２…ランダムウォークフィルタ部（ＲＷＦ部）、３２ａ…ランダムウォークフィルタ（ＲＷＦ）、３２ｂ…リセットホールド部、３２ｃ…リセット制御部、３４…周波数検出器、３５…加算器、３６…制御分周部、３６ａ…制御分周器、３６ｂ…固定分周器、４１…Ｐビットカウンタ、４２…１／２割算器、４３…スイッチ、４４〜４６…Ｐビットラッチ部、４７…加算器、４８…１／４割算器、４９…判定部、５０〜５３…コンパレータ、５４…ＡＮＤ演算部。
DESCRIPTION OF
Claims (4)
前記位相検出器からの出力信号を積分し、積分値に応じて位相ずれ信号を発生するランダムウォークフィルタ部と、
前記入力信号の周波数値に応じた値を有する周波数信号を生成する周波数検出器と、
前記位相ずれ信号の値と前記周波数信号の値とを加算した値を有する制御信号を生成する加算器と、
前記制御信号の値を分周比として、マスタークロックを分周した前記再生クロックを生成する制御分周部と、
を備え、
前記制御分周部における前記分周比の中心値Ｎ（Ｎは自然数）は、前記周波数信号の値によって定められることを特徴とする、
ディジタルＰＬＬ装置。 A phase detector that detects the phase lag and phase advance of the recovered clock relative to the input signal;
A random walk filter unit that integrates an output signal from the phase detector and generates a phase shift signal according to an integrated value;
A frequency detector that generates a frequency signal having a value corresponding to the frequency value of the input signal;
An adder for generating a control signal having a value obtained by adding the value of the phase shift signal and the value of the frequency signal;
A control frequency dividing unit that generates the reproduction clock obtained by dividing the master clock by using the value of the control signal as a frequency division ratio;
With
A center value N (N is a natural number) of the frequency division ratio in the control frequency dividing unit is determined by a value of the frequency signal.
Digital PLL device.
前記制御分周部は、前記分周比の中心値Ｎを＋ａずつ増加または−ａずつ減少する、
ことを特徴とする請求項１に記載のディジタルＰＬＬ装置。 The change amount + a or −a (a is a natural number) of the frequency division ratio in the control frequency divider is determined by the value of the phase shift signal.
The control frequency dividing unit increases the central value N of the frequency dividing ratio by + a or decreases by −a.
The digital PLL device according to claim 1, wherein:
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2006071517A JP2007251547A (en) | 2006-03-15 | 2006-03-15 | Digital pll device |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
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Publications (1)
| Publication Number | Publication Date |
|---|---|
| JP2007251547A true JP2007251547A (en) | 2007-09-27 |
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Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2012154841A (en) * | 2011-01-27 | 2012-08-16 | Mitsubishi Electric Corp | Gps jitter reduction device |
-
2006
- 2006-03-15 JP JP2006071517A patent/JP2007251547A/en not_active Withdrawn
Cited By (1)
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