JP2007110119A - 半導体ウエハ上に設けられた配線ラインに付随する電気的分離の形成方法 - Google Patents

半導体ウエハ上に設けられた配線ラインに付随する電気的分離の形成方法 Download PDF

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Abstract

【課題】半導体基板上の配線ラインの形成及び配線ラインに付随する電気的分離の形成方法を提供する。
【解決手段】複数の配線ライン１６を基板表面の上に形成すること、および前記配線ライン１６の上に、第１層４８の下であって隣りあう配線間には、空気が満たされ空隙を設けるように、非晶質炭素である第１層４８をプラズマ助長化学気相（ＰＥＣＶＤ）により形成すること、を含む。また、空間内に空気で満たされた空隙２３を生じさせるために、ＯＳＧ（有機シリコンガラス）やＦＳＧ（フッ素ドープシリコンガラス）を形成することができる。炭素、ＯＳＧ，ＦＳＧ層は、ＩＭＤ層（ライン間の分離）として使用される。ＩＬＤ層（レベル間の分離）を形成するために、さらなる絶縁物質層を加えてもよい。
【選択図】 図１０

Description

発明の詳細な説明
［技術分野］
本発明は、集積回路の形成、および半導体ウエハの形成に関する。詳細な実施形態においては、特に、本発明は、半導体基板上の配線ラインの形成および配線ラインに付随する電気的分離の形成に関する。
［背景技術］
集積回路を形成する分野では、導電性の配線レベルの形成工程、特に、半導体基板の上に形成される金属レベルは、それより以前の工程で形成される電気的構成要素とは異なる。これらの上層の形成を目的とした工程は、また、バックエンド工程（ＢＥＯＬ）と呼ばれることもある。この工程は、あるレベルの配線ライン、これらの分離層、そして異なるレベルの配線との間に所望の接続を確立するためのコンタクトを形成することを含む。
多層構造は、活性領域上に設けられる電気的構成物の増加だけでなく、上層の配線レベルの増加に従い、集積回路の正確な動作を保障するために、配線ライン間の電磁気的相互作用をできるだけ小さくする必要がある。このことは、特に、半導体メモリ装置においては重要である。ここで、半導体メモリ装置とは、例えば、基板の上に密集して形成され第１配線レベルを構成するビットラインなどが上げられる（ＤＲＡＭメモリ、ダイナミック・ランダム・アクセス・メモリ）。そのため、配線ライン間の分離は、２つの配線ライン間の容量結合および誘導結合を最小とするように形成される必要がある。容量結合および誘導結合の減少は、隣り合う配線間の空間に低い誘電定数ｋを有する絶縁物質を埋め込むことで実現される。
低誘電率材料は、いくつか知られているが、集積化プロセスに適用するには、多大な労力と費用を要する。また他の方法としては、層間絶縁層に空隙を形成する方法がある。この方法では、通常の誘電率、例えば、３．５〜４．５の範囲の定数を有する層を堆積すればよい。典型的な層間絶縁層物質は、誘電定数ｋが４．０の酸化シリコンである。しかしながら、空気に満たされ１に近い誘電率を持つ空隙により、層の平均の誘電定数ｋは低下することとなる。
配線ライン間の空間を埋め込み、かつ上層または下層の配線との間を分離するため、層間絶縁層（ＩＬＤ）は、配線レベルの配線ラインの上に堆積されている。層間絶縁層のための絶縁物質を形成するための通常のプロセスは、高密度プラズマ（ＨＤＰ）堆積により行われる。ＨＤＰ堆積は、プラズマ反応装置により行われる。この装置は、さらに、第１プラズマ発生高周波源、第２プラズマ発生高周波源を有し、これらは、プラズマ発生装置とは別に制御される。このように別々の制御は、スパッタ種である加速された高エネルギーのイオンをターゲット表面へ導き制御する役割を果たす。同じように、ターゲット表面に堆積される反応種はプラズマから供給される。この工程により、帽子のように突出した側面が形成される。空隙が形成されないというＨＤＰ反応の利点は、埋め込まなくてはならない構造のアスペクト比によって発揮される。
ＨＤＰ堆積による利点は、水平な平面と比して堆積側面に対してはスパッタの影響がないという点にある。ＰＥＣＶＤ法による層の堆積側面では、半導体ウエハ上の構造の垂直な表面（半導体ウエハの上面に対して垂直）と比べて、水平な平面に堆積物質が強く成長することにより、突出部が顕著に成長する。このことが、ＨＤＰ堆積が従来のプラズマ助長ＣＶＤ（ＰＥＣＶＤ：プラズマ助長化学気相堆積）法と比して好適に用いられる理由である。このような突出部の直下では、さらなる堆積による埋め込み性の低下に影響を与える。さらに、突出部は表面の粗さを増加させる。ＨＤＰ堆積によれば突出部は成長することはない。
［特許文献１］ 米国特許第６，５７３，０３０号（２００３年６月２３日公開）
［発明の概要］
様々な実施形態の中で、本発明は、集積回路の配線または金属ライン間の容量結合または誘導結合の影響を低下することができる。特に詳細な実施形態では、異なる配線レベル間を埋め込むの誘電定数ｋを減少することができる。さらに、実施形態によれば、製造工程が改良され、またバックエンドライン工程の質を向上することができる。
例えば、一の実施形態では、半導体ウエハの上に、配線ラインと配線ラインに付随する電気的分離を形成している。少なくとも、２つの配線ラインの間には、空間が設けられるよう、電気的に導電性の配線ラインを半導体ウエハの表面の上に形成する。第１絶縁物質からなる第１層は、配線ラインの上および空間にＰＥＣＶＤ法により、空気で満たされた空隙が第１層中の隣接する配線ライン間の空間に生じるように形成されている。
他の実施形態では、配線ラインおよび配線ラインに付随して形成される電気的分離を半導体ウエハの上に形成する。少なくとも２つの電気的に導電性を有するな配線ラインを表面の上に、２つの配線ラインの間に空間が含まれるように形成する。非晶質炭素の第１層を配線ラインの上にＰＥＣＶＤ法により形成し、隣接する配線ライン間の空間内に空気で満たされた空隙を形成する。
本発明の実施形態によれば、ＰＥＣＶＤは、配線ラインの上または配線ライン間の絶縁層を形成する際に好適に用いられる。堆積は、配線ライン間の空間内に配線ライン間に空隙が形成されるように行われる。空隙は、適切な条件を制御することにより形成でき、また条件は堆積に使用する装置に依存する。
ＨＤＰ堆積はプラズマ助長ＣＶＤ法に参照される。しかしながら、本実施形態によれば、ここで開示されるＰＥＣＶＤ工程ではスパッタが行われない。この意味は、本実施形態では、第１層の成膜に関しては、ＨＤＰ堆積が行われないという意味である。空気で満たされた空隙の形成は、第１層の平均の誘電定数を低下させる。より詳細には、空気の１に近い誘電定数が、平均の誘電定数を３．２以下に引き下げる。
さらに、形状およびサイズによって、堆積条件を調整することにより、空間に空隙を形成できる場合には、所望の形状、大きさそして位置が目的の状態となるよう、ＰＥＣＶＤ法工程を調製することができる。
一方、ＨＤＰ堆積は、空隙を形成するのに適用することができる。しかし、このように形成された空隙の制御は困難である。例えば、これらの空隙の大きさは、隣接する配線間の空間の幅や深さに関わらず、各空間毎によって異なる。同様のことが空隙の位置および形状についてもいうことができる。特に、ＨＤＰ堆積により形成される空隙は、空間の上の所望でない場所に形成されてしまうことがある。この位置は、ＣＭＰ（化学機械研磨）工程により空隙を開口してしまう位置である。例えば、金属を形成するなどの、さらなる堆積工程では、この開口の位置に形成された回路は機能不良を起こす。しかしながら、本発明によれば、反応条件を調整することにより、空隙を制御して形成することができ、その再現性も高い。
好ましい実施形態は、非晶質炭素を第１層として形成することによる空隙の形成に関する。膜厚が不均一な炭素の堆積により２つの配線ライン間の空間を完全に埋め込むように空隙が生じる。このことは、第１層としての非晶質炭素の堆積において、空間は、非晶質炭素に埋め込まれておらず、これらの空間が特に誘電定数ｋの値を低くしているということを意味する。その理由は、プラズマ反応装置が最適なパラメーターにセッテイングされている条件下では、水平な表面から上に向かって成長するものの、垂直な表面は、いかなる堆積も行われないという特徴を非晶質炭素が有するためである。ＰＥＣＶＤの炭素の堆積工程においては、正常軸から測定したとき、もっとも傾いた成長方向は、ウエハの理想的な水平表面に対して上限が４０°に達し、下限は、５０°に達する。
空隙によるリーク電流およびブレークダウン電圧は、ここで考察されているように、ＢＥＯＬ工程には影響がないことがわかった。
他の実施形態は、第１層のための絶縁物質として炭素またはフッ素がドープされたシリコンガラスを用いる態様に関する。再現性が高く均一な大きさの空隙を得るために、ＰＥＣＶＤ法とのコンビネーションにより双方の物質を好適に用いることができることがわかった。特に、空隙が空間から上層へ広がる場合には、上述したように上層の配線レベルに影響を与えるが、このように形成された空隙は、空間から上層へと広がることがない。
本発明の他の態様は、第１層に加えて第２絶縁物質を含む第２層を形成することに関する。従って、配線レベルの電気的分離は、２つの異なる絶縁層により行われる。ここでは、第１層は、ＰＥＣＶＤプロセスにより形成される。この工程は、空隙の形成または空隙の形成を引き起こすことを含む工程である。主に、いわゆるＩＭＤ層と呼ばれる層に見られる、この層は、同一の配線レベルの配線ライン間の容量結合および／または誘導結合を低下させる役割を果たす。第２層はＩＬＤ層として形成される。第２層は、他方の配線レベルの配線ラインと一方の配線レベルの配線ラインとの容量結合およびまたは誘導結合を低下させる役割を果たす。
他の実施形態では、第２絶縁物質を含む第２層は、半導体ウエハ上の積層構造の上面に形成されるパッシベーション層を得るために、第１絶縁層の上に形成される。パッシベーション層は、機械的熱的ストレスからチップを保護する役割を果たす。基板の最上層にこの層が形成された後、チップを格納またはチップに接合されるプラスティックの筐体中に形成される配線は除いて、さらなる金属配線がパッシベーション層の上に形成されることはない。
本発明の実施形態によるパッシベーション層は、２層の積層を含む。好ましくは、下層は、フッ素がドープまたはカーボンがドープされたシリコンガラスまたは非晶質炭素からなる。これらは、ＰＥＣＶＤ法により直接に配線層の上に形成される。ここでは、配線間の空間に空気で満たされた空隙が形成される。非晶質炭素の場合は、ＰＥＣＶＤ法によるカーボンの成長方法では、上述したように傾斜して成長するために、空間は完全に空隙に覆われている。このように、窒化シリコンの第２層は、最上層に形成される。窒化シリコンは、例えば、酸化シリコンと比べて７―８という高い誘電定数を有する。しかしながら、上層には金属層はないため、容量結合に対する効果は小さい。
さらなる実施形態は、単層の非晶質炭素からなるパッシベーション層に関する。ここでは、非晶質炭素は、空気で満たされた層と、機械的熱的影響からチップを保護するための層である。
ＩＬＤ層に関しては、好ましい実施形態では、異なる配線レベルの配線ライン間のコンタクトを形成するときに、第２層(ＩＬＤ層)がＩＭＤ層をエッチングするときのハードマスクとして役割を果たすように、絶縁物質が適宜選択される。
ある実施形態では、第２層は、酸化シリコン、またはフッ素がドープまたはカーボンがドープされたシリコンガラスであることができ、第１層は、非晶質炭素である。シリコンガラスまたは酸化物層は、炭素をエッチングするときのハードマスクとなる。この態様によれば、炭素を形成するときに正確な断面を形成することができる。そして、さらには、非晶質炭素に対する保護層（シリコンガラスまたは酸化シリコン）となる。非晶質炭素は、さらなる金属、例えば、タングステンが、炭素層の上に直接形成された場合に、悪影響を及ぼす。その理由はこれらの堆積が高温で行われるためである。
配線レベルの配線ラインの形成に関して、本発明は、この実施形態のような工程に制限されることはない。配線レベルの形成は、好ましい平坦な表面を有するウエハの準備から始まる。この表面は、例えば、化学機械研磨（ＣＭＰ）により平坦化される。表面は、基板表面または下層の配線レベルの分離層の上面である。
例えば、配線ラインの形成は、後に除去される犠牲物質の堆積から始まる。その後、犠牲物質の層は、レジスト技術を用いてパターニングされる。この層中で、除去された部分には、電気的な導電物質が埋め込まれる。導電物質は、例えば、タングステン、アルミニウム、銅またはこれらの物質の混合物、またはタングステンシリケートを例示することができる。導電層を犠牲層の表面まで平坦化することで、犠牲層中の除去部分に導電物質を埋め込むことができる。基板表面の上に、***構造の構成物として配線ラインが残存するよう、その他の残留物が除去される。
他には、導電物質は、分離層の平坦化された面の上に形成され、その後、配線ラインを得るために例えば、リソグラフィ技術でパターンをする。
［実施形態の詳細な説明］
本発明の実施形態の他の態様または多くの付加的作用効果については、容易に理解がなされるよう、添付の図面を参照しつつ好ましい実施形態による詳細な説明を行う。また、実質的または機能的に類似の機構は、同一の符号で示す。
図１は、半導体ウエハの上に形成された配線ラインの断面を示す。
図２〜図３は、従来例に従い、図１に示した構造の上にＦＳＧやＰＳＧ堆積を用いて工程を進めた状態を示す。
図４〜図７は、本発明の第１の実施形態に従って空隙を含むＩＭＤ層を形成するために、ＰＥＣＶＤ法を使用してＯＳＧまたはＦＳＧ層を形成する図を示す。
図８〜図１１は、本発明の第２の実施形態に従って、図１に示した構造の上に、空隙を含むＩＭＤ層からなる第２層を形成する図を示す。
図１２〜図１５は、本発明の第３の実施形態に従って、配線レベルを形成する工程と、それに付随した分離をＰＥＣＶＤによる非晶質炭素の堆積により形成する工程と、ダマシン技術を示す図である。
図１６は、ＰＥＣＶＤによる非晶質炭素と窒化シリコン層を含むパッシベーション層が積層されるときの実施形態を示す図である。
図１は、半導体基板１０の表面との上に設けられた***した構造の素子の側面を示す。***した構造の素子は、配線１６であり、これは、配線レベル１４に相当する。２つの配線ライン１６のそれぞれは、空間３０を形成する。配線ライン１６の最も外側には、外縁３２を有し、外縁３２は、配線ライン１６に覆われていない表面１３の方向を向いている。
表面１３は、分離層１２の上面を平坦化することにより得られる。分離層１２は現在の配線レベル１４の下方にさらなる配線レベルに付随して形成されている。分離層１２は、酸化シリコン、窒化シリコン、ドープドシリコンガラスなどからなることができる。その他には、分離層１２は、シリコン基板（図示せず）を覆う分離層として表すこともできる。
配線ライン１６は、例えばドープトシリコン、金属、金属シリケートなどのいずれの電気的な導電性物質を含んでいてもよい。さらに、配線ライン１６は、ＤＲＡＭメモリのワード線の場合のように電気的な導電性を有する層の積層を含んでいてもよい。また、配線ライン１６は、このようなメモリのビットラインを意味してもよい。
図２、３は、図１に示す構造に対して引き続き行われる後の工程を示す図である。ここでは、分離層１８を形成するためのＨＤＰ堆積が行われる。この堆積では、後述のＣＭＰプロセスにおいて高さ位置３４まで除去できるよう、十分な膜厚を有する分離層１８を形成する。図２に示されるように、ＨＤＰ堆積による典型的な帽子のような形状（突出形状）２０を含む表面が形成される。
さらに、空気が充填された空隙２１０〜２１３が形成される。空隙は、空間３０に埋め込まれている物質の平均の誘電率を低下させることができる。しかしながら、空隙は、不規則に配置され、かつ様々な大きさを有する。隣り合う配線層１６の間の電磁相互作用の量は、このように配線間で異なってしまう。このことは、集積回路の信頼性を低下させる。
図３は、ＣＭＰ工程を適用することによるさらなる影響を示す。空隙の一つ、例えば、空隙２１０が除去により開口してしまう。この場合、さらなる物質、例えば、上層の配線層の金属など、を堆積することにより、現在の配線レベルとの相互作用を引き起こすことがある。
図４から７には、本実施形態に従って引き続き行われる工程を示す。ＰＥＣＶＤ堆積を適用し、有機シリコンガラス（ＯＳＧ）の形成、または、フッ素をドープしたシリコンガラス（ＦＳＧ）を図１に示した構造の上に堆積する。これにより、図４に示すように、絶縁物質の層３６が形成される。このとき、ＰＥＣＶＤプラズマ反応装置は、空隙２２が形成されるように、堆積条件が調整される。空隙２２の大きさと位置とは、規則的に制御される。空隙２２は、隣り合う配線ライン１６間の空間３０の中に納まるように配置されている。
さらに、配線ライン１６領域の外縁３２においては、顕著に粗い面をなす突出部３８が成長している。層３６の第１の後退４０が行われ、この工程で、図５に示すように、突出部３８が除去される。このエッチバックは、高密度プラズマエッチング（堆積ではない）により行うことができる。
図６は、第２層３９を形成した後を示す図である。第２層３９は、ＣＭＰのターゲット面３４の上に設けられている。本実施形態では、第２層は、ＯＳＧまたはＦＳＧからなる層３６にコンタクトホールを形成する際にハードマスクとしても使用することができる。他の実施形態では、この第２の層３９を非晶質炭素で形成することもできる。この場合、非晶質炭素は、ハードマスクとして使用した後に除去される。
図７には、ハードマスクのエッチング４６を示す。ハードマスクである第２層３９の開口４４は、すでに形成され、エッチング４６はこれらの図７において陰影により示した領域にのみ有効である。
図８から図１１に本発明の他の実施形態を示す。図８から図１１は、図１に示す配線ライン１６の構造に対して引き続いて後の工程を行った場合を示す。この実施形態では、非晶質炭素のＰＥＣＶＤ堆積を、図８に示すように第１層４８が形成されるまで行う。前述の例に示すように、堆積工程において、スパッタ作用は行われていない。例えば、プラズマを生成するために、高周波電圧ソースを有するプラズマ反応器を用いて行われる。
本実施形態において、堆積された非晶質炭素の層４８の膜厚は、１９０ｎｍまでに達する。非晶質炭素の成長挙動は、水平な表面から始まりほぼ上方向を向いている。ここでは、水平な表面とは配線ライン１６の上部をいう。本実施形態では、水平な表面の端において垂直軸から４０°から７０°ずれる。配線ライン間に大きなアスペクト比を有する空間３０が存在している配線ラインの垂直の側壁では成長は見られない。ここでは、図示した空隙が成長するか否かに関して、アスペクト比はあまり重要ではなく、配線ライン間の空間が大きな影響を及ぼすことを付記する。近年の技術では、配線ライン間の空間は、１５０ｎｍに満たない。これは、本実施形態によって形成される空隙と一致する。
上方向を向いて成長することにより、空間３０内に空隙２３の形成が引き起こされる。空隙２３は、前述の実施形態で形成される空隙とは異なる。具体的には、アスペクト比が十分に大きく、空間の幅が１７０〜２００ｎｍである場合には、空間３０内には、堆積されることはない。
ＰＥＣＶＤ堆積による非晶質炭素の堆積は、本願で、参照として例示しているが、米国特許第６，５７３，０３０号（特許文献１：アプライドマテリアル社、サンタクララ、カリフォルニア）に知られている。この先行技術では、反射防止膜および暫定的なハードマスクの形成を目的としている。この中で述べているように、非晶質炭素層は、炭化水素化合物との混合ガスに、不活性ガス（ヘリウムやアルゴンなど）が添加されたガスから形成される。炭化水素化合物は、ＣｘＨｙで示される化合物である。ここで、Ｘは、２〜４であり、Ｙは２〜１０である。ここで考えられる化合物としては、例えば、プロピレンＣ３Ｈ６が挙げられ、アルゴン、ヘリウムまたはＮ２が非晶質炭素層の密度および堆積速度を制御するために添加されている。
前述の記載においては、ＰＥＣＶＤ工程での非晶質炭素の形成には、なかでも、下記の反応条件が提案されている。
基板温度：１００−５００℃
容器圧：１−２０Ｔｏｒｒ
ガス流量：５０−５００ｓｃｃｍ
ＲＦパワー：３−２０Ｗ／ｉｎ２
ここで述べた反応条件の範囲は、本実施例の目的を果たすためであり、本発明は、上記の数値範囲に限定されない。さらに、数値範囲は、使用されるプラズマ反応器の仕様に依存することもある。
次の工程では、図９に示すように、非晶質炭素の第１層４８の除去が、Ｈ２を使用したエッチバック法により行われる。エッチバック４１と、ＰＥＣＶＤ堆積と同じプラズマ反応器を使用することができる。このエッチバック工程では、ＰＥＣＶＤ法による堆積で、配線ライン領域の外縁に形成された突出部５０が、効率良く除去される。
図１０は、誘電率物質の第２層５２を堆積した後を示す。第２層５２としては、例えば、ＦＳＧまたはＯＳＧを用いることができる。第２層５２の膜厚は、後の工程で行われるＣＭＰのターゲット表面が第２層５２の表面を低下させることができる膜厚である。配線レベルに付随する分離は、実質的には、ＩＭＤ層としての第１層４８と、ＩＬＤ層としての第２層５２からなる２層により形成される。積層構造の増加は、レベル間距離よりも配線間距離に大きな影響を与える。金属間の絶縁物に関しても同様の要請が大きくなっている。このように、非晶質炭素の第１層４８の形成に尽力することは、ＩＭＤ層を減少させることとなる。
図１１は、さらに、第２層５２をハードマスクとして用いる場合を示す。非晶質炭素の第１層４８の除去５４は、第２層５２に設けられた開口５６中の非晶質炭素に対して行われる。このようにして、コンタクトホール５８を形成するための第１層４８の一部が除去される。このように、次の上層の配線レベルは、ダマシン法により形成されることができる。
第３の実施形態を、図１２〜図１５に示す。図１２は、配線ライン１６ａを含む第１配線レベル１４ａを有し、第１配線レベル１４ａには、付随する素子分離１０２までが既に形成されている。その上に、薄膜のストッパ層１０４が形成され、犠牲層もしくは一時的な層である非晶質炭素の層１０６を形成する。層１０６は、次に形成される配線レベル１４ｂの位置を規定する部分が除去されるようにリソグラフィ法によりパターニングされている。
図１３には、配線レベル１４ａ、１４ｂ間のコンタクト１６０を形成するために、素子分離層１０２を除去し、導電性物質を堆積した後を示す図である。導電性物質としては、例えば、アルミニウム、タングステンまたは銅または、これらの物質を含む構成物を用いることができる。例えば、ＣＭＰなどの平坦化工程を経た後に行われる堆積は、ダマシン法による。さらに、堆積により形成される配線ライン１６ｂ間の領域を規定するために、ブロック状のマスク１０８を形成する。マスク１０８の開口は、幅が十分に大きいため、空隙で満たされることはない。
図１４は、非晶質炭素の犠牲層１０６のうち、マスク１０８に覆われていない領域がエッチング工程により除去された後を示す。
図１５は、ＰＥＣＶＤ法により非晶質炭素の層４９の堆積が再度行われることにより、空隙が形成される様子を示す図である。配線ライン１６ｃを含む次の配線レベル１４ｃが形成される。
図１６は、パッシベーション層の形成に関する実施形態を示す。金属層の下に形成されている分離層１２は、（好ましくは）平坦化された表面を有する。この表面の上に、集積回路の最上層の金属層である多層配線１６がリソグラフィ法によりパターニングされる。配線ライン１６は、表面の上に、***した構造として形成される。そして空間３０は、２つの配線ライン１６の相互間に囲まれる。
図８に示したプロセスと類似のプロセスでは、非晶質炭素の層４８１は、空間３０に空気で満たされた空隙２３を形成するために、ＰＥＣＶＤ工程により形成される。この工程では、傾斜して成長するという特性により、空間３０は、非晶質炭素層４８１によって過剰成長する。そして、空間３０は、このように実質的に空気以外の他の物質（たとえば、堆積工程中のＰＥＣＶＤ反応室に残留した低圧のガス）と隔離される。つまり、配線ラインの側壁では、炭素物質の堆積が行われない。
非晶質炭素の層４８１は、例えば、研磨やエッチングによる除去により平坦化される。その後、さらに、窒化シリコンからなる絶縁層４８２が炭素層４８１の上に形成される。従って、本実施形態においてパッシベーション層は、非晶質炭素と、窒化シリコンとの２層の積層で表されることとなる。非晶質炭素は、配線ライン１６間の容量結合を低下させるために空気で満たされた空隙を形成し、窒化シリコンは機械的、熱的保護を果たす。ＤＲＡＭや他のメモリ製品においては、チップは、パッシベーションに覆われ、パッケージを得るため、プラスティクの筐体に包含される。また、他の例では、パッシベーション層がチップを保護のための最外層になることもある。
図示しない他の実施形態では、パッシベーション層は、非晶質炭素の層４８１のみであってもよい。つまり、炭素層にはさらなる層が形成されない。このとき、非晶質炭素の層４８１は、チップの最外層となる。
これらの実施形態によれば、空気に満たされた空隙によって、容量結合を可能な限り低くすることができる。先行技術では、パッシベーション層は、ＩＭＤとしての役割を果たす酸化シリコンと、パッシベーションとして働く窒化シリコンとが積層された構造であることがある。この構造では、窒化シリコンが配線ライン間の区間に到達することとなり、最上層の配線ラインの容量結合を助長し得る。
本発明およびその効果を詳細に説明したが、本発明の請求項の範囲に規定した要旨の範囲内であれば、様々な変形、置換、付加が可能である。
半導体ウエハの上に形成された配線ラインの側面を示す。 従来例に従い、図１に示した構造の上にＦＳＧやＰＳＧ堆積を使って工程を進めた状態を示す。 従来例に従い、図１に示した構造の上にＦＳＧやＰＳＧ堆積を使用して工程を進めた状態を示す。 本発明の第１の実施形態に従って空隙を含むＩＭＤ層を形成するために、PECVD法を使用してＯＳＧまたはＦＳＧ層を形成する図を示す。 本発明の第１の実施形態に従って空隙を含むＩＭＤ層を形成するために、ＰＥＣＶＤ法を使用してＯＳＧまたはＦＳＧ層を形成する図を示す。 本発明の第１の実施形態に従って空隙を含むＩＭＤ層を形成するために、PECVD法を使用してＯＳＧまたはＦＳＧ層を形成する図を示す。 本発明の第１の実施形態に従って空隙を含むＩＭＤ層を形成するために、ＰＥＣＶＤ法を使用してＯＳＧまたはＦＳＧ層を形成する図を示す。 本発明の第２の実施形態に従って、空隙を含むＩＭＤ層からなる第２層を形成する図１に示す側面をさらに発展した構造を示す。 本発明の第２の実施形態に従って、空隙を含むＩＭＤ層からなる第２層を形成する図１に示す側面をさらに発展した構造を示す。 本発明の第２の実施形態に従って、空隙を含むＩＭＤ層からなる第２層を形成する図１に示す側面をさらに発展した構造を示す。 本発明の第２の実施形態に従って、空隙を含むＩＭＤ層からなる第２層を形成する図１に示す側面をさらに発展した構造を示す。 本発明の第３の実施形態に従って、配線レベルを形成する工程と、それに付随した分離をＰＥＣＶＤ法による非晶質炭素の堆積により形成する工程と、ダマシン技術を示す図である。 本発明の第３の実施形態に従って、配線レベルを形成する工程と、それに付随した分離をＰＥＣＶＤ法による非晶質炭素の堆積により形成する工程と、ダマシン技術を示す図である。 本発明の第３の実施形態に従って、配線レベルを形成する工程と、それに付随した分離をＰＥＣＶＤ法による非晶質炭素の堆積により形成する工程と、ダマシン技術を示す図である。 本発明の第３の実施形態に従って、配線レベルを形成する工程と、それに付随した分離をＰＥＣＶＤ法による非晶質炭素の堆積により形成する工程と、ダマシン技術を示す図である。 ＰＥＣＶＤ法による非晶質炭素と窒化シリコン層の含むパッシベーション層を積層の実施形態を示す図である。
符号の説明
１０ 半導体ウエハ
１２ 分離層
１３ 表面
１４、１４ａ、１４ｂ、１４ｃ 配線レベル
１６、１６ａ、１６ｂ、１６ｃ 電気的導電性を有する配線ライン
１８ ＨＤＰ堆積層
２０ 帽子のような突出部
２２、２３、２１０〜２３０ 空気に満たされた空隙
３０ 配線ライン間の空間
３２ 配線領域の外縁
３４ ＣＭＰが施される表面
３６ ＰＥＣＶＤ堆積層（ＩＭＤまたはＩＬＤのためのＯＳＧまたはＦＳＧ）
３８ 突出部
３９ 第２層（一時的にハードマスクとしての働く非晶質炭素層）
４０ バックエッチ（ＯＳＧまたはＦＳＧ）
４１ バックエッチ（非晶質炭素）
４６ ハードマスクの開口
４８、４９、４８１ ＰＥＣＶＤ堆積層（炭素ハードマスクとしてのＯＳＧまたはＦＳＧ）
４８２ パッシベーション層としての第２層（窒化シリコン）
５０ 突出部
５２ ＩＬＤとしての第２層（ＯＳＧ、ＦＳＧまたは酸化シリコン）
５４ ハードマスクの除去
５６ ハードマスクの開口
５８ コンタクトビアのエッチング
１０２ より低層の配線レベルの分離
１０４ エッチストッパ層
１０６ 非晶質炭素からなる犠牲層
１０８ レジストマスク
１６０ ダマシン工程により埋め込まれたコンタクトビア

Claims (38)

  1. 半導体ウエハの表面上に設けられた配線ラインおよび該配線ラインに付随する電気的分離の形成方法であって、
    表面を有する半導体ウエハを準備すること、
    隣り合う配線ライン間に空間を有し、電気的な導電性を有する複数の配線ラインを前記表面の上に形成すること、および、
    前記配線ラインの上および前記空間に第１の絶縁物質である第１層をプラズマ助長化学気相堆積（ＰＥＣＶＤ）法により堆積することであって、該堆積が、隣り合う配線ライン間の前記空間に空気が満たされた空隙を設けるように不均一に行なわれること、を含む形成方法。
  2. 前記第１絶縁物質は、フッ素がドープされたシリコン酸化膜（ＦＳＧ）、有機シリコン酸化膜（ＯＳＧ）またはこれらの混合物を含む、請求項１に記載の形成方法。
  3. 前記配線ラインは、アルミニウム、タングステンまたは銅から形成される、請求項１に記載の形成方法。
  4. 前記プラズマ助長化学気相堆積法は、スパッタが行われない工程である、請求項１に記載の形成方法。
  5. さらに、配線ラインの外縁において、前記第１層の突出した側面を除去するために、前記第１層を後退させる工程を含む、請求項１に記載の形成方法。
  6. 前記第１層を後退させる工程は、該第１層の化学機械研磨（ＣＭＰ）を含む、請求項５に記載の形成方法。
  7. 前記第１層を後退させる工程は、該第１層のエッチバックを含む、請求項５に記載の形成方法。
  8. さらに、前記第１層の上に、層間絶縁層を形成するために第２絶縁物質である第２層を堆積することを含む、請求項５に記載の形成方法。
  9. 前記第２絶縁物質は、フッ素がドープされたシリコン酸化膜（ＦＳＧ）、有機シリコン酸化膜（ＯＳＧ）、酸化シリコン、スピン工程による絶縁物（ＳＯＤ）、シリコンカーバイドおよび窒化シリコンの少なくとも１種である、請求項８に記載の形成方法。
  10. さらに、前記第２層を形成した後に、該第２層を化学機械研磨（ＣＭＰ）を行うことを含む、請求項９に記載の形成方法。
  11. 半導体ウエハの表面上に設けられた、配線ラインおよび該配線ラインに付随する電気的分離の形成方法であって、
    表面を有する半導体ウエハを準備すること、
    隣り合う配線ライン間には空間を有するように、前記表面の上に複数の電気的な導電性を有する配線ラインを形成すること、および、
    前記配線ラインの上に、非晶質炭素である第１層を形成することであって、該第１層の下層の隣りあう配線ライン間には、空気が満たされた空隙を設けるように該第１層をプラズマ助長化学気相（ＰＥＣＶＤ）により形成すること、を含む形成方法。
  12. 前記第１層は、スパッタが行われることなく形成される、請求項１１に記載の形成方法。
  13. 前記配線ラインは、アルミニウム、タングステンまたは銅で形成される、請求項１１に記載の形成方法。
  14. さらに、配線ラインの外縁において、前記第１層の突出した側面を除去するために、前記第１層を後退させる工程を含む、請求項１１に記載の形成方法。
  15. 前記第１層を後退させる工程は、該第１層のエッチバックを含む、請求項１４に記載の形成方法。
  16. 前記第１層のエッチバック工程は、Ｈ２、ＮＨ３、Ｂ２Ｈ６またはＯ２を反応物質として用いたエッチバックを含む、請求項１５に記載の形成方法。
  17. Ｈ２を反応物質として用いたエッチバックは連続して行われる、請求項１６に記載の形成方法。
  18. さらに、前記第１層の上に、層間絶縁膜を形成するために第２層としての第２絶縁物質を堆積することを含む、請求項１１に記載の形成方法。
  19. 前記第２絶縁物質は、フッ素がドープされたシリコン酸化膜（ＦＳＧ）、有機シリコン酸化膜（ＯＳＧ）、酸化シリコン、スピン工程による絶縁物（ＳＯＤ）、シリコンカーバイドおよび窒化シリコンの少なくとも１種である、請求項１８に記載の形成方法。
  20. さらに、前記第２層を形成した後に、化学機械研磨（ＣＭＰ）を行うことを含む、請求項１８に記載の形成方法。
  21. さらに、半導体ウエハにパッシベーション層を形成するために、前記第１層の上に第２絶縁物質である第２層を形成する工程を含む、請求項１１に記載の形成方法。
  22. 前記第２絶縁物質の堆積は、窒化シリコンを堆積することを含む、請求項２０に記載の形成方法。
  23. 非晶質炭素である前記第１層を半導体ウエハのパッシベーション層として堆積することを含む、請求項１１に記載の形成方法。
  24. 前記配線ラインは銅で形成され、
    前記銅の第１配線ラインと、前記非晶質炭素の前記第１層との間に、拡散バリアが形成されている、請求項１１に記載の形成方法。
  25. 半導体ウエハの表面の上方に隣り合う配線ライン間に空間を有するように配置された、電気的な導電性を有する複数の配線ラインと、
    隣り合う配線ライン間の前記空間内に空気でみたされた空隙が形成されるように前記配線ラインの上方に設けられた非晶質炭素である第１層と、を含む半導体装置。
  26. 前記配線ラインは、アルミニウム、タングステンおよび銅の少なくとも１種である、請求項２５に記載の半導体装置。
  27. さらに、前記第１層の上に層間絶縁層として形成される第２絶縁物質からなる第２層を含む、請求項２５に記載の半導体装置。
  28. さらに、前記第１層の上にパッシベーション層として形成される絶縁物質からなる第２層を含む、請求項２５に記載の半導体装置。
  29. 絶縁物質である前記第２層は、窒化シリコンを含む、請求項２８に記載の半導体装置。
  30. 非晶質炭素である前記第１層は、パッシベーション層である、請求項２５に記載の半導体装置。
  31. 絶縁物質である前記第２層は、フッ素がドープされたシリコン酸化膜（ＦＳＧ）または有機シリコン酸化膜（ＯＳＧ）を含む、請求項２７に記載の半導体装置。
  32. 半導体ウエハの表面の上方に隣り合う配線ライン間に空間を有するように配置された、電気的な導電性を有する複数の配線ラインと、
    前記配線ラインの上および前記空間内に形成され、隣り合う前記配線ラインの間の前記空間内に空気で満たされた空隙が形成されるように、不均一に形成された第１絶縁物質からなる第１層と、を含む半導体装置。
  33. 前記配線ラインは、前記アルミニウム、タングステンおよび銅の少なくとも１種である、請求項３２に記載の半導体装置。
  34. 前記第１層は、フッ素がドープされたシリコン酸化膜（ＦＳＧ）または有機シリコン酸化膜（ＯＳＧ）またはこれらの混合物である、請求項３２に記載の半導体装置。
  35. 前記有機シリコン酸化膜（ＯＳＧ）は、炭素がドープされた酸化シリコンである、請求項３４に記載の半導体装置。
  36. さらに、層間絶縁層（ＩＬＤ）として、前記第１層の上に形成された絶縁物質である第２層を含む、請求項３２に記載の半導体装置。
  37. 前記第２層は、フッ素がドープされたシリコン酸化膜（ＦＳＧ）、有機シリコン酸化膜（ＯＳＧ）、酸化シリコン、スピン工程による絶縁物（ＳＯＤ）、シリコンカーバイドおよび窒化シリコンの少なくとも１種である、請求項３６に記載の半導体装置。
  38. さらに多層の配線ラインを含み、該配線ラインは、前記第２層の上に設けられている、請求項３７に記載の半導体装置。
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