JP2007053185A - オーミック電極、オーミック電極の製造方法、電界効果型トランジスタ、電界効果型トランジスタの製造方法、および、半導体装置 - Google Patents

オーミック電極、オーミック電極の製造方法、電界効果型トランジスタ、電界効果型トランジスタの製造方法、および、半導体装置 Download PDF

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Abstract

【課題】オーミック電極と電子走行層との間のコンタクト抵抗を、オーミック電極をヘテロ界面未満の深さに設けた場合よりも低減すること。
【解決手段】基板１６に形成されている第１の半導体層からなる電子走行層２０と、電子走行層とヘテロ接合する第１の半導体層よりも電子親和力の小さい第２の半導体層を含む電子供給層２２と、へテロ界面３４近傍の電子走行層中に誘起されている２次元電子層３６とを備えた構造体に設けられるオーミック電極６２において、オーミック電極の、基板１６の主面１６ａ側の端部が、電子供給層を貫通してへテロ界面以上の深さの電子走行層中に配置されており、オーミック電極と電子走行層との間のコンタクト抵抗を、基板の主面側の端部６６をヘテロ界面未満の深さに配置した場合よりも、減少させる。
【選択図】図１

Description

この発明は、半導体装置に用いられるオーミック電極、このオーミック電極を備えた電界効果型トランジスタ、このオーミック電極を備えた半導体装置、このオーミック電極の製造方法、および、この電界効果型トランジスタの製造方法に関する。
窒化ガリウム系半導体（以下、ＧａＮ系半導体と称する。）は、高い絶縁破壊電圧、および高い飽和電子速度を有している。この特性を利用したＡｌＧａＮ／ＧａＮへテロ構造からなるＨＥＭＴ（ｈｉｇｈ ｓｐｅｅｄ ｍｏｂｉｌｉｔｙ ｔｒａｎｓｉｓｔｏｒ）は、ＧａＡｓ系半導体素子に代わり、高周波動作および高耐圧動作が可能な電力素子（たとえば、携帯電話の基地局の大電力スイッチング素子等）として注目されている。
一般に、上述の電力素子において、大きな出力パワーを得るためには、（１）ソース−ドレイン間電流を大きくする、（２）絶縁耐圧を高くする、ことが有効である。
以下、ＧａＮ系半導体を用いたＨＥＭＴに関して、特に、上述した（１）のソース−ドレイン間電流の大電流化に着目して、従来技術の説明を行う。
ソース−ドレイン間電流を大きくするための方法の一つとして、後述する電子走行層とオーム性接触しているソース電極およびドレイン電極と電子走行層との間のコンタクト抵抗を低減することが挙げられる。
たとえば、ソースおよびドレイン電極の形成予定領域をドライエッチングすることで、凹部（以下、リセスとも称する。）を設け、このリセス中にソースおよびドレイン電極を形成することにより、コンタクト抵抗を低減する従来技術が知られている（たとえば、非特許文献１参照）。
以下、図２２を参照して、この従来技術につき、より詳細に説明する。図２２は、従来技術のＨＥＭＴの断面切り口を示す図である。
ＨＥＭＴ１００は、サファイア基板１０２、緩衝層１０４、電子走行層１０６、電子供給層１０８、ソースおよびドレイン電極１１８，１２０およびゲート電極１１４を備えている。
サファイア基板１０２は、厚みが約６３０μｍである。また、緩衝層１０４は、厚みが約１μｍのＡｌＮからなり、サファイア基板１０２のｃ面上にエピタキシャル成長されている。
電子走行層１０６は、厚みが約２μｍであり、不純物非導入のＧａＮからなり、緩衝層１０４上に成膜されている。なお、任意の層構造において、「不純物非導入」とは、「意図的に不純物を導入していない」との意味である。以下の説明において、「不純物非導入」状態を示す場合には、その層構造の名称の先頭に、略号“ＵＩＤ−”（ｕｎｉｎｔｅｎｓｉｏｎａｌｌｙ ｄｏｐｅｄ）を付することとする。
電子供給層１０８は、ＡｌＮ層１１０とＡｌＧａＮ層１１２とからなり、電子走行層１０６上に、この順序で積層されている。ここで、ＡｌＮ層１１０は、厚みが約１ｎｍのＡｌＮからなる。
また、ＡｌＧａＮ層１１２は、以下の順序でＡｌＮ層１１０上に積層された第１，第２および第３ＡｌＧａＮ層１１２ａ，１１２ｂおよび１１２ｃからなる。第１ＡｌＧａＮ層１１２ａは、厚みが約７ｎｍのＵＩＤ−Ａｌ０．２６Ｇａ０．７４Ｎからなる。第２ＡｌＧａＮ層１１２ｂは、厚みが約１５ｎｍであり、約５×１０１８／ｃｍ３のＳｉがドープされることで、導電型がｎ型とされたｎ−Ａｌ０．２６Ｇａ０．７４Ｎからなる。第３ＡｌＧａＮ層１１２ｃは、厚みが約３ｎｍのＵＩＤ−Ａｌ０．２６Ｇａ０．７４Ｎからなる。
そして、電子走行層１０６と電子供給層１０８との間のヘテロ界面１１５の電子走行層１０６側には、ヘテロ界面１１５から約１０ｎｍの厚みに渡って２次元電子ガスが誘起された、２次元電子層１１６が形成されている。
なお、図２２には、このＨＥＭＴ１００の形成領域を隣接する他の素子から電気的に分離するため、当該形成領域を囲む素子分離層１２４，１２４を、互いに離間して示している。
素子分離層１２４，１２４は、電気的に絶縁性であり、電子供給層１０８の上面から、２次元電子層１１６の深さを超える深さにわたって、イオン注入等により形成されている。
２つの素子分離層１２４，１２４の間には、素子分離層１２４，１２４と離間してソースおよびドレイン電極１１８，１２０が、互いに離間して設けられている。ソースおよびドレイン電極１１８，１２０と電子走行層１０６との間には、オーム性接触が成立している。以下、ソースおよびドレイン電極１１８，１２０をまとめて、電極１２８とも称する。
電極１２８の形成予定領域には、予め電子供給層１０８の上面１０８ａから所定の深さに渡り形成された凹部であるリセス１２６，１２６が形成されており、電極１２８は、このリセス１２６，１２６を埋め込むように形成されている。
ソースおよびドレイン電極１１８，１２０の間には、電子供給層１０８とショットキー接合したゲート電極１１４が設けられている。
図２３に、従来技術における、リセス１２６の深さ（電極１２８の深さ）とコンタクト抵抗との間の関係を示す。なお、図２３は、非特許文献１の図６を引用したものである。
図２３において、横軸は、リセス１２６を形成するに要したエッチング時間（ｍｉｎ）であり、リセス１２６の深さに対応する。また、縦軸は、電子走行層１０６と電極１２８との間のコンタクト抵抗（Ωｍｍ）である。また、横軸に付した矢印は、ヘテロ界面１１５の深さに対応するエッチング時間を示している。
図２３によれば、電極１２８の深さが、ヘテロ界面１１５よりも浅い領域においては、コンタクト抵抗は深さとともに減少していく。
しかし、電極１２８の深さが、ヘテロ界面１１５よりも深くなると、コンタクト抵抗は増加する。
この結果や、他の先行技術文献などから、当業者の間では、電極１２８が、ヘテロ界面１１５よりも深くなると、コンタクト抵抗が増大すると考えられていた。
三好 実人 外７名，「１００ｍｍ径エピタキシャルＡｌＮ／サファイアテンプレート上に作製したリセスオーミックＡｌＧａＮ／ＡｌＮ／ＧａＮ ＨＥＭＴ」，信学技報，ＥＤ２００４−２１７，ＭＷ２００４−２２４（２００５−０１），ｐ．３１−３５
このような背景の下で、発明者らは鋭意研究を重ねた結果、オーミック電極の一端部が、ヘテロ界面よりも深い位置に達している場合であっても、オーミック電極と電子走行層との間のコンタクト抵抗が減少することを見出し、この発明を想到するに至った。
そこで、この発明の第１の目的は、オーミック電極と電子走行層との間のコンタクト抵抗の値を、オーミック電極を電子供給層の表面からヘテロ界面未満の深さに設けた場合よりも、低減させることができるオーミック電極およびその製造方法を提供することにある。
また、この発明の第２の目的は、この発明のオーミック電極をソース電極およびドレイン電極に用いることにより、ソース−ドレイン間電流を大きくすることができる電界効果トランジスタおよびその製造方法を提供することにある。
また、この発明の第３の目的は、この発明のオーミック電極を用いた半導体装置を提供することにある。
上述した第１の目的の達成を図るため、第１および第２の両発明のオーミック電極は、電子走行層と電子供給層と２次元電子層とを備えた構造体に設けられるものである。ここで、電子走行層は、基板の主面側に形成されている第１の半導体層からなる。また、電子供給層は、電子走行層とヘテロ界面においてヘテロ接合して、電子走行層上に形成された、第１の半導体層よりも電子親和力の小さい第２の半導体層を含む。また、２次元電子層は、へテロ界面から電子走行層中にわたって誘起されている２次元電子ガスからなる。
上述した構造体において、このオーミック電極の主面側の一端部は、電子供給層の上面から電子供給層を貫通してへテロ界面以上の深さであって、かつ、電子走行層を越えない深さに配置されている。そして、第１の発明のオーミック電極の場合には、オーミック電極と電子走行層との間のコンタクト抵抗は、主面側の一端部を電子供給層の上面からヘテロ界面より浅い深さに配置した場合よりも、低い値となっている。
第１の発明の実施にあたり、好ましくは、オーミック電極の主面側の一端部が２次元電子層と接触する深さに配置されており、ヘテロ界面の深さにおいて、オーミック電極の表面の接平面と、ヘテロ界面の延在する面とのなす角度の鋭角側が、０°より大きく、かつ、５６°以下である。
また、第２の発明のオーミック電極の場合に、上述した構造体において、このオーミック電極の主面側の一端部が、電子供給層の上面から電子供給層を貫通してへテロ界面以上の深さであって、かつ、電子走行層を越えない深さに配置されている。そして、ヘテロ界面の深さにおいて、オーミック電極の表面の接平面と、ヘテロ界面の延在する面とのなす角度の鋭角側が、０°より大きく、かつ、５６°以下である。
上述した第１および第２の発明の実施にあたり、好ましくは、オーミック電極の主面側の一端部は、オーミック電極の外側に向かって凸状の湾曲表面を有しており、および、オーミック電極は、この湾曲表面において、２次元電子層と接触している。
上述した第１および第２の発明の実施にあたり、好ましくは、第１の半導体層は、不純物非導入のＧａＮ層であり、および、第２の半導体層は、不純物非導入のＡｌＧａＮ層、ｎ導電型ＡｌＧａＮ層、又は、不純物非導入の第１および第２のＡｌＧａＮ層でｎ導電型ＡｌＧａＮ層を挟持した積層半導体層からなる。
上述した第１および第２の発明の実施にあたり、好ましくは、第１の半導体層が、２次元電子層に対応する領域がｎ導電型ＧａＮ層であり、第２の半導体層は、不純物非導入のＡｌＧａＮ層、ｎ導電型ＡｌＧａＮ層、又は、不純物非導入の第１および第２のＡｌＧａＮ層でｎ導電型ＡｌＧａＮ層を挟持した積層半導体層からなる。
さらに、オーミック電極は、電子供給層が、ＡｌＮ層をさらに備えており、このＡｌＮ層が、電子走行層の上面に形成されており、および、電子供給層は、ＡｌＮ層上に形成されている構成とするのが好ましい。
上述した第２の目的の達成を図るために、この発明の電界効果型トランジスタによれば、上述の第１および第２の発明のオーミック電極のいずれかをソース電極およびドレイン電極のいずれか一方または双方に備えた構成とすることができる。
上述した第３の目的の達成を図るために、この発明の半導体装置は、上述のオーミック電極を備えた構成とすることができる。
この発明のオーミック電極の製造方法によれば、構造体において、オーミック電極の形成予定領域を、電子供給層側から、へテロ界面以上の深さであって、かつ、電子走行層を越えない深さまでエッチングして、リセスを形成する工程と、リセスを金属材料で埋め込む工程と、リセスに埋め込まれた金属材料に熱処理を行う工程とを備えている。
この発明のオーミック電極の製造方法を実施するにあたり、好ましくは、リセスを形成する工程において、エッチングを、エッチングガスとして圧力が０．３３３〜１３．３３２ＰａのＢＣｌ３を用いた誘導結合プラズマ反応性イオンエッチングにより行うのがよい。
また、この発明の電界効果型トランジスタの製造方法によれば、構造体のオーミック電極を形成する側の領域を絶縁化して素子分離用絶縁層を形成することによって、素子形成予定領域を画成する工程と、素子形成予定領域のソースおよびドレイン電極の形成予定領域のいずれか一方または双方を、電子供給層側から、へテロ界面以上の深さであって、かつ、電子走行層を越えない深さまでエッチングして、リセスを形成する工程と、リセスを金属材料で埋め込む工程と、リセスに埋め込まれた金属材料に熱処理を行って、オーミック電極として形成する工程とを備えるのがよい。
この発明の電界効果型トランジスタの製造方法の実施にあたり、好ましくは、リセスを形成する工程において、エッチングを、エッチングガスとして圧力が０．３３３〜１３．３３２ＰａのＢＣｌ３を用いた誘導結合プラズマ反応性イオンエッチングにより行うのがよい。
この発明の第１および第２の発明のオーミック電極は、オーミック電極の基板の主面側の端部（下端部）が、ヘテロ界面以上の深さに位置するように、オーミック電極を配置した。この結果、オーミック電極をヘテロ界面未満の深さに配置した場合に比べて、オーミック電極と電子走行層との間のコンタクト抵抗を低減することができる。
特に、オーミック電極を、２次元電子層を斜めに横切るように配置することにより、オーミック電極と電子走行層との間のコンタクト抵抗をより顕著に低減できる。これは、オーミック電極の表面と２次元電子層との接触面積が増大することが原因と推測される。
また、第１および第２の発明のオーミック電極において、オーミック電極の下端部が、オーミック電極の外側に向かって凸に湾曲する湾曲表面を有している。これにより、オーミック電極と２次元電子層との間の接触面積が増大するためか、オーミック電極と電子走行層との間のコンタクト抵抗が減少する。
また、第１および第２の発明のオーミック電極を用いることにより、電子供給層をＡｌＧａＮとし、電子走行層をＧａＮとする窒化物化合物半導体において、電子走行層とオーミック電極との間のコンタクト抵抗を低減することが可能となる。
また、上述の窒化物化合物半導体において、電子供給層に、ＡｌＮ層を設けることにより、ヘテロ界面付近における電子の合金散乱が抑えられる。
この発明の電界効果型トランジスタは、上述のオーミック電極をソースおよびドレイン電極のいずれか一方または双方に用いているので、オーミック電極と電子走行層との間のコンタクト抵抗が低減される。その結果、電界効果型トランジスタのソース−ドレイン間電流および最大相互コンダクタンスを大きくすることができる。
この発明の半導体装置は、上述のオーミック電極を備えているので、電子走行層とオーミック電極との間のコンタクト抵抗を、電極をヘテロ界面未満の深さに配置した場合に比較して低減できる。結果として、半導体装置の種々の電気的な特性を向上することができる。
この発明のオーミック電極の製造方法によれば、第１の半導体層および第２の半導体層を備えた構造体に、上述のオーミック電極を形成することができる。これにより、オーミック電極をヘテロ界面未満の深さに配置した場合に比べて、電子走行層とオーミック電極との間のコンタクト抵抗を低減することができる。
また、この発明のオーミック電極の製造方法において、エッチングの際のガス圧力を所定範囲とすることにより、オーミック電極が２次元電子層を斜めに横切るように配置される。より具体的には、下端部が、オーミック電極の外側に向かって凸に湾曲した形状のオーミック電極を製造できる。これにより、オーミック電極と電子走行層との間のコンタクト抵抗をより顕著に低減できる。
この発明の電界効果型トランジスタの製造方法によれば、ソースおよびドレイン電極のいずれか一方または双方を、上述のオーミック電極とした電界効果型トランジスタを製造することができる。これにより、ソース電極およびドレイン電極と電子走行層との間のコンタクト抵抗を低減でき、結果として、ソース−ドレイン間電流、および、最大相互コンダクタンスを大きくすることができる。
また、この発明の電界効果型トランジスタの製造方法において、エッチングの際のガス圧力を所定範囲とすることにより、オーミック電極と電子走行層との間のコンタクト抵抗をより顕著に低減でき、結果として、ソース−ドレイン間電流、および、最大相互コンダクタンスを大きくすることができる。
以下、図を参照して、この発明の実施の形態につき説明する。なお、各図は、各構成要素の形状、大きさおよび配置関係を、この発明が理解できる程度に概略的に示したものに過ぎない。また、以下、この発明の好適な構成例について説明するが、各構成要素の材質および数値的条件などは、単なる好適例に過ぎない。したがって、この発明は、以下の実施の形態には、なんら限定されない。
（実施の形態１）
図１〜図１２を参照して、実施の形態１のオーミック電極につき説明する。なお、図中、断面を表すハッチング等は省略してある。
図１は、この実施の形態のオーミック電極が設けられる構造体の説明に供する図であって、主として構造体の断面切り口を示す図である。図２は、２次元電子層付近におけるオーミック電極の配置を示す、要部拡大断面図である。図３は、オーミック電極の断面ＴＥＭ写真である。図４および図５は、オーミック電極が設けられる構造体の製造方法の説明に供する、断面切り口を示す工程図である。図６（Ａ）〜（Ｃ）は、比較用構造体の断面切り口を示す図である。図７は、抵抗評価用パターンの説明に供する斜視図である。図８は、コンタクト抵抗を求めるために用いる座標系を示す図である。図９は、抵抗評価用パターンにおいて、両電極間の電圧と電流量との関係を示す図である。図１０は、印加電圧を固定した場合の両電極間を流れる電流量と、リセスの深さとの関係を示す図である。図１１は、電極のコンタクト抵抗と、リセスの深さとの関係を示す図である。図１２（Ａ）〜（Ｃ）は、オーミック電極の変形例の説明に供する、断面切り口を示す図である。
図１に示す構造体６０は、エピタキシャル基板１２と、このエピタキシャル基板１２に形成されたオーミック電極６２とからなる。
エピタキシャル基板１２は、基板１６、下地層１８、電子走行層２０、および電子供給層２２を備えている。
基板１６は、Ｓｉ単結晶基板からなる。そして、基板１６の主面１６ａ上には、下地層１８が形成されている。
下地層１８は、第１緩衝層２４、第２緩衝層２６および超格子層２８を含む。これらの層２４，２６および２８は、この順序で基板１６の主面１６ａに積層されている。
第１緩衝層２４は、ＡｌＮからなり、基板１６の主面１６ａに、ＭＯＣＶＤ（ｍｅｔａｌｌｏｒｇａｎｉｃ ｃｈｅｍｉｃａｌ ｖａｐｏｒ ｄｅｐｏｓｉｔｉｏｎ）法を用いて、約１１００℃の温度において成長されている。第１緩衝層２４は、好ましくは、たとえば、約８ｎｍの厚みとするが、設計に応じた任意好適な厚みとすることができる。
第２緩衝層２６は、ＵＩＤ−ＡｌＧａＮからなり、ＭＯＣＶＤ法を用いて、約１０７０℃の温度において、第１緩衝層２４上に成長されている。第２緩衝層２６は、好ましくは、たとえば４０ｎｍの厚みとするが、設計に応じた任意好適な厚みとすることができる。
超格子層２８は、２０ｎｍのＵＩＤ−ＧａＮと５ｎｍのＡｌＮとをこの順序で成長させた積層体を１周期として、この積層体を２０周期にわたって積層した構造を有している。この超格子層２８は、第２緩衝層２６上に公知のＭＯＣＶＤ法により成長される。
電子走行層２０は、第１の半導体層としてのＵＩＤ−ＧａＮからなり、ＭＯＣＶＤ法を用いて、約１０７０℃の温度において、下地層１８上、より詳細には、超格子層２８の上面２８ａに成長されている。ＵＩＤ−ＧａＮは、電子供給層２２に含まれるＵＩＤ−Ａｌ０．２６Ｇａ０．７４Ｎよりも大きな電子親和力を有している。また、電子走行層２０は、好ましくは、たとえば２μｍの厚みとするが、０．３〜５μｍの範囲内で設計に応じた任意好適な厚みとすることができる。
電子供給層２２は、スペーサ層３０およびＡｌＧａＮ層３２を含む。これらの層３０および３２は、この順序で、電子走行層２０の上面２０ａ上に積層されている。
スペーサ層３０は、電気的に絶縁性のＡｌＮからなり、ＭＯＣＶＤ法を用いて、約１０７０℃の温度において、電子走行層２０上に成長されている。スペーサ層３０は、好ましくは、たとえば約１ｎｍの厚みとするが、０．５〜１０ｎｍの範囲内で設計に応じた任意好適な厚みとすることができる。
ＡｌＧａＮ層３２は、第２の半導体層としてのＵＩＤ−Ａｌ０．２６Ｇａ０．７４Ｎからなり、ＭＯＣＶＤ法を用いて、約１０７０℃の温度において、スペーサ層３０上に成長されている。ＵＩＤ−Ａｌ０．２６Ｇａ０．７４Ｎは、電子走行層２０を構成するＵＩＤ−ＧａＮよりも小さい電子親和力を有している。また、ＡｌＧａＮ層３２は、好ましくは、たとえば１８ｎｍの厚みとするが、５〜５０ｎｍの範囲内で設計に応じた任意好適な厚みとすることができる。
したがって、電子供給層２２の全厚みは、スペーサ層３０の厚み（約１ｎｍ）と、ＡｌＧａＮ層３２の厚み（約１８ｎｍ）との和の値、すなわち約１９ｎｍである。
ここで、電子供給層２２と電子走行層２０との境界面は、異なる半導体層が接合するヘテロ界面３４となっている。ヘテロ界面３４は、電子走行層２０の上面２０ａと電子供給層２２の下面２２ｂとで構成されている。
上述した電子走行層２０において、ヘテロ界面３４の近傍の層領域、すなわちヘテロ界面３４から電子走行層２０中にわたる、ある範囲の領域に２次元電子ガス（以下、２ＤＥＧとも称する。）が誘起される。この２ＤＥＧは、電子供給層２２と電子走行層２０との間の電子親和力の差や、電子供給層２２と電子走行層２０との間の格子定数の差に起因して誘起される。この２ＤＥＧは、電子走行層２０中において、たとえば、ヘテロ界面３４から約１０ｎｍの深さにわたって分布している。以降、この２ＤＥＧが分布する電子走行層２０の領域のことを、特に、２次元電子層３６と称する。
このエピタキシャル基板１２に、凹部としてのリセス６４が形成されている。リセス６４は、平面視でほぼ直角四角形状（図示せず）であり、電子供給層２２の上面２２ａからヘテロ界面３４を超えて２次元電子層３６に至る深さを有している。
電子走行層２０とオーム性接触するオーミック電極６２は、このリセス６４を埋め込むように配置されている。したがって、オーミック電極６２は、電子供給層２２の上面２２ａから、電子供給層２２を貫通し、へテロ界面３４以上の深さであって、かつ、電子走行層２０を越えない深さに渡って延在している。
換言すれば、オーミック電極６２の基板１６の主面１６ａに対向する側の一端部６６と主面１６ａとの間の距離は、ヘテロ界面３４と主面１６ａとの間隔以下であるということもできる。
図１〜図３を参照して、オーミック電極６２の電子走行層２０中における配置につき、より詳細に説明する。
図２を参照すると、このオーミック電極６２は、側面６２ａ，６２ａを備えた上部構造体６１と、基板１６側に突出した凸部６８とを備えている。
上部構造体６１は、オーミック電極６２のうち、ヘテロ界面３４未満の深さの部分である。上部構造体６１は、凸部６８と一体であり、後述する湾曲表面６８ｂ，６８ｂに連なる側面６２ａ，６２ａを備えている。
凸部６８は、オーミック電極６２のうち、ヘテロ界面３４以上の深さの部分、つまり、ヘテロ界面３４から電子走行層２０に突出した部分、より詳細には、オーミック電極６２の一端部６６（以下、下端部６６とも称する。）のことを示す。この凸部６８は、オーミック電極６２の外側に向かって凸状に湾曲した形状を有している。図２中、この凸部６８に斜線を施して示してある。
具体的には、凸部６８は、底面を構成する平坦面６８ａと湾曲表面６８ｂ，６８ｂとを備えている。平坦面６８ａは、基板１６の主面１６ａに平行に延在している。平坦面６８ａの平面形状は、オーミック電極６８の上面の平面形状よりも一回り小さいサイズである。
湾曲表面６８ｂ，６８ｂは、平坦面６８ａの周端部と側面６２ａ，６２ａの周端とを接続する曲面である。この湾曲表面６８ｂ，６８ｂは、オーミック電極６２の外側に向かって凸に湾曲している。換言すれば、湾曲表面６８ｂは、その断面の輪郭線（図２の湾曲表面６８ｂを表す線）の各点における接線が、平坦面６８ａ側から側面６２ａ側に向かうにしたがって、連続的に傾きが大きくなっていくと言うこともできる。
ヘテロ界面３４の深さにおいて、湾曲表面６８ｂの接平面６８ｄと、ヘテロ界面３４が延在する面とがなす角度のうち鋭角側の角度θは、たとえば、約３３°とする。
オーミック電極６２は、湾曲表面６８ｂにおいて、２次元電子層３６と接触している。湾曲表面６８ｂと２次元電子層３６との接触領域Ｃにおいては、湾曲表面６８ｂの各点における法線６８ｃが、基板１６の主面１６ａに対して傾斜している。つまり、湾曲表面６８ｂの法線６８ｃが、２次元電子層３６の厚みを斜めに貫通するように、オーミック電極６２が配置されている。
なお、以降、凸部６８の平坦面６８ａの、電子供給層２２の上面２２ａからの深さを、単に、「オーミック電極６２の深さ」と称する。
図３に、オーミック電極６２の断面ＴＥＭ（ｔｒａｎｓｍｉｓｓｉｏｎ ｅｌｅｃｔｒｏｎ ｍｉｃｒｏｓｃｏｐｅ）写真を示す。この写真は、オーミック電極６２の断面を約４０万倍に拡大したものである。
図３の黒色部は、電子供給層２２および電子走行層２０に対応する。また、黒色部の湾曲領域で囲まれた白色部がオーミック電極６２に対応する。
写真上で黒色部の水平面から約２ｃｍの深さに存在する、黒色部を水平に横切る白い直線が、スペーサ層３０に対応する。写真より読み取った電子供給層２２の厚みは、約１９ｎｍである。
また、この写真には現れていないが、２次元電子層３６は、ヘテロ界面３４から約１０ｎｍの範囲にわたって電子走行層２０中に延在している。
このオーミック電極６２では、側面６２ａは、湾曲表面６８ｂと明確に区別されず、湾曲表面６８ｂが曲率を保ったまま電子供給層２２の上面２２ａまで延長されたような形状を有している。
上述のように、オーミック電極６２の湾曲表面６８ｂは、２次元電子層３６との接触領域Ｃにおいて、２次元電子層３６に対して傾斜して配置されていることがわかる。図３より、湾曲表面６８ｂとヘテロ界面３４との交点において、湾曲表面６８ｂの接線とヘテロ界面３４とのなす角度θ（鋭角側）は、約３３°であることがわかる。
つぎに、図４および図５を参照して、エピタキシャル基板１２とオーミック電極６２とからなる構造体６０の製造方法につき説明する。
この構造体６０の製造工程は、大きく分けて、（Ａ）エピタキシャル基板１２の製造工程、および（Ｂ）オーミック電極６２の製造工程からなる。
以下、製造工程の詳細を説明する。
（Ａ）エピタキシャル基板１２の製造工程（図４（Ａ））
（Ａ１）まず、厚さが約６００μｍの単結晶Ｓｉからなる基板１６を準備する。
（Ａ２）約１１００℃の温度において、ＡｌＮからなる第１緩衝層２４を、主面１６ａ上に、ＭＯＣＶＤ法で約８ｎｍの厚みで成長する。
（Ａ３）約１０７０℃の温度において、ＵＩＤ−ＡｌＧａＮからなる第２緩衝層２６を、第１緩衝層２４上に、ＭＯＣＶＤ法で約４０ｎｍの厚みで成長する。
（Ａ４）約１０７０℃の温度において、２０ｎｍのＵＩＤ−ＧａＮと５ｎｍのＡｌＮとをこの順序で成長させた積層体を１周期として、この積層体を２０周期にわたって積層させた超格子層２８を、第２緩衝層２６上に、ＭＯＣＶＤ法で成長する。このようにして成長された超格子層２８の全厚みは、約５００ｎｍである。
工程（Ａ１）〜（Ａ４）を経ることにより、基板１６の主面１６ａ上に、下地層１８が形成される。
（Ａ５）約１０７０℃の温度において、ＵＩＤ−ＧａＮからなる電子走行層２０を、超格子層２８上に、ＭＯＣＶＤ法で約２μｍの厚みで成長する。
（Ａ６）約１０７０℃の温度において、ＡｌＮからなるスペーサ層３０を、電子走行層２０上に、ＭＯＣＶＤ法で約１ｎｍの厚みで成長する。
（Ａ７）約１０７０℃の温度において、ＵＩＤ−Ａｌ０．２６Ｇａ０．７４ＮからなるＡｌＧａＮ層３２を、スペーサ層３０上に、ＭＯＣＶＤ法で約１８ｎｍの厚みで成長する。
工程（Ａ６）および（Ａ７）を経ることにより、電子走行層２０上に、スペーサ層３０およびＡｌＧａＮ層３２からなる電子供給層２２が形成される。
このようにして、図４（Ａ）に示したエピタキシャル基板１２が得られる。
（Ｂ）オーミック電極６２の製造工程
（Ｂ１）まず、図４（Ｂ）に示した構造体を得る。すなわち、フォトリソグラフィー技術を利用して、オーミック電極形成予定領域６３以外の電子供給層２２の上面２２ａを、エッチング保護膜としてのフォトレジスト６５で被覆する。
（Ｂ２）つぎに、図５（Ａ）に示した構造体を得る。すなわち、オーミック電極形成予定領域６３を、電子供給層２２側からヘテロ界面３４以上の深さにわたってドライエッチングする。このようにして、ヘテロ界面３４以上の深さを有し、電子走行層２０に侵入したリセス６４を形成する。
リセス６４は、凹部の側壁を構成する側面６４ａ，６４ａと、この側面６４ａ，６４ａの下端６４ｄ，６４ｄ同士を接続する底面７０とで囲まれた間隙である。
底面７０は、ヘテロ界面３４以上の深さを有しており、リセス６４の外側に向かって凸に湾曲している。具体的には、底面７０は、基板１６の主面１６ａに平行な平坦面７０ａと、平坦面７０ａの端部と側面６４ａ，６４ａとを接続する湾曲表面７０ｂ，７０ｂとを備えている。湾曲表面７０ｂは、平坦面７０ａ側から側面６４ａ側に向かうにしたがって、徐々に深さが浅くなる、なだらかに曲率が変化する曲面として構成されている。
ここで、底面７０の平坦面７０ａは、電子供給層２２の上面２２ａからの深さが約６７ｎｍである。つまり、リセス６４は、電子供給層２２およびヘテロ界面３４を貫通して、電子走行層２０に侵入する深さに形成されている。この結果、リセス６４の湾曲表面７０ｂは、２次元電子層３６と接触することとなる。以降、底面７０の平坦面７０ａの、電子供給層２２の上面２２ａからの深さを、単に、「リセス６４の深さ」と称する。
なお、ドライエッチングには、誘導結合プラズマ反応性イオンエッチング法（以下、ＩＣＰ−ＲＩＥ法とも称する。）を用いた。
ここで、エッチングガスは、たとえばＢＣｌ３とする。ＢＣｌ３の流量は、たとえば２０ｓｃｃｍとする。および、ＢＣｌ３のガス圧力は、たとえば５．３３３Ｐａとする。また、ＩＣＰ出力は、たとえば５０Ｗとし、およびＲＩＥ出力は、たとえば３０Ｗとする。以上のようなエッチング条件でドライエッチングを行った。
なお、リセス６４の深さは、倍率が約４０万倍の断面ＴＥＭ観察により決定した。そして、断面ＴＥＭ観察より得られた深さ（６７ｎｍ）と、この深さをエッチングするために要した時間とから、エピタキシャル基板１２のエッチング速度を算出した。
（Ｂ３）つぎに、図５（Ｂ）に示した構造体を得る。すなわち、フォトレジスト６５を残した状態で、エピタキシャル基板１２の全面に、金属材料としてのＴｉおよびＡｌをこの順序で蒸着し、金属膜層６７を形成する。これにより、リセス６４が、金属膜層６７で埋め込まれる。なお、Ｔｉの厚みは、たとえば、約１５ｎｍとし、およびＡｌの厚みは、たとえば、約２００ｎｍとする。
（Ｂ４）最後に、リフトオフ法を用いて、フォトレジストとともに、不用のＴｉおよびＡｌを除去して、リセス６４中にのみ、Ａｌ／Ｔｉ積層構造を残置する。その後、約７００℃の温度で、２〜３分程度の熱処理を行う。これにより、リセス６４と合同の形状を有し、電子走行層２０とオーム性接触する、図１に示したオーミック電極６２を得る。
つぎに、上述の構造体６０およびオーミック電極６２の電気的特性につき説明する。具体的には、オーミック電極６２とは別に作成した比較用電極との比較を通じて、オーミック電極６２と電子走行層２０との間のコンタクト抵抗につき説明する。これと併せて、この構造体６０のコンタクト抵抗低減効果についての説明も行う。
なお、以下、特に明示する必要がない場合には、「オーミック電極６２と電子走行層２０との間のコンタクト抵抗」を単に「コンタクト抵抗」と称する。
オーミック電極６２のコンタクト抵抗の挙動を明らかにするために、エピタキシャル基板１２に、本来の構造体６０のほかに、３種類の比較用構造体ＣＦ１，ＣＦ２およびＣＦ３を作成した（図６（Ａ）〜（Ｃ））。
これらの比較用構造体ＣＦ１，ＣＦ２およびＣＦ３には、オーミック電極６２に対応する電極６２ＣＦ１，６２ＣＦ２および６２ＣＦ３がそれぞれ形成されている。これらの電極６２ＣＦ１，６２ＣＦ２および６２ＣＦ３は、深さ以外は、オーミック電極６２と同様の材料で、かつ、同様の構造で形成されている。
図６（Ａ）に示す比較用構造体ＣＦ１は、電極６２ＣＦ１が、電子供給層２２の上面２２ａに直接形成されている。つまり、比較用構造体ＣＦ１の製造に当たっては、上述の工程（Ｂ２）を省略している。したがって、比較用構造体ＣＦ１は、リセス６４を有していない。
図６（Ｂ）に示す比較用構造体ＣＦ２は、電極６２ＣＦ２の深さが２２ｎｍである。電子供給層２２の全厚みは、１９ｎｍであるので、比較用構造体ＣＦ２においては、電極６２ＣＦ２は、ヘテロ界面３４を越えて約３ｎｍの深さに渡って電子走行層２０に侵入しており、その下端部は、２次元電子層３６と直接接触している。
図６（Ｃ）に示す比較用構造体ＣＦ３は、電極６２ＣＦ３の深さが４４ｎｍである。つまり、比較用構造体ＣＦ３においては、電極６２ＣＦ３は、ヘテロ界面３４を越えて約２５ｎｍの深さに渡って電子走行層２０に侵入しており、その下端部は、２次元電子層３６および電子走行層２０と直接接触している。
なお、比較用構造体ＣＦ２，ＣＦ３の作成に当たって、エッチング時間以外のエッチング条件は、上述の工程（Ｂ２）と等しくしている。したがって、上述のエッチング速度（工程（Ｂ２））は、構造体６０，ＣＦ２，ＣＦ３によらず等しいとみなせる。よって、比較用構造体ＣＦ２，ＣＦ３のリセス６４の深さ（２２ｎｍ，４４ｎｍ）は、エッチング速度に、それぞれのエッチング時間を乗じて求めた。
なお、電極の深さがヘテロ界面３４未満の深さである比較用構造体ＣＦ１は、従来技術に相当し、本発明の技術的範囲に属さない。また、電極の深さがヘテロ界面３４以上の深さである比較用構造体ＣＦ２およびＣＦ３は、本発明の技術的範囲に属する。よって、以降、電極６２ＣＦ２および６２ＣＦ３をそれぞれ「オーミック電極６２ＣＦ２，６２ＣＦ３」と称する。
このようにして作成された本来の構造体６０および比較用構造体ＣＦ１，ＣＦ２，ＣＦ３のそれぞれについて、コンタクト抵抗を公知の方法により評価した。
具体的には、共通のエピタキシャル基板１２に、オーミック電極６２，６２ＣＦ２，６２ＣＦ３および電極６２ＣＦ１のそれぞれを用いて、図７に示すような平面形状を有する抵抗評価用パターン７２を作成した。
この抵抗評価用パターン７２は、電極Ｅとして、オーミック電極６２，６２ＣＦ２，６２ＣＦ３または電極６２ＣＦ１のいずれかが使用されている以外は、同一の平面形状および配置である。したがって、以下の説明においては、電極Ｅとしてオーミック電極６２を用いる場合、つまり、抵抗評価用パターン７２でオーミック電極６２のコンタクト抵抗を測定する場合を例示する。よって、以下の説明を比較用構造体ＣＦ１，ＣＦ２またはＣＦ３に当てはめる場合には、「電極Ｅ」を、それぞれ電極６２ＣＦ１またはオーミック電極６２ＣＦ２，６２ＣＦ３と読み替えればよい。
図７は、抵抗評価用パターン７２が作成されたエピタキシャル基板１２の斜視図である。
抵抗評価用パターン７２は、３個のサブパターン７４，７６，７８を含んでいる。サブパターン７４，７６，７８のそれぞれは、一対の、互いに合同な矩形の電極Ｅ，Ｅを備えている。電極Ｅとしては、オーミック電極６２が用いられる。
電極Ｅ，Ｅ間の電極間距離Ｄ１，Ｄ２，Ｄ３は、サブパターン７４，７６，７８ごとに異なっており、図７の抵抗評価用パターン７２では、Ｄ１＜Ｄ２＜Ｄ３とする。
ここで、電極Ｅ，Ｅは、長辺の長さＷ（以下、電極幅Ｗと称する。）を、たとえば、２０μｍとし、および短辺の長さＬ（以下、電極長Ｌと称する。）を、たとえば、６μｍとする。
これらのサブパターン７４，７６，７８ごとに、電極Ｅ，Ｅ間の電気抵抗Ｒ１，Ｒ２，Ｒ３を公知の方法で測定する。そして、この電気抵抗Ｒ１，Ｒ２，Ｒ３を電極間距離Ｄ１，Ｄ２，Ｄ３とともに、図８に示した座標系にプロットする。なお、図８は、縦軸が、電極幅Ｗを１ｍｍに規格化した電気抵抗Ｒを示し、および横軸が電極間距離Ｄを示している。また、グラフの各点に、対応するサブパターンの符号（７４，７６または７８）を添えている。
得られたグラフは、１次直線で近似できることが知られており、この１次直線と縦軸との交点における抵抗値（Ｒ）の１／２（＝Ｒ／２）をコンタクト抵抗とした。
図９〜図１１に、電極Ｅとしてオーミック電極６２，６２ＣＦ２，６２ＣＦ３または電極６２ＣＦ１を用いることにより得られたコンタクト抵抗やその他の電気的特性を示す。
図９は、抵抗評価用パターン７２の電極間距離Ｄ１を３μｍに固定した場合の、両電極Ｅ，Ｅ間の印加電圧（Ｖ）（横軸）、および、両電極Ｅ，Ｅ間を流れる電流量（Ａ／ｍｍ）（縦軸）を示す特性図である。なお、縦軸の単位は、電極幅Ｗを１ｍｍに規格化した値である。
図９中には、４本のグラフが描かれている。これらのグラフは、下から順番に、電極６２ＣＦ１、オーミック電極６２ＣＦ２、オーミック電極６２ＣＦ３、およびオーミック電極６２にそれぞれ対応している。
図９の特性図より明らかなように、電極６２ＣＦ１では、１Ｖ以下の電圧において、印加電圧を大きくしても電流量は約０Ａのままである。このことから、電極６２ＣＦ１は、オーム性接触が成立していないことがわかる。
この理由は、電極６２ＣＦ１は、電子供給層２２の上面２２ａに直接設けられているので、電極Ｅ，Ｅ間の電気伝導が、電子供給層２２の上面２２ａ付近で限定的に行われるためである。つまり、電極６２ＣＦ１においては、電気伝導度の大きな電子走行層２０（特に、２次元電子層３６）が、電気伝導にほとんど寄与していない。
一方、オーミック電極６２ＣＦ２，６２ＣＦ３，６２では、測定した全電圧領域において、印加電圧と電流量とがほぼ比例している。このことから、オーミック電極６２ＣＦ２，６２ＣＦ３，６２と電子走行層２０との間でオーム性接触が成立していることがわかる。
この理由は、オーミック電極６２ＣＦ２，６２ＣＦ３，６２では、電極Ｅ，Ｅ間の電気伝導が、主に、電子走行層２０（特に、２次元電子層３６）を介して行われているためである。
電極６２ＣＦ１と、オーミック電極６２ＣＦ２，６２ＣＦ３および６２との電流量の比較より、電子供給層２２を介して流れる電流量は、電子走行層２０を介して流れる電流量に比べて非常に小さいことがわかる。よって、以降の説明では、オーミック電極６２ＣＦ２，６２ＣＦ３，６２では、電流は、実質的に電子走行層２０のみを介して流れると仮定し、電子供給層２２の寄与分を無視して考える。
同様に、後述するコンタクト抵抗についても、オーミック電極６２ＣＦ２，６２ＣＦ３，６２のコンタクト抵抗は、実質的に電子走行層２０との間のコンタクト抵抗によるものと仮定し、電子供給層２２の寄与分を無視して考える。
図１０は、印加電圧を１Ｖに固定した場合の、両電極Ｅ，Ｅ間を流れる電流量（Ａ）（縦軸）と、リセス６４の深さ（ｎｍ）（横軸）との関係を示す特性図である。なお、電流量（縦軸）は、電極幅Ｗを１ｍｍに規格化した電流量を示している。また、図の横軸に記した矢印は、ヘテロ界面３４に対応する深さを示している。また、グラフの各点に、対応する電極の符号（６２，６２ＣＦ１，６２ＣＦ２，６２ＣＦ３）を添えている。
図１０の特性図によれば、リセス６４の深さ（エッチング深さ）が０ｎｍの電極６２ＣＦ１は、電流量がほぼ０．７７Ａ／ｍｍである。リセス６４の深さが２２ｎｍのオーミック電極６２ＣＦ２は、電流量が約０．９２Ａ／ｍｍである。リセス６４の深さが４４ｎｍのオーミック電極６２ＣＦ３は、電流量が約０．９７Ａ／ｍｍである。リセス６４の深さが６７ｎｍのオーミック電極６２は、電流量が約０．９８Ａ／ｍｍである。
図１０の特性から、ヘテロ界面３４未満の深さに配置された電極６２ＣＦ１よりも、ヘテロ界面３４以上の深さに配置されたオーミック電極６２ＣＦ２，６２ＣＦ３および６２のほうが、電子走行層２０との間でより多くの電流が流れることがわかる。
また、オーミック電極６２ＣＦ２，６２ＣＦ３および６２を比較すると、オーミック電極の深さとともに、電子走行層２０との間で流れる電流が増加することがわかる。
図１１は、上述した方法を用いて評価されたコンタクト抵抗（Ωｍｍ）（縦軸）と、リセス６４の深さ（ｎｍ）（横軸）との関係を示す特性図である。ここで、図の横軸に記した矢印は、ヘテロ界面３４に対応する深さを示している。また、グラフの各点に、対応する電極の符号（６２，６２ＣＦ１，６２ＣＦ２，６２ＣＦ３）を添えている。
図１１に示す特性によれば、リセス６４の深さ（エッチング深さ）が０ｎｍである電極６２ＣＦ１は、コンタクト抵抗が約５１Ωｍｍである。リセス６４の深さが２２ｎｍのオーミック電極６２ＣＦ２は、コンタクト抵抗が約０．８５Ωｍｍである。リセス６４の深さが４４ｎｍのオーミック電極６２ＣＦ３は、コンタクト抵抗が約０．７３Ωｍｍである。リセス６４の深さが６７ｎｍのオーミック電極６２は、コンタクト抵抗が約０．７２Ωｍｍである。
図１１に示す特性から、ヘテロ界面３４未満の深さに配置された電極６２ＣＦ１よりも、ヘテロ界面３４以上の深さに配置されたオーミック電極６２，６２ＣＦ２および６２ＣＦ３のほうが、コンタクト抵抗が小さいことがわかる。
また、オーミック電極６２ＣＦ２，６２ＣＦ３および６２を比較すると、オーミック電極の深さとともに、コンタクト抵抗が低下することがわかる。
上述の説明より、ヘテロ界面３４以上の深さに配置したオーミック電極６２ＣＦ２，６２ＣＦ３，６２は、ヘテロ界面３４未満の深さに配置した電極６２ＣＦ１に比べて、コンタクト抵抗が小さいことがわかる。
この理由は明らかではないが、おそらく、（１）電極と２次元電子層３６との直接接触の有無、および、（２）電極と２次元電子層３６との接触面積の大小が関係しているものと推測される。
（１）に関して説明すると、電極６２ＣＦ１は、ヘテロ界面３４未満の深さに配置されている。つまり、電極６２ＣＦ１と２次元電子層３６とは直接接触しない。よって、２次元電子層３６と電極６２ＣＦ１との間を流れる電子は、スペーサ層３０およびＡｌＧａＮ層３２を通過しなければならない。
それに対して、オーミック電極６２，６２ＣＦ２，６２ＣＦ３は、ヘテロ界面３４以上の深さに配置されており、２次元電子層３６と直接接触している。よって、２次元電子層３６とオーミック電極６２，６２ＣＦ２，６２ＣＦ３との間を流れる電子は、介在物なく直接両者の間を流れることができる。
この結果、２次元電子層３６と直接接触しているオーミック電極６２，６２ＣＦ２，６２ＣＦ３のほうが、電極６２ＣＦ１よりもコンタクト抵抗が小さくなると推測される。
（２）に関して説明すると、オーミック電極６２，６２ＣＦ２および６２ＣＦ３においては、電極の深さが深くなるにつれて、湾曲表面６８ｂと２次元電子層３６との接触面積、つまり、電流の流通経路の面積が増加するものと推測される。この結果、電極の深さとともに、コンタクト抵抗が低下していくものと思われる。
このように、この実施の形態のオーミック電極６２によれば、電極をヘテロ界面３４未満の深さに配置した場合（電極６２ＣＦ１）に比べて、電子走行層２０との間のコンタクト抵抗を小さくすることができる。
また、オーミック電極６２の下端部６６に、オーミック電極６２の外側に向かって凸となる湾曲表面６８ｂを設け、この湾曲表面６８ｂが、２次元電子層３６と傾斜して接触するようにしているので、オーミック電極６２と２次元電子層３６との間の接触面積が増大するためか、オーミック電極６２と電子走行層２０との間のコンタクト抵抗が減少する。
また、構造体６０は、ヘテロ界面３４以上の深さに配置されたオーミック電極６２を備えているので、ヘテロ界面３４未満の深さに電極６２ＣＦ１が配置されている比較用構造体ＣＦ１に比べて、電子走行層２０との間のコンタクト抵抗を低減することができる。
なお、詳しくは実施の形態３において説明するが、工程（Ｂ２）のＩＣＰ−ＲＩＥ法によるエッチングの際のガス圧力（５．３３３Ｐａ）は、０．６６７〜１３．３３２Ｐａの範囲内で設計に応じて任意好適な圧力とすることができる。
また、詳しくは実施の形態３において説明するが、ヘテロ界面３４の深さにおいて、湾曲表面６８ｂの接平面６８ｄと、ヘテロ界面３４が延在する面とがなす角度のうち鋭角側の角度θは、０°より大きく、かつ、５６°以下の範囲内で、設計に応じて任意好適な角度とすることができる。
また、発明者らの評価によれば、オーミック電極６２は、この実施の形態で説明した構造以外の、積層構造を有するエピタキシャル基板１２に形成しても、コンタクト抵抗を低減することができる。
たとえば、電子走行層２０は、ＵＩＤ−ＧａＮ、または、２次元電子層３６に対応する領域の導電型をｎ型としたＧａＮとしてもよい。
また、電子供給層２２においてスペーサ層３０（ＡｌＮ）を省略することで、電子供給層２２の上面２２ａに直接ＡｌＧａＮ層３２を設けてもよい。
また、電子供給層２２のＡｌＧａＮ層３２は、ＵＩＤ−ＡｌＧａＮ、導電型をｎ型としたＡｌＧａＮ、または、２層のＵＩＤ−ＡｌＧａＮで、導電型をｎ型としたＡｌＧａＮをサンドイッチした３層構造としてもよい。
また、電子供給層２２の上面２２ａに、キャップ層としてＵＩＤ−ＧａＮを積層してもよい。
また、基板１６および下地層１８の材料や積層構造は、オーミック電極６２のコンタクト抵抗低減作用とほとんど関係がない。よって、基板１６および下地層１８としては、公知の種々の材料および積層構造を採用してもよい。
ただし、この例外が、背景技術で説明したＨＥＭＴ１００である。発明者らは、サファイア基板の代わりにＳｉ基板を用いて、非特許文献１に記載された方法に従い、ＨＥＭＴ１００（図２２）とほぼ同様の積層構造を有するエピタキシャル基板を作成した。
すなわち、Ｓｉ基板、Ｓｉ基板上にエピタキシャル成長された厚みが約１μｍのＡｌＮからなる緩衝層１０４、緩衝層１０４上に形成された厚みが約２μｍのＵＩＤ−ＧａＮからなる電子走行層１０６、電子走行層１０６上に形成された厚みが約１ｎｍのＡｌＮ層１１０、および、ＡｌＮ層１１０上に形成された［ＵＩＤ−Ａｌ０．２６Ｇａ０．７４Ｎ（厚み：約７ｎｍ）］と、［ｎ−Ａｌ０．２６Ｇａ０．７４Ｎ（厚み：約１５ｎｍおよびＳｉドープ：５×１０１８／ｃｍ３）］と、［ＵＩＤ−Ａｌ０．２６Ｇａ０．７４Ｎ（厚み：約３ｎｍ）］とがこの順序で積層されたＡｌＧａＮ層１１２からなるエピタキシャル基板を作成した。そして、このエピタキシャル基板にリセスを設け、リセス中に電極を形成して、コンタクト抵抗を評価した。
その結果、このエピタキシャル基板では、背景技術（図２３）で説明したように、電極をヘテロ界面以上の深さに設けると、コンタクト抵抗が増加することが確認された。
この理由は、現時点では明らかではない。このことより、本発明の技術的範囲からは、ＨＥＭＴ１００と等しい積層構造を有するエピタキシャル基板に形成された、ヘテロ界面以上の深さを有するオーミック電極は除かれる。同様に、サファイア基板をＳｉ基板に置換した以外はＨＥＭＴ１００とほぼ同様の積層構造を有するエピタキシャル基板に形成された、ヘテロ界面以上の深さを有するオーミック電極は除かれる。
また、この実施の形態においては、オーミック電極６２の下端部６６は、オーミック電極６２の外側に向かって凸に湾曲した凸部６８とされており、この凸部６８には、湾曲表面６８ｂが設けられていた。しかし、２次元電子層３６との接触領域Ｃの少なくとも一部において、オーミック電極６２の表面の法線６８ｃが、基板１６の主面１６ａに対して傾斜していれば、オーミック電極６２の下端部６６の形状に特に制限はない。
具体的に言えば、下端部６６が、湾曲表面６８ｂの代わりに、ヘテロ界面３４に対して傾斜した平面を備えていてもよい。
例えば、以下の（形状１）〜（形状３）に列記する断面形状のオーミック電極６２’であっても、電子走行層２０との間のコンタクト抵抗を低減することができる。
（形状１）
図１２（Ａ）に示すように、リセス領域６４’の形状を調整することで、基板１６の主面１６ａに向かうにしたがって、凸部６８’の断面の幅が、徐々に小さくなっていく断面台形状のオーミック電極６２’としてもよい。この場合、台形の両側の斜面６２ｂ’，６２ｂ’が、２次元電子層３６と接触する。
（形状２）
図１２（Ｂ）に示すように、基板１６の主面１６ａに向かうにしたがって、凸部６８’の断面の幅が、徐々に小さくなっていく断面楔型のオーミック電極６２’としてもよい。この場合、楔の両側の斜面６２ｃ’，６２ｃ’が、２次元電子層３６と接触する。
（形状３）
図１２（Ｃ）に示すように、オーミック電極６２’の一方の側面６２ａ’のみを斜めに切断したような断面形状のオーミック電極６２’としてもよい。この場合、ヘテロ界面３４に対して傾斜した切断面６２ｄ’および他方の側面６２ａ’が、２次元電子層３６と接触する。
また、図１１から、このエピタキシャル基板１２を用いる限りは、オーミック電極６２の深さを、２２ｎｍ以上とするのが好適であることがわかる。換言すれば、オーミック電極６２の、ヘテロ界面３４を越えて電子走行層２０に侵入した部分の長さ、つまり、凸部６８の長さは、３ｎｍ以上であることが好ましい。また、図１１によれば、少なくとも６７ｎｍの深さまでは、深さとともにコンタクト抵抗が減少していく傾向が見られる。よって、凸部６８は３ｎｍ以上、かつ、４８ｎｍ以下の範囲で、できるだけ大きな長さであることが好ましい。
以上は、実験により確認されたオーミック電極６２の好適な深さ範囲であるが、発明者らは、コンタクト抵抗は、ある深さで、極小となると推測している。
この推測は、図１１において、グラフの傾斜が深さとともになだらかになっていること、および、オーミック電極６２の形状から考えて、ある深さを越えるとオーミック電極６２と２次元電子層３６との接触面積が減少すること等に基づいている。
（実施の形態２）
図１３〜図１８を参照して実施の形態２の電界効果型トランジスタ（ＨＥＭＴ）および電界効果型トランジスタの製造方法につき説明する。図１３は、この実施の形態のＨＥＭＴの断面切り口を示す図である。図１４（Ａ）〜（Ｃ）は、ＨＭＥＴの製造方法の説明に供する、断面切り口で示す工程図である。図１５（Ａ）〜（Ｃ）は、比較用ＨＥＭＴの断面切り口を示す図である。図１６（Ａ）〜（Ｄ）は、ＨＥＭＴのＩ−Ｖ特性を示す図である。図１７は、ゲート電圧を＋２Ｖに固定した場合のドレイン電流の最大値と、リセスの深さとの関係を示す図である。図１８は、ＨＥＭＴの最大相互コンダクタンスとリセスの深さとの関係を示す図である。
なお、この実施の形態のＨＥＭＴ１０は、実施の形態１で説明したエピタキシャル基板１２に形成されている。また、ＨＥＭＴ１０において、ソース電極４０およびドレイン電極４２として、実施の形態１で説明したオーミック電極６２を、平面形状のみを変更して用いている。よって、図１３において、図１と同様の構成要素には同符号を付し、その説明を適宜省略する。
図１３に示す構成例につき説明する。ＨＥＭＴ１０は、エピタキシャル基板１２と、このエピタキシャル基板１２に形成されたＦＥＴ構造体１４とからなる。
ＦＥＴ構造体１４は、素子分離層３８，３８、ソース電極４０、ドレイン電極４２およびゲート電極４４などを備えている。
素子分離層３８，３８は、ＨＥＭＴ１０を隣接する他の素子と電気的に分離するための絶縁領域である。背景技術で説明したと同様に、図中、素子分離層３８，３８は、素子領域を挟んで、互いに離間して示してある。素子分離層３８，３８は、電子供給層２２の上面２２ａから、２次元電子層３６よりも深い電子走行層２０に渡って形成されている。
ソース電極４０およびドレイン電極４２は、電子走行層２０とオーム性接触する電極である。ソース電極４０およびドレイン電極４２は、素子分離層３８，３８の間の素子領域に、素子分離層３８，３８と離間して設けられている。そして、ソース電極４０およびドレイン電極４２は、間隔を空けて配置されており、この間隔にゲート電極４４が設けられる。
ソース電極４０およびドレイン電極４２は、ヘテロ界面３４以上の深さに形成された凹部であるリセス４０ａ，４２ａを埋め込むように配置されている。ソースおよびドレイン電極４０，４２は、平面形状をＨＥＭＴ１０の動作のために必要な形状とした以外は、実施の形態１で説明したオーミック電極６２と同様の構造を有する。
以下の説明において、ソース電極４０およびドレイン電極４２を特に区別する必要がない場合には、両者をまとめてオーミック電極４８と称する。
ゲート電極４４は、ソース電極４０とドレイン電極４２との間隔の電子供給層２２の上面２２ａに、電子供給層２２とショットキー接合して設けられている。
ゲート電極４４は、たとえば、厚みが約５０ｎｍのＮｉと、厚みが約５００ｎｍのＡｕとをこの順序で電子供給層２２の上面２２ａに積層した後に、たとえば、約６００〜９００℃の温度で熱処理を行うことで形成されている。
つぎに、図１４を参照して、ＨＥＭＴ１０の製造方法につき説明する。
ＨＥＭＴ１０の製造工程は、大きく分けて、（Ａ）エピタキシャル基板１２の製造工程、および（Ｃ）ＦＥＴ構造体１４の製造工程からなる。ここで、工程（Ａ）は、既に実施の形態１で説明したので、重複する説明を省略する。
（Ｃ）ＦＥＴ構造体１４の製造工程
（Ｃ１）まず、図１４（Ａ）に示した構造体を得る。すなわち、エピタキシャル基板１２に、素子分離層３８，３８を形成する。より詳細には、素子分離層３８，３８の形成予定領域を除いた領域を、フォトレジスト等のイオン注入保護膜で被覆した上で、２次元電子層３６を超える深さでＡｒイオンをイオン注入する。この後、イオン注入保護膜を公知の方法で除去する。これにより、イオンが注入された領域で、電子供給層２２および電子走行層２０の結晶構造が破壊され、結果として、この領域が絶縁化し、素子分離層３８，３８が形成される。
（Ｃ２）つぎに、図１４（Ｂ）に示した構造体を得る。すなわち、ソースおよびドレイン電極４０，４２を形成する。なお、この工程の具体的な手順は、実施の形態１で説明した工程（Ｂ）と同様であるので、重複した説明を省略する。
（Ｃ３）つぎに、図１４（Ｃ）に示した構造体を得る。すなわち、ゲート電極４４を形成する。より詳細には、フォトリソグラフィー技術を用いて、ゲート電極４４の形成予定領域以外の領域をフォトレジストにより被覆する。その上で、約５０ｎｍのＮｉおよび約５００ｎｍのＡｕをこの順序で蒸着する。ついで、リフトオフ法を用いて、フォトレジストとともに、不用のＮｉおよびＡｕを除去して、ゲート電極４４に対応する領域にのみ、Ａｕ／Ｎｉ積層構造を残す。その後、約７００℃の温度で、２〜３分程度の熱処理を行うことにより、ソースおよびドレイン電極４０，４２の間に存在し、電子供給層２２とショットキー接合されたゲート電極４４を得る。なお、ゲート電極４４のゲート長、すなわち、ゲート電極４４の図１４（Ｃ）中の左右方向の長さは、たとえば、１μｍとする。また、ゲート電極４４のゲート幅、すなわち、ゲート電極４４の図１４（Ｃ）の紙面に垂直な方向の長さは、たとえば、１０μｍとする。
これにより、図１３に示したＨＥＭＴ１０を得る。
つぎに、ＨＥＭＴ１０の電気的特性につき説明する。具体的には、ＨＥＭＴ１０とは別に作成した比較用ＨＥＭＴとの比較を通じて、ＨＥＭＴ１０の種々の特性につき説明する。
エピタキシャル基板１２に、ＨＥＭＴ１０のほかに、３種類の比較用ＨＥＭＴＨ１，Ｈ２，Ｈ３を作成した（図１５（Ａ）〜（Ｃ））。
これらの比較用ＨＥＭＴＨ１，Ｈ２，Ｈ３には、オーミック電極４８に対応する電極４８Ｈ１，４８Ｈ２および４８Ｈ３がそれぞれ形成されている。ＨＥＭＴＨ１，Ｈ２，Ｈ３は、電極４８Ｈ１，４８Ｈ２，４８Ｈ３の深さが異なる以外は、ＨＥＭＴ１０と同様の構造である。
図１５（Ａ）に示すＨＥＭＴＨ１において、電極４８Ｈ１は、ソースおよびドレイン電極４０Ｈ１，４２Ｈ１からなる。電極４８Ｈ１は、平面形状が異なる以外は、実施の形態１で説明した電極６２ＣＦ１と同様の構造である。すなわち、ＨＥＭＴＨ１では、電極４８Ｈ１が、電子供給層２２の上面２２ａに直接形成されている。
図１５（Ｂ）に示すＨＥＭＴＨ２において、電極４８Ｈ２は、ソースおよびドレイン電極４０Ｈ２，４２Ｈ２からなる。電極４８Ｈ２は、平面形状が異なる以外は、実施の形態１で説明した電極６２ＣＦ２と同様の構造を有する。すなわち、ＨＥＭＴＨ２では、電極４８Ｈ２は、深さが２２ｎｍである。
図１５（Ｃ）に示すＨＥＭＴＨ３において、電極４８Ｈ３は、ソースおよびドレイン電極４０Ｈ３，４２Ｈ３からなる。電極４８Ｈ３は、平面形状が異なる以外は、実施の形態１で説明した電極６２ＣＦ３と同様の構造を有する。すなわち、ＨＥＭＴＨ３では、電極４８Ｈ３は、深さが４４ｎｍである。
なお、電極４８Ｈ１の深さが、ヘテロ界面３４未満の深さであるＨＥＭＴＨ１は、従来技術に相当し、本発明の技術的範囲に属さない。また、電極４８Ｈ２，４８Ｈ３の深さがヘテロ界面３４以上の深さであるＨＥＭＴＨ２，Ｈ３は、本発明の技術的範囲に属する。よって、以降、電極４８Ｈ２，４８Ｈ３を「オーミック電極４８Ｈ２，４８Ｈ３」と称する。
図１６〜図１８に、ＨＥＭＴＨ１，Ｈ２，Ｈ３，１０のＩ−Ｖ特性やその他の電気的特性を示す。
図１６（Ａ）〜（Ｄ）は、それぞれ、ＨＥＭＴＨ１，Ｈ２，Ｈ３，１０のＩ−Ｖ特性を示している。
このＩ−Ｖ特性は、ゲート電極４４に印加する電圧Ｖｇ（以下、ゲート電圧とも称する。）を−５Ｖ〜２Ｖまで、１Ｖ刻みで変更し、ソース電極４０Ｈ１，４０Ｈ２，４０Ｈ３，４０を接地して、ドレイン電極４２Ｈ１，４２Ｈ２，４２Ｈ３，４２に印加する電圧Ｖｄｓ（以下、ドレイン電圧とも称する。）を０Ｖ〜２０Ｖの間で変化させた場合のドレイン電圧Ｖｄｓ（横軸）とドレイン電流Ｉｄｓ（縦軸）との関係を示している。
ここで、横軸の単位はＶである。また、縦軸の単位はＡ／ｍｍである。縦軸に示したドレイン電流Ｉｄｓは、ドレイン電極４２Ｈ１，４２Ｈ２，４２Ｈ３，４２の幅を１ｍｍに規格化した値である。また、各図に描かれた個々のグラフには、対応するゲート電圧Ｖｇの値を添えている。
図１６（Ａ）より、ＨＥＭＴＨ１では、ドレイン電圧Ｖｄｓが０Ｖ〜３Ｖの区間において、ドレイン電流Ｉｄｓの増加が緩慢である。これは、実施の形態１で説明したように、電極４８Ｈ１では電子走行層２０との間でオーム性接触が成立していないことに対応する。
図１６（Ｂ）〜（Ｄ）より、電子走行層２０との間でオーム性接触が成立しているＨＥＭＴＨ２，Ｈ３，１０では、ドレイン電圧Ｖｄｓが０Ｖから、ドレイン電流Ｉｄｓの急激な増加が観測される。
発明者らは、ＨＥＭＴＨ１，Ｈ２，Ｈ３および１０以外にも、リセス６４の深さを０ｎｍ，２２ｎｍ，４４ｎｍおよび６７ｎｍと変化させて、それぞれの深さごとに１０個以上のＨＥＭＴを作成した。図１７および図１８にこれらのＨＥＭＴの電気的特性を示す。
なお、理解の容易さを考慮して、以下の説明では、リセス６４の深さが０ｎｍ，２２ｎｍ，４４ｎｍおよび６７ｎｍの複数のＨＥＭＴを、それぞれ、上述のＨＥＭＴＨ１，Ｈ２，Ｈ３および１０で代表させ、符号としてＨ１，Ｈ２，Ｈ３および１０を用いる。
図１７は、ゲート電圧Ｖｇを＋２Ｖに固定した場合のドレイン電流Ｉｄｓの最大値Ｉｄｓｍａｘ（Ａ／ｍｍ）（縦軸）と、リセス６４の深さ（ｎｍ）（横軸）との関係を示す特性図である。
なお、図１７に示されたＩｄｓｍａｘの値は、リセス６４の深さごとに複数個作成されたＨＥＭＴについての単純平均値である。
また、図の横軸に記した矢印は、ヘテロ界面３４に対応する深さを示している。また、グラフの各点に、各ＨＥＭＴのリセス６４の深さを添えている。
図１７に示す特性によれば、リセス６４の深さ（エッチング深さ）が０ｎｍのＨＥＭＴＨ１は、Ｉｄｓｍａｘの平均値が約０．５Ａ／ｍｍである。リセス６４の深さが２２ｎｍのＨＥＭＴＨ２は、Ｉｄｓｍａｘの平均値が約０．６Ａ／ｍｍである。リセス６４の深さが４４ｎｍのＨＥＭＴＨ３は、Ｉｄｓｍａｘの平均値が約０．７Ａ／ｍｍである。リセス６４の深さが６７ｎｍのＨＥＭＴ１０は、Ｉｄｓｍａｘの平均値が約０．９Ａ／ｍｍである。
このように、ヘテロ界面３４未満の深さに電極４８Ｈ１が配置されたＨＥＭＴＨ１よりも、ヘテロ界面３４以上の深さにオーミック電極４８，４８Ｈ２，４８Ｈ３が配置されたＨＥＭＴ１０，Ｈ２，Ｈ３のほうが、Ｉｄｓｍａｘが大きく、したがって、ソース−ドレイン間電流を大きくできることがわかる。
図１８は、ＨＥＭＴの最大相互コンダクタンスＧｍｍａｘ（ｍＳ／ｍｍ）（縦軸）と、リセス６４の深さ（ｎｍ）（横軸）との関係を示す特性図である。最大相互コンダクタンスＧｍｍａｘの値も、リセス６４の深さごとに複数個作成されたＨＥＭＴについての単純平均値である。
図の横軸に記した矢印は、ヘテロ界面３４に対応する深さを示している。また、グラフの各点に、各ＨＥＭＴのリセス６４の深さを添えている。
ここで、最大相互コンダクタンスＧｍｍａｘとは、ＨＥＭＴの高周波領域における動作性や、出力パワーの大きさに関係する量である。最大相互コンダクタンスＧｍｍａｘが大きいほど、より高周波動作が可能であり、および、より大きな出力パワーを得ることができる。最大相互コンダクタンスＧｍｍａｘは、ドレイン電圧Ｖｄｓを一定にしたときの、ゲート電圧Ｖｇの変化に対するドレイン電流Ｉｄｓの変化率の最大値として定義される。
図１８に示す特性によれば、リセス６４の深さ（エッチング深さ）が０ｎｍのＨＥＭＴＨ１は、Ｇｍｍａｘが約１４０ｍＳ／ｍｍである。リセス６４の深さが２２ｎｍのＨＥＭＴＨ２は、Ｇｍｍａｘが約１７７ｍＳ／ｍｍである。リセス６４の深さが４４ｎｍのＨＥＭＴＨ３は、Ｇｍｍａｘが約１９５ｍＳ／ｍｍである。リセス６４の深さが６７ｎｍのＨＥＭＴ１０は、Ｇｍｍａｘが約１９７ｍＳ／ｍｍである。
このように、ヘテロ界面３４未満の深さに電極４８Ｈ１が配置されたＨＥＭＴＨ１よりも、ヘテロ界面３４以上の深さにオーミック電極４８，４８Ｈ２，４８Ｈ３が配置されたＨＥＭＴ１０，Ｈ２，Ｈ３のほうが、Ｇｍｍａｘが大きく、高周波領域における動作性や、出力パワーに優れていることがわかる。
このように、この実施の形態のＨＥＭＴ１０は、ソースおよびドレイン電極４０，４２として、実施の形態１のオーミック電極６２を用いている。これにより、ＨＥＭＴ１０は、電極をヘテロ界面３４未満の深さに配置したＨＥＭＴＨ１よりも、ソースおよびドレイン電極４０，４２と電子走行層２０との間のコンタクト抵抗が低減する。この結果、ソース−ドレイン間電流、つまり、ドレイン電流Ｉｄｓや、最大相互コンダクタンスＧｍｍａｘが増加する。よって、ＨＥＭＴ１０の出力パワーが、ＨＥＭＴＨ１よりも増大する。
なお、この実施の形態のＨＥＭＴ１０においては、ソースおよびドレイン電極４０，４２の双方を、オーミック電極６２と同様の構造とした。しかし、ソースおよびドレイン電極４０，４２のどちらか一方のみを、オーミック電極６２と同様の構造としてもよい。この場合、ＨＥＭＴ１０よりは性能は落ちるものの、実用上許容できる程度のドレイン電流増加効果や、最大相互コンダクタンス増加効果が得られる。
また、この実施の形態のＨＥＭＴ１０は、オーミック電極６２と同様の構造のソースおよびドレイン電極４０，４２を備えているので、実施の形態１で説明したと同様の変形が可能である。すなわち、ドライエッチング時のガス圧、エピタキシャル基板１２の積層構造、ソースおよびドレイン電極４０，４２の下端部６６の形状、およびソースおよびドレイン電極４０，４２の深さなどについては、オーミック電極６２と同様の変形が可能である。
（実施の形態３）
図１９〜図２１を参照して、実施の形態３につき説明する。図１９は、この実施の形態のＨＥＭＴの断面切り口を示す図である。図２０は、この実施の形態のＨＥＭＴのＩ−Ｖ特性を示す図である。図２１は、オーミック電極の断面ＴＥＭ写真である。
この実施の形態では、実施の形態１で説明した工程（Ｂ２）におけるエッチングのガス圧力とオーミック電極４８の形状との関係につき、ＨＥＭＴの電気的特性を参照しつつ説明する。
実施の形態３では、エッチング時（工程（Ｂ２））のガス圧力以外は条件を等しくして、数種類のＨＥＭＴを作成した。ガス圧力の変化範囲は０．０６６７〜２６．６６４Ｐａである。また、エッチングにより形成したリセス４０ａ，４２ａの深さは、ＨＥＭＴの種類によらず、６７ｎｍで一定である。
まず、図１９を参照して、作成したＨＥＭＴに共通する構造につき説明する。なお、図１９に示したＨＥＭＴを便宜的に、ＨＥＭＴ８０と称する。また、ＨＥＭＴ８０は、ゲート電極４４をリセス８２中に設けた以外は、実施の形態２で説明したＨＥＭＴ１０と同様の構造を有している。よって、図１９において、図１３と同様の構成要素には同符号を付し、その説明を適宜省略する。
ＨＥＭＴ８０は、ゲート電極４４の形成予定領域にリセス８２が形成されている。そして、このリセス８２中にゲート電極４４が設けられている。ここで、リセス８２の深さは、たとえば、約１３ｎｍとする。
つぎに、このようにして作成された数種類のＨＥＭＴ８０の中から、典型的な２種類のＨＥＭＴ８０Ａ，８０Ｂを抜き出し、電気的特性およびオーミック電極４８の形状につき説明する。
図２０（Ａ）は、５．３３３Ｐａのガス圧力でリセス４０ａ，４２ａを形成したＨＥＭＴ８０ＡのＩ−Ｖ特性を示す図である。図２０（Ｂ）は、０．３３３Ｐａのガス圧力でリセス４０ａ，４２ａを形成したＨＥＭＴ８０ＢのＩ−Ｖ特性を示す図である。
図２０（Ａ）および（Ｂ）を比較すると、明らかにＨＥＭＴ８０Ａの方が、ドレイン電流Ｉｄｓが大きいことがわかる。また、Ｉ−Ｖ特性から計算した最大相互コンダクタンスＧｍｍａｘは、ＨＥＭＴ８０Ａは、３２１ｍＳ／ｍｍであるのに対し、ＨＥＭＴ８０Ｂは、２０８ｍＳ／ｍｍであった。
このように、たとえリセス４０ａ，４２ａの深さが等しくとも、エッチング時のガス圧力が異なれば、得られるＨＥＭＴ（ＨＥＭＴ８０Ａおよび８０Ｂ）の電気的特性に差が現れることがわかる。
つぎに、図３および図２１を参照して、エッチング時のガス圧力とオーミック電極４８の形状との関係を説明する。
図３は、実施の形態１で説明したオーミック電極６２の断面ＴＥＭ写真である。しかし、ＨＥＭＴ８０Ａのオーミック電極４８とオーミック電極６２とは、作成条件および電極の深さが等しい。よって、ＨＥＭＴ８０Ａのオーミック電極４８とオーミック電極６２とは、断面形状が等しいと推測される。したがって、図３は、ＨＥＭＴ８０Ａのオーミック電極４８の断面形状を表していると推測される。
図２１は、ＨＥＭＴ８０Ｂにおけるオーミック電極４８の断面ＴＥＭ写真である。この写真の倍率は２５万倍である。
図２１において、黒色部は、電子供給層２２および電子走行層２０に対応する。また、黒色部の湾曲領域で囲まれた白色部がオーミック電極４８に対応する。
写真上で黒色部の水平面から約８ｍｍの深さに存在する、黒色部を水平に横切る白い直線が、スペーサ層３０に対応する。
図３および図２１を比較すると、観察倍率は異なるものの、明らかに、ＨＥＭＴ８０Ａの方が湾曲表面６８ｂの傾斜がなだらかであることがわかる。つまり、湾曲表面６８ｂと２次元電子層３６との接触面積に着目すると、ＨＥＭＴ８０Ａの方がＨＥＭＴ８０Ｂよりも大きい。
このように、エッチング時のガス圧力が異なれば、得られるＨＥＭＴ（ＨＥＭＴ８０Ａおよび８０Ｂ）の湾曲表面６８ｂの傾斜に差が現れることがわかる。
以上の説明から、ＨＥＭＴ８０の電気的特性（ソース−ドレイン間電流や最大相互コンダクタンス）は、湾曲表面６８ｂと２次元電子層３６との間の接触面積の大小により変化することが推測される。具体的には、湾曲表面６８ｂと２次元電子層３６との間の接触面積が大きくなるほど、ソース−ドレイン間電流および最大相互コンダクタンスが大きくなる、つまり、ＨＥＭＴ８０の電気的特性が向上すると推測される。
ここで、湾曲表面６８ｂと２次元電子層３６との接触面積の大小を表す指標として、ヘテロ界面３４の深さにおける湾曲表面６８ｂの接平面６８ｄとヘテロ界面３４が延在する面とがなす鋭角側の角度θの大きさを考える。この角度θが小さいほど、湾曲表面６８ｂの傾斜がなだらかとなり、湾曲表面６８ｂと２次元電子層３６との間の接触面積が増大する。
実施の形態１で説明したようにＨＥＭＴ８０Ａでは、この角度θは約３３°である。同様に、図２１から、ＨＥＭＴ８０Ｂでは、この角度θは約５６°と求まる。
角度θは、ＨＥＭＴ８０Ｂでも実用上許容できる程度の電気的特性が得られていることから、０°＜θ≦５６°の範囲であることが好ましい。より好適には、角度θは、０°＜θ≦３３°であることが好ましい。
エッチング時のガス圧力の面からいえば、上述の角度θが好適範囲（０°＜θ≦５６°）となるようなガス圧力でエッチングを行うことが好ましい。具体的には、ガス圧力は、０．３３３〜５．３３３Ｐａの範囲であることが好ましい。
また、発明者らの評価によれば、図示はしないが、ガス圧力が５．３３３Ｐａより大きくなると、徐々に、ドレイン電流Ｉｄｓおよび最大相互コンダクタンスＧｍｍａｘが減少していく傾向が見られた。しかし、ガス圧力が１３．３３２Ｐａ以内であれば、実用上許容できる程度のドレイン電流Ｉｄｓおよび最大相互コンダクタンスＧｍｍａｘが得られた。
これらの結果より、ガス圧力が０．３３３〜１３．３３２Ｐａであれば、実用上許容できる程度のドレイン電流Ｉｄｓおよび最大相互コンダクタンスＧｍｍａｘが得られることが明らかとなった。
つまり、ガス圧力が０．３３３〜１３．３３２Ｐａであれば、湾曲表面６８ｂと２次元電子層３６との間に、実用上許容できる程度の接触面積が確保されると推測される。この結果、オーミック電極４８と電子走行層２０との間のコンタクト抵抗が実用上許容できる程度に低減され、結果として、ドレイン電流Ｉｄｓおよび最大相互コンダクタンスＧｍｍａｘが増加する。
より好適には、ガス圧力は、０．３３３〜７．９９９Ｐａであることが好ましく、さらに好適には、ガス圧力は、０．３３３〜５．３３３Ｐａであることが好ましい。ガス圧力をこれらの範囲にすることにより、湾曲表面６８ｂの傾斜が緩やかとなり、２次元電子層３６との間の接触面積が、より増大すると推測される。その結果、オーミック電極６２と電子走行層２０との間のコンタクト抵抗が実用上充分な程度に低減され、結果として、ドレイン電流Ｉｄｓおよび最大相互コンダクタンスＧｍｍａｘが増加する。
実施の形態１のコンタクト抵抗低減用構造体の断面切り口を示す図である。 実施の形態１の２次元電子層付近におけるオーミック電極の配置を示す、要部拡大断面図である。 実施の形態１のオーミック電極の断面ＴＥＭ写真である。 （Ａ）および（Ｂ）は、それぞれ、実施の形態１のコンタクト抵抗低減用構造体の製造方法の説明に供する、断面切り口を示す工程図である。 （Ａ）および（Ｂ）は、それぞれ、実施の形態１のコンタクト抵抗低減用構造体の製造方法の説明に供する、断面切り口を示す工程図である。 （Ａ）〜（Ｃ）は、それぞれ、実施の形態１の比較用構造体の断面切り口を示す図である。 実施の形態１の抵抗評価用パターンの説明に供する斜視図である。 実施の形態１のコンタクト抵抗を求めるために用いる座標系を示す図である。 実施の形態１の抵抗評価用パターンにおいて、両電極間の電圧と電流量との関係を示す図である。 実施の形態１の印加電圧を固定した場合の両電極間を流れる電流量と、リセスの深さとの関係を示す図である。 実施の形態１の電極のコンタクト抵抗と、リセスの深さとの関係を示す図である。 （Ａ）〜（Ｃ）は、それぞれ、実施の形態１のオーミック電極の変形例の説明に供する、断面切り口を示す図である。 実施の形態２のＨＥＭＴの断面切り口を示す図である。 （Ａ）〜（Ｃ）は、それぞれ、実施の形態２のＨＭＥＴの製造方法の説明に供する、断面切り口を示す工程図である。 （Ａ）〜（Ｃ）は、それぞれ、実施の形態２の比較用ＨＥＭＴの断面切り口を示す図である。 （Ａ）〜（Ｄ）は、それぞれ、実施の形態２のＨＥＭＴのＩ−Ｖ特性を示す図である。 実施の形態２のＨＥＭＴにおいて、ゲート電圧を＋２Ｖに固定した場合のドレイン電流の最大値と、リセスの深さとの関係を示す図である。 実施の形態２のＨＥＭＴの最大相互コンダクタンスとリセスの深さとの関係を示す図である。 実施の形態３のＨＥＭＴの断面切り口を示す図である。 （Ａ）および（Ｂ）は、それぞれ、実施の形態３のＨＥＭＴのＩ−Ｖ特性を示す図である。 実施の形態３のＨＥＭＴのオーミック電極の断面ＴＥＭ写真である。 従来技術のＨＥＭＴの断面切り口を示す図である。 従来技術のＨＥＭＴのコンタクト抵抗の説明に供する図である。
符号の説明
１０，Ｈ１，Ｈ２，Ｈ３，８０ ＨＥＭＴ
１２ エピタキシャル基板
１４ ＦＥＴ構造体
１６ 基板
１６ａ 主面
１８ 下地層
２０ 電子走行層
２０ａ，２２ａ，２８ａ 上面
２２ 電子供給層
２２ｂ 下面
２４ 第１緩衝層
２６ 第２緩衝層
２８ 超格子層
３０ スペーサ層
３２ ＡｌＧａＮ層
３４ ヘテロ界面
３６ ２次元電子層
３８ 素子分離層
４０，４０Ｈ１，４０Ｈ２，４０Ｈ３ ソース電極
４２，４２Ｈ１，４２Ｈ２，４２Ｈ３ ドレイン電極
４４ ゲート電極
４８，６２，６２’ オーミック電極
６０ コンタクト抵抗低減用構造体
６１ 上部構造体
６２ＣＦ１，６２ＣＦ２，６２ＣＦ３，４８Ｈ１，４８Ｈ２，４８Ｈ３ 電極
ＣＦ１，ＣＦ２，ＣＦ３ 比較用構造体
４０ａ，４２ａ，６４，６４’，８２ リセス
６２ａ，６２ａ’，６４ａ 側面
６２ｄ’ 切断面
６２ｂ’，６２ｃ’ 斜面
６４ｄ 下端
６５ フォトレジスト
６６ 下端部
６７ 金属膜層
６８，６８’ 凸部
６８ａ，７０ａ 平坦面
６８ｂ，７０ｂ 湾曲表面
６８ｃ 法線
６８ｄ 接平面
７０ 底面
７２ 抵抗評価用パターン
７４，７６，７８ サブパターン

Claims (13)

  1. 基板の主面側に形成されている第１の半導体層からなる電子走行層と、
    前記電子走行層とヘテロ界面においてヘテロ接合して、前記電子走行層上に形成された、前記第１の半導体層よりも電子親和力の小さい第２の半導体層を含む電子供給層と、
    前記へテロ界面から前記電子走行層中にわたって誘起されている２次元電子ガスからなる２次元電子層と
    を備えた構造体に設けられるオーミック電極において、
    該オーミック電極の前記主面側の一端部が、前記電子供給層の上面から該電子供給層を貫通して前記へテロ界面以上の深さであって、かつ、前記電子走行層を越えない深さに配置されており、および、
    その場合の前記オーミック電極と前記電子走行層との間のコンタクト抵抗は、前記主面側の一端部を前記電子供給層の上面から前記ヘテロ界面より浅い深さに配置した場合よりも、低い値となっていることを特徴とするオーミック電極。
  2. 前記主面側の一端部が前記２次元電子層と接触する深さに配置されており、
    前記ヘテロ界面の深さにおいて、前記オーミック電極の表面の接平面と、前記ヘテロ界面の延在する面とのなす角度の鋭角側が、０°より大きく、かつ、５６°以下であることを特徴とする請求項１に記載のオーミック電極。
  3. 基板の主面側に形成されている第１の半導体層からなる電子走行層と、
    前記電子走行層とヘテロ界面においてヘテロ接合して、前記電子走行層上に形成された、前記第１の半導体層よりも電子親和力の小さい第２の半導体層を含む電子供給層と、
    前記へテロ界面から前記電子走行層中にわたって誘起されている２次元電子ガスからなる２次元電子層と
    を備えた構造体に設けられるオーミック電極において、
    該オーミック電極の前記主面側の一端部が、前記電子供給層の上面から該電子供給層を貫通して前記へテロ界面以上の深さであって、かつ、前記電子走行層を越えない深さに配置されており、および、
    前記ヘテロ界面の深さにおいて、前記オーミック電極の表面の接平面と、前記ヘテロ界面の延在する面とのなす角度の鋭角側が、０°より大きく、かつ、５６°以下であることを特徴とするオーミック電極。
  4. 前記オーミック電極の前記主面側の前記一端部は、当該オーミック電極の外側に向かって凸状の湾曲表面を有しており、および、前記オーミック電極は、該湾曲表面において、前記２次元電子層と接触していること特徴とする請求項２または３に記載のオーミック電極。
  5. 前記第１の半導体層は、不純物非導入のＧａＮ層であり、および、
    前記第２の半導体層は、不純物非導入のＡｌＧａＮ層、
    ｎ導電型ＡｌＧａＮ層、又は、
    不純物非導入の第１および第２のＡｌＧａＮ層でｎ導電型ＡｌＧａＮ層を挟持した積層半導体層からなる
    ことを特徴とする請求項１〜４のいずれか一項に記載のオーミック電極。
  6. 前記第１の半導体層が、前記２次元電子層に対応する領域がｎ導電型ＧａＮ層であり、
    前記第２の半導体層は、不純物非導入のＡｌＧａＮ層、
    ｎ導電型ＡｌＧａＮ層、又は、
    不純物非導入の第１および第２のＡｌＧａＮ層でｎ導電型ＡｌＧａＮ層を挟持した積層半導体層からなる
    ことを特徴とする請求項１〜４のいずれか一項に記載のオーミック電極。
  7. 前記電子供給層は、ＡｌＮ層をさらに備えており、
    該ＡｌＮ層は、前記電子走行層の上面に形成されており、および、
    前記電子供給層は、前記ＡｌＮ層上に形成されている
    ことを特徴とする請求項５又は６に記載のオーミック電極。
  8. 請求項１〜７のいずれか一項に記載のオーミック電極を備えた、電界効果型トランジスタであって、
    ソース電極およびドレイン電極のいずれか一方または双方を、前記オーミック電極とすることを特徴とする電界効果型トランジスタ。
  9. 請求項１〜７のいずれか一項に記載のオーミック電極を備えたことを特徴とする半導体装置。
  10. 請求項１〜７のいずれか一項に記載のオーミック電極の製造方法であって、
    前記構造体において、前記オーミック電極の形成予定領域を、前記電子供給層側から、前記へテロ界面以上の深さであって、かつ、前記電子走行層を越えない深さまでエッチングして、リセスを形成する工程と、
    前記リセスを金属材料で埋め込む工程と、
    前記リセスに埋め込まれた金属材料に熱処理を行う工程と
    を備えることを特徴とするオーミック電極の製造方法。
  11. 前記リセスを形成する工程において、前記エッチングを、エッチングガスとして圧力が０．３３３〜１３．３３２ＰａのＢＣｌ３を用いた誘導結合プラズマ反応性イオンエッチングにより行うことを特徴とする請求項１０に記載のオーミック電極の製造方法。
  12. 請求項８に記載の電界効果型トランジスタの製造方法であって、
    前記構造体の前記オーミック電極を形成する側の領域を絶縁化して素子分離用絶縁層を形成することによって、素子形成予定領域を画成する工程と、
    前記素子形成予定領域のソースおよびドレイン電極の形成予定領域のいずれか一方または双方を、前記電子供給層側から、前記へテロ界面以上の深さであって、かつ、前記電子走行層を越えない深さまでエッチングして、リセスを形成する工程と、
    前記リセスを金属材料で埋め込む工程と、
    前記リセスに埋め込まれた金属材料に熱処理を行って、前記オーミック電極として形成する工程と
    を備えることを特徴とする電界効果型トランジスタの製造方法。
  13. 前記リセスを形成する工程において、前記エッチングを、エッチングガスとして圧力が０．３３３〜１３．３３２ＰａのＢＣｌ３を用いた誘導結合プラズマ反応性イオンエッチングにより行うことを特徴とする請求項１２に記載の電界効果型トランジスタの製造方法。
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