JP2007042915A - Method of manufacturing semiconductor device - Google Patents

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Abstract

<P>PROBLEM TO BE SOLVED: To form an SOI structure and a bulk structure on the same substrate, while preventing an increase in the number of steps. <P>SOLUTION: After a first semiconductor layer 3 and a second semiconductor layer 4 are sequentially formed in an SOI formation area R1, a supporter 8 is buried in a trench 7. Then, a trench 9b is formed which exposes part of a first semiconductor layer 12, and also, trenches 9a, 9c are formed in a semiconductor substrate 1 for isolating elements in a bulk area R2. By removing the first semiconductor layer 3 by etching, a cavity 10 is formed between the semiconductor substrate 1 and the second semiconductor layer 4. By thermally oxidizing the semiconductor substrate 1 and the second semiconductor layer 4, an implanted insulating layer 11 is formed in the cavity 10 between the semiconductor substrate 1 and the second semiconductor layer 4. <P>COPYRIGHT: (C)2007,JPO&INPIT

Description

本発明は半導体装置の製造方法に関し、特に、ＳＯＩ（Ｓｉｌｉｃｏｎ Ｏｎ Ｉｎｓｕｌａｔｏｒ）構造とバルク構造とを同一基板上に混載する方法に適用して好適なものである。   The present invention relates to a method for manufacturing a semiconductor device, and is particularly suitable when applied to a method of mounting an SOI (Silicon On Insulator) structure and a bulk structure on the same substrate.

ＳＯＩ基板上に形成された電界効果型トランジスタは、素子分離の容易性、ラッチアップフリー、ソース／ドレイン接合容量が小さいなどの点から、その有用性が注目されている。特に、完全空乏型ＳＯＩトランジスタは、低消費電力かつ高速動作が可能で、低電圧駆動が容易なため、ＳＯＩトランジスタを完全空乏モードで動作させるための研究が盛んに行われている。ここで、ＳＯＩ基板としては、例えば、特許文献１、２に開示されているように、ＳＩＭＯＸ（Ｓｅｐａｒａｔｉｏｎ ｂｙ Ｉｍｐｌａｎｔｅｄ Ｏｘｇｅｎ）基板や貼り合わせ基板などが用いられている。   Field effect transistors formed on an SOI substrate are attracting attention because of their ease of element isolation, latch-up freeness, and low source / drain junction capacitance. In particular, since a fully depleted SOI transistor can operate at low power consumption and at high speed and can be easily driven at a low voltage, research for operating the SOI transistor in a fully depleted mode has been actively conducted. Here, as the SOI substrate, for example, as disclosed in Patent Documents 1 and 2, a SIMOX (Separation by Implanted Oxgen) substrate or a bonded substrate is used.

また、非特許文献１には、バルク基板上にＳＯＩ層を形成することで、ＳＯＩトランジスタを低コストで形成できる方法が開示されている。この非特許文献１に開示された方法では、Ｓｉ基板上にＳｉ／ＳｉＧｅ層を成膜し、ＳｉとＳｉＧｅとの選択比の違いを利用してＳｉＧｅ層のみを選択的に除去することにより、Ｓｉ基板とＳｉ層との間に空洞部を形成する。そして、空洞部内に露出したＳｉの熱酸化を行うことにより、Ｓｉ基板とＳｉ層との間にＳｉＯ2層を埋め込み、Ｓｉ基板とＳｉ層との間にＢＯＸ層を形成する。
特開２００２−２９９５９１号公報 特開２０００−１２４０９２号公報 Ｔ．Ｓａｋａｉ ｅｔ ａｌ．“Ｓｅｐａｒａｔｉｏｎ ｂｙ ＢｏｎｄｉｎｇＳ ｉ Ｉｓｌａｎｄｓ（ＳＢＳＩ） ｆｏｒ ＬＳＩ Ａｐｐｌｉｃａｔｉｏｎ”，Ｓｅ ｃｏｎｄ Ｉｎｔｅｒｎａｔｉｏｎａｌ ＧｉＧｅ Ｔｅｃｈｎｏｌｏｇｙ ａｎｄ Ｄｅｖｉｃｅ Ｍｅｅｔｉｎｇ，Ｍｅｅｔｉｎｇ Ａｂｓｔｒａｃｔ，ｐｐ．２３０− ２３１，Ｍａｙ（２００４） Non-Patent Document 1 discloses a method by which an SOI transistor can be formed at a low cost by forming an SOI layer over a bulk substrate. In the method disclosed in Non-Patent Document 1, a Si / SiGe layer is formed on a Si substrate, and only the SiGe layer is selectively removed using a difference in selectivity between Si and SiGe. A cavity is formed between the Si substrate and the Si layer. Then, by performing thermal oxidation of Si exposed in the cavity, an SiO 2 layer is embedded between the Si substrate and the Si layer, and a BOX layer is formed between the Si substrate and the Si layer.
JP 2002-299951 A Japanese Patent Application Laid-Open No. 2000-124092 T.A. Sakai et al. “Separation by Bonding Si Islands (SBSI) for LSI Applications”, Second International GiGe Technology and Meeting Abstracts, pp. 230-231, May (2004)

しかしながら、ＳＩＭＯＸ基板を製造するには、シリコンウェハに高濃度の酸素をイオン注入することが必要となる。また、貼り合わせ基板を製造するには、２枚のシリコンウェハを貼り合わせる必要がある。このため、ＳＯＩトランジスタでは、バルク半導体に形成された電界効果型トランジスタに比べてコストアップを招くという問題があった。
また、イオン注入や貼り合わせでは、ＳＯＩ層の膜厚のばらつきが大きく、完全空乏型ＳＯＩトランジスタを作製するためにＳＯＩ層を薄膜化すると、電界効果型トランジスタの特性ばらつきが大きくなる等の問題があった。 However, in order to manufacture a SIMOX substrate, it is necessary to ion-implant high concentration oxygen into a silicon wafer. In order to manufacture a bonded substrate, it is necessary to bond two silicon wafers. For this reason, the SOI transistor has a problem that the cost is increased as compared with a field effect transistor formed in a bulk semiconductor.
In addition, in ion implantation and bonding, there is a large variation in the thickness of the SOI layer, and when the SOI layer is thinned to produce a fully depleted SOI transistor, there are problems such as a large variation in characteristics of the field effect transistor. there were.

一方、非特許文献１に開示された方法では、ＳｉＧｅ層を除去した時にＳｉ層をＳｉ基板上で支持するための支持体を形成したり、Ｓｉ層下のＳｉＧｅ層にエッチング液を接触させるための溝を形成したりする工程が必要になる上、ＳＯＩ構造とバルク構造とを同一基板上に形成するためには、半導体基板にＬＯＣＯＳもしくはＳＴＩ（Ｓｈａｌｌｏｗ Ｔｒｅｎｃｈ Ｉｓｏｌａｔｉｏｎ）構造をＳＯＩ構造とバルク構造とで別個に形成する必要があり、工程数の増大を招くという問題があった。   On the other hand, in the method disclosed in Non-Patent Document 1, in order to form a support for supporting the Si layer on the Si substrate when the SiGe layer is removed, or to bring the etching solution into contact with the SiGe layer under the Si layer. In order to form the SOI structure and the bulk structure on the same substrate, a LOCOS or STI (Shallow Trench Isolation) structure is formed on the semiconductor substrate with the SOI structure and the bulk structure. Therefore, there is a problem that the number of steps is increased.

そこで、本発明の目的は、工程数の増大を抑制しつつ、ＳＯＩ構造とバルク構造とを同一基板上に形成することが可能な半導体装置の製造方法を提供することである。   Accordingly, an object of the present invention is to provide a semiconductor device manufacturing method capable of forming an SOI structure and a bulk structure on the same substrate while suppressing an increase in the number of processes.

上述した課題を解決するために、本発明の一態様に係る半導体装置の製造方法によれば、半導体基板の表面の一部に絶縁層を介して配置された半導体層を形成する工程と、前記半導体基板を素子分離する第１素子分離領域および前記半導体層を素子分離する第２素子分離領域を一括して形成する工程とを備えることを特徴とする。
これにより、同一半導体基板上に形成されたＳＯＩ構造の素子分離領域とバルク構造の素子分離領域とをそれぞれ別個に形成する必要がなくなり、工程数の増大を抑制しつつ、ＳＯＩ構造とバルク構造とを同一半導体基板上に混載することが可能となる。 In order to solve the above-described problem, according to a method for manufacturing a semiconductor device according to one embodiment of the present invention, a step of forming a semiconductor layer disposed on a part of a surface of a semiconductor substrate with an insulating layer interposed therebetween; And a step of collectively forming a first element isolation region for element isolation of the semiconductor substrate and a second element isolation region for element isolation of the semiconductor layer.
As a result, it is not necessary to separately form the element isolation region of the SOI structure and the element isolation region of the bulk structure formed on the same semiconductor substrate, and while suppressing the increase in the number of processes, the SOI structure and the bulk structure Can be mixedly mounted on the same semiconductor substrate.

また、本発明の一態様に係る半導体装置の製造方法によれば、半導体基板上に第１半導体層を形成する工程と、前記第１半導体層よりもエッチングレートが小さな第２半導体層を前記第１半導体層上に形成する工程と、前記半導体基板の第１領域上に前記第１および第２半導体層を残したまま、前記半導体基板の第２領域上の前記第１および第２半導体層を除去する工程と、前記第１および第２半導体層を貫通して前記半導体基板を露出させる第１溝を形成する工程と、前記第２半導体層を前記半導体基板上で支持する支持体を前記第１溝内に形成する工程と、前記支持体が形成された後に前記第１半導体層の少なくとも一部を前記第２半導体層から露出させる第２溝を形成するとともに、前記半導体基板の第２領域を素子分離する第３溝を前記半導体基板に同時に形成する工程と、前記第２溝を介して第１半導体層を選択的にエッチングすることにより、前記第１半導体層が除去された空洞部を前記第２半導体層下に形成する工程と、前記第２溝を介して前記空洞部内に埋め込まれた埋め込み絶縁層を形成する工程と、前記第２半導体層に形成された第２溝内および前記半導体基板に形成された第３溝内に埋め込み絶縁体を一括して埋め込む工程とを備えることを特徴とする。   According to the method for manufacturing a semiconductor device of one embodiment of the present invention, the step of forming the first semiconductor layer over the semiconductor substrate, and the second semiconductor layer having an etching rate lower than that of the first semiconductor layer are provided in the first And forming the first and second semiconductor layers on the second region of the semiconductor substrate while leaving the first and second semiconductor layers on the first region of the semiconductor substrate. A step of removing, a step of forming a first groove penetrating the first and second semiconductor layers to expose the semiconductor substrate, and a support for supporting the second semiconductor layer on the semiconductor substrate. Forming in a groove, forming a second groove that exposes at least part of the first semiconductor layer from the second semiconductor layer after the support is formed, and a second region of the semiconductor substrate The third groove to isolate the element A step of simultaneously forming the semiconductor substrate, and a first semiconductor layer is selectively etched through the second groove to form a cavity from which the first semiconductor layer is removed under the second semiconductor layer. A step of forming a buried insulating layer buried in the cavity through the second groove, and a third groove formed in the second groove formed in the second semiconductor layer and in the semiconductor substrate. And a step of burying a buried insulator in the groove at a time.

これにより、ＳＯＩ基板を用いることなく、ＳＯＩ素子とバルク素子とを同一半導体基板上に混載することが可能となるとともに、半導体基板を素子分離する第１素子分離領域および第２半導体層を素子分離する第２素子分離領域を一括して形成することができる。また、第１半導体層上に第２半導体層が積層された場合においても、第２溝を介してエッチング液またはエッチングガスを第１半導体層に接触させることが可能となり、第２半導体層を残したまま、第１半導体層を除去することが可能となるとともに、第２半導体層下の空洞部内に埋め込まれた埋め込み絶縁層を形成することができる。また、第１溝に埋め込まれた支持体を形成することにより、第２半導体層下に空洞部が形成された場合においても、第２半導体層を半導体基板上に支持することが可能となる。   Accordingly, it is possible to mix the SOI element and the bulk element on the same semiconductor substrate without using the SOI substrate, and the element isolation between the first element isolation region and the second semiconductor layer for element isolation of the semiconductor substrate. The second element isolation regions to be formed can be formed in a lump. In addition, even when the second semiconductor layer is stacked on the first semiconductor layer, the etching solution or the etching gas can be brought into contact with the first semiconductor layer through the second groove, leaving the second semiconductor layer. In addition, the first semiconductor layer can be removed and a buried insulating layer buried in the cavity below the second semiconductor layer can be formed. In addition, by forming the support embedded in the first groove, the second semiconductor layer can be supported on the semiconductor substrate even when the cavity is formed below the second semiconductor layer.

このため、ＳＯＩ素子とバルク素子とを同一半導体基板上に混載した場合においても、工程数の増大を抑制しつつ、ＳＯＩ素子およびバルク素子の素子分離をそれぞれ行うことが可能となり、コスト増を抑制しつつ、優れた特性を持つ様々の機能を有する素子を同一チップ上に構成することが可能となる。
また、本発明の一態様に係る半導体装置の製造方法によれば、半導体基板の第１領域上に第１半導体層を選択的に形成する工程と、前記第１半導体層よりもエッチングレートが小さな第２半導体層を前記第１半導体層上に選択的に形成する工程と、前記第１および第２半導体層を貫通して前記半導体基板を露出させる第１溝を形成する工程と、前記第２半導体層を前記半導体基板上で支持する支持体を前記第１溝内に形成する工程と、前記支持体が形成された後に前記第１半導体層の少なくとも一部を前記第２半導体層から露出させる第２溝を形成するとともに、前記半導体基板の第２領域を素子分離する第３溝を前記半導体基板に同時に形成する工程と、前記第２溝を介して第１半導体層を選択的にエッチングすることにより、前記第１半導体層が除去された空洞部を前記第２半導体層下に形成する工程と、前記第２溝を介して前記空洞部内に埋め込まれた埋め込み絶縁層を形成する工程と、前記第２半導体層に形成された第２溝内および前記半導体基板に形成された第３溝内に埋め込み絶縁体を一括して埋め込む工程とを備えることを特徴とする。 For this reason, even when an SOI element and a bulk element are mixedly mounted on the same semiconductor substrate, it is possible to separate the SOI element and the bulk element while suppressing an increase in the number of processes, thereby suppressing an increase in cost. However, it is possible to configure elements having various characteristics and various functions on the same chip.
Further, according to the method for manufacturing a semiconductor device of one embodiment of the present invention, the step of selectively forming the first semiconductor layer over the first region of the semiconductor substrate, and the etching rate is lower than that of the first semiconductor layer. Selectively forming a second semiconductor layer on the first semiconductor layer, forming a first groove through the first and second semiconductor layers to expose the semiconductor substrate, and the second Forming a support in the first groove for supporting a semiconductor layer on the semiconductor substrate; and exposing at least a portion of the first semiconductor layer from the second semiconductor layer after the support is formed. Forming a second groove and simultaneously forming a third groove on the semiconductor substrate for isolating the second region of the semiconductor substrate; and selectively etching the first semiconductor layer through the second groove. The first half Forming a cavity from which the body layer has been removed under the second semiconductor layer; forming a buried insulating layer embedded in the cavity via the second groove; and And a step of burying a buried insulator in the second groove formed and the third groove formed in the semiconductor substrate.

これにより、ＳＯＩ基板を用いることなく、ＳＯＩ素子とバルク素子とを同一半導体基板上に混載することが可能となるとともに、半導体基板を素子分離する第１素子分離領域および第２半導体層を素子分離する第２素子分離領域を一括して形成することができる。このため、ＳＯＩ素子とバルク素子とを同一半導体基板上に混載した場合においても、工程数の増大を抑制しつつ、ＳＯＩ素子およびバルク素子の素子分離をそれぞれ行うことが可能となり、コスト増を抑制しつつ、優れた特性を持つ様々の機能を有する素子を同一チップ上に構成することが可能となる。   Accordingly, it is possible to mix the SOI element and the bulk element on the same semiconductor substrate without using the SOI substrate, and the element isolation between the first element isolation region and the second semiconductor layer for element isolation of the semiconductor substrate. The second element isolation regions to be formed can be formed in a lump. For this reason, even when an SOI element and a bulk element are mixedly mounted on the same semiconductor substrate, it is possible to separate the SOI element and the bulk element while suppressing an increase in the number of processes, thereby suppressing an increase in cost. However, it is possible to configure elements having various characteristics and various functions on the same chip.

また、本発明の一態様に係る半導体装置の製造方法によれば、半導体基板上に第１半導体層を形成する工程と、前記第１半導体層よりもエッチングレートが小さな第２半導体層を前記第１半導体層上に形成する工程と、前記半導体基板の第１領域上に前記第１および第２半導体層を残したまま、前記半導体基板の第２領域上の前記第１および第２半導体層を除去する工程と、前記第１および第２半導体層を貫通して前記半導体基板を露出させる第１溝を形成するとともに、前記半導体基板の第２領域を素子分離する第２溝を前記半導体基板に同時に形成する工程と、前記第２半導体層を前記半導体基板上で支持する支持体を前記第１溝内に形成すると同時に、第２溝内に絶縁体を形成する工程と、前記支持体が形成された後に前記第１半導体層の少なくとも一部を前記第２半導体層から露出させる第３溝を形成する工程と、前記第３溝を介して第１半導体層を選択的にエッチングすることにより、前記第１半導体層が除去された空洞部を前記第２半導体層下に形成する工程と、前記第３溝を介して前記空洞部内に埋め込まれた埋め込み絶縁層を形成する工程と、前記第２半導体層に形成された第３溝内に埋め込み絶縁体を埋め込む工程とを備えることを特徴とする。   According to the method for manufacturing a semiconductor device of one embodiment of the present invention, the step of forming the first semiconductor layer over the semiconductor substrate, and the second semiconductor layer having an etching rate lower than that of the first semiconductor layer are provided in the first And forming the first and second semiconductor layers on the second region of the semiconductor substrate while leaving the first and second semiconductor layers on the first region of the semiconductor substrate. Forming a first groove through the first and second semiconductor layers to expose the semiconductor substrate, and forming a second groove in the semiconductor substrate for isolating the second region of the semiconductor substrate. Forming the support in the first groove at the same time as forming the support in the first groove, and forming the support in the second groove; After the first semiconductor Forming a third groove that exposes at least a portion of the first semiconductor layer from the second semiconductor layer, and selectively etching the first semiconductor layer through the third groove to remove the first semiconductor layer. Forming a hollow portion under the second semiconductor layer, forming a buried insulating layer embedded in the hollow portion through the third groove, and a third layer formed in the second semiconductor layer. And a step of embedding a buried insulator in the groove.

これにより、ＳＯＩ基板を用いることなく、ＳＯＩ素子とバルク素子とを同一半導体基板上に混載することが可能となるとともに、半導体基板を素子分離する第１素子分離領域および第２半導体層を素子分離する第２素子分離領域を一括して形成することができる。このため、ＳＯＩ素子とバルク素子とを同一半導体基板上に混載した場合においても、工程数の増大を抑制しつつ、ＳＯＩ素子およびバルク素子の素子分離をそれぞれ行うことが可能となり、コスト増を抑制しつつ、優れた特性を持つ様々の機能を有する素子を同一チップ上に構成することが可能となる。   Accordingly, it is possible to mix the SOI element and the bulk element on the same semiconductor substrate without using the SOI substrate, and the element isolation between the first element isolation region and the second semiconductor layer for element isolation of the semiconductor substrate. The second element isolation regions to be formed can be formed in a lump. For this reason, even when an SOI element and a bulk element are mixedly mounted on the same semiconductor substrate, it is possible to separate the SOI element and the bulk element while suppressing an increase in the number of processes, thereby suppressing an increase in cost. However, it is possible to configure elements having various characteristics and various functions on the same chip.

また、本発明の一態様に係る半導体装置の製造方法によれば、半導体基板の第１領域上に第１半導体層を選択的に形成する工程と、前記第１半導体層よりもエッチングレートが小さな第２半導体層を前記第１半導体層上に選択的に形成する工程と、前記第１および第２半導体層を貫通して前記半導体基板を露出させる第１溝を形成するとともに、前記半導体基板の第２領域を素子分離する第２溝を前記半導体基板に同時に形成する工程と、前記第２半導体層を前記半導体基板上で支持する支持体を前記第１溝内に形成すると同時に、第２溝内に絶縁体を形成する工程と、前記支持体が形成された後に前記第１半導体層の少なくとも一部を前記第２半導体層から露出させる第３溝を形成する工程と、前記第３溝を介して第１半導体層を選択的にエッチングすることにより、前記第１半導体層が除去された空洞部を前記第２半導体層下に形成する工程と、前記第３溝を介して前記空洞部内に埋め込まれた埋め込み絶縁層を形成する工程と、前記第２半導体層に形成された第３溝内に埋め込み絶縁体を埋め込む工程とを備えることを特徴とする。   Further, according to the method for manufacturing a semiconductor device of one embodiment of the present invention, the step of selectively forming the first semiconductor layer over the first region of the semiconductor substrate, and the etching rate is lower than that of the first semiconductor layer. Forming a second semiconductor layer selectively on the first semiconductor layer, forming a first groove penetrating the first and second semiconductor layers and exposing the semiconductor substrate; and A step of simultaneously forming a second groove for isolating the second region in the semiconductor substrate, and a support for supporting the second semiconductor layer on the semiconductor substrate are formed in the first groove, and at the same time, the second groove Forming an insulator therein, forming a third groove exposing at least a portion of the first semiconductor layer from the second semiconductor layer after the support is formed, and forming the third groove The first semiconductor layer selectively via Forming a cavity from the first semiconductor layer under the second semiconductor layer by etching, and forming a buried insulating layer embedded in the cavity through the third groove And a step of embedding a buried insulator in the third groove formed in the second semiconductor layer.

これにより、ＳＯＩ基板を用いることなく、ＳＯＩ素子とバルク素子とを同一半導体基板上に混載することが可能となるとともに、半導体基板を素子分離する第１素子分離領域および第２半導体層を素子分離する第２素子分離領域を一括して形成することができる。このため、ＳＯＩ素子とバルク素子とを同一半導体基板上に混載した場合においても、工程数の増大を抑制しつつ、ＳＯＩ素子およびバルク素子の素子分離をそれぞれ行うことが可能となり、コスト増を抑制しつつ、優れた特性を持つ様々の機能を有する素子を同一チップ上に構成することが可能となる。   Accordingly, it is possible to mix the SOI element and the bulk element on the same semiconductor substrate without using the SOI substrate, and the element isolation between the first element isolation region and the second semiconductor layer for element isolation of the semiconductor substrate. The second element isolation regions to be formed can be formed in a lump. For this reason, even when an SOI element and a bulk element are mixedly mounted on the same semiconductor substrate, it is possible to separate the SOI element and the bulk element while suppressing an increase in the number of processes, thereby suppressing an increase in cost. However, it is possible to configure elements having various characteristics and various functions on the same chip.

また、本発明の一態様に係る半導体装置の製造方法によれば、前記半導体基板の第２領域上に酸化膜を形成してから、前記半導体基板の第１領域上に前記第１および第２半導体層を選択的に形成することを特徴とする。
これにより、エピタキシャル成長を行うことで、半導体基板の一部の領域に第１および第２半導体層を選択的に形成することが可能となり、ＳＯＩ構造とバルク構造とを同一半導体基板上に混載することができる。 According to the method for manufacturing a semiconductor device of one embodiment of the present invention, after forming an oxide film on the second region of the semiconductor substrate, the first and second regions on the first region of the semiconductor substrate. A semiconductor layer is selectively formed.
Accordingly, the first and second semiconductor layers can be selectively formed in a partial region of the semiconductor substrate by performing epitaxial growth, and the SOI structure and the bulk structure are mixedly mounted on the same semiconductor substrate. Can do.

また、本発明の一態様に係る半導体装置の製造方法によれば、前記半導体基板および前記第２半導体層はＳｉ、前記第１半導体層はＳｉＧｅであることを特徴とする。
これにより、半導体基板、第２半導体層および第１半導体層間の格子整合をとることを可能としつつ、半導体基板および第２半導体層よりも第１半導体層のエッチングレートを大きくすることが可能となる。このため、結晶品質の良い第２半導体層を第１半導体層上に形成することが可能となり、第２半導体層の品質を損なうことなく、第２半導体層と半導体基板との間の絶縁を図ることが可能となる。 According to the method for manufacturing a semiconductor device of one embodiment of the present invention, the semiconductor substrate and the second semiconductor layer are Si, and the first semiconductor layer is SiGe.
As a result, it is possible to increase the etching rate of the first semiconductor layer compared to the semiconductor substrate and the second semiconductor layer while allowing lattice matching between the semiconductor substrate, the second semiconductor layer, and the first semiconductor layer. . For this reason, it becomes possible to form the second semiconductor layer with good crystal quality on the first semiconductor layer, and insulation between the second semiconductor layer and the semiconductor substrate is achieved without impairing the quality of the second semiconductor layer. It becomes possible.

また、本発明の一態様に係る半導体装置の製造方法によれば、前記第１溝を形成する前に、前記第２半導体層の表面に絶縁膜を形成する工程をさらに備えることを特徴とする。
これにより、第２半導体層の表面を保護しながら、その後の工程を進めることができ、第２半導体層に及ぶダメージ等を防止することができる。
また、本発明の一態様に係る半導体装置の製造方法によれば、前記絶縁膜は少なくともシリコン窒化膜を含むことを特徴とする。 The method for manufacturing a semiconductor device according to one aspect of the present invention further includes a step of forming an insulating film on a surface of the second semiconductor layer before forming the first groove. .
As a result, it is possible to proceed with subsequent steps while protecting the surface of the second semiconductor layer, and to prevent damage to the second semiconductor layer.
According to the method for manufacturing a semiconductor device of one embodiment of the present invention, the insulating film includes at least a silicon nitride film.

これにより、半導体基板および第２半導体層の熱酸化にて埋め込み絶縁層を空洞部に形成した場合においても、第２半導体層の表面が熱酸化されることを防止することが可能となる。このため、第２半導体層の膜減りを低減しつつ、第２半導体層を埋め込み絶縁層上に配置することができる。また、酸化防止膜としての機能のほかに、ＣＭＰ（化学的機械的研磨）による平坦化プロセスのストッパー層として、機能させる事もできる。   Thereby, even when the buried insulating layer is formed in the cavity by thermal oxidation of the semiconductor substrate and the second semiconductor layer, it is possible to prevent the surface of the second semiconductor layer from being thermally oxidized. For this reason, it is possible to dispose the second semiconductor layer on the buried insulating layer while reducing the film loss of the second semiconductor layer. In addition to the function as an antioxidant film, it can also function as a stopper layer for a planarization process by CMP (Chemical Mechanical Polishing).

また、本発明の一態様に係る半導体装置の製造方法によれば、前記第１半導体層が除去された空洞部を前記第２半導体層下に形成した後、前記第２半導体層の側面と表面の間のコーナー部を丸める熱酸化を行う工程をさらに備えることを特徴とする。
これにより、第２半導体層の端部を丸めることが可能となり、第２半導体層上にゲート電極を配置した場合においても、ゲート電極下の第２半導体層の端部にかかる電界集中を緩和することが可能となることから、第２半導体層の側面と表面の間のコーナー部の絶縁膜の耐圧や信頼性を改善すると共に、閾値の低い寄生トランジスタが形成されることを防止することが可能となる。特に、ＳＯＩ素子が形成される第１領域上の第２溝とバルク素子が形成される第２領域上に第３溝が同時形成される場合、前記熱酸化により、第三溝即ちＳＴＩのトレンチコーナー部を同時に丸めることができ、バルク素子の絶縁膜の耐圧や信頼性を改善すると共に、閾値の低い寄生トランジスタが形成されることを防止することが可能となる。 In addition, according to the method for manufacturing a semiconductor device of one embodiment of the present invention, after forming the cavity from which the first semiconductor layer is removed under the second semiconductor layer, the side surface and the surface of the second semiconductor layer are formed. The method further includes a step of performing thermal oxidation for rounding corner portions between the two.
As a result, the end of the second semiconductor layer can be rounded, and the electric field concentration applied to the end of the second semiconductor layer under the gate electrode can be reduced even when the gate electrode is disposed on the second semiconductor layer. Therefore, it is possible to improve the withstand voltage and reliability of the insulating film at the corner between the side surface of the second semiconductor layer and to prevent the formation of a parasitic transistor having a low threshold value. It becomes. In particular, when the second groove on the first region where the SOI element is formed and the third groove are simultaneously formed on the second region where the bulk element is formed, the third groove, that is, the trench of the STI is formed by the thermal oxidation. The corner portions can be rounded at the same time, so that the breakdown voltage and reliability of the insulating film of the bulk element can be improved and a parasitic transistor having a low threshold can be prevented from being formed.

以下、本発明の実施形態に係る半導体装置の製造方法について図面を参照しながら説明する。
図１（ａ）〜図１１（ａ）は、本発明の一実施形態に係る半導体装置の製造方法を示す平面図、図１（ｂ）〜図１１（ｂ）は、図１（ａ）〜図１１（ａ）のＡ１−Ａ１´〜Ａ１１−Ａ１１´線でそれぞれ切断した断面図、図１（ｃ）〜図１１（ｃ）は、図１（ａ）〜図１１（ａ）のＢ１−Ｂ１´〜Ｂ１１−Ｂ１１´線でそれぞれ切断した断面図、図１（ｄ）〜図１１（ｄ）は、図１（ａ）〜図１１（ａ）のＣ１−Ｃ１´〜Ｃ１１−Ｃ１１´線でそれぞれ切断した断面図である。 Hereinafter, a semiconductor device manufacturing method according to an embodiment of the present invention will be described with reference to the drawings.
1A to 11A are plan views showing a method for manufacturing a semiconductor device according to an embodiment of the present invention, and FIGS. 1B to 11B are FIGS. Sectional views cut along lines A1-A1 ′ to A11-A11 ′ in FIG. 11A, and FIGS. 1C to 11C show B1- in FIG. 1A to FIG. Cross-sectional views cut along lines B1 ′ to B11-B11 ′, FIGS. 1D to 11D are lines C1-C1 ′ to C11-C11 ′ in FIGS. 1A to 11A, respectively. It is sectional drawing cut | disconnected by each.

図１において、半導体基板１には、ＳＯＩ形成領域Ｒ１およびバルク領域Ｒ２が設けられている。そして、半導体基板１の熱酸化を行うことにより、半導体基板１の表面に酸化膜２を形成する。なお、半導体基板１の材質としては、例えば、Ｓｉ、Ｇｅ、ＳｉＧｅ、ＳｉＣ、ＳｉＳｎ、ＰｂＳ、ＧａＡｓ、ＩｎＰ、ＧａＰ、ＧａＮまたはＺｎＳｅなどを用いることができる。そして、フォトリソグラフィー技術およびエッチング技術を用いて酸化膜２をパターニングすることにより、ＳＯＩ形成領域Ｒ１の酸化膜２を除去し、ＳＯＩ形成領域Ｒ１の半導体基板１の表面を露出させる。   In FIG. 1, a semiconductor substrate 1 is provided with an SOI formation region R1 and a bulk region R2. Then, the semiconductor substrate 1 is thermally oxidized to form an oxide film 2 on the surface of the semiconductor substrate 1. As a material of the semiconductor substrate 1, for example, Si, Ge, SiGe, SiC, SiSn, PbS, GaAs, InP, GaP, GaN, or ZnSe can be used. Then, by patterning the oxide film 2 using a photolithography technique and an etching technique, the oxide film 2 in the SOI formation region R1 is removed, and the surface of the semiconductor substrate 1 in the SOI formation region R1 is exposed.

次に、図２に示すように、酸化膜２をマスクとして選択エピタキシャル成長を行うことにより、第１半導体層３を半導体基板１上のＳＯＩ形成領域Ｒ１に選択的に形成する。ここで、単結晶半導体層を半導体基板１上に成膜させる時に、アモルファス半導体層が酸化膜２上に成膜するが、アモルファス半導体層を塩素ガスなどに晒すことにより、半導体基板１上に成膜された単結晶半導体層を残したまま、アモルファス半導体層を分解除去することができる。このため、選択エピタキシャル成長を行うことにより、酸化膜２上に半導体層が成膜されないようにして、半導体基板１上に第１半導体層３を選択的に形成することができる。   Next, as shown in FIG. 2, the first semiconductor layer 3 is selectively formed in the SOI formation region R1 on the semiconductor substrate 1 by performing selective epitaxial growth using the oxide film 2 as a mask. Here, when the single crystal semiconductor layer is formed on the semiconductor substrate 1, the amorphous semiconductor layer is formed on the oxide film 2. However, the amorphous semiconductor layer is formed on the semiconductor substrate 1 by exposing the amorphous semiconductor layer to chlorine gas or the like. The amorphous semiconductor layer can be decomposed and removed while leaving the formed single crystal semiconductor layer. Therefore, by performing selective epitaxial growth, the first semiconductor layer 3 can be selectively formed on the semiconductor substrate 1 so that the semiconductor layer is not formed on the oxide film 2.

続けて、選択エピタキシャル成長を行うことにより、ＳＯＩ形成領域Ｒ１の第１半導体層３上に第２半導体層４を形成する。なお、第１半導体層３は、半導体基板１および第２半導体層４よりもエッチングレートが大きな材質を用いることができ、第１半導体層３および第２半導体層４の材質としては、例えば、Ｓｉ、Ｇｅ、ＳｉＧｅ、ＳｉＣ、ＳｉＳｎ、ＰｂＳ、ＧａＡｓ、ＩｎＰ、ＧａＰ、ＧａＮまたはＺｎＳｅなどの中から選択された組み合わせを用いることができる。特に、半導体基板１がＳｉの場合、第１半導体層３としてＳｉＧｅ、第２半導体層４としてＳｉを用いることが好ましい。   Subsequently, the second semiconductor layer 4 is formed on the first semiconductor layer 3 in the SOI formation region R1 by performing selective epitaxial growth. The first semiconductor layer 3 can be made of a material having a higher etching rate than the semiconductor substrate 1 and the second semiconductor layer 4, and the material of the first semiconductor layer 3 and the second semiconductor layer 4 is, for example, Si , Ge, SiGe, SiC, SiSn, PbS, GaAs, InP, GaP, GaN, ZnSe, or the like can be used. In particular, when the semiconductor substrate 1 is Si, it is preferable to use SiGe as the first semiconductor layer 3 and Si as the second semiconductor layer 4.

これにより、第１半導体層３と第２半導体層４との間の格子整合をとることを可能としつつ、第１半導体層３と第２半導体層４との間のエッチング時の選択比を確保することができる。なお、第１半導体層３としては、単結晶半導体層の他、多結晶半導体層、アモルファス半導体層または多孔質半導体層を用いるようにしてもよい。また、第１半導体層３の代わりに、単結晶半導体層をエピタキシャル成長にて成膜可能なγ−酸化アルミニウムなどの金属酸化膜を用いるようにしてもよい。また、第１半導体層３および第２半導体層４の膜厚は、例えば、１〜１００ｎｍ程度とすることができる。   Thereby, while making it possible to achieve lattice matching between the first semiconductor layer 3 and the second semiconductor layer 4, a selection ratio during etching between the first semiconductor layer 3 and the second semiconductor layer 4 is ensured. can do. The first semiconductor layer 3 may be a single crystal semiconductor layer, a polycrystalline semiconductor layer, an amorphous semiconductor layer, or a porous semiconductor layer. Further, instead of the first semiconductor layer 3, a metal oxide film such as γ-aluminum oxide capable of forming a single crystal semiconductor layer by epitaxial growth may be used. Moreover, the film thickness of the 1st semiconductor layer 3 and the 2nd semiconductor layer 4 can be about 1-100 nm, for example.

次に、図３に示すように、バルク領域Ｒ２の半導体基板１上の酸化膜２を除去する。そして、半導体基板１および第２半導体層４の熱酸化により第２半導体層４の表面に犠牲酸化膜５を形成する。そして、ＣＶＤなどの方法により、犠牲酸化膜５上の全面に酸化防止膜６を形成する。なお、酸化防止膜６としては、例えば、シリコン窒化膜を用いることができる。酸化防止膜は、酸化防止の機能のほかに、ＣＭＰによる平坦化プロセスのストッパー層として機能させる事もできる。   Next, as shown in FIG. 3, the oxide film 2 on the semiconductor substrate 1 in the bulk region R2 is removed. Then, a sacrificial oxide film 5 is formed on the surface of the second semiconductor layer 4 by thermal oxidation of the semiconductor substrate 1 and the second semiconductor layer 4. Then, an antioxidant film 6 is formed on the entire surface of the sacrificial oxide film 5 by a method such as CVD. For example, a silicon nitride film can be used as the antioxidant film 6. In addition to the antioxidant function, the antioxidant film can also function as a stopper layer for a planarization process by CMP.

次に、図４に示すように、フォトリソグラフィー技術およびエッチング技術を用いて、酸化防止膜６、犠牲酸化膜５、第２半導体層４および第１半導体層３をパターニングすることにより、半導体基板１の一部を露出させる溝７を形成する。なお、半導体基板１の一部を露出させる場合、半導体基板１の表面でエッチングを止めるようにしてもよいし、半導体基板１をオーバーエッチングして半導体基板１に凹部を形成するようにしてもよい。また、溝７の配置位置は、第２半導体層４の素子分離領域の一部に対応させることができる。   Next, as shown in FIG. 4, the semiconductor substrate 1 is patterned by patterning the antioxidant film 6, the sacrificial oxide film 5, the second semiconductor layer 4, and the first semiconductor layer 3 using a photolithography technique and an etching technique. A groove 7 for exposing a part of the groove is formed. When a part of the semiconductor substrate 1 is exposed, the etching may be stopped on the surface of the semiconductor substrate 1 or the semiconductor substrate 1 may be over-etched to form a recess in the semiconductor substrate 1. . Further, the arrangement position of the groove 7 can correspond to a part of the element isolation region of the second semiconductor layer 4.

次に、図５に示すように、熱酸化等の方法によって、第１半導体層３および第２半導体層４の側壁に酸化膜７ａを形成する。ここで、熱酸化前にキャップ層を形成後、熱酸化する事も可能である。キャップ層としては、例えば、シリコン酸化膜あるいはシリコン膜などを用いることができる。そして、第１半導体層３および第２半導体層４の側壁にキャップ層が形成された状態で、第１半導体層３および第２半導体層４の一部を熱酸化する。キャップ層を形成した後で、第１半導体層３および第２半導体層４の熱酸化を施すことで、第１半導体層３に含まれる成分が外方拡散することを抑制しつつ、少なくとも第２半導体層４の側壁に界面準位の少ない半導体／酸化膜界面を形成することができる。同時に、第１半導体層３に含まれる成分にて周囲が汚染されることを抑制することができる。   Next, as shown in FIG. 5, an oxide film 7a is formed on the sidewalls of the first semiconductor layer 3 and the second semiconductor layer 4 by a method such as thermal oxidation. Here, it is also possible to perform thermal oxidation after forming the cap layer before thermal oxidation. For example, a silicon oxide film or a silicon film can be used as the cap layer. Then, with the cap layers formed on the side walls of the first semiconductor layer 3 and the second semiconductor layer 4, a part of the first semiconductor layer 3 and the second semiconductor layer 4 is thermally oxidized. After the cap layer is formed, the first semiconductor layer 3 and the second semiconductor layer 4 are subjected to thermal oxidation, thereby suppressing the components contained in the first semiconductor layer 3 from diffusing outwardly, and at least the second layer. A semiconductor / oxide film interface with few interface states can be formed on the sidewall of the semiconductor layer 4. At the same time, it is possible to prevent the surroundings from being contaminated with components contained in the first semiconductor layer 3.

そして、ＣＶＤなどの方法により基板全面が覆われるようにして溝７内に埋め込まれた支持体８を成膜する。なお、支持体８は、溝７内における第１半導体層３および第２半導体層４の側壁にも成膜され、第２半導体層４を半導体基板１上で支持することができる。また、基板全体を覆うように形成された支持体８は、第２半導体層４の撓み等を抑制して、平坦性を保ったまま第２半導体層４を支持する必要がある。そのため、その機械的な強度を確保する意味で、４００ｎｍ以上の膜厚にすることが好ましい。また、支持体８の材質としては、シリコン酸化膜などの絶縁体を用いることができる。   Then, a support 8 embedded in the groove 7 is formed so as to cover the entire surface of the substrate by a method such as CVD. The support 8 is also formed on the side walls of the first semiconductor layer 3 and the second semiconductor layer 4 in the groove 7, and can support the second semiconductor layer 4 on the semiconductor substrate 1. Further, the support 8 formed so as to cover the entire substrate needs to support the second semiconductor layer 4 while suppressing the bending of the second semiconductor layer 4 and maintaining flatness. Therefore, it is preferable to set the film thickness to 400 nm or more in order to ensure the mechanical strength. Moreover, as a material of the support 8, an insulator such as a silicon oxide film can be used.

次に、図６に示すように、フォトリソグラフィー技術およびエッチング技術を用いて支持体８、酸化防止膜６、犠牲酸化膜５、第２半導体層４、第１半導体層３および半導体基板１をパターニングすることにより、第１半導体層１２の一部を露出させる溝９ｂを形成するとともに、バルク領域Ｒ２を素子分離する溝９ａ、９ｃを半導体基板１に形成する。ここで、溝９ａ、９ｂ、９ｃの配置位置は、第２半導体層４の素子分離領域の一部に対応させることができる。   Next, as shown in FIG. 6, the support 8, the antioxidant film 6, the sacrificial oxide film 5, the second semiconductor layer 4, the first semiconductor layer 3, and the semiconductor substrate 1 are patterned using a photolithography technique and an etching technique. As a result, a trench 9b for exposing a part of the first semiconductor layer 12 is formed, and trenches 9a and 9c for isolating the bulk region R2 are formed in the semiconductor substrate 1. Here, the arrangement positions of the grooves 9 a, 9 b, 9 c can correspond to a part of the element isolation region of the second semiconductor layer 4.

なお、第１半導体層３の一部を露出させる場合、第１半導体層３の表面でエッチングを止めるようにしてもよいし、第１半導体層３をオーバーエッチングして第１半導体層３に凹部を形成するようにしてもよい。あるいは、溝９ｂ内の第１半導体層３を貫通させて半導体基板１の表面を露出させるようにしてもよい。ここで、第１半導体層３のエッチングを途中で止めることにより、溝９ｂ内の半導体基板１の表面が露出されることを防止することができる。このため、第１半導体層３をエッチング除去する際に、溝９ｂ内の半導体基板１がエッチング液またはエッチングガスに晒される時間を減らすことが可能となり、溝９ｂ内の半導体基板１のオーバーエッチングを抑制することができる。   When a part of the first semiconductor layer 3 is exposed, the etching may be stopped on the surface of the first semiconductor layer 3, or the first semiconductor layer 3 is over-etched to form a recess in the first semiconductor layer 3. May be formed. Alternatively, the surface of the semiconductor substrate 1 may be exposed through the first semiconductor layer 3 in the groove 9b. Here, by stopping the etching of the first semiconductor layer 3 halfway, it is possible to prevent the surface of the semiconductor substrate 1 in the groove 9b from being exposed. Therefore, when the first semiconductor layer 3 is removed by etching, it is possible to reduce the time during which the semiconductor substrate 1 in the groove 9b is exposed to the etching solution or the etching gas, and overetching of the semiconductor substrate 1 in the groove 9b is prevented. Can be suppressed.

次に、図７に示すように、溝９ｂを介してエッチングガスまたはエッチング液を第１半導体層３に接触させることにより、第１半導体層３をエッチング除去し、半導体基板１と第２半導体層４との間に空洞部１０を形成する。
ここで、溝７内に支持体８を設けることにより、第１半導体層３が除去された場合においても、第２半導体層４を半導体基板１上で支持することが可能となるとともに、溝７とは別に溝９ｂを設けることにより、第２半導体層４下の第１半導体層３にエッチングガスまたはエッチング液を接触させることが可能となる。このため、第２半導体層４の品質を損なうことなく、第２半導体層４と半導体基板１との間の絶縁を図ることが可能となる。 Next, as shown in FIG. 7, the first semiconductor layer 3 is removed by etching by bringing an etching gas or an etchant into contact with the first semiconductor layer 3 through the groove 9 b, so that the semiconductor substrate 1 and the second semiconductor layer are removed. And the cavity 10 is formed between the two.
Here, by providing the support 8 in the groove 7, the second semiconductor layer 4 can be supported on the semiconductor substrate 1 even when the first semiconductor layer 3 is removed. In addition, by providing the groove 9b, the etching gas or the etchant can be brought into contact with the first semiconductor layer 3 below the second semiconductor layer 4. For this reason, it is possible to achieve insulation between the second semiconductor layer 4 and the semiconductor substrate 1 without impairing the quality of the second semiconductor layer 4.

なお、半導体基板１および第２半導体層４がＳｉ、第１半導体層３がＳｉＧｅの場合、第１半導体層３のエッチング液としてフッ硝酸（フッ酸、硝酸、水の混合液）を用いることが好ましい。これにより、ＳｉとＳｉＧｅの選択比として１：１００〜１０００程度を得ることができ、半導体基板１および第２半導体層４のオーバーエッチングを抑制しつつ、第１半導体層３を除去することが可能となる。また、第１半導体層３のエッチング液としてフッ硝酸過水、アンモニア過水、あるいはフッ酢酸過水などを用いても良い。   When the semiconductor substrate 1 and the second semiconductor layer 4 are Si and the first semiconductor layer 3 is SiGe, hydrofluoric acid (a mixed solution of hydrofluoric acid, nitric acid, and water) is used as the etchant for the first semiconductor layer 3. preferable. As a result, a Si / SiGe selection ratio of about 1: 100 to 1000 can be obtained, and the first semiconductor layer 3 can be removed while suppressing overetching of the semiconductor substrate 1 and the second semiconductor layer 4. It becomes. Further, as the etchant for the first semiconductor layer 3, hydrofluoric acid overwater, ammonia overwater, or hydrofluoric acid overwater may be used.

また、第１半導体層３をエッチング除去する前に、陽極酸化などの方法により第１半導体層３を多孔質化するようにしてもよいし、第１半導体層３にイオン注入を行うことにより、第１半導体層３をアモルファス化するようにしてもよい。これにより、第１半導体層３のエッチングレートを増大させることが可能となり、第１半導体層３のエッチング面積を拡大することができる。   Further, before the first semiconductor layer 3 is etched away, the first semiconductor layer 3 may be made porous by a method such as anodic oxidation, or by ion implantation into the first semiconductor layer 3, The first semiconductor layer 3 may be made amorphous. Thereby, the etching rate of the first semiconductor layer 3 can be increased, and the etching area of the first semiconductor layer 3 can be expanded.

また、第２半導体層４の端部を熱酸化することにより、第２半導体層４の端部を丸めるようにしてもよい。ここで、第２半導体層４の端部を熱酸化する場合、１１００℃前後の高温でドライ酸化を行うことが好ましい。これにより、第２半導体層４上に図１１のゲート電極１５を配置した場合においても、ゲート電極１５下の第２半導体層４の端部にかかる電界集中を緩和することができ、第２半導体層の側面と表面の間のコーナー部の絶縁膜の耐圧や信頼性を改善すると共に、閾値の低い寄生トランジスタが形成されることを防止することが可能となる。ここで、図９の埋め込み絶縁体１３にて溝９ｂ内を埋め込む前に第２半導体層４の端部を熱酸化することにより、溝９ｂを介して酸化性ガスを第２半導体層４の端部に効率よく接触させることができ、第２半導体層４の端部を効率よく丸めることができる。更に、前記熱酸化により、第三溝即ちＳＴＩのトレンチコーナー部を同時に丸めることができ、バルク素子の絶縁膜の耐圧や信頼性を改善すると共に、閾値の低い寄生トランジスタが形成されることを防止することが可能となる。   Further, the end of the second semiconductor layer 4 may be rounded by thermally oxidizing the end of the second semiconductor layer 4. Here, when the end portion of the second semiconductor layer 4 is thermally oxidized, dry oxidation is preferably performed at a high temperature of about 1100 ° C. Thereby, even when the gate electrode 15 of FIG. 11 is arranged on the second semiconductor layer 4, the electric field concentration applied to the end of the second semiconductor layer 4 below the gate electrode 15 can be reduced, and the second semiconductor It is possible to improve the breakdown voltage and reliability of the insulating film at the corner between the side surface and the surface of the layer, and to prevent the formation of a parasitic transistor having a low threshold value. Here, the end portion of the second semiconductor layer 4 is thermally oxidized before the trench 9b is filled with the buried insulator 13 shown in FIG. 9, so that the oxidizing gas is removed from the end of the second semiconductor layer 4 through the trench 9b. The end portion of the second semiconductor layer 4 can be efficiently rounded. Further, the thermal oxidation can simultaneously round the third groove, that is, the trench corner of the STI, thereby improving the breakdown voltage and reliability of the insulating film of the bulk element and preventing the formation of a parasitic transistor having a low threshold. It becomes possible to do.

次に、図８に示すように、半導体基板１および第２半導体層４の熱酸化を行うことにより、半導体基板１と第２半導体層４との間の空洞部１０に埋め込み絶縁層１１を形成する。その際、第２半導体層４の側壁および半導体基板１に形成された溝９ａ、９ｃ内の表面も酸化され、第２半導体層４の側壁に酸化膜１２ｂが形成されるとともに、半導体基板１に形成された溝９ａ、９ｃ内の表面に酸化膜１２ａ、１２ｃがそれぞれ形成される。   Next, as shown in FIG. 8, the buried insulating layer 11 is formed in the cavity 10 between the semiconductor substrate 1 and the second semiconductor layer 4 by performing thermal oxidation of the semiconductor substrate 1 and the second semiconductor layer 4. To do. At that time, the side walls of the second semiconductor layer 4 and the surfaces in the grooves 9 a and 9 c formed in the semiconductor substrate 1 are also oxidized, and an oxide film 12 b is formed on the side walls of the second semiconductor layer 4. Oxide films 12a and 12c are formed on the surfaces in the formed grooves 9a and 9c, respectively.

なお、半導体基板１および第２半導体層４の熱酸化にて埋め込み絶縁層１１を形成する場合、埋め込み性を向上させるために、反応律速となる低温のウェット酸化を用いることが好ましい。また、空洞部１０に埋め込み絶縁層１１を形成した後、１１００℃以上の高温アニールを行うようにしてもよい。これにより、埋め込み絶縁層１１をリフローさせることが可能となり、埋め込み絶縁層１１のストレスを緩和させることが可能となるとともに、第２半導体層４との境界における界面準位を減らすことができる。また、埋め込み絶縁層１１は空洞部１０を全て埋めるように形成しても良いし、空洞部１０が一部残るように形成しても良い。   In the case where the buried insulating layer 11 is formed by thermal oxidation of the semiconductor substrate 1 and the second semiconductor layer 4, it is preferable to use low-temperature wet oxidation that is reaction-controlled in order to improve the embedding property. Further, after the buried insulating layer 11 is formed in the cavity 10, high-temperature annealing at 1100 ° C. or higher may be performed. Thereby, the buried insulating layer 11 can be reflowed, the stress of the buried insulating layer 11 can be relieved, and the interface state at the boundary with the second semiconductor layer 4 can be reduced. Further, the buried insulating layer 11 may be formed so as to fill the entire cavity 10 or may be formed so that a part of the cavity 10 remains.

また、図８の方法では、半導体基板１および第２半導体層４の熱酸化を行うことにより、半導体基板１と第２半導体層４との間の空洞部１０に埋め込み絶縁層１１を形成する方法について説明したが、ＣＶＤ法にて半導体基板１と第２半導体層４との間の空洞部１０に絶縁膜を成膜させることにより、半導体基板１と第２半導体層４との間の空洞部１０を埋め込み絶縁層１１で埋め込むようにしてもよい。   In the method of FIG. 8, the buried insulating layer 11 is formed in the cavity 10 between the semiconductor substrate 1 and the second semiconductor layer 4 by performing thermal oxidation of the semiconductor substrate 1 and the second semiconductor layer 4. The cavity portion between the semiconductor substrate 1 and the second semiconductor layer 4 is formed by forming an insulating film in the cavity portion 10 between the semiconductor substrate 1 and the second semiconductor layer 4 by the CVD method. 10 may be embedded in the embedded insulating layer 11.

これにより、第２半導体層４の膜減りを防止しつつ、半導体基板１と第２半導体層４との間の空洞部１０を酸化膜以外の材料で埋め込むことが可能となる。このため、第２半導体層４の裏面側に配置される埋め込み絶縁層１１の厚膜化を図ることが可能となるとともに、誘電率を低下させることが可能となり、第２半導体層４の裏面側の寄生容量を低減させることができる。   As a result, it is possible to fill the cavity 10 between the semiconductor substrate 1 and the second semiconductor layer 4 with a material other than the oxide film while preventing the second semiconductor layer 4 from being reduced. Therefore, it is possible to increase the thickness of the buried insulating layer 11 disposed on the back surface side of the second semiconductor layer 4 and to reduce the dielectric constant, so that the back surface side of the second semiconductor layer 4 can be reduced. Parasitic capacitance can be reduced.

なお、埋め込み絶縁層１１の材質としては、例えば、シリコン酸化膜の他、ＦＳＧ（フッ化シリケートグラス）膜やシリコン窒化膜などを用いるようにしてもよい。また、埋め込み絶縁層１１として、ＳＯＧ（Ｓｐｉｎ Ｏｎ Ｇｌａｓｓ）膜の他、ＰＳＧ膜、ＢＰＳＧ膜、ＰＡＥ（ｐｏｌｙ ａｒｙｌｅｎｅｅｔｈｅｒ）系膜、ＨＳＱ（ｈｙｄｒｏｇｅｎ ｓｉｌｓｅｓｑｕｉｏｘａｎｅ）系膜、ＭＳＱ（ｍｅｔｈｙｌ ｓｉｌｓｅｓｑｕｉｏｘａｎｅ）系膜、ＰＣＢ系膜、ＣＦ系膜、ＳｉＯＣ系膜、ＳｉＯＦ系膜などの有機ｌｏｗｋ膜、或いはこれらのポーラス膜を用いるようにしてもよい。   As a material of the buried insulating layer 11, for example, an FSG (fluorinated silicate glass) film or a silicon nitride film may be used in addition to the silicon oxide film. Further, as the buried insulating layer 11, in addition to an SOG (Spin On Glass) film, a PSG film, a BPSG film, a PAE (poly arylene ether) -based film, an HSQ (hydrogen silsesquioxane) -based film, an MSQ (methyl silsesquioxane) film, An organic lowk film such as a film, a CF-based film, a SiOC-based film, or a SiOF-based film, or a porous film thereof may be used.

また、第２半導体層４上に酸化防止膜６を設けることで、第２半導体層４の表面が熱酸化されることを防止しつつ、第２半導体層４の裏面側に埋め込み絶縁層１１を形成することが可能となり、第２半導体層４の膜減りを抑制することが可能となる。
また、溝７、９ｂの配置位置を第２半導体層４の素子分離領域に対応させることにより、第２半導体層４の横方向および縦方向の素子分離を一括して行うことが可能となるとともに、溝７内に支持体８を埋め込むことにより、第２半導体層４を半導体基板１上で支持する支持体８をアクティブ領域に確保する必要がなくなる。このため、工程増を抑制しつつ、ＳＯＩトランジスタを形成することが可能となるとともに、チップサイズの増大を抑制することができ、ＳＯＩトランジスタのコストダウンを図ることが可能となる。 Further, by providing the antioxidant film 6 on the second semiconductor layer 4, the embedded insulating layer 11 is formed on the back surface side of the second semiconductor layer 4 while preventing the surface of the second semiconductor layer 4 from being thermally oxidized. Thus, the second semiconductor layer 4 can be prevented from being reduced.
In addition, by making the arrangement positions of the grooves 7 and 9 b correspond to the element isolation regions of the second semiconductor layer 4, it is possible to collectively perform the element isolation in the horizontal direction and the vertical direction of the second semiconductor layer 4. By embedding the support 8 in the groove 7, it is not necessary to secure the support 8 that supports the second semiconductor layer 4 on the semiconductor substrate 1 in the active region. Therefore, an SOI transistor can be formed while suppressing an increase in the number of processes, and an increase in chip size can be suppressed, so that the cost of the SOI transistor can be reduced.

次に、図９に示すように、ＣＶＤなどの方法により支持体８上の全面が覆われるようにして溝９ａ〜９ｃ内に埋め込まれた埋め込み絶縁体１３を成膜する。なお、埋め込み絶縁体１３としては、例えば、シリコン酸化膜などの絶縁体を用いることができる。
次に、図１０に示すように、ＣＭＰなどの方法にて埋め込み絶縁体１３、支持体８を薄膜化するとともに、酸化防止膜をストッパー層として、ＣＭＰによる平坦化を止める。続いて、犠牲酸化膜５および酸化防止膜６を除去することにより、半導体基板１および第２半導体層４の表面を露出させる。 Next, as shown in FIG. 9, a buried insulator 13 embedded in the grooves 9a to 9c is formed so as to cover the entire surface of the support 8 by a method such as CVD. As the buried insulator 13, for example, an insulator such as a silicon oxide film can be used.
Next, as shown in FIG. 10, the buried insulator 13 and the support 8 are thinned by a method such as CMP, and planarization by CMP is stopped using an antioxidant film as a stopper layer. Subsequently, the sacrificial oxide film 5 and the antioxidant film 6 are removed to expose the surfaces of the semiconductor substrate 1 and the second semiconductor layer 4.

次に、図１１に示すように、ＳＯＩ形成領域Ｒ１において、第２半導体層４の表面の熱酸化を行うことにより、第２半導体層４の表面にゲート絶縁膜１４を形成する。そして、ＣＶＤなどの方法により、ゲート絶縁膜１４が形成された第２半導体層４上に多結晶シリコン層を形成する。そして、フォトリソグラフィー技術およびエッチング技術を用いて多結晶シリコン層をパターニングすることにより、第２半導体層４上にゲート電極１５を形成する。   Next, as shown in FIG. 11, the gate insulating film 14 is formed on the surface of the second semiconductor layer 4 by performing thermal oxidation on the surface of the second semiconductor layer 4 in the SOI formation region R <b> 1. Then, a polycrystalline silicon layer is formed on the second semiconductor layer 4 on which the gate insulating film 14 is formed by a method such as CVD. Then, the gate electrode 15 is formed on the second semiconductor layer 4 by patterning the polycrystalline silicon layer using a photolithography technique and an etching technique.

次に、ゲート電極１５をマスクとして、Ａｓ、Ｐ、Ｂなどの不純物を第２半導体層４内にイオン注入することにより、ゲート電極１５の側方にそれぞれ配置された低濃度不純物導入層からなるＬＤＤ層を第２半導体層４に形成する。そして、ＣＶＤなどの方法により、ＬＤＤ層が形成された第２半導体層４上に絶縁層を形成し、ＲＩＥなどの異方性エッチングを用いて絶縁層をエッチバックすることにより、ゲート電極１５の側壁にサイドウォール１６を形成する。そして、ゲート電極１５およびサイドウォール１６をマスクとして、Ａｓ、Ｐ、Ｂなどの不純物を第２半導体層４内にイオン注入することにより、サイドウォール１６の側方にそれぞれ配置された高濃度不純物導入層からなるソース層１７ａおよびドレイン層１７ｂを第２半導体層４に形成する。   Next, by using the gate electrode 15 as a mask, impurities such as As, P, and B are ion-implanted into the second semiconductor layer 4 to form low-concentration impurity introduction layers respectively disposed on the side of the gate electrode 15 An LDD layer is formed on the second semiconductor layer 4. Then, an insulating layer is formed on the second semiconductor layer 4 on which the LDD layer is formed by a method such as CVD, and the insulating layer is etched back using anisotropic etching such as RIE. Side walls 16 are formed on the side walls. Then, impurities such as As, P, and B are ion-implanted into the second semiconductor layer 4 using the gate electrode 15 and the sidewall 16 as a mask, thereby introducing high-concentration impurities respectively disposed on the side of the sidewall 16. A source layer 17 a and a drain layer 17 b made of layers are formed on the second semiconductor layer 4.

また、バルク領域Ｒ２において、半導体基板１の表面の熱酸化を行うことにより、半導体基板１の表面にゲート絶縁膜２４を形成する。そして、ＣＶＤなどの方法により、ゲート絶縁膜２４が形成された半導体基板１上に多結晶シリコン層を形成する。そして、フォトリソグラフィー技術およびエッチング技術を用いて多結晶シリコン層をパターニングすることにより、半導体基板１上にゲート電極２５を形成する。   In addition, the gate insulating film 24 is formed on the surface of the semiconductor substrate 1 by performing thermal oxidation of the surface of the semiconductor substrate 1 in the bulk region R2. Then, a polycrystalline silicon layer is formed on the semiconductor substrate 1 on which the gate insulating film 24 is formed by a method such as CVD. Then, the gate electrode 25 is formed on the semiconductor substrate 1 by patterning the polycrystalline silicon layer using a photolithography technique and an etching technique.

次に、ゲート電極２５をマスクとして、Ａｓ、Ｐ、Ｂなどの不純物を半導体基板１内にイオン注入することにより、ゲート電極２５の側方にそれぞれ配置された低濃度不純物導入層からなるＬＤＤ層を半導体基板１に形成する。そして、ＣＶＤなどの方法により、ＬＤＤ層が形成された半導体基板１上に絶縁層を形成し、ＲＩＥなどの異方性エッチングを用いて絶縁層をエッチバックすることにより、ゲート電極２５の側壁にサイドウォール２６を形成する。そして、ゲート電極２５およびサイドウォール２６をマスクとして、Ａｓ、Ｐ、Ｂなどの不純物を半導体基板１内にイオン注入することにより、サイドウォール２６の側方にそれぞれ配置された高濃度不純物導入層からなるソース層２７ａおよびドレイン層２７ｂを半導体基板１に形成する。尚、バルク素子とＳＯＩ素子を完全に別々に形成する必要は無く、ゲート絶縁膜、ゲート電極、サイドウォール形成等の工程は共通化可能である。   Next, using the gate electrode 25 as a mask, impurities such as As, P, and B are ion-implanted into the semiconductor substrate 1 to thereby form an LDD layer composed of low-concentration impurity introduction layers respectively disposed on the sides of the gate electrode 25. Are formed on the semiconductor substrate 1. Then, an insulating layer is formed on the semiconductor substrate 1 on which the LDD layer is formed by a method such as CVD, and the insulating layer is etched back using anisotropic etching such as RIE, so that the sidewall of the gate electrode 25 is formed. Sidewalls 26 are formed. Then, impurities such as As, P, and B are ion-implanted into the semiconductor substrate 1 using the gate electrode 25 and the side wall 26 as a mask, so that the high-concentration impurity introduction layers respectively disposed on the sides of the side wall 26 are removed. A source layer 27 a and a drain layer 27 b are formed on the semiconductor substrate 1. Note that it is not necessary to form the bulk element and the SOI element completely separately, and steps such as the formation of the gate insulating film, the gate electrode, and the sidewall can be made common.

これにより、ＳＯＩ基板を用いることなく、ＳＯＩ素子とバルク素子とを同一半導体基板１上に混載することが可能となるとともに、半導体基板１を素子分離する第１素子分離領域および第２半導体層４を素子分離する第２素子分離領域を一括して形成することができる。このため、ＳＯＩ構造とバルク構造とを同一半導体基板１上に混載した場合においても、工程数の増大を抑制しつつ、ＳＯＩ構造およびバルク構造の素子分離をそれぞれ行うことが可能となり、コスト増を抑制しつつ、優れた特性を持つ様々の機能を有する素子を同一チップ上に構成することが可能となる。   Accordingly, it is possible to mix the SOI element and the bulk element on the same semiconductor substrate 1 without using the SOI substrate, and the first element isolation region and the second semiconductor layer 4 that isolate the semiconductor substrate 1. The second element isolation region for isolating the elements can be formed collectively. For this reason, even when the SOI structure and the bulk structure are mixedly mounted on the same semiconductor substrate 1, it is possible to perform element isolation of the SOI structure and the bulk structure while suppressing an increase in the number of processes, thereby increasing the cost. While suppressing, it is possible to configure elements having various characteristics and various functions on the same chip.

また、上述した実施形態では、ＳＯＩ形成領域Ｒ１の半導体基板１上に第１半導体層３および第２半導体層４を選択的に形成するために、選択エピタキシャル成長を用いる方法について説明したが、半導体基板１上の全面に第１半導体層３および第２半導体層４を成膜し、フォトリソグラフィー技術およびエッチング技術を用いてバルク領域Ｒ２の第１半導体層３および第２半導体層４を選択的に除去することにより、ＳＯＩ形成領域Ｒ１の半導体基板１上に第１半導体層３および第２半導体層４を選択的に形成するようにしてもよい。   In the above-described embodiment, the method using selective epitaxial growth for selectively forming the first semiconductor layer 3 and the second semiconductor layer 4 on the semiconductor substrate 1 in the SOI formation region R1 has been described. First semiconductor layer 3 and second semiconductor layer 4 are formed on the entire surface of substrate 1, and first semiconductor layer 3 and second semiconductor layer 4 in bulk region R2 are selectively removed using photolithography technology and etching technology. Thus, the first semiconductor layer 3 and the second semiconductor layer 4 may be selectively formed on the semiconductor substrate 1 in the SOI formation region R1.

さらに、上述した実施形態では、バルク領域Ｒ２を素子分離する溝９ａ、９ｃを、第１半導体層１２の一部を露出させる溝９ｂとともに一括形成する方法について説明したが、バルク領域Ｒ２を素子分離する溝９ａ、９ｃを、支持体８を埋め込む溝７とともに一括形成するようにしてもよい。   Furthermore, in the above-described embodiment, the method of forming the trenches 9a and 9c for isolating the bulk region R2 together with the trench 9b for exposing a part of the first semiconductor layer 12 has been described. However, the bulk region R2 is isolated from the element. The grooves 9a and 9c to be formed may be formed together with the groove 7 in which the support 8 is embedded.

本発明の一実施形態に係る半導体装置の製造方法を示す図。The figure which shows the manufacturing method of the semiconductor device which concerns on one Embodiment of this invention. 本発明の一実施形態に係る半導体装置の製造方法を示す図。The figure which shows the manufacturing method of the semiconductor device which concerns on one Embodiment of this invention. 本発明の一実施形態に係る半導体装置の製造方法を示す図。The figure which shows the manufacturing method of the semiconductor device which concerns on one Embodiment of this invention. 本発明の一実施形態に係る半導体装置の製造方法を示す図。The figure which shows the manufacturing method of the semiconductor device which concerns on one Embodiment of this invention. 本発明の一実施形態に係る半導体装置の製造方法を示す図。The figure which shows the manufacturing method of the semiconductor device which concerns on one Embodiment of this invention. 本発明の一実施形態に係る半導体装置の製造方法を示す図。The figure which shows the manufacturing method of the semiconductor device which concerns on one Embodiment of this invention. 本発明の一実施形態に係る半導体装置の製造方法を示す図。The figure which shows the manufacturing method of the semiconductor device which concerns on one Embodiment of this invention. 本発明の一実施形態に係る半導体装置の製造方法を示す図。The figure which shows the manufacturing method of the semiconductor device which concerns on one Embodiment of this invention. 本発明の一実施形態に係る半導体装置の製造方法を示す図。The figure which shows the manufacturing method of the semiconductor device which concerns on one Embodiment of this invention. 本発明の一実施形態に係る半導体装置の製造方法を示す図。The figure which shows the manufacturing method of the semiconductor device which concerns on one Embodiment of this invention. 本発明の一実施形態に係る半導体装置の製造方法を示す図。The figure which shows the manufacturing method of the semiconductor device which concerns on one Embodiment of this invention.

符号の説明Explanation of symbols

Ｒ１ ＳＯＩ形成領域、Ｒ２ バルク領域、１ 半導体基板、２ 酸化膜、３ 第１半導体層、４ 第２半導体層、５ 犠牲酸化膜、６ 酸化防止膜、７、９ａ〜９ｃ 溝、７ａ 酸化膜、８ 支持体、１０ 空洞部、１１ 埋め込み絶縁層、１２ａ〜１２ｃ 酸化膜、１３ 埋め込み絶縁体、１４、２４ ゲート絶縁膜、１５、２５ ゲート電極、１６、２６ サイドウォール、１７ａ、２７ａ ソース層、１７ｂ、２７ｂ ドレイン層   R1 SOI formation region, R2 bulk region, 1 semiconductor substrate, 2 oxide film, 3 first semiconductor layer, 4 second semiconductor layer, 5 sacrificial oxide film, 6 antioxidant film, 7, 9a to 9c groove, 7a oxide film, 8 Support, 10 cavity, 11 buried insulating layer, 12a-12c oxide film, 13 buried insulator, 14, 24 gate insulating film, 15, 25 gate electrode, 16, 26 sidewall, 17a, 27a source layer, 17b 27b Drain layer

Claims (10)

半導体基板の表面の一部に絶縁層を介して配置された半導体層を形成する工程と、
前記半導体基板を素子分離する第１素子分離領域および前記半導体層を素子分離する第２素子分離領域を一括して形成する工程とを備えることを特徴とする半導体装置の製造方法。 Forming a semiconductor layer disposed on a part of the surface of the semiconductor substrate via an insulating layer;
And a step of collectively forming a first element isolation region for element isolation of the semiconductor substrate and a second element isolation region for element isolation of the semiconductor layer. 半導体基板上に第１半導体層を形成する工程と、
前記第１半導体層よりもエッチングレートが小さな第２半導体層を前記第１半導体層上に形成する工程と、
前記半導体基板の第１領域上に前記第１および第２半導体層を残したまま、前記半導体基板の第２領域上の前記第１および第２半導体層を除去する工程と、
前記第１および第２半導体層を貫通して前記半導体基板を露出させる第１溝を形成する工程と、
前記第２半導体層を前記半導体基板上で支持する支持体を前記第１溝内に形成する工程と、
前記支持体が形成された後に前記第１半導体層の少なくとも一部を前記第２半導体層から露出させる第２溝を形成するとともに、前記半導体基板の第２領域を素子分離する第３溝を前記半導体基板に同時に形成する工程と、
前記第２溝を介して第１半導体層を選択的にエッチングすることにより、前記第１半導体層が除去された空洞部を前記第２半導体層下に形成する工程と、
前記第２溝を介して前記空洞部内に埋め込まれた埋め込み絶縁層を形成する工程と、
前記第２半導体層に形成された第２溝内および前記半導体基板に形成された第３溝内に埋め込み絶縁体を一括して埋め込む工程とを備えることを特徴とする半導体装置の製造方法。 Forming a first semiconductor layer on a semiconductor substrate;
Forming a second semiconductor layer having a lower etching rate than the first semiconductor layer on the first semiconductor layer;
Removing the first and second semiconductor layers on the second region of the semiconductor substrate while leaving the first and second semiconductor layers on the first region of the semiconductor substrate;
Forming a first groove through the first and second semiconductor layers to expose the semiconductor substrate;
Forming a support in the first groove for supporting the second semiconductor layer on the semiconductor substrate;
After the support is formed, a second groove that exposes at least a part of the first semiconductor layer from the second semiconductor layer is formed, and a third groove that isolates the second region of the semiconductor substrate is formed as the third groove. Forming simultaneously on a semiconductor substrate;
Forming a cavity from which the first semiconductor layer has been removed by selectively etching the first semiconductor layer through the second groove, under the second semiconductor layer;
Forming a buried insulating layer buried in the cavity through the second groove;
A method of manufacturing a semiconductor device, comprising: a step of burying a buried insulator in a second groove formed in the second semiconductor layer and a third groove formed in the semiconductor substrate. 半導体基板の第１領域上に第１半導体層を選択的に形成する工程と、
前記第１半導体層よりもエッチングレートが小さな第２半導体層を前記第１半導体層上に選択的に形成する工程と、
前記第１および第２半導体層を貫通して前記半導体基板を露出させる第１溝を形成する工程と、
前記第２半導体層を前記半導体基板上で支持する支持体を前記第１溝内に形成する工程と、
前記支持体が形成された後に前記第１半導体層の少なくとも一部を前記第２半導体層から露出させる第２溝を形成するとともに、前記半導体基板の第２領域を素子分離する第３溝を前記半導体基板に同時に形成する工程と、
前記第２溝を介して第１半導体層を選択的にエッチングすることにより、前記第１半導体層が除去された空洞部を前記第２半導体層下に形成する工程と、
前記第２溝を介して前記空洞部内に埋め込まれた埋め込み絶縁層を形成する工程と、
前記第２半導体層に形成された第２溝内および前記半導体基板に形成された第３溝内に埋め込み絶縁体を一括して埋め込む工程とを備えることを特徴とする半導体装置の製造方法。 Selectively forming a first semiconductor layer on a first region of a semiconductor substrate;
Selectively forming a second semiconductor layer having an etching rate lower than that of the first semiconductor layer on the first semiconductor layer;
Forming a first groove through the first and second semiconductor layers to expose the semiconductor substrate;
Forming a support in the first groove for supporting the second semiconductor layer on the semiconductor substrate;
After the support is formed, a second groove that exposes at least a part of the first semiconductor layer from the second semiconductor layer is formed, and a third groove that isolates the second region of the semiconductor substrate is formed as the third groove. Forming simultaneously on a semiconductor substrate;
Forming a cavity from which the first semiconductor layer has been removed by selectively etching the first semiconductor layer through the second groove, under the second semiconductor layer;
Forming a buried insulating layer buried in the cavity through the second groove;
A method of manufacturing a semiconductor device, comprising: a step of burying a buried insulator in a second groove formed in the second semiconductor layer and a third groove formed in the semiconductor substrate. 半導体基板上に第１半導体層を形成する工程と、
前記第１半導体層よりもエッチングレートが小さな第２半導体層を前記第１半導体層上に形成する工程と、
前記半導体基板の第１領域上に前記第１および第２半導体層を残したまま、前記半導体基板の第２領域上の前記第１および第２半導体層を除去する工程と、
前記第１および第２半導体層を貫通して前記半導体基板を露出させる第１溝を形成するとともに、前記半導体基板の第２領域を素子分離する第２溝を前記半導体基板に同時に形成する工程と、
前記第２半導体層を前記半導体基板上で支持する支持体を前記第１溝内に形成すると同時に、第２溝内に絶縁体を形成する工程と、
前記支持体が形成された後に前記第１半導体層の少なくとも一部を前記第２半導体層から露出させる第３溝を形成する工程と、
前記第３溝を介して第１半導体層を選択的にエッチングすることにより、前記第１半導体層が除去された空洞部を前記第２半導体層下に形成する工程と、
前記第３溝を介して前記空洞部内に埋め込まれた埋め込み絶縁層を形成する工程と、
前記第２半導体層に形成された第３溝内に埋め込み絶縁体を埋め込む工程とを備えることを特徴とする半導体装置の製造方法。 Forming a first semiconductor layer on a semiconductor substrate;
Forming a second semiconductor layer having a lower etching rate than the first semiconductor layer on the first semiconductor layer;
Removing the first and second semiconductor layers on the second region of the semiconductor substrate while leaving the first and second semiconductor layers on the first region of the semiconductor substrate;
Forming a first groove through the first and second semiconductor layers to expose the semiconductor substrate, and simultaneously forming a second groove in the semiconductor substrate for isolating a second region of the semiconductor substrate; ,
Forming an insulator in the second groove simultaneously with forming a support in the first groove to support the second semiconductor layer on the semiconductor substrate; and
Forming a third groove that exposes at least a portion of the first semiconductor layer from the second semiconductor layer after the support is formed;
Forming a cavity from which the first semiconductor layer has been removed by selectively etching the first semiconductor layer through the third groove under the second semiconductor layer;
Forming a buried insulating layer buried in the cavity through the third groove;
And a step of burying a buried insulator in the third groove formed in the second semiconductor layer. 半導体基板の第１領域上に第１半導体層を選択的に形成する工程と、
前記第１半導体層よりもエッチングレートが小さな第２半導体層を前記第１半導体層上に選択的に形成する工程と、
前記第１および第２半導体層を貫通して前記半導体基板を露出させる第１溝を形成するとともに、前記半導体基板の第２領域を素子分離する第２溝を前記半導体基板に同時に形成する工程と、
前記第２半導体層を前記半導体基板上で支持する支持体を前記第１溝内に形成すると同時に、第２溝内に絶縁体を形成する工程と、
前記支持体が形成された後に前記第１半導体層の少なくとも一部を前記第２半導体層から露出させる第３溝を形成する工程と、
前記第３溝を介して第１半導体層を選択的にエッチングすることにより、前記第１半導体層が除去された空洞部を前記第２半導体層下に形成する工程と、
前記第３溝を介して前記空洞部内に埋め込まれた埋め込み絶縁層を形成する工程と、
前記第２半導体層に形成された第３溝内に埋め込み絶縁体を埋め込む工程とを備えることを特徴とする半導体装置の製造方法。 Selectively forming a first semiconductor layer on a first region of a semiconductor substrate;
Selectively forming a second semiconductor layer having an etching rate lower than that of the first semiconductor layer on the first semiconductor layer;
Forming a first groove through the first and second semiconductor layers to expose the semiconductor substrate, and simultaneously forming a second groove in the semiconductor substrate for isolating a second region of the semiconductor substrate; ,
Forming an insulator in the second groove simultaneously with forming a support in the first groove to support the second semiconductor layer on the semiconductor substrate; and
Forming a third groove that exposes at least a portion of the first semiconductor layer from the second semiconductor layer after the support is formed;
Forming a cavity from which the first semiconductor layer has been removed by selectively etching the first semiconductor layer through the third groove under the second semiconductor layer;
Forming a buried insulating layer buried in the cavity through the third groove;
And a step of burying a buried insulator in the third groove formed in the second semiconductor layer. 前記半導体基板の第２領域上に酸化膜を形成してから、前記半導体基板の第１領域上に前記第１および第２半導体層を選択的に形成することを特徴とする請求項３または５記載の半導体装置の製造方法。   6. The oxide film is formed on the second region of the semiconductor substrate, and then the first and second semiconductor layers are selectively formed on the first region of the semiconductor substrate. The manufacturing method of the semiconductor device of description. 前記半導体基板および前記第２半導体層はＳｉ、前記第１半導体層はＳｉＧｅであることを特徴とする請求項２から６のいずれか１項記載の半導体装置の製造方法。   7. The method of manufacturing a semiconductor device according to claim 2, wherein the semiconductor substrate and the second semiconductor layer are Si, and the first semiconductor layer is SiGe. 前記第１溝を形成する前に、前記第２半導体層の表面に絶縁膜を形成する工程をさらに備えることを特徴とする請求項２から７のいずれか１項記載の半導体装置の製造方法。   8. The method of manufacturing a semiconductor device according to claim 2, further comprising a step of forming an insulating film on a surface of the second semiconductor layer before forming the first groove. 9. 前記絶縁膜は少なくともシリコン窒化膜を含むことを特徴とする請求項８記載の半導体装置の製造方法。   9. The method of manufacturing a semiconductor device according to claim 8, wherein the insulating film includes at least a silicon nitride film. 前記第１半導体層が除去された空洞部を前記第２半導体層下に形成した後、前記第２半導体層の側面と表面の間のコーナー部を丸める熱酸化を行う工程をさらに備えることを特徴とする請求項２から９のいずれか１項記載の半導体装置の製造方法。   The method further comprises a step of performing thermal oxidation to round a corner portion between a side surface and a surface of the second semiconductor layer after forming the cavity from which the first semiconductor layer has been removed under the second semiconductor layer. A method for manufacturing a semiconductor device according to claim 2.
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