JP2006518941A - 最適なフィンガー間結合のための最小寸法のフルシリサイドmosドライバ及びesd保護の設計 - Google Patents
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Abstract
複数の交互に配置されたフィンガーを含んでおり、集積回路(IC)のESD保護を提供する目的でICのI/O周辺部に形成されている、静電放電(ESD)MOSトランジスタ。このMOSトランジスタは、P基板と、P基板の上に配置されているPウェルとを含んでいる。複数の交互に配置されたフィンガーのそれぞれは、N+ソース領域と、N+ドレイン領域と、ソース領域とドレイン領域との間に配置されているチャネル領域の上に形成されているゲート領域と、を含んでいる。各ソースと各ドレインは、隣接するフィンガーによって共有されている1列の接点を含んでおり、接点の各列における各接点ホールからゲート領域までの距離は、ICのコア機能要素に対する最小設計規則のもとに定義されている。Pウェルは、ESD現象時にMOSトランジスタの各フィンガーを同時にトリガーすることを目的として、寄生バイポーラ接合トランジスタの共通のベースを形成している。
Description
[0001]本出願は、米国仮特許出願第60/449,093号(出願日:2003年2月20日)、米国特許出願第09/881,422号(出願日:2001年6月14日)、及び米国特許出願第10/159,801号(出願日:2002年5月31日)の利益を享受し、これらの文書の内容全体は、本文書に参考とすることにより組み込まれる。
[0002]本発明は、静電放電(ESD)保護デバイスに関する。より具体的には、本発明は、金属酸化物半導体(MOS)型ESDデバイスに対する最小設計規則に関する。
[0003]半導体製造技術の向上により、集積回路(IC)のコンポーネント(例:トランジスタ)の速度の増大と、特定のICデバイスの機能面を促進するうえで要求されるサイズ(領域)の縮小が可能となっている。ESD保護回路は、望ましくないESD現象からICを保護する目的に使用されており、ICの周辺部に、ICのボンドパッドとコア回路との間に形成される。なお、ICチップのコア回路は、主としてチップの機能を有する。
[0004]破壊しきい値が高くクランピング能力が良好である十分なESD保護レベルを達成する目的で、ESD保護デバイスは、一般に十分な装置幅で設けられている。最小設計規則(MDR)の向上により、コア回路を形成するのに必要なシリコン消費量は低減できるようになったが、ICの周辺部に形成されるESD保護デバイスについては、コア機能要素に関連付けられるものと同じ最小設計規則に従っては低減されていない。具体的には、スケールダウン時、トランジスタ幅1μ(um:ミクロン)あたりのESDパフォーマンスは向上しない。この業界における従来の教えによると、ESDデバイス(例:MOSデバイス)の(幅以外の)特定の設計パラメータもスケールダウンすると、そのようなESDデバイスにおいて同等のESD保護は得られない。
[0005]従来のESD保護手法には、様々な問題が付随する。例えば、強いESD現象に対して保護する目的で、大きな幅のESD保護デバイスを使用することができる。集積回路の設計においては、大きなデバイス幅は、マルチフィンガーレイアウトを使用することによって達成することができる。マルチフィンガーターンオン(Multi−finger turn−on)(MFT)では、最初のフィンガーのスナップバック(snapback)の後、以降のトリガー電圧が下がることが要求される。マルチフィンガーターンオン問題とは、トランジスタのいくつかのフィンガーのみがESD電流を実際に伝導するが、それ以外のトランジスタフィンガーはオンにならない(すなわちトリガーされないままとなる)ことである。更に、高度なCMOS技術では、パッドピッチ及び能動領域最大幅の縮小が設計規則によって大きく制限されるため、多数のMOSフィンガーが要求される。マルチフィンガーターンオンESDデバイスの提供に関する詳細は、米国特許出願第09/881,422号(出願日:2001年6月14日)に記載されており、この文書の内容全体は、本文書に参考とすることにより組み込まれる。
[0006]更に、フルシリサイド(fully silicide)マルチフィンガーNMOSの設計は、安定抵抗が存在しないことと、導電フィンガーにかかる電圧の蓄積が不十分であることとに起因して、一般にはESD電流による影響を極めて受けやすい。更に、I/Oセルピッチ制約が原因で分割する必要のあるNMOSドライバトランジスタの異なるブロック又は異なるフィンガーの間には、ICのラッチアップ耐性を高める目的で、基板結合部(substrate tie)がしばしば導入される。
[0007]図2は、P+基板リング210と、少なくとも1つの局部的なP+基板結合部208とを有する、先行技術のフルシリサイドNMOSマルチフィンガートランジスタのレイアウト200を示している。局部的な基板結合部208は、マルチフィンガーNMOSトランジスタの2つのドライバブロック2021と2022とを隔てている。このような局部的な基板結合部208は、ドライバ回路のラッチアップ耐性を高める目的でI/Oセルにおいて頻繁に使用される。
[0008]例えば、各ドライバブロック2021,2022は、それぞれ、フィンガー2041〜2046、フィンガー2047〜20412を備えている。各ブロック202の各フィンガー204は、それぞれ別のフィンガー(例:フィンガー2041、2042)に隣接しており、各フィンガー204は、ソース領域220と、隣接するドレイン領域222と、ソース領域220とドレイン領域222との間に配置、形成されているゲート領域224と、を備えている。ドレイン領域222は、1列に形成されている複数の接点226Dを備えている。同様に、ソース領域220は、1列に形成されている複数の接点226Sを備えている。一般には、基板リング210若しくは基板結合部208、又はその両方は、ラッチアップ設計規則を満たすため、各フィンガー204のドレイン領域222とソース領域220における最も遠い点から約20〜50μ以上離れていてはならない。
[0009]局部的な基板結合部によって、更に、個々のMOS領域及び拡散領域(MOS areas/diffusions)の間の直接的な結合が無効になり、これによって、ESDトリガーに関してMOSブロックが分離される。例えば、第1のフィンガー2041のトリガーを第1のブロック2021の隣接するフィンガー2042〜2046に伝播させて、これらをトリガーさせることができる。しかしながら、フィンガーの間に形成されている基板結合部208によって、下の基板の電位が最低限に維持されるため、基板を0.7Vまで上昇させて第2のブロック2022のフィンガー2047〜20412をトリガーすることはできない。
[0010]従って、ESDストレス(ESD stress)下にあるマルチフィンガーデバイスに関する懸念は、フィンガーのすべてがオンにされない可能性である。すなわち、例えば、第1のブロック2021の模範的なフィンガー2041〜2066はすべてトリガーすることができるが、第2のブロック2022の模範的なフィンガー2047〜20612は、基板結合部208が存在するためトリガーすることができない。(しかしながら、基板結合部はラッチアップ規則のため必要である)
[0011]ドライバ及びESD保護を設計する場合のこれらのマルチフィンガートリガー手法のもう1つの欠点は、追加のシリコン領域が必要なことである。具体的には、基板結合部208及び基板リング210と、一般にはシリサイドブロック領域(図2には示していない)の形式での追加の安定抵抗の実装とを収容する目的で、MOSデバイスのサイズが増大し、これによってシリコン領域の消費量が大幅に増し、設計が複雑化する。
[0012]先行技術に関連する従来の不都合は、複数の交互に配置(介在配列)されたフィンガー(a plurality of interleaved fingers)を含んでおり、集積回路(IC)のESD保護を提供する目的でICのI/O周辺部に形成されている、本発明の静電放電(ESD)MOSトランジスタ、によって克服される。MOSトランジスタは、P基板と、P基板上に配置されているPウェルとを含んでいる。複数の交互に配置されたフィンガーのそれぞれは、N+ソース領域と、N+ドレイン領域と、ソース領域とドレイン領域との間に配置されているPチャネルの上に形成されているゲート領域と、を含んでいる。
[0013]各ソースと各ドレインは、隣接するフィンガーによって共有されている1列の接点を含んでおり、接点の各列における各接点ホールからゲート領域までの距離は、ICのコア機能要素に対する最小設計規則のもとに定義される。Pウェルは、ESD現象時にMOSトランジスタの各フィンガーを同時にトリガーすることを目的として、寄生バイポーラ接合トランジスタの共通のベースを形成している。
[0014]本発明の教えは、添付の図面を参照しながら以下の詳細な説明を読み進めることによって、容易に理解することができる。
[0023]理解を容易にするため、図面間で共通する同一の要素は、可能な場合には同一の参照数字を使用して表してある。
[0024]先行技術による上述したMOSトランジスタでは、静電放電(ESD)ストレス条件下でのマルチフィンガートリガーをサポートする、隣接するフィンガーの間での基板−基板(すなわちバルク−バルク)間の直接的な結合が大幅に低減する。この影響は、一例として、シリサイドブロックドレイン拡張部(silicide−block drain extensions)を導入することにより、従来のESD耐性のドライバ設計にフィンガー安定抵抗を組み込むことによって主として抑制されているが、これによってトランジスタ内の全体的な寸法が大幅に増大する。
[0025]本発明は、ESDパフォーマンスに悪影響を及ぼすものと業界で一般に考えられている設計・製造手法を利用できるようにする。具体的には、ICの機能要素又はコア要素(例:トランジスタ)に通常に適用されている設計規則を、一般にICの周辺部に位置しているESD保護トランジスタにも適用する。なお、最小設計規則とは、フォトマスクの解像度、フォトレジストの解像度、及びその技術によって製造可能な最小形状サイズに関して、その技術によって製造可能な値を意味する。上述した先行技術においては、ICの周辺部104におけるESDデバイスに対する最小設計規則(MDR)は、同じICのコアデバイスに対するMDRよりも大幅に大きい。
[0026]図1は、本発明の静電放電(ESD)保護回路が設けられている集積回路(IC)100のブロック図を示している。詳細には、IC 100は、コア要素102と周辺部要素104とを備えている。コア要素102は、IC 100の様々な機能を実行するのに必要な能動デバイス若しくは受動デバイス(例:特にトランジスタ、抵抗器)、又はその両方を含んでいる。周辺部要素104は、外部の回路インタフェースに接続するためのリード108に結合されているESDデバイス106を備えている。ESDデバイス106は、特定のコア要素102のI/Oパッド(図示していない)にも結合されている。先行技術の場合、周辺部104におけるESDデバイス106に対する最小設計規則はコア要素102に対する最小設計規則よりも大きいが、本発明によると、コア要素102に対する最小設計規則を、IC 100の周辺部104におけるESDデバイス106にも適用することができる。
[0027]図3は、本発明のMOSドライバの第1の実施形態の平面図を示している。詳細には、図3は、本発明の模範的なフルシリサイドMOSドライバ300の平面図を示している。なお、本発明はNMOS ESDデバイスに関連して説明してあるが、当業者には、本発明をPMOS ESDにも類似する方法で適用できることが理解されるであろう。マルチフィンガーのアレイにおける最適な直接バルク結合を可能にする目的で、コア回路に対する最小設計規則(ドレイン側及びソース側の単一の、すなわち共有されている接点列における接点−ゲート間の最小間隔)と同一の最小設計規則による寸法が、標準的なフルシリサイドMOSトランジスタに導入される。すなわち、ドレイン及びソースのそれぞれにおける1本のみの接点列が、2本の隣接するフィンガー間で共有されている。更に、図3のこの実施形態においては、図2において設けられていた局部的な基板結合部208が能動領域301から排除されている。
[0028]詳細には、MOSドライバ300は、複数のフィンガー3041〜304q(まとめてフィンガー304)を備えており、各フィンガーは、ドレイン領域322と、ソース領域320と、ゲート領域324とを備えている。ゲート領域324は、当業者に既知である従来の方法(図4に示してあり後述する)によって、各フィンガー304の各ソース領域と各ドレイン領域との間のPウェル(図示していない)によって形成されているチャネルの上に配置されている。例えば、第1のフィンガー304qは、ドレイン領域322pと、ソース領域320nと、ゲート領域324qとを備えており、n、p、及びqは0より大きい整数である。ドレイン領域322、ソース領域320、及びゲート領域324は、MOSドライバ300の能動領域301を形成している。
[0029]MOSドライバ300は、P+基板リング310と、少なくとも1つの基板・バルク結合部318m(mは1より大きい整数)と、オプションとしてのNウェルリング308とを更に備えている。P+基板リング310は、MOSトランジスタのバルクに必要な接地接続を提供し、ラッチアップ規則を満たしている。基板・バルク結合部318は、MOSデバイス300の能動領域301の境界を定義しているオプションのNウェルリング308に隣接しており、図4に関連して後から更に詳しく説明する。
[0030]最小設計規則のもとでのMOSトランジスタ300の製造では、隣接するフィンガー304の間でそれぞれのドレイン領域322とソース領域320とが共有される。例えば、フィンガー3042は、ソース領域3201とドレイン領域3242とを含んでおり、隣接するフィンガー3043はドレイン領域3222とソース領域3202とを含んでいる。従って、模範的なドレイン領域3222は、隣接するフィンガー3042と3043との間で共有されており、これにより、交互に配置されたフィンガー3042,3043が形成されている。
[0031]更に、各ソース領域320と各ドレイン領域322の上に単一列の接点326のみが形成されて利用されており、従って、トランジスタ300の能動領域301上に接点の列326n+pが形成されている。すなわち、デバイスの領域を小さくしてバルク結合効果を大きくする目的で、図2に示した隣接するソース領域220及びドレイン領域222の接点の列226S,226Dが、単一の接点列326にまとめられている。例えば、接点列3262はソース領域3201上に形成されており、このソース領域3201はフィンガー3041とフィンガー3042とで共有されている。同様に、接点列3263はドレイン領域3222上に形成されており、このドレイン領域3222はフィンガー3042とフィンガー3043とで共有されている。なお、各ソース領域320上と各ドレイン領域322上の各列326における接点の数は、能動領域301のサイズと、接点ピッチ「P」を定義するための最新の最小設計規則とに依存する。現在の0.13um CMOS技術の場合、接点ピッチPは約0.34umである。
[0032]最小設計規則は、各フィンガーのソースとゲートとの間と、ドレインとゲートとの間に、最小の接点−ゲート間隔が存在し、これによって、1つのソースから別のソースまでの最小の接続及び最小の距離が与えられることを意味する。詳細には、ソース−ソース距離は、フィンガー間の直接的なバルク結合にとって重要であり、なぜなら、ドレイン−バルク接合内でのアバランシェ電流の生成によって自己バイアス寄生NPNスナップバックをオンにするためには、ソース−バルク(すなわちエミッタ−ベース)電圧が約0.7Vに達する必要があるためである。従って、隣接するフィンガー304のソース320間の距離が近いほど、局所的に生成されるバルク信号が次の非アクティブなフィンガー304に良好に伝播することができ、従って次の(1つ以上の)フィンガーがトリガーされる。トリガーされたフィンガーは、ドレイン接合部におけるアバランシェによる基板への過度のホットキャリア注入に起因して強いバルク電位を生成することができる。基板内の、アバランシェによって生成されたキャリア(例:ホール)は、基板リングに拡散し、これによって隣接するフィンガーがアクティブになり、以下同様である。
[0033]具体的には、基板内のキャリア(例:ホール)により基板の電位が上昇し、ソースにおける電位が0.7Vに達すると、ソース−基板接合部に順方向にバイアスがかかり、これによって、寄生バイポーラトランジスタがトリガーされる。コアに対する従来の最小設計規則のもとに図3に示したようにソース−ソース距離を短くすることによって、NMOSトランジスタのすべてのフィンガーをトリガーすることができる、フィンガー間の最適な結合が得られる。なお、ブロック201間の結合を遮断している図2の基板結合部208は、この実施形態においては能動領域に配置されておらず、望ましくないフィンガー204のブロック202も形成されていない。
[0034]本発明の図3を参照し、MDRによるソース−ソース距離を有するコンパクトな設計では、バルクを通じてバルク電位を同時に伝播させ、従ってすべてのフィンガーを同時にトリガーすることにより、ESD現象時にすべてのフィンガー304をオンにすることができる。1つの実施形態においては、0.13um CMOS技術の場合、ソース−ソース距離は0.6um〜1.8umの間の範囲であり、今後の技術の進歩によってこの距離は更に小さくなるであろう。上述したように、最小設計規則のもとでの0.13um CMOS技術の場合、約0.34umの接点ピッチ(P)が可能である。
[0035]その結果として、有効なESD自己保護型ドライバの設計と、最小のシリコン領域内でのESDパフォーマンス幅のスケーラビリティとを達成することができる。更に、最小の負荷容量と最小の(動的)オン抵抗とによって、最適なESDクランピング挙動(低いRONと従って低いVt2(後の図7を参照))と、通常動作時ドライブパフォーマンスとが達成される。
[0036]図7は、ESDデバイスの電流−電圧曲線を表すグラフ700を示しており、これは、本発明の動作を説明するのに都合がよい。グラフ700は、電流(I)を表す縦軸701と、電圧(V)を表す横軸712とを有する。図7の曲線712,713は、単一の寄生BJTの挙動を示している。BJTにかかる電圧がVt1を超えると、BJTはスナップバックモードで動作して電流を伝え、これにより、保護する回路にかかる電圧が下がる。
[0037]図7において曲線712,713が示すように、マルチフィンガー構造を均一にオンにするためには、破壊電圧値Vt2は、寄生BJTトランジスタのトリガー電圧Vt1、すなわちスナップバックが開始される電圧を超えていなくてはならない。これによって、最初の導電フィンガーがVt2に達する前に、2番目の並列フィンガーがほぼVt1においてトリガーされる。従って、最初にトリガーされて最初に電流を伝えるフィンガーが、隣接するフィンガーもオンに切り替わって低抵抗ESD導電状態(すなわちスナップバック)になるまでに損傷することを回避することができる。
[0038]上述したように、ESDストレス下でのマルチフィンガーデバイスに関する懸念は、フィンガーのトリガーが均一に行われない、すなわちESDストレス中に必ずしもすべてのフィンガーがトリガーされない可能性である。従来の方式で設計されているマルチフィンガー構造が均一にオンになるようにするためには、図1に示すように、第2の破壊電圧値Vt2が、寄生BJTトランジスタのトリガー電圧Vt1、すなわちスナップバックが開始される電圧を超えていなくてはならない。従って、最初にトリガーされるフィンガーが、その後、隣接するフィンガーもESD導電モード(すなわちスナップバック)に切り替わる前に過度の電流負荷の結果として損傷することを回避することができる。
[0039]「均一性条件Vt1<Vt2」を達成するための従来の設計原理は、トリガー電圧Vt1を下げるか、又は第2の破壊電圧Vt2を高くするかのいずれかである。Vt2を高くする一般的な手法は、各フィンガーに安定抵抗を追加することによるものであり、例えば、ドレイン接点からゲートまでの間隔を広げ、更にシリサイドブロック化を行うことにより、動的オン抵抗Ronを高くすることによる。詳細には、MOSトランジスタの面積効率を高める目的で、「バックエンド安定化(back−end−ballast)」手法を導入してフルシリサイド技術によるMOSフィンガーを安定させ、これによってシリサイドブロックプロセスステップを省略することができた。バックエンド安定化を提供することの詳細は、米国特許出願第09/583,141号(出願日:2000年5月30日)に記載されており、この文書の内容全体は、本文書に参考とすることにより組み込まれる。
[0040]Vt1を下げるための方法は、図7の曲線714によって示したような、過渡的なゲート結合とバルク結合(「ポンピング(pumping)」)である。ESDストレス中にゲートに静的にバイアスをかける、又はバルク(すなわちBJTベース)に過渡的に電位を印加することによって、一般的にVt2より下に位置している固有のスナップバック保持電圧VHの方にVt1が下がる。ゲート結合については、C. Duvvuryらによる論文「効率的な出力のESD保護のためNMOSの動的なゲート結合(Dynamic Gate Coupling of NMOS for Efficient Output ESD Protection)」(IRPS 1992(IEEEカタログ番号92CH3084−1)、p.141〜150)に記載されており、この文書の内容全体は、本文書に参考とすることにより組み込まれる。
[0041]ゲート結合手法では、一般に、MOSトランジスタのドレインとゲートの間に結合されるコンデンサを使用する。ESD現象の結果としての電流の一部がコンデンサを通じて伝えられ、MOSデバイスに固有な寄生バイポーラ接合トランジスタ(BJT)に過渡的にバイアスがかかる。
[0042]ESD現象時にBJTのNMOSゲート若しくはベース、又はその両方に過渡的にバイアスをかけることによって、ESDトリガー電圧Vt1が、本質的にVt2より下に位置しているスナップバック保持電圧VHの方にVt1’まで下がる。この過渡的なバイアスは、すべての並列フィンガーがESD電流を完全に伝えるのに十分な時間間隔だけ存在しているように設計されている。ゲートの結合若しくは基板のトリガー、又はその両方によって、一般的には、NMOSの高電流特性が曲線712から曲線714に変化する。更に、これらの手法では、曲線712,713によって表される特性を持つ、ESD保護には適していないNMOSトランジスタを、曲線714,715によって表される、より適切な特性を持つように変えることができる。
[0043]本発明の図3に示すようにソース−ソース距離を短くすることによって、連続的にトリガーされるフィンガーのトリガー電圧Vt1が電圧Vt1’まで劇的に下がる一方で、最初にトリガーされるフィンガーの電圧Vt1と電圧Vt2’とが、曲線715が示すように比較的に低い同じ値のままとなる。詳細には、最初にトリガーされるフィンガーと、先行技術におけるすべてのフィンガーのトリガー電圧Vt1は、一般に8〜10Vであるのに対して、後からトリガーされるフィンガーのトリガーは、5〜7Vの範囲内のVt1’トリガー電圧にて起こる。電圧Vt2’が低いと、利点として、クランピング特性が非常に良好であるためにESD電圧が極めて低い値に制限される。更に、低い電圧Vt2’は、Vt2が高い場合に比較してICクイッカー(IC quicker)の他のコンポーネントが保護されるという利点もある。
[0044]直接的なバルク結合の効果を高める目的で、Pウェルを基板から分離することが更に都合がよい。一般に、高速アプリケーションでは、トリプルウェルオプション(「深いNウェル/分離されたPウェル」)が設けられており、これによりP基板からPウェルが分離されている。
[0045]図4は、本発明のMOSドライバ400の第2の実施形態の断面図を示している。詳細には、この第2の実施形態には追加の特徴(後述する)が含まれていることを除き、図4は、図3のMOSドライバ300の模範的な断面図である。MOSドライバ400は、一例として、P基板402と、Pウェル406と、オプションのN埋込み層(深いN ウェル)404と、横Nウェル408と、ドレイン322と、ソース320と、ゲート324とを備えているNMOSドライバである。N埋込み層404は、Pウェル406とP基板402との間に配置されている。更に、横Nウェル408は、構造を囲んでNウェルリング308を形成しており、且つ、N埋込み層404と接触しており、これによって、Pウェル406がP基板402から完全に分離されている。なお、深いNウェル404は、無線周波数(RF)アプリケーションにおいて使用されるIC用として一例として設けられており、なぜなら、分離されたPウェル406によって、コアデバイスとP基板402との良好なノイズ分離が得られるためである。
[0046]図4は、一例として、Pウェル406に形成されている複数の隣接するフィンガー304qを示している。図3においては、複数のフィンガー304qはNMOSトランジスタの能動領域301を形成していた。図3に関連して上述したように、模範的なNMOSフィンガー304のそれぞれは、Pウェル406のチャネル421によって隔てられている、高濃度にドープされたN+ドレイン領域322と、高濃度にドープされたN+ソース領域320とを備えている。具体的には、N+ソース領域320とN+ドレイン領域322は、それぞれ、間にチャネル421qを形成している。
[0047]各ゲート領域324は、この分野において既知である従来の方法で、チャネル421の上に配置されている。高濃度にドープされた少なくとも1つのP+バルク結合部(例:バルク結合部3181,3182)も、外側(端部)のフィンガー3041,304qの模範的なドレイン領域322とソース領域320の近傍に、Pウェル406に配置されている。すなわち、バルク結合部318は、能動領域301(の外側)に隣接して配置されている。1つの実施形態においては、バルク結合部318は、外部の抵抗器428を介してアース442に結合されており、最も外側のソース領域320とドレイン領域322とは、浅いトレンチ分離部419によって隔てられている。バルク結合部318は、分離されているPウェル406を抵抗を介して接地する目的に使用されている。
[0048]高濃度にドープされたN+領域416は、横Nウェル408の中に組み込まれており、他の高濃度にドープされた領域とは浅いトレンチ分離部によって隔てられている。横Nウェル408は、N+ドープ領域416とともに、図3に一例として示したようなNMOSトランジスタの能動領域301の境界を定義しているNウェルリング308を形成している。
[0049]ドレイン322は、IC 100のI/Oパッド440に結合されている。更に、各フィンガー304のドレイン領域322とソース領域320は、浅いトレンチ分離部419によってバルク結合部318から隔てられている。なお、このMOSデバイスは、シリサイド領域418によって示されているように、高濃度にドープされた領域上に完全にシリサイド化されている。
[0050]図示した模範的な実施形態においては、ゲート324は、ソース320とアース442とに結合されている。これに代えて、NMOSデバイス400が自己保護型ドライバとして機能するように、ゲート324をプリドライバに接続することができる。
[0051]更に、横Nウェル408は、随意的に、N+領域416を介して電源ラインVDDに結合することができる。横Nウェル408は、一般に、正の電源電圧に接続されており、通常動作中は強いバイアスがかかっている。図4は、寄生バイポーラトランジスタの概略図を一例として示しており、この場合、ソース320が寄生バイポーラトランジスタのエミッタを形成しており、ドレイン322がコレクタを形成しており、チャネル421及びPウェル406がベースを形成している。バルク結合部318がアース442に結合されている場合には、内部のベース抵抗410が大きくなり、抵抗値は例えば100〜2000オームの間の範囲である。それ以外の場合、内部のベース抵抗410は浮遊抵抗(floating resistance)である。
[0052]第1の代替実施形態においては、N埋込み層404は、浮遊している。詳細には、横Nウェル408は実際にはN埋込み層404に接触していなくてもよく、或いは、Nウェル408を排除してもよい。しかしながら、いずれの場合にも、N埋込み層404によってPウェルがP基板から実質的に隔てられている。
[0053]第2の代替実施形態においては、分離されたPウェル406は浮遊型である。このことは、通常、均一なトリガーとdV/dtトリガー効果の利用(ドレイン−バルク接合部の容量を通じての変位電流によりバルク電位が過渡的に上がり、より低い電圧におけるトリガーが確保される)という面において、MOSトランジスタのESD特性に関して最良且つ最適である。しかしながら、完全に浮遊している分離されたPウェルは、通常の回路動作条件時に漏れ電流が増加するなど回路に不都合な影響を及ぼすことがある。従って、完全に浮遊しているPウェル406は、常に使用できるとは限らない。漏れ電流の増加を克服するための1つの手法は、抵抗を介して接地されたPウェルを設けることである。すなわち、NPNバイポーラトランジスタの内部ベース抵抗410と外部抵抗器(428)とを組み合わせることによって、抵抗を介してPウェルを接地することにより、1〜50KΩの範囲内で接地することができる。
[0054]第3の代替実施形態においては、N埋込み層404が設けられていない。この場合、横Nウェル408が設けられており、この横Nウェル408が、Pウェル406をP基板402から実質的に分離するNウェルリング308を形成している。このような疑似的に分離されたPウェル406においては、アバランシェによって生成されるキャリアによって、Pウェルの電位が効率的に上昇する。具体的には、上述した実施形態のそれぞれにおいては、Pウェル406がP基板402から実質的又は完全に分離されている。分離されたPウェル406では、そのPウェルに形成されているトランジスタのすべてのフィンガー間の相互接続が非常に良好である。従って、分離されたPウェル406における結合(すなわち上昇した電位の伝播)によって、すべてのフィンガー304が均一にオンになる。すなわち、分離されたPウェル406は、各フィンガー304の各バイポーラトランジスタの共通のベース領域を形成しているおり、各フィンガーはフィンガー間のベース抵抗器Rb,if1〜Rb,ifi(iは1より大きい整数)を通じて相互に接続されているため、フィンガーは均一且つ同時にトリガーされる。
[0055]バルク結合部318は、高いオーム抵抗428を介してアース442に接続されているものとして示してある。これに代えて、バルク結合部318を通じて外部から電流を注入することができる。詳細には、NMOSデバイス400を均一にトリガーする目的で、外部電流源となる外部のトリガーデバイスにバルク結合部318を結合することができる。
[0056]更には、エピタキシャル技術では極めて低い抵抗の基板402が使用され、単一のフィンガーの十分なESDパフォーマンスと、複数のフィンガーの均一なターンオンとを達成することが困難なことがある。詳細には、低抵抗基板402を有するエピタキシャル層は、アース442への極めて良好な接続を有する。通常、低抵抗基板は、RFアプリケーションなどの基板においてノイズを低減するうえでと、高いラッチアップ耐性を持つうえでは、非常に望ましい。しかしながら、分離されたPウェル406を深いNウェル404を使用して形成することは、上述したように、エピタキシャル技術のESD保護にとって極めて都合がよい。
[0057]図5Aと図5Bは、本発明のMOSドライバ500の第3の実施形態の平面図を示している。特に、図5Aと図5Bは、セグメンテーション方式(以下、「接点ピッチセグメンテーション」と称する)を利用しているフルシリサイドMOSドライバを示している。図5Aに示したレイアウトは、接点ピッチ(P)が図3に示したMDRよりも大きいことを除いて、図3のレイアウトと同じである。なお、P+バルク結合部318は、図を簡潔にするため省略してある。前述したように、現在の最小設計規則MDRでは、0.13um CMOS技術の場合に約0.34ミクロン(um)の接点ピッチが可能である。接点526の間隔を最小設計規則よりも更に広げることは、セグメンテーションを導入する1つの方法である。MOSトランジスタのフィンガー内のESD放電経路のセグメンテーションによって、電流の再分布(re−distribution)メカニズムが起こり、電流クラウディング(current crowding)の開始時における電流の均一性が高まり、従って、単一フィンガー内の良好なESDパフォーマンスがサポートされる。複数のフィンガーのトリガーは、上述した方法、すなわち、ソースの接点−ゲートの最小間隔と、ドレインの接点−ゲートの最小間隔とを使用して結果的に最小のソース−ソース間隔とすることによって最適なフィンガー間結合が達成される方法、によって達成される。図5Aに示したように、接点ピッチ(P)は、一例として約0.68ミクロンまで大きくしてあり、この場合、これをダブル接点ピッチ(すなわち2×MDR)と称する。接点ピッチは、1×MDR〜3×MDRの範囲内で大きくすることができる。しかしながら、接点ピッチを5×MDRを超えて大きくすることは悪影響があり、なぜなら、トランジスタ幅に沿った電流拡散(current spreading)が悪くなり、いくつかの接点ホールにおいてデバイスフィンガーに十分な電流を供給することができないためである。
[0058]接点ピッチの上限は、N+層の接点の高電流耐性(current robustness)を測定することによって計算することができる。一般には、接点あたりの高電流耐性(Imax,ct)は、約10〜20mAである。マルチフィンガートランジスタにおける、ミクロン(um)幅あたりの予測される(すなわち目標の)高電流パフォーマンス(Itarget)に対する最大ピッチ(Pmax)は、Pmax=Imax,ct/(Itarget×2)として計算され、この式における係数2は、接点の各列が2本のトランジスタフィンガーに電流を供給することに対応している。例えば、目標電流が10mA/um、接点の高電流耐性が20mAの場合、最大ピッチは1umである。
[0059]更に、トランジスタに電流を均一に供給する複数の平行した狭いチャネルを形成する目的で、微小安定化要素(micro−ballasting)も設けられている。図5Bの拡大図に示したように、各接点ホール526からゲート324まで抵抗チャネル(安定抵抗器)528が設けられている。例えば、抵抗チャネル528は、ソース320における各接点ホール526Sからゲート3241までと、ドレイン322における各接点ホール526Dからゲート3241,3242まで延びている。更に、抵抗要素530も存在しており、これらは、各ドレイン領域322と各ソース領域320の中の隣接する接点ホール526の間に自然に生じる。なお、図6A及び図6Bにおいては、そのような抵抗要素530を排除するための方策がとられており、これについては、図6A及び図6Bに一例として示してあり後から説明する。このような抵抗要素530は、セグメンテーション効果及びチャネリング効果(channeling effect)と、従ってマイクロバラスティングとを低減させる。能動領域を安定化させることの詳細は、本発明の譲受人に譲渡された米国特許出願第10/159,801号(出願日:2002年5月31日)に記載されており、この文書の内容全体は、本文書に参考とすることにより組み込まれる。
[0060]図6Aと図6Bは、本発明のMOSドライバ600の第4の実施形態の平面図を示している。詳細には、図6Aは、セグメンテーション手法(以下、「能動領域セグメンテーション」と称する)を利用しているフルシリサイドMOSドライバ600を示している。図6Aに示したレイアウトは、トランジスタフィンガーの能動領域が接点空間の間で切り離されており、従ってセグメンテーション効果が更に強められていることを除いて、図5Aのレイアウトと同じである。詳細には、抵抗要素530(図5A及び図5Bに示してある)を排除する目的で、能動領域の間に浅いトレンチ分離部(STI)606が設けられている。更に、図5Bに示してある隣接する接点526の間の抵抗要素530は、図6Bには存在していない。
[0061]
図6Aを参照し、各フィンガー604は、ドレイン領域322とソース領域320とを備えており、図4に関連して上述したように、これらの領域322,320の間のチャネル421上にゲート領域324が配置されている。各ドレイン領域322と各ソース領域320には、図5A及び図5Bに関連して上述したように、1列の接点526が設けられている。この場合、接点ピッチPは、新しい構造による幾何学的距離によって決まる。すなわち、接点526の間に浅いトレンチ分離部(STI)606を導入することによって、接点ピッチは約0.68μになる。
図6Aを参照し、各フィンガー604は、ドレイン領域322とソース領域320とを備えており、図4に関連して上述したように、これらの領域322,320の間のチャネル421上にゲート領域324が配置されている。各ドレイン領域322と各ソース領域320には、図5A及び図5Bに関連して上述したように、1列の接点526が設けられている。この場合、接点ピッチPは、新しい構造による幾何学的距離によって決まる。すなわち、接点526の間に浅いトレンチ分離部(STI)606を導入することによって、接点ピッチは約0.68μになる。
[0062]各フィンガー604のドレイン領域322及びソース領域320の各列における接点ホール526の間には、浅いトレンチ分離部606の島が形成されて(組み込まれて)いる。具体的には、これらの島STI 606は、ソース領域320とドレイン領域322の能動シリコン域に形成されている。島STI 606は、接点の各対の間の電流の流れを分断又は切り離す役割りを果たす。すなわち、接点ピッチセグメンテーションと比較しての能動領域セグメンテーションの利点は、電流を流すための、電流制限抵抗チャネル領域(current−confining resistive channel regions)528がより強く分離されることである。このことは、図5A及び図5Bに示したような抵抗要素530の形成を防止する島STI 606を追加することによって、達成される。
[0063]図8A、図8B、及び図8Cは、それぞれ、本発明のMOSドライバ800の第5の実施形態の平面図と2つの側面図を示している。詳細には、図8Aの平面図は、寄生バイポーラトランジスタのベース−ベース結合を改善する目的で、接点列の間に複数の垂直ポリシリコンゲート(例えば8021,8022、一括してポリシリコンゲート802)が設けられていることを除いて、図3の実施形態に示した平面図と同じである。図8Aの平面図のレイアウトは、そのような多数の垂直縞状部802をマルチフィンガーMOSトランジスタ800の上に配置する方法を一例として示している。
[0064]図8Bは、図8Aの線8B−8Bに沿ったMOSドライバ800の従来部分の断面図を示している。図8Bの断面図は、寄生バイポーラトランジスタのフィンガー間ベース抵抗Rb,ifを示している。図8Cは、図8Aの線8C−8Cに沿ったMOSドライバ800の第2の断面図を示している。図8Cの第2の断面図には、一例としてポリシリコンゲート8022が設けられている寄生バイポーラトランジスタ(破線で示してある)のゲートの下のフィンガー間ベース抵抗Rb,ifgを示してある。なお、トランジスタ800のドレイン領域322と、ソース領域320と、Pウェル領域806は、図8Bに一例として示した寄生バイポーラトランジスタを形成しており、これらは、本発明を理解しやすいように図8Cには破線でのみ示してある。
[0065]垂直ポリシリコンゲート802は、フィンガー間結合を向上させる役割りを果たし、なぜなら、(図8Cにおける)Pウェルのシリコン材料の断面深さが、従来の場合(すなわち、図8Bに示したN+ドレイン拡散領域を有する場合)における深さよりも増しているためである。Pウェル806の断面が大きいと、フィンガー間ベース抵抗Rb,ifが小さくなり、従って、垂直ポリシリコンゲート802の下のフィンガー間ベース抵抗Rb,ifg(図8C)が従来のフィンガー間ベース抵抗Rb,if(図8B)より低くなり、これによってフィンガー間結合が更に向上する。フィンガー間ベース抵抗は、内部ベースノードBo,Bi(iは0より大きい整数)の間に存在し、「ベース−ベース」抵抗と称する。垂直ポリシリコンゲート802は、ドレイン領域とソース領域(寄生バイポーラトランジスタの対応するコレクタ領域とエミッタ領域)とを遮断するため、フィンガー間結合を向上させる役割りを果たす。このように、垂直ポリシリコンゲート802は、マルチフィンガーMOSトランジスタ全体のトリガーを良好に伝播させる役割りを果たす。
[0066]更に、図8Bと図8Cとにおける対応するベースノードBiは同じである。このように、対応するフィンガー間ベース抵抗器Rb,if,Rb,ifgは、並列である。更に、この第5の実施形態には、図4に示したような深いNウェル層を示していないが、随意的に含めることができる。
[0067]従って、ESD MOS保護の本発明の実施形態では、一般にはICのコア要素又は機能要素、或いはコア回路又は機能回路のみに適用される最小設計規則を利用する一方で、シリコン領域あたりのESDパフォーマンスを高めることによって、非常にコンパクトでESD耐性の高いI/Oセル設計が可能である。更に、高抵抗のシリサイドブロック型ドライバトランジスタとは対照的にフルシリサイド接合が維持されるため、高出力ドライブ電流パフォーマンスが依然として提供される。更に、フルシリサイド接合部では、最小の動的オン抵抗(すなわち図7のRON)によって非常に低いESDクランピング挙動が可能である。更に、能動領域が小さくなるため、接合部の容量が減少し、このことは、RFアプリケーションの場合に有利である。
[0068]本明細書では、本発明の教えを組み込んだ様々な実施形態を示して説明したが、当業者は、これらの教えを依然として組み込んだ、数多くの別の変更された実施形態を容易に創案することができるであろう。
Claims (12)
- 複数の交互に配置されたフィンガーを含んでおり、集積回路(IC)のESD保護を提供する目的で前記ICのI/O周辺部に形成されている、静電放電(ESD)MOSトランジスタであって、
P基板(402)と、
前記P基板の上に配置されているPウェル(406)と、
それぞれが、N+ソース領域(320)と、N+ドレイン領域(322)と、を備えている前記複数の交互に配置されたフィンガーと、
前記ソース領域と前記ドレイン領域との間に配置されているチャネル領域(421)の上に形成されているゲート領域(324)であり、各ソースと各ドレインが、隣接するフィンガーによって共有されている1列の接点を備えており、前記接点の各列における各接点ホールから前記ゲート領域までの距離が、前記ICのコア機能要素に対する最小設計規則のもとに定義されている、前記ゲート領域と、
を備えており、
前記Pウェルが、ESD現象時に前記MOSトランジスタの各フィンガーを同時にトリガーすることを目的として、寄生バイポーラ接合トランジスタの共通のベースを形成している、静電放電(ESD)MOSトランジスタ。 - 前記接点の列のそれぞれが、最小設計規則のもとでの前記ICの前記コア機能要素の接点ピッチに実質的に等しい接点ピッチを有する、請求項1に記載のMOSトランジスタ。
- 各フィンガーの各ソース領域と各ドレイン領域が、各接点と前記ゲートとの間に結合されている安定抵抗要素を更に備えている、請求項1に記載のMOSトランジスタ。
- 前記P基板と前記Pウェルとの間に配置されている深いNウェル(404)、を更に備えている、請求項1に記載のMOSトランジスタ。
- 前記複数のフィンガーの境界を定義している横Nウェルリング(308)であって、前記深いNウェルに接触しており、これによって前記Pウェルを前記P基板から完全に分離させている、前記横Nウェルリング、を更に備えている、請求項4に記載のMOSトランジスタ。
- 前記複数のフィンガーの境界を定義している横Nウェルリング(308)、を更に備えている、請求項1に記載のMOSトランジスタ。
- 前記複数のフィンガーの境界を定義しているP+基板結合部リング(310)、を更に備えている、請求項1に記載のMOSトランジスタ。
- 前記接点の列のそれぞれにおける各接点の間に配置されている能動領域セグメンテーション、を更に備えている、請求項1に記載のMOSトランジスタ。
- 複数の交互に配置されたフィンガーを含んでおり、集積回路(IC)のESD保護を提供する目的で前記ICのI/O周辺部に形成されている、静電放電(ESD)PMOSトランジスタであって、
P基板(402)と、
前記P基板の上に配置されているNウェルと、
それぞれが、N+ソース領域(320)と、N+ドレイン領域(322)と、を備えている前記複数の交互に配置されたフィンガーと、
前記ソース領域と前記ドレイン領域との間に配置されているチャネル領域の上に形成されているゲート領域であり、各ソースと各ドレインが、隣接するフィンガーによって共有されている1列の接点を備えており、前記接点の各列における各接点ホールから前記ゲート領域までの距離が、前記ICのコア機能要素に対する最小設計規則のもとに定義されている、前記ゲート領域と、
を備えており、
前記Nウェルが、ESD現象時に前記MOSトランジスタの各フィンガーを同時にトリガーすることを目的として、寄生PNPバイポーラ接合トランジスタの共通のベースを形成している、静電放電(ESD)PMOSトランジスタ。 - 前記接点の列のそれぞれが、最小設計規則のもとでの前記ICの前記コア機能要素の接点ピッチに実質的に等しい接点ピッチを有する、請求項9に記載のMOSトランジスタ。
- 各フィンガーの各ソース領域と各ドレイン領域が、各接点と前記ゲートとの間に結合されている安定抵抗要素を更に備えている、請求項9に記載のMOSトランジスタ。
- 集積回路(IC)のESD保護を提供する目的で前記ICのI/O周辺部に形成されている静電放電(ESD)MOSトランジスタであって、
複数の交互に配置されたフィンガーであり、当該フィンガーの各々が、ソース領域とドレイン領域との間に配置されているチャネル領域(421)の上に形成されているゲート領域(324)を備えており、各ソースと各ドレインが、隣接するフィンガーによって共有されている1列の接点を備えており、前記接点の各列における各接点ホールから前記ゲート領域までの距離が、前記ICのコア機能要素に対する最小設計規則のもとに定義されている、前記フィンガーを具備している、静電放電(ESD)MOSトランジスタ。
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