JP2006331571A - 半導体装置 - Google Patents
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Abstract
【解決手段】 冗長メモリ11,12の救済処理を行う救済処理部21,22は、救済情報格納部となるシフトレジスタ回路Ln1〜Lny,L11〜L1xをそれぞれ有する複数の不良救済部211〜21y,221〜22xを備えている。シフトレジスタ回路Ln1,…は、データを順次転送可能なようにシリアルに接続されている。テスト回路30は冗長メモリ11,12の検査を行い、不良セルを救済するための救済情報S3をシリアルに出力する。この救済情報S3を、救済処理部21,22はシフトレジスタ回路Ln1,…に、そのデータ転送動作を用いて格納する。
【選択図】 図1
Description
図2では、検査外部信号群TEは、リセット信号、検査モード信号、検査終了信号および検査結果判定信号からなるものとしている。まず、リセット信号により、検査部31および冗長メモリ11,12が初期化される。そして、検査モードを設定した後に(検査モード信号が“H”)、第1のクロックCK1に同期して、冗長メモリ11,12の検査が開始される。検査実行中に不良セルが見つかったとき、検査結果判定信号が“L”から“H”に遷移する(Fail)。そして、所望の検査が終了したとき、検査終了信号が所定期間だけ“H”になる。
図3は救済情報の格納動作を示すタイミングチャートである。ここでは、出力部32が、第2のクロックCK2に同期して救済情報S3をシリアルに出力するものとし、セレクタ5が、出力部32から出力された救済情報S3を選択し、救済処理部21に与えるものとする。また、救済処理部21において、y=5、すなわち、シリアルに接続されたシフトレジスタ回路の個数が5個としている。すなわち、セレクタ5の出力である救済情報S5が、まず、シフトレジスタ回路Ln5のD入力に与えられ、その後、クロックS5に従って、シフトレジスタ回路Ln4,Ln3,Ln2,Ln1の順に転送される。
tCH > td
が回路的に保証されているものとする。このため、第2のクロックCK2の逆相クロックNCK2を基にして得られたクロックS5は、救済情報S3がシフトレジスタ回路Lnyの端子Dに確実に到達した後に、立ち上がる波形となる。すなわち、救済処理部21,22に与えるクロックS5を、第2のクロックCK2の逆相クロックNCK2を用いて生成することによって、救済情報S3をシフトレジスタ回路に確実に取込むためのタイミング設計が容易になる、という効果が得られる。
プログラム段階については、検査フローの理解のために必要となる一般的な内容を記載するにとどめ、詳細な説明は省略する。なお、本発明の技術思想は、プログラム方式によって制約を受けるものではない。
再検査段階については、検査フローの理解のために必要となる一般的な内容を記載するにとどめ、詳細な説明は省略する。なお、本発明の技術思想は、再検査の方法によって制約を受けるものではない。
上述したように、外部から救済情報外部入力端子43に入力した救済情報EXINを、セレクタ5を介して、救済処理部21,22に与えることが可能である。また、出力部32から出力された救済情報S3を、救済情報外部出力端子44を介して、データEXOUTとして外部出力させることも可能である。このような外部入出力を用いることによって、半導体装置における冗長救済が正常に行われなかった場合などに、外部から別途与えた救済情報を用いた救済が可能であるか否かを解析したり、また、半導体装置内で生成した救済情報を外部出力して内容を解析することが可能となる。
21,22 救済処理部
30 テスト回路
31 検査部
32 出力部
41 ANDゲート(クロック制御部)
42 外部入力端子
43 救済情報外部入力端子(EXIN)
44 救済情報外部出力端子(EXOUT)
5 セレクタ
211〜21y,221〜22x 不良救済部
Ln1〜Lny,L11〜L1x シフトレジスタ回路(救済情報格納部)
Fn1〜Fny,F11〜F1x 電気ヒューズ素子
CK1 第1のクロック
CK2 第2のクロック
NCK2 第2のクロックの逆相クロック
S1 検査内部信号群
S2 検査結果情報
S3 救済情報
S4 救済処理情報
S5 クロック
CN 取込制御信号
TE 検査外部信号群
Claims (12)
- 複数のメモリセルを有し、かつ、不良の前記メモリセルである不良セルを救済するための機能を有する冗長メモリと、
前記冗長メモリの検査を行い、不良セルが存在すると判定したとき、当該不良セルを救済するための救済情報を出力するテスト回路と、
前記救済情報を格納可能に構成された救済情報格納部をそれぞれ有する複数の不良救済部を有し、前記冗長メモリの救済処理を行う救済処理部とを備え、
前記救済情報格納部は、データを順次転送可能なように、シリアルに接続されており、
前記救済情報の格納動作において、
前記テスト回路は、前記救済情報をシリアルに出力するものであり、
前記救済処理部は、前記テスト回路からシリアルに出力された前記救済情報を、前記救済情報格納部に、そのデータ転送動作を用いて、格納する
ことを特徴とする半導体装置。 - 請求項1において、
前記テスト回路から出力された救済情報を前記救済処理部に格納するか否かを、与えられた取込制御信号に応じて、制御可能に構成されている
ことを特徴とする半導体装置。 - 請求項2において、
当該半導体装置の外部から、前記取込制御信号を入力するための外部入力端子を備えた
ことを特徴とする半導体装置。 - 請求項2において、
前記救済情報格納部のデータ転送動作は、与えられたクロック信号に従って、実行されるものであり、
前記クロック信号の有効/無効を、前記取込制御信号に応じて制御するクロック制御部を備えた
ことを特徴とする半導体装置。 - 請求項1において、
前記複数の不良救済部は、それぞれ、当該半導体装置の電源がオフされた場合に、前記救済情報を保持するように、構成されている
ことを特徴とする半導体装置。 - 請求項5において、
前記複数の不良救済部は、それぞれ、前記救済情報格納部に格納された救済情報によってプログラムされる電気ヒューズ素子を有する
ことを特徴とする半導体装置。 - 請求項5において、
前記複数の不良救済部は、それぞれ、前記救済情報格納部に格納された救済情報によって記憶データが設定される不揮発性メモリ素子を有する
ことを特徴とする半導体装置。 - 請求項1において、
前記冗長メモリの動作、および前記テスト回路による前記冗長メモリの検査は、第1のクロックに従って実行され、
前記救済情報の格納動作は、前記第1のクロックと異なる第2のクロックに従って実行される
ことを特徴とする半導体装置。 - 請求項8において、
前記救済情報の格納動作において、前記テスト回路に前記第2のクロックが与えられる一方、前記救済処理部に前記第2のクロックの逆相のクロックが与えられる
ことを特徴とする半導体装置。 - 請求項1において、
前記冗長メモリおよび救済処理部のペアを、複数備え、
前記複数の救済処理部それぞれの、シリアル接続された複数の救済情報格納部が、データを順次転送可能なように、シリアルに接続されている
ことを特徴とする半導体装置。 - 請求項1において、
当該半導体装置の外部から、救済情報を入力するための救済情報外部入力端子と、
前記テスト回路から出力された救済情報と、前記救済情報外部入力端子に入力された救済情報とのいずれかを選択し、前記救済処理部に与えるセレクタとを備えた
ことを特徴とする半導体装置。 - 請求項1において、
前記救済処理部に与えられる救済情報を、当該半導体装置の外部に出力するための救済情報外部出力端子を備えた
ことを特徴とする半導体装置。
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