JP2006221191A

JP2006221191A - Display device and drive method therefor

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Publication number: JP2006221191A
Application number: JP2006127755A
Authority: JP
Inventors: Naoyuki Itakura; 直之板倉; Hiroaki Ichikawa; 弘明市川
Original assignee: Sony Corp
Current assignee: Sony Corp
Priority date: 2006-05-01
Filing date: 2006-05-01
Publication date: 2006-08-24

Abstract

<P>PROBLEM TO BE SOLVED: To provide a display device and its drive method, capable of choosing a drive capability matching various resolutions and a drive suiting to the use, while reducing power consumption. <P>SOLUTION: It has a vertical drive circuit 102 which, in the 1st mode of a predetermined resolution, generates scanning pulses for the signals having different input timing, while maintaining their difference, when inputted and sequentially chooses the pixel circuits connected to the scanning line in units of single line by sequentially making line scanning in the line direction, and in the 2nd mode of a resolution lower than the 1st mode, generates scanning pulses for the input signals combined, and sequentially chooses the pixel circuits connected to the scanning line in a unit of several lines, scanned by the scanning pulses combined in the line direction for the adjacent several scanning line unit. <P>COPYRIGHT: (C)2006,JPO&NCIPI

Description

本発明は、表示装置およびその駆動方法に係り、特に、解像度の異なる複数のモードに対応した表示が可能な表示装置およびその駆動方法に関するものである。 The present invention relates to a display device and a driving method thereof, and more particularly to a display device capable of displaying corresponding to a plurality of modes having different resolutions and a driving method thereof.

表示装置、たとえば液晶セルを画素の表示エレメント（電気光学素子）に用いた液晶表示装置は、薄型で低消費電力であるという特徴をいかして、たとえば携帯情報端末(Personal Digital Assistant ：ＰＤＡ) 、携帯電話、デジタルカメラ、ビデオカメラ、パーソナルコンピュータ用表示装置等、幅広い電子機器に適用されている。 A display device, for example, a liquid crystal display device using a liquid crystal cell as a pixel display element (electro-optical element), is characterized by being thin and low power consumption, for example, a personal digital assistant (PDA), portable It is applied to a wide range of electronic devices such as telephones, digital cameras, video cameras, and display devices for personal computers.

図１は、液晶表示装置の構成例を示すブロック図である。
液晶表示装置１は、図１に示すように、有効画素部２、垂直駆動回路（ＶＤＲＶ）３、および水平駆動回路（ＨＤＲＶ）４を有している。 FIG. 1 is a block diagram illustrating a configuration example of a liquid crystal display device.
As shown in FIG. 1, the liquid crystal display device 1 includes an effective pixel unit 2, a vertical drive circuit (VDRV) 3, and a horizontal drive circuit (HDRV) 4.

有効画素部２は、複数の画素回路２１が、マトリクス状に配列されている。
各画素回路２１は、スイッチング素子として薄膜トランジスタ（ＴＦＴ；thin film transistor）２１と、ＴＦＴ２１のドレイン電極（またはソース電極）に画素電極が接続された液晶セルＬＣ２１と、ＴＦＴ２１のドレイン電極に一方の電極が接続された保持容量Ｃｓ２１により構成されている。
これら画素回路２１の各々に対して、走査ライン５−１〜５−ｍが各行ごとにその画素配列方向に沿って配線され信号ライン６−１〜６−ｎが各列ごとにその画素配列方向に沿って配線されている。
そして、各画素回路２１のＴＦＴ２１のゲート電極は、各行単位で同一の走査ライン５−１〜５−ｍにそれぞれ接続されている。また、各画素回路２１のソース電極（または、ドレイン電極）は、各列単位で同一の信号ライン６−１〜６−ｎに各々接続されている。
さらに、一般的な液晶表示装置においては、保持容量配線Ｃｓを独立に配線し、この保持容量配線と接続電極との間に保持容量Ｃｓ２１を形成するが、Ｃｓは、コモン電圧ＶＣＯＭと同相パルスが入力され、保持容量として用いる。
そして、各画素回路２１の保持容量Ｃｓ２１の他方の電極は、１水平走査期間（１Ｈ）毎に極性が反転するコモン電圧ＶＣＯＭの供給ライン７に接続されている。 In the effective pixel portion 2, a plurality of pixel circuits 21 are arranged in a matrix.
Each pixel circuit 21 includes a thin film transistor (TFT) 21 as a switching element, a liquid crystal cell LC 21 having a pixel electrode connected to the drain electrode (or source electrode) of the TFT 21, and one electrode connected to the drain electrode of the TFT 21. The storage capacitor Cs21 is connected.
For each of these pixel circuits 21, scanning lines 5-1 to 5-m are wired for each row along the pixel arrangement direction, and signal lines 6-1 to 6-n are arranged for each column in the pixel arrangement direction. It is wired along.
The gate electrodes of the TFTs 21 of the pixel circuits 21 are connected to the same scanning lines 5-1 to 5-m in units of rows. The source electrode (or drain electrode) of each pixel circuit 21 is connected to the same signal line 6-1 to 6-n in each column unit.
Further, in a general liquid crystal display device, the storage capacitor line Cs is independently wired, and the storage capacitor Cs21 is formed between the storage capacitor line and the connection electrode, and Cs has a common voltage VCOM and an in-phase pulse. It is input and used as a holding capacity.
The other electrode of the storage capacitor Cs21 of each pixel circuit 21 is connected to the supply line 7 of the common voltage VCOM whose polarity is inverted every horizontal scanning period (1H).

各走査ライン５−１〜５−ｍは、垂直駆動回路３により駆動され、各信号ライン６−１〜６−ｎは水平駆動回路４により駆動される。 The scanning lines 5-1 to 5-m are driven by the vertical driving circuit 3, and the signal lines 6-1 to 6-n are driven by the horizontal driving circuit 4.

垂直駆動回路３は、１フィールド期間ごとに垂直方向（行方向）に走査して走査ライン５−１〜５−ｍに接続された各画素回路２１を行単位で順次選択する処理を行う。
すなわち、垂直駆動回路３から走査ライン５−１に対して走査パルスＳＰ１が与えられたときには第１行目の各列の画素が選択され、走査ライン５−２に対して走査パルスＳＰ２が与えられたときには第２行目の各列の画素が選択される。以下同様にして、走査ライン５−３，…，５−ｍ対して走査パルスＳＰ３，…，ＳＰｍが順に与えられる。 The vertical driving circuit 3 performs a process of sequentially selecting each pixel circuit 21 connected to the scanning lines 5-1 to 5-m in units of rows by scanning in the vertical direction (row direction) every field period.
That is, when the scanning pulse SP1 is applied from the vertical driving circuit 3 to the scanning line 5-1, the pixel in each column of the first row is selected and the scanning pulse SP2 is applied to the scanning line 5-2. In this case, the pixels in each column of the second row are selected. Similarly, scanning pulses SP3,..., SPm are sequentially applied to the scanning lines 5-3,.

図２は、一般的な液晶表示装置の垂直駆動回路の構成例を示す回路図である。なお、図２においては、奇数行目（たとえば第１行目）の走査ライン５−１および次段の偶数行目（たとえば第２行目）の走査ライン５−２を駆動する回路を例に示している。 FIG. 2 is a circuit diagram showing a configuration example of a vertical drive circuit of a general liquid crystal display device. In FIG. 2, a circuit for driving the scan line 5-1 of the odd-numbered row (for example, the first row) and the scan line 5-2 of the next even-numbered row (for example, the second row) is taken as an example. Show.

この垂直駆動回路３は、図２に示すように、レベルシフタ付シフトレジスタ（Ｓ／Ｒ）３１，３２、サンプリングラッチ（ＥｎｂＳＭＬ）３３，３４、および負電源レベルシフタ（ＮＰＬＳＦＴ）３５，３６を有している。 As shown in FIG. 2, the vertical drive circuit 3 includes level shifter-equipped shift registers (S / R) 31, 32, sampling latches (EnbSML) 33, 34, and negative power supply level shifters (NPLSFT) 35, 36. Yes.

図３（Ａ）〜（Ｆ）は、図２の回路のタイミングチャートである。図３（Ａ）は各画素ＰＸＬの保持容量Ｃｓ２１の他方の電極に供給される１水平走査期間（１Ｈ）毎に極性が反転するコモン電圧ＶＣＯＭ、図３（Ｂ）は垂直走査の基準となる垂直クロックＶＣＫ、図３（Ｃ）はシフトレジスタ３１の出力信号Ｓ３１、図４（Ｄ）はシフトレジスタ３２の出力信号Ｓ３２、図３（Ｅ）は負電源レベルシフタ３５の出力信号Ｓ３５、および図３（Ｆ）は負電源レベルシフタ３６の出力信号Ｓ３６をそれぞれ示している。 3A to 3F are timing charts of the circuit of FIG. 3A shows a common voltage VCOM whose polarity is inverted every horizontal scanning period (1H) supplied to the other electrode of the storage capacitor Cs21 of each pixel PXL, and FIG. 3B is a reference for vertical scanning. 3C is the output signal S31 of the shift register 31, FIG. 4D is the output signal S32 of the shift register 32, FIG. 3E is the output signal S35 of the negative power supply level shifter 35, and FIG. (F) shows the output signal S36 of the negative power supply level shifter 36, respectively.

シフトレジスタ３１，３２には、図示しないクロックジェネレータにより生成された垂直走査の開始を指令する垂直スタートパルスＶＳＴ、垂直走査の基準となる互いに逆相の垂直クロックＶＣＫ，ＶＣＫＸが供給される。
たとえば垂直クロックＶＣＫは０−３．３Ｖの振幅のクロックとしてシフトレジスタ３１，３２に供給されるが、シフトレジスタ３１，３２では、３．３Ｖから７．３Ｖへのレベルシフト動作が行われる。
また、サンプリングラッチ３３，３４では、図２中に示すような共通のイネーブル信号ｅｎｂ／ｘｅｎｂを受けてシフトレジスタ３１，３２の出力信号Ｓ３１，Ｓ３２をそれぞれサンプリングされてラッチされる。ここで、隣接する走査ラインのオン、オフされる期間がオーバラップしないように、前段（奇数段）の駆動信号の立ち下がりタイミングと後段（偶数段）の駆動信号の立ち上がりのタイミングの間に所定の間隔をおく。
そして、負電源レベルシフタ３５，３６には、それぞれ走査ライン５−１，５−２の一端側が接続されており、サンプリングラッチ３３，３４のラッチ信号を受けてたとえば７．３Ｖ程度の走査パルスとしての駆動信号Ｓ３５，Ｓ３６が走査ライン５−１，５−２に順次に印加される。
また、負電源レベルシフタ３５，３６は、０Ｖを−４．８Ｖのレベルシフトした駆動信号Ｓ３５，Ｓ３６走査ライン５−１，５−２に供給し、非選択時の画素回路２２１のＴＦＴ２１を確実にオフさせる。
図３（Ａ）〜（Ｆ）に示すように、コモン電圧ＶＣＯＭがハイレベルをとる水平走査期間には、奇数行目の走査ライン５−１が駆動され、コモン電圧ＶＣＯＭがローレベルをとる次の水平走査期間に、偶数行目の走査ライン５−２が駆動される。
このように、１水平走査期間毎に、第１行目の走査ライン５−１から第ｍ行目の走査ライン５−ｎにかけて順次に駆動されていく。 The shift registers 31 and 32 are supplied with a vertical start pulse VST for instructing the start of vertical scanning generated by a clock generator (not shown), and vertical clocks VCK and VCKX having opposite phases as a reference for vertical scanning.
For example, the vertical clock VCK is supplied to the shift registers 31 and 32 as a clock having an amplitude of 0 to 3.3 V, and the shift registers 31 and 32 perform a level shift operation from 3.3 V to 7.3 V.
The sampling latches 33 and 34 receive the common enable signal enb / xenb as shown in FIG. 2 and sample and latch the output signals S31 and S32 of the shift registers 31 and 32, respectively. Here, a predetermined interval is set between the falling timing of the driving signal of the preceding stage (odd stage) and the rising timing of the driving signal of the subsequent stage (even number stage) so that the on / off periods of adjacent scanning lines do not overlap. Leave an interval.
The negative power supply level shifters 35 and 36 are connected to one end sides of the scanning lines 5-1 and 5-2, respectively, and receive a latch signal from the sampling latches 33 and 34 as a scanning pulse of about 7.3 V, for example. Drive signals S35 and S36 are sequentially applied to the scan lines 5-1 and 5-2.
Further, the negative power supply level shifters 35 and 36 supply the drive signals S35 and S36 obtained by shifting the level of 0V to −4.8V to the scanning lines 5-1 and 5-2, so that the TFT 21 of the pixel circuit 221 at the time of non-selection is surely obtained. Turn off.
As shown in FIGS. 3A to 3F, in the horizontal scanning period in which the common voltage VCOM is at a high level, the odd-numbered scanning lines 5-1 are driven and the common voltage VCOM is at a low level. During the horizontal scanning period, the even-numbered scanning line 5-2 is driven.
As described above, the driving is sequentially performed from the first scanning line 5-1 to the m-th scanning line 5-n every horizontal scanning period.

水平駆動回路４は、図示しないクロックジェネレータにより供給されるセレクラーパルスＳＥＬ，ＸＳＥＬをレベルシフトする回路であり、入力される映像信号を線順次で各画素回路に書き込みを行っている。 The horizontal drive circuit 4 is a circuit for level-shifting the selector pulses SEL and XSEL supplied by a clock generator (not shown), and writes the input video signal to each pixel circuit in a line sequential manner.

また、たとえば低温ポリシリコンを用いた液晶表示装置における水平駆動回路では、図４に示すように、セレクタスイッチ８１−Ｒ，８１−Ｇ，８１−Ｂ、・・・、８４−Ｒ，８４−Ｇ，８４−Ｂ、・・・、（８ｎ−Ｒ，８ｎ−Ｇ，８ｎ−Ｂ）を有するセレクタ８を設けて、セレクタスイッチにより画素回路２１に書き込むベきデータ信号ＳＤＴ１〜ＳＤＴ４，・・を選択して各信号ライン６−１〜６−ｎに供給して、映像を描いている。
液晶表示装置において、色の３原色であるＲ（赤）データ、Ｇ（緑）データ、およびＢ（青）データを各信号ラインに順次に供給し、具体的には、まずＲデータを各信号ライン６−１〜６−ｎに供給し、次に、Ｇデータを各信号ライン６−１〜６−ｎに供給し、最後にＢデータを各信号ライン６−１〜６−ｎに供給して、各画素回路２１に書き込み映像を描く。
したがって、各信号ライン６−１〜６−ｎに対しては、それぞれ３つのセレクタスイッチが接続される。
図４は、Ｒ対応のセレクタスイッチ８１−Ｒ〜８４−Ｒのみをオンされている状態を示している。Ｒデータの書き込みが終了すると、Ｇ対応のセレクタスイッチ８１−Ｇ〜８４−ＧのみをオンさせてＧデータを書き込む。Ｇデータの書き込みが終了すると、Ｂ対応のセレクタスイッチ８１−Ｂ〜８４−ＢのみをオンさせてＢデータを書き込む。 For example, in a horizontal drive circuit in a liquid crystal display device using low-temperature polysilicon, as shown in FIG. 4, selector switches 81-R, 81-G, 81-B,..., 84-R, 84-G , 84-B,..., (8n-R, 8n-G, 8n-B) are provided to select the data signals SDT1 to SDT4,. Then, the image is supplied to each of the signal lines 6-1 to 6-n to draw an image.
In the liquid crystal display device, R (red) data, G (green) data, and B (blue) data, which are the three primary colors, are sequentially supplied to each signal line. Lines 6-1 to 6-n, then G data is supplied to each signal line 6-1 to 6-n, and finally B data is supplied to each signal line 6-1 to 6-n. Thus, a writing image is drawn on each pixel circuit 21.
Therefore, three selector switches are connected to each of the signal lines 6-1 to 6-n.
FIG. 4 shows a state in which only the R corresponding selector switches 81-R to 84-R are turned on. When writing of the R data is completed, only the selector switches 81-G to 84-G corresponding to G are turned on to write the G data. When the writing of the G data is completed, only the selector switches 81-B to 84-B corresponding to B are turned on to write the B data.

セレクタ８の各セレクタスイッチ８１−Ｒ，８１−Ｇ，８１−Ｂ、・・・、８４−Ｒ，８４−Ｇ，８４−Ｂ、・・・、（８ｎ−Ｒ，８ｎ−Ｇ，８ｎ−Ｂ）は、図５に示すように、ｐチャネルＭＯＳ（ＰＭＯＳ）トランジスタとｎチャネルＭＯＳ（ＮＭＯＳ）トランジスタのソース・ドレイン同士を接続した転送ゲートＴＭＧ−Ｒ，ＴＭＧ−Ｇ，ＴＭＧ−Ｂにより構成される。
各転送ゲートは相補的レベルをとるセレクト信号ＳＥＬ１，ＸＳＥＬ１、ＳＥＬ２，ＸＳＥＬ２、ＳＥＬ３，ＸＳＥＬ３によりそれぞれ導通制御される。
具体的には、Ｒデータ用セレクタスイッチ８１−Ｒ〜８４−Ｒを構成する転送ゲートＴＭＧ−Ｒはセレクト信号ＳＥＬ１，ＸＳＥＬ１により導通制御される。Ｇデータ用セレクタスイッチ８１−Ｇ〜８４−Ｇを構成する転送ゲートＴＭＧ−Ｇはセレクト信号ＳＥＬ２，ＸＳＥＬ２により導通制御される。Ｂデータ用セレクタスイッチ８１−Ｂ〜８４−Ｂを構成する転送ゲートＴＭＧ−Ｂはセレクト信号ＳＥＬ３，ＸＳＥＬ３により導通制御される。 Each selector switch 81-R, 81-G, 81-B,..., 84-R, 84-G, 84-B,..., (8n-R, 8n-G, 8n-B) ) Is composed of transfer gates TMG-R, TMG-G, and TMG-B in which the sources and drains of a p-channel MOS (PMOS) transistor and an n-channel MOS (NMOS) transistor are connected to each other as shown in FIG. .
Each transfer gate is controlled in conduction by select signals SEL1, XSEL1, SEL2, XSEL2, SEL3, and XSEL3 taking complementary levels.
Specifically, the transfer gates TMG-R constituting the R data selector switches 81-R to 84-R are subjected to conduction control by select signals SEL1 and XSEL1. The transfer gates TMG-G constituting the G data selector switches 81-G to 84-G are controlled to be conducted by the select signals SEL2 and XSEL2. The transfer gates TMG-B constituting the B data selector switches 81-B to 84-B are controlled to be conducted by select signals SEL3 and XSEL3.

図６は、セレクタ８の転送ゲートＴＧＭ（−Ｒ）の駆動回路の構成例を示す図である。
この転送ゲート駆動回路９は、外部回路（ＩＣ）によるセレクト信号ＳＥＬ，ＸＳＥＬのレベルを−２．７Ｖから７．３Ｖにレベルシフトするレベルシフタ９１と、たとえばＣＭＯＳインバータを２個直列に接続したバッファ９２，９３により構成される。 FIG. 6 is a diagram illustrating a configuration example of a drive circuit of the transfer gate TGM (−R) of the selector 8.
The transfer gate drive circuit 9 includes a level shifter 91 that shifts the level of select signals SEL and XSEL by an external circuit (IC) from −2.7 V to 7.3 V, and a buffer 92 in which, for example, two CMOS inverters are connected in series. , 93.

ところで、近年、ＰＤＡ等に携帯端末装置に対して、より高精細な表示パネル、たとえば写真などのグラフィック画像を閲覧する場合、高精細な画質が得られるＶＧＡモード（６４０×４８０）で表示を行う表示パネルの搭載の要望が高まっている。 By the way, in recent years, when a higher-definition display panel, for example, a graphic image such as a photograph, is viewed on a portable terminal device on a PDA or the like, display is performed in a VGA mode (640 × 480) that provides a high-definition image quality. There is an increasing demand for mounting display panels.

上述した液晶表示装置をＶＧＡモードで動作させる場合、垂直駆動回路３は、画素数に１対１で対応した出力のみ有し、解像度が固定であることから、ＶＧＡモード対応の垂直駆動回路を搭載する必要がある。
ところが、ＰＤＡ等は、通常、スケジュール管理等の高精細な表示を必要としない、たとえばＱＶＧＡモード（３２０×２４０）での表示で十分な用途が多いにもかかわらず、動作時のクロック周波数の高いＶＧＡモードで駆動する必要があることから、無駄な電力を消費してしまう。 When the above-described liquid crystal display device is operated in the VGA mode, the vertical drive circuit 3 has only a one-to-one output corresponding to the number of pixels and has a fixed resolution, so a VGA mode-compatible vertical drive circuit is mounted. There is a need to.
However, a PDA or the like does not normally require high-definition display such as schedule management. For example, although there are many applications sufficient for display in the QVGA mode (320 × 240), the clock frequency during operation is high. Since it is necessary to drive in the VGA mode, wasteful power is consumed.

また、ＶＧＡモードの液晶表示装置を実現する場合、パネル内負荷、特に、信号ラインの容量、負荷がＱＶＧＡモードに比べて増大するため、図６に示すように、水平駆動回路４のセレクタ８のセレクタスイッチとしての転送ゲートを構成するトランジスタサイズ、および転送ゲート駆動回路９のバッファ９２，９３を構成するトランジスタサイズを大きくし、駆動能力を大きくする必要がある。
しかし、この場合も、垂直駆動回路の課題と同様に、ＰＤＡ等は、通常、スケジュール管理等の高精細な表示を必要としない、たとえばＱＶＧＡモード（３２０×２４０）での表示で十分な用途が多いにもかかわらず、ＶＧＡモードに対応するように駆動能力を大きくしたトランジスタサイズの転送ゲート、バッファを用いることから、無駄な電力を消費してしまう。 Further, when realizing a VGA mode liquid crystal display device, the load in the panel, in particular, the capacity of the signal line and the load are increased as compared with the QVGA mode. Therefore, as shown in FIG. It is necessary to increase the drive capacity by increasing the size of the transistors constituting the transfer gate as the selector switch and the size of the transistors constituting the buffers 92 and 93 of the transfer gate drive circuit 9.
However, in this case as well, similar to the problem of the vertical drive circuit, the PDA or the like does not normally require a high-definition display such as schedule management, for example, the display is sufficient for display in the QVGA mode (320 × 240). In spite of the large number, use of a transistor-sized transfer gate and buffer having a large driving capability so as to support the VGA mode consumes useless power.

本発明の目的は、複数の解像度に対応した駆動能力を選択でき、用途に応じた駆動を行うことができ、低消費電力化を実現することができる表示装置およびその駆動方法を提供することにある。 An object of the present invention is to provide a display device that can select a driving capability corresponding to a plurality of resolutions, can perform driving according to an application, and can realize low power consumption, and a driving method thereof. is there.

上記目的を達成するため、本発明の第１の観点は、解像度が異なる少なくとも第１のモードと当該第１のモードより解像度が低い第２のモードを有する表示装置であって、スイッチング素子を通して画素データを画素セルに書き込む画素回路が少なくとも複数行のマトリクスを形成するように配置された画素部と、上記画素回路の行配列に対応するように配置され、上記スイッチング素子の導通制御のための複数の走査ラインと、上記画素回路の列配列に対応するように配置され、上記画素データを伝搬する少なくとも一つの信号ラインと、上記第１のモード時には、上記各走査ラインを行方向に順に走査パルスにより走査して、走査ラインに接続された各画素回路を１行単位で順次選択する処理を行い、上記第２のモード時には、隣接する複数の走査ライン毎に行方向に順に走査パルスにより走査して当該複数の走査ラインに接続された各画素回路を当該複数行単位で順次選択する処理を行う垂直駆動回路とを有する。 In order to achieve the above object, a first aspect of the present invention is a display device having at least a first mode having a different resolution and a second mode having a lower resolution than the first mode, wherein the pixel is passed through a switching element. A pixel unit in which pixel circuits for writing data into the pixel cells are arranged so as to form a matrix of at least a plurality of rows, and a plurality of pixels for controlling the conduction of the switching elements are arranged corresponding to the row arrangement of the pixel circuits. Scanning lines, at least one signal line that is arranged to correspond to the column arrangement of the pixel circuits, and propagates the pixel data, and in the first mode, the scanning lines are sequentially scanned in the row direction. And sequentially selecting each pixel circuit connected to the scan line in units of one row. In the second mode, the pixel circuits are adjacent to each other. Each pixel circuit connected to the plurality of scan lines is scanned by a scanning pulse to the order in the row direction for each scanning line number and a vertical driving circuit for performing a process of sequentially selected in the plurality rows.

好適には、上記垂直駆動回路は、上記第２のモード時には、同時並列的に走査する複数の走査ラインに出力する走査パルスを、前段の走査ラインに出力する走査パルスの後縁タイミングを、次段の走査ラインに出力する走査パルスの後縁タイミングより先に設定する。 Preferably, in the second mode, the vertical driving circuit follows the trailing edge timing of the scanning pulse output to the plurality of scanning lines simultaneously scanned in parallel and the scanning pulse output to the preceding scanning line. It is set before the trailing edge timing of the scanning pulse output to the scanning line of the stage.

好適には、上記信号ラインに画素データを選択して供給するセレクタスイッチを有するセレクタを含み、上記セレクタスイッチは対応する信号ラインに対して複数のスイッチが並列に接続されており、上記第１のモード時には上記複数のスイッチを導通させて、当該複数のスイッチを通して選択画素データを信号ラインに出力し、上記第２のモード時には、上記複数のスイッチのうちのいずれかのスイッチを導通させて、当該スイッチを通して選択画素データを信号ラインに出力する水平駆動回路を有する。 Preferably, it includes a selector having a selector switch that selects and supplies pixel data to the signal line, and the selector switch includes a plurality of switches connected in parallel to the corresponding signal line, and the first switch In the mode, the plurality of switches are made conductive, and the selected pixel data is output to the signal line through the plurality of switches. In the second mode, any one of the plurality of switches is made conductive, A horizontal driving circuit is provided for outputting selected pixel data to the signal line through the switch.

好適には、上記信号ラインを複数有し、上記複数の信号ラインを複数のグループに分割し、分割グループ毎に対応して、信号ラインに画素データを供給する複数の水平駆動回路を有する。 Preferably, a plurality of the signal lines are provided, the plurality of signal lines are divided into a plurality of groups, and a plurality of horizontal drive circuits that supply pixel data to the signal lines are provided for each divided group.

本発明の第２の観点は、画素データを画素セルに書き込む画素回路が少なくとも複数行のマトリクスを形成するように配置された画素部と、上記画素回路の行配列に対応するように配置され、上記スイッチング素子の導通制御のための複数の走査ラインとを含む表示装置の駆動方法であって、所定解像度の第１のモード時には、上記各走査ラインを行方向に順に走査パルスにより走査して、走査ラインに接続された各画素回路を１行単位で順次選択する処理を行い、上記第１のモードより解像度が低い第２のモード時には、隣接する複数の走査ライン毎に行方向に順に走査パルスにより走査して当該複数の走査ラインに接続された各画素回路を当該複数行単位で順次選択する処理を行う。 According to a second aspect of the present invention, a pixel circuit that writes pixel data to a pixel cell is disposed so as to correspond to a row arrangement of the pixel circuit and a pixel portion that is disposed so as to form a matrix of at least a plurality of rows, A driving method of a display device including a plurality of scanning lines for conduction control of the switching element, and in the first mode with a predetermined resolution, the scanning lines are sequentially scanned in the row direction by scanning pulses, A process of sequentially selecting each pixel circuit connected to the scanning line in units of one row, and in the second mode having a lower resolution than the first mode, scanning pulses are sequentially performed in the row direction for each of a plurality of adjacent scanning lines. Is performed to sequentially select each pixel circuit connected to the plurality of scanning lines in units of the plurality of rows.

好適には、上記第２のモード時には、同時並列的に走査する複数の走査ラインに出力する走査パルスを、前段の走査ラインに出力する走査パルスの後縁タイミングを、次段の走査ラインに出力する走査パルスの後縁タイミングより先に設定する。 Preferably, in the second mode, the scanning pulse output to the plurality of scanning lines that are simultaneously scanned in parallel and the trailing edge timing of the scanning pulse output to the preceding scanning line are output to the subsequent scanning line. It is set before the trailing edge timing of the scanning pulse to be performed.

好適には、上記画素セルは液晶セルである。 Preferably, the pixel cell is a liquid crystal cell.

本発明によれば、たとえば解像度が高い第１のモード時には、垂直駆動回路により、各走査ラインが行方向に順に走査パルスにより走査され、走査ラインに接続された各画素回路が１行単位で順次選択される。
また、第１のモードより解像度が低い第２のモード時には、垂直駆動回路により、隣接する複数の走査ライン毎に行方向に順に走査パルスにより走査され、複数の走査ラインに接続された各画素回路が当該複数行単位で順次選択される。
また、第１のモード時には、水平駆動回路のセレクタにおいて複数のスイッチが導通されて、複数のスイッチを通して選択画素データが信号ラインに出力される。
第２のモード時には、水平駆動回路のセレクタにおいて複数のスイッチのうちのいずれかのスイッチが導通されて、当該スイッチを通して選択画素データが信号ラインに出力される。 According to the present invention, for example, in the first mode with high resolution, each scanning line is sequentially scanned by the scanning pulse in the row direction by the vertical driving circuit, and each pixel circuit connected to the scanning line is sequentially sequentially in one row. Selected.
In the second mode, which has a lower resolution than the first mode, each pixel circuit connected to the plurality of scanning lines is scanned by the vertical driving circuit in the row direction for each of the plurality of adjacent scanning lines in order. Are sequentially selected in units of the plurality of rows.
In the first mode, the plurality of switches are turned on in the selector of the horizontal drive circuit, and the selected pixel data is output to the signal line through the plurality of switches.
In the second mode, one of the plurality of switches is turned on in the selector of the horizontal drive circuit, and the selected pixel data is output to the signal line through the switch.

本発明によれば、複数の解像度に対応した駆動能力を選択でき、用途に応じた駆動を行うことができ、特にＱＶＧＡモード時の低消費電力化を実現することができる利点がある。
また、画素回路が受けるカップリング量を均一にして横すじを消滅させることが可能で、画質の向上を図れる利点がある。 According to the present invention, it is possible to select a driving capability corresponding to a plurality of resolutions, to perform driving according to the application, and particularly to achieve low power consumption in the QVGA mode.
In addition, the amount of coupling received by the pixel circuit can be made uniform to eliminate the horizontal streak, and there is an advantage that the image quality can be improved.

以下、本発明の実施の形態について図面を参照して詳細に説明する。 Hereinafter, embodiments of the present invention will be described in detail with reference to the drawings.

図７は、たとえば液晶セルを画素の表示エレメント（電気光学素子）として用いた本発明の一実施形態に係る液晶表示装置の構成例を示す図である。
本実施形態に係る液晶表示装置１００は、２つの解像度、すなわち第１のモードとしてのＶＧＡモード（６４０×４８０）と第２のモードとしてのＱＶＧＡモード（３２０×２４０）の２つのモードで、モードに応じた駆動能力を選択可能に構成される。 FIG. 7 is a diagram showing a configuration example of a liquid crystal display device according to an embodiment of the present invention using, for example, a liquid crystal cell as a pixel display element (electro-optical element).
The liquid crystal display device 100 according to the present embodiment has two resolutions, namely, a VGA mode (640 × 480) as a first mode and a QVGA mode (320 × 240) as a second mode. It is configured to be able to select the driving ability according to

本液晶表示装置１００は、図７に示すように、有効画素部１０１、垂直駆動回路（ＶＤＲＶ）１０２、および水平駆動回路１０３を有している。 As shown in FIG. 7, the liquid crystal display device 100 includes an effective pixel unit 101, a vertical drive circuit (VDRV) 102, and a horizontal drive circuit 103.

有効画素部１０１は、複数の画素回路ＰＸＬＣが、マトリクス状に配列されている。具体的には、ＶＧＡに対応して６４０×４８０個の画素回路が配列されている。
各画素回路ＰＸＣＬは、スイッチング素子としてＴＦＴ（薄膜トランジスタ；thin film transistor）１０１と、ＴＦＴ１０１のドレイン電極（またはソース電極）に画素電極が接続された液晶セルＬＣ１０１と、ＴＦＴ１０１のドレイン電極に一方の電極が接続された保持容量Ｃｓ１０１により構成されている。
これら画素回路ＰＸＬＣの各々に対して、走査ライン１０４−１〜１０４−ｍが各行ごとにその画素配列方向に沿って配線され信号ライン１０５−１〜１０５−ｎが各列ごとにその画素配列方向に沿って配線されている。
そして、各画素回路ＰＸＬＣのＴＦＴ１０１のゲート電極は、各行単位で同一の走査ライン１０４−１〜１０４−ｍにそれぞれ接続されている。また、各画素回路ＰＸＬＣのソース電極（または、ドレイン電極）は、各列単位で同一の信号ライン１０５−１〜１０５−ｎに各々接続されている。
さらに、一般的な液晶表示装置においては、保持容量配線Ｃｓを独立に配線し、この保持容量配線と接続電極との間に保持容量Ｃｓ１０１を形成するが、Ｃｓは、コモン電圧ＶＣＯＭと同相パルスが入力され、保持容量として用いている。
そして、各画素回路ＰＸＬＣの保持容量Ｃｓ１０１の他方の電極は、１水平走査期間（１Ｈ）または２水平走査期間（２Ｈ）毎に極性が反転するコモン電圧ＶＣＯＭの供給ライン１０６に接続されている。 In the effective pixel unit 101, a plurality of pixel circuits PXLC are arranged in a matrix. Specifically, 640 × 480 pixel circuits are arranged corresponding to the VGA.
Each pixel circuit PXCL includes a TFT (thin film transistor) 101 as a switching element, a liquid crystal cell LC101 in which a pixel electrode is connected to the drain electrode (or source electrode) of the TFT 101, and one electrode on the drain electrode of the TFT 101. The storage capacitor Cs101 is connected.
For each of these pixel circuits PXLC, scanning lines 104-1 to 104-m are wired along the pixel arrangement direction for each row, and signal lines 105-1 to 105-n are arranged for each column in the pixel arrangement direction. It is wired along.
The gate electrode of the TFT 101 of each pixel circuit PXLC is connected to the same scanning line 104-1 to 104-m for each row. The source electrode (or drain electrode) of each pixel circuit PXLC is connected to the same signal line 105-1 to 105-n for each column.
Further, in a general liquid crystal display device, the storage capacitor line Cs is independently wired, and the storage capacitor Cs101 is formed between the storage capacitor line and the connection electrode, and Cs has a common voltage VCOM and an in-phase pulse. It is input and used as a holding capacity.
The other electrode of the storage capacitor Cs101 of each pixel circuit PXLC is connected to the supply line 106 of the common voltage VCOM whose polarity is inverted every one horizontal scanning period (1H) or every two horizontal scanning periods (2H).

各走査ライン１０４−１〜１０４−ｍは、垂直駆動回路１０２により駆動され、各信号ライン１０５−１〜１０５−ｎは水平駆動回路１０３により駆動される。 The scanning lines 104-1 to 104-m are driven by the vertical driving circuit 102, and the signal lines 105-1 to 105-n are driven by the horizontal driving circuit 103.

垂直駆動回路１０２は、互いに逆相のモード信号ＱＴＲをハイレベル、ＸＱＴＲをローレベルで受けると、ＶＧＡモードであると判断し、１フィールド期間ごとに垂直方向（行方向）に走査して走査ライン１０４−１〜１０４−ｍに接続された各画素回路ＰＸＬＣを１行単位で順次選択する処理を行う。
すなわち、垂直駆動回路１０２は、図８（Ａ）〜（Ｅ）に示すように、走査ライン１０４−１に対して走査パルスＳＰ１０１を与えて第１行目の各列の画素が選択し、走査ライン１０４−２に対して走査パルスＳＰ１０２を与えて第２行目の各列の画素を選択する。以下同様にして、走査ライン１０４−３，…，１０４−ｍ対して走査パルスＳＰ１０３，…，ＳＰ１０ｎを順に与える。
このＶＧＡモード時には、コモン電圧ＶＣＯＭは、１水平走査期間（１Ｈ）毎に極性が反転する。 When the vertical driving circuit 102 receives the mode signals QTR having the opposite phases to the high level and receives the XQTR at the low level, the vertical driving circuit 102 determines that the mode is the VGA mode, and scans in the vertical direction (row direction) every one field period. A process of sequentially selecting each pixel circuit PXLC connected to 104-1 to 104-m in units of one row is performed.
That is, as shown in FIGS. 8A to 8E, the vertical drive circuit 102 applies the scan pulse SP101 to the scan line 104-1, and the pixels in each column of the first row select and scan. A scanning pulse SP102 is applied to the line 104-2 to select pixels in each column of the second row. In the same manner, scan pulses SP103,..., SP10n are sequentially applied to the scan lines 104-3,.
In the VGA mode, the polarity of the common voltage VCOM is inverted every horizontal scanning period (1H).

垂直駆動回路１０２は、互いに逆相のモード信号ＱＴＲをローレベル、ＸＱＴＲをローレベルで受けると、ＱＶＧＡモードであると判断し、２フィールド期間ごとに垂直方向（行方向）に走査して走査ライン１０４−１〜１０４−ｍに接続された各画素回路ＰＸＬＣを２行単位で順次選択する処理を行う。
すなわち、垂直駆動回路１０２は、図９（Ａ）〜（Ｅ）に示すように、走査ライン１０４−１および走査ライン１０４−２に対して同時に走査パルスＳＰ１０１，ＳＰ１０２を与えて第１行目および第２行目の各列の画素を選択し、走査ライン１０４−３および走査ライン１０４−４に対して走査パルスＳＰ１０３，ＳＰ１０４を与えて第３行目および第４行目各列の画素を選択する、以下同様にして、走査ライン１０４−m-1 ，１０４−ｍ対して走査パルスＳＰ１０m-1 ＳＰ１０ｍを順に与える。
このＱＶＧＡモード時には、コモン電圧ＶＣＯＭは、２水平走査期間（１Ｈ）毎に極性が反転する。 When the vertical driving circuit 102 receives the mode signals QTR having the opposite phases to each other at the low level and XQTR at the low level, the vertical driving circuit 102 determines that the mode is the QVGA mode, and scans in the vertical direction (row direction) every two field periods. A process of sequentially selecting each pixel circuit PXLC connected to 104-1 to 104-m in units of two rows is performed.
That is, as shown in FIGS. 9A to 9E, the vertical drive circuit 102 applies the scan pulses SP101 and SP102 to the scan line 104-1 and the scan line 104-2 at the same time in the first row and Select pixels in each column of the second row and apply scan pulses SP103 and SP104 to the scan lines 104-3 and 104-4 to select pixels in the columns of the third and fourth rows. In the same manner, scan pulses SP10m-1 and SP10m are sequentially applied to the scan lines 104-m-1 and 104-m.
In the QVGA mode, the polarity of the common voltage VCOM is inverted every two horizontal scanning periods (1H).

図１０は、本実施形態に係る垂直駆動回路の構成例を示す回路図である。なお、図１０においては、奇数行目（たとえば第１行目）の走査ライン１０４−１
および次段の偶数行目（たとえば第２行目）の走査ライン１０４−２を駆動する回路を例に示している。 FIG. 10 is a circuit diagram showing a configuration example of the vertical drive circuit according to the present embodiment. In FIG. 10, the scan line 104-1 in the odd-numbered row (for example, the first row).
The circuit for driving the scanning line 104-2 in the even-numbered row (for example, the second row) in the next stage is shown as an example.

この垂直駆動回路１０２は、図１０に示すように、レベルシフタ付シフトレジスタ（Ｓ／Ｒ）１０２１，１０２２、切替回路１０２３、サンプリングラッチ（ＥｎｂＳＭＬ）１０２４，１０２５、および負電源レベルシフタ（ＮＰＬＳＦＴ）１０２６，１０２７を有している。 As shown in FIG. 10, the vertical drive circuit 102 includes level shifter-equipped shift registers (S / R) 1021 and 1022, a switching circuit 1023, sampling latches (EnbSML) 1024 and 1025, and negative power supply level shifters (NPLSFT) 1026 and 1027. have.

シフトレジスタ１０２１，１０２２には、図示しないクロックジェネレータにより生成された垂直走査の開始を指令する垂直スタートパルスＶＳＴ、垂直走査の基準となる互いに逆相の垂直クロックＶＣＫ，ＶＣＫＸが供給される。
たとえば垂直クロックＶＣＫは０−３．３Ｖの振幅のクロックとしてシフトレジスタ３１，３２に供給される。
シフトレジスタ１０２１は、３．３Ｖから７．３Ｖへのレベルシフト動作を行い、信号Ｓ１０２１を切替回路１０２３に出力する。
シフトレジスタ１０２２は、３．３Ｖから７．３Ｖへのレベルシフト動作を行い、シフトレジスタ１０２１の出力信号Ｓ１０２１より１水平走査期間分遅れた信号Ｓ１０２２を切替回路１０２３に出力する。 The shift registers 1021 and 1022 are supplied with a vertical start pulse VST for instructing the start of vertical scanning generated by a clock generator (not shown) and vertical clocks VCK and VCKX having opposite phases as the reference for vertical scanning.
For example, the vertical clock VCK is supplied to the shift registers 31 and 32 as a clock having an amplitude of 0 to 3.3V.
The shift register 1021 performs a level shift operation from 3.3 V to 7.3 V, and outputs a signal S1021 to the switching circuit 1023.
The shift register 1022 performs a level shift operation from 3.3 V to 7.3 V, and outputs a signal S1022 delayed by one horizontal scanning period from the output signal S1021 of the shift register 1021 to the switching circuit 1023.

切替回路１０２３は、モード信号ＱＴＲ，ＸＱＴＲがＶＧＡモードを示しているときには、シフトレジスタ１０２１の出力信号Ｓ１０２１およびシフトレジスタ１０２２の出力信号Ｓ１０２２を受けて、信号Ｓ１０２１およびＳ１０２２を入力時の差のまま、すなわち、信号Ｓ１０２２が信号Ｓ１０２１より１水平走査期間分遅れたまま、それぞれ信号Ｓ１０２３ａおよびＳ１０２３ｂとしてそれぞれサンプリングラッチ１０２４，１０２５に出力する。 When the mode signals QTR and XQTR indicate the VGA mode, the switching circuit 1023 receives the output signal S1021 of the shift register 1021 and the output signal S1022 of the shift register 1022, and keeps the signals S1021 and S1022 as the difference at the time of input. That is, the signal S1022 is output to the sampling latches 1024 and 1025 as the signals S1023a and S1023b, respectively, while being delayed by one horizontal scanning period from the signal S1021.

切替回路１０２３は、モード信号ＱＴＲ，ＸＱＴＲがＱＶＧＡモードを示しているときには、シフトレジスタ１０２１の出力信号Ｓ１０２１およびシフトレジスタ１０２２の出力信号Ｓ１０２２を受けて、信号Ｓ１０２１およびＳ１０２２を合成したパルスを生成し、信号Ｓ１０２３ａおよびＳ１０２３ｂとしてそれぞれサンプリングラッチ１０２４，１０２５に出力する。 When the mode signals QTR and XQTR indicate the QVGA mode, the switching circuit 1023 receives the output signal S1021 of the shift register 1021 and the output signal S1022 of the shift register 1022, and generates a pulse that combines the signals S1021 and S1022. Signals S1023a and S1023b are output to sampling latches 1024 and 1025, respectively.

切替回路１０２３は、図１０に示すように、２入力ＮＡＮＤ回路ＮＡ１０１〜ＮＡ１０４、および３入力ＮＡＮＤ回路ＮＡ１０５，ＮＡ１０６を有している。
ＮＡＮＤ回路ＮＡ１０１の第１入力端子がモード信号ＱＴＲの供給ラインに接続され、第２入力端子がシフトレジスタ１０２１の信号Ｓ１０２１の出力ラインに接続され、出力端子がＮＡＮＤ回路ＮＡ１０５の第１入力端子に接続されている。
ＮＡＮＤ回路ＮＡ１０２の第１入力端子がシフトレジスタ１０２１の信号Ｓ１０２１の出力ラインに接続され、第２入力端子がモード信号ＸＱＴＲの供給ラインに接続され、出力端子がＮＡＮＤ回路ＮＡ１０５の第２入力端子およびＮＡＮＤ回路ＮＡ１０６の第１入力端子に接続されている。
ＮＡＮＤ回路ＮＡ１０３の第１入力端子がシフトレジスタ１０２２の信号Ｓ１０２２の出力ラインに接続され、第２入力端子がモード信号ＸＱＴＲの供給ラインに接続され、出力端子がＮＡＮＤ回路ＮＡ１０５の第３入力端子およびＮＡＮＤ回路ＮＡ１０６の第２入力端子に接続されている。
ＮＡＮＤ回路ＮＡ１０４の第１入力端子がモード信号ＸＱＴＲの供給ラインに接続され、第２入力端子がシフトレジスタ１０２２の信号Ｓ１０２２の出力ラインに接続され、出力端子がＮＡＮＤ回路ＮＡ１０６の第３入力端子に接続されている。 As shown in FIG. 10, the switching circuit 1023 has 2-input NAND circuits NA101 to NA104 and 3-input NAND circuits NA105 and NA106.
The first input terminal of the NAND circuit NA101 is connected to the supply line of the mode signal QTR, the second input terminal is connected to the output line of the signal S1021 of the shift register 1021, and the output terminal is connected to the first input terminal of the NAND circuit NA105. Has been.
The first input terminal of the NAND circuit NA102 is connected to the output line of the signal S1021 of the shift register 1021, the second input terminal is connected to the supply line of the mode signal XQTR, and the output terminal is connected to the second input terminal of the NAND circuit NA105 and the NAND. It is connected to the first input terminal of the circuit NA106.
The first input terminal of the NAND circuit NA103 is connected to the output line of the signal S1022 of the shift register 1022, the second input terminal is connected to the supply line of the mode signal XQTR, and the output terminal is connected to the third input terminal of the NAND circuit NA105 and the NAND. The second input terminal of the circuit NA106 is connected.
The first input terminal of the NAND circuit NA104 is connected to the supply line of the mode signal XQTR, the second input terminal is connected to the output line of the signal S1022 of the shift register 1022, and the output terminal is connected to the third input terminal of the NAND circuit NA106. Has been.

以上の構成において、切替回路１０２３は、モード信号ＱＴＲがハイレベル、ＸＱＴＲがローレベルで入力されると、信号Ｓ１０２１およびＳ１０２２を入力時の差のまま、すなわち、信号Ｓ１０２２が信号Ｓ１０２１より１水平走査期間分遅れたまま、それぞれ信号Ｓ１０２３ａおよびＳ１０２３ｂとしてそれぞれサンプリングラッチ１０２４，１０２５に出力する。
また、切替回路１０２３は、モード信号ＱＴＲがローレベル、ＸＱＴＲがハイレベルで入力されると、信号Ｓ１０２１およびＳ１０２２を合成したパルスを生成し、信号Ｓ１０２３ａおよびＳ１０２３ｂとしてそれぞれサンプリングラッチ１０２４，１０２５に出力する。 In the above configuration, when the mode signal QTR is input at the high level and the XQTR is input at the low level, the switching circuit 1023 maintains the difference between the signals S1021 and S1022 at the time of input, that is, the signal S1022 is one horizontal scan from the signal S1021. The signals are output to the sampling latches 1024 and 1025 as signals S1023a and S1023b, respectively, while being delayed for a period.
Further, when the mode signal QTR is input at the low level and the XQTR is input at the high level, the switching circuit 1023 generates a pulse obtained by combining the signals S1021 and S1022, and outputs them to the sampling latches 1024 and 1025 as signals S1023a and S1023b, respectively. .

サンプリングラッチ１０２４は、あるデューティ比をもつ第１イネーブル信号ｅｎｂ１／ｘｅｎｂ１を受けて切替回路１０２３の出力信号Ｓ１０２３ａをサンプリングしてラッチする。
サンプリングラッチ１０２５は、第１イネーブル信号ｅｎｂ１／ｘｅｎｂ１と周期が同じでデューティが異なる（ハイレベルの期間が長い）第２イネーブル信号ｅｎｂ２／ｘｅｎｂ２を受けて切替回路１０２３の出力信号Ｓ１０２３ｂをサンプリングしてラッチする。
サンプリングラッチ１０２４，１０２５は、ＶＧＡモード時には、隣接する走査ラインのオン、オフされる期間がオーバラップしないように、前段（奇数段）の駆動信号の立ち下がりタイミングと後段（偶数段）の駆動信号の立ち上がりのタイミングの間に所定の間隔をおく。 The sampling latch 1024 receives the first enable signal enb1 / xenb1 having a certain duty ratio, samples and latches the output signal S1023a of the switching circuit 1023.
The sampling latch 1025 samples and latches the output signal S1023b of the switching circuit 1023 in response to the second enable signal enb2 / xenb2 having the same cycle and different duty (long period of high level) as the first enable signal enb1 / xenb1 To do.
In the VGA mode, the sampling latches 1024 and 1025 prevent the drive signal fall timing of the preceding stage (odd stage) and the drive signal of the subsequent stage (even stage) so that the on / off periods of adjacent scanning lines do not overlap. A predetermined interval is set between the rising timings of the signals.

また、サンプリングラッチ１０２４，１０２５に異なるイネーブル信号を別々に供給しているのは、以下の理由による。
すなわち、ＶＧＡモードおよびＱＶＧＡモードの両モード時に、図１１に示すように、一組のイネーブル信号ｅｎｂ／ｘｅｎｂのみの場合に、画素レイアウトに依存して偶数段目に横すじが生じる。
そこで、図１２に示すように、奇数段目の走査パルスＳＰ１０１，ＳＰ１０３，・・・，ＳＰ１０m-1 の立ち下がりのタイミングを、偶数段目の走査パルスＳＰ１０２，ＳＰ１０４，・・・，ＳＰ１０ｍ1 の立ち下がりのタイミングより早めて、換言すれば、奇数段目の走査パルスＳＰ１０１，ＳＰ１０３，・・・，ＳＰ１０m-1 の立ち下がりのタイミングより、偶数段目の走査パルスＳＰ１０２，ＳＰ１０４，・・・，ＳＰ１０ｍ1 の立ち下がりのタイミングを遅らせることにより、それぞれ画素回路が受けるカップリング量を均一にして横すじを消滅させるために、あるデューティ比の第１イネーブル信号ｅｎｂ１／ｘｅｎｂ１と第１イネーブル信号ｅｎｂ１／ｘｅｎｂ１と周期が同じでデューティが異なる（ハイレベルの期間が長い）第２イネーブル信号ｅｎｂ２／ｘｅｎｂ２とを用いている。 The reason why different enable signals are separately supplied to the sampling latches 1024 and 1025 is as follows.
That is, in both the VGA mode and the QVGA mode, as shown in FIG. 11, when only one set of enable signals enb / xenb is used, a streak occurs at the even number stage depending on the pixel layout.
Therefore, as shown in FIG. 12, the falling timing of the odd-numbered scanning pulses SP101, SP103,..., SP10m-1 is set to the rising timing of the even-numbered scanning pulses SP102, SP104,. In other words, the scan pulses SP102, SP104,..., SP10m1 of the even-numbered stages from the fall timing of the odd-numbered scan pulses SP101, SP103,. In order to eliminate the horizontal streak by delaying the falling timing of each of the pixel circuits so that the coupling amount received by each pixel circuit is uniform, the first enable signal enb1 / xenb1 and the first enable signal enb1 / xenb1 having a certain duty ratio Second with same period and different duty (long period of high level) And using the enable signal enb2 / xenb2.

負電源レベルシフタ１０２６は、奇数行目の走査ライン１０４−１の一端側が接続されており、サンプリングラッチ１０２４のラッチ信号を受けてたとえば７．３Ｖ程度の走査パルスとしての駆動信号Ｓ１０２６を走査ライン１０４−１を印加する。
また、負電源レベルシフタ１０２６は、０Ｖを−４．８Ｖのレベルシフトした駆動信号Ｓ１０２６を走査ライン１０４−１に供給し、非選択時の画素回路ＰＸＬＣのＴＦＴ１０１を確実にオフさせる。 The negative power supply level shifter 1026 is connected to one end of the odd-numbered scanning line 104-1 and receives a latch signal from the sampling latch 1024 and outputs a drive signal S1026 as a scanning pulse of about 7.3 V, for example. 1 is applied.
Further, the negative power supply level shifter 1026 supplies the drive signal S1026 obtained by shifting the level of 0V to −4.8V to the scanning line 104-1, thereby reliably turning off the TFT 101 of the pixel circuit PXLC when not selected.

負電源レベルシフタ１０２７は、奇数行目の走査ライン１０４−２の一端側が接続されており、サンプリングラッチ１０２５のラッチ信号を受けてたとえば７．３Ｖ程度の走査パルスとしての駆動信号Ｓ１０２７を走査ライン１０４−２を印加する。
また、負電源レベルシフタ１０２７は、０Ｖを−４．８Ｖのレベルシフトした駆動信号Ｓ１０２７を走査ライン１０４−２に供給し、非選択時の画素回路ＰＸＬＣのＴＦＴ１０１を確実にオフさせる。 The negative power supply level shifter 1027 is connected to one end of the odd-numbered scan line 104-2, receives the latch signal of the sampling latch 1025, and outputs a drive signal S1027 as a scan pulse of about 7.3 V, for example, to the scan line 104-. 2 is applied.
Further, the negative power supply level shifter 1027 supplies a drive signal S1027 obtained by shifting the level of 0V to −4.8V to the scanning line 104-2, thereby reliably turning off the TFT 101 of the pixel circuit PXLC when not selected.

また、水平駆動回路１０３は、図１３に示すように、セレクタスイッチ１０７１−Ｒ，１０７１−Ｇ，１０７１−Ｂ、・・・、１０７４−Ｒ，１０７４−Ｇ，１０７４−Ｂ、・・・、（１０７ｎ−Ｒ，１０７ｎ−Ｇ，１０７ｎ−Ｂ）を有するセレクタ１０７を設けて、セレクタスイッチにより画素回路ＰＸＬＣに書き込むベきデータ信号ＳＤＴ１０１〜ＳＤＴ１０４，・・を選択して各信号ライン１０５−１〜１０５−ｎに供給して、映像を描かせる。
液晶表示装置１００において、色の３原色であるＲ（赤）データ、Ｇ（緑）データ、およびＢ（青）データを各信号ラインに順次に供給し、具体的には、まずＲデータを各信号ライン１０５−１〜１０５−ｎに供給し、次に、Ｇデータを各信号ライン１０５−１〜１０５−ｎに供給し、最後にＢデータを各信号ライン１０５−１〜１０５−ｎに供給して、各画素回路ＰＸＬＣに書き込み映像を描く。
したがって、各信号ライン１０５−１〜１０５−ｎに対しては、それぞれ３組のセレクタスイッチが接続される。
図１３は、Ｒ対応のセレクタスイッチ１０７１−Ｒ〜１０７４−Ｒのみをオンさせている状態を示している。Ｒデータの書き込みが終了すると、Ｒ対応のセレクタスイッチ１０７１−Ｇ〜１０７４−ＧのみをオンさせてＧデータを書き込む。Ｇデータの書き込みが終了すると、Ｂ対応のセレクタスイッチ１０７１−Ｂ〜１０７４−ＢのみをオンさせてＢデータを書き込む。 Further, as shown in FIG. 13, the horizontal drive circuit 103 includes selector switches 1071-R, 1071-G, 1071-B,..., 1074-R, 1074-G, 1074-B,. 107n-R, 107n-G, 107n-B) is provided, and the data signals SDT101 to SDT104,... To be written to the pixel circuit PXLC are selected by the selector switch, and the signal lines 105-1 to 105 are selected. -N is supplied to draw an image.
In the liquid crystal display device 100, R (red) data, G (green) data, and B (blue) data, which are the three primary colors, are sequentially supplied to each signal line. Then, the G data is supplied to the signal lines 105-1 to 105-n, and finally the B data is supplied to the signal lines 105-1 to 105-n. Then, a writing image is drawn on each pixel circuit PXLC.
Therefore, three sets of selector switches are connected to each of the signal lines 105-1 to 105-n.
FIG. 13 shows a state where only the R-compatible selector switches 1071-R to 1074-R are turned on. When the writing of R data is completed, only the selector switches 1071-G to 1074-G corresponding to R are turned on to write the G data. When the writing of the G data is completed, only the selector switches 1071-B to 1074-B corresponding to B are turned on to write the B data.

セレクタ１０７の各セレクタスイッチ１０７１−Ｒ，１０７１−Ｇ，１０７１−Ｂ、・・・、１０７４−Ｒ，１０７４−Ｇ，１０７４−Ｂ、・・・、（１０７ｎ−Ｒ，１０７ｎ−Ｇ，１０７ｎ−Ｂ）は、図１４に示すように、それぞれＰＭＯＳトランジスタとＮＭＯＳトランジスタのソース・ドレイン同士を接続した転送ゲートＴＭＧ−Ｒ１，ＴＭＧ−Ｒ２、ＴＭＧ−Ｇ１，ＴＭＧ−Ｇ２、ＴＭＧ−Ｂ１，ＴＭＧＢ２により構成される。
すなわち、各セレクタスイッチは、たとえばトランジスタサイズが同じの一組の転送ゲートＴＭＧ−Ｒ１，ＴＭＧ−Ｒ２を信号ラインに対して並列に接続し、ＶＧＡモード時には駆動能力を最大限発揮するために両転送ゲートＴＭＧ−Ｒ１，ＴＭＧ−Ｒ２を用いて信号ラインを駆動し、ＱＶＧＡモード時には、一方の転送ゲートＴＭＧーＲ１のみを用いて信号ラインを駆動するように駆動制御される。
なお、図１４においては、Ｒデータ用転送ゲートＴＭＧ−Ｒ１，ＴＭＧ−Ｒ２のみについて記載しているが、Ｇデータ用転送ゲート、Ｂデータ用転送ゲートも同様に、一組の転送ゲートＴＭＧ−Ｇ１，ＴＭＧ−Ｆ２およびＢデータ用転送ゲートＴＭＧ−Ｂ１，ＴＭＧ−Ｂ２により構成されている。 Each selector switch 1071-R, 1071-G, 1071-B,..., 1074-R, 1074-G, 1074-B,..., (107n-R, 107n-G, 107n-B) ) Is composed of transfer gates TMG-R1, TMG-R2, TMG-G1, TMG-G2, TMG-B1, and TMGB2, which connect the sources and drains of the PMOS transistor and NMOS transistor, respectively, as shown in FIG. The
That is, each selector switch connects, for example, a pair of transfer gates TMG-R1 and TMG-R2 having the same transistor size in parallel to the signal line, and both transfers in order to maximize the drive capability in the VGA mode. The signal line is driven using the gates TMG-R1 and TMG-R2, and in the QVGA mode, the drive control is performed so that the signal line is driven using only one transfer gate TMG-R1.
In FIG. 14, only the R data transfer gates TMG-R1 and TMG-R2 are shown, but the G data transfer gate and the B data transfer gate are similarly set as a set of transfer gates TMG-G1. , TMG-F2 and B data transfer gates TMG-B1 and TMG-B2.

各転送ゲートは相補的レベルをとるセレクト信号ＳＥＬ１０１，ＸＳＥＬ１０１、ＳＥＬ１０２，ＸＳＥＬ１０２、ＳＥＬ１０３，ＸＳＥＬ１０３によりそれぞれ導通制御される。
具体的には、Ｒデータ用セレクタスイッチ１０７１−Ｒ〜１０７４−Ｒを構成する転送ゲートＴＭＧ−Ｒはセレクト信号ＳＥＬ１０１，ＸＳＥＬ１０１により導通制御される。
Ｇデータ用セレクタスイッチ１０７１−Ｇ〜１０７４−Ｇを構成する転送ゲートＴＭＧ−Ｇはセレクト信号ＳＥＬ１０２，ＸＳＥＬ１０２により導通制御される。
Ｂデータ用セレクタスイッチ１０７１−Ｂ〜１０７４−Ｂを構成する転送ゲートＴＭＧ−Ｂはセレクト信号ＳＥＬ１０３，ＸＳＥＬ１０３により導通制御される。 Each transfer gate is controlled to be conductive by select signals SEL101, XSEL101, SEL102, XSEL102, SEL103, and XSEL103 having complementary levels.
Specifically, the transfer gates TMG-R constituting the R data selector switches 1071-R to 1074-R are controlled to be conducted by the select signals SEL101 and XSEL101.
The transfer gates TMG-G constituting the G data selector switches 1071-G to 1074-G are subjected to conduction control by select signals SEL102 and XSEL102.
The transfer gates TMG-B constituting the B data selector switches 1071-B to 1074-B are controlled to be conducted by the select signals SEL103 and XSEL103.

図１４により本実施形態に係るセレクタ１０７の転送ゲートＴＧＭ（−Ｒ１，−Ｒ２）の駆動回路の構成例を示す説明する。
この転送ゲート駆動回路１０８は、外部回路（ＩＣ）によるセレクト信号ＳＥＬ，ＸＳＥＬのレベルを−２．７Ｖから７．３Ｖにレベルシフトするレベルシフタ１０８１と、２入力ＮＡＮＤ回路１０８２と、インバータ１０８３と、たとえばＣＭＯＳインバータを２個直列に接続したバッファ１０８４〜１０８７により構成される。 A configuration example of the drive circuit of the transfer gate TGM (-R1, -R2) of the selector 107 according to the present embodiment will be described with reference to FIG.
This transfer gate drive circuit 108 includes a level shifter 1081 that shifts the levels of select signals SEL, XSEL by an external circuit (IC) from −2.7 V to 7.3 V, a 2-input NAND circuit 1082, an inverter 1083, It is composed of buffers 1084 to 1087 in which two CMOS inverters are connected in series.

レベルシフタ１０８１は、外部回路（ＩＣ）によるセレクト信号ＳＥＬ，ＸＳＥＬのレベルを−２．７Ｖから７．３Ｖにレベルシフトして、アクティブでハイレベルのセレクト信号ＳＥＬをＮＡＮＤ回路１０８２の第１入力端子、およびバッファ１０８５に出力し、セレクト信号ＸＳＥＬをバッファ１０８３４に出力する。
ＮＡＮＤ回路１０８２は、第２入力端子にモード信号ＱＴＲが供給され、セレクト信号ＳＥＬとモード信号ＱＴＲの否定的論理積をとり、その結果を信号Ｓ１０８２としてバッファ１０８６およびインバータ１０８３を介してバッファ１０８７に出力する。
バッファ１０８４の出力端子は転送ゲートＴＭＧ−Ｒ１を構成するＰＭＯＳトランジスタのゲートに接続され、バッファ１０８５の出力端子は転送ゲートＴＭＧ−Ｒ１を構成するＮＭＯＳトランジスタのゲートに接続されている。
バッファ１０８６の出力端子は転送ゲートＴＭＧ−Ｒ２を構成するＰＭＯＳトランジスタのゲートに接続され、バッファ１０８７の出力端子は転送ゲートＴＭＧ−Ｒ２を構成するＮＭＯＳトランジスタのゲートに接続されている。 The level shifter 1081 shifts the level of the select signals SEL and XSEL by the external circuit (IC) from −2.7 V to 7.3 V, and sends the active high level select signal SEL to the first input terminal of the NAND circuit 1082. And the select signal XSEL is output to the buffer 10834.
The NAND circuit 1082 is supplied with the mode signal QTR at the second input terminal, takes a negative logical product of the select signal SEL and the mode signal QTR, and outputs the result to the buffer 1087 through the buffer 1086 and the inverter 1083 as the signal S1082. To do.
The output terminal of the buffer 1084 is connected to the gate of the PMOS transistor constituting the transfer gate TMG-R1, and the output terminal of the buffer 1085 is connected to the gate of the NMOS transistor constituting the transfer gate TMG-R1.
The output terminal of the buffer 1086 is connected to the gate of the PMOS transistor constituting the transfer gate TMG-R2, and the output terminal of the buffer 1087 is connected to the gate of the NMOS transistor constituting the transfer gate TMG-R2.

ＮＡＮＤ回路１０８２は、セレクト信号ＳＥＬをハイレベルで受けて、モード信号をＶＧＡモードを示すハイレベルで受けるとローレベルの信号Ｓ１０８２を出力する。
この場合、バッファ１０８４の出力がローレベル、バッファ１０８５の出力がハイレベルとなり、バッファ１０８６の出力がローレベル、バッファ１０８７の出力がハイレベルとなり、２つの転送ゲートＴＭＧ−Ｒ１，ＴＭＧ−Ｒ２共に導通状態に駆動制御される。 When the NAND circuit 1082 receives the select signal SEL at a high level and receives the mode signal at a high level indicating the VGA mode, the NAND circuit 1082 outputs a low level signal S1082.
In this case, the output of the buffer 1084 is low level, the output of the buffer 1085 is high level, the output of the buffer 1086 is low level, the output of the buffer 1087 is high level, and the two transfer gates TMG-R1 and TMG-R2 are both conductive. Drive controlled to the state.

ＮＡＮＤ回路１０８２は、セレクト信号ＳＥＬをハイレベルで受けて、モード信号をＱＶＧＡモードを示すローレベルで受けるとハイレベルの信号Ｓ１０８２を出力する。
この場合、バッファ１０８４の出力がローレベル、バッファ１０８５の出力がハイレベルとなり、バッファ１０８６の出力がハイレベル、バッファ１０８７の出力がローレベルとなり、１つの転送ゲートＴＭＧ−Ｒ１が導通状態に駆動制御され、転送ゲートＴＭＧ−Ｒ２が非導通状態に駆動制御される。
これによりＱＶＧＡモードにおいては、余分な電力を消費しなくてすみ、低消費電力を実現している。 When the NAND circuit 1082 receives the select signal SEL at a high level and receives the mode signal at a low level indicating the QVGA mode, the NAND circuit 1082 outputs a high level signal S1082.
In this case, the output of the buffer 1084 is low level, the output of the buffer 1085 is high level, the output of the buffer 1086 is high level, the output of the buffer 1087 is low level, and one transfer gate TMG-R1 is driven and controlled. Then, the transfer gate TMG-R2 is driven and controlled to a non-conductive state.
Thereby, in the QVGA mode, it is not necessary to consume extra power, and low power consumption is realized.

また、パネル内でそれぞれ２つのセレクタスイッチとしての転送ゲートをオン／オフするタイミングパルスを生成していることから、入力インタフェースの入力ピン数の増加を防止している。 In addition, since the timing pulses for turning on / off the transfer gates as two selector switches in the panel are generated, an increase in the number of input pins of the input interface is prevented.

次に、上記構成によるＶＧＡモードおよびＱＶＧＡモード時の動作を、図１５〜図１８に関連付けて説明する。 Next, operations in the VGA mode and the QVGA mode with the above configuration will be described with reference to FIGS.

まず、ＶＧＡモード時の動作を図１５および図１６（Ａ）〜（Ｈ）に関連付けて説明する。
図１５はＶＧＡモード時のモード信号ＱＴＲ，ＸＱＴＲが入力されたときの垂直駆動回路１０２の回路図である。
図１６（Ａ）は各画素回路ＰＸＬＣの保持容量Ｃｓ１０１の他方の電極に供給される１水平走査期間（１Ｈ）毎に極性が反転するコモン電圧ＶＣＯＭ、図１６（Ｂ）は垂直走査の基準となる垂直クロックＶＣＫ、図１６（Ｃ）はシフトレジスタ１０２１の出力信号Ｓ１０２１、図１６（Ｄ）はシフトレジスタ１０２２の出力信号Ｓ１０２２、図１６（Ｅ）は切替回路１０２３の出力信号Ｓ１０２３ａ、図１６（Ｆ）は切替回路１０２３の出力信号Ｓ１０２３ｂ、図１６（Ｇ）はサンプリングラッチ１０２４の出力信号Ｓ１０２４、および図１６（Ｈ）はサンプリングラッチ１０２５の出力信号Ｓ１０２５をそれぞれ示している。 First, the operation in the VGA mode will be described with reference to FIGS. 15 and 16A to 16H.
FIG. 15 is a circuit diagram of the vertical drive circuit 102 when the mode signals QTR and XQTR in the VGA mode are input.
16A shows a common voltage VCOM whose polarity is inverted every horizontal scanning period (1H) supplied to the other electrode of the storage capacitor Cs101 of each pixel circuit PXLC, and FIG. 16B shows a reference for vertical scanning. FIG. 16C shows the output signal S1021 of the shift register 1021, FIG. 16D shows the output signal S1022 of the shift register 1022, FIG. 16E shows the output signal S1023a of the switching circuit 1023, and FIG. F) shows the output signal S1023b of the switching circuit 1023, FIG. 16G shows the output signal S1024 of the sampling latch 1024, and FIG. 16H shows the output signal S1025 of the sampling latch 1025, respectively.

ＶＧＡモード時には、モード信号ＱＴＲがハイレベルで垂直駆動回路１０２に切替回路１０２３および水平駆動回路１０３に入力され、反転モード信号ＸＳＴＲがローレベルで垂直駆動回路１０２の切替回路１０２３に入力される。 In the VGA mode, the mode signal QTR is input at high level to the vertical drive circuit 102 to the switching circuit 1023 and the horizontal drive circuit 103, and the inverted mode signal XSTR is input to the switching circuit 1023 of the vertical drive circuit 102 at low level.

垂直駆動回路１０２のシフトレジスタ１０２１，１０２２には、図示しないクロックジェネレータにより生成された垂直走査の開始を指令する垂直スタートパルスＶＳＴ、垂直走査の基準となる互いに逆相の垂直クロックＶＣＫ，ＶＣＫＸが供給される。
シフトレジスタ１０２１，１０２２では、垂直クロックのレベルシフト動作が行われ、かつ、それぞれ異なる遅延時間で遅延され、図１６（Ｃ），（Ｄ）に示すように、シフトレジスタ１０２１からは１水平走査期間中に信号Ｓ１０２１が切替回路１０２３に出力され、シフトレジスタ１０２２からは次の水平走査期間中に信号Ｓ１０２２が切替回路１０２３に出力される。 A vertical start pulse VST for instructing the start of vertical scanning generated by a clock generator (not shown) and vertical clocks VCK and VCKX having opposite phases as the reference for vertical scanning are supplied to the shift registers 1021 and 1022 of the vertical driving circuit 102. Is done.
The shift registers 1021 and 1022 perform the level shift operation of the vertical clock and are delayed by different delay times, respectively. As shown in FIGS. 16C and 16D, the shift register 1021 receives one horizontal scanning period. The signal S1021 is output to the switching circuit 1023, and the signal S1022 is output from the shift register 1022 to the switching circuit 1023 during the next horizontal scanning period.

切替回路１０２３では、モード信号ＱＴＲがハイレベルで入力され、反転モード信号ＸＱＴＲがローレベルで入力されていることから、ＮＡＮＤ回路ＮＡ１０５とＮＡ１０６から、図１６（Ｅ），（Ｆ）に示すように、それぞれシフトレジスタ１０２１，１０２２の出力信号Ｓ１０２１，Ｓ１０２２と同位相の信号Ｓ１０２３ａ，Ｓ１０２３ｂが、水平走査期間毎に交互に、サンプリングラッチ１０２４，１０２５に出力される。 In the switching circuit 1023, since the mode signal QTR is input at a high level and the inversion mode signal XQTR is input at a low level, as shown in FIGS. 16E and 16F from the NAND circuits NA105 and NA106. The signals S1023a and S1023b having the same phase as the output signals S1021 and S1022 of the shift registers 1021 and 1022 are output to the sampling latches 1024 and 1025 alternately every horizontal scanning period.

サンプリングラッチ１０２４では、図１５中に示すようなデューティが５０％の第１イネーブル信号ｅｎｂ１／ｘｅｎｂ１を受けて、図１６（Ｇ）に示すように、切替回路１０２３の出力信号Ｓ１０２３ａがサンプリングされてラッチされ、負電源レベルシフタ１０２６出力される。
サンプリングラッチ１０２５では、第２イネーブル信号ｅｎｂ２／ｘｅｎｂ２を受けて、図１６（Ｈ）に示すように、切替回路１０２３の出力信号Ｓ１０２３ｂがサンプリングされてラッチされ、負電源レベルシフタ１０２６出力される。
このとき、サンプリングラッチ１０２４，１０２５では、ＶＧＡモード時には、隣接する走査ラインのオン、オフされる期間がオーバラップしないように、前段（奇数段）の駆動信号の立ち下がりタイミングと後段（偶数段）の駆動信号の立ち上がりのタイミングの間に所定の間隔をおくように、信号Ｓ１０２４，Ｓ１０２５が出力される。 The sampling latch 1024 receives the first enable signal enb1 / xenb1 having a duty of 50% as shown in FIG. 15, and the output signal S1023a of the switching circuit 1023 is sampled and latched as shown in FIG. 16 (G). The negative power level shifter 1026 is output.
In the sampling latch 1025, the second enable signal enb2 / xenb2 is received, and as shown in FIG. 16H, the output signal S1023b of the switching circuit 1023 is sampled and latched, and the negative power supply level shifter 1026 is output.
At this time, in the sampling latches 1024 and 1025, in the VGA mode, the falling timing of the drive signal at the preceding stage (odd stage) and the subsequent stage (even stage) so that the ON / OFF periods of the adjacent scanning lines do not overlap. Signals S1024 and S1025 are output so as to leave a predetermined interval between the rising timings of the drive signals.

そして、負電源レベルシフタ１０２６，１０２７において、サンプリングラッチ１０２４，１０２５のラッチ信号に対してたとえば７．３Ｖ程度の走査パルスとしての駆動信号Ｓ１０２６，Ｓ１０２７が走査ライン１０４−１，１０４−２が順次に印加される。
また、負電源レベルシフタ１０２６，１０２７では、０Ｖが−４．８Ｖにレベルシフトした駆動信号Ｓ１０２６，Ｓ１０２７が走査ライン１０４−１，１０４−２に供給される。これにより。非選択時の画素回路ＰＸＬＣのＴＦＴ１０１を確実にオフされる。
このＶＧＡモード時には、図１６（Ａ）〜（Ｈ）に示すように、コモン電圧ＶＣＯＭがハイレベルをとる水平走査期間には、奇数行目の走査ラインが駆動され、コモン電圧ＶＣＯＭがローレベルをとる次の水平走査期間に、偶数行目の走査ラインが駆動される。
このように、１水平走査期間毎に、第１行目の走査ライン１０４−１から第ｍ行目の走査ライン１０４−ｍにかけて順次に駆動されていく。 In the negative power supply level shifters 1026 and 1027, the drive signals S1026 and S1027 as scan pulses of about 7.3 V, for example, are sequentially applied to the scan lines 104-1 and 104-2 with respect to the latch signals of the sampling latches 1024 and 1025. Is done.
Further, in the negative power supply level shifters 1026 and 1027, drive signals S1026 and S1027 in which 0V is level-shifted to −4.8V are supplied to the scanning lines 104-1 and 104-2. By this. The TFT 101 of the pixel circuit PXLC when not selected is surely turned off.
In this VGA mode, as shown in FIGS. 16A to 16H, in the horizontal scanning period in which the common voltage VCOM is at a high level, the odd-numbered scanning lines are driven and the common voltage VCOM is at a low level. In the next horizontal scanning period, even-numbered scanning lines are driven.
In this manner, the driving is sequentially performed from the first scanning line 104-1 to the m-th scanning line 104-m every horizontal scanning period.

水平駆動回路１０３においては、各信号ラインに対して並列接続されているＲデータ用転送ゲートＴＭＧ−Ｒ１，ＴＭＧ−Ｒ２、Ｇ用転送ゲートＴＭＧ−Ｇ１，ＴＭＧ−Ｆ２およびＢデータ用転送ゲートＴＭＧ−Ｂ１，ＴＭＧ−Ｂ２が共に導通状態に順次に駆動制御される。
これにより、パネル内負荷、特に、信号ラインの容量、負荷が大ききＶＧＡモード時には、信号ラインの駆動能力が最大限に発揮される。 In the horizontal drive circuit 103, R data transfer gates TMG-R1, TMG-R2, G transfer gates TMG-G1, TMG-F2 and B data transfer gates TMG- connected in parallel to each signal line. Both B1 and TMG-B2 are sequentially driven and controlled to be conductive.
This maximizes the signal line drive capability in the VGA mode when the load in the panel, in particular, the capacity and load of the signal line is large.

そして、水平駆動回路１０３では、図示しないクロックジェネレータにより生成された水平走査の開始を指令する水平スタートパルスＨＳＴ、水平走査の基準となる互いに逆相の水平クロックＨＣＫ，ＨＣＫＸを受けてサンプリングパルスが生成され、入力される映像信号が生成したサンプリングパルスに応答して順次サンプリングされて、各画素回路ＰＸＬＣに書き込むベきデータ信号ＳＤＴとして各信号ライン１０５−１〜１０５−ｎに供給される。
具体的には、まず、Ｒ対応のセレクタスイッチＴＭＧ−Ｒ１，ＴＭＧ−Ｒ２が導通状態に駆動制御されてＲデータが各信号ラインに出力されてＲデータが書き込まれる。Ｒデータの書き込みが終了すると、Ｇ対応のセレクタスイッチＴＭＧ−Ｇ１，ＴＭＧ−Ｇ２のみが導通状態に駆動制御されてＧデータが各信号ラインに出力されて書き込まれる。Ｇデータの書き込みが終了すると、Ｂ対応のセレクタスイッチＴＭＧ−Ｂ１，ＴＭＧ−Ｂ２のみが導通状態に駆動制御されてＢデータが各信号ラインに出力されて書き込まれる。 The horizontal drive circuit 103 generates a sampling pulse in response to a horizontal start pulse HST for instructing the start of horizontal scanning generated by a clock generator (not shown) and horizontal clocks HCK and HCKX which are opposite in phase to be a reference for horizontal scanning. Then, the input video signal is sequentially sampled in response to the generated sampling pulse, and is supplied to each signal line 105-1 to 105-n as a data signal SDT to be written to each pixel circuit PXLC.
Specifically, first, the R corresponding selector switches TMG-R1 and TMG-R2 are driven and controlled to be in a conductive state, R data is output to each signal line, and R data is written. When the writing of R data is completed, only the selector switches TMG-G1 and TMG-G2 corresponding to G are driven and controlled to be in a conductive state, and G data is output to each signal line and written. When the writing of the G data is completed, only the selector switches TMG-B1 and TMG-B2 corresponding to B are driven and controlled to be in a conductive state, and the B data is output and written to each signal line.

まず、ＶＧＡモード時の動作を図１７および図１８（Ａ）〜（Ｈ）に関連付けて説明する。
図１７はＱＶＧＡモード時のモード信号ＱＴＲ，ＸＱＴＲが入力されたときの垂直駆動回路１０２の回路図である。
図１８（Ａ）は各画素回路ＰＸＬＣの保持容量Ｃｓ１０１の他方の電極に供給される２水平走査期間（２Ｈ）毎に極性が反転するコモン電圧ＶＣＯＭ、図１８（Ｂ）は垂直走査の基準となる垂直クロックＶＣＫ、図１８（Ｃ）はシフトレジスタ１０２１の出力信号Ｓ１０２１、図１８（Ｄ）はシフトレジスタ１０２２の出力信号Ｓ１０２２、図１８（Ｅ）は切替回路１０２３の出力信号Ｓ１０２３ａ、図１８（Ｆ）は切替回路１０２３の出力信号Ｓ１０２３ｂ、図１８（Ｇ）はサンプリングラッチ１０２４の出力信号Ｓ１０２４、および図１８（Ｈ）はサンプリングラッチ１０２５の出力信号Ｓ１０２５をそれぞれ示している。 First, the operation in the VGA mode will be described with reference to FIGS. 17 and 18A to 18H.
FIG. 17 is a circuit diagram of the vertical drive circuit 102 when the mode signals QTR and XQTR in the QVGA mode are input.
18A shows a common voltage VCOM whose polarity is inverted every two horizontal scanning periods (2H) supplied to the other electrode of the holding capacitor Cs101 of each pixel circuit PXLC, and FIG. 18B shows a reference for vertical scanning. 18C shows the output signal S1021 of the shift register 1021, FIG. 18D shows the output signal S1022 of the shift register 1022, FIG. 18E shows the output signal S1023a of the switching circuit 1023, and FIG. F) shows the output signal S1023b of the switching circuit 1023, FIG. 18G shows the output signal S1024 of the sampling latch 1024, and FIG. 18H shows the output signal S1025 of the sampling latch 1025.

ＶＧＡモード時には、モード信号ＱＴＲがローレベルで垂直駆動回路１０２に切替回路１０２３および水平駆動回路１０３に入力され、反転モード信号ＸＳＴＲがハイレベルで垂直駆動回路１０２の切替回路１０２３に入力される。 In the VGA mode, the mode signal QTR is input to the vertical drive circuit 102 at the low level to the switching circuit 1023 and the horizontal drive circuit 103, and the inverted mode signal XSTR is input to the switching circuit 1023 of the vertical drive circuit 102 at the high level.

垂直駆動回路１０２のシフトレジスタ１０２１，１０２２には、図示しないクロックジェネレータにより生成された垂直走査の開始を指令する垂直スタートパルスＶＳＴ、垂直走査の基準となる互いに逆相の垂直クロックＶＣＫ，ＶＣＫＸが供給される。
シフトレジスタ１０２１，１０２２では、垂直クロックのレベルシフト動作が行われ、かつ、それぞれ異なる遅延時間で遅延され、図１８（Ｃ），（Ｄ）に示すように、シフトレジスタ１０２１からは１水平走査期間中に信号Ｓ１０２１が切替回路１０２３に出力され、シフトレジスタ１０２２からは次の水平走査期間中に信号Ｓ１０２２が切替回路１０２３に出力される。 A vertical start pulse VST for instructing the start of vertical scanning generated by a clock generator (not shown) and vertical clocks VCK and VCKX having opposite phases as the reference for vertical scanning are supplied to the shift registers 1021 and 1022 of the vertical driving circuit 102. Is done.
In the shift registers 1021 and 1022, the level shift operation of the vertical clock is performed and delayed by different delay times. As shown in FIGS. 18C and 18D, the shift register 1021 receives one horizontal scanning period. The signal S1021 is output to the switching circuit 1023, and the signal S1022 is output from the shift register 1022 to the switching circuit 1023 during the next horizontal scanning period.

切替回路１０２３では、モード信号ＱＴＲがローレベルで入力され、反転モード信号ＸＱＴＲがハイレベルで入力されていることから、ＮＡＮＤ回路ＮＡ１０５とＮＡ１０６から、図１８（Ｅ），（Ｆ）に示すように、シフトレジスタ１０２１，１０２２の出力信号Ｓ１０２１およびＳ１０２２を合成したパルスを生成し、２水平走査期間中に信号Ｓ１０２３ａおよびＳ１０２３ｂとしてそれぞれサンプリングラッチ１０２４，１０２５に出力する。 In the switching circuit 1023, since the mode signal QTR is input at a low level and the inverted mode signal XQTR is input at a high level, as shown in FIGS. 18E and 18F from the NAND circuits NA105 and NA106. A pulse is generated by combining the output signals S1021 and S1022 of the shift registers 1021 and 1022, and is output to the sampling latches 1024 and 1025 as signals S1023a and S1023b, respectively, during two horizontal scanning periods.

サンプリングラッチ１０２４では、図１７中に示すようなデューティが５０％の第１イネーブル信号ｅｎｂ１／ｘｅｎｂ１を受けて、図１８（Ｇ）に示すように、切替回路１０２３の出力信号Ｓ１０２３ａがサンプリングされてラッチされ、負電源レベルシフタ１０２６出力される。
サンプリングラッチ１０２５では、図１７中に示すような第１イネーブル信号ｅｎｂ１／ｘｅｎｂ１と周期が同じでデューティが異なる（ハイレベルの期間が長い）第２イネーブル信号ｅｎｂ２／ｘｅｎｂ２を受けて、図１８（Ｈ）に示すように、切替回路１０２３の出力信号Ｓ１０２３ｂがサンプリングされてラッチされ、負電源レベルシフタ１０２６が出力される。
このとき、サンプリングラッチ１０２４，１０２５では、ＱＶＧＡモード時には、奇数段目の走査パルスＳＰ１０１，ＳＰ１０３，・・・，ＳＰ１０m-1 の立ち下がりのタイミングを、偶数段目の走査パルスＳＰ１０２，ＳＰ１０４，・・・，ＳＰ１０ｍ1 の立ち下がりのタイミングより早めて、換言すれば、奇数段目の走査パルスＳＰ１０１，ＳＰ１０３，・・・，ＳＰ１０m-1 の立ち下がりのタイミングより、偶数段目の走査パルスＳＰ１０２，ＳＰ１０４，・・・，ＳＰ１０ｍ1 の立ち下がりのタイミングを遅らせて、信号Ｓ１０２５，Ｓ１０２６が出力される。
これにより、それぞれ画素回路が受けるカップリング量を均一にして横すじを消滅させる。 The sampling latch 1024 receives the first enable signal enb1 / xenb1 having a duty of 50% as shown in FIG. 17, and the output signal S1023a of the switching circuit 1023 is sampled and latched as shown in FIG. 18 (G). The negative power level shifter 1026 is output.
The sampling latch 1025 receives the second enable signal enb2 / xenb2 having the same cycle and different duty (long period of high level) as the first enable signal enb1 / xenb1 as shown in FIG. ), The output signal S1023b of the switching circuit 1023 is sampled and latched, and the negative power supply level shifter 1026 is output.
At this time, in the sampling latches 1024 and 1025, in the QVGA mode, the falling timing of the odd-numbered scan pulses SP101, SP103,..., SP10m−1 is set to the even-numbered scan pulses SP102, SP104,. ..., Earlier than the falling timing of SP10m1, in other words, the scanning pulses SP102, SP104, even-numbered scanning pulses SP101, SP103,. ..., SP10m1 falls, and signals S1025 and S1026 are output.
As a result, the amount of coupling received by each pixel circuit is made uniform to eliminate horizontal stripes.

そして、負電源レベルシフタ１０２６，１０２７において、サンプリングラッチ１０２４，１０２５のラッチ信号に対してたとえば７．３Ｖ程度の走査パルスとしての駆動信号Ｓ１０２６，Ｓ１０２７が走査ライン１０４−１，１０４−２が順次に印加される。
また、負電源レベルシフタ１０２６，１０２７では、０Ｖが−４．８Ｖにレベルシフトした駆動信号Ｓ１０２６，Ｓ１０２７が走査ライン１０４−１，１０４−２に供給される。これにより。非選択時の画素回路ＰＸＬＣのＴＦＴ１０１を確実にオフされる。
このＱＶＧＡモード時には、図１８（Ａ）〜（Ｈ）に示すように、コモン電圧ＶＣＯＭがハイレベルをとる２水平走査期間に、隣接する奇数行目と偶数行目の走査ラインが同時並列的に駆動され、コモン電圧ＶＣＯＭがローレベルをとる次の２水平走査期間に、次の隣接する奇数行目と偶数行目の走査ラインが同時並列的に駆動される。
このように、２水平走査期間毎に、第１行目および第２行目の走査ライン１０４−１，１０４−２から第ｍ−１行目および第２ｍ行目の走査ライン１０４−m-1 ，１０４−ｍにかけて２行毎に順次に駆動されていく。 In the negative power supply level shifters 1026 and 1027, the drive signals S1026 and S1027 as scan pulses of about 7.3 V, for example, are sequentially applied to the scan lines 104-1 and 104-2 with respect to the latch signals of the sampling latches 1024 and 1025. Is done.
Further, in the negative power supply level shifters 1026 and 1027, drive signals S1026 and S1027 in which 0V is level-shifted to −4.8V are supplied to the scanning lines 104-1 and 104-2. By this. The TFT 101 of the pixel circuit PXLC when not selected is surely turned off.
In this QVGA mode, as shown in FIGS. 18A to 18H, adjacent odd-numbered and even-numbered scanning lines are simultaneously and in parallel during two horizontal scanning periods in which the common voltage VCOM is at a high level. In the next two horizontal scanning periods that are driven and the common voltage VCOM assumes a low level, the next adjacent odd-numbered and even-numbered scanning lines are driven simultaneously in parallel.
In this way, every two horizontal scanning periods, the first and second scanning lines 104-1 and 104-2 to the (m-1) th and second mth scanning lines 104-m−1. , 104-m, it is sequentially driven every two rows.

水平駆動回路１０３においては、各信号ラインに対して並列接続されている２つの転送ゲートＲデータ用転送ゲートＴＭＧ−Ｒ１，ＴＭＧ−Ｒ２、Ｇデータ用転送ゲートＴＭＧ−Ｇ１，ＴＭＧ−Ｆ２およびＢデータ用転送ゲートＴＭＧ−Ｂ１，ＴＭＧ−Ｂ２にうち片方の転送ゲートＴＭＧ−Ｒ１，ＴＭＧ−Ｇ１，ＴＭＧ−Ｂ１のみが導通状態に順次に駆動制御され、残りの転送ゲートＴＭＧ−Ｒ２，ＴＭＧ−Ｇ２，ＴＭＧ−Ｂ２は非導通状態に保持される。
これにより、パネル内負荷、特に、信号ラインの容量、負荷が比較的に小さいＱＶＧＡモード時には、信号ラインの駆動能力がＶＧＡモード時の半分に制限され、無駄な電力消費が防止される。 In the horizontal drive circuit 103, two transfer gates R data transfer gates TMG-R1, TMG-R2, G data transfer gates TMG-G1, TMG-F2 and B data connected in parallel to each signal line. Of the transfer gates TMG-B1, TMG-B2, only one of the transfer gates TMG-R1, TMG-G1, TMG-B1 is sequentially driven and controlled to be conductive, and the remaining transfer gates TMG-R2, TMG-G2, TMG-B2 is held in a non-conductive state.
Thereby, in the QVGA mode in which the load in the panel, in particular, the capacity and load of the signal line is relatively small, the driving capability of the signal line is limited to half that in the VGA mode, and wasteful power consumption is prevented.

そして、水平駆動回路１０３では、図示しないクロックジェネレータにより生成された水平走査の開始を指令する水平スタートパルスＨＳＴ、水平走査の基準となる互いに逆相の水平クロックＨＣＫ，ＨＣＫＸを受けてサンプリングパルスが生成され、入力される映像信号が生成したサンプリングパルスに応答して順次サンプリングされて、各画素回路ＰＸＬＣに書き込むベきデータ信号ＳＤＴとして各信号ライン１０５−１〜１０５−ｎに供給される。
具体的には、まず、Ｒ対応のセレクタスイッチＴＭＧ−Ｒ１が導通状態に駆動制御されてＲデータが各信号ラインに出力されてＲデータが書き込まれる。Ｒデータの書き込みが終了すると、Ｇ対応のセレクタスイッチＴＭＧ−Ｇ１のみが導通状態に駆動制御されてＧデータが各信号ラインに出力されて書き込まれる。Ｇデータの書き込みが終了すると、Ｂ対応のセレクタスイッチＴＭＧ−Ｂ１のみが導通状態に駆動制御されてＢデータが各信号ラインに出力されて書き込まれる。 The horizontal drive circuit 103 generates a sampling pulse in response to a horizontal start pulse HST for instructing the start of horizontal scanning generated by a clock generator (not shown) and horizontal clocks HCK and HCKX which are opposite in phase to be a reference for horizontal scanning. Then, the input video signal is sequentially sampled in response to the generated sampling pulse, and is supplied to each signal line 105-1 to 105-n as a data signal SDT to be written to each pixel circuit PXLC.
Specifically, first, the selector switch TMG-R1 corresponding to R is driven and controlled to be conductive, R data is output to each signal line, and R data is written. When the writing of R data is completed, only the selector switch TMG-G1 corresponding to G is driven and controlled to be in a conductive state, and G data is output to each signal line and written. When the writing of the G data is finished, only the selector switch TMG-B1 corresponding to B is driven and controlled to be in a conductive state, and the B data is output and written to each signal line.

以上説明したように、本実施形態によれば、互いに逆相のモード信号ＱＴＲをハイレベル、ＸＱＴＲをローレベルで受けると、ＶＧＡモードであると判断し、１フィールド期間ごとに垂直方向（行方向）に走査して走査ライン１０４−１〜１０４−ｍに接続された各画素回路ＰＸＬＣを１行単位で順次選択する処理を行い、モード信号ＱＴＲをローレベル、ＸＱＴＲをローレベルで受けると、ＱＶＧＡモードであると判断し、２フィールド期間ごとに垂直方向（行方向）に走査して走査ライン１０４−１〜１０４−ｍに接続された各画素回路ＰＸＬＣを２行単位で順次選択する処理を行う垂直駆動回路１０２を設けたので、一つのパネルの２つの解像度を持つパネルを実現することができる。すなわち、複数の解像度に対応した駆動能力を選択でき、用途に応じた駆動を行うことができ、低消費電力化を実現することができる利点がある。 As described above, according to the present embodiment, when mode signals QTR having opposite phases are received at a high level and XQTR is received at a low level, it is determined that the VGA mode is selected, and the vertical direction (row direction) is determined every field period. ) To sequentially select each pixel circuit PXLC connected to the scanning lines 104-1 to 104-m in units of one row, and when the mode signal QTR is received at a low level and XQTR is received at a low level, QVGA It is determined that the mode is selected, and processing is performed in which the pixel circuits PXLC connected to the scanning lines 104-1 to 104-m are sequentially selected in units of two rows by scanning in the vertical direction (row direction) every two field periods. Since the vertical drive circuit 102 is provided, a panel having two resolutions of one panel can be realized. That is, there is an advantage that driving ability corresponding to a plurality of resolutions can be selected, driving according to the application can be performed, and low power consumption can be realized.

また、本実施形態では、垂直駆動回路１０２は、奇数段目の走査パルスＳＰ１０１，ＳＰ１０３，・・・，ＳＰ１０m-1 の立ち下がりのタイミングを、偶数段目の走査パルスＳＰ１０２，ＳＰ１０４，・・・，ＳＰ１０ｍ1 の立ち下がりのタイミングより早めて、換言すれば、奇数段目の走査パルスＳＰ１０１，ＳＰ１０３，・・・，ＳＰ１０m-1 の立ち下がりのタイミングより、偶数段目の走査パルスＳＰ１０２，ＳＰ１０４，・・・，ＳＰ１０ｍ1 の立ち下がりのタイミングを遅らせることから、画素回路が受けるカップリング量を均一にして横すじを消滅させることが可能で、画質の向上を図れる利点がある。 In this embodiment, the vertical drive circuit 102 uses the even-numbered scanning pulses SP102, SP104,... As the falling timing of the odd-numbered scanning pulses SP101, SP103,. .., SP10m1 earlier than the falling timing, in other words, the odd-numbered scanning pulses SP101, SP103,..., SP10m−1 from the falling timing of the even-numbered scanning pulses SP102, SP104,. .. Since the fall timing of SP10m1 is delayed, the amount of coupling received by the pixel circuit can be made uniform to eliminate horizontal streaks, which has the advantage of improving image quality.

また、本実施形態では、セレクタスイッチ１０７１−Ｒ，１０７１−Ｇ，１０７１−Ｂ、・・・、１０７４−Ｒ，１０７４−Ｇ，１０７４−Ｂ、・・・、（１０７ｎ−Ｒ，１０７ｎ−Ｇ，１０７ｎ−Ｂ）を有するセレクタ１０７を設け、各セレクタスイッチ１０７１−Ｒ，１０７１−Ｇ，１０７１−Ｂ、・・・、１０７４−Ｒ，１０７４−Ｇ，１０７４−Ｂ、・・・、（１０７ｎ−Ｒ，１０７ｎ−Ｇ，１０７ｎ−Ｂ）を、信号ラインに対して並列に接続されるトランジスタサイズが同等の２つの転送ゲートＴＭＧ−Ｒ１，ＴＭＧ−Ｒ２、ＴＭＧ−Ｇ１，ＴＭＧ−Ｇ２、ＴＭＧ−Ｂ１，ＴＭＧＢ２により構成され、ＶＧＡモード時には駆動能力を最大限発揮するために両転送ゲートＴＭＧ−Ｒ１，ＴＭＧ−Ｒ２を用いて信号ラインを駆動し、ＱＶＧＡモード時には、一方の転送ゲートＴＭＧーＲ１のみを用いて信号ラインを駆動するように駆動制御する水平駆動回路１０３を設けたので、複数の解像度に対応した駆動能力を選択でき、用途に応じた駆動を行うことができ、特にＱＶＧＡモード時の低消費電力化を実現することができる利点がある。 In this embodiment, selector switches 1071-R, 1071-G, 1071-B,..., 1074-R, 1074-G, 1074-B,... (107n-R, 107n-G,. 107n-B) and a selector switch 1071-R, 1071-G, 1071-B,..., 1074-R, 1074-G, 1074-B,. , 107n-G, 107n-B) are connected to the signal line in parallel with two transfer gates TMG-R1, TMG-R2, TMG-G1, TMG-G2, and TMG-B1, which are equivalent in transistor size. In the VGA mode, the signal line is driven by using both transfer gates TMG-R1 and TMG-R2 in order to maximize the driving capability in the VGA mode. In the GA mode, the horizontal drive circuit 103 that controls the drive so as to drive the signal line using only one transfer gate TMG-R1 is provided, so the drive capability corresponding to a plurality of resolutions can be selected, and according to the application There is an advantage that driving can be performed, and in particular, low power consumption can be realized in the QVGA mode.

図１９は、本実施形態に係る水平駆動回路のセレクタの電力消費についてのシミュレーション結果を示す図である。
この場合、セレクトスイッチのトランジスタサイズはチャネル幅Ｗが５００μｍ、チャネル長Ｌが６μｍのものを使用した。
図１９に示すように、ＶＧＡモード時の消費電力が８．５ｍＷである。
また、ＱＶＧＡモード時には、本実施形態に係る水平駆動回路を採用していない回路（Ｒｅｆ回路）では４．２５ｍＷであるのに対して、本実施形態に係る水平駆動回路は２．１３ｍＷとなっている。
すなわち、本実施形態に係る水平駆動回路は従来回路に比べて２ｍＷ程度の電力消費を削減でき、ＶＧＡモードから６ｍＷ程度の電力消費を削減できる。 FIG. 19 is a diagram illustrating a simulation result of power consumption of the selector of the horizontal drive circuit according to the present embodiment.
In this case, the transistor size of the select switch used was a channel width W of 500 μm and a channel length L of 6 μm.
As shown in FIG. 19, the power consumption in the VGA mode is 8.5 mW.
In the QVGA mode, the circuit (Ref circuit) that does not employ the horizontal drive circuit according to this embodiment is 4.25 mW, whereas the horizontal drive circuit according to this embodiment is 2.13 mW. Yes.
That is, the horizontal drive circuit according to the present embodiment can reduce power consumption by about 2 mW compared to the conventional circuit, and can reduce power consumption by about 6 mW from the VGA mode.

また、上述した水平駆動回路は一つの回路で全信号ライン（４８０本）を駆動する場合を例に説明したが、たとえば図２０に示すように、第１の水平駆動回路１０３Ａと第２の水平駆動回路１０３Ｂとを設けて、信号ラインを半分の２４０本ずつ駆動するように構成することも可能である。
この場合、解像度がＶＧＡという多い画素数をもつパネルにおいて、パネル内負荷が増大するために、片側ではレイアウトエリアが大きくなり過ぎる、また片側で負荷大を駆動させようとした場合、トランジスタ数、サイズが大きくなり、セレクタスイッチをオンさせるパルスに遅延が生じ、誤差マージンが大きくなるということから、図２０に示すように、第１の水平駆動回路１０３Ａと第２の水平駆動回路１０３Ｂとを左右両側に配置することが望ましい。
第１の水平駆動回路１０３Ａと第２の水平駆動回路１０３Ｂは、それぞれの配線を結線しないことで、製造における検査工程で、どちらの水平駆動回路に不良であるのか検査することができる。 Further, the case where the above-described horizontal drive circuit drives all signal lines (480 lines) by one circuit has been described as an example. For example, as shown in FIG. 20, the first horizontal drive circuit 103A and the second horizontal drive circuit It is also possible to provide a driving circuit 103B so that the signal lines are driven by a half of 240 lines.
In this case, in a panel having a large number of pixels with a resolution of VGA, the load in the panel increases, so the layout area becomes too large on one side, and when trying to drive a large load on one side, the number of transistors and size As a result, a delay occurs in the pulse for turning on the selector switch and an error margin increases, so that the first horizontal drive circuit 103A and the second horizontal drive circuit 103B are connected to the left and right sides as shown in FIG. It is desirable to arrange in.
The first horizontal drive circuit 103A and the second horizontal drive circuit 103B can inspect which horizontal drive circuit is defective in an inspection process in manufacturing by not connecting the respective wirings.

なお、上記実施形態では、液晶表示装置にディジタル映像信号を入力とし、セレクタ方式にて線順次にて画素に映像信号を書き込む駆動回路を搭載した液晶表示装置に適用した場合について説明したが、アナログ映像信号を入力とし、これをラッチした後アナログ映像信号を点順次にて各画素に書き込むアナログインターフェース駆動回路を搭載した液晶表示装置にも、同様に適用可能である。 In the above embodiment, the case where the present invention is applied to a liquid crystal display device equipped with a drive circuit that inputs a digital video signal to the liquid crystal display device and writes the video signal to the pixels in a line-sequential manner using the selector method has been described. The present invention can be similarly applied to a liquid crystal display device equipped with an analog interface driving circuit that takes a video signal as an input, latches the video signal, and then writes the analog video signal to each pixel in a dot sequence.

また、上記実施形態においては、各画素の表示エレメント（電気光学素子）として液晶セルを用いたアクティブマトリクス型液晶表示装置に適用した場合を例に採って説明したが、液晶表示装置への適用に限られるものではなく、各画素の表示エレメントとしてエレクトロルミネッセンス（ＥＬ:electroluminescence）素子を用いたアクティブマトリクス型ＥＬ表示装置など、水平駆動回路にクロックドライブ方式を採用した点順次駆動方式のアクティブマトリクス型表示装置全般に適用可能である。
点順次駆動方式としては、周知の１Ｈ反転駆動方式やドット反転駆動方式の外に、映像信号を書き込んだ後の画素配列において、画素の極性が隣り合う左右の画素で同極性となり、かつ上下の画素で逆極性となるように、隣り合う画素列間で奇数行離れた２行、たとえば上下の２行の画素に互いに逆極性の映像信号を同時に書き込むいわゆるドットライン反転駆動方式などがある。
以上説明した実施形態に係る点順次駆動方式のアクティブマトリクス型液晶表示装置は、投写型液晶表示装置（液晶プロジェクタ）の表示パネル、すなわちＬＣＤ(liquid crystal display)パネルとして用いることが可能である。 In the above embodiment, the case where the present invention is applied to an active matrix liquid crystal display device using a liquid crystal cell as a display element (electro-optical element) of each pixel has been described as an example. It is not limited, but an active matrix display using a dot sequential drive system that employs a clock drive system in a horizontal drive circuit, such as an active matrix EL display device using an electroluminescence (EL) element as a display element of each pixel. Applicable to all devices.
In addition to the well-known 1H inversion driving method and the dot inversion driving method, the dot sequential driving method has the same polarity in the pixel arrangement after the video signal is written, and the left and right pixels adjacent to each other. There is a so-called dot line inversion driving method in which video signals having opposite polarities are simultaneously written in two rows separated by odd numbers between adjacent pixel columns, for example, pixels in two upper and lower rows so that the pixels have opposite polarities.
The dot matrix driving type active matrix liquid crystal display device according to the embodiment described above can be used as a display panel of a projection type liquid crystal display device (liquid crystal projector), that is, an LCD (liquid crystal display) panel.

一般的な液晶表示装置の構成例を示すブロック図である。It is a block diagram which shows the structural example of a general liquid crystal display device. 従来の垂直駆動回路の構成を示す回路図である。It is a circuit diagram which shows the structure of the conventional vertical drive circuit. 図２の回路の要部のタイミングチャートである。3 is a timing chart of a main part of the circuit of FIG. 水平駆動回路のセレクタの構成の概要を示す図である。It is a figure which shows the outline | summary of a structure of the selector of a horizontal drive circuit. 水平駆動回路のセレクタの具体的な構成例を示す回路図である。It is a circuit diagram which shows the specific structural example of the selector of a horizontal drive circuit. 図５のセレクタの転送ゲートの駆動回路の構成例を示す図である。FIG. 6 is a diagram illustrating a configuration example of a drive circuit for a transfer gate of the selector in FIG. 5. 本発明の一実施形態に係る液晶表示装置の構成例を示す図である。It is a figure which shows the structural example of the liquid crystal display device which concerns on one Embodiment of this invention. 図７の垂直駆動回路のＶＧＡモード時の駆動方法の概要を説明するための図である。FIG. 8 is a diagram for explaining an outline of a driving method in a VGA mode of the vertical driving circuit of FIG. 7. 図７の垂直駆動回路のＱＶＧＡモード時の駆動方法の概要を説明するための図である。FIG. 8 is a diagram for explaining an outline of a driving method in the QVGA mode of the vertical driving circuit of FIG. 7. 本実施形態に係る垂直駆動回路の構成例を示す回路図である。It is a circuit diagram which shows the structural example of the vertical drive circuit which concerns on this embodiment. ＱＶＧＡモード時に発生するおそれのある横すじについての説明図である。It is explanatory drawing about the horizontal stripe which may generate | occur | produce at the time of QVGA mode. ＱＶＧＡモード時に発生するおそれのある横すじを消滅するための駆動方法を説明するための図である。It is a figure for demonstrating the drive method for eliminating the horizontal stripe which may generate | occur | produce at the time of QVGA mode. 本実施形態に係る水平駆動回路のセレクタの概要を示す図である。It is a figure which shows the outline | summary of the selector of the horizontal drive circuit which concerns on this embodiment. 本実施形態に係る水平駆動回路のセレクタの転送ゲート駆動回路の構成例を示す回路図である。It is a circuit diagram which shows the structural example of the transfer gate drive circuit of the selector of the horizontal drive circuit which concerns on this embodiment. ＶＧＡモード時のモード信号ＱＴＲ，ＸＱＴＲが入力されたときの垂直駆動回路の回路図である。It is a circuit diagram of a vertical drive circuit when mode signals QTR and XQTR in the VGA mode are input. ＶＧＡモード時のモード信号ＱＴＲ，ＸＱＴＲが入力されたときの垂直駆動回路の動作を説明するためのタイミングチャートである。6 is a timing chart for explaining the operation of the vertical drive circuit when mode signals QTR and XQTR are input in the VGA mode. ＱＶＧＡモード時のモード信号ＱＴＲ，ＸＱＴＲが入力されたときの垂直駆動回路の回路図である。FIG. 6 is a circuit diagram of a vertical drive circuit when mode signals QTR and XQTR in a QVGA mode are input. ＱＶＧＡモード時のモード信号ＱＴＲ，ＸＱＴＲが入力されたときの垂直駆動回路の動作を説明するためのタイミングチャートである。7 is a timing chart for explaining the operation of the vertical drive circuit when mode signals QTR and XQTR are input in the QVGA mode. 本実施形態に係る水平駆動回路のセレクタの電力消費についてのシミュレーション結果を示す図である。It is a figure which shows the simulation result about the power consumption of the selector of the horizontal drive circuit which concerns on this embodiment. 本発明に係る液晶表示装置の他の実施形態を示す図である。It is a figure which shows other embodiment of the liquid crystal display device which concerns on this invention.

符号の説明Explanation of symbols

１００１，１００Ａ…液晶表示装置、１０１…有効画素部、１０２…垂直駆動回路（ＶＤＲＶ）、１０３，１０３Ａ，１０３Ｂ…水平駆動回路（ＨＤＲＶ）、１０４−１〜１０４−ｍ…走査ライン、１０５−１〜１０５−ｎ…信号ライン、１０６…ＶＣＯＭ供給ライン、１０７…セレクタ、１０８…転送ゲート駆動回路、ＰＸＬＶ画素回路、ＴＦＴ１０１…スイッチング素子、ＬＣ１０１…液晶セル、Ｃｓ１０１…保持容量。 DESCRIPTION OF SYMBOLS 1001,100A ... Liquid crystal display device, 101 ... Effective pixel part, 102 ... Vertical drive circuit (VDRV), 103, 103A, 103B ... Horizontal drive circuit (HDRV), 104-1 to 104-m ... Scan line, 105-1 ˜105−n, signal line, 106, VCOM supply line, 107, selector, 108, transfer gate drive circuit, PXLV pixel circuit, TFT101, switching element, LC101, liquid crystal cell, Cs101, storage capacitor.

Claims

解像度が異なる少なくとも第１のモードと当該第１のモードより解像度が低い第２のモードを有する表示装置であって、
スイッチング素子を通して画素データを画素セルに書き込む画素回路が少なくとも複数行のマトリクスを形成するように配置された画素部と、
上記画素回路の行配列に対応するように配置され、上記スイッチング素子の導通制御のための複数の走査ラインと、
上記画素回路の列配列に対応するように配置され、上記画素データを伝搬する少なくとも一つの信号ラインと、
上記第１のモード時には、上記各走査ラインを行方向に順に走査パルスにより走査して、走査ラインに接続された各画素回路を１行単位で順次選択する処理を行い、上記第２のモード時には、隣接する複数の走査ライン毎に行方向に順に走査パルスにより走査して当該複数の走査ラインに接続された各画素回路を当該複数行単位で順次選択する処理を行う垂直駆動回路と、を有し、
上記垂直駆動回路は、入力タイミングに差を有する複数の信号を入力し、上記第１のモード時には、複数の入力信号の入力時の差のままで上記走査パルスを生成して、当該走査パルスを１行単位で走査ラインに出力し、上記第２のモード時には、複数の入力信号を合成して、合成して生成した走査パルスを、同時並列的に走査する複数の走査ラインに出力する
表示装置。 A display device having at least a first mode having a different resolution and a second mode having a lower resolution than the first mode,
A pixel portion arranged such that a pixel circuit for writing pixel data to the pixel cell through the switching element forms a matrix of at least a plurality of rows;
A plurality of scan lines arranged to correspond to the row arrangement of the pixel circuits, and for controlling conduction of the switching elements;
At least one signal line arranged to correspond to the column arrangement of the pixel circuits and propagating the pixel data;
In the first mode, the scanning lines are sequentially scanned with scanning pulses in the row direction, and each pixel circuit connected to the scanning line is sequentially selected in units of one row. In the second mode, A vertical drive circuit that performs a process of sequentially selecting each pixel circuit connected to the plurality of scanning lines in units of the plurality of rows by scanning with a scanning pulse in order in the row direction for each of the plurality of adjacent scanning lines. And
The vertical drive circuit receives a plurality of signals having a difference in input timing, generates the scan pulse while maintaining the difference at the time of input of the plurality of input signals in the first mode, and outputs the scan pulse. Output to scanning lines in units of one row, and in the second mode, a plurality of input signals are combined, and the combined and generated scanning pulses are output to a plurality of scanning lines that are scanned simultaneously in parallel. .

上記垂直駆動回路は、
入力タイミングに差を有する複数の信号を入力し、上記第１のモード時には、複数の入力信号の入力時の差のままで複数のパルスを生成し、上記第２のモード時には、複数の入力信号を合成したパルスを生成し、走査する走査ライン数の合成パルスを出力する切替回路と、
上記切替回路の出力パルスをイネーブル信号に応じてサンプリングしてラッチし、上記走査パルスとして出力する複数のサンプリングラッチと、を含む
請求項１記載の表示装置。 The vertical drive circuit is
A plurality of signals having a difference in input timing are input, and in the first mode, a plurality of pulses are generated with the difference at the time of input of the plurality of input signals, and in the second mode, a plurality of input signals are generated. A switching circuit that generates a combined pulse and outputs a combined pulse of the number of scanning lines to be scanned;
The display device according to claim 1, further comprising: a plurality of sampling latches that sample and latch the output pulse of the switching circuit according to an enable signal and output the sampled pulse as the scanning pulse.

上記複数のサンプリングラッチは、それぞれ異なるイネーブル信号に応じてサンプリング処理を行う
請求項２記載の表示装置。 The display device according to claim 2, wherein the plurality of sampling latches perform sampling processing according to different enable signals.

上記異なるイネーブル信号は、互いに周期が同じでデューティが異なる
請求項３記載の表示装置。 The display device according to claim 3, wherein the different enable signals have the same period and different duties.

上記垂直駆動回路は、上記第２モード時には、合成した走査パルスを、隣接する２行の走査ラインに同時並列的に出力する
請求項１記載の表示装置。 The display device according to claim 1, wherein, in the second mode, the vertical driving circuit outputs the combined scanning pulse to two adjacent scanning lines simultaneously in parallel.

上記垂直駆動回路は、上記第２モード時には、合成した走査パルスを、隣接する２行の走査ラインに同時並列的に出力する
請求項２記載の表示装置。 3. The display device according to claim 2, wherein, in the second mode, the vertical driving circuit outputs the combined scanning pulse to two adjacent scanning lines simultaneously in parallel.

上記垂直駆動回路は、上記第２モード時には、合成した走査パルスを、隣接する２行の走査ラインに同時並列的に出力する
請求項３記載の表示装置。 4. The display device according to claim 3, wherein, in the second mode, the vertical drive circuit outputs the combined scan pulse to two adjacent scan lines simultaneously in parallel.

上記垂直駆動回路は、上記第２モード時には、合成した走査パルスを、隣接する２行の走査ラインに同時並列的に出力する
請求項４記載の表示装置。 5. The display device according to claim 4, wherein, in the second mode, the vertical drive circuit outputs the combined scanning pulse to the two adjacent scanning lines simultaneously in parallel.

上記垂直駆動回路は、上記第２のモード時には、同時並列的に走査する複数の走査ラインに出力する走査パルスを、前段の走査ラインに出力する走査パルスの後縁タイミングを、次段の走査ラインに出力する走査パルスの後縁タイミングより先に設定する
請求項１から８のいずれか一に記載の表示装置。 In the second mode, the vertical driving circuit sets the trailing edge timing of the scanning pulse output to the scanning line of the previous stage to the scanning pulse output to the scanning line of the previous stage and the scanning line of the next stage. The display device according to claim 1, wherein the display device is set prior to a trailing edge timing of the scanning pulse output to.

上記信号ラインを複数有し、
上記複数の信号ラインを複数のグループに分割し、分割グループ毎に対応して、信号ラインに画素データを供給する複数の水平駆動回路を有する
請求項１から９のいずれか一に記載の表示装置。 A plurality of the signal lines,
10. The display device according to claim 1, further comprising: a plurality of horizontal drive circuits that divide the plurality of signal lines into a plurality of groups and supply pixel data to the signal lines corresponding to each of the divided groups. .

解像度が異なる少なくとも第１のモードと当該第１のモードより解像度が低い第２のモードを有する表示装置であって、
スイッチング素子を通して画素データを画素セルに書き込む画素回路が少なくとも複数行のマトリクスを形成するように配置された画素部と、
上記画素回路の行配列に対応するように配置され、上記スイッチング素子の導通制御のための複数の走査ラインと、
上記画素回路の列配列に対応するように配置され、上記画素データを伝搬する少なくとも一つの信号ラインと、
上記信号ラインに画素データを選択して供給するセレクタスイッチを有するセレクタを含み、上記セレクタスイッチは対応する信号ラインに対して複数のスイッチが並列に接続されており、上記第１のモード時には上記複数のスイッチを導通させて、当該複数のスイッチを通して選択画素データを信号ラインに出力し、上記第２のモード時には、上記複数のスイッチのうちのいずれかのスイッチを導通させて、当該スイッチを通して選択画素データを信号ラインに出力する水平駆動回路と、を有する
表示装置。 A display device having at least a first mode having a different resolution and a second mode having a lower resolution than the first mode,
A pixel portion arranged such that a pixel circuit for writing pixel data to the pixel cell through the switching element forms a matrix of at least a plurality of rows;
A plurality of scan lines arranged to correspond to the row arrangement of the pixel circuits, and for controlling conduction of the switching elements;
At least one signal line disposed to correspond to the column arrangement of the pixel circuits and propagating the pixel data;
A selector switch having a selector switch for selecting and supplying pixel data to the signal line, wherein the selector switch includes a plurality of switches connected in parallel to the corresponding signal line, and the plurality of switches in the first mode; And the selected pixel data is output to the signal line through the plurality of switches. In the second mode, any one of the plurality of switches is turned on and the selected pixel is passed through the switch. A horizontal drive circuit for outputting data to a signal line.

画素データを画素セルに書き込む画素回路が少なくとも複数行のマトリクスを形成するように配置された画素部と、上記画素回路の行配列に対応するように配置され、上記スイッチング素子の導通制御のための複数の走査ラインとを含む表示装置の駆動方法であって、
所定解像度の第１のモード時には、
入力タイミングに差を有する複数の信号を入力時の差のままで上記走査パルスを生成し、
上記各走査ラインを行方向に順に走査パルスにより走査して、走査ラインに接続された各画素回路を１行単位で順次選択する処理を行い、
上記第１のモードより解像度が低い第２のモード時には、
複数の入力信号を合成した走査パルスを生成し、
隣接する複数の走査ライン毎に行方向に順に合成した走査パルスにより走査して当該複数の走査ラインに接続された各画素回路を当該複数行単位で順次選択する処理を行う
表示装置の駆動方法。 A pixel circuit for writing pixel data to the pixel cell is arranged so as to correspond to a row arrangement of the pixel circuit and a pixel portion arranged so as to form a matrix of at least a plurality of rows, and for controlling conduction of the switching element. A driving method of a display device including a plurality of scanning lines,
During the first mode with a predetermined resolution,
A plurality of signals having a difference in input timing is generated as the above-mentioned scan pulse while maintaining the difference at the time of input,
Scanning each scanning line in the row direction with a scanning pulse in order, and sequentially selecting each pixel circuit connected to the scanning line in units of one row;
During the second mode, which has a lower resolution than the first mode,
Generate a scan pulse that combines multiple input signals,
A method of driving a display device, which performs a process of sequentially selecting each pixel circuit connected to a plurality of scanning lines in units of the plurality of rows by scanning with a scanning pulse sequentially synthesized in a row direction for each of a plurality of adjacent scanning lines.

画素データを画素セルに書き込む画素回路が少なくとも複数行のマトリクスを形成するように配置された画素部と、上記画素回路の行配列に対応するように配置され、上記スイッチング素子の導通制御のための複数の走査ラインとを含む表示装置の駆動方法であって、
所定解像度の第１のモード時には、
信号ラインに対して並列に接続された複数のスイッチを通して選択画素データを信号ラインに出力し、
上記第１のモードより解像度が低い第２のモード時には、
上記複数のスイッチのうちのいずれかのスイッチを通して選択画素データを信号ラインに出力する
表示装置の駆動方法。 A pixel circuit for writing pixel data to the pixel cell is arranged so as to correspond to a row arrangement of the pixel circuit and a pixel portion arranged so as to form a matrix of at least a plurality of rows, and for controlling conduction of the switching element. A driving method of a display device including a plurality of scanning lines,
During the first mode with a predetermined resolution,
Output selected pixel data to the signal line through a plurality of switches connected in parallel to the signal line,
During the second mode, which has a lower resolution than the first mode,
A display device driving method for outputting selected pixel data to a signal line through any one of the plurality of switches.

上記第２のモード時には、同時並列的に走査する複数の走査ラインに出力する走査パルスを、前段の走査ラインに出力する走査パルスの後縁タイミングを、次段の走査ラインに出力する走査パルスの後縁タイミングより先に設定する
請求項１２または１３記載の表示装置の駆動方法。
In the second mode, the scanning pulse output to a plurality of scanning lines simultaneously scanning in parallel, the trailing edge timing of the scanning pulse output to the preceding scanning line, the scanning pulse output to the next scanning line The method for driving a display device according to claim 12, wherein the display device is set before the trailing edge timing.