JP2006221191A - Display device and drive method therefor - Google Patents
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Abstract
Description
本発明は、表示装置およびその駆動方法に係り、特に、解像度の異なる複数のモードに対応した表示が可能な表示装置およびその駆動方法に関するものである。 The present invention relates to a display device and a driving method thereof, and more particularly to a display device capable of displaying corresponding to a plurality of modes having different resolutions and a driving method thereof.
表示装置、たとえば液晶セルを画素の表示エレメント(電気光学素子)に用いた液晶表示装置は、薄型で低消費電力であるという特徴をいかして、たとえば携帯情報端末(Personal Digital Assistant :PDA) 、携帯電話、デジタルカメラ、ビデオカメラ、パーソナルコンピュータ用表示装置等、幅広い電子機器に適用されている。 A display device, for example, a liquid crystal display device using a liquid crystal cell as a pixel display element (electro-optical element), is characterized by being thin and low power consumption, for example, a personal digital assistant (PDA), portable It is applied to a wide range of electronic devices such as telephones, digital cameras, video cameras, and display devices for personal computers.
図1は、液晶表示装置の構成例を示すブロック図である。
液晶表示装置1は、図1に示すように、有効画素部2、垂直駆動回路(VDRV)3、および水平駆動回路(HDRV)4を有している。
FIG. 1 is a block diagram illustrating a configuration example of a liquid crystal display device.
As shown in FIG. 1, the liquid
有効画素部2は、複数の画素回路21が、マトリクス状に配列されている。
各画素回路21は、スイッチング素子として薄膜トランジスタ(TFT;thin film transistor)21と、TFT21のドレイン電極(またはソース電極)に画素電極が接続された液晶セルLC21と、TFT21のドレイン電極に一方の電極が接続された保持容量Cs21により構成されている。
これら画素回路21の各々に対して、走査ライン5−1〜5−mが各行ごとにその画素配列方向に沿って配線され信号ライン6−1〜6−nが各列ごとにその画素配列方向に沿って配線されている。
そして、各画素回路21のTFT21のゲート電極は、各行単位で同一の走査ライン5−1〜5−mにそれぞれ接続されている。また、各画素回路21のソース電極(または、ドレイン電極)は、各列単位で同一の信号ライン6−1〜6−nに各々接続されている。
さらに、一般的な液晶表示装置においては、保持容量配線Csを独立に配線し、この保持容量配線と接続電極との間に保持容量Cs21を形成するが、Csは、コモン電圧VCOMと同相パルスが入力され、保持容量として用いる。
そして、各画素回路21の保持容量Cs21の他方の電極は、1水平走査期間(1H)毎に極性が反転するコモン電圧VCOMの供給ライン7に接続されている。
In the
Each
For each of these
The gate electrodes of the
Further, in a general liquid crystal display device, the storage capacitor line Cs is independently wired, and the storage capacitor Cs21 is formed between the storage capacitor line and the connection electrode, and Cs has a common voltage VCOM and an in-phase pulse. It is input and used as a holding capacity.
The other electrode of the storage capacitor Cs21 of each
各走査ライン5−1〜5−mは、垂直駆動回路3により駆動され、各信号ライン6−1〜6−nは水平駆動回路4により駆動される。
The scanning lines 5-1 to 5-m are driven by the
垂直駆動回路3は、1フィールド期間ごとに垂直方向(行方向)に走査して走査ライン5−1〜5−mに接続された各画素回路21を行単位で順次選択する処理を行う。
すなわち、垂直駆動回路3から走査ライン5−1に対して走査パルスSP1が与えられたときには第1行目の各列の画素が選択され、走査ライン5−2に対して走査パルスSP2が与えられたときには第2行目の各列の画素が選択される。以下同様にして、走査ライン5−3,…,5−m対して走査パルスSP3,…,SPmが順に与えられる。
The
That is, when the scanning pulse SP1 is applied from the
図2は、一般的な液晶表示装置の垂直駆動回路の構成例を示す回路図である。なお、図2においては、奇数行目(たとえば第1行目)の走査ライン5−1 および次段の偶数行目(たとえば第2行目)の走査ライン5−2を駆動する回路を例に示している。 FIG. 2 is a circuit diagram showing a configuration example of a vertical drive circuit of a general liquid crystal display device. In FIG. 2, a circuit for driving the scan line 5-1 of the odd-numbered row (for example, the first row) and the scan line 5-2 of the next even-numbered row (for example, the second row) is taken as an example. Show.
この垂直駆動回路3は、図2に示すように、レベルシフタ付シフトレジスタ(S/R)31,32、サンプリングラッチ(EnbSML)33,34、および負電源レベルシフタ(NPLSFT)35,36を有している。
As shown in FIG. 2, the
図3(A)〜(F)は、図2の回路のタイミングチャートである。図3(A)は各画素PXLの保持容量Cs21の他方の電極に供給される1水平走査期間(1H)毎に極性が反転するコモン電圧VCOM、図3(B)は垂直走査の基準となる垂直クロックVCK、図3(C)はシフトレジスタ31の出力信号S31、図4(D)はシフトレジスタ32の出力信号S32、図3(E)は負電源レベルシフタ35の出力信号S35、および図3(F)は負電源レベルシフタ36の出力信号S36をそれぞれ示している。
3A to 3F are timing charts of the circuit of FIG. 3A shows a common voltage VCOM whose polarity is inverted every horizontal scanning period (1H) supplied to the other electrode of the storage capacitor Cs21 of each pixel PXL, and FIG. 3B is a reference for vertical scanning. 3C is the output signal S31 of the
シフトレジスタ31,32には、図示しないクロックジェネレータにより生成された垂直走査の開始を指令する垂直スタートパルスVST、垂直走査の基準となる互いに逆相の垂直クロックVCK,VCKXが供給される。
たとえば垂直クロックVCKは0−3.3Vの振幅のクロックとしてシフトレジスタ31,32に供給されるが、シフトレジスタ31,32では、3.3Vから7.3Vへのレベルシフト動作が行われる。
また、サンプリングラッチ33,34では、図2中に示すような共通のイネーブル信号enb/xenbを受けてシフトレジスタ31,32の出力信号S31,S32をそれぞれサンプリングされてラッチされる。ここで、隣接する走査ラインのオン、オフされる期間がオーバラップしないように、前段(奇数段)の駆動信号の立ち下がりタイミングと後段(偶数段)の駆動信号の立ち上がりのタイミングの間に所定の間隔をおく。
そして、負電源レベルシフタ35,36には、それぞれ走査ライン5−1,5−2の一端側が接続されており、サンプリングラッチ33,34のラッチ信号を受けてたとえば7.3V程度の走査パルスとしての駆動信号S35,S36が走査ライン5−1,5−2に順次に印加される。
また、負電源レベルシフタ35,36は、0Vを−4.8Vのレベルシフトした駆動信号S35,S36走査ライン5−1,5−2に供給し、非選択時の画素回路221のTFT21を確実にオフさせる。
図3(A)〜(F)に示すように、コモン電圧VCOMがハイレベルをとる水平走査期間には、奇数行目の走査ライン5−1が駆動され、コモン電圧VCOMがローレベルをとる次の水平走査期間に、偶数行目の走査ライン5−2が駆動される。
このように、1水平走査期間毎に、第1行目の走査ライン5−1から第m行目の走査ライン5−nにかけて順次に駆動されていく。
The
For example, the vertical clock VCK is supplied to the
The
The negative power
Further, the negative power
As shown in FIGS. 3A to 3F, in the horizontal scanning period in which the common voltage VCOM is at a high level, the odd-numbered scanning lines 5-1 are driven and the common voltage VCOM is at a low level. During the horizontal scanning period, the even-numbered scanning line 5-2 is driven.
As described above, the driving is sequentially performed from the first scanning line 5-1 to the m-th scanning line 5-n every horizontal scanning period.
水平駆動回路4は、図示しないクロックジェネレータにより供給されるセレクラーパルスSEL,XSELをレベルシフトする回路であり、入力される映像信号を線順次で各画素回路に書き込みを行っている。 The horizontal drive circuit 4 is a circuit for level-shifting the selector pulses SEL and XSEL supplied by a clock generator (not shown), and writes the input video signal to each pixel circuit in a line sequential manner.
また、たとえば低温ポリシリコンを用いた液晶表示装置における水平駆動回路では、図4に示すように、セレクタスイッチ81−R,81−G,81−B、・・・、84−R,84−G,84−B、・・・、(8n−R,8n−G,8n−B)を有するセレクタ8を設けて、セレクタスイッチにより画素回路21に書き込むベきデータ信号SDT1〜SDT4,・・を選択して各信号ライン6−1〜6−nに供給して、映像を描いている。
液晶表示装置において、色の3原色であるR(赤)データ、G(緑)データ、およびB(青)データを各信号ラインに順次に供給し、具体的には、まずRデータを各信号ライン6−1〜6−nに供給し、次に、Gデータを各信号ライン6−1〜6−nに供給し、最後にBデータを各信号ライン6−1〜6−nに供給して、各画素回路21に書き込み映像を描く。
したがって、各信号ライン6−1〜6−nに対しては、それぞれ3つのセレクタスイッチが接続される。
図4は、R対応のセレクタスイッチ81−R〜84−Rのみをオンされている状態を示している。Rデータの書き込みが終了すると、G対応のセレクタスイッチ81−G〜84−GのみをオンさせてGデータを書き込む。Gデータの書き込みが終了すると、B対応のセレクタスイッチ81−B〜84−BのみをオンさせてBデータを書き込む。
For example, in a horizontal drive circuit in a liquid crystal display device using low-temperature polysilicon, as shown in FIG. 4, selector switches 81-R, 81-G, 81-B,..., 84-R, 84-G , 84-B,..., (8n-R, 8n-G, 8n-B) are provided to select the data signals SDT1 to SDT4,. Then, the image is supplied to each of the signal lines 6-1 to 6-n to draw an image.
In the liquid crystal display device, R (red) data, G (green) data, and B (blue) data, which are the three primary colors, are sequentially supplied to each signal line. Lines 6-1 to 6-n, then G data is supplied to each signal line 6-1 to 6-n, and finally B data is supplied to each signal line 6-1 to 6-n. Thus, a writing image is drawn on each
Therefore, three selector switches are connected to each of the signal lines 6-1 to 6-n.
FIG. 4 shows a state in which only the R corresponding selector switches 81-R to 84-R are turned on. When writing of the R data is completed, only the selector switches 81-G to 84-G corresponding to G are turned on to write the G data. When the writing of the G data is completed, only the selector switches 81-B to 84-B corresponding to B are turned on to write the B data.
セレクタ8の各セレクタスイッチ81−R,81−G,81−B、・・・、84−R,84−G,84−B、・・・、(8n−R,8n−G,8n−B)は、図5に示すように、pチャネルMOS(PMOS)トランジスタとnチャネルMOS(NMOS)トランジスタのソース・ドレイン同士を接続した転送ゲートTMG−R,TMG−G,TMG−Bにより構成される。
各転送ゲートは相補的レベルをとるセレクト信号SEL1,XSEL1、SEL2,XSEL2、SEL3,XSEL3によりそれぞれ導通制御される。
具体的には、Rデータ用セレクタスイッチ81−R〜84−Rを構成する転送ゲートTMG−Rはセレクト信号SEL1,XSEL1により導通制御される。Gデータ用セレクタスイッチ81−G〜84−Gを構成する転送ゲートTMG−Gはセレクト信号SEL2,XSEL2により導通制御される。Bデータ用セレクタスイッチ81−B〜84−Bを構成する転送ゲートTMG−Bはセレクト信号SEL3,XSEL3により導通制御される。
Each selector switch 81-R, 81-G, 81-B,..., 84-R, 84-G, 84-B,..., (8n-R, 8n-G, 8n-B) ) Is composed of transfer gates TMG-R, TMG-G, and TMG-B in which the sources and drains of a p-channel MOS (PMOS) transistor and an n-channel MOS (NMOS) transistor are connected to each other as shown in FIG. .
Each transfer gate is controlled in conduction by select signals SEL1, XSEL1, SEL2, XSEL2, SEL3, and XSEL3 taking complementary levels.
Specifically, the transfer gates TMG-R constituting the R data selector switches 81-R to 84-R are subjected to conduction control by select signals SEL1 and XSEL1. The transfer gates TMG-G constituting the G data selector switches 81-G to 84-G are controlled to be conducted by the select signals SEL2 and XSEL2. The transfer gates TMG-B constituting the B data selector switches 81-B to 84-B are controlled to be conducted by select signals SEL3 and XSEL3.
図6は、セレクタ8の転送ゲートTGM(−R)の駆動回路の構成例を示す図である。
この転送ゲート駆動回路9は、外部回路(IC)によるセレクト信号SEL,XSELのレベルを−2.7Vから7.3Vにレベルシフトするレベルシフタ91と、たとえばCMOSインバータを2個直列に接続したバッファ92,93により構成される。
FIG. 6 is a diagram illustrating a configuration example of a drive circuit of the transfer gate TGM (−R) of the
The transfer
ところで、近年、PDA等に携帯端末装置に対して、より高精細な表示パネル、たとえば写真などのグラフィック画像を閲覧する場合、高精細な画質が得られるVGAモード(640×480)で表示を行う表示パネルの搭載の要望が高まっている。 By the way, in recent years, when a higher-definition display panel, for example, a graphic image such as a photograph, is viewed on a portable terminal device on a PDA or the like, display is performed in a VGA mode (640 × 480) that provides a high-definition image quality. There is an increasing demand for mounting display panels.
上述した液晶表示装置をVGAモードで動作させる場合、垂直駆動回路3は、画素数に1対1で対応した出力のみ有し、解像度が固定であることから、VGAモード対応の垂直駆動回路を搭載する必要がある。
ところが、PDA等は、通常、スケジュール管理等の高精細な表示を必要としない、たとえばQVGAモード(320×240)での表示で十分な用途が多いにもかかわらず、動作時のクロック周波数の高いVGAモードで駆動する必要があることから、無駄な電力を消費してしまう。
When the above-described liquid crystal display device is operated in the VGA mode, the
However, a PDA or the like does not normally require high-definition display such as schedule management. For example, although there are many applications sufficient for display in the QVGA mode (320 × 240), the clock frequency during operation is high. Since it is necessary to drive in the VGA mode, wasteful power is consumed.
また、VGAモードの液晶表示装置を実現する場合、パネル内負荷、特に、信号ラインの容量、負荷がQVGAモードに比べて増大するため、図6に示すように、水平駆動回路4のセレクタ8のセレクタスイッチとしての転送ゲートを構成するトランジスタサイズ、および転送ゲート駆動回路9のバッファ92,93を構成するトランジスタサイズを大きくし、駆動能力を大きくする必要がある。
しかし、この場合も、垂直駆動回路の課題と同様に、PDA等は、通常、スケジュール管理等の高精細な表示を必要としない、たとえばQVGAモード(320×240)での表示で十分な用途が多いにもかかわらず、VGAモードに対応するように駆動能力を大きくしたトランジスタサイズの転送ゲート、バッファを用いることから、無駄な電力を消費してしまう。
Further, when realizing a VGA mode liquid crystal display device, the load in the panel, in particular, the capacity of the signal line and the load are increased as compared with the QVGA mode. Therefore, as shown in FIG. It is necessary to increase the drive capacity by increasing the size of the transistors constituting the transfer gate as the selector switch and the size of the transistors constituting the
However, in this case as well, similar to the problem of the vertical drive circuit, the PDA or the like does not normally require a high-definition display such as schedule management, for example, the display is sufficient for display in the QVGA mode (320 × 240). In spite of the large number, use of a transistor-sized transfer gate and buffer having a large driving capability so as to support the VGA mode consumes useless power.
本発明の目的は、複数の解像度に対応した駆動能力を選択でき、用途に応じた駆動を行うことができ、低消費電力化を実現することができる表示装置およびその駆動方法を提供することにある。 An object of the present invention is to provide a display device that can select a driving capability corresponding to a plurality of resolutions, can perform driving according to an application, and can realize low power consumption, and a driving method thereof. is there.
上記目的を達成するため、本発明の第1の観点は、解像度が異なる少なくとも第1のモードと当該第1のモードより解像度が低い第2のモードを有する表示装置であって、スイッチング素子を通して画素データを画素セルに書き込む画素回路が少なくとも複数行のマトリクスを形成するように配置された画素部と、上記画素回路の行配列に対応するように配置され、上記スイッチング素子の導通制御のための複数の走査ラインと、上記画素回路の列配列に対応するように配置され、上記画素データを伝搬する少なくとも一つの信号ラインと、上記第1のモード時には、上記各走査ラインを行方向に順に走査パルスにより走査して、走査ラインに接続された各画素回路を1行単位で順次選択する処理を行い、上記第2のモード時には、隣接する複数の走査ライン毎に行方向に順に走査パルスにより走査して当該複数の走査ラインに接続された各画素回路を当該複数行単位で順次選択する処理を行う垂直駆動回路とを有する。 In order to achieve the above object, a first aspect of the present invention is a display device having at least a first mode having a different resolution and a second mode having a lower resolution than the first mode, wherein the pixel is passed through a switching element. A pixel unit in which pixel circuits for writing data into the pixel cells are arranged so as to form a matrix of at least a plurality of rows, and a plurality of pixels for controlling the conduction of the switching elements are arranged corresponding to the row arrangement of the pixel circuits. Scanning lines, at least one signal line that is arranged to correspond to the column arrangement of the pixel circuits, and propagates the pixel data, and in the first mode, the scanning lines are sequentially scanned in the row direction. And sequentially selecting each pixel circuit connected to the scan line in units of one row. In the second mode, the pixel circuits are adjacent to each other. Each pixel circuit connected to the plurality of scan lines is scanned by a scanning pulse to the order in the row direction for each scanning line number and a vertical driving circuit for performing a process of sequentially selected in the plurality rows.
好適には、上記垂直駆動回路は、上記第2のモード時には、同時並列的に走査する複数の走査ラインに出力する走査パルスを、前段の走査ラインに出力する走査パルスの後縁タイミングを、次段の走査ラインに出力する走査パルスの後縁タイミングより先に設定する。 Preferably, in the second mode, the vertical driving circuit follows the trailing edge timing of the scanning pulse output to the plurality of scanning lines simultaneously scanned in parallel and the scanning pulse output to the preceding scanning line. It is set before the trailing edge timing of the scanning pulse output to the scanning line of the stage.
好適には、上記信号ラインに画素データを選択して供給するセレクタスイッチを有するセレクタを含み、上記セレクタスイッチは対応する信号ラインに対して複数のスイッチが並列に接続されており、上記第1のモード時には上記複数のスイッチを導通させて、当該複数のスイッチを通して選択画素データを信号ラインに出力し、上記第2のモード時には、上記複数のスイッチのうちのいずれかのスイッチを導通させて、当該スイッチを通して選択画素データを信号ラインに出力する水平駆動回路を有する。 Preferably, it includes a selector having a selector switch that selects and supplies pixel data to the signal line, and the selector switch includes a plurality of switches connected in parallel to the corresponding signal line, and the first switch In the mode, the plurality of switches are made conductive, and the selected pixel data is output to the signal line through the plurality of switches. In the second mode, any one of the plurality of switches is made conductive, A horizontal driving circuit is provided for outputting selected pixel data to the signal line through the switch.
好適には、上記信号ラインを複数有し、上記複数の信号ラインを複数のグループに分割し、分割グループ毎に対応して、信号ラインに画素データを供給する複数の水平駆動回路を有する。 Preferably, a plurality of the signal lines are provided, the plurality of signal lines are divided into a plurality of groups, and a plurality of horizontal drive circuits that supply pixel data to the signal lines are provided for each divided group.
本発明の第2の観点は、画素データを画素セルに書き込む画素回路が少なくとも複数行のマトリクスを形成するように配置された画素部と、上記画素回路の行配列に対応するように配置され、上記スイッチング素子の導通制御のための複数の走査ラインとを含む表示装置の駆動方法であって、所定解像度の第1のモード時には、上記各走査ラインを行方向に順に走査パルスにより走査して、走査ラインに接続された各画素回路を1行単位で順次選択する処理を行い、上記第1のモードより解像度が低い第2のモード時には、隣接する複数の走査ライン毎に行方向に順に走査パルスにより走査して当該複数の走査ラインに接続された各画素回路を当該複数行単位で順次選択する処理を行う。 According to a second aspect of the present invention, a pixel circuit that writes pixel data to a pixel cell is disposed so as to correspond to a row arrangement of the pixel circuit and a pixel portion that is disposed so as to form a matrix of at least a plurality of rows, A driving method of a display device including a plurality of scanning lines for conduction control of the switching element, and in the first mode with a predetermined resolution, the scanning lines are sequentially scanned in the row direction by scanning pulses, A process of sequentially selecting each pixel circuit connected to the scanning line in units of one row, and in the second mode having a lower resolution than the first mode, scanning pulses are sequentially performed in the row direction for each of a plurality of adjacent scanning lines. Is performed to sequentially select each pixel circuit connected to the plurality of scanning lines in units of the plurality of rows.
好適には、上記第2のモード時には、同時並列的に走査する複数の走査ラインに出力する走査パルスを、前段の走査ラインに出力する走査パルスの後縁タイミングを、次段の走査ラインに出力する走査パルスの後縁タイミングより先に設定する。 Preferably, in the second mode, the scanning pulse output to the plurality of scanning lines that are simultaneously scanned in parallel and the trailing edge timing of the scanning pulse output to the preceding scanning line are output to the subsequent scanning line. It is set before the trailing edge timing of the scanning pulse to be performed.
好適には、上記画素セルは液晶セルである。 Preferably, the pixel cell is a liquid crystal cell.
本発明によれば、たとえば解像度が高い第1のモード時には、垂直駆動回路により、各走査ラインが行方向に順に走査パルスにより走査され、走査ラインに接続された各画素回路が1行単位で順次選択される。
また、第1のモードより解像度が低い第2のモード時には、垂直駆動回路により、隣接する複数の走査ライン毎に行方向に順に走査パルスにより走査され、複数の走査ラインに接続された各画素回路が当該複数行単位で順次選択される。
また、第1のモード時には、水平駆動回路のセレクタにおいて複数のスイッチが導通されて、複数のスイッチを通して選択画素データが信号ラインに出力される。
第2のモード時には、水平駆動回路のセレクタにおいて複数のスイッチのうちのいずれかのスイッチが導通されて、当該スイッチを通して選択画素データが信号ラインに出力される。
According to the present invention, for example, in the first mode with high resolution, each scanning line is sequentially scanned by the scanning pulse in the row direction by the vertical driving circuit, and each pixel circuit connected to the scanning line is sequentially sequentially in one row. Selected.
In the second mode, which has a lower resolution than the first mode, each pixel circuit connected to the plurality of scanning lines is scanned by the vertical driving circuit in the row direction for each of the plurality of adjacent scanning lines in order. Are sequentially selected in units of the plurality of rows.
In the first mode, the plurality of switches are turned on in the selector of the horizontal drive circuit, and the selected pixel data is output to the signal line through the plurality of switches.
In the second mode, one of the plurality of switches is turned on in the selector of the horizontal drive circuit, and the selected pixel data is output to the signal line through the switch.
本発明によれば、複数の解像度に対応した駆動能力を選択でき、用途に応じた駆動を行うことができ、特にQVGAモード時の低消費電力化を実現することができる利点がある。
また、画素回路が受けるカップリング量を均一にして横すじを消滅させることが可能で、画質の向上を図れる利点がある。
According to the present invention, it is possible to select a driving capability corresponding to a plurality of resolutions, to perform driving according to the application, and particularly to achieve low power consumption in the QVGA mode.
In addition, the amount of coupling received by the pixel circuit can be made uniform to eliminate the horizontal streak, and there is an advantage that the image quality can be improved.
以下、本発明の実施の形態について図面を参照して詳細に説明する。 Hereinafter, embodiments of the present invention will be described in detail with reference to the drawings.
図7は、たとえば液晶セルを画素の表示エレメント(電気光学素子)として用いた本発明の一実施形態に係る液晶表示装置の構成例を示す図である。
本実施形態に係る液晶表示装置100は、2つの解像度、すなわち第1のモードとしてのVGAモード(640×480)と第2のモードとしてのQVGAモード(320×240)の2つのモードで、モードに応じた駆動能力を選択可能に構成される。
FIG. 7 is a diagram showing a configuration example of a liquid crystal display device according to an embodiment of the present invention using, for example, a liquid crystal cell as a pixel display element (electro-optical element).
The liquid
本液晶表示装置100は、図7に示すように、有効画素部101、垂直駆動回路(VDRV)102、および水平駆動回路103を有している。
As shown in FIG. 7, the liquid
有効画素部101は、複数の画素回路PXLCが、マトリクス状に配列されている。具体的には、VGAに対応して640×480個の画素回路が配列されている。
各画素回路PXCLは、スイッチング素子としてTFT(薄膜トランジスタ;thin film transistor)101と、TFT101のドレイン電極(またはソース電極)に画素電極が接続された液晶セルLC101と、TFT101のドレイン電極に一方の電極が接続された保持容量Cs101により構成されている。
これら画素回路PXLCの各々に対して、走査ライン104−1〜104−mが各行ごとにその画素配列方向に沿って配線され信号ライン105−1〜105−nが各列ごとにその画素配列方向に沿って配線されている。
そして、各画素回路PXLCのTFT101のゲート電極は、各行単位で同一の走査ライン104−1〜104−mにそれぞれ接続されている。また、各画素回路PXLCのソース電極(または、ドレイン電極)は、各列単位で同一の信号ライン105−1〜105−nに各々接続されている。
さらに、一般的な液晶表示装置においては、保持容量配線Csを独立に配線し、この保持容量配線と接続電極との間に保持容量Cs101を形成するが、Csは、コモン電圧VCOMと同相パルスが入力され、保持容量として用いている。
そして、各画素回路PXLCの保持容量Cs101の他方の電極は、1水平走査期間(1H)または2水平走査期間(2H)毎に極性が反転するコモン電圧VCOMの供給ライン106に接続されている。
In the
Each pixel circuit PXCL includes a TFT (thin film transistor) 101 as a switching element, a liquid crystal cell LC101 in which a pixel electrode is connected to the drain electrode (or source electrode) of the
For each of these pixel circuits PXLC, scanning lines 104-1 to 104-m are wired along the pixel arrangement direction for each row, and signal lines 105-1 to 105-n are arranged for each column in the pixel arrangement direction. It is wired along.
The gate electrode of the
Further, in a general liquid crystal display device, the storage capacitor line Cs is independently wired, and the storage capacitor Cs101 is formed between the storage capacitor line and the connection electrode, and Cs has a common voltage VCOM and an in-phase pulse. It is input and used as a holding capacity.
The other electrode of the storage capacitor Cs101 of each pixel circuit PXLC is connected to the
各走査ライン104−1〜104−mは、垂直駆動回路102により駆動され、各信号ライン105−1〜105−nは水平駆動回路103により駆動される。
The scanning lines 104-1 to 104-m are driven by the
垂直駆動回路102は、互いに逆相のモード信号QTRをハイレベル、XQTRをローレベルで受けると、VGAモードであると判断し、1フィールド期間ごとに垂直方向(行方向)に走査して走査ライン104−1〜104−mに接続された各画素回路PXLCを1行単位で順次選択する処理を行う。
すなわち、垂直駆動回路102は、図8(A)〜(E)に示すように、走査ライン104−1に対して走査パルスSP101を与えて第1行目の各列の画素が選択し、走査ライン104−2に対して走査パルスSP102を与えて第2行目の各列の画素を選択する。以下同様にして、走査ライン104−3,…,104−m対して走査パルスSP103,…,SP10nを順に与える。
このVGAモード時には、コモン電圧VCOMは、1水平走査期間(1H)毎に極性が反転する。
When the
That is, as shown in FIGS. 8A to 8E, the
In the VGA mode, the polarity of the common voltage VCOM is inverted every horizontal scanning period (1H).
垂直駆動回路102は、互いに逆相のモード信号QTRをローレベル、XQTRをローレベルで受けると、QVGAモードであると判断し、2フィールド期間ごとに垂直方向(行方向)に走査して走査ライン104−1〜104−mに接続された各画素回路PXLCを2行単位で順次選択する処理を行う。
すなわち、垂直駆動回路102は、図9(A)〜(E)に示すように、走査ライン104−1および走査ライン104−2に対して同時に走査パルスSP101,SP102を与えて第1行目および第2行目の各列の画素を選択し、走査ライン104−3および走査ライン104−4に対して走査パルスSP103,SP104を与えて第3行目および第4行目各列の画素を選択する、以下同様にして、走査ライン104−m-1 ,104−m対して走査パルスSP10m-1 SP10mを順に与える。
このQVGAモード時には、コモン電圧VCOMは、2水平走査期間(1H)毎に極性が反転する。
When the
That is, as shown in FIGS. 9A to 9E, the
In the QVGA mode, the polarity of the common voltage VCOM is inverted every two horizontal scanning periods (1H).
図10は、本実施形態に係る垂直駆動回路の構成例を示す回路図である。なお、図10においては、奇数行目(たとえば第1行目)の走査ライン104−1
および次段の偶数行目(たとえば第2行目)の走査ライン104−2を駆動する回路を例に示している。
FIG. 10 is a circuit diagram showing a configuration example of the vertical drive circuit according to the present embodiment. In FIG. 10, the scan line 104-1 in the odd-numbered row (for example, the first row).
The circuit for driving the scanning line 104-2 in the even-numbered row (for example, the second row) in the next stage is shown as an example.
この垂直駆動回路102は、図10に示すように、レベルシフタ付シフトレジスタ(S/R)1021,1022、切替回路1023、サンプリングラッチ(EnbSML)1024,1025、および負電源レベルシフタ(NPLSFT)1026,1027を有している。
As shown in FIG. 10, the
シフトレジスタ1021,1022には、図示しないクロックジェネレータにより生成された垂直走査の開始を指令する垂直スタートパルスVST、垂直走査の基準となる互いに逆相の垂直クロックVCK,VCKXが供給される。
たとえば垂直クロックVCKは0−3.3Vの振幅のクロックとしてシフトレジスタ31,32に供給される。
シフトレジスタ1021は、3.3Vから7.3Vへのレベルシフト動作を行い、信号S1021を切替回路1023に出力する。
シフトレジスタ1022は、3.3Vから7.3Vへのレベルシフト動作を行い、シフトレジスタ1021の出力信号S1021より1水平走査期間分遅れた信号S1022を切替回路1023に出力する。
The shift registers 1021 and 1022 are supplied with a vertical start pulse VST for instructing the start of vertical scanning generated by a clock generator (not shown) and vertical clocks VCK and VCKX having opposite phases as the reference for vertical scanning.
For example, the vertical clock VCK is supplied to the shift registers 31 and 32 as a clock having an amplitude of 0 to 3.3V.
The
The
切替回路1023は、モード信号QTR,XQTRがVGAモードを示しているときには、シフトレジスタ1021の出力信号S1021およびシフトレジスタ1022の出力信号S1022を受けて、信号S1021およびS1022を入力時の差のまま、すなわち、信号S1022が信号S1021より1水平走査期間分遅れたまま、それぞれ信号S1023aおよびS1023bとしてそれぞれサンプリングラッチ1024,1025に出力する。
When the mode signals QTR and XQTR indicate the VGA mode, the
切替回路1023は、モード信号QTR,XQTRがQVGAモードを示しているときには、シフトレジスタ1021の出力信号S1021およびシフトレジスタ1022の出力信号S1022を受けて、信号S1021およびS1022を合成したパルスを生成し、信号S1023aおよびS1023bとしてそれぞれサンプリングラッチ1024,1025に出力する。
When the mode signals QTR and XQTR indicate the QVGA mode, the
切替回路1023は、図10に示すように、2入力NAND回路NA101〜NA104、および3入力NAND回路NA105,NA106を有している。
NAND回路NA101の第1入力端子がモード信号QTRの供給ラインに接続され、第2入力端子がシフトレジスタ1021の信号S1021の出力ラインに接続され、出力端子がNAND回路NA105の第1入力端子に接続されている。
NAND回路NA102の第1入力端子がシフトレジスタ1021の信号S1021の出力ラインに接続され、第2入力端子がモード信号XQTRの供給ラインに接続され、出力端子がNAND回路NA105の第2入力端子およびNAND回路NA106の第1入力端子に接続されている。
NAND回路NA103の第1入力端子がシフトレジスタ1022の信号S1022の出力ラインに接続され、第2入力端子がモード信号XQTRの供給ラインに接続され、出力端子がNAND回路NA105の第3入力端子およびNAND回路NA106の第2入力端子に接続されている。
NAND回路NA104の第1入力端子がモード信号XQTRの供給ラインに接続され、第2入力端子がシフトレジスタ1022の信号S1022の出力ラインに接続され、出力端子がNAND回路NA106の第3入力端子に接続されている。
As shown in FIG. 10, the
The first input terminal of the NAND circuit NA101 is connected to the supply line of the mode signal QTR, the second input terminal is connected to the output line of the signal S1021 of the
The first input terminal of the NAND circuit NA102 is connected to the output line of the signal S1021 of the
The first input terminal of the NAND circuit NA103 is connected to the output line of the signal S1022 of the
The first input terminal of the NAND circuit NA104 is connected to the supply line of the mode signal XQTR, the second input terminal is connected to the output line of the signal S1022 of the
以上の構成において、切替回路1023は、モード信号QTRがハイレベル、XQTRがローレベルで入力されると、信号S1021およびS1022を入力時の差のまま、すなわち、信号S1022が信号S1021より1水平走査期間分遅れたまま、それぞれ信号S1023aおよびS1023bとしてそれぞれサンプリングラッチ1024,1025に出力する。
また、切替回路1023は、モード信号QTRがローレベル、XQTRがハイレベルで入力されると、信号S1021およびS1022を合成したパルスを生成し、信号S1023aおよびS1023bとしてそれぞれサンプリングラッチ1024,1025に出力する。
In the above configuration, when the mode signal QTR is input at the high level and the XQTR is input at the low level, the
Further, when the mode signal QTR is input at the low level and the XQTR is input at the high level, the
サンプリングラッチ1024は、あるデューティ比をもつ第1イネーブル信号enb1/xenb1を受けて切替回路1023の出力信号S1023aをサンプリングしてラッチする。
サンプリングラッチ1025は、第1イネーブル信号enb1/xenb1と周期が同じでデューティが異なる(ハイレベルの期間が長い)第2イネーブル信号enb2/xenb2を受けて切替回路1023の出力信号S1023bをサンプリングしてラッチする。
サンプリングラッチ1024,1025は、VGAモード時には、隣接する走査ラインのオン、オフされる期間がオーバラップしないように、前段(奇数段)の駆動信号の立ち下がりタイミングと後段(偶数段)の駆動信号の立ち上がりのタイミングの間に所定の間隔をおく。
The
The
In the VGA mode, the sampling latches 1024 and 1025 prevent the drive signal fall timing of the preceding stage (odd stage) and the drive signal of the subsequent stage (even stage) so that the on / off periods of adjacent scanning lines do not overlap. A predetermined interval is set between the rising timings of the signals.
また、サンプリングラッチ1024,1025に異なるイネーブル信号を別々に供給しているのは、以下の理由による。
すなわち、VGAモードおよびQVGAモードの両モード時に、図11に示すように、一組のイネーブル信号enb/xenbのみの場合に、画素レイアウトに依存して偶数段目に横すじが生じる。
そこで、図12に示すように、奇数段目の走査パルスSP101,SP103,・・・,SP10m-1 の立ち下がりのタイミングを、偶数段目の走査パルスSP102,SP104,・・・,SP10m1 の立ち下がりのタイミングより早めて、換言すれば、奇数段目の走査パルスSP101,SP103,・・・,SP10m-1 の立ち下がりのタイミングより、偶数段目の走査パルスSP102,SP104,・・・,SP10m1 の立ち下がりのタイミングを遅らせることにより、それぞれ画素回路が受けるカップリング量を均一にして横すじを消滅させるために、あるデューティ比の第1イネーブル信号enb1/xenb1と第1イネーブル信号enb1/xenb1と周期が同じでデューティが異なる(ハイレベルの期間が長い)第2イネーブル信号enb2/xenb2とを用いている。
The reason why different enable signals are separately supplied to the sampling latches 1024 and 1025 is as follows.
That is, in both the VGA mode and the QVGA mode, as shown in FIG. 11, when only one set of enable signals enb / xenb is used, a streak occurs at the even number stage depending on the pixel layout.
Therefore, as shown in FIG. 12, the falling timing of the odd-numbered scanning pulses SP101, SP103,..., SP10m-1 is set to the rising timing of the even-numbered scanning pulses SP102, SP104,. In other words, the scan pulses SP102, SP104,..., SP10m1 of the even-numbered stages from the fall timing of the odd-numbered scan pulses SP101, SP103,. In order to eliminate the horizontal streak by delaying the falling timing of each of the pixel circuits so that the coupling amount received by each pixel circuit is uniform, the first enable signal enb1 / xenb1 and the first enable signal enb1 / xenb1 having a certain duty ratio Second with same period and different duty (long period of high level) And using the enable signal enb2 / xenb2.
負電源レベルシフタ1026は、奇数行目の走査ライン104−1の一端側が接続されており、サンプリングラッチ1024のラッチ信号を受けてたとえば7.3V程度の走査パルスとしての駆動信号S1026を走査ライン104−1を印加する。
また、負電源レベルシフタ1026は、0Vを−4.8Vのレベルシフトした駆動信号S1026を走査ライン104−1に供給し、非選択時の画素回路PXLCのTFT101を確実にオフさせる。
The negative power
Further, the negative power
負電源レベルシフタ1027は、奇数行目の走査ライン104−2の一端側が接続されており、サンプリングラッチ1025のラッチ信号を受けてたとえば7.3V程度の走査パルスとしての駆動信号S1027を走査ライン104−2を印加する。
また、負電源レベルシフタ1027は、0Vを−4.8Vのレベルシフトした駆動信号S1027を走査ライン104−2に供給し、非選択時の画素回路PXLCのTFT101を確実にオフさせる。
The negative power
Further, the negative power
水平駆動回路4は、図示しないクロックジェネレータにより供給されるセレクラーパルスSEL,XSELをレベルシフトする回路であり、入力される映像信号を線順次で各画素回路に書き込みを行っている。 The horizontal drive circuit 4 is a circuit for level-shifting the selector pulses SEL and XSEL supplied by a clock generator (not shown), and writes the input video signal to each pixel circuit in a line sequential manner.
また、水平駆動回路103は、図13に示すように、セレクタスイッチ1071−R,1071−G,1071−B、・・・、1074−R,1074−G,1074−B、・・・、(107n−R,107n−G,107n−B)を有するセレクタ107を設けて、セレクタスイッチにより画素回路PXLCに書き込むベきデータ信号SDT101〜SDT104,・・を選択して各信号ライン105−1〜105−nに供給して、映像を描かせる。
液晶表示装置100において、色の3原色であるR(赤)データ、G(緑)データ、およびB(青)データを各信号ラインに順次に供給し、具体的には、まずRデータを各信号ライン105−1〜105−nに供給し、次に、Gデータを各信号ライン105−1〜105−nに供給し、最後にBデータを各信号ライン105−1〜105−nに供給して、各画素回路PXLCに書き込み映像を描く。
したがって、各信号ライン105−1〜105−nに対しては、それぞれ3組のセレクタスイッチが接続される。
図13は、R対応のセレクタスイッチ1071−R〜1074−Rのみをオンさせている状態を示している。Rデータの書き込みが終了すると、R対応のセレクタスイッチ1071−G〜1074−GのみをオンさせてGデータを書き込む。Gデータの書き込みが終了すると、B対応のセレクタスイッチ1071−B〜1074−BのみをオンさせてBデータを書き込む。
Further, as shown in FIG. 13, the
In the liquid
Therefore, three sets of selector switches are connected to each of the signal lines 105-1 to 105-n.
FIG. 13 shows a state where only the R-compatible selector switches 1071-R to 1074-R are turned on. When the writing of R data is completed, only the selector switches 1071-G to 1074-G corresponding to R are turned on to write the G data. When the writing of the G data is completed, only the selector switches 1071-B to 1074-B corresponding to B are turned on to write the B data.
セレクタ107の各セレクタスイッチ1071−R,1071−G,1071−B、・・・、1074−R,1074−G,1074−B、・・・、(107n−R,107n−G,107n−B)は、図14に示すように、それぞれPMOSトランジスタとNMOSトランジスタのソース・ドレイン同士を接続した転送ゲートTMG−R1,TMG−R2、TMG−G1,TMG−G2、TMG−B1,TMGB2により構成される。
すなわち、各セレクタスイッチは、たとえばトランジスタサイズが同じの一組の転送ゲートTMG−R1,TMG−R2を信号ラインに対して並列に接続し、VGAモード時には駆動能力を最大限発揮するために両転送ゲートTMG−R1,TMG−R2を用いて信号ラインを駆動し、QVGAモード時には、一方の転送ゲートTMGーR1のみを用いて信号ラインを駆動するように駆動制御される。
なお、図14においては、Rデータ用転送ゲートTMG−R1,TMG−R2のみについて記載しているが、Gデータ用転送ゲート、Bデータ用転送ゲートも同様に、一組の転送ゲートTMG−G1,TMG−F2およびBデータ用転送ゲートTMG−B1,TMG−B2により構成されている。
Each selector switch 1071-R, 1071-G, 1071-B,..., 1074-R, 1074-G, 1074-B,..., (107n-R, 107n-G, 107n-B) ) Is composed of transfer gates TMG-R1, TMG-R2, TMG-G1, TMG-G2, TMG-B1, and TMGB2, which connect the sources and drains of the PMOS transistor and NMOS transistor, respectively, as shown in FIG. The
That is, each selector switch connects, for example, a pair of transfer gates TMG-R1 and TMG-R2 having the same transistor size in parallel to the signal line, and both transfers in order to maximize the drive capability in the VGA mode. The signal line is driven using the gates TMG-R1 and TMG-R2, and in the QVGA mode, the drive control is performed so that the signal line is driven using only one transfer gate TMG-R1.
In FIG. 14, only the R data transfer gates TMG-R1 and TMG-R2 are shown, but the G data transfer gate and the B data transfer gate are similarly set as a set of transfer gates TMG-G1. , TMG-F2 and B data transfer gates TMG-B1 and TMG-B2.
各転送ゲートは相補的レベルをとるセレクト信号SEL101,XSEL101、SEL102,XSEL102、SEL103,XSEL103によりそれぞれ導通制御される。
具体的には、Rデータ用セレクタスイッチ1071−R〜1074−Rを構成する転送ゲートTMG−Rはセレクト信号SEL101,XSEL101により導通制御される。
Gデータ用セレクタスイッチ1071−G〜1074−Gを構成する転送ゲートTMG−Gはセレクト信号SEL102,XSEL102により導通制御される。
Bデータ用セレクタスイッチ1071−B〜1074−Bを構成する転送ゲートTMG−Bはセレクト信号SEL103,XSEL103により導通制御される。
Each transfer gate is controlled to be conductive by select signals SEL101, XSEL101, SEL102, XSEL102, SEL103, and XSEL103 having complementary levels.
Specifically, the transfer gates TMG-R constituting the R data selector switches 1071-R to 1074-R are controlled to be conducted by the select signals SEL101 and XSEL101.
The transfer gates TMG-G constituting the G data selector switches 1071-G to 1074-G are subjected to conduction control by select signals SEL102 and XSEL102.
The transfer gates TMG-B constituting the B data selector switches 1071-B to 1074-B are controlled to be conducted by the select signals SEL103 and XSEL103.
図14により本実施形態に係るセレクタ107の転送ゲートTGM(−R1,−R2)の駆動回路の構成例を示す説明する。
この転送ゲート駆動回路108は、外部回路(IC)によるセレクト信号SEL,XSELのレベルを−2.7Vから7.3Vにレベルシフトするレベルシフタ1081と、2入力NAND回路1082と、インバータ1083と、たとえばCMOSインバータを2個直列に接続したバッファ1084〜1087により構成される。
A configuration example of the drive circuit of the transfer gate TGM (-R1, -R2) of the
This transfer
レベルシフタ1081は、外部回路(IC)によるセレクト信号SEL,XSELのレベルを−2.7Vから7.3Vにレベルシフトして、アクティブでハイレベルのセレクト信号SELをNAND回路1082の第1入力端子、およびバッファ1085に出力し、セレクト信号XSELをバッファ10834に出力する。
NAND回路1082は、第2入力端子にモード信号QTRが供給され、セレクト信号SELとモード信号QTRの否定的論理積をとり、その結果を信号S1082としてバッファ1086およびインバータ1083を介してバッファ1087に出力する。
バッファ1084の出力端子は転送ゲートTMG−R1を構成するPMOSトランジスタのゲートに接続され、バッファ1085の出力端子は転送ゲートTMG−R1を構成するNMOSトランジスタのゲートに接続されている。
バッファ1086の出力端子は転送ゲートTMG−R2を構成するPMOSトランジスタのゲートに接続され、バッファ1087の出力端子は転送ゲートTMG−R2を構成するNMOSトランジスタのゲートに接続されている。
The
The
The output terminal of the
The output terminal of the
NAND回路1082は、セレクト信号SELをハイレベルで受けて、モード信号をVGAモードを示すハイレベルで受けるとローレベルの信号S1082を出力する。
この場合、バッファ1084の出力がローレベル、バッファ1085の出力がハイレベルとなり、バッファ1086の出力がローレベル、バッファ1087の出力がハイレベルとなり、2つの転送ゲートTMG−R1,TMG−R2共に導通状態に駆動制御される。
When the
In this case, the output of the
NAND回路1082は、セレクト信号SELをハイレベルで受けて、モード信号をQVGAモードを示すローレベルで受けるとハイレベルの信号S1082を出力する。
この場合、バッファ1084の出力がローレベル、バッファ1085の出力がハイレベルとなり、バッファ1086の出力がハイレベル、バッファ1087の出力がローレベルとなり、1つの転送ゲートTMG−R1が導通状態に駆動制御され、転送ゲートTMG−R2が非導通状態に駆動制御される。
これによりQVGAモードにおいては、余分な電力を消費しなくてすみ、低消費電力を実現している。
When the
In this case, the output of the
Thereby, in the QVGA mode, it is not necessary to consume extra power, and low power consumption is realized.
また、パネル内でそれぞれ2つのセレクタスイッチとしての転送ゲートをオン/オフするタイミングパルスを生成していることから、入力インタフェースの入力ピン数の増加を防止している。 In addition, since the timing pulses for turning on / off the transfer gates as two selector switches in the panel are generated, an increase in the number of input pins of the input interface is prevented.
次に、上記構成によるVGAモードおよびQVGAモード時の動作を、図15〜図18に関連付けて説明する。 Next, operations in the VGA mode and the QVGA mode with the above configuration will be described with reference to FIGS.
まず、VGAモード時の動作を図15および図16(A)〜(H)に関連付けて説明する。
図15はVGAモード時のモード信号QTR,XQTRが入力されたときの垂直駆動回路102の回路図である。
図16(A)は各画素回路PXLCの保持容量Cs101の他方の電極に供給される1水平走査期間(1H)毎に極性が反転するコモン電圧VCOM、図16(B)は垂直走査の基準となる垂直クロックVCK、図16(C)はシフトレジスタ1021の出力信号S1021、図16(D)はシフトレジスタ1022の出力信号S1022、図16(E)は切替回路1023の出力信号S1023a、図16(F)は切替回路1023の出力信号S1023b、図16(G)はサンプリングラッチ1024の出力信号S1024、および図16(H)はサンプリングラッチ1025の出力信号S1025をそれぞれ示している。
First, the operation in the VGA mode will be described with reference to FIGS. 15 and 16A to 16H.
FIG. 15 is a circuit diagram of the
16A shows a common voltage VCOM whose polarity is inverted every horizontal scanning period (1H) supplied to the other electrode of the storage capacitor Cs101 of each pixel circuit PXLC, and FIG. 16B shows a reference for vertical scanning. FIG. 16C shows the output signal S1021 of the
VGAモード時には、モード信号QTRがハイレベルで垂直駆動回路102に切替回路1023および水平駆動回路103に入力され、反転モード信号XSTRがローレベルで垂直駆動回路102の切替回路1023に入力される。
In the VGA mode, the mode signal QTR is input at high level to the
垂直駆動回路102のシフトレジスタ1021,1022には、図示しないクロックジェネレータにより生成された垂直走査の開始を指令する垂直スタートパルスVST、垂直走査の基準となる互いに逆相の垂直クロックVCK,VCKXが供給される。
シフトレジスタ1021,1022では、垂直クロックのレベルシフト動作が行われ、かつ、それぞれ異なる遅延時間で遅延され、図16(C),(D)に示すように、シフトレジスタ1021からは1水平走査期間中に信号S1021が切替回路1023に出力され、シフトレジスタ1022からは次の水平走査期間中に信号S1022が切替回路1023に出力される。
A vertical start pulse VST for instructing the start of vertical scanning generated by a clock generator (not shown) and vertical clocks VCK and VCKX having opposite phases as the reference for vertical scanning are supplied to the
The shift registers 1021 and 1022 perform the level shift operation of the vertical clock and are delayed by different delay times, respectively. As shown in FIGS. 16C and 16D, the
切替回路1023では、モード信号QTRがハイレベルで入力され、反転モード信号XQTRがローレベルで入力されていることから、NAND回路NA105とNA106から、図16(E),(F)に示すように、それぞれシフトレジスタ1021,1022の出力信号S1021,S1022と同位相の信号S1023a,S1023bが、水平走査期間毎に交互に、サンプリングラッチ1024,1025に出力される。
In the
サンプリングラッチ1024では、図15中に示すようなデューティが50%の第1イネーブル信号enb1/xenb1を受けて、図16(G)に示すように、切替回路1023の出力信号S1023aがサンプリングされてラッチされ、負電源レベルシフタ1026出力される。
サンプリングラッチ1025では、第2イネーブル信号enb2/xenb2を受けて、図16(H)に示すように、切替回路1023の出力信号S1023bがサンプリングされてラッチされ、負電源レベルシフタ1026出力される。
このとき、サンプリングラッチ1024,1025では、VGAモード時には、隣接する走査ラインのオン、オフされる期間がオーバラップしないように、前段(奇数段)の駆動信号の立ち下がりタイミングと後段(偶数段)の駆動信号の立ち上がりのタイミングの間に所定の間隔をおくように、信号S1024,S1025が出力される。
The
In the
At this time, in the sampling latches 1024 and 1025, in the VGA mode, the falling timing of the drive signal at the preceding stage (odd stage) and the subsequent stage (even stage) so that the ON / OFF periods of the adjacent scanning lines do not overlap. Signals S1024 and S1025 are output so as to leave a predetermined interval between the rising timings of the drive signals.
そして、負電源レベルシフタ1026,1027において、サンプリングラッチ1024,1025のラッチ信号に対してたとえば7.3V程度の走査パルスとしての駆動信号S1026,S1027が走査ライン104−1,104−2が順次に印加される。
また、負電源レベルシフタ1026,1027では、0Vが−4.8Vにレベルシフトした駆動信号S1026,S1027が走査ライン104−1,104−2に供給される。これにより。非選択時の画素回路PXLCのTFT101を確実にオフされる。
このVGAモード時には、図16(A)〜(H)に示すように、コモン電圧VCOMがハイレベルをとる水平走査期間には、奇数行目の走査ラインが駆動され、コモン電圧VCOMがローレベルをとる次の水平走査期間に、偶数行目の走査ラインが駆動される。
このように、1水平走査期間毎に、第1行目の走査ライン104−1から第m行目の走査ライン104−mにかけて順次に駆動されていく。
In the negative power
Further, in the negative power
In this VGA mode, as shown in FIGS. 16A to 16H, in the horizontal scanning period in which the common voltage VCOM is at a high level, the odd-numbered scanning lines are driven and the common voltage VCOM is at a low level. In the next horizontal scanning period, even-numbered scanning lines are driven.
In this manner, the driving is sequentially performed from the first scanning line 104-1 to the m-th scanning line 104-m every horizontal scanning period.
水平駆動回路103においては、各信号ラインに対して並列接続されているRデータ用転送ゲートTMG−R1,TMG−R2、G用転送ゲートTMG−G1,TMG−F2およびBデータ用転送ゲートTMG−B1,TMG−B2が共に導通状態に順次に駆動制御される。
これにより、パネル内負荷、特に、信号ラインの容量、負荷が大ききVGAモード時には、信号ラインの駆動能力が最大限に発揮される。
In the
This maximizes the signal line drive capability in the VGA mode when the load in the panel, in particular, the capacity and load of the signal line is large.
そして、水平駆動回路103では、図示しないクロックジェネレータにより生成された水平走査の開始を指令する水平スタートパルスHST、水平走査の基準となる互いに逆相の水平クロックHCK,HCKXを受けてサンプリングパルスが生成され、入力される映像信号が生成したサンプリングパルスに応答して順次サンプリングされて、各画素回路PXLCに書き込むベきデータ信号SDTとして各信号ライン105−1〜105−nに供給される。
具体的には、まず、R対応のセレクタスイッチTMG−R1,TMG−R2が導通状態に駆動制御されてRデータが各信号ラインに出力されてRデータが書き込まれる。Rデータの書き込みが終了すると、G対応のセレクタスイッチTMG−G1,TMG−G2のみが導通状態に駆動制御されてGデータが各信号ラインに出力されて書き込まれる。Gデータの書き込みが終了すると、B対応のセレクタスイッチTMG−B1,TMG−B2のみが導通状態に駆動制御されてBデータが各信号ラインに出力されて書き込まれる。
The
Specifically, first, the R corresponding selector switches TMG-R1 and TMG-R2 are driven and controlled to be in a conductive state, R data is output to each signal line, and R data is written. When the writing of R data is completed, only the selector switches TMG-G1 and TMG-G2 corresponding to G are driven and controlled to be in a conductive state, and G data is output to each signal line and written. When the writing of the G data is completed, only the selector switches TMG-B1 and TMG-B2 corresponding to B are driven and controlled to be in a conductive state, and the B data is output and written to each signal line.
まず、VGAモード時の動作を図17および図18(A)〜(H)に関連付けて説明する。
図17はQVGAモード時のモード信号QTR,XQTRが入力されたときの垂直駆動回路102の回路図である。
図18(A)は各画素回路PXLCの保持容量Cs101の他方の電極に供給される2水平走査期間(2H)毎に極性が反転するコモン電圧VCOM、図18(B)は垂直走査の基準となる垂直クロックVCK、図18(C)はシフトレジスタ1021の出力信号S1021、図18(D)はシフトレジスタ1022の出力信号S1022、図18(E)は切替回路1023の出力信号S1023a、図18(F)は切替回路1023の出力信号S1023b、図18(G)はサンプリングラッチ1024の出力信号S1024、および図18(H)はサンプリングラッチ1025の出力信号S1025をそれぞれ示している。
First, the operation in the VGA mode will be described with reference to FIGS. 17 and 18A to 18H.
FIG. 17 is a circuit diagram of the
18A shows a common voltage VCOM whose polarity is inverted every two horizontal scanning periods (2H) supplied to the other electrode of the holding capacitor Cs101 of each pixel circuit PXLC, and FIG. 18B shows a reference for vertical scanning. 18C shows the output signal S1021 of the
VGAモード時には、モード信号QTRがローレベルで垂直駆動回路102に切替回路1023および水平駆動回路103に入力され、反転モード信号XSTRがハイレベルで垂直駆動回路102の切替回路1023に入力される。
In the VGA mode, the mode signal QTR is input to the
垂直駆動回路102のシフトレジスタ1021,1022には、図示しないクロックジェネレータにより生成された垂直走査の開始を指令する垂直スタートパルスVST、垂直走査の基準となる互いに逆相の垂直クロックVCK,VCKXが供給される。
シフトレジスタ1021,1022では、垂直クロックのレベルシフト動作が行われ、かつ、それぞれ異なる遅延時間で遅延され、図18(C),(D)に示すように、シフトレジスタ1021からは1水平走査期間中に信号S1021が切替回路1023に出力され、シフトレジスタ1022からは次の水平走査期間中に信号S1022が切替回路1023に出力される。
A vertical start pulse VST for instructing the start of vertical scanning generated by a clock generator (not shown) and vertical clocks VCK and VCKX having opposite phases as the reference for vertical scanning are supplied to the
In the
切替回路1023では、モード信号QTRがローレベルで入力され、反転モード信号XQTRがハイレベルで入力されていることから、NAND回路NA105とNA106から、図18(E),(F)に示すように、シフトレジスタ1021,1022の出力信号S1021およびS1022を合成したパルスを生成し、2水平走査期間中に信号S1023aおよびS1023bとしてそれぞれサンプリングラッチ1024,1025に出力する。
In the
サンプリングラッチ1024では、図17中に示すようなデューティが50%の第1イネーブル信号enb1/xenb1を受けて、図18(G)に示すように、切替回路1023の出力信号S1023aがサンプリングされてラッチされ、負電源レベルシフタ1026出力される。
サンプリングラッチ1025では、図17中に示すような第1イネーブル信号enb1/xenb1と周期が同じでデューティが異なる(ハイレベルの期間が長い)第2イネーブル信号enb2/xenb2を受けて、図18(H)に示すように、切替回路1023の出力信号S1023bがサンプリングされてラッチされ、負電源レベルシフタ1026が出力される。
このとき、サンプリングラッチ1024,1025では、QVGAモード時には、奇数段目の走査パルスSP101,SP103,・・・,SP10m-1 の立ち下がりのタイミングを、偶数段目の走査パルスSP102,SP104,・・・,SP10m1 の立ち下がりのタイミングより早めて、換言すれば、奇数段目の走査パルスSP101,SP103,・・・,SP10m-1 の立ち下がりのタイミングより、偶数段目の走査パルスSP102,SP104,・・・,SP10m1 の立ち下がりのタイミングを遅らせて、信号S1025,S1026が出力される。
これにより、それぞれ画素回路が受けるカップリング量を均一にして横すじを消滅させる。
The
The
At this time, in the sampling latches 1024 and 1025, in the QVGA mode, the falling timing of the odd-numbered scan pulses SP101, SP103,..., SP10m−1 is set to the even-numbered scan pulses SP102, SP104,. ..., Earlier than the falling timing of SP10m1, in other words, the scanning pulses SP102, SP104, even-numbered scanning pulses SP101, SP103,. ..., SP10m1 falls, and signals S1025 and S1026 are output.
As a result, the amount of coupling received by each pixel circuit is made uniform to eliminate horizontal stripes.
そして、負電源レベルシフタ1026,1027において、サンプリングラッチ1024,1025のラッチ信号に対してたとえば7.3V程度の走査パルスとしての駆動信号S1026,S1027が走査ライン104−1,104−2が順次に印加される。
また、負電源レベルシフタ1026,1027では、0Vが−4.8Vにレベルシフトした駆動信号S1026,S1027が走査ライン104−1,104−2に供給される。これにより。非選択時の画素回路PXLCのTFT101を確実にオフされる。
このQVGAモード時には、図18(A)〜(H)に示すように、コモン電圧VCOMがハイレベルをとる2水平走査期間に、隣接する奇数行目と偶数行目の走査ラインが同時並列的に駆動され、コモン電圧VCOMがローレベルをとる次の2水平走査期間に、次の隣接する奇数行目と偶数行目の走査ラインが同時並列的に駆動される。
このように、2水平走査期間毎に、第1行目および第2行目の走査ライン104−1,104−2から第m−1行目および第2m行目の走査ライン104−m-1 ,104−mにかけて2行毎に順次に駆動されていく。
In the negative power
Further, in the negative power
In this QVGA mode, as shown in FIGS. 18A to 18H, adjacent odd-numbered and even-numbered scanning lines are simultaneously and in parallel during two horizontal scanning periods in which the common voltage VCOM is at a high level. In the next two horizontal scanning periods that are driven and the common voltage VCOM assumes a low level, the next adjacent odd-numbered and even-numbered scanning lines are driven simultaneously in parallel.
In this way, every two horizontal scanning periods, the first and second scanning lines 104-1 and 104-2 to the (m-1) th and second mth scanning lines 104-m−1. , 104-m, it is sequentially driven every two rows.
水平駆動回路103においては、各信号ラインに対して並列接続されている2つの転送ゲートRデータ用転送ゲートTMG−R1,TMG−R2、Gデータ用転送ゲートTMG−G1,TMG−F2およびBデータ用転送ゲートTMG−B1,TMG−B2にうち片方の転送ゲートTMG−R1,TMG−G1,TMG−B1のみが導通状態に順次に駆動制御され、残りの転送ゲートTMG−R2,TMG−G2,TMG−B2は非導通状態に保持される。
これにより、パネル内負荷、特に、信号ラインの容量、負荷が比較的に小さいQVGAモード時には、信号ラインの駆動能力がVGAモード時の半分に制限され、無駄な電力消費が防止される。
In the
Thereby, in the QVGA mode in which the load in the panel, in particular, the capacity and load of the signal line is relatively small, the driving capability of the signal line is limited to half that in the VGA mode, and wasteful power consumption is prevented.
そして、水平駆動回路103では、図示しないクロックジェネレータにより生成された水平走査の開始を指令する水平スタートパルスHST、水平走査の基準となる互いに逆相の水平クロックHCK,HCKXを受けてサンプリングパルスが生成され、入力される映像信号が生成したサンプリングパルスに応答して順次サンプリングされて、各画素回路PXLCに書き込むベきデータ信号SDTとして各信号ライン105−1〜105−nに供給される。
具体的には、まず、R対応のセレクタスイッチTMG−R1が導通状態に駆動制御されてRデータが各信号ラインに出力されてRデータが書き込まれる。Rデータの書き込みが終了すると、G対応のセレクタスイッチTMG−G1のみが導通状態に駆動制御されてGデータが各信号ラインに出力されて書き込まれる。Gデータの書き込みが終了すると、B対応のセレクタスイッチTMG−B1のみが導通状態に駆動制御されてBデータが各信号ラインに出力されて書き込まれる。
The
Specifically, first, the selector switch TMG-R1 corresponding to R is driven and controlled to be conductive, R data is output to each signal line, and R data is written. When the writing of R data is completed, only the selector switch TMG-G1 corresponding to G is driven and controlled to be in a conductive state, and G data is output to each signal line and written. When the writing of the G data is finished, only the selector switch TMG-B1 corresponding to B is driven and controlled to be in a conductive state, and the B data is output and written to each signal line.
以上説明したように、本実施形態によれば、互いに逆相のモード信号QTRをハイレベル、XQTRをローレベルで受けると、VGAモードであると判断し、1フィールド期間ごとに垂直方向(行方向)に走査して走査ライン104−1〜104−mに接続された各画素回路PXLCを1行単位で順次選択する処理を行い、モード信号QTRをローレベル、XQTRをローレベルで受けると、QVGAモードであると判断し、2フィールド期間ごとに垂直方向(行方向)に走査して走査ライン104−1〜104−mに接続された各画素回路PXLCを2行単位で順次選択する処理を行う垂直駆動回路102を設けたので、一つのパネルの2つの解像度を持つパネルを実現することができる。すなわち、複数の解像度に対応した駆動能力を選択でき、用途に応じた駆動を行うことができ、低消費電力化を実現することができる利点がある。
As described above, according to the present embodiment, when mode signals QTR having opposite phases are received at a high level and XQTR is received at a low level, it is determined that the VGA mode is selected, and the vertical direction (row direction) is determined every field period. ) To sequentially select each pixel circuit PXLC connected to the scanning lines 104-1 to 104-m in units of one row, and when the mode signal QTR is received at a low level and XQTR is received at a low level, QVGA It is determined that the mode is selected, and processing is performed in which the pixel circuits PXLC connected to the scanning lines 104-1 to 104-m are sequentially selected in units of two rows by scanning in the vertical direction (row direction) every two field periods. Since the
また、本実施形態では、垂直駆動回路102は、奇数段目の走査パルスSP101,SP103,・・・,SP10m-1 の立ち下がりのタイミングを、偶数段目の走査パルスSP102,SP104,・・・,SP10m1 の立ち下がりのタイミングより早めて、換言すれば、奇数段目の走査パルスSP101,SP103,・・・,SP10m-1 の立ち下がりのタイミングより、偶数段目の走査パルスSP102,SP104,・・・,SP10m1 の立ち下がりのタイミングを遅らせることから、画素回路が受けるカップリング量を均一にして横すじを消滅させることが可能で、画質の向上を図れる利点がある。
In this embodiment, the
また、本実施形態では、セレクタスイッチ1071−R,1071−G,1071−B、・・・、1074−R,1074−G,1074−B、・・・、(107n−R,107n−G,107n−B)を有するセレクタ107を設け、各セレクタスイッチ1071−R,1071−G,1071−B、・・・、1074−R,1074−G,1074−B、・・・、(107n−R,107n−G,107n−B)を、信号ラインに対して並列に接続されるトランジスタサイズが同等の2つの転送ゲートTMG−R1,TMG−R2、TMG−G1,TMG−G2、TMG−B1,TMGB2により構成され、VGAモード時には駆動能力を最大限発揮するために両転送ゲートTMG−R1,TMG−R2を用いて信号ラインを駆動し、QVGAモード時には、一方の転送ゲートTMGーR1のみを用いて信号ラインを駆動するように駆動制御する水平駆動回路103を設けたので、複数の解像度に対応した駆動能力を選択でき、用途に応じた駆動を行うことができ、特にQVGAモード時の低消費電力化を実現することができる利点がある。
In this embodiment, selector switches 1071-R, 1071-G, 1071-B,..., 1074-R, 1074-G, 1074-B,... (107n-R, 107n-G,. 107n-B) and a selector switch 1071-R, 1071-G, 1071-B,..., 1074-R, 1074-G, 1074-B,. , 107n-G, 107n-B) are connected to the signal line in parallel with two transfer gates TMG-R1, TMG-R2, TMG-G1, TMG-G2, and TMG-B1, which are equivalent in transistor size. In the VGA mode, the signal line is driven by using both transfer gates TMG-R1 and TMG-R2 in order to maximize the driving capability in the VGA mode. In the GA mode, the
図19は、本実施形態に係る水平駆動回路のセレクタの電力消費についてのシミュレーション結果を示す図である。
この場合、セレクトスイッチのトランジスタサイズはチャネル幅Wが500μm、チャネル長Lが6μmのものを使用した。
図19に示すように、VGAモード時の消費電力が8.5mWである。
また、QVGAモード時には、本実施形態に係る水平駆動回路を採用していない回路(Ref回路)では4.25mWであるのに対して、本実施形態に係る水平駆動回路は2.13mWとなっている。
すなわち、本実施形態に係る水平駆動回路は従来回路に比べて2mW程度の電力消費を削減でき、VGAモードから6mW程度の電力消費を削減できる。
FIG. 19 is a diagram illustrating a simulation result of power consumption of the selector of the horizontal drive circuit according to the present embodiment.
In this case, the transistor size of the select switch used was a channel width W of 500 μm and a channel length L of 6 μm.
As shown in FIG. 19, the power consumption in the VGA mode is 8.5 mW.
In the QVGA mode, the circuit (Ref circuit) that does not employ the horizontal drive circuit according to this embodiment is 4.25 mW, whereas the horizontal drive circuit according to this embodiment is 2.13 mW. Yes.
That is, the horizontal drive circuit according to the present embodiment can reduce power consumption by about 2 mW compared to the conventional circuit, and can reduce power consumption by about 6 mW from the VGA mode.
また、上述した水平駆動回路は一つの回路で全信号ライン(480本)を駆動する場合を例に説明したが、たとえば図20に示すように、第1の水平駆動回路103Aと第2の水平駆動回路103Bとを設けて、信号ラインを半分の240本ずつ駆動するように構成することも可能である。
この場合、解像度がVGAという多い画素数をもつパネルにおいて、パネル内負荷が増大するために、片側ではレイアウトエリアが大きくなり過ぎる、また片側で負荷大を駆動させようとした場合、トランジスタ数、サイズが大きくなり、セレクタスイッチをオンさせるパルスに遅延が生じ、誤差マージンが大きくなるということから、図20に示すように、第1の水平駆動回路103Aと第2の水平駆動回路103Bとを左右両側に配置することが望ましい。
第1の水平駆動回路103Aと第2の水平駆動回路103Bは、それぞれの配線を結線しないことで、製造における検査工程で、どちらの水平駆動回路に不良であるのか検査することができる。
Further, the case where the above-described horizontal drive circuit drives all signal lines (480 lines) by one circuit has been described as an example. For example, as shown in FIG. 20, the first
In this case, in a panel having a large number of pixels with a resolution of VGA, the load in the panel increases, so the layout area becomes too large on one side, and when trying to drive a large load on one side, the number of transistors and size As a result, a delay occurs in the pulse for turning on the selector switch and an error margin increases, so that the first
The first
なお、上記実施形態では、液晶表示装置にディジタル映像信号を入力とし、セレクタ方式にて線順次にて画素に映像信号を書き込む駆動回路を搭載した液晶表示装置に適用した場合について説明したが、アナログ映像信号を入力とし、これをラッチした後アナログ映像信号を点順次にて各画素に書き込むアナログインターフェース駆動回路を搭載した液晶表示装置にも、同様に適用可能である。 In the above embodiment, the case where the present invention is applied to a liquid crystal display device equipped with a drive circuit that inputs a digital video signal to the liquid crystal display device and writes the video signal to the pixels in a line-sequential manner using the selector method has been described. The present invention can be similarly applied to a liquid crystal display device equipped with an analog interface driving circuit that takes a video signal as an input, latches the video signal, and then writes the analog video signal to each pixel in a dot sequence.
また、上記実施形態においては、各画素の表示エレメント(電気光学素子)として液晶セルを用いたアクティブマトリクス型液晶表示装置に適用した場合を例に採って説明したが、液晶表示装置への適用に限られるものではなく、各画素の表示エレメントとしてエレクトロルミネッセンス(EL:electroluminescence)素子を用いたアクティブマトリクス型EL表示装置など、水平駆動回路にクロックドライブ方式を採用した点順次駆動方式のアクティブマトリクス型表示装置全般に適用可能である。
点順次駆動方式としては、周知の1H反転駆動方式やドット反転駆動方式の外に、映像信号を書き込んだ後の画素配列において、画素の極性が隣り合う左右の画素で同極性となり、かつ上下の画素で逆極性となるように、隣り合う画素列間で奇数行離れた2行、たとえば上下の2行の画素に互いに逆極性の映像信号を同時に書き込むいわゆるドットライン反転駆動方式などがある。
以上説明した実施形態に係る点順次駆動方式のアクティブマトリクス型液晶表示装置は、投写型液晶表示装置(液晶プロジェクタ)の表示パネル、すなわちLCD(liquid crystal display)パネルとして用いることが可能である。
In the above embodiment, the case where the present invention is applied to an active matrix liquid crystal display device using a liquid crystal cell as a display element (electro-optical element) of each pixel has been described as an example. It is not limited, but an active matrix display using a dot sequential drive system that employs a clock drive system in a horizontal drive circuit, such as an active matrix EL display device using an electroluminescence (EL) element as a display element of each pixel. Applicable to all devices.
In addition to the well-known 1H inversion driving method and the dot inversion driving method, the dot sequential driving method has the same polarity in the pixel arrangement after the video signal is written, and the left and right pixels adjacent to each other. There is a so-called dot line inversion driving method in which video signals having opposite polarities are simultaneously written in two rows separated by odd numbers between adjacent pixel columns, for example, pixels in two upper and lower rows so that the pixels have opposite polarities.
The dot matrix driving type active matrix liquid crystal display device according to the embodiment described above can be used as a display panel of a projection type liquid crystal display device (liquid crystal projector), that is, an LCD (liquid crystal display) panel.
1001,100A…液晶表示装置、101…有効画素部、102…垂直駆動回路(VDRV)、103,103A,103B…水平駆動回路(HDRV)、104−1〜104−m…走査ライン、105−1〜105−n…信号ライン、106…VCOM供給ライン、107…セレクタ、108…転送ゲート駆動回路、PXLV画素回路、TFT101…スイッチング素子、LC101…液晶セル、Cs101…保持容量。 DESCRIPTION OF SYMBOLS 1001,100A ... Liquid crystal display device, 101 ... Effective pixel part, 102 ... Vertical drive circuit (VDRV), 103, 103A, 103B ... Horizontal drive circuit (HDRV), 104-1 to 104-m ... Scan line, 105-1 ˜105−n, signal line, 106, VCOM supply line, 107, selector, 108, transfer gate drive circuit, PXLV pixel circuit, TFT101, switching element, LC101, liquid crystal cell, Cs101, storage capacitor.
Claims (14)
スイッチング素子を通して画素データを画素セルに書き込む画素回路が少なくとも複数行のマトリクスを形成するように配置された画素部と、
上記画素回路の行配列に対応するように配置され、上記スイッチング素子の導通制御のための複数の走査ラインと、
上記画素回路の列配列に対応するように配置され、上記画素データを伝搬する少なくとも一つの信号ラインと、
上記第1のモード時には、上記各走査ラインを行方向に順に走査パルスにより走査して、走査ラインに接続された各画素回路を1行単位で順次選択する処理を行い、上記第2のモード時には、隣接する複数の走査ライン毎に行方向に順に走査パルスにより走査して当該複数の走査ラインに接続された各画素回路を当該複数行単位で順次選択する処理を行う垂直駆動回路と、を有し、
上記垂直駆動回路は、入力タイミングに差を有する複数の信号を入力し、上記第1のモード時には、複数の入力信号の入力時の差のままで上記走査パルスを生成して、当該走査パルスを1行単位で走査ラインに出力し、上記第2のモード時には、複数の入力信号を合成して、合成して生成した走査パルスを、同時並列的に走査する複数の走査ラインに出力する
表示装置。 A display device having at least a first mode having a different resolution and a second mode having a lower resolution than the first mode,
A pixel portion arranged such that a pixel circuit for writing pixel data to the pixel cell through the switching element forms a matrix of at least a plurality of rows;
A plurality of scan lines arranged to correspond to the row arrangement of the pixel circuits, and for controlling conduction of the switching elements;
At least one signal line arranged to correspond to the column arrangement of the pixel circuits and propagating the pixel data;
In the first mode, the scanning lines are sequentially scanned with scanning pulses in the row direction, and each pixel circuit connected to the scanning line is sequentially selected in units of one row. In the second mode, A vertical drive circuit that performs a process of sequentially selecting each pixel circuit connected to the plurality of scanning lines in units of the plurality of rows by scanning with a scanning pulse in order in the row direction for each of the plurality of adjacent scanning lines. And
The vertical drive circuit receives a plurality of signals having a difference in input timing, generates the scan pulse while maintaining the difference at the time of input of the plurality of input signals in the first mode, and outputs the scan pulse. Output to scanning lines in units of one row, and in the second mode, a plurality of input signals are combined, and the combined and generated scanning pulses are output to a plurality of scanning lines that are scanned simultaneously in parallel. .
入力タイミングに差を有する複数の信号を入力し、上記第1のモード時には、複数の入力信号の入力時の差のままで複数のパルスを生成し、上記第2のモード時には、複数の入力信号を合成したパルスを生成し、走査する走査ライン数の合成パルスを出力する切替回路と、
上記切替回路の出力パルスをイネーブル信号に応じてサンプリングしてラッチし、上記走査パルスとして出力する複数のサンプリングラッチと、を含む
請求項1記載の表示装置。 The vertical drive circuit is
A plurality of signals having a difference in input timing are input, and in the first mode, a plurality of pulses are generated with the difference at the time of input of the plurality of input signals, and in the second mode, a plurality of input signals are generated. A switching circuit that generates a combined pulse and outputs a combined pulse of the number of scanning lines to be scanned;
The display device according to claim 1, further comprising: a plurality of sampling latches that sample and latch the output pulse of the switching circuit according to an enable signal and output the sampled pulse as the scanning pulse.
請求項2記載の表示装置。 The display device according to claim 2, wherein the plurality of sampling latches perform sampling processing according to different enable signals.
請求項3記載の表示装置。 The display device according to claim 3, wherein the different enable signals have the same period and different duties.
請求項1記載の表示装置。 The display device according to claim 1, wherein, in the second mode, the vertical driving circuit outputs the combined scanning pulse to two adjacent scanning lines simultaneously in parallel.
請求項2記載の表示装置。 3. The display device according to claim 2, wherein, in the second mode, the vertical driving circuit outputs the combined scanning pulse to two adjacent scanning lines simultaneously in parallel.
請求項3記載の表示装置。 4. The display device according to claim 3, wherein, in the second mode, the vertical drive circuit outputs the combined scan pulse to two adjacent scan lines simultaneously in parallel.
請求項4記載の表示装置。 5. The display device according to claim 4, wherein, in the second mode, the vertical drive circuit outputs the combined scanning pulse to the two adjacent scanning lines simultaneously in parallel.
請求項1から8のいずれか一に記載の表示装置。 In the second mode, the vertical driving circuit sets the trailing edge timing of the scanning pulse output to the scanning line of the previous stage to the scanning pulse output to the scanning line of the previous stage and the scanning line of the next stage. The display device according to claim 1, wherein the display device is set prior to a trailing edge timing of the scanning pulse output to.
上記複数の信号ラインを複数のグループに分割し、分割グループ毎に対応して、信号ラインに画素データを供給する複数の水平駆動回路を有する
請求項1から9のいずれか一に記載の表示装置。 A plurality of the signal lines,
10. The display device according to claim 1, further comprising: a plurality of horizontal drive circuits that divide the plurality of signal lines into a plurality of groups and supply pixel data to the signal lines corresponding to each of the divided groups. .
スイッチング素子を通して画素データを画素セルに書き込む画素回路が少なくとも複数行のマトリクスを形成するように配置された画素部と、
上記画素回路の行配列に対応するように配置され、上記スイッチング素子の導通制御のための複数の走査ラインと、
上記画素回路の列配列に対応するように配置され、上記画素データを伝搬する少なくとも一つの信号ラインと、
上記信号ラインに画素データを選択して供給するセレクタスイッチを有するセレクタを含み、上記セレクタスイッチは対応する信号ラインに対して複数のスイッチが並列に接続されており、上記第1のモード時には上記複数のスイッチを導通させて、当該複数のスイッチを通して選択画素データを信号ラインに出力し、上記第2のモード時には、上記複数のスイッチのうちのいずれかのスイッチを導通させて、当該スイッチを通して選択画素データを信号ラインに出力する水平駆動回路と、を有する
表示装置。 A display device having at least a first mode having a different resolution and a second mode having a lower resolution than the first mode,
A pixel portion arranged such that a pixel circuit for writing pixel data to the pixel cell through the switching element forms a matrix of at least a plurality of rows;
A plurality of scan lines arranged to correspond to the row arrangement of the pixel circuits, and for controlling conduction of the switching elements;
At least one signal line disposed to correspond to the column arrangement of the pixel circuits and propagating the pixel data;
A selector switch having a selector switch for selecting and supplying pixel data to the signal line, wherein the selector switch includes a plurality of switches connected in parallel to the corresponding signal line, and the plurality of switches in the first mode; And the selected pixel data is output to the signal line through the plurality of switches. In the second mode, any one of the plurality of switches is turned on and the selected pixel is passed through the switch. A horizontal drive circuit for outputting data to a signal line.
所定解像度の第1のモード時には、
入力タイミングに差を有する複数の信号を入力時の差のままで上記走査パルスを生成し、
上記各走査ラインを行方向に順に走査パルスにより走査して、走査ラインに接続された各画素回路を1行単位で順次選択する処理を行い、
上記第1のモードより解像度が低い第2のモード時には、
複数の入力信号を合成した走査パルスを生成し、
隣接する複数の走査ライン毎に行方向に順に合成した走査パルスにより走査して当該複数の走査ラインに接続された各画素回路を当該複数行単位で順次選択する処理を行う
表示装置の駆動方法。 A pixel circuit for writing pixel data to the pixel cell is arranged so as to correspond to a row arrangement of the pixel circuit and a pixel portion arranged so as to form a matrix of at least a plurality of rows, and for controlling conduction of the switching element. A driving method of a display device including a plurality of scanning lines,
During the first mode with a predetermined resolution,
A plurality of signals having a difference in input timing is generated as the above-mentioned scan pulse while maintaining the difference at the time of input,
Scanning each scanning line in the row direction with a scanning pulse in order, and sequentially selecting each pixel circuit connected to the scanning line in units of one row;
During the second mode, which has a lower resolution than the first mode,
Generate a scan pulse that combines multiple input signals,
A method of driving a display device, which performs a process of sequentially selecting each pixel circuit connected to a plurality of scanning lines in units of the plurality of rows by scanning with a scanning pulse sequentially synthesized in a row direction for each of a plurality of adjacent scanning lines.
所定解像度の第1のモード時には、
信号ラインに対して並列に接続された複数のスイッチを通して選択画素データを信号ラインに出力し、
上記第1のモードより解像度が低い第2のモード時には、
上記複数のスイッチのうちのいずれかのスイッチを通して選択画素データを信号ラインに出力する
表示装置の駆動方法。 A pixel circuit for writing pixel data to the pixel cell is arranged so as to correspond to a row arrangement of the pixel circuit and a pixel portion arranged so as to form a matrix of at least a plurality of rows, and for controlling conduction of the switching element. A driving method of a display device including a plurality of scanning lines,
During the first mode with a predetermined resolution,
Output selected pixel data to the signal line through a plurality of switches connected in parallel to the signal line,
During the second mode, which has a lower resolution than the first mode,
A display device driving method for outputting selected pixel data to a signal line through any one of the plurality of switches.
請求項12または13記載の表示装置の駆動方法。
In the second mode, the scanning pulse output to a plurality of scanning lines simultaneously scanning in parallel, the trailing edge timing of the scanning pulse output to the preceding scanning line, the scanning pulse output to the next scanning line The method for driving a display device according to claim 12, wherein the display device is set before the trailing edge timing.
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---|---|---|---|---|
WO2012102229A1 (en) * | 2011-01-24 | 2012-08-02 | シャープ株式会社 | Display device and method of driving the same |
US9230496B2 (en) | 2011-01-24 | 2016-01-05 | Sharp Kabushiki Kaisha | Display device and method of driving the same |
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