JP2006140468A - マグネチックram - Google Patents
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Abstract
【解決手段】基板に形成されるアクセストランジスタTR、第1ないし第3抵抗変化素子MTJ1〜3及び第1ないし第3電流印加ラインCSL1〜3を備えるマグネチックRAM300。第1ないし第3抵抗変化素子MTJ1〜3は、最上層のビットラインBLと前記アクセストランジスタTRとの間に積層され、互いに電気的に連結される。第1ないし第3電流印加ラインCSL1〜3は、前記アクセストランジスタTRと前記第1ないし第3抵抗変化素子MTJ1〜3との間にそれぞれ配置される。第1ないし第3抵抗変化素子MTJ1〜3は、抵抗特性が互いに同一である。マグネチックRAM300は、マルチビットデータを抵抗変化素子に容易に書き込め、複数個の抵抗変化素子の利用時にもビット当り有効面積を縮小できる。
【選択図】図3A
Description
CSL1、CSL2、CSL3 第1、第2、第3電流印加ライン
MTJ1、MTJ2、MTJ3 第1、第2、第3抵抗変化素子
EC1、EC2、EC3 伝導層
BL ビットライン
TR アクセストランジスタ
WL ワードライン
SUBST 基板
Claims (32)
- 基板に形成されるアクセストランジスタと、
最上層のビットラインと前記アクセストランジスタとの間に積層され、互いに電気的に連結される第1ないし第3抵抗変化素子と、
前記アクセストランジスタと前記第1ないし第3抵抗変化素子との間にそれぞれ配置される第1ないし第3電流印加ラインと、を備えることを特徴とするマグネチックRAM。 - 前記第1ないし第3抵抗変化素子は、
抵抗特性が相等しいことを特徴とする請求項1に記載のマグネチックRAM。 - 前記第1ないし第3電流印加ラインのうち両方向に電流が流れる電流印加ラインを共有する前記第1ないし第3抵抗変化素子のうち、二つの抵抗変化素子の固定強磁性層の極性のスピン方向が互いに逆であることを特徴とする請求項1に記載のマグネチックRAM。
- 前記第1ないし第3電流印加ラインのうち両方向に電流が流れる電流印加ラインを共有する前記第1ないし第3抵抗変化素子のうち、二つの抵抗変化素子には同じデータが書き込まれることを特徴とする請求項1に記載のマグネチックRAM。
- 所定の伝導層が前記第1ないし第3電流印加ラインを貫通する構造を持つことを特徴とする請求項1に記載のマグネチックRAM。
- 前記ビットライン及び前記第2電流印加ラインは、
前記第1及び第3電流印加ラインと互いに直交して配置されることを特徴とする請求項1に記載のマグネチックRAM。 - 前記第1ないし第3抵抗変化素子の長軸が前記ビットライン及び前記第2電流印加ラインと平行に配置される場合、
前記第1及び第3電流印加ラインに流れる両方向電流に応答して、前記第1ないし第3抵抗変化素子にデータが書き込まれることを特徴とする請求項1に記載のマグネチックRAM。 - 前記第1ないし第3抵抗変化素子の長軸が前記ビットライン及び前記第2電流印加ラインと垂直に配置される場合、
前記ビットライン及び前記第2電流印加ラインに流れる両方向電流に応答して前記第1ないし第3抵抗変化素子にデータが書き込まれることを特徴とする請求項1に記載のマグネチックRAM。 - 前記第1ないし第3抵抗変化素子は、
磁気抵抗素子であることを特徴とする請求項1に記載のマグネチックRAM。 - 基板に形成されるアクセストランジスタと、
最上層のビットラインと前記アクセストランジスタとの間に積層され、互いに電気的に連結される第1及び第2抵抗変化素子と、
前記アクセストランジスタと前記第1及び第2抵抗変化素子との間にそれぞれ配置される第1及び第2電流印加ラインと、を備えることを特徴とするマグネチックRAM。 - 前記第1及び第2抵抗変化素子は、抵抗特性が相異なることを特徴とする請求項10に記載のマグネチックRAM。
- 第2抵抗変化素子の抵抗値は、第1抵抗変化素子の抵抗値の2倍であることを特徴とする請求項10に記載のマグネチックRAM。
- 所定の伝導層は、前記第1及び第2電流印加ラインを貫通する構造を持つことを特徴とする請求項10に記載のマグネチックRAM。
- 前記ビットライン及び前記第2電流印加ラインは、
前記第1電流印加ラインと互いに直交して配置されることを特徴とする請求項10に記載のマグネチックRAM。 - 前記第1及び第2抵抗変化素子の長軸は、前記ビットライン及び前記第2電流印加ラインと垂直に配置され、
前記ビットライン及び前記第2電流印加ラインに流れる両方向電流に応答して、前記第1及び第2抵抗変化素子にデータが書き込まれることを特徴とする請求項10に記載のマグネチックRAM。 - 前記第1及び第2抵抗変化素子は、
磁気抵抗素子であることを特徴とする請求項10に記載のマグネチックRAM。 - 基板に形成されるアクセストランジスタと、
最上層のビットラインと前記アクセストランジスタとの間に積層され、互いに電気的に連結される第1ないし第(2n−1)抵抗変化素子と、
前記アクセストランジスタと前記第1ないし第(2n−1)抵抗変化素子との間にそれぞれ配置される第1ないし第(2n−1)電流印加ラインと、を備えるnビットデータを同時に書き込みまたは読み出しすることを特徴とするマグネチックRAM。 - 前記第1ないし第(2n−1)抵抗変化素子は、
抵抗特性が相等しいことを特徴とする請求項17に記載のマグネチックRAM。 - 前記第1ないし第(2n−1)電流印加ラインのうち、両方向に電流が流れる電流印加ラインを共有する抵抗変化素子対の固定強磁性層の極性のスピン方向が互いに逆であることを特徴とする請求項17に記載のマグネチックRAM。
- 前記ビットライン及び偶数番目の電流印加ラインは、
奇数番目の電流印加ラインと互いに直交して配置されることを特徴とする請求項17に記載のマグネチックRAM。 - 前記第1ないし第(2n−1)抵抗変化素子の長軸が前記ビットラインと平行に配置される場合、
奇数番目の電流印加ラインに流れる両方向電流に応答して、前記第1ないし第(2n−1)抵抗変化素子にデータが書き込まれることを特徴とする請求項17に記載のマグネチックRAM。 - 前記第1ないし第(2n−1)抵抗変化素子の長軸が前記ビットラインと垂直に配置される場合、
前記ビットライン及び偶数番目の電流印加ラインに流れる両方向電流に応答して、前記第1ないし第(2n−1)抵抗変化素子にデータが書き込まれることを特徴とする請求項17に記載のマグネチックRAM。 - 前記第1ないし第(2n−1)抵抗変化素子は、
磁気抵抗素子であることを特徴とする請求項17に記載のマグネチックRAM。 - 基板に形成されるアクセストランジスタと、前記アクセストランジスタの上部に交互に積層されるビットライン及びデジットラインと、
前記ビットライン及びデジットライン間にそれぞれ配置されて互いに電気的に連結される複数個の抵抗変化素子を備える複数ビットのデータを同時に書き込みまたは読み出しすることを特徴とするマグネチックRAM。 - 前記抵抗変化素子は、
同じ抵抗特性を持つことを特徴とする請求項24に記載のマグネチックRAM。 - 前記ビットラインと前記デジットラインとは互いに直交して配置され、前記抵抗変化素子の長軸が前記ビットラインと平行に配置される場合、
前記デジットラインに流れる両方向電流に応答して、前記抵抗変化素子にデータが書き込まれることを特徴とする請求項24に記載のマグネチックRAM。 - 前記ビットラインと前記デジットラインとは互いに直交して配置され、前記抵抗変化素子の長軸が前記ビットラインと垂直に配置される場合、
前記ビットラインに流れる両方向電流に応答して、前記抵抗変化素子にデータが書き込まれることを特徴とする請求項24に記載のマグネチックRAM。 - 前記ビットラインまたはデジットラインのうち、両方向に電流が流れるラインを共有する前記抵抗変化素子対の固定強磁性層の極性のスピン方向が互いに逆であることを特徴とする請求項24に記載のマグネチックRAM。
- 前記ビットラインまたはデジットラインのうち、両方向に電流が流れるラインを共有する前記抵抗変化素子対には同じデータが書き込まれることを特徴とする請求項24に記載のマグネチックRAM。
- 前記抵抗変化素子は、
前記最上層のビットラインを除外したビットラインを貫通する伝導層によって互いに連結されることを特徴とする請求項24に記載のマグネチックRAM。 - 前記第1ないし第(2n−1)抵抗変化素子は、
磁気抵抗素子であることを特徴とする請求項24に記載のマグネチックRAM。 - 前記抵抗変化素子は、相異なる抵抗特性を持つことを特徴とする請求項24に記載のマグネチックRAM。
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