JP2005217439A - 固体撮像素子及びその製造方法 - Google Patents
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Abstract
【解決手段】 裏面照射型CMOSイメージセンサの製造工程において、MOSトランジスタのゲート電極や活性領域に用いるシリサイド膜をフォトダイオード領域(受光領域の反対領域)にも残す。このようにすれば、シリサイド膜を除去する工程を省略でき、工程を簡素化できる。また、その除去工程に起因する欠陥(撮影画像上、白い点が現れる)を無くすことができる。また、裏面から入射した光がフォトダイオードを透過して配線で反射され、別のフォトダイオードで光電変換されてしまうことを防止できる。
【選択図】図1
Description
このうち増幅型固体撮像素子(CMOSイメージセンサ)は、1つの半導体チップに複数の画素を2次元配列して構成される撮像画素部と、この撮像画素部の外側に配置される周辺回路部とを設けたものであり、撮像画素部の各画素内にFD部や転送、増幅等の各種MOSトランジスタを有し、各画素に入射した光をフォトダイオードによって光電変換して信号電荷を生成し、この信号電荷を転送トランジスタによってFD部に転送し、このFD部の電位変動を増幅トランジスタによって検出し、これを電気信号に変換、増幅することにより、各画素毎の信号を信号線より周辺回路部に出力するものである。
また、周辺回路部には、撮像画素部からの画素信号に所定の信号処理、例えばCDS(相関二重サンプリング)、利得制御、A/D変換等を施す信号処理回路、ならびに撮像画素部の各画素を駆動して画素信号の出力を制御する駆動制御回路、例えば垂直、水平の各スキャナやタイミングジェネレータ(TG)等が設けられている。
撮像画素部の画素10は、N型シリコン基板1の上にP型ウエル領域11を設け、ここにフォトダイオード12およびFD部13が設けられている。また、N型シリコン基板1の上層絶縁層2には、フォトダイオード12からFD部13に信号電荷を転送するための転送ゲート用のポリシリコン転送電極14と、その上層にアルミ等の金属配線15、16が設けられ、さらにその上層にフォトダイオード12の受光用開口部を有する遮光膜17が設けられている。
また、上層絶縁層2の上には、シリコン窒化膜等によるパッシベーション膜3が設けられ、その上層にオンチップ色フィルタ18およびオンチップマイクロレンズ19が設けられている。
しかし、この場合、マイクロレンズ19によって集光される光の一部が、配線15、16によって跳ねられてしまう。これが原因で、次のような問題点が生じる。
1)配線によって跳ねられた分、感度が落ちる。
2)配線によって跳ねられた光の一部が隣接する画素のフォトダイオードに入り、混色が起きる。
4)上記3)と同様の理由で微細化が困難である。
5)周辺部の画素は光が斜め入射になり跳ねられる割合が多いので、周辺ほど暗いシェーディングが起こる。
6)配線層がさらに増加した進んだCMOSプロセスでCMOSイメージセンサをつくろうとすると、マイクロレンズからフォトダイオードまでの距離が遠くなり、さらに上記のような困難性が増大する。
7)上記6)によって、進んだCMOSプロセスのライブラリが使えなくなり、ライブラリに登録されている回路のレイアウトし直しが入る、あるいは、配線層が制限されるので面積が増大するなどといった理由によって、コストアップとなる。また、1画素当たりの画素面積も大きくなる。
また、活性領域にシリサイドを使うプロセスがあるが、シリサイドは光の入射を妨害するため、フォトダイオード12上のシリサイドのみを除去するプロセスを追加する必要がある。
そのために工程が増え、また複雑なプロセスとなる。その工程起因のフォトダイオードの欠陥も生じる。
しかし、プロセス世代が進むほど配線構造が多層化し、たとえば0.4μmプロセスでは配線は3層であったが、0.13μmプロセスでは8層を用いている。また、配線の厚さも増加し、マイクロレンズからフォトダイオードの受光面までの距離が3倍〜5倍になる。
したがって、従来の配線層を通して光を受光面に通す方法では、効率よく光を画素の受光面に集光できなくなっており、上記1)〜7)の問題が顕著になっている。
これは、フレーム転送型CCD撮像素子として構成されたものであり、シリコン基板を薄膜化し、その表面側に転送電極等を設けるとともに、裏面にフォトダイオードの受光面を配置したものである。
そして、この受光面に受光した光をシリコン基板内のフォトダイオードで光電変換し、その信号電荷を基板表面側から伸びた空乏層で捕獲し、表面側の電位井戸(P+型ウエル領域)に蓄積し、転送、出力する。
この固体撮像素子は、薄型のP−型シリコン基板30上にエピタキシャル成長によるN型ウエル領域31を設け、その上に空乏層32を介してP+型ウエル領域33を設けてフォトダイオードを構成したものである。
また、P+型ウエル領域33の上には酸化膜34およびアルミ遮光膜35が設けられている。
この場合、P−型シリコン基板30側が裏面すなわち光の照射面となり、酸化膜34およびアルミ遮光膜35側が表面であり、例えば転送電極用の配線等が配置されている。
その一方で、CCD型撮像素子の場合、システムオンチップをしないので配線層の高さを高くする必要が無いこと、CCD独自のプロセスであるので遮光膜をフォトダイオードの周囲に落とし込むことができるといった理由から、オンチップレンズによる集光が容易であるため、上述のようなCMOSイメージセンサの場合の課題である1)〜7)の問題が生じない。
このような実情から、裏面照射型のCCD型撮像素子はほとんど実用されておらず、また、このような裏面照射型CCD撮像素子において色フィルタとマイクロレンズをオンチップ化したものについても、ほとんど存在しないものと思われる。
また、金属配線が何層も縦横に走ることは、CCD型撮像素子には無い点であるので、CCD型撮像素子の場合と異なり、上述した1)〜7)の問題が特にCMOSイメージセンサで顕著であり、この点からも上述した裏面照射型をCMOSイメージセンサに採用することは有利である。
このため、裏面照射型のCMOSイメージセンサの作製においては、従来のようにアルミ配線層の作製時に形成した位置合わせマークをそのまま用いることができないという課題が生じる。
したがって、半導体基板の第2面に特別な位置合わせ手段を施すことなく、各素子の位置合わせを容易かつ適正に行うことができ、製造効率および素子精度を改善することができる。
本実施の形態例は、新世代のプロセスに対応するための裏面照射型固体撮像素子の製造工程において、ステッパ合わせを行うために、例えばMOSトランジスタの作成工程で用いる活性領域またはゲート電極(ポリシリコン膜)を流用して配線面側に位置合わせマークを形成する。
この後、このような位置合わせマークを赤色光または近赤外光によって裏面側から読み取り、ステッパの位置合わせを行う。
なお、配線面側の位置合わせマークに合わせて、裏面(照射面)側のシリコン酸化膜に位置合わせマークを作成し、これによって位置合わせを行うことも可能である。
これらにより、裏面照射型の増幅型固体撮像素子(CMOSイメージセンサ)を容易に作製でき、上述した集光等の問題が解決できる。
図1は、本発明の実施の形態例によるCMOSイメージセンサの概要を模式的に示す平面図であり、図2は、図1に示すCMOSイメージセンサの画素の構成を示す等価回路図である。
本例によるCMOSイメージセンサは、半導体チップ110上に形成された撮像画素部112、V選択手段114、H選択手段116、タイミングジェネレータ(TG)118、S/H・CDS部120、AGC部122、A/D部124、デジタルアンプ部126等を含んでいる。
また、リセットトランジスタ230は、FD部210の電圧を信号電荷によらない定電圧(図示の例では駆動電圧Vdd)にリセットする。
また、撮像画素部112には各MOSトランジスタを駆動制御するための各種駆動配線が水平方向に配線されており、撮像画素部112の各画素は、V選択手段114によって垂直方向に水平ライン(画素行)単位で順次選択され、タイミングジェネレータ118からの各種パルス信号によって各画素のMOSトランジスタが制御されることにより、各画素の信号が垂直信号線260を通して画素列毎にS/H・CDS部120に読み出される。
AGC部122は、H選択手段116によって選択されたS/H・CDS部120からの画素信号に対して所定のゲインコントロールを行い、その画素信号をA/D部124に出力する。
A/D部124は、AGC部122からの画素信号をアナログ信号からデジタル信号に変換してデジタルアンプ126に出力する。デジタルアンプ126は、A/D部124からのデジタル信号出力について必要な増幅やバッファリングを行い、図示しない外部端子より出力するものである。
また、タイミングジェネレータ118は、上述した撮像画素部112の各画素以外の各部にも各種のタイミング信号を供給している。
まず、図3はフォトダイオードや各トランジスタの活性領域(ゲート酸化膜を配置した領域)と、ゲート電極(ポリシリコン膜)と、それらへのコンタクトの配置を示している。
図示のように、各画素の活性領域300は、上述したフォトダイオード(PD)200とFD部210を含む方形領域310と、この方形領域310の1つのコーナーからL字状に延出された屈曲帯状領域320とで構成されている。
方形領域310のFD部210にはコンタクト311が設けられ、また、フォトダイオード(PD)200とFD部210の中間には、転送ゲート電極312が設けられ、この転送ゲート電極312の端部にコンタクト313が設けられている。
また、リセットゲート電極321と増幅ゲート電極322との間には、リセット用のVddに接続されるコンタクト327が設けられ、屈曲帯状領域320の端部には垂直信号線260に接続されるコンタクト328が設けられている。
これらの金属配線330、340、350は、従来はフォトダイオード領域を避けるようにして配置されていたが、ここでは、フォトダイオードの上側(すなわち、照射面と反対側の面)にも配置されていることが大きく異なる。明らかに、配線がフォトダイオードを避ける従来の配線方法では、図示のようなサイズの画素はレイアウトできないものである。
このCMOSイメージセンサは、基板支持材(ガラス樹脂等)600上に設けられたシリコン酸化膜層610の内部に上述した3層の金属配線330、340、350を設けたものであり、このシリコン酸化膜層610の上に設けられたシリコン層(N型シリコン基板)620に上述した画素400とMOSトランジスタ500が設けられている。
なお、図5は概略的な構成を示しており、ここでは素子構造の概略を説明し、詳細は図6を用いて後述する。
そして、一方のP型ウエル領域410Aには、上述したFD部210が設けられ、フォトダイオード420とFD部210との中間に位置するシリコン酸化膜層610の内部には、上述した転送ゲート電極312が設けられている。
また、MOSトランジスタ500は、N型シリコン層620のシリコン酸化膜層610側の領域にP型ウエル領域510を設け、このP型ウエル領域510にソース/ドレイン(S/D)520A、520Bを設けるとともに、シリコン酸化膜層610側にゲート電極(ポリシリコン膜)530を設けたものである。
なお、図では省略するが、黒レベル検出用の画素は、図5に示す画素400と同様の素子構造に形成されているが、その受光領域には遮光膜650の開口部650Aが形成されておらず、受光のない状態の信号電荷を黒レベル基準信号として出力するようになっている。
なお、このようなCMOSイメージセンサを構成するウェーハは、シリコン層620の部分が例えば10μm程度の膜厚になるようにCMP(化学機械研磨)によって研磨している。
光の周波数特性上、望ましい膜厚の範囲としては、可視光に対して5μm〜15μm、赤外光に対して15μm〜50μm、紫外域に対して3μm〜7μmである。
また、遮光膜650は、配線と異なり、光学的な要素だけを考慮してレイアウトできる。そして、マイクロレンズ680からフォトダイオード420までにある金属層は、この遮光膜650だけであること、ならびに、この遮光膜650のフォトダイオード420からの高さがシリコン酸化膜640の厚さ、例えば0.5μm程度と低いことから、上述した従来例と異なり、金属配線での蹴られによる集光の制限を無くすことができる。
周辺回路部のMOSトランジスタ500については、図5と同様の内容を示しているが、図示のようにN型シリコン層(シリコン基板)620には、低濃度のN−型を用いている。
一方、撮像画素部の画素400については、図5の内容に追加して転送トランジスタ以外のMOSトランジスタ430(すなわち、本例では増幅トランジスタ、リセットトランジスタ、またはアドレストランジスタ)を示している。
フォトダイオード420は、照射面側の浅いP+型層420A(P+型領域630の一部)と、その内部のN−型層420B(シリコン層620の一部)と、配線面側の深いP−型ウエル領域420Cから構成されており、配線面側のP−ウエル領域420CにFD部210および転送トランジスタ220が形成されている。
また、N−型層420Bが光電変換領域であり、面積が小さく濃度が薄いために、完全空乏化している。
信号電荷は、転送トランジスタ220の作動によってFD部210のN+型領域に転送される。また、転送トランジスタ220がオフの状態では、フォトダイオード420側とFD部210側のN+型領域は、中間のP−型ウエル領域420Cによって電気的に分離されている。
また、転送トランジスタ220以外のMOSトランジスタ430は、深いP型ウエル領域410Aに通常通り形成されており、P型ウエル領域410A内にN+型のソース/ドレイン領域431、432を形成し、その上層にゲート電極433を形成したものである。
図7〜図10は、本例におけるCMOSイメージセンサの製造プロセスを示す断面図である。
(1)素子分離、ウエル形成
まず、薄膜化する前のシリコン基板(シリコン層630)に素子分離領域や各種ウエル領域を形成する。ここで、上述のように画素部分には深いP型ウエル領域、周辺回路部分には浅いP型ウエル領域とN型ウエル領域を形成する。
図7(A)(B)に示すように、従来のCMOSイメージセンサのプロセスと同様の工程を用いて、各種MOSトランジスタやアルミ配線、電極PAD等を形成するが、本例では、MOSトランジスタのゲートまたは活性領域を用いてステッパの位置合わせ用のマークを形成する。
なお、本願に先行する提案として、後工程で裏面のステッパ合わせを行うため、この段階でウェーハにトレンチ(溝)を形成し、そこにタングステンまたはアルミニウム等を埋め込んでマークを作る方法が提案されていた。この方法では、基板の深いところ、裏面から近いところに合わせマークを作ることができるが、その部分から金属原子などの不純物が基板に入りやすい。その場合、ある確率で画素に欠陥が生じ、その固体撮像素子で写した画像に白い点が現れてしまうという課題があった。
また、この場合、フォトダイオード上(照射面と反対面)にシリサイド膜を残すことができる。このようにすれば、シリサイド膜を除去する工程を省略でき、工程を簡素化することができる。また、その除去工程に起因する欠陥(撮影画像上、白い点が現れる)を無くすことができる。
また、裏面から入射した光がフォトダイオードを透過して配線で反射され、別のフォトダイオードで光電変換されてしまうことを防止できる。
図7(C)に示すように、ガラス材を配線面に流し込み、基板支持材(詳しくは一層目の基板支持材)600Aを作成する。なお、この際、PAD722の形成位置上にはレジスト710をパターニングしている。
(4)PAD、コンタクト形成
コンタクトは、図8(D)に示すように、レジスト710を除去して基板支持材600Aに穴711を開け、表面処理を行うことにより、接続用のバンプを露出させる。そして、図8(E)に示すように、コンタクト用の金属を穴711および基板支持材600Aの表面に導入し、コンタクト720を形成するとともに、図8(F)に示すように、基板支持材600Aの表面の金属膜をパターニングして電極PAD721を形成する。
この後、図9(G)に示すように、配線側の平坦化のため二層目の基板支持材600Bを一層目の基板支持材600Aの上に流し込み、研磨する。
この後、ウェーハを裏返し、裏面をシリコン層630の膜厚が10μm程度になるまでCMPによって研磨する。
(6)裏面シリコン酸化膜形成
例えばCVD(chemical vapor deposition )によって、薄いシリコン酸化膜(SiO2 )640A(シリコン酸化膜640の一部)を例えば10nm程度の膜厚で形成する。
ここで、図9(G)に示すように、配線層側に形成したゲート層またはシリサイドを付加した活性領域により形成した位置合わせマーク700に合わせて、裏面シリコン酸化膜640に位置合わせマーク730を形成する。これは、シリコン酸化膜640Aをシリコン層630まで少し削るようにエッチングすることによって形成する。
なお、この裏面側の位置合わせマーク730の形成は、後述するように必ずしも必須ではないものである。
次に、シリコン酸化膜640を通して、シリコン酸化膜の界面が正孔で埋まるだけのボロンをイオン注入によって添加する。
なお、上述した本願に先行する提案では、ステッパの位置合わせは、上述のようにウェーハ表面に予め形成したトレンチによる位置合わせマークを使って行ったが、本例では、次のいずれかの方法で位置合わせを行うことできる。
(A)上記(2)で形成したゲート層または活性領域の位置合わせマーク700を用いる。
(B)上記(6)でシリコン酸化膜に形成した位置合わせマーク730を用いる。
したがって、(A)の方法を用いる場合には、(B)の位置合わせマーク730の形成を省略できる。
なお、(A)の方法で配線面(表面)側の位置合わせマーク700を検出するのには、波長0.61μm〜1.5μmの赤色光または近赤外線を用いると、検出効率を向上できる。
(8)裏面シリコン酸化膜形成
次に、CVDによって、残りのシリコン酸化膜640Bを例えば500nmの膜厚で形成する。
次に、アルミまたはタングステン等により、遮光膜650を従来と同様のCMOSプロセスで形成する。
このときの位置合わせは、上記(7)で説明した(A)または(B)の方法で行う。ここで、後工程で作成する色フィルタ、マイクロレンズに対する位置合わせマーク(図示せず)を作成する。
(10)パッシベーション膜形成
これはプラズマSiN膜をCVDによって形成する(図9(H))。
(11)色フィルタ、マイクロレンズ(OCL)形成(図10(I))
ただし、ステッパ位置合わせは、(9)で形成したマークを用いて行う。また、遮光膜を用いない場合は、(7)で説明した(A)または(B)の方法を用いて行う。
(12)PAD面露出
次に、図10(J)に示すように、上述した電極PAD721上の二層目の基板支持材600Bをエッチングで取り除き、電極PAD721を露出させる。この際に、例えばマイクロレンズの位置合わせや、素子チップの平坦化のため二層目の基板支持材600Bを研磨して所望の厚さに調整する。また、電極PAD721部分が受光面の反対側にあるので、実装は直接基板に取りつけることも可能である。
したがって、特別の工程で裏面用の位置合わせマークを作る必要がないので、工程が簡単になり、また、その部分から金属原子などの不純物が基板に入り、欠陥を生じることを防止できる。
また、フォトダイオード上の活性領域のシリサイドを除去しないことで、工程を減少、簡素化し、除去工程に伴う欠陥を少なくすることもでき、さらに、裏面から入射した光がフォトダイオードを透過して配線で反射され、別のフォトダイオードで光電変換されてしまうことを防止できる。
このような手法により、欠陥の少ない、特性の良い裏面照射型CMOSイメージセンサを少ない工程で作成することができる。
まず、フォトダイオードが裏面から可視光を受光できるようにすることで従来のように受光面を考慮した配線の必要がなくなる。したがって、画素の配線の自由度が高くなり、画素の微細化を図ることができる。
また、フォトダイオードが裏面まで届いているので、吸収率の高い青色の感度が高くなり、また、フォトダイオードよりも深部で光電変換されることが無いので、それが原因の混色や黒レベルの誤検出がなくなる。
また、遮光膜、色フィルタ、オンチップレンズを受光面から低い位置に作成することができるので、感度の低下、混色、周辺減光の問題を解決することができる。
また、CMOSイメージセンサを、配線層の多い、進んだCMOSプロセスで作成することができる。
さらに、電極PADが受光面と反対側に配置されるので、受光面を上に向けた状態で、直接基板に実装することができる。
例えば、上述した製造工程で示した膜厚等の具体的数値や材質等は本発明を限定するものではないものとする。また、製造する固体撮像素子の構造としては、上記の例に限定されず、例えば画素の構成は、4つのMOSトランジスタによるものの他に、3つのMOSトランジスタによるものや、5つのMOSトランジスタによるものであってもよい。また、画素を駆動する配線構造等も上記の例に限定されないことはもちろんである。
Claims (18)
- 半導体基板に、それぞれ光電変換素子と電界効果トランジスタを含む複数の画素を2次元アレイ状に配列した撮像画素部と、前記撮像画素部を駆動する駆動回路および前記撮像画部から出力される画素信号を信号処理する信号処理回路を含む周辺回路部とを設け、前記撮像画素部の電界効果トランジスタを駆動する配線層が前記半導体基板の第1面側に形成され、前記光電変換素子の受光面が前記半導体基板の第2面側に形成された固体撮像素子の製造方法であって、
前記半導体基板の第1面に配置される前記電界効果トランジスタ用の活性領域またはゲート層を用いて位置合わせマークを形成し、前記位置合わせマークを用いて後工程における第2面側の各素子の位置合わせを行うようにした、
ことを特徴とする固体撮像素子の製造方法。 - 前記位置合わせマークとして用いる活性領域にシリサイド膜を設けたことを特徴とする請求項1記載の固体撮像素子の製造方法。
- 前記シリサイド膜は、コバルトとシリコンの化合物によるシリサイド膜であることを特徴とする請求項2記載の固体撮像素子の製造方法。
- 前記シリサイド膜の形成後、その不要部分の除去を行わず、光電変換素子上にシリサイド膜が残存したままの状態とすることを特徴とする請求項2記載の固体撮像素子の製造方法。
- 前記半導体基板の第2面側から所定波長の検出光を照射することにより、前記位置合わせマークを検出することを特徴とする請求項1記載の固体撮像素子の製造方法。
- 前記検出光は、赤色光または近赤外光であることを特徴とする請求項5記載の固体撮像素子の製造方法。
- シリコン基板の上層部に撮像画素部と周辺回路の各素子を形成する第1の工程と、前記シリコン基板の上面に絶縁膜および配線膜を含む多層配線層を形成する第2の工程と、前記多層配線層の上面に基板支持材を設ける第3の工程と、前記シリコン基板の下層部を除去して薄膜シリコン層を形成する第4の工程と、薄膜シリコン層の下面に遮光膜を形成する第5の工程を有することを特徴とする請求項1記載の固体撮像素子の製造方法。
- 前記遮光膜の下面に色フィルタおよびマイクロレンズの少なくとも一方を設ける第6の工程を有することを特徴とする請求項7記載の固体撮像素子の製造方法。
- 前記第1の工程で前記位置合わせマークを形成することを特徴とする請求項7記載の固体撮像素子の製造方法。
- 前記第5の工程で前記位置合わせマークを用いて遮光膜の位置合わせを行うことを特徴とする請求項7記載の固体撮像素子の製造方法。
- 前記第6の工程で前記位置合わせマークを用いて色フィルタおよびマイクロレンズの少なくとも一方の位置合わせを行うことを特徴とする請求項8記載の固体撮像素子の製造方法。
- 前記半導体基板の第1面に形成された位置合わせマークを用いて前記半導体基板の第2面に第2の位置合わせマークを形成し、後工程の位置合わせを前記第2の位置合わせマークを用いて行うことを特徴とする請求項1記載の固体撮像素子の製造方法。
- 前記第2の位置合わせマークは、前記半導体基板の第2面に薄膜の絶縁膜を形成した後、前記薄膜の絶縁膜を部分的に除去することにより形成することを特徴とする請求項12記載の固体撮像素子の製造方法。
- シリコン基板の上層部に撮像画素部と周辺回路の各素子を形成する第1の工程と、前記シリコン基板の上面に絶縁膜および配線膜を含む多層配線層を形成する第2の工程と、前記多層配線層の上面に基板支持材を設ける第3の工程と、前記シリコン基板の下層部を除去して薄膜シリコン層を形成する第4の工程と、薄膜シリコン層の下面に遮光膜を形成する第5の工程を有することを特徴とする請求項12記載の固体撮像素子の製造方法。
- 前記遮光膜の下面に色フィルタおよびマイクロレンズの少なくとも一方を設ける第6の工程を有することを特徴とする請求項14記載の固体撮像素子の製造方法。
- 前記第4の工程で薄膜シリコン層を形成した後、この薄膜シリコン層の下面に前記第2の位置合わせマークを形成することを特徴とする請求項14記載の固体撮像素子の製造方法。
- 前記第5の工程で前記第2の位置合わせマークを用いて遮光膜の位置合わせを行うことを特徴とする請求項14記載の固体撮像素子の製造方法。
- 前記第6の工程で前記第2の位置合わせマークを用いて色フィルタおよびマイクロレンズの少なくとも一方の位置合わせを行うことを特徴とする請求項15記載の固体撮像素子の製造方法。
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