JP2005129965A - Solid-state imaging device - Google Patents
Solid-state imaging device Download PDFInfo
- Publication number
- JP2005129965A JP2005129965A JP2004344712A JP2004344712A JP2005129965A JP 2005129965 A JP2005129965 A JP 2005129965A JP 2004344712 A JP2004344712 A JP 2004344712A JP 2004344712 A JP2004344712 A JP 2004344712A JP 2005129965 A JP2005129965 A JP 2005129965A
- Authority
- JP
- Japan
- Prior art keywords
- semiconductor region
- region
- substrate
- solid
- imaging device
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
Images
Landscapes
- Solid State Image Pick-Up Elements (AREA)
- Transforming Light Signals Into Electric Signals (AREA)
- Light Receiving Elements (AREA)
Abstract
Description
本発明は固体撮像装置の画素の構造に関し、特に、画素が有するフォトダイオード及びその周辺の構造に関する。 The present invention relates to a pixel structure of a solid-state imaging device, and more particularly to a photodiode included in a pixel and a peripheral structure thereof.
固体撮像装置は、入射した光画像情報を電気信号に変換する画素アレーを有している。画素アレーは、画素を単位として構成されている。画素は、入射光を電気信号に変換し、この電気信号を一定期間蓄積するためのフォトダイオードを有している。フォトダイオードは、p型半導体基板に形成される。フォトダイオードは、この基板内部に形成され電気信号である光電子を蓄積するn型半導体層と、n型半導体層の上方で基板の表面に設けられるp型半導体層を有している。p型半導体層は、基板表面で発生する暗電流を抑制する。 The solid-state imaging device has a pixel array that converts incident optical image information into an electrical signal. The pixel array is configured in units of pixels. The pixel has a photodiode for converting incident light into an electric signal and storing the electric signal for a certain period. The photodiode is formed on a p-type semiconductor substrate. The photodiode has an n-type semiconductor layer that is formed inside the substrate and stores photoelectrons that are electrical signals, and a p-type semiconductor layer provided on the surface of the substrate above the n-type semiconductor layer. The p-type semiconductor layer suppresses dark current generated on the substrate surface.
また、画素は、蓄積された電気信号を読み出す転送トランジスタを有している。この転送トランジスタは、読み出しゲートと信号検出部を有している。 In addition, the pixel has a transfer transistor that reads the stored electrical signal. This transfer transistor has a read gate and a signal detector.
信号読出し時には、読み出しゲートに正電位が印加されることにより読出しゲートの下のチャネルのポテンシャルが高くなる。そのためフォトダイオードに蓄積された信号電子はこのチャネルを通して信号検出部へと流出し読み出される。 At the time of signal readout, a positive potential is applied to the readout gate, thereby increasing the potential of the channel below the readout gate. Therefore, the signal electrons accumulated in the photodiode flow out to the signal detector through this channel and are read out.
しかし、従来の固体撮像装置の構造では、熱雑音が発生する場合があった。それが故に再生画面のS/Nが劣化するという問題があった。また、p型半導体層があるにもかかわらず、暗電流雑音が発生する場合があるという問題があった。 However, in the structure of the conventional solid-state imaging device, thermal noise may occur. Therefore, there was a problem that the S / N of the playback screen deteriorated. In addition, there is a problem that dark current noise may occur despite the presence of the p-type semiconductor layer.
本発明は、上記問題に鑑みて為されたものであり、その目的とするところは、熱雑音と暗電流雑音の発生しにくく、再生画面のS/Nが劣化しにくい固体撮像装置を提供することにある。 The present invention has been made in view of the above problems, and an object of the present invention is to provide a solid-state imaging device in which thermal noise and dark current noise are unlikely to occur and the S / N of a reproduction screen is unlikely to deteriorate. There is.
上記課題を解決するために、本発明の第1の特徴は、第1導電型の半導体基板と、基板の内部に設けられた第2導電型の第1半導体領域と、基板の上で第1半導体領域の上方に設けられたシリコン酸化膜と、シリコン酸化膜の上に設けられたシリコン窒化膜とを有し、第1半導体領域の上方における前記シリコン酸化膜の膜厚とシリコン窒化膜の膜厚の合計が60nmより厚い固体撮像装置にある。 In order to solve the above problems, a first feature of the present invention is that a first conductive type semiconductor substrate, a second conductive type first semiconductor region provided in the substrate, and a first on the substrate. A silicon oxide film provided above the semiconductor region and a silicon nitride film provided on the silicon oxide film, wherein the film thickness of the silicon oxide film and the silicon nitride film above the first semiconductor region The total thickness is in a solid-state imaging device thicker than 60 nm.
本発明の第2の特徴は、第1導電型の半導体基板と、基板の内部に設けられた第2導電型の第1半導体領域と、基板より上方に設けられ第1半導体領域の上方部分に凹面を有する酸化シリコン領域と、酸化シリコン領域の上方に設けられ酸化シリコン領域の凹面に一致する凸面を有する窒化シリコン領域と、第1半導体領域の上方部分に設けられた酸化シリコン領域の側方に設けられる導電体とを有する固体撮像装置にある。 The second feature of the present invention is that a first conductivity type semiconductor substrate, a second conductivity type first semiconductor region provided inside the substrate, and an upper portion of the first semiconductor region provided above the substrate. A silicon oxide region having a concave surface, a silicon nitride region having a convex surface provided above the silicon oxide region and coinciding with the concave surface of the silicon oxide region, and a side of the silicon oxide region provided in the upper portion of the first semiconductor region A solid-state imaging device having a conductor to be provided.
以上述べたように、本発明によれば、熱雑音と暗電流雑音の発生しにくく、再生画面のS/Nが劣化しにくい固体撮像装置を提供することができる。 As described above, according to the present invention, it is possible to provide a solid-state imaging device in which thermal noise and dark current noise are unlikely to occur and the reproduction screen S / N is unlikely to deteriorate.
以下図面を参照して、本発明の実施例を説明する。以下の図面の記載において、同一又は類似の部分には同一又は類似の符号を付している。ただし、図面は模式的なものであり、現実のものとは異なることに留意すべきである。また図面相互間においても互いの寸法の関係や比率の異なる部分が含まれるのはもちろんである。 Embodiments of the present invention will be described below with reference to the drawings. In the following description of the drawings, the same or similar parts are denoted by the same or similar reference numerals. However, it should be noted that the drawings are schematic and different from the actual ones. Of course, parts having different dimensional relationships and ratios are included between the drawings.
(第1の実施の形態)
第1の実施の形態に係る固体撮像装置は、図1(a)に示すように、 入射した光画像情報を電気信号に変換する画素アレー2と、画素アレー2に蓄積された信号を順次読み出すための制御信号を画素アレー2に送る信号走査回路3と、画素アレー3から読み出された信号を順次固体撮像装置外へ読み出す信号読出し回路4を有している。画素アレー2は、2次元アレー状に配列された単位セルである画素5を有している。
(First embodiment)
As shown in FIG. 1A, the solid-state imaging device according to the first embodiment sequentially reads out a
画素5は、図1(b)に示すように、入射光を電気信号に変換し、電気信号を一定期間蓄積するためのフォトダイオードPDを有している。さらに、フォトダイオードPDの電気信号を選択的に読み出すための行選択トランジスタFET4と、電気信号を増幅するための増幅トランジスタFET3と、電気信号をリセットするためのリセットトランジスタFET2と、フォトダイオードPDの電気信号を増幅トランジスタFET3の入力となるゲート電極に出力し電気信号を読み出すための転送トランジスタFET1からなる。フォトダイオードPDは、p型半導体基板11内に設けられた信号蓄積部13を有している。転送トランジスタFET1は、基板11の上方に設けられた読出しゲートを有している。
As shown in FIG. 1B, the
画素5の構造は、より詳細には図2と図3(a)に示す。図3(a)は、図2のI−I方向の断面図である。画素5は、第1導電型の半導体基板11あるいは基板11上に設けられた第1導電型のウェル(well)を有している。第2導電型の第1半導体領域13は、基板11の表面から離れて、基板11の内部に設けられる。なお、第1導電型は、p型でもn型でもよい。第1導電型が、p型である場合は、第2導電型はn型である。第1導電型が、n型である場合は、第2導電型はp型である。絶縁膜15は、基板11の上に設けられる。導電体16は、絶縁膜15の上に設けられる。第1導電型の第3半導体領域18は、基板11の表面を含む基板11に設けられる。第3半導体領域18の下面が第1半導体領域13の上面と接する。第3半導体領域18と導電体16との距離は絶縁膜15の膜厚と等しい。第2導電型の第4半導体領域14は、基板11の表面を含む基板11に設けられ、導電体16との距離は絶縁膜15の膜厚と等しい。絶縁体12は、下面が基板11の表面より下に設けられ、側面と下面が第3半導体領域18に接する。基板11上にp型ウェル(p-well)11が、設けられる。第1半導体領域13は、光電子を蓄積するn型半導体層である。第3半導体領域18はフォトダイオードPDの表面に設けられたp型半導体層である。第4半導体領域14は、フォトダイオードPDから読み出された信号電子を検出するn型半導体層である。第3半導体領域は、基板11の表面で発生する暗電流を抑制する。導電体16は、FET1のゲート電極である。導電体21は、FET2のゲート電極である。導電体20は、FET3のゲート電極である。導電体19は、FET4のゲート電極である。絶縁体12のない基板11の表面は活性領域17である。
The structure of the
図3(b)は、図3(a)のI−I間の電気信号蓄積時の電位分布図である。図3(c)は、電気信号読出し時の電位分布図である。電気信号蓄積時には、図3(b)に示すように、読み出しゲート16には基準電位が印加され、読出しゲート16の下のチャネルのポテンシャルは低い。このためフォトダイオードPDの第1半導体領域13に信号電子24は漏れ出すことがなく蓄積される。信号読出し時には、図3(c)に示すように、読み出しゲート16に正電位が印加されることにより、読出しゲート16の下のチャネルのポテンシャルは高くなる。そのためフォトダイオードPDの第1半導体領域13に蓄積された信号電子24は、読出しゲート16のチャネルを通して信号検出部である第4半導体領域14へと流出し、電気信号が読み出される。
FIG. 3B is a potential distribution diagram during electrical signal accumulation between I and I in FIG. FIG. 3C is a potential distribution diagram when reading an electric signal. At the time of electrical signal accumulation, as shown in FIG. 3B, a reference potential is applied to the read
しかし図3(a)の画素5の構造では熱雑音と暗電流雑音が発生する場合がある。
However, in the structure of the
第3半導体領域18は、基準電圧に接続され、基準電位に固定される。このため、読出しゲート16のフォトダイオードPDきわのチャネルの電位は、読出しゲート16がオン状態の時に上げにくい。さらに、画素5の微細化が進むとそれに従って電源電圧が低くなるため、読出しゲートに印加される電圧が低くなる。このことによっても、読出しゲートがオン状態の時に、チャネルの電位を十分に上げにくい。読出し時にチャネルの電位を十分に上げることができないので、フォトダイオードPD内に電子24が残留する。残留電子24は熱雑音の原因であると考えられる。そして、この熱雑音により再生画面のS/N比が劣化すると考えられる。このことは、画素の微細化に従い、低暗電流と低熱雑音を両立することが困難になることを示している。
The
また、読み出しゲート16は、多結晶シリコンあるいはシリサイド材料で作られる。このことにより、読出しゲート16の端部においては、局所的な応力が発生する。この応力によりシリコン基板11の表面に暗電流の発生源となるキャリア発生準位が誘発される場合がある。このキャリア発生準位から発生した電子は、信号蓄積期間中に信号蓄積部である第1半導体領域13に流入する。この電子の流入により暗電流雑音が発生していると考えられる。
The read
(第1の実施の形態の実施例1)
第1の実施の形態の実施例1に係る画素5の構造は、図4と図5(a)に示す。図5(a)は、図4のI−I方向の断面図である。画素5は、第1導電型の半導体基板11を有している。第2導電型の第1半導体領域13は、基板11の表面から離れて、基板11の内部に設けられる。第2導電型の第2半導体領域22は、基板11の表面を含む基板11に設けられ、第1半導体領域13の上方に離れて設けられる。絶縁膜15は、第2半導体領域22の上に設けられる。導電体16は、絶縁膜15の上に設けられる。第1導電型の第3半導体領域18は、基板11の表面を含む基板11に設けられる。第3半導体領域18の下面が第1半導体領域13の上面と接し、第3半導体領域18の側面が第2半導体領域22の側面と接する。第3半導体領域18と導電体16との距離は絶縁膜15の膜厚より大きい。第2導電型の第4半導体領域14は、基板11の表面を含む基板11に設けられる。第4半導体領域14の側面が第2半導体領域22の側面と接する。第4半導体領域14と導電体16との距離は絶縁膜15の膜厚と等しい。絶縁体12の下面が基板11の表面より下に設けられる。絶縁体12の側面と下面が第3半導体領域18に接する。第1半導体領域13は、光電変換により得られた信号電荷を蓄積するフォトダイオードPDの信号蓄積部である。導電体16は、信号蓄積部から信号電荷を排出する電界効果トランジスタFET1のゲート電極である。第2半導体領域22は、トランジスタFET1のチャネル領域である。第4半導体領域14は、FET1のドレイン領域であり、信号電荷を検出する信号検出部である。
(Example 1 of the first embodiment)
The structure of the
第2半導体領域22は、読出しゲート16のチャネル領域に設けられたn型拡散層である。また、第3半導体領域18と読出しゲート16はオフセット距離Xだけオフセットされている。オフセットが設けられているのは以下の理由による。多結晶シリコンあるいはシリサイド材料からなる読出しゲート16の端部においては、局所的な応力が発生する。この応力によりシリコン基板11界面に暗電流の発生源となるキャリア発生準位が誘発されやすい。読出しゲート16下に設けられた第2半導体領域22は読出しゲート16から第3半導体領域18側へ距離Xだけ伸長している。その発生準位から発生した暗電流電子は、信号蓄積期間中にフォトダイオードPDの信号蓄積層13に流入しない。暗電流電子は第2半導体領域を通して信号検出部14に流出する。このため再生画面上で雑音を発生することがない。
The
図5(b)は、図5(a)のI−I間の電気信号蓄積時の電位分布図である。図5(c)は、電気信号読出し時の電位分布図である。電気信号蓄積時には、図5(b)に示すように、信号電子は、蓄積層13と読出しチャネル22とにはさまれたp型半導体基板11の領域の電位が障壁となり蓄積層13に溜められる。
FIG. 5B is a potential distribution diagram during electrical signal accumulation between I and I in FIG. FIG. 5C is a potential distribution diagram when reading an electric signal. At the time of electrical signal accumulation, as shown in FIG. 5B, signal electrons are stored in the
信号読出し時には、図5(c)に示すように、読み出しゲート16に正電位が印加されることにより、読出しゲート16の下のチャネル22のポテンシャルは高くなる。領域13と領域22にはさまれたp型半導体基板11の領域の電位がそれにつれて高くなり、信号蓄積部13の信号電子は信号検出部14へ全て読み出される。従って残留電子が無く、熱雑音や残像等の雑音が発生しない。
At the time of signal readout, as shown in FIG. 5C, a positive potential is applied to the
以上のように、信号蓄積部13とそれと同一導電型の読出しチャネル22が、読出しゲート16の下において、異なる導電型の基板11の領域を挟む形で深さ方向に重なるように形成されている。このことにより、読出しゲート16がオン状態の時に容易に領域13と22に挟まれた基板11の電位変調が行える。従来よりも低い読出し電圧で信号読みだしができる。そのため画素が微細化されて電源電圧が低下しても従来あったような熱雑音や残像のような雑音を発生することがない。再生画面上で雑音の少ない鮮明な画像を得ることができる。また、読出しゲート16のチャネル22が、読出しゲート電極16から所定距離X離れた位置まで伸長しているため、信号蓄積期間中にゲート16きわで発生する暗電流が信号蓄積部13へ流入することが無い。従って、暗電流雑音が大幅に抑圧され、再生画面上で雑音の少ない鮮明な画像が得られる。
As described above, the
(第1の実施の形態の実施例1の変形例1)
第1の実施の形態の実施例1の変形例1に係る固体撮像装置1の画素5は、図6(a)に示すように、図5(a)と同様な構造を有するだけでなく、さらに、基板11の表面から第1半導体領域13の上面までの深さは、基板11の表面から絶縁体12の下面までの深さより深い。基板11の表面から第1半導体領域13の上面と接する第3半導体領域18の下面までの深さは、基板11の表面から絶縁体12の下面までの深さより深い。フォトダイオードPDの表面のp型半導体層である第3半導体領域18の形成深さが素子分離領域である酸化シリコン(SiO2)層の絶縁体12の下端を被うようさらに深く形成されている。このことにより、基板11の表面で発生する暗電流が、第1半導体領域13に注入されるのをより確実に防ぐことができる。
(
As shown in FIG. 6A, the
また、第2半導体領域22の厚さも厚く変更する。厚くすることで、第2半導体領域22の下面と第1半導体領域13の上面の距離を、図5(a)と図6(a)とで同等にする。このことにより、ゲート16に印可する変調電位を高くする必要がない。
Further, the thickness of the
(第1の実施の形態の実施例1の変形例2)
第1の実施の形態の実施例1の変形例2に係る固体撮像装置1の画素5は、図6(b)に示すように、図5(a)、図6(a)と同様な構造を有するだけでなく、さらに、絶縁体12の下方に第1半導体領域13が設けられている。信号蓄積層であるn型半導体層の第1半導体領域13が、素子分離領域の絶縁体12の下方に形成されている。このことにより、フォトダイオードPDの受光面積を広げることができ、フォトダイオードPDの感度が向上する。
(
As shown in FIG. 6B, the
(第1の実施の形態の実施例2)
第1の実施の形態の実施例2に係る固体撮像装置1の画素5は、図7(a)に示すように、図5(a)と同様な構造を有するだけでなく、さらに、第1導電型の第5半導体領域26が、第1半導体領域13の上で、第2半導体領域22の下に設けられている。読出しゲート16のチャネルとなるn型半導体層の第2半導体領域22の下で、信号蓄積領域の第1半導体領域13の上の領域にp型半導体層の第5半導体領域26が設けられている。なお、基板11の不純物濃度は、1015〜1016cm−3程度である。第1半導体領域13の不純物濃度は、1016〜1017cm−3程度である。第1半導体領域13の不純物濃度は、1016〜1017cm−3程度である。第2半導体領域22の不純物濃度は、1016〜1017cm−3程度である。第3半導体領域18の不純物濃度は、1018〜1019cm−3程度である。第4半導体領域14の不純物濃度は、1019〜1020cm−3程度である。第5半導体領域26の不純物濃度は、1016〜1017cm−3程度である。
(Example 2 of the first embodiment)
As shown in FIG. 7A, the
このような構造により、信号蓄積領域13と読出しチャネル22との間の電位障壁が高くなり、信号蓄積領域13に溜められる電子数を増やすことができる。図7(b)は、図7(a)のI−I間の経路の電位分布図である。図7(c)は、図7(a)のII−II間の経路の電位分布図である。図7(b)に示すように、読み出しゲート16のきわで発生した暗電流27は、読出しチャネル22を通して信号検出部14へ排出される。信号蓄積期間にゲート16のきわで発生した暗電流27は、図7(c)に示すように、信号蓄積領域13とチャネル22に挟まれたp型半導体層の第5半導体領域26の電位が信号電子に対する電位障壁となり、信号蓄積領域13へ流入することはない。
With such a structure, the potential barrier between the
(第1の実施の形態の実施例2の変形例1)
第1の実施の形態の実施例2の変形例1に係る固体撮像装置1の画素5は、図8(a)に示すように、図7(a)と同様な構造を有するだけでなく、さらに、基板11の表面から第1半導体領域13の上面までの深さは、基板11の表面から絶縁体12の下面までの深さより深い。このことにより、基板11の表面で発生する暗電流が、第1半導体領域13に注入されるのをより確実に防ぐことができる。
(
As shown in FIG. 8A, the
(第1の実施の形態の実施例2の変形例2)
第1の実施の形態の実施例2の変形例2に係る固体撮像装置1の画素5は、図8(b)に示すように、図7(a)、図8(a)と同様な構造を有するだけでなく、さらに、絶縁体12の下方に第1半導体領域13が設けられている。このことにより、フォトダイオードPDの受光面積を広げることができる。
(
As shown in FIG. 8B, the
(第1の実施の形態の実施例3)
第1の実施の形態の実施例3に係る固体撮像装置1の画素5の構造は、図9(a)と図9(b)に示す。図9(b)は、図9(a)のI−I方向の断面図である。第1の実施の形態の実施例3に係る固体撮像装置1の画素5は、第3半導体領域18と導電体16との距離が、絶縁膜15の膜厚と等しい点で、第1の実施の形態の実施例1と異なっている。p型半導体層である第3半導体領域18が、読み出しゲート16に対してオフセットなく自己整合的に形成されている。このことによっても、ゲート16のきわで発生した暗電流は、図7(b)に示すような第3半導体領域18のp型半導体領域の電位分布の勾配により、信号検出部14に注入される。
(Example 3 of the first embodiment)
The structure of the
(第1の実施の形態の実施例3の変形例1)
第1の実施の形態の実施例3の変形例1に係る固体撮像装置1の画素5は、図10(a)に示すように、図9(b)と同様な構造を有するだけでなく、さらに、基板11の表面から第1半導体領域13の上面までの深さは、基板11の表面から絶縁体12の下面までの深さより深い。このことにより、基板11の表面で発生する暗電流が、第1半導体領域13に注入されるのをより確実に防ぐことができる。
(
As shown in FIG. 10A, the
(第1の実施の形態の実施例3の変形例2)
第1の実施の形態の実施例3の変形例2に係る固体撮像装置1の画素5は、図10(b)に示すように、図9(b)、図10(a)と同様な構造を有するだけでなく、さらに、絶縁体12の下方に第1半導体領域13が設けられている。このことにより、フォトダイオードPDの受光面積を広げることができる。
(
As shown in FIG. 10B, the
(第1の実施の形態の実施例4)
第1の実施の形態の実施例4に係る固体撮像装置1の画素5の構造は、図11(a)と図11(b)に示す。図11(b)は、図11(a)のI−I方向の断面図である。第1の実施の形態の実施例4に係る固体撮像装置1の画素5は、第3半導体領域18に対する第1半導体領域13のオフセットのオフセット距離Yが、オフセット距離Xより短い点で、第1の実施の形態の実施例1と異なっている。このことによっても、信号電子のチャネル22への注入は容易にできると考えられる。
(Example 4 of the first embodiment)
The structure of the
(第1の実施の形態の実施例4の変形例1)
第1の実施の形態の実施例4の変形例1に係る固体撮像装置1の画素5は、図12(a)に示すように、図11(b)と同様な構造を有するだけでなく、さらに、基板11の表面から第1半導体領域13の上面までの深さは、基板11の表面から絶縁体12の下面までの深さより深い。このことにより、基板11の表面で発生する暗電流が、第1半導体領域13に注入されるのをより確実に防ぐことができる。
(
As shown in FIG. 12A, the
(第1の実施の形態の実施例4の変形例2)
第1の実施の形態の実施例4の変形例2に係る固体撮像装置1の画素5は、図12(b)に示すように、図11(b)、図12(a)と同様な構造を有するだけでなく、さらに、絶縁体12の下方に第1半導体領域13が設けられている。このことにより、フォトダイオードPDの受光面積を広げることができる。
(
As shown in FIG. 12B, the
(第2の実施の形態)
固体撮像装置1の多画素化や、撮像システムの小型化、撮像モジュール等の小型化が進められている。画素5のサイズの小型化が益々求められている。今後、より面積が縮小される画素において、効果的に光電変換を行うためには、光の入射経路中に、光を遮ったり、反射させたりする構造物ができるだけ存在しないことが求められる。更に、信号/雑音(S/N)比を良くするため、入射光が存在しないときでも、シリコン(Si)基板11中で発生する電子を極力少なくする必要がある。この電子の発生は時間的にばらつくため、画像にムラが生じる雑音成分となる。更に、低電圧での残像の低減も求められている。
(Second Embodiment)
The solid-
第1の実施の形態では、信号電荷の転送を司る転送トランジスタFET1のゲート16の形状では、ゲート長は一定であった。このことにより、信号電荷の蓄積・転送に必ずしも寄与しない部分にも、光が照射されている。
In the first embodiment, the gate length is constant in the shape of the
第2の実施の形態では、S/N比を改善し、低電圧で完全転送を可能とし、更に、光入射経路を拡大する。低電圧で、電荷転送・蓄積を行うには、適当な長さのゲート長が必要である。すなわち、電荷蓄積部13のポテンシャル分布に着目し、電荷蓄積・転送に必要なゲート16の部位のみ突起状の凸部を設ける。その他のゲート16の部位はできるだけゲート長を短くする。これらのことで、光入射経路が拡大できる。
In the second embodiment, the S / N ratio is improved, complete transfer is possible at a low voltage, and the light incident path is expanded. In order to transfer and store charges at a low voltage, an appropriate gate length is required. That is, paying attention to the potential distribution of the
(第2の実施の形態の実施例1)
第2の実施の形態の実施例1に係る固体撮像装置1の画素5の構造は、図13と図14(a)乃至(d)に示す。図14(b)は、図13と図14(a)のI−I方向の断面図である。図14(c)は、図13と図14(a)のII−II方向の断面図である。図14(d)は、図14(a)のIII−III方向の断面図である。画素5は、第1導電型の半導体基板11を有している。第2導電型の第1半導体領域13は、基板11の表面から離れて、基板11の内部に設けられる。絶縁膜15は、基板11の表面の上に設けられる。導電体16は、絶縁膜15の上に設けられる。導電体16の凸部28が第1半導体領域13の上方に設けられる。第1導電型の第3半導体領域18は、基板11の表面を含み基板11に設けられる。第3半導体領域18は、第1半導体領域13の上方に設けられる。第3半導体領域18は、第1半導体領域13の側面に接する。第3半導体領域18は、導電体16の下方に設けられる。第2導電型の第4半導体領域14は、基板11の表面を含む基板11に設けられる。第4半導体領域14と導電体16との距離は絶縁膜15の膜厚と等しい。第6半導体領域29は、第4半導体領域14の下に設けられる。第6半導体領域29は、パンチスルーを防止する。第2導電型の第2半導体領域39は、基板11の表面を含む基板11に設けられる。第2半導体領域39は、導電体16の下方に設けられ、特に、導電体16の凸部28の下方に設けられる。第2半導体領域39は、第3半導体領域18の側面と接し第4の半導体領域の側面とも接する。絶縁体12の下面が、基板11の表面より下に設けられる。絶縁体12の側面と下面が、第3半導体領域18に接する。第1半導体領域13は、光電変換により得られた信号電子24を蓄積する信号蓄積部である。導電体16は、信号蓄積部13から信号電子を排出する電界効果トランジスタFET1のゲート電極である。第2半導体領域39は、トランジスタFET1のチャネル領域である。ゲート電極である導電体16において、凸部28でゲート長が最大である。凸部28は突起である。ゲート電極である導電体16において、ゲート幅を規定する区間の中央に、導電体16の凸部28が設けられる。凸部28の下方に第3半導体領域18が設けられる。なお、凸部28の側面の下方に第3半導体領域18の側面が配置されていてもよい。
(Example 1 of the second embodiment)
The structure of the
図14(e)は、図14(d)のIV−IV間の電気信号蓄積時の電位分布図である。第1半導体領域13の第3半導体領域18と接合する周辺部では電位23は勾配を有する。この勾配により、信号電子31は、矢印36の方向に移動する。信号電子31は、第1半導体領域の中央に集められる。
FIG. 14E is a potential distribution diagram during electrical signal accumulation between IV and IV in FIG. In the peripheral portion of the
第2の実施の形態の実施例1に係る固体撮像装置1の画素5では、フォトダイオードPDの表面シールド層(PDp)となる第3半導体領域18が、ゲート電極16と、特に、ゲート電極16の凸部28の下方に設けられている。このことにより、ゲート電極16の形成時等のドライエッチング工程での反応性イオンエッチング(RIE)等で生じたダメージ層に、信号蓄積部(PDn)の第1半導体領域13の空乏層が接することがなくなる。ダメージ層に起因する局所的なリーク電流の増大いわゆる白傷の発生を防止することができる。更に、暗時のムラの発生を低減できる。
In the
なお、信号電荷の読出しに関しては、凸部28の下方において、信号蓄積部13と表面シールド層18がオフセットされ、信号蓄積部13の上方に表面シールド層18を介することなくゲート電極16、28が存在するため、信号電子の信号検出部14への完全転送が可能である。
Regarding the reading of the signal charge, the
第2の実施の形態の実施例1に係る固体撮像装置1の製造方法を説明する。図15(a)は、固体撮像装置1の画素5の一部の上面図である。図15(b)乃至(f)は、図15(a)のI−I方向の断面図である。
A method for manufacturing the solid-
まず、図15(b)に示すように、シリコン基板11の内部に素子分離用のLOCOSやSTIの絶縁体12を形成する。次に、素子分離用のp型半導体層33を形成する。イオン注入により信号蓄積領域13を形成する。
First, as shown in FIG. 15B, an LOCOS or
次に、図15(c)に示すように、表面シールド層34を形成する。p型半導体層33と表面シールド層34が形成されることにより、第3半導体領域18が完成する。この後、アニール等の工程を入れてもよい。更に、チャネルインプラ層39を形成する。併行して、周辺回路のトランジスタを構成する素子分離領域、トランジスタの閾値を制御するイオン注入を行う。
Next, as shown in FIG. 15C, the
図15(d)に示すように、ゲート絶縁膜15とゲート電極16、あるいはゲート配線などを形成する。
As shown in FIG. 15D, a
図15(e)に示すように、検出部14と周辺回路のソース・ドレイン領域を形成する。
As shown in FIG. 15E, the
図15(f)に示すように、パンチスルー防止領域29を形成する。
As shown in FIG. 15F, the punch-through
この製造方法により、ゲート電極16下に、信号蓄積・転送領域13、39が形成できる。更に、ゲート電極16下に、シリコン表面の空乏化を防止する表面シールド層34を形成できる。
By this manufacturing method, the signal accumulation /
尚、ゲート電極16には、ゲート電極16の形成時に、凸部28の突起も形成する。この凸部28は、信号電子の読み出しの移動経路上に形成する。そして、この凸部28は、信号電子の読み出しの移動方向に向かうに従って太く形成してもよい。
In addition, the protrusion of the
表面シールド層34は、凸部28が形成される領域を除いて形成してもよい。表面シールド層34は、信号電子の読み出しの移動経路となる領域を除いて形成してもよい。表面シールド層34は、読出しパスの電荷転送経路方向に向かうに従って、形成しない幅を増やし、検出部14方向に開口面積が大きくなるように形成してもよい。
The
(第2の実施の形態の実施例1の変形例)
第2の実施の形態の実施例1の変形例に係る固体撮像装置1の画素5は、図16(a)(b)に示すように、図14(a)乃至(c)と同様な構造を有するだけでなく、さらに、レンズ35が設けられている。レンズ35の光軸は、第1半導体領域13から凸部28の下方の領域を除いた領域の中心C点を通る基板表面に対する垂線L7と一致する。レンズ35は、第3半導体領域33、34(18)の上方に設けられる。このことにより、光入射経路をさらに拡大することができる。
(Modification of Example 1 of the second embodiment)
As shown in FIGS. 16A and 16B, the
(第2の実施の形態の実施例2)
第2の実施の形態の実施例2に係る固体撮像装置1の画素5の構造は、図17(a)乃至(c)に示す。図17(b)は、図17(a)のI−I方向の断面図である。図17(c)は、図17(a)のII−II方向の断面図である。第2の実施の形態の実施例2に係る固体撮像装置1の画素5は、ゲート16の凸部28と第3半導体領域18の距離が絶縁膜15の膜厚より大きい点で、第2の実施の形態の実施例1と異なっている。このことによって、信号電子のチャネル39への注入は容易にできると考えられる。
(Example 2 of the second embodiment)
The structure of the
第2の実施の形態の実施例2の画素5は、表面シールド層18とゲート電極16との間にオフセットが設けられている。このオフセットが存在する領域には、読出しトランジスタFET1の閾値を制御する第2半導体領域39が設けられている。第2半導体領域39は、オフセットが存在する領域のシリコン基板表面の空乏化を防ぐ。このオフセットにより、信号電荷の読出しの際の移動パスが形成し易くなる。ゲート16に印可電圧をより低電圧にしても信号電荷の完全読出しが可能である。矢印36に沿って集められた信号電子は、矢印37に沿って領域39を経由して信号検出部14に移動する。
In the
信号蓄積領域13の不純物濃度は、望ましくは、1016〜1017cm−3程度である。信号蓄積領域13の拡散層深さは、0.3〜1.0μm程度が好ましい。表面シールド層18の不純物濃度は、1018cm−3程度が好ましい。表面シールド層18の拡散層深さは、0.1〜0.2μm程度が好ましい。チャネル形成部39の不純物濃度は、1017cm−3程度が好ましい。絶縁膜15のシリコン酸化膜の膜厚は、好ましくは80nm程度である。表面シールド層18と読出しトランジスタFET1のゲート電極16、28の端のオフセット距離は、信号転送経路方向37で、好ましくは0.1〜0.3μm程度であり、信号転送経路に垂直方向に、0.1〜0.3μmである。読出しトランジスタFET1の凸部28の長さは、好ましくは0.3μm程度である。凸部28の幅は0.4μm程度である。表面シールド層18の開口端部と、読出しトランジスタFET1のゲート電極16、28の端とは、上方からの平面距離で、好ましくは、0.1〜0.3μm程度である。信号蓄積部13のイオン注入は、例えば、不純物が燐(P)で、加速電圧を320kV、ドーズ量を1.35×1012cm−2程度とする。表面シールド層18の領域34のイオン注入は、例えば、不純物が硼素(B)で、加速電圧を15kV、ドーズ量を1.0×1013cm−2程度として行われる。チャネルの閾値を決める領域39のイオン注入は、例えば、不純物が硼素で、加速電圧を15kV、ドーズ量を2.0×1012cm−2程度である。表面シールド層18の素子分離用領域33のイオン注入は、例えば、不純物が硼素で、加速電圧を140kV、ドーズ量を5.0×1012cm−2程度、更に、不純物が硼素で、加速電圧を80kV、ドーズ量を7.0×1012cm−2程度である。
The impurity concentration of the
図18(a)は、図17(b)のIII−III間の電気信号蓄積時の電位分布図である。図18(b)は、図17(b)のIII−III間の電気信号読出し時の電位分布図である。図18(c)は、図17(c)のIV−IV間の電気信号蓄積時の電位分布図である。図18(d)は、図17(c)のIV−IV間の電気信号読出し時の電位分布図である。 FIG. 18A is a potential distribution diagram during electrical signal accumulation between III and III in FIG. FIG. 18B is a potential distribution diagram at the time of reading an electric signal between III and III in FIG. FIG. 18C is a potential distribution diagram during electrical signal accumulation between IV and IV in FIG. FIG. 18D is a potential distribution diagram at the time of reading an electric signal between IV and IV in FIG.
信号蓄積時には、図18(a)に示すように、信号電子は、蓄積層13と読出しチャネル39とにはさまれたp型半導体基板11の領域の電位が障壁となり蓄積層13に溜められる。なお、図18(c)に示すように、蓄積層13の周辺部で発生した信号電子は、蓄積層13の中央部に移動して蓄積される。信号電子は周辺部には存在しにくい。
At the time of signal accumulation, as shown in FIG. 18A, signal electrons are stored in the
信号読出し時には、図18(b)に示すように、読み出しゲート16に正電位が印加されることにより、読出しゲート16の下のチャネル39のポテンシャルは高くなる。領域13と領域39にはさまれたp型半導体基板11の領域の電位がそれにつれて高くなり、信号蓄積部13の信号電子は矢印37方向の信号検出部14へ全て読み出される。信号電子の読み出し経路が生じる。残留電子が無いので、熱雑音や残像等の雑音が発生しない。なお、図18(d)に示すように、蓄積層13の周辺部で発生した信号電子は、蓄積層13の中央部に移動しており、信号電子は周辺部には存在しにくいので、信号電子の読み出し経路は存在しにくい。
At the time of signal readout, as shown in FIG. 18B, a positive potential is applied to the
(第2の実施の形態の実施例2の変形例1)
第2の実施の形態の実施例2の変形例1に係る固体撮像装置1の画素5は、図17(a)乃至(c)と同様な構造を有するが、図19(a)に示すように、第3半導体領域18と第2半導体領域39の形状が異なる。
(
The
第2の実施の形態の実施例2の変形例1に係る固体撮像装置1の画素5は、信号読出し経路37の方向に、信号蓄積領域13からゲート電極16の方向に向けて、表面シールド層18の開口の幅が広がっている。読出し経路37に沿って表面シールド層18の開口幅が広がるために、信号検出部14に近くなるに従い、信号読出し経路37のポテンシャルが深くなり、低いゲート電圧での信号電荷の完全転送が可能である。
The
(第2の実施の形態の実施例2の変形例2)
第2の実施の形態の実施例2の変形例2に係る固体撮像装置1の画素5は、図17(a)乃至(c)と同様な構造を有するが、図19(b)に示すように、凸部28の形状が異なる。
(
The
第2の実施の形態の実施例2の変形例2に係る固体撮像装置1の画素5は、信号読出し経路37の方向で、信号蓄積領域13からゲート電極16の方向に向けて、読出しトランジスタFET1の凸部28の幅が広がっている。信号読出し経路37に沿ってゲート幅が広がるために、検出部14に近くなるに従い、信号読出し経路37にゲート電極16からの変調が効き易くなる。低いゲート電圧での信号電荷の完全転送が可能となる。
The
(第2の実施の形態の実施例2の変形例3)
第2の実施の形態の実施例2の変形例3に係る固体撮像装置1の画素5は、図17(a)乃至(c)と同様な構造を有するが、図19(c)に示すように、凸部28、第3半導体領域18と第2半導体領域39の形状が異なる。
(Modification 3 of Example 2 of the second embodiment)
The
第2の実施の形態の実施例2の変形例3に係る固体撮像装置1の画素5は、信号読出し経路37の方向で、信号蓄積領域13からゲート電極16の方向に向けて、表面シールド層18の開口の幅が広がり、読出しトランジスタFET1の凸部28の幅が広がっている。このことにより、第2の実施の形態の実施例2の変形例1と2の効果をあわせて得ることができる。一層低いゲート電圧での信号電荷の完全転送が可能となる。
The
(第2の実施の形態の実施例2の変形例4)
第2の実施の形態の実施例2の変形例4に係る固体撮像装置1の画素5は、図19(a)と同様な構造を有するが、図20(a)に示すように、第3半導体領域18と第2半導体領域39の形状が異り半円形を有する。
(Modification 4 of Example 2 of 2nd Embodiment)
The
第2の実施の形態の実施例2の変形例1に係る固体撮像装置1の画素5は、信号読出し経路37の方向に、信号蓄積領域13からゲート電極16の方向に向けて、表面シールド層18の開口の幅が広がり、開口が半円を描いている。このことにより、第2の実施の形態の実施例2の変形例1と同様な効果が得られる。さらに開口付近の電界分布が均一になり、白傷の発生を低減することができる。
The
(第2の実施の形態の実施例2の変形例5)
第2の実施の形態の実施例2の変形例5に係る固体撮像装置1の画素5は、図19(b)と同様な構造を有するが、図20(b)に示すように、凸部28の形状が異なり半円形を有する。
(
The
第2の実施の形態の実施例2の変形例5に係る固体撮像装置1の画素5は、信号読出し経路37の方向で、信号蓄積領域13からゲート電極16の方向に向けて、読出しトランジスタFET1の凸部28の幅が広がり、凸部28が半円形を有している。このことにより、第2の実施の形態の実施例2の変形例2と同様な効果が得られる。さらに開口付近の電界分布が均一になり、白傷の発生を低減することができる。
The
(第2の実施の形態の実施例2の変形例6)
第2の実施の形態の実施例2の変形例6に係る固体撮像装置1の画素5は、図19(c)と同様な構造を有するが、図20(c)に示すように、凸部28、第3半導体領域18と第2半導体領域39の形状が異なり半円形をそれぞれ有する。
(Modification 6 of Example 2 of the second embodiment)
The
第2の実施の形態の実施例2の変形例6に係る固体撮像装置1の画素5は、信号読出し経路37の方向で、信号蓄積領域13からゲート電極16の方向に向けて、表面シールド層18の開口の幅が広がり開口が半円を描いている。読出しトランジスタFET1の凸部28の幅が広がり凸部28が半円形を有している。このことにより、第2の実施の形態の実施例2の変形例3と同様な効果が得られる。さらに開口付近の電界分布が均一になり、白傷の発生を低減することができる。
The
(第2の実施の形態の実施例2の変形例7)
第2の実施の形態の実施例2の変形例7に係る固体撮像装置1の画素5は、図17(a)乃至(c)と図21(a)と同様な構造を有するが、図21(b)に示すように、第1半導体領域13に対する、第3半導体領域18の開口の位置が異なる。同様に第2半導体領域39の凸部の位置が異なる。同様に導電体16の凸部28の位置が異なる。このことによっても、第2の実施の形態の実施例2と同様な効果が得られる。
(Modification 7 of Example 2 of the second embodiment)
The
(第2の実施の形態の実施例2の変形例8)
第2の実施の形態の実施例2の変形例8に係る固体撮像装置1の画素5は、図17(a)乃至(c)と図21(a)と同様な構造を有するが、図21(c)に示すように、第1半導体領域13に対する、第3半導体領域18の開口の位置が異なる。同様に第2半導体領域39の凸部の位置が異なる。同様に導電体16の凸部28の位置が異なる。このことによっても、第2の実施の形態の実施例2と同様な効果が得られる。
(Modification 8 of Example 2 of the second embodiment)
The
図22(a)は、第2の実施の形態の実施例2及び変形例1乃至6に係る固体撮像装置1について、凸部28のゲートの周辺長に対する白傷の発生した画素5の個数である。これより、凸部28のゲートの周辺長が小さいほど白傷は発生しにくいことがわかる。なお、凸部28のゲートの周辺長をゼロに設定すると固体撮像装置1は動作しない。
FIG. 22A shows the number of
図22(b)も、第2の実施の形態の実施例2及び変形例1乃至6に係る固体撮像装置1について、凸部28のゲート面積に対する白傷の発生した画素5の個数である。これより、凸部28のゲート面積が小さいほど白傷は発生しにくいことがわかる。なお、凸部28のゲート面積をゼロに設定すると固体撮像装置1は動作しない。以上の結果から、白傷の発生しにくい凸部28の形状は、ゲートの周辺長が小さく、ゲート面積が小さい形状であることがわかった。すなわち、凸部28の形状は、図20(b)(c)に示すような半円形が望ましい。
FIG. 22B also shows the number of
(第2の実施の形態の実施例3)
第2の実施の形態の実施例3に係る固体撮像装置1の画素5の構造は、図23(a)乃至(c)に示す。図23(b)は、図23(a)のI−I方向の断面図である。図23(c)は、図23(a)のII−II方向の断面図である。第2の実施の形態の実施例3に係る固体撮像装置1の画素5は、第1半導体領域13と38の構造において、第2の実施の形態の実施例2と異なっている。このことによって、信号電子のチャネル39への注入は同様に容易にでき、さらに、暗電流を低減することができる。
(Example 3 of the second embodiment)
The structure of the
第2の実施の形態の実施例3の画素5は、ゲート電極16の下方に信号蓄積部13、38の一部を成す凸部38を有する。凸部38を設けることで、信号蓄積部13の深さをより基板11の深くにできる。従って、信号蓄積部13から伸びる空乏層位置を、より基板11の深くに形成できる。このことは、図23(d)に示すように、pn接合の位置を深さd1から深さd2にふかくできることからも明らかである。ゲート加工工程のDry工程のダメージに起因する発生電荷が、信号蓄積領域13の空乏層に取り込まれにくくなるため、雑音発生が抑えられる。一方、凸部38の周辺では、第2の実施の形態の実施例2と同じ電位分布を有するので、同様の低いゲート電圧で信号電子の読み出しができる。
The
(第3の実施の形態)
CMOSセンサーを含む固体撮像装置1においては、光電変換を行うフォトダイオードPDを構成するn型拡散層の第1半導体領域13及びp型拡散層の第3半導体領域18を有する。領域13と18は、図24に示すように、フォトダイオードPDに隣接する読出しMOSトランジスタFET1のゲート電極16に対して自己整合的なイオン注入46により形成される。これらの拡散層13、18のシリコン基板11の表面からの深さは、通常のCMOS素子のソース/ドレイン(S/D)拡散層よりはるかに深い位置に形成される。ところがCMOSセンサーのように標準CMOS製造プロセスに準拠してCMOSセンサーを製造する場合には、CMOSセンサーの微細化と共にCMOSセンサーのゲート電極の厚さが薄くなる。このことにより、読み出しゲート電極16の厚さも薄くする。拡散層13、18を、薄くなった読出しゲート電極16に自己整合的に形成しようとすると、イオン注入46の際にゲート電極16を突き抜けてイオン種が読み出しゲート16のチャネル部分45にまで侵入してしまう。読出しトランジスタFET1の閾値が変化してしまう。
(Third embodiment)
The solid-
第3の実施の形態に係る固体撮像装置1が有する画素5は、図25(a)(b)に示すように、ゲート電極16の厚さが薄くても、第1半導体領域13を深く、かつ、ゲート電極16に対して自己整合的に設けることができる。また、第4半導体領域14は、浅く、かつ、ゲート電極16に対して自己整合的に設けることができる。図25(b)は、図25(a)のI−I方向の断面図である。
As shown in FIGS. 25A and 25B, the
従来は、ゲート電極の厚さを、厚く300〜400nmにしても、第1半導体領域13の深さは、高々200〜300nmであった。第3の実施の形態では、ゲート電極の厚さを、薄く200〜300nmにしても、第1半導体領域13の深さは、400〜700nmであった。なお、この第1半導体領域13の深さは、イオン注入の際に使用するレジストの性能に左右され、ゲート電極16の厚さに左右されない。レジストの形成条件によってはより深くすることができる。
Conventionally, even when the thickness of the gate electrode is increased to 300 to 400 nm, the depth of the
第3の実施の形態の固体撮像装置1の製造方法を説明する。第3の実施の形態では、読出しゲート電極16のパターン形成を二回のパターンエッチングで行う。1回目のパターンエッチングでは、ゲート電極16のパターンと、フォトダイオードPDのパターンとを合わせたパターンを用いる。2回目のパターンエッチングのパターンをフォトダイオードPDのパターンにする。2回目のパターンエッチングを行う。フォトレジストを剥離せずに、フォトレジストをマスクに、イオン注入を行う。このイオン注入により、フォトダイオードPDを構成するn型拡散層13またはp型拡散層18を形成する。
A method for manufacturing the solid-
すなわち、図26(a)(b)に示すように、基板11上にゲート絶縁膜15を形成する。図26(b)は、図26(a)のI−I方向の断面図である。ゲート絶縁膜15の上に、ゲート電極16となる多結晶シリコン膜47を堆積する。多結晶シリコン膜47の上に、フォトレジストのパターン48、49、50を形成する。パターン48は、フォトダイオードPDのパターンである。パターン49、50は、ゲート電極16、19乃至21のパターンである。パターン48と49は一体化している。次に、1回目のパターンエッチングを行う。多結晶シリコン膜47をエッチングする。1回目のパターンエッチングにより、多結晶シリコン膜の一体化したパターン47、16とゲート電極19乃至21が形成される。レジスト49を剥離する。
That is, as shown in FIGS. 26A and 26B, the
図27(a)(b)に示すように、パターン47、16とゲート電極19乃至21をマスクにイオン注入を行い、第4半導体領域14と第6半導体領域29を形成する。多結晶シリコンのパターン16とゲート電極19乃至21と基板11上にレジスト膜52を形成する。レジスト膜52によって、パターン47の上にパターン47に重なる開口51が形成される。開口51のパターンはフォトダイオードPDのパターンとおなじである。図27(b)(c)は、図27(a)のI−I方向の断面図である。
As shown in FIGS. 27A and 27B, the
図27(c)に示すように、2回目のパターンエッチングを行う。多結晶シリコン膜47をエッチングする。2回目のパターンエッチングにより、ゲート電極16が形成される。レジスト膜52をマスクにイオン注入53を行う。第1半導体領域13と第3半導体領域18を形成する。レジスト膜52を剥離する。ゲート電極16、18乃至21の露出した多結晶シリコン表面を酸化する。
As shown in FIG. 27C, the second pattern etching is performed. The
第3の実施の形態の製造方法によれば、2回目のパターンエッチングに使用したレジスト膜52を残し、このレジスト膜52をマスクとしてフォトダイオードPDのイオン注入をする。レジスト膜52をマスクとするので、通常よりも深い位置にイオン注入を行っても、イオンがゲート電極16を突き抜けてシリコン基板11に到達することはない。
According to the manufacturing method of the third embodiment, the resist
(第4の実施の形態)
固体撮像装置においては、光感度の向上を目的として、反射防止膜を形成する。固体撮像装置として、CMOSセンサーは、最近、低消費電力、単一電源駆動で注目されている。CMOSセンサーは、照射光の開口を規定する金属膜の高さが高いため、金属膜で照射光を規定しても、照射光がフォトダイオードPDに到達するまでに、光路が広がりやすい。このことにより、光感度が上がりにくい。CMOSセンサーは、ポリシリコンなどによる配線で信号電荷を転送するため、この配線の上方に開口を規定する金属膜構造が形成されることになる。そして、開口を規定する金属膜は高い位置に配置されることになる。
(Fourth embodiment)
In a solid-state imaging device, an antireflection film is formed for the purpose of improving photosensitivity. As a solid-state imaging device, CMOS sensors have recently attracted attention due to low power consumption and single power supply driving. In the CMOS sensor, since the height of the metal film that defines the opening of the irradiation light is high, even if the irradiation light is defined by the metal film, the optical path is likely to spread before the irradiation light reaches the photodiode PD. This makes it difficult to increase the photosensitivity. Since a CMOS sensor transfers signal charges through a wiring made of polysilicon or the like, a metal film structure that defines an opening is formed above the wiring. The metal film that defines the opening is arranged at a high position.
第4の実施の形態では、照射光をフォトダイオードPDへ集光させる手段を具備する増幅型固体撮像装置について説明する。そして、光感度を向上させた固体撮像装置を提供する。 In the fourth embodiment, an amplification type solid-state imaging device including means for condensing irradiation light onto a photodiode PD will be described. And the solid-state imaging device which improved the photosensitivity is provided.
(第4の実施の形態の実施例1)
第4の実施の形態に係る固体撮像装置1は、図28(a)乃至(d)に示すように、画素CB、CR、CGを有している。図28(b)は、図28(a)のI−I方向の断面図である。図28(c)は、図28(a)のII−II方向の断面図である。図28(d)は、図28(a)のIII−III方向の断面図である。画素CB、CR、CGは、図1の画素アレー2を構成する。画素CB、CR、CGは、第1導電型の半導体基板11を有する。絶縁体12の下面が基板11の表面11より下に設けられる。絶縁体12の側面が基板11に接する。第2導電型の第1半導体領域13は、11基板の表面から離れて、基板11の内部に設けられる。第1半導体領域13の側面が基板11を介して絶縁体12の側面に対向する。シリコン酸化膜52乃至54は、基板11の上で第1半導体領域13の上方に設けられる。シリコン窒化膜55乃至57(反射防止膜:Si3N4)は、シリコン酸化膜52乃至54の上に設けられる。第1半導体領域13の上方におけるシリコン窒化膜55乃至57の膜厚とシリコン酸化膜52乃至54の膜厚の合計が600Åより厚い。シリコン窒化膜55乃至57は、シリコン酸化膜52乃至54と屈折率が異なる。
(Example 1 of the fourth embodiment)
As shown in FIGS. 28A to 28D, the solid-
画素CBは、図28(b)に示すように、第1半導体領域13の上方におけるシリコン窒化膜55の膜厚T2Bとシリコン酸化膜52の膜厚T1Bの合計が600Åより厚い。
In the pixel CB, as shown in FIG. 28B, the total of the film thickness T2B of the
画素CRは、図28(c)に示すように、第1半導体領域13の上方におけるシリコン窒化膜56の膜厚T2Rとシリコン酸化膜53の膜厚T1Rの合計が700Åより厚い。
In the pixel CR, as shown in FIG. 28C, the total of the film thickness T2R of the
画素CGは、図28(d)に示すように、第1半導体領域13の上方におけるシリコン窒化膜57の膜厚T2Gとシリコン酸化膜54の膜厚T1Gの合計が650Åより厚い。
In the pixel CG, as shown in FIG. 28D, the sum of the film thickness T2G of the
シリコン基板11上にゲート電極16、19乃至21が設けられる。フォトダイオードPDの信号蓄積部となる第1半導体領域は、レジストを用いたパターニングと、リン(P)イオンを加速器などで打ち込むことにより形成される。
フォトダイオードPDを保護するために、シリコン酸化膜52乃至54を、膜厚100〜200Å程度堆積する。好ましい膜厚は150〜200Å程度である。このことにより、シリコン窒化膜55乃至57の積層構造において、光感度を向上させることができる。シリコン酸化膜52乃至54の堆積は、化学気相成長(CVD)法などで行う。反射防止膜として、例えば、シリコン窒化膜(Si3N4)膜55乃至57を、膜厚400〜700Å程度CVD方で堆積する。そして、フォトダイオードPDの領域よりも例えば、0.2μm幅広い領域にレジストが残るようにパターニングする。ケミカルドライエッチング(CDE:Chemical Dry Etching)法などで、露出したシリコン窒化膜55乃至57を除去し、所望の反射防止膜パターンを形成する。このとき、フォトダイオードPD上の酸化膜厚、および反射防止膜の膜厚の合計として、600Å以上にすることが好ましい。この理由は、反射防止膜55乃至57の膜厚は、緑(G)光の波長550nmに対して最適膜厚500〜600Å程度であること、及び、フォトダイオードPD上の酸化膜52乃至54の膜厚が100Å以上必要なためである。このPD上の酸化膜厚52乃至54が100Å以上必要である理由は、CDEで反射防止膜55乃至57をパターニングする際、反射防止膜55乃至57とフォトダイオードPD上の酸化膜52乃至54とのエッチング選択比が十分に(1桁以上)確保できない条件で加工しても酸化膜52乃至54の下へのダメージを防ぐことができるためである。
In order to protect the photodiode PD,
また、この反射防止膜55乃至57を形成する際には、画素CB、CR、CG毎に反射防止膜55乃至57の膜厚を変えて、各RGB画素CB、CR、CGにおいて感度がもっとも高くなる反射防止膜厚T2B、T2R、T2Gになるようにすることも可能である。形成方法としては、シリコン窒化膜を膜厚400〜500Å程度、好ましくは450Å程度堆積する。そして、青色(B)画素CBについて、窒化シリコン膜のパターニングを、CDE法により行う。再び、シリコン窒化膜を膜厚500〜600Å程度、好ましくは550Å程度堆積する。そして、緑色(G)画素CGについて、窒化シリコン膜のパターニングを、CDE法により行う。さらに、シリコン窒化膜を膜厚600〜700Å程度、好ましくは650Å程度堆積する。そして、赤色(R)画素CRについて、窒化シリコン膜のパターニングを、CDE法により行う。これらのことによりRGBそれぞれの画素について、反射防止膜55乃至57の膜厚を変えて形成することができる。反射防止膜55乃至57を形成することで、RGBの光感度を向上することができるので、各画素CB、CR、CGにおいて他の色の光がフォトダイオードPDへ照射されなくなるので、混色を低減することもできる。
Further, when forming the
(第4の実施の形態の実施例2)
第4の実施の形態の実施例2に係る固体撮像装置1の画素5は、図29(a)乃至(d)に示すように、第4の実施の形態の実施例1の図28(a)乃至(d)と同様な構造を有するだけでなく、さらに、シリコン窒化膜58乃至60の幅は、絶縁体12の側面の間隔より狭い。そして、シリコン窒化膜58乃至60の幅は、第1半導体領域13の幅より広い。反射防止膜58乃至60を形成する領域を第1半導体領域13の端よりも広く、素子分離領域12の端よりも狭くする。
(Example 2 of the fourth embodiment)
As shown in FIGS. 29A to 29D, the
第4の実施の形態の実施例2では、第4の実施の形態の実施例1と同様にフォトダイオードPDまでを形成する。この後、シリコン酸化膜52乃至54とシリコン窒化膜55乃至57を、図30(a)乃至(c)に示すように、第4の実施の形態の実施例1と同様に形成する。シリコン窒化膜55乃至57の上に、レジストパターン61乃至63を形成する。図30(d)乃至(f)に示すように、シリコン窒化膜55乃至57を、フォトダイオードPD(第1半導体領域13)よりも片側で幅およそ0.1μm以上広い領域になるようにパターンエッチングする。反射防止膜58乃至60が形成される。フォトダイオードPDよりも広い領域に反射防止膜58乃至60を形成する理由は、CDE法による加工の際にサイドエッチングが入るためである。このため、反射防止膜58乃至60をパターニングで残す際には、膜厚T2B、T2R、T2Gに対して、2倍以上の幅を設けることが必要である。この幅により、CDE法によるサイドエッチングだけでなく、空乏層の広がりと光の屈折を加味した広範囲の照射光の入射が可能になる。また、この幅によりパターニングにおける合わせずれが発生しにくい。
In Example 2 of the fourth embodiment, up to the photodiode PD is formed as in Example 1 of the fourth embodiment. Thereafter, as shown in FIGS. 30A to 30C,
また、反射防止膜58乃至60が、フォトダイオードPDよりも広い領域に形成する上限については、最大でも素子分離領域12の境界までとすることが好ましい。この理由は、素子分離領域(LOCOS)の形成の際に、素子分離領域12の端に応力が発生しやすい。この素子分離領域12の端の応力とシリコン窒化膜58乃至60の応力で基板11内に結晶欠陥が生じるのを防ぐためである。
In addition, the upper limit of the
(第4の実施の形態の実施例3)
第4の実施の形態の実施例3に係る固体撮像装置1は、図31(a)に示すように、画素C1、C2を有している。図31(b)は、図31(a)のI−I方向の断面図である。画素C1、C2は、図1の画素アレー2を構成する。画素アレー2は、第1導電型の半導体基板11を有する。絶縁体12の下面が、基板11の表面より下に設けられる。絶縁体12の側面が、基板11に接する。第2導電型の第1半導体領域13は、基板11の表面から離れて、基板11の内部に設けられる。第1半導体領域13の側面が、基板11を介して絶縁体12の側面に対向する。酸化シリコン領域66は、第1半導体領域13の上方に設けられる。酸化シリコン領域66は、第1半導体領域13の上方に凹面を有する。窒化シリコン領域67は、第1半導体領域13の上方に設けられる。窒化シリコン領域67は、第1半導体領域13の上方に酸化シリコン領域66の凹面に一致する凸面を有する。導電体65、64は、酸化シリコン領域66と窒化シリコン領域67の側方に設けられる。導電体65、64は、アルミニウム合金等の金属膜である。窒化シリコン領域67は、層間膜となる酸化シリコン領域66、30と異なる屈折率を有する。このことにより、窒化シリコン領域67に凸レンズ効果を持たせることができる。 導電体65、64により、導電体65と64の間が照射光の開口と規定される。この開口とほぼ同じ高さに凸レンズ効果を有する窒化シリコン領域67が形成される。
(Example 3 of the fourth embodiment)
As shown in FIG. 31A, the solid-
第4の実施の形態の実施例3では、照射光の開口を規定する金属膜とフォトダイオードPDの間に集光を目的として層間膜材料30、66と屈折率の異なる材料67により凸レンズを形成する。すなわち、ゲート電極16、19乃至21、フォトダイオードPDを形成する。減圧(LP)−CVD法などにより層間絶縁膜30を4000Å程度堆積する。次に、導電体65、66を、スパッタリング法で堆積し、RIE法でパターンエッチングして形成する。いわゆる埋め込み性のあるシリコン酸化膜66を1000Å程度堆積する。CVD法などでシリコン窒化膜67を例えば15000Å堆積する。この後、ケミカルメカニカルポリッシング(CMP)法やレジストエッチバック法などで、シリコン窒化膜67表面を平坦化する。このことで、フォトダイオードPD上には、シリコン窒化膜67の膜厚が厚く、導電体64等の上などでは、薄くなるため、下に凸の凸レンズを形成することができる。
In Example 3 of the fourth embodiment, a convex lens is formed of a material 67 having a refractive index different from that of the
(第4の実施の形態の実施例4)
第4の実施の形態の実施例4に係る固体撮像装置1は、図32(a)に示すように、画素C1、C2を有している。図32(b)は、図32(a)のI−I方向の断面図である。第4の実施の形態の実施例4に係る固体撮像装置1は、図32(b)に示すように、第4の実施の形態の実施例3の図31(b)と同様な構造を有する。しかし、一部異なる構造を有している。すなわち、酸化シリコン領域69は、第1半導体領域13の上方に設けられる。酸化シリコン領域69は、第1半導体領域13の上方に凹面を有する。窒化シリコン領域68は、第1半導体領域13の上方に設けられる。窒化シリコン領域68は、第1半導体領域13の上方に酸化シリコン領域69の凹面に一致する凸面を有する。導電体65、64は、酸化シリコン領域69と窒化シリコン領域68の側方に設けられる。このことにより、窒化シリコン領域68に凸レンズ効果を持たせることができる。導電体65、64により、導電体65と64の間が照射光の開口と規定される。この開口とほぼ同じ高さに凸レンズ効果を有する窒化シリコン領域68が形成される。
(Example 4 of the fourth embodiment)
The solid-
第4の実施の形態の実施例4では、開口を規定する導電体64,65とほぼ同じ高さかあるいは、それよりも低い高さに層内レンズを形成する。第4の実施の形態の実施例4の形成方法は、第4の実施の形態の実施例3と同様に、ゲート電極16等、フォトダイオードPD、さらには、必要に応じて反射防止膜を形成する。シリコン酸化膜などの層間膜30をたとえばLP−CVD法などにより堆積する。層間膜30をCMP法や、レジストエッチバック(EB)法などにより平坦化する。開口を規定する導電体64、65として、たとえば金属膜のアルミニウム(Al)などをスパッタリング法などにより、たとえば膜厚4000Å程度堆積する。レジスト塗布、レジストパターニング、RIE法などによる金属膜のパターニングを行う。所望の領域の金属膜を除去し、開口領域を確保し、開口を規定する導電体64、65を形成する。このとき、導電体64、65の厚さ分だけ表面上には段差が生じている。ここで、たとえば、LP−CVD法などでシリコン窒化膜68を導電体64、65の段差よりも少ない膜厚に相当する分、たとえば、2000Å程度堆積する。この結果、導電体64、65上では2000Åの厚さでシリコン窒化膜68が堆積する。しかしながら、導電体64、65の開口部では、シリコン窒化膜68の膜堆積時におけるシャドーウィングなどにより、導電体64、65の開口の端部では、ほとんどシリコン窒化膜68が堆積しないか、膜厚が薄くなる。また、導電体64、65の開口の中央部近傍では、ほぼ2000Å程度の膜厚になる。この結果、導電体64、65の開口部で、シリコン窒化膜68の凸レンズを形成することができる。こののち、LP−CVD法などにより、シリコン酸化膜69を堆積し、CMP法やレジストEB法による平坦化を行う。
In Example 4 of the fourth embodiment, the in-layer lens is formed at the same height as or lower than the
(第4の実施の形態の実施例5)
第4の実施の形態の実施例5に係る固体撮像装置1は、図33(a)に示すように、画素C1、C2を有している。図33(b)は、図33(a)のI−I方向の断面図である。第4の実施の形態の実施例5に係る固体撮像装置1は、図33(b)に示すように、第4の実施の形態の実施例4の図32(b)と同様な構造を有する。しかし、一部異なる構造を有している。すなわち、酸化シリコン領域71は、第1半導体領域13の上方に設けられる。酸化シリコン領域71は、第1半導体領域13の上方に凹面を有する。窒化シリコン領域70は、第1半導体領域13の上方に設けられる。窒化シリコン領域70は、第1半導体領域13の上方に酸化シリコン領域71の凹面に一致する凸面を有する。導電体16は、酸化シリコン領域71と窒化シリコン領域70の側方に設けられる。このことにより、窒化シリコン領域70に凸レンズ効果を持たせることができる。導電体65、64により、導電体65と64の間が照射光の開口と規定される。この開口より低いところに凸レンズ効果を有する窒化シリコン領域70が形成される。
(Example 5 of the fourth embodiment)
The solid-
第4の実施の形態の実施例5では、開口を規定する導電体64,65よりも低い高さに層内レンズを形成する。第4の実施の形態の実施例5の形成方法は、第4の実施の形態の実施例3と同様に、ゲート電極16等、フォトダイオードPD、さらには、必要に応じて反射防止膜を形成する。このとき、ゲート電極16、絶縁体12により表面上には段差が生じている。ここで、シリコン窒化膜70を、2000Å程度堆積する。この結果、第4の実施の形態の実施例4と同様に、シリコン窒化膜70の凸レンズを形成することができる。こののち、LP−CVD法などにより、シリコン酸化膜71を堆積し、CMP法やレジストEB法による平坦化を行う。開口を規定する導電体64、65を膜厚4000Å程度堆積する。導電体64、65のパターニングを行い、開口を規定する導電体64、65を形成する。こののち、LP−CVD法などにより、シリコン酸化膜72を堆積し、CMP法やレジストEB法による平坦化を行う。
In Example 5 of the fourth embodiment, the in-layer lens is formed at a height lower than the
1 固体撮像装置
2 画素アレー
3 信号走査回路
4 信号読み出し回路
5 画素
11 p型半導体基板
12 素子分離領域
13 フォトダイオード(PD)の信号蓄積部
14 検出部(ディテクトノード、FET1のドレイン領域)
15 FET1のゲート絶縁膜
16 FET1のゲート電極
17 活性領域
18 チャネルストッパー兼暗電流抑制領域
19 FET4のゲート電極
20 FET3のゲート電極
21 FET2のゲート電極
22 n型半導体領域
23 コンダクションバンド
24 蓄積された信号電子
25 移動した信号電子
26 p型半導体領域
27 ゲート電極の際で発生し暗電流となる電子の分布
28 突起部(凸部)
29 パンチスルー防止領域
30 層間絶縁膜
31 電子
32 素子分離領域
33 チャネルストッパー領域
34 暗電流抑制領域
35 マイクロレンズ
36、37 電子の移動する方向
38 凸部
39 不純物領域
40 PDpの不純物濃度分布
41 PDn(13)の不純物濃度分布
42 PDn(13と38)の不純物濃度分布
43 PDn(38)の不純物濃度分布
44 レジスト
45 不純物拡散層
46、53 イオンビーム
47 ポリシリコン膜
48、49、50、52 レジスト
51 レジストの開口
52乃至54 シリコン酸化膜
55乃至60 シリコン窒化膜
61乃至63 レジスト
64、65 メタル配線
66、69、71、72 シリコン酸化膜
67、68、70 シリコン窒化膜
FET1 読み出しトランジスタ(転送トランジスタ)
FET2 リセットトランジスタ
FET3 増幅トランジスタ
FET4 行選択トランジスタ
DESCRIPTION OF
15
29 Punch-through
FET2 Reset transistor FET3 Amplification transistor FET4 Row selection transistor
Claims (2)
前記基板の内部に設けられた第2導電型の第1半導体領域と、
前記基板の上で前記第1半導体領域の上方に設けられたシリコン酸化膜と、
前記シリコン酸化膜の上に設けられたシリコン窒化膜とを有し、
前記第1半導体領域の上方における前記シリコン酸化膜の膜厚と前記シリコン窒化膜の膜厚の合計が60nmより厚いことを特徴とする固体撮像装置。 A first conductivity type semiconductor substrate;
A first semiconductor region of a second conductivity type provided in the substrate;
A silicon oxide film provided on the substrate and above the first semiconductor region;
A silicon nitride film provided on the silicon oxide film,
A solid-state imaging device, wherein a total thickness of the silicon oxide film and the silicon nitride film above the first semiconductor region is greater than 60 nm.
前記基板の内部に設けられた第2導電型の第1半導体領域と、
前記基板より上方に設けられ、前記第1半導体領域の上方部分に凹面を有する酸化シリコン領域と、
前記酸化シリコン領域の上方に設けられ、前記酸化シリコン領域の前記凹面に一致する凸面を有する窒化シリコン領域と、
前記第1半導体領域の上方部分に設けられた前記酸化シリコン領域の側方に設けられる導電体とを有することを特徴とする固体撮像装置。
A first conductivity type semiconductor substrate;
A first semiconductor region of a second conductivity type provided in the substrate;
A silicon oxide region provided above the substrate and having a concave surface in an upper portion of the first semiconductor region;
A silicon nitride region provided above the silicon oxide region and having a convex surface coinciding with the concave surface of the silicon oxide region;
A solid-state imaging device comprising: a conductor provided on a side of the silicon oxide region provided in an upper portion of the first semiconductor region.
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2004344712A JP2005129965A (en) | 2004-11-29 | 2004-11-29 | Solid-state imaging device |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2004344712A JP2005129965A (en) | 2004-11-29 | 2004-11-29 | Solid-state imaging device |
Related Parent Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP2001381928A Division JP3723124B2 (en) | 2001-12-14 | 2001-12-14 | Solid-state imaging device |
Publications (1)
Publication Number | Publication Date |
---|---|
JP2005129965A true JP2005129965A (en) | 2005-05-19 |
Family
ID=34650976
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP2004344712A Pending JP2005129965A (en) | 2004-11-29 | 2004-11-29 | Solid-state imaging device |
Country Status (1)
Country | Link |
---|---|
JP (1) | JP2005129965A (en) |
Cited By (8)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
WO2007015420A1 (en) * | 2005-08-03 | 2007-02-08 | Matsushita Electric Industrial Co., Ltd. | Solid-state imaging device |
JP2007067379A (en) * | 2005-08-03 | 2007-03-15 | Matsushita Electric Ind Co Ltd | Solid state imaging device |
JP2007184422A (en) * | 2006-01-06 | 2007-07-19 | Canon Inc | Solid-state image sensing device and its manufacturing method |
JP2007294486A (en) * | 2006-04-20 | 2007-11-08 | Toshiba Corp | Solid state imaging device |
EP2065938A2 (en) | 2007-11-30 | 2009-06-03 | Sony Corporation | Solid-state imaging device and camera |
WO2010080677A1 (en) * | 2009-01-09 | 2010-07-15 | Omnivision Technologies, Inc. | Peninsula transfer gate in a cmos pixel |
JP2011193027A (en) * | 2011-06-21 | 2011-09-29 | Canon Inc | Solid-state imaging apparatus |
JP2011204878A (en) * | 2010-03-25 | 2011-10-13 | Sony Corp | Solid-state image pickup device and electronic equipment |
-
2004
- 2004-11-29 JP JP2004344712A patent/JP2005129965A/en active Pending
Cited By (23)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP2007067379A (en) * | 2005-08-03 | 2007-03-15 | Matsushita Electric Ind Co Ltd | Solid state imaging device |
WO2007015420A1 (en) * | 2005-08-03 | 2007-02-08 | Matsushita Electric Industrial Co., Ltd. | Solid-state imaging device |
US7719040B2 (en) | 2005-08-03 | 2010-05-18 | Panasonic Corporation | Solid-state imaging device |
JP2007184422A (en) * | 2006-01-06 | 2007-07-19 | Canon Inc | Solid-state image sensing device and its manufacturing method |
JP4764243B2 (en) * | 2006-04-20 | 2011-08-31 | 株式会社東芝 | Solid-state imaging device |
JP2007294486A (en) * | 2006-04-20 | 2007-11-08 | Toshiba Corp | Solid state imaging device |
US7719591B2 (en) | 2006-04-20 | 2010-05-18 | Kabushiki Kaisha Toshiba | Solid-state imaging device |
US8471312B2 (en) | 2007-11-30 | 2013-06-25 | Sony Corporation | Solid-state imaging device and camera |
US9160955B2 (en) | 2007-11-30 | 2015-10-13 | Sony Corporation | Solid-state imaging device and camera |
EP3151280A1 (en) | 2007-11-30 | 2017-04-05 | Sony Corporation | Solid-state imaging device and camera |
DE202008018642U1 (en) | 2007-11-30 | 2017-03-06 | Sony Corporation | Solid state imaging device and camera |
EP2246887A2 (en) | 2007-11-30 | 2010-11-03 | Sony Corporation | Solid-state imaging device and camera |
US8183609B2 (en) | 2007-11-30 | 2012-05-22 | Sony Corporation | Solid-state imaging device and camera |
US8242547B2 (en) | 2007-11-30 | 2012-08-14 | Sony Corporation | Solid-state imaging device and camera |
US8309383B2 (en) | 2007-11-30 | 2012-11-13 | Sony Corporation | Solid-state imaging device and camera |
EP2065938A2 (en) | 2007-11-30 | 2009-06-03 | Sony Corporation | Solid-state imaging device and camera |
US8653436B2 (en) | 2009-01-09 | 2014-02-18 | Omnivision Technologies, Inc. | CMOS pixel including a transfer gate overlapping the photosensitive region |
WO2010080677A1 (en) * | 2009-01-09 | 2010-07-15 | Omnivision Technologies, Inc. | Peninsula transfer gate in a cmos pixel |
JP2011204878A (en) * | 2010-03-25 | 2011-10-13 | Sony Corp | Solid-state image pickup device and electronic equipment |
US9167184B2 (en) | 2010-03-25 | 2015-10-20 | Sony Corporation | Solid-state image taking device and electronic apparatus |
US9648260B2 (en) | 2010-03-25 | 2017-05-09 | Sony Semiconductor Solutions Corporation | Solid-state image taking device with uniform noise distribution |
US9942499B2 (en) | 2010-03-25 | 2018-04-10 | Sony Semiconductor Solutions Corporation | Solid-state image taking device with uniform noise distribution |
JP2011193027A (en) * | 2011-06-21 | 2011-09-29 | Canon Inc | Solid-state imaging apparatus |
Similar Documents
Publication | Publication Date | Title |
---|---|---|
JP3723124B2 (en) | Solid-state imaging device | |
JP4340248B2 (en) | Method for manufacturing a semiconductor imaging device | |
KR102674895B1 (en) | Image sensor and method of fabricating the same | |
US6974715B2 (en) | Method for manufacturing CMOS image sensor using spacer etching barrier film | |
CN1835245B (en) | Image sensor with embedded photodiode region and fabrication method thereof | |
US7232712B2 (en) | CMOS image sensor and method for fabricating the same | |
US9111829B2 (en) | Color-optimized image sensor | |
US20060273355A1 (en) | CMOS image sensor and method for manufacturing the same | |
JP2012182426A (en) | Solid state image pickup device, image pickup system using solid state image pickup device and solis state image pickup device manufacturing method | |
US7256469B2 (en) | Solid-state image pickup device | |
US7485939B2 (en) | Solid-state imaging device having a defect control layer and an inversion layer between a trench and a charge accumulating area | |
KR102581170B1 (en) | Backside illuminated image sensor and method of manufacturing the same | |
JP2005072236A (en) | Semiconductor device and method for manufacturing same | |
US7572663B2 (en) | Method for manufacturing CMOS image sensor | |
JP6727897B2 (en) | Solid-state imaging device, method of manufacturing solid-state imaging device, and imaging system | |
JP5885721B2 (en) | Method for manufacturing solid-state imaging device | |
JP2005129965A (en) | Solid-state imaging device | |
TWI525801B (en) | Image sensor with doped transfer gate | |
US7868364B2 (en) | Image sensor | |
JP2007311648A (en) | Solid-state imaging device and manufacturing method therefor | |
JP2006344914A (en) | Solid-state imaging apparatus, its manufacturing method, and camera | |
JP2006121112A (en) | Solid-state imaging device and its driving method | |
JP2005317639A (en) | Photoelectric transfer device and its manufacturing method | |
KR20100089748A (en) | Solid-state imaging device, imaging apparatus, and manufacturing method of solid-state imaging device | |
JP2001345437A (en) | Solid-state image sensing element and its manufacturing method |
Legal Events
Date | Code | Title | Description |
---|---|---|---|
A131 | Notification of reasons for refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20080509 |
|
A02 | Decision of refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A02 Effective date: 20080930 |