負荷とその駆動装置とを各種機器で使用する場合、負荷自体に故障などの異常が生じたり、負荷と駆動装置との接続部分に異常が生じたりする可能性がある。信頼性が高い機器では、そのような異常を確実に判定し、適切な対策を可能にする必要がある。
たとえば、PWM方式の負荷駆動装置では、基準の発振周期に対してスイッチング素子がONになるデューティの情報から過電流などを検出することができる。自励発振式の負荷駆動装置では、PWM方式のように基準の発振周期を有していないため、周期に対するデューティから負荷異常を検出することができない。このため、過電流検出には、専用の過電流検出手段を追加して対応させている。専用の過電流検出手段を追加すると、自励発振式の負荷駆動装置がPWM方式よりも回路構成を簡単にすることができるという利点が減殺されてしまう。また、負荷の異常は過電流ばかりではなく、多くの種類の異常を適切に判定可能であることが望ましい。
本発明の目的は、多くの種類の異常を簡単な構成で適切に判定することができる自励発振式負荷駆動装置を提供することである。
本発明は、負荷の駆動状態が予め設定される上限を超えるとスイッチング素子が遮断し、負荷の駆動状態が予め設定される下限未満となるとスイッチング素子が導通するように、駆動状態のフィードバックによるスイッチング動作で自励発振を行う自励発振式負荷駆動装置において、
フィードバック経路での動作遅れを検出する遅れ検出手段と
遅れ検出手段によって検出される動作遅れが、自励発振の周期に対して予め定める条件を満たすか否かを判定し、該動作遅れが該条件を満たさないときに負荷異常を表す信号を出力する異常判定手段とを含むことを特徴とする自励発振式負荷駆動装置である。
本発明に従えば、自励発振式負荷駆動装置は、負荷の駆動状態が予め設定される上限を超えるとスイッチング素子が遮断し、駆動状態が予め設定される下限未満となるとスイッチング素子が導通するように、駆動状態のフィードバックによるスイッチング動作で自励発振を行うので、負荷は、上限と下限との間の駆動状態となるように制御される。自励発振式負荷駆動装置には、遅れ検出手段と、異常判定手段とが含まれる。駆動状態をフィードバックして自励発振を行うので、駆動状態の検出から検出に応じたスイッチング動作の結果が発生するまでには、動作の遅れが生じる。自励発振の周期は、動作の遅れより短時間にすることはできず、負荷が適切に駆動されている状態では、発振周期に対して動作の遅れは比較的小さな割合となる。
たとえば、負荷が短絡状態となると、スイッチング素子の入出力間の動作遅れには変化がなくても自励発振周期が短くなる。遅れ検出手段がフィードバック経路での動作遅れを検出すると、異常判定手段は、検出される動作の遅れが自励発振の周期に対して予め定める条件を満たすか否かを判定し、動作遅れがその条件を満たさないときに負荷異常を表す信号を出力する。自励発振の周期に比較して、フィードバック経路での動作の遅れが適切な範囲となるように条件を設定しておけば、多くの種類の異常が負荷に生じると、異常がフィードバックされてスイッチング素子のスイッチング動作も異常となり、動作遅れと発振周期との関係が条件を満たさなくなってしまうので、簡単な構成で適切に異常を判定することができる。
また本発明で、前記遅れ検出手段は、前記スイッチング素子の入力と出力との間に生じる論理的な異常を前記動作遅れとして検出することを特徴とする。
本発明に従えば、スイッチング素子は、ONまたはOFFの入力に対して所定の論理的関係を有するONまたはOFFの出力状態となるのに、素子自体や回路構成などに基づく遅延を生じる。遅延が生じている期間は、スイッチング素子への入力と、スイッチング素子からの出力との間には、所定の論理的関係が成立しないので、入力と出力との論理的な比較で、容易に検出することができる。
また本発明で、前記スイッチング素子の入力と出力との間に生じる論理的な異常の期間に遅延を付加する遅延付加手段をさらに含むことを特徴とする。
本発明に従えば、スイッチング素子の入力と出力との間に生じる論理的な異常の期間が短くても、遅延負荷手段によって遅延を付加するので、異常判定手段が自励発振の周期との比較に基づく異常判定を行いやすくすることができる。
また本発明で、前記遅延付加手段は、前記スイッチング素子の入力への駆動を遅延させることを特徴とする。
本発明に従えば、遅延付加手段によってスイッチング素子への入力が遅延させられるので、出力も遅延に応じて遅れ、遅延前の入力と遅延後の出力との間の動作遅れを容易に検出することができる。
また本発明で、前記遅延付加手段は、前記遅れ検出手段が前記スイッチング素子の入力と出力との間に生じる論理的な異常を検出する入力を遅延させることを特徴とする。
本発明に従えば、遅延付加手段によって遅れ検出手段がスイッチング素子の入力と出力との間に生じる論理的な異常を検出する入力を遅延させるので、スイッチング素子の動作の遅れとして異常判定手段が判定する時間を遅延によって延長させ、異常の判定を容易に行わせることができる。
また本発明で、前記遅延付加手段は、前記遅れ検出手段が前記論理的な異常を生じる期間を検出する出力を遅延させることを特徴とする。
本発明に従えば、遅延付加手段によって遅れ検出手段がスイッチング素子の入力と出力との間に生じる論理的な異常を検出する出力を遅延させるので、スイッチング素子の動作の遅れとして異常判定手段が判定する時間を遅延によって延長させ、異常の判定を容易に行わせることができる。
また本発明で、前記遅延付加手段は、短パルス発生手段を含み、該短パルス発生手段で発生する短パルスのパルス幅で前記遅延を付加することを特徴とする。
本発明に従えば、短パルス発生手段が発生する短パルスのパルス幅の時間だけ、スイッチング素子の入力と出力との間に生じる論理的な異常の検出期間を延長することができる。
また本発明で、前記短パルス発生手段は、発生する短パルスのパルス幅を変更する変更手段を備えることを特徴とする。
本発明に従えば、短パルス発生手段から発生する短パルスのパルス幅を変更して、自励発振の周期に対して動作遅れとして異常を判定しやすくすることができる。
また本発明で、前記遅れ検出手段は、前記負荷の駆動状態が前記予め定める上限を超えるオーバシュートが生じる領域を、前記スイッチング素子の動作遅れとして検出することを特徴とする。
本発明に従えば、負荷の駆動状態が予め定める上限を超えると、フィードバックによってスイッチング素子による負荷の駆動が停止されるけれども、フィードバック経路の遅れによって、負荷の駆動状態が上限を超えるオーバシュートが発生し、負荷の異常時には、オーバシュートの期間も異常になる。オーバシュートの領域は、上限を検出する手段で容易に検出することができ、遅れ検出手段を簡単に構成することができる。
また本発明で、前記遅れ検出手段は、前記負荷の駆動状態が前記予め定める下限未満となるアンダーシュートが生じる領域を、前記スイッチング素子の動作遅れとして検出することを特徴とする。
本発明に従えば、負荷の駆動状態が予め定める下限未満となると、フィードバックによってスイッチング素子による負荷の駆動が行われるけれども、フィードバック経路の遅れによって、負荷の駆動状態が下限未満となるアンダーシュートが発生し、負荷の異常時には、アンダーシュートの期間も異常になる。アンダーシュートの領域は、下限を検出する手段で容易に検出することができ、遅れ検出手段を簡単に構成することができる。
また本発明で、前記遅れ検出手段は、前記負荷の駆動状態が前記予め定める上限を超えるオーバシュートが生じる領域と、前記負荷の駆動状態が前記予め定める下限未満となるアンダーシュートが生じる領域とを、前記スイッチング素子の動作遅れとして検出することを特徴とする。
本発明に従えば、負荷の駆動状態が予め定める上限を超えると、フィードバックによってスイッチング素子による負荷の駆動が停止されるけれども、フィードバック経路の遅れによって、負荷の駆動状態が上限を超えるオーバシュートが発生し、負荷の異常時には、オーバシュートの期間も異常になる。負荷の駆動状態が予め定める下限未満となると、フィードバックによってスイッチング素子による負荷の駆動が行われるけれども、フィードバック経路の遅れによって、負荷の駆動状態が下限未満となるアンダーシュートが発生し、負荷の異常時には、アンダーシュートの期間も異常になる。オーバシュートおよびアンダーオーバシュートの領域は、上限および下限を検出する手段で、それぞれ容易に検出することができ、遅れ検出手段を簡単に構成することができる。
また本発明で、前記異常判定手段は、
前記遅れ検出手段によって検出される前記スイッチング素子の動作遅れが生じる期間に充電され、前記自励発振の周期中で該期間外に放電される充放電手段と、
充放電手段の充電電圧を予め設定される基準電圧と比較する比較手段とを含み、
該期間が長く続いて該端子電圧が該基準電圧を超えるか、該期間外の時間が短くて放電が充分になされずに次の充電が行われて該端子電圧が該基準電圧を超えるときに、前記予め定める条件を満たさないと判定することを特徴とする。
本発明に従えば、負荷の駆動が適切に行われている状態では、自励発振の周期に比較してスイッチング素子の動作遅れが生じる期間は短いので、遅れ検出手段によって検出されるスイッチング素子の動作遅れが生じる期間に充電され、自励発振の周期中でその期間外に放電される充放電手段では、充電よりも放電の期間の方が長くなり、端子電圧が基準電圧に達するまで上昇しないで、下降し、端子電圧が0となる状態が続く。負荷に異常が生じると、スイッチング素子の動作遅れとして検出される期間が長くなって、充放電手段の端子電圧が基準電圧を超えるように上昇したり、自励発振の周期が短くなって、充放電手段の端子電圧が0まで低下する前に次の充電が行われ、充放電手段の端子電圧が基準電圧を超えるように上昇するので、容易に異常を判定することができる。
また本発明で、前記異常判定手段は、前記充放電手段の充電条件または放電条件のうちの少なくとも一方を変更する変更手段を備えることを特徴とする。
本発明に従えば、充放電手段の充電条件または放電条件のうちの少なくとも一方を変更することができるので、異常の判定を行いやすいように変更することができる。
また本発明で、前記異常判定手段は、
前記自励発振の周期よりも短い周期でクロック信号を発生するクロック発生手段と、
前記遅れ検出手段によって検出される前記スイッチング素子の動作遅れが生じる期間にクロック信号を加算するように計数し、該自励発振の周期中で該期間外にクロック信号を減算して計数値が0になれば減算を停止するように計数する計数手段と、
計数手段の計数値を予め設定される基準値と比較する比較手段とを含み、
該期間が長く続いて該計数値が該基準値を超えるか、該期間外の時間が短くて減算が充分になされずに次の加算が行われて該計数値が該基準値を超えるときに、前記予め定める条件を満たさないと判定することを特徴とする。
本発明に従えば、たとえばカウンタなどの計数手段でクロック信号を計数して、遅れ検出手段によって検出するスイッチング素子の動作の遅れと自励発振の周期とを比較して、予め設定される条件を満たすか否かの判定を、デジタル回路で実現することができ、半導体集積回路としても容易に実現することができる。
また本発明は、前記負荷の駆動状態として、過電流を検出する過電流検出手段をさらに含み、
前記異常判定手段は、過電流検出手段が過電流を検出している期間を、前記遅れ検出手段によって検出される動作遅れに加えて前記判定を行うことを特徴とする。
本発明に従えば、過電流検出手段を設けて、過電流を検出している期間を、スイッチング素子の入力と出力との間に動作遅れが生じている期間に加えて異常の判定を行うので、異常となっている負荷にインダクタンス成分などが含まれて、自励発振の周期には大きな変化がなくても、異常判定を適切に行うことができる。
また本発明で、前記異常判定手段は、前記過電流検出手段が過電流を検出している期間を前記動作遅れに加えて判定を行う機能を、有効または無効に選択可能な機能選択手段を備えることを特徴とする。
本発明に従えば、過電流の検出を動作遅れに加えて異常判定を行う機能を、有効または無効に選択可能であるので、負荷の投入時に大きな突入電流が流れる場合などでは、投入時に無効を選択して、負荷の投入後に有効を選択し、負荷の起動と起動後の異常判定とを、それぞれ適切に行うことができる。
また本発明で、前記スイッチング素子は、前記負荷の高電位側と低電位側とにそれぞれ設けられ、
高電位側および低電位側の両方のスイッチング素子が同時に負荷を駆動する状態で、高電位側または低電位側の一方のスイッチング素子に駆動状態がフィードバックされて前記スイッチング動作による自励発振が行われることを特徴とする。
本発明に従えば、負荷の駆動を高電位側と低電位側とに設けるスイッチング素子の両方によって確実に行い、一方を駆動状態のフィードバックによるスイッチング制御で自励発振を生じさせるので、駆動が開始されてからの駆動状態を監視して、種々の異常を容易に判定することができる。
たとえば、高電位側のスイッチング素子に負荷の駆動状態をフィードバックして自励発振を生じさせている場合、負荷が高電位側で電源に短絡している天絡時には、高電位側のスイッチング素子による駆動を停止しても負荷に対しては高電位側のスイッチング素子を介する駆動が続けられていると同等の状態となり、駆動の停止が入力されても出力の論理状態が変化しないので、スイッチング素子の入力と出力との間に大きな動作遅れが生じていると検出され、自励発振の周期として条件に設定されている範囲を超えて、異常として判定される。
負荷の低電位側が電源の高電位側に短絡している天絡時には、高電位側のスイッチング素子による駆動の断続は負荷の駆動状態に影響しないので、スイッチング素子の入力と出力との間で大きな動作遅れが生じていると検出され、自励発振の周期として条件に設定されている範囲を超えて、異常として判定される。
以上のように本発明によれば、負荷の駆動状態の検出から検出に応じたスイッチング動作の結果が発生するまでに生じる動作の遅れと、自励発振の周期とを比較して、異常が生じているか否かの判定を行うので、簡単な構成で適切に異常を判定することができる。
また本発明によれば、スイッチング素子には、素子自体や回路構成などに基づく遅延を生じ、入力と出力との間の論理的な比較で、容易に検出することができる。
また本発明によれば、スイッチング素子の入力と出力との間に生じる論理的な異常の期間が短くても、遅延負荷手段によって遅延を付加するので、異常判定手段が自励発振の周期との比較に基づく異常判定を行いやすくすることができる。
また本発明によれば、遅延付加手段によってスイッチング素子への入力を遅延させ、遅延前の入力と遅延後の出力との間の動作遅れを容易に検出することができる。
また本発明によれば、遅延付加手段によって遅れ検出手段がスイッチング素子の入力と出力との間に生じる論理的な異常を検出する入力を遅延させるので、異常の判定を容易に行わせることができる。
また本発明によれば、遅延付加手段によって遅れ検出手段がスイッチング素子の入力と出力との間に生じる論理的な異常を検出する出力を遅延させるので、異常の判定を容易に行わせることができる。
また本発明によれば、短パルスのパルス幅の時間だけ、スイッチング素子の入力と出力との間に生じる論理的な異常の検出期間を延長することができる。
また本発明によれば、短パルスのパルス幅を変更して、自励発振の周期に対して動作遅れとして異常を判定しやすくすることができる。
また本発明によれば、駆動状態の上限を検出する手段で容易に検出することができるオーバシュートを動作遅れとして検出するので、遅れ検出手段を簡単に構成することができる。
また本発明によれば、駆動状態の下限を検出する手段で容易に検出することができるアンダーシュートを動作遅れとして検出するので、遅れ検出手段を簡単に構成することができる。
また本発明によれば、駆動状態の上限と下限とを検出する手段で容易に検出することができるオーバシュートとアンダーシュートとを動作遅れとして検出するので、遅れ検出手段を簡単に構成することができる。
また本発明によれば、充放電手段の端子電圧から付加の異常を容易に判定することができる。
また本発明によれば、充放電手段の充電条件または放電条件、異常の判定を行いやすいように変更することができる。
また本発明によれば、スイッチング素子の動作の遅れと自励発振の周期とを比較して、予め設定される条件を満たすか否かの判定を、デジタル信号処理で容易に行うことができる。
また本発明によれば、異常となっている負荷にインダクタンス成分などが含まれて、自励発振の周期には大きな変化がなくても、異常判定を適切に行うことができる。
また本発明によれば、負荷の投入時に大きな突入電流が流れる場合などでは、投入時には過電流による異常判定を無効にして、負荷の起動時と起動後の異常判定とを、それぞれ適切に行うことができる。
また本発明によれば、負荷の駆動を高電位側と低電位側とに設けるスイッチング素子の両方によって確実に行い、駆動が開始されてからの駆動状態を監視して、種々の異常を容易に判定することができる。
図1は、本発明の実施の第1形態である自励発振式負荷駆動装置1の概略的な電気的構成を示す。自励発振式負荷駆動装置1は、直流電源による負荷2の駆動を、駆動状態が予め設定される上限を超えると停止し、駆動状態が予め設定される下限未満となると行うように、駆動状態のフィードバックによるスイッチング素子のスイッチング動作で自励発振を行う。負荷2は、たとえば自動車のエンジンに燃料を供給する経路に用いられる制御弁やアクチュエータなどであり、インダクタンス成分を有する。負荷2は、直流電源の正電圧が出力される高電位側と接地電位側とに、負荷接続端子3,4を介してそれぞれ接続される。直流電源の正電圧は、たとえば12V程度である。
負荷2の駆動は、IN端子5に入力される負荷駆動信号の論理レベルに基づいて行われ、入力がHiレベルになると電流が流れ、入力がLoレベルになると電流が遮断される。論理レベルは、たとえば電源電圧を5Vとするデジタル半導体回路で標準化されているレベルとする。自励発振式負荷駆動装置1は、負荷2の駆動状態を監視する機能も備え、異常状態が検出されると、通常はHiレベルであるDIAG端子6をLoレベルに変化させる。このような自励発振式負荷駆動装置1の主要部分は、半導体集積回路上に制御回路7として形成される。
負荷2は、電源の高電位側および接地電位側と負荷接続端子3,4との間に接続されるスイッチング素子としてのハイサイド側MOSトランジスタ8およびローサイド側MOSトランジスタ9のスイッチング動作によって、それぞれ駆動される。ハイサイド側MOSトランジスタ8は、PチャネルMOSトランジスタであり、ソースが電源の高電位側に接続され、ドレインが負荷接続端子3を介して負荷2の一端に接続される。ローサイド側MOSトランジスタ9は、NチャネルMOSトランジスタであり、ドレインが負荷接続端子4を介して負荷2の他端に接続され、ソースが接地される。スイッチング素子としては、バイポーラトランジスタやIGBTなど、他の種類の電力制御用スイッチング素子を使用することもできる。また、制御回路7とともに、半導体集積回路上に形成することもできる。
負荷2に流れる電流は、シャント抵抗10の両端間の電圧として検出する。自励発振式負荷駆動装置1では、ハイサイド側MOSトランジスタ8のドレインと負荷2との接続部分である負荷接続端子3と接地との間に抵抗11を接続し、負荷接続端子3と接地との間の電圧を、抵抗12を介して制御回路7に入力する。なお、負荷2はインダクタンス成分を有するので、電流の遮断時の逆起電力で、負荷接続端子3に負の電圧が発生するおそれがあるので、ダイオード13を接続して、負の電圧を吸収するようにしている。制御回路7によるハイサイド側MOSトランジスタ8およびローサイド側MOSトランジスタ9の駆動は、それぞれのゲートに接続される抵抗14,15を介して行われる。
制御回路7内には、シャント抵抗10によって負荷2に流れる電流を検出するために、抵抗16,17,18,19および演算増幅器であるAMP20を含む差動増幅器が設けられる。AMP20の非反転入力端子は、抵抗16を介して接地され、抵抗18を介して電源の高電位側に接続される。AMP20の反転入力端子は、抵抗17を介してシャント抵抗10に発生する電圧を受け、抵抗19を介してAMP20の出力端子に接続される。シャント抵抗10の抵抗値はたとえば1Ω以下に設定され、抵抗16,17,18,19の抵抗値はたとえば1kΩ以上に設定される。抵抗16,17の抵抗値がR1で等しく、抵抗18,19の抵抗値がR2で等しいとすると、差動増幅器として、シャント抵抗10の両端に発生する電圧をR2/R1倍に増幅する動作を行う。ただし、抵抗18に電源の正電圧が与えられるので、負荷2に電流が流れずに、シャント抵抗10に発生する電圧が0Vのときに、差動増幅器としての出力電圧は、正電圧側の最大電圧となり、負荷2に流れる電流が増大するとともに、出力電圧は低下する。
この出力電圧は、弁別レベルにヒステレシスを有するコンパレータであるヒス付きCMP21によってレベル弁別される。ヒス付きCMP21は、負荷2に流れる電流が0Aから上昇して、上限の閾値であるITHに達するとLoレベルの出力となり、電流がITHよりも低く設定される下限の閾値ITLに達するとHiレベルの出力となるように動作する。ヒス付きCMP21の出力は、インバータ22で論理が反転され、2入力のNOR回路23の一つの入力端子に入力される。なお、インバータ22の出力は、モニタ端子22aを介して外部に取り出すようにすることもできる。
2入力のNOR回路23の他の入力端子には、IN端子5からAND回路24およびインバータ25を介して、負荷駆動信号が入力される。IN端子5に入力される負荷駆動信号は、インバータ26を介してラッチ回路27をリセットさせるRSET端子に与えられる。ラッチ回路27は、RSET端子にHiレベルの入力が与えられるとリセットされ、Hiレベルの出力をDIAG端子6から導出する。AND回路24は、2つの入力端子を有し、一方がIN端子5に接続されるとともに、他方がDIAG端子6に接続される。したがって、負荷2を起動する前の負荷駆動信号をLoレベルにしておく期間に、ラッチ回路27はリセットされ、AND回路24の他方の入力端子にはHiレベルがラッチ回路27から与えられ、IN端子5に入力される負荷駆動信号がHiレベルになれば、AND回路25の出力もLoレベルからHiレベルに変化する。
AND回路24の出力は、インバータ25で論理反転されて、NOR回路23の他の入力端子に入力される。負荷駆動信号Hiレベルの期間で、ラッチ回路27の出力がHiレベルであれば、インバータ25の出力はLoレベルとなる。NOR回路23は、インバータ22の出力もLoレベルになれば、出力がHiレベルになる。この出力は、インバータ28で論理反転され、MOS駆動ドライバ29および抵抗14を介してハイサイド側MOSトランジスタ8がONになるようにゲートを駆動する。インバータ22の出力がHiレベルになると、ハイサイド側MOSトランジスタ8はOFFになる。
負荷2はインダクタンス成分を含むので、ハイサイド側MOSトランジスタ8がONになると、負荷2に流れる電流は時間経過とともに増大する。シャント抵抗10の両端の電圧として検出される電流が上限ITHを超えると、インバータ22の出力はHiレベルとなり、ハイサイド側MOSトランジスタ8がOFFになり、負荷2を流れる電流は時間経過とともに減少する。シャント抵抗10の両端の電圧として検出される電流が下限ITL未満となると、インバータ22の出力はLoレベルとなり、ハイサイド側MOSトランジスタ8がONとなる。負荷駆動信号がHiレベルの期間、後述するように、ローサイド側MOSトランジスタ9をONにしておけば、電流検出からハイサイド側MOSトランジスタ8へのフィードバックで、ハイサイド側MOSトランジスタ8はON/OFFを繰り返し、自励発振状態となる。
自励発振式負荷駆動装置1では、負荷2の駆動に関する異常を、FAIL判定回路30で判定し、異常状態と判定するときは、ラッチ回路27の出力をLoレベルに変化させ、DIAG端子6から外部に異常状態を知らせるとともに、AND回路24の他方入力端子をLoレベルにして、負荷2の駆動を停止させる。FAIL判定回路30は、コンパレータ31、抵抗32,33、EXOR回路34およびFailタイマ35を含む。
コンパレータ31は、抵抗12を介して、負荷接続端子3の電圧を、電源電圧を抵抗32,33で分圧した電圧と比較して、HiレベルであるかLoレベルであるかを判定する。EXOR回路34は、NOR回路23の出力とコンパレータ34の出力との排他的論理和を出力する。NOR回路23の出力はインバータ28で論理反転されてハイサイド側MOSトランジスタ8のゲートに入力され、さらに逆位相となる出力がドレインからコンパレータ31に入力されるので、論理的にはEXOR回路34の2つの入力は同一の論理レベルとなり、EXOR回路34からの出力はLoレベルとなる。ただし、NOR回路23の出力の変化と、コンパレータ31の出力の変化との間には動作の遅れがあり、動作遅れの期間は異なる論理レベルとなって、EXOR回路34からの出力はHiレベルとなる。すなわち、EXOR回路34は、フィードバック経路での動作遅れを検出する遅れ検出手段として機能する。
Failタイマ35は、EXOR回路34によって検出される動作遅れが、自励発振の周期に対して予め定める条件を満たすか否かを判定し、動作遅れが条件を満たさないときに負荷異常を表す信号であるFAIL出力を導出する異常判定手段として機能する。
なお、フィードバック経路での動作遅れは、ハイサイド側MOSトランジスタ8の入力と出力との間に生じる遅れ時間が大きい割合を占める。ローサイド側MOSトランジスタ9は、AND回路24の出力がMOS駆動ドライバ39および抵抗15を介してゲートに与えられ、IN端子5に入力される負荷駆動信号に応じてスイッチング動作を行う。ハイサイド側MOSトランジスタ8とローサイド側MOSトランジスタ9とは、機能を交換させることもでき、また自励発振を行う側のみを用いることもできる。
自励発振式負荷駆動装置1では、スイッチング素子を、負荷2の高電位側と低電位側とに、ハイサイド側MOSトランジスタ8とローサイド側MOSトランジスタ9としてそれぞれ設け、高電位側および低電位側の両方のスイッチング素子が同時に負荷を駆動する状態で、高電位側または低電位側の一方のスイッチング素子に駆動状態がフィードバックされてスイッチング動作による自励発振が行われる。負荷2の駆動を高電位側と低電位側とに設けるスイッチング素子の両方によって確実に行い、一方を駆動状態のフィードバックによるスイッチング制御で自励発振を生じさせるので、駆動が開始されてからの駆動状態を監視して、種々の異常を容易に判定することができる。
図2は、Failタイマ35の電気的構成を示す。動作遅れと自励発振の周期とが条件を満たしているか否かの判定は、フェイルタイマコンデンサ40を定電流源41,42で充放電するときの端子電圧の変化に基づいて行う。定電流源41は電流値Iでフェイルタイマコンデンサ40を充電する。定電流源42は電流値2×Iでフェイルタイマコンデンサ40を放電する。ただし、定電流源42によるフェイルタイマコンデンサ40の放電経路にはスイッチ43が設けられ、EXOR回路34の出力に応じてON/OFFが制御される。EXOR回路34の出力がHiレベルであれば、スイッチ43はOFFとなり、フェイルタイマコンデンサ40は定電流源41から供給される電流Iで充電される。EXOR回路34の出力がLoレベルであれば、スイッチ43はONとなり、フェイルタイマコンデンサ40は、定電流源41から供給される電流Iで充電され、定電流源42に電流2×Iの電流を供給するので、差し引き電流Iで放電されることになる。充放電は、1つの発振周期内では、負荷駆動信号がLoレベルからHiレベルに変化する立上がり時点と、HiレベルからLoレベルに変化する立下がり時点との2回行われる。フェイルタイマコンデンサ40の充放電による端子電圧の変化は、コンパレータ44によって基準電圧源45の基準電圧と比較され、端子電圧が基準電圧を超えると、負荷2に異常が生じていると判定される。
図3は、ハイサイド側MOSトランジスタ8の入出力間の関係と、フェイルタイマコンデンサ40の端子電圧との関係を示す。(a)は、NOR回路23からの出力を示し、時刻t0にLoレベルからHiレベルに変化する。(b)に示すように、主としてハイサイド側MOSトランジスタ8の動作の遅れに基づき、コンパレータ31からの出力は、Δtだけ遅れて時刻t2にLoレベルからHiレベルに変化する。Δtの時間は、正常な自励発振では周期に比較して充分に短い時間となる。自励発振の周期内で、負荷2の電流が上限ITHに達した後、フィードバックによって、(a)に示すように、NOR回路23からの出力は時刻t10になるとLoレベルに変化し、遅れて、時刻t11になると、(b)に示すようにコンパレータ31からの出力もHiレベルからLoレベルに変化する。時刻t10からの負荷駆動信号の立下がり時点でも、時刻t0からの立上がり時点と同様な動作が行われる。
正常な自励発振状態では、ハイサイド側MOSトランジスタ8の入力と出力とが共にONになっている時刻t2から時刻t10までの時間は、時間Δtに比較して充分に長くなるように調整される。このため、(c)に示すように、フェイルタイマコンデンサ40が時刻t0から時刻t1までのΔtの時間に充電されても、時刻t1から時刻t2までのΔtの時間で放電され、時刻t2から時刻t10までの時間は端子電圧は0となる。
(d)は、自励発振の周期が短くなる異常状態を示す。自励発振の周期が短くなると、ハイサイド側MOSトランジスタ8をONにする時間が短くなり、時刻t1からフェイルタイマコンデンサ40を時間Δtにわたって充電した後、充電時間Δtと同一の時間が経過する前の時刻t1’から次の充電を開始するようになる。充電と放電とが同一の電流で行われても、放電時間が充電時間よりも短くなるので、時刻t1’には、フェイルタイマコンデンサ40に電荷が残る。フェイルタイマコンデンサ40の端子電圧は0になっていないので、時刻t1’からΔtの時間充電すると、さらに端子電圧が上昇する。この端子電圧が基準電圧源45に設定される基準電圧を超えると、コンパレータ44がラッチ回路27の出力をLoレベルに変化させ、異常状態であるとの判定結果を導出させる。
(e)は、ハイサイド側MOSトランジスタ8の動作遅れが大きくなる異常状態を示す。ハイサイド側MOSトランジスタ8の動作遅れが大きくなると、時刻t1からフェイルタイマコンデンサ40を充電する時間が正常時の動作遅れの時間Δtよりも長くなる。フェイルタイマコンデンサ40の端子電圧が上昇して基準電圧源45に設定される基準電圧を超えると、コンパレータ44がラッチ回路27の出力をLoレベルに変化させ、異常状態であるとの判定結果を導出させる。また、1回の充電では端子電圧が基準電圧を超えなくても、充電の時間に対して放電の時間が短ければ、次の充電は電荷が残っている状態で行われ、端子電圧は順次増大して、(d)と同様に基準電圧を超える。
すなわち、フェイルタイマコンデンサ40は、EXOR回路34によって検出されるスイッチング素子の動作遅れが生じる期間に充電され、自励発振の周期中でその期間外に放電される充放電手段として機能する。コンパレータ44は、フェイルタイマコンデンサ40の充電電圧を予め設定される基準電圧と比較する比較手段として機能する。フェイルタイマコンデンサ40およびコンパレータ44を含むFailタイマ35は、動作遅れの期間が長く続いて端子電圧が基準電圧を超えるか、期間外の時間が短くて放電が充分になされずに次の充電が行われて端子電圧が基準電圧を超えるときに、予め定める条件を満たさない異常状態であると判定する。異常状態でない正常状態と判定されるのは、フェイルタイマコンデンサ40を充電する動作遅れ時間Δtを自励発振の周期1/2から除いた時間がΔt以上となる条件、すなわち、周期が4×Δt以上となる条件が満たされるときである。このときの自励発振周波数は、1/(4×Δt)以下となる。
図4、図5、図6、図7、図8および図9は、自励発振式負荷駆動装置1での負荷異常検知のタイミングを示す。図4は、正常動作時を示す。図5は、負荷接続端子3に接続される負荷2の一端が電源の高電位側に直接接続されるD+天絡時を示す。図6は、負荷接続端子4に接続される負荷2の他端が電源の高電位側に直接接続されるD−天絡時を示す。図7は、負荷接続端子3に接続される負荷2の一端が直接接地されるD+地絡時を示す。図8は、負荷2が短絡される負荷ショート時を示す。図9は、負荷2が断線する負荷オープン時と、負荷接続端子4が直接接地されるD−地絡時とを示す。「IN」は、IN端子5に入力される負荷駆動信号である。「検出電流」は、シャント抵抗10の両端の電圧として検出される電流である。「HOUT」は、NOR回路23からの出力電圧である。D+電圧は、負荷接続端子3の電圧である。「FAILコンデンサ電圧」は、フェイルタイマコンデンサ40の端子電圧である。「DIAG」は、DIAG端子6からの出力電圧である。
図4に示すように、負荷駆動信号がLoレベルからHiレベルに変化すると、ハイサイド側MOSトランジスタ8とローサイド側MOSトランジスタ9とがONになり、負荷2には電流が流れる。検出電流が増大してITHに達すると、ハイサイド側MOSトランジスタ8はOFFになる。検出電流が減少してITLに達すると、ハイサイド側MOSトランジスタ8はONになる。ハイサイド側MOSトランジスタ8のON/OFFの動作を時間的に拡大すると、NOR回路23の出力HOUTと負荷接続端子3のD+電圧との間には時間遅れΔtが生じる。コンパレータ44の基準電圧に基づく判定ラインを5Vに近い電圧に設定しておく。発振周期をtとすると、Δt<<tのために、Fail判定は行われない。
図5に示すように、負荷接続端子3が電源の高電位側に直接接続されるD+天絡時には、負荷駆動信号がLoレベルからHiレベルに変化すると、ハイサイド側MOSトランジスタ8とローサイド側MOSトランジスタ9とがONになり、ハイサイド側MOSトランジスタ8のON/OFFは検出電流に影響しないけれども、ローサイド側MOSトランジスタ9がONになるので検出電流は増大する。しかし負荷駆動信号がLoレベルのときに、NOR回路23の出力HOUTはLoレベルであり、負荷接続端子3の電圧は、電源の高電位側の電圧+BLで変化しない。このため、EXOR回路34からの出力は、負荷駆動信号がLoレベルからHiレベルに変化する前にHiレベルとなっており、FAILコンデンサ電圧はすでに判定レベルを超えている。
負荷駆動信号がLoレベルからHiレベルに変化して、ラッチ回路27がリセット状態でなくなると、コンパレータ44はラッチ回路27の出力をLoレベルに変化させ、異常状態と判定する。なお、AND回路24の入力端子にLoレベルが入力されるので、AND回路24の出力もLoレベルとなり、ローサイド側MOSトランジスタ9がOFFとなって、負荷2に流れる電流は遮断される。
図6に示すように、負荷接続端子4が電源の高電位側に直接接続されるD−天絡時には、負荷駆動信号がLoレベルからHiレベルに変化すると、ハイサイド側MOSトランジスタ8とローサイド側MOSトランジスタ9とがONになり、ハイサイド側MOSトランジスタ8のON/OFFは検出電流に影響しないけれども、ローサイド側MOSトランジスタ9がONになると電源電圧がローサイド側MOSトランジスタ9に直接印加されるので、検出電流は直ちに増大して上限ITHを超える。しかし負荷駆動信号がLoレベルのときに、NOR回路23の出力HOUTはLoレベルであり、負荷接続端子3の電圧は、電源の高電位側の電圧+BLが負荷2を介して与えられている状態から変化しない。このため、EXOR回路34からの出力は負荷駆動信号がLoレベルからHiレベルに変化する前にHiレベルとなり、FAILコンデンサ電圧はすでに判定レベルを超えている。負荷駆動信号がLoレベルからHiレベルに変化して、ラッチ回路27がリセット状態でなくなると、コンパレータ44はラッチ回路27の出力をLoレベルに変化させ、異常状態と判定する。なお、AND回路24の入力端子にLoレベルが入力されるので、AND回路24の出力もLoレベルとなり、ローサイド側MOSトランジスタ9がOFFとなって、電流は遮断される。
図7に示すように、負荷接続端子3が直接接地されるD+地絡時には、負荷駆動信号がLoレベルからHiレベルに変化して、ハイサイド側MOSトランジスタ8がONになっても、負荷2には電流が流れず、検出電流は0のままである。NOR回路23の出力HOUTはHiレベルに変化した状態を続けるけれども、負荷接続端子3の電圧は、接地電位である0Vから変化しない。このため、EXOR回路34からの出力はHiレベルとなり、FAILコンデンサ電圧は上昇を開始する。FAILコンデンサ電圧が判定レベルに達すると、コンパレータ44はラッチ回路27の出力をLoレベルに変化させ、異常状態と判定する。ラッチ回路27の出力がLoレベルに変化すると、AND回路24の出力もLoレベルとなり、NOR回路23の出力HOUTもLoレベルとなる。EXOR回路34の出力はLoレベルに変化するので、ハイサイド側MOSトランジスタ8はOFFになり、FAILコンデンサ電圧は低下する。
図8に示すように、負荷ショート時には、負荷駆動信号がLoレベルからHiレベルに変化すると、ハイサイド側MOSトランジスタ8とローサイド側MOSトランジスタ9とがONになり、短絡経路を通ってシャント抵抗10には電流が流れる。なお、負荷シャートには、内部原因と外部原因とがある。検出電流が増大してITHに達すると、ハイサイド側MOSトランジスタ8はOFFになる。検出電流が減少してITLに達すると、ハイサイド側MOSトランジスタ8はONになる。このような自励発振の動作は、図4に示す正常動作時と同様であるけれども、負荷2が短絡しているので、抵抗やインダクタンスによる電流の変化の遅れがなくなり、高速発振して発振周期が短くなる。
ハイサイド側MOSトランジスタ8のON/OFFの動作を時間的に拡大すると、NOR回路23の出力HOUTと負荷接続端子3のD+電圧との間に生じる時間遅れΔtは、基本的に正常動作時と変わらない。発振周期が短くなっているので、FAILコンデンサ電圧は順次上昇し、判定ラインに達して、Fail判定が行われる。
図9に示すように、負荷オープン時やD−地絡時には、負荷2には電流が流れないか、流れてもシャント抵抗10には流れずに直接接地に流れてしまう。このため、検出電流は0付近のままである。IN端子5への負荷駆動信号がHiレベルになってもシャント抵抗10に検出電流が流れないので、たとえば図1に示すようなモニタ端子22aを介して、外部で異常を判定することができる。制御回路7の内部に、IN端子5への負荷駆動信号がHiレベルになって、破線で示す正常動作であれば検出電流が判定ラインに達する所定の時間が経過しても、検出電流が判定ラインに達しなければ、ラッチ回路27から異常と判定する出力を導出させる構成部分を設けるようにすることもできる。
以上のように、負荷2の駆動が適切に行われている状態では、自励発振の周期に比較してスイッチング素子であるハイサイド側MOSトランジスタ8の動作遅れが生じる期間は短いので、遅れ検出手段であるEXOR回路34によって検出されるスイッチング素子の動作遅れが生じる期間に充電され、自励発振の周期中でその期間外に放電される充放電手段であるフェイルタイマコンデンサ40では、充電よりも放電の期間の方が長くなり、端子電圧が基準電圧に達するまで上昇しないで、下降し、端子電圧が0となる状態が続く。負荷2に異常が生じると、スイッチング素子の動作遅れとして検出される期間が長くなって、充放電手段の端子電圧が基準電圧を超えるように上昇したり、自励発振の周期が短くなって、充放電手段の端子電圧が0まで低下する前に次の充電が行われ、充放電手段の端子電圧が基準電圧を超えるように上昇するので、容易に異常を判定することができる。
図2では、フェイルタイマコンデンサ40を充電する定電流源41と放電させる定電流源42とを設けているけれども、単に抵抗を介して充電し、また抵抗を介して放電するような構成とすることもできる。また、スイッチ53を充電側に設け、充電電流の方が放電電流よりも大きくなるようにしておくこともできる。さらに、充電電流や放電電流は、変更可能にしておくこともできる。充電条件または放電条件のうちの少なくとも一方を変更することができるので、電源電圧、負荷2の温度などの条件に応じて、異常の判定を行いやすいように変更することができる。
たとえば、遅れ時間を1μsとして、図2のFailタイマ35で、定電流源41による充電電流と、スイッチ43をONにして、定電流源42と定電流源41との差による放電電流とを等しくすれば、自励発振周波数の周期が4μs未満になると、図6に示すように、フェイルタイマコンデンサ40の端子電圧が増大して、判定レベルを超えるようになる。すなわち発振周波数が250kHzを超えると、異常状態と判定される。放電電流を充電電流の2倍にするときは、自励発振周波数の周期が3μs未満、すなわち発振周波数が333kHzを超えると、異常状態と判定される。放電電流を充電電流の1/2にするときは、自励発振周波数の周期が6μs未満、すなわち発振周波数が167kHzを超えると、異常状態と判定される。放電電流を充電電流の1/3にするときは、自励発振周波数の周期が8μs未満、すなわち発振周波数が125kHzを超えると、異常状態と判定される。放電電流を充電電流の1/4にするときは、自励発振周波数の周期が10μs未満、すなわち発振周波数が100kHzを超えると、異常状態と判定される。
また、Failタイマ35と同等の異常判定手段としての機能は、デジタル論理回路などで実現することができる。そのような異常判定手段は、自励発振の周期よりも短い周期でクロック信号を発生するクロック発生手段と、クロック信号を計数するカウンタなどの計数手段と、計数手段の計数値を基準値と比較する比較手段とを含むようにすればよい。ハイサイド側MOSトランジスタ8などのスイッチング素子の動作遅れを、EXOR回路34などの遅れ検出手段によって検出する。計数手段は、スイッチング素子の動作遅れが生じる期間にクロック信号を加算するように計数し、自励発振の周期中でその期間外の残りの期間にクロック信号を減算して計数値が0になれば減算を停止するように計数する。
異常の判定は、比較手段が計数手段の計数値を予め設定される基準値と比較し、期間が長く続いて計数値が基準値を超えるか、期間外の時間が短くて減算が充分になされずに次の加算が行われて、計数値が基準値を超えるときに、予め定める条件を満たさないと判定すればよい。カウンタなどの計数手段でクロック信号を計数して、スイッチング素子の動作の遅れと自励発振の周期とを比較し、予め設定される条件を満たすか否かの判定を、デジタル回路で実現することができる。デジタル回路によれば、判定の基準値を変更する自由度を高くすることもできる。特にデジタル・アナログ混在プロセスを使用して製造する場合、半導体集積回路として容易に実現することができる。
以上のように、自励発振式負荷駆動装置1では、負荷2の駆動を、駆動状態として検出されるシャント抵抗10に発生する電圧が予め設定される上限の検出電流ITHに対応する電圧を超えると停止し、駆動状態が予め設定される下限の検出電流ITLに対応する電圧未満となると行うように、駆動状態のフィードバックによるスイッチング素子のスイッチング動作で自励発振を行うので、負荷2は、上限の電流ITHと下限の電流ITLとの間の駆動状態となるように制御される。自励発振式負荷駆動装置1には、遅れ検出手段であるEXOR回路34と、異常判定手段であるFailタイマ35とが含まれる。負荷2の駆動状態をフィードバックして自励発振を行うので、駆動状態の検出から検出に応じたスイッチング動作の結果が発生するまでには、動作の遅れが生じる。自励発振の周期は、動作の遅れより短時間にすることはできず、負荷が適切に駆動されている状態では、発振周期に対して動作の遅れは比較的小さな割合となる。
前述のように、負荷2が短絡状態となると、スイッチング素子であるハイサイド側MOSトランジスタ8の入出力間の動作遅れには変化がなくても自励発振周期が短くなる。遅れ検出手段であるEXOR回路34がフィードバック経路での動作遅れをスイッチング素子の入出力間の論理異常として検出すると、異常判定手段であるFailタイマ35は、検出される動作の遅れが自励発振の周期に対して予め定める条件、すなわちフェイルタイマコンデンサ40の端子電圧であるFAILコンデンサ電圧が判定レベルを超えない条件を満たすか否かを判定し、動作遅れがその条件を満たさないでFAILコンデンサ電圧が判定レベルを超えるときに負荷異常を表す信号を出力する。自励発振の周期に比較して、フィードバック経路での動作の遅れが適切な範囲となるように条件を設定しておけば、多くの種類の異常が負荷に生じると、異常がフィードバックされてスイッチング素子のスイッチング動作も異常となり、動作遅れと発振周期との関係が条件を満たさなくなってしまうので、簡単な構成で適切に異常を判定することができる。
図10は、本発明の実施の第2形態である自励発振式負荷駆動装置51の主要部分の概略的な電気的構成を示す。本実施形態で実施の第1形態に対応する部分は同一の参照符を付し、重複する説明を省略する。自励発振式負荷駆動装置51は、MOS駆動判定ロジック52、MOS論理比較回路53および負荷電流検出手段54を含む。MOS駆動判定ロジック52は、図1のAND回路24、NOR回路23、ラッチ回路27およびインバータ25,26,28を含む構成と同等の機能を有する。MOS論理比較回路53は、図1のコンパレータ31、EXOR回路34および抵抗32,33を含む構成と同等の機能を有する。負荷電流検出手段54は、図1の抵抗16,17,18,19、AMP20、ヒス付きCMP21およびインバータ22を含む構成と同等の機能を有する。
さらに、遅延付加手段として、スイッチング素子であるハイサイド側MOSトランジスタ8のゲートへの駆動を遅延させるために、ゲートと接地との間にコンデンサ55を接続している。コンデンサ55は、抵抗14とともにスイッチング素子であるハイサイド側MOSトランジスタ8への入力の変化を遅延させる。なお、ハイサイド側MOSトランジスタ8のゲートの入力容量が大きいときには、コンデンサ55を追加しないでも、抵抗14の抵抗値をある程度大きくすればよい。ハイサイド側MOSトランジスタ8は、抵抗14の抵抗値とコンデンサ55の容量値との積である時定数で駆動入力が遅延させられるので、出力も遅延に応じて遅れ、遅延前の入力と遅延後の出力との間の動作遅れを容易に検出することができる。動作遅れの時間は、抵抗14の抵抗値を変えて変化させることができる。
図11は、本発明の実施の第3形態である自励発振式負荷駆動装置61の主要部分の概略的な電気的構成を示す。本実施形態で実施の第1形態または第2形態に対応する部分は同一の参照符を付し、重複する説明を省略する。自励発振式負荷駆動装置61は、抵抗12のMOS論理比較回路53への接続部にコンデンサ62を付加し、抵抗12の抵抗値とコンデンサ62の容量値との積である時定数で、MOS論理比較回路53での異常判定に使用する遅れ時間に遅延を付加することができ、この遅延は、時定数を変化させて調整することができる。すなわち、抵抗12とコンデンサ62による遅延回路は、遅延付加手段として、遅れ検出手段であるMOS論理比較回路53がスイッチング素子であるハイサイド側MOSトランジスタ8の入力と出力との間に生じる論理的な異常を検出する入力を遅延させる。
図12は、本発明の実施の第4形態である自励発振式負荷駆動装置71の主要部分の概略的な電気的構成を示す。本実施形態で実施の第1形態から第3形態までの各形態に対応する部分は同一の参照符を付し、重複する説明を省略する。自励発振式負荷駆動装置71は、MOS論理比較回路53の出力とFailタイマ35の入力との間に短パルス発生部72を付加し、MOS論理比較回路53での異常判定結果に遅延を付加する。
図13は、MOS論理比較回路53の出力と短パルス発生部72の出力との関係を示す。(a)に示すように、MOS論理比較回路53がスイッチング素子であるハイサイド側MOSトランジスタ8の入力と出力との間の論理的異常を検出して出力がLoレベルからHiレベルに変化すると、(b)に示すように、短パルス発生部72からの出力もLoレベルからHiレベルに変化する。スイッチング素子であるハイサイド側MOSトランジスタ8の入力と出力との間の論理異常が解消すると、MOS論理比較回路53からの出力はLoレベルに戻るけれども、短パルス発生部72からの出力はHiレベルを続ける。短パルス発生部72は、たとえば単安定回路などで実現され、一定のパルス幅の短パルスを発生する。すなわち、短パルス発生部72は、遅延付加手段として、遅れ検出手段であるがMOS論理比較回路53がスイッチング素子であるハイサイド側MOSトランジスタ8の入力と出力との間の論理的な異常を生じる期間を検出する出力を遅延させ、異常の判定を容易に行わせることができる。
遅延付加手段である短パルス発生部72は、発生する短パルスのパルス幅で遅延を付加するので、短パルスのパルス幅の時間だけ、スイッチング素子の入力と出力との間に生じる論理的な異常の検出期間を延長することができる。短パルスのパルス幅を変更して、自励発振の周期に対して動作遅れとして異常を判定しやすくすることもできる。短パルス発生部72は、外付け部品なしでも実現しやすい。またLSI化も容易となる。
図2に示すようなFailタイマ35での定電流源42による放電電流を、定電流源41による充電電流の2倍として、フェイルタイマコンデンサ40を充電する電流も、放電させる電流も等しくする場合を想定する。フェイルタイマコンデンサ40を充電する遅れ時間を1μsとすると、スイッチ43がONになる放電時間が1μs未満になると、図6に示すようにFAILコンデンサ電圧が増大して判定レベルに達し、異常と判定されるようになる。このときの発振周期は、4μs未満であり、250kHzを超える発振周波数となる。短パルス発生部72から2μsのパルス幅の短パルスを発生させれば、この間にフェイルタイマコンデンサ40が充電されるので、スイッチ43がONになる放電時間が2μs未満になると、図6に示すようにFAILコンデンサ電圧が増大して判定レベルに達し、異常と判定されるようになる。このときの発振周期は、8μs未満であり、125kHzを超える発振周波数となる。短パルス発生部72から3μsのパルス幅の短パルスを発生させれば、スイッチ43がONになる放電時間が3μs未満になると、異常と判定されるようになる。このときの発振周期は、12μs未満であり、83kHzを超える発振周波数となる。
図14は、図1のコンパレータ31に替えて使用することができる入力回路75の概略的な構成を示す。入力回路75は、能動素子としてバイポーラのNPNトランジスタ76を含み、エミッタが接地されるNPNトランジスタ76のベースに、抵抗12を介して、負荷接続端子3の電圧が入力される。NPNトランジスタ76のベースと接地との間には、抵抗値がたとえば抵抗12の抵抗値の半分である抵抗77が接続される。NPNトランジスタ76のコレクタは、抵抗78を介して電源の正電圧に接続される。負荷接続端子3の電圧がNPNトランジスタ76の順方向ベース・エミッタ間電圧の3倍よりも低い間は、NPNトランジスタ76はOFF状態であり、コレクタからはHiレベルが出力される。負荷接続端子3の電圧がNPNトランジスタ76の順方向ベース・エミッタ間電圧の3倍を超える間は、NPNトランジスタ76はON状態であり、コレクタからはLoレベルが出力される。
スイッチング素子であるハイサイド側MOSトランジスタ8の入出力レベルは、標準的な論理レベルとは異なるので、遅れ検出手段であるEXOR回路34は、ハイサイド側MOSトランジスタ8への入力を、NOR回路23の出力側から検出している。図1のコンパレータ31が集積された半導体回路素子、または抵抗分圧でバイポーラトランジスタのベースに入力が与えられるように抵抗分圧回路とバイポーラトランジスタ素子とが同一半導体チップ上に集積された図14の入力回路75などを用いて、ハイサイド側MOSトランジスタ8のゲートから入力を直接検出することもできる。ハイサイド側MOSトランジスタ8のスイッチング動作には大きな影響を与えないで、動作の遅れを検出して、異常の有無を判定することができる。
ノイズ対策として、閾値レベルへのヒステリシスの追加や、閾値レベル自体の設定を工夫することによって検出精度の向上や、誤検出の防止を図ることができる。
図15は、本発明の実施の第5形態である自励発振式負荷駆動装置81の主要部分の概略的な電気的構成を示す。本実施形態で実施の第1形態から第4形態までの各形態に対応する部分は同一の参照符を付し、重複する説明を省略する。自励発振式負荷駆動装置81は、図1のヒス付きCMP21に替えて、2つのコンパレータ82,83と判定ロジック84とを使用する。コンパレータ82,83には、検出電流の上限ITHおよび下限ITLに対応する基準電圧VTH,VTLがそれぞれレベル弁別用の基準電圧として与えられる。判定ロジック84からは、ヒス付きCMP21からインバータ22を介して導出され、NOR回路23に入力されるものと同等な電流検出出力と、EXOR回路34からの出力に替えてFailタイマ35に入力する異常検出出力とが得られる。すなわち、EXOR回路34でスイッチング素子の入出力間の動作の遅れを検出する替わりに、シャント抵抗10から電流を検出してフィードバックによるスイッチング動作を行う際に生じる過度的な動作遅れを利用して、異常状態を判定する。
図16は、図15の自励発振式負荷駆動装置81の動作の一例を示す。検出電流が上限ITHを超えると、ハイサイド側MOSトランジスタ8をOFFにするようにフィードバック動作が行われる。実際にハイサイド側MOSトランジスタ8がOFFになるまでには、前述のような動作遅れなどで、時間がかかる。このような目標電流値に対してフィードバック系が応答する速度の遅れで、オーバシュートの領域が発生する。オーバシュートの領域を、遅れ時間として使用し、判定ロジック84が、異常か否かを判定する。すなわち、負荷2の駆動が定める上限ITHを超えるオーバシュートが生じる領域を、スイッチング素子の動作遅れとして検出する。
負荷2の駆動状態が予め定める上限ITHを超えると、フィードバックによってスイッチング素子であるハイサイド側MOSトランジスタ8による負荷2の駆動が停止されるけれども、フィードバック経路の遅れによって、負荷2の駆動状態が上限ITHを超えるオーバシュートが発生する。負荷2の異常時には、オーバシュートの期間も異常になる。オーバシュートの領域は、上限ITHを検出する手段であるコンパレータ82で容易に検出することができ、簡単に構成することができる。
図17は、図15の自励発振式負荷駆動装置81の動作の他の例を示す。検出電流が下限ITL未満になると、ハイサイド側MOSトランジスタ8をONにするようにフィードバック動作が行われる。実際にハイサイド側MOSトランジスタ8がONになるまでには、前述のような動作遅れなどで、時間がかかる。このような目標電流値に対してフィードバック系が応答する速度の遅れで、アンダーシュートの領域が発生する。アンダーシュートの領域を、遅れ時間として使用し、判定ロジック84が、異常か否かを判定する。すなわち、負荷2の駆動が定める下限ITL未満となるアンダーシュートが生じる領域を、スイッチング素子の動作遅れとして検出する。オーバシュートおよびアンダーオーバシュートの領域は、上限および下限を検出する手段であるコンパレータ82,83を用いて、それぞれ容易に検出することができ、遅れ検出手段を簡単に構成することができる。
図18は、本発明の実施の第6形態である自励発振式負荷駆動装置91の主要部分の概略的な電気的構成を示す。本実施形態で実施の第1形態から第5形態までの各形態に対応する部分は同一の参照符を付し、重複する説明を省略する。自励発振式負荷駆動装置91は、負荷電流検出手段54が検出する負荷2を流れる電流が上限ITHを超える値に設定されている過電流となっているか否かを検出する過電流検出手段92と、過電流検出手段92からの過電流検出出力およびMOS論理比較回路53からの異常検出出力を入力し、論理和をFailタイマ35に与えるOR回路93とを含む。
過電流検出手段92を設けるのは、負荷2が短絡しても微少なインダクタンス成分を有する場合、自励発振の周期が異常判定のレベルまで高速化しないこともあり得るからである。負荷2が短絡しているという負荷異常の検出不良を防止するため、フェイルタイマコンデンサ40の充電条件に、「過電流で充電」という条件を追加すると、負荷短絡時の異常を検出しやすくすることができる。
図19は、自励発振式負荷駆動装置91による負荷短絡時の動作波形を示す。検出電流が過電流設定値IOCPを超えると、過電流検出手段92からFailタイマ95に与えられる過電流検知出力がHiレベルになる。Failタイマ35は、MOS論理比較回路53からのMOS論理比較出力が異常を示すHiレベル、または過電流検出手段92からの過電流検知出力がHiレベルの期間、フェイルタイマコンデンサ40を充電する。FAILタイマコンデンサ40の端子電圧であるFAILコンデンサ電圧は、実線で示すように、増大して、判定ラインに達し、DIAG出力が異常状態を示すHiレベルに変化するに到る。もし、過電流検出を行わないときは、仮想線で示すように、フェイルタイマコンデンサ40の充電時間が発振周期に比較して短く、FAILコンデンサ電圧は判定レベルに達しない。したがって、負荷2が寄生的なインダクタンス成分を持って短絡した場合でも、異常として検出可能であることが判る。
なお、負荷2や負荷2を使用するシステムによっては、負荷2を起動する際に、上限ITHを超える突入電流を供給する必要がある。たとえば、電球やヒータなどが負荷2であれば、低温の状態では抵抗値が低く、大きな電流値の突入電流が流れる。また、負荷2に容量成分が含まれれば、大きな電流値の充電電流が流れる。突入電流が流れるような場合、過電流検出手段92による機能の有効と無効とを選択可能にしておくことが好ましい。また、IN端子5に入力される負荷駆動信号がLoレベルからHiレベルに変化する初期には、過電流検出機能を無効にして突入電流による負荷異常の誤検出を防ぎ、自励発振が開始されてから、過電流検出機能を有効に切換えるようにすることもできる。
自励発振式負荷駆動装置91では、負荷2の駆動状態として、過電流を検出する過電流検出手段92をさらに含み、異常判定手段であるFailタイマ35は、過電流検出手段92が過電流を検出している期間を、遅れ検出手段であるMOS論理比較回路93によって検出される動作遅れに加えて判定を行うので、異常となっている負荷2にインダクタンス成分などが含まれて、自励発振の周期には大きな変化がなくても、異常判定を適切に行うことができる。この機能を有効または無効に選択可能な機能選択手段を備えるようにすれば、負荷2の投入時に大きな突入電流が流れる場合などでは、投入時に無効を選択して、負荷の投入後に有効を選択し、負荷2の起動と起動後の異常判定とを、それぞれ適切に行うことができる。
以上で説明している実施の各形態では、自励式の発振回路に接続される負荷2の異常状態を、MOSトランジスタなどのスイッチング素子の応答速度、または意図的に用意した遅れ時間だけ継続するMOS論理比較回路53などによる論理異常検出出力に基づいてFailタイマ35のフェイルタイマコンデンサ40などを充電し、発振周期の残りの期間に放電させることによって、複雑な過電流検知手段などを設けることなく、負荷2の異常を検出することができる。さらに、従来の過電流検知手段などでは検出困難な負荷の短絡による高速発振も検出可能となる。
また負荷2を接続する負荷接続端子3,4が電源に直接接続される天絡や地絡が生じて過電流が流れる異常状態では、電源に直接接続される負荷接続端子3,4の電圧が固定され、スイッチング素子の入出力間の論理関係が正常時の論理関係とは異なる動作となるので、この論理の不一致を検出して異常状態を検出することができる。この論理の不一致の検出期間にフェイルタイマコンデンサ40の充電を行い、コンデンサ容量と充電電流、およびFAIL判定用に設定される判定レベルで定る時間だけ、その異常状態が継続すると、負荷異常と判定することができる。
正常な状態でも、過度的に制御回路7とハイサイド側MOSトランジスタ8などのスイッチング素子の入出力間の実際の論理的関係とは、系の応答速度分遅れるので、論理異常検出出力が出力されるけれども、論理が正常な領域の方が出現頻度が高いので、フェイルタイマコンデンサ40の放電の方が支配的となり、FAILと判定することはない。