JP2004531055A - ラッチアップ耐性のための高保持電流を有する静電放電保護構造 - Google Patents
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Abstract
Description
【0001】
[0001]本特許出願は、2001年3月16日にファイルされた米国仮出願番号第60/276,420号、2001年3月30日にファイルされた同第60/280,344号、2001年3月30日にファイルされた同第60/280,439号、2001年3月30日にファイルされた同第60/280,441号および2001年3月30日にファイルされた同第60/280,443号の利益を請求するものであり、これらの内容を本願明細書に援用する。
【発明の分野】
【0002】
[0002]本発明は、一般に、静電放電(electrostatic discharge;ESD)保護回路の分野に関し、より具体的には、集積回路(integrated circuit;IC)の保護回路におけるサイリスタ(シリコン制御整流素子:silicon controlled rectifier;SCR)回路の改良に関する。
【発明の背景】
【0003】
[0003]サイリスタ(SCR)は、その優れた性能のために、幅広い技術範囲にわたって使用されてきた。ESD発生中、該SCRは、理想的な分路素子として機能するため、優れた素子と考えられている。
【0004】
[0004]上記SCRをESD保護素子として使用することについての、当業界における一つの関心事は、通常の作動状態中の故意でないラッチアップである。ラッチアップは、通常動作中の、IC上の(寄生:parasitic)SCR構造の制御されていないトリガであるため、電源電圧はアースに短絡される。このような(寄生)SCR構造の保持電流は、当業界において、最少ラッチアップ電流として規定されている。一般的な値は、厳しい作動状態において、最少で100ミリアンペアであり、あるいは、300〜500ミリアンペアまでである。ラッチアップ状態は、恒久的に上記ICを損傷させる、電源ラインからの非常に大きな電流につながる可能性がある。
【0005】
[0005]上記SCR・ESD保護素子においてラッチアップを回避する一つの方法は、保持電圧が電源電圧より高く保たれるように、例えば、パッドと、該SCRのアノードとの間に、直列結合ダイオードを設けることである。換言すれば、上記保持電圧が、(ある程度の安全域を有する)電源電圧より高い場合、ラッチアップ状態の危険性は避けられる。一般に、当業界においては、ICを駆動するために、低い電圧を使用する傾向があり、そのうえ、より高い電圧を要する回路用途(例えば、自動車用途あるいは携帯電話におけるある機能のためのIC)がある。従って、電源電圧が高くなればなるほど、より多くの直列ダイオードが必要となる。
【0006】
[0006]該直列ダイオードをSCRと共に使用する場合には、いくつかの欠点がある。このような高保持電圧の場合の第1の欠点は、多数の直列結合ダイオードが必要であり、それが、追加的な領域(例えば、リアルエステート)をIC上に必要とするということである。第2の欠点は、上記直列ダイオードは、上記保持電圧を上昇させることを除いては、該IC上の回路に対して機能性を付加しないということである。第3の欠点は、多数の(例えば、3つ以上の)直列ダイオードが、初期段階の漏れ電流を増幅し、かつより高い作動温度においてさらに問題になる、基板への寄生ダーリントン(Darlington)トランジスタによる高漏れ電流を生じる可能性があるということである。
【0007】
[0007]特に、各直列ダイオードは、ダーリントントランジスタの段を形成し、該段は、一段の漏れ電流が、次の段によって増幅されるように接続されている。これは、標準回路理論において、ダーリントン増幅器と呼ばれ、これらのダーリントン段がより多く結合されるほど、より多くの漏れ電流が発生する。また、高周囲温度またはチップの作動温度が高い場合には、より多くの熱キャリアが発生するので、漏れ電流は増加する。従って、上記直列ダイオードは、上述のラッチアップの懸念も納得させるSCR素子の用途に対して、強い制限を呈する。
【0008】
[0008]従って、従来技術においては、回路の通常作動中のラッチアップ状態に対して高耐性を有すると共に、IC回路に対してESD保護を形成することができるESD保護素子に対する要望がある。
【発明の開示】
【0009】
[0009]上記従来技術に関連する欠点は、保護される回路構成を有する半導体集積回路(IC)内の静電放電(ESD)保護回路の種々の実施形態によって克服される。該ESD保護回路は、ラッチアップ耐性のための高保持電流を有する。一つの実施形態において、ESD保護素子は、該ICの保護電源ラインとアースとの間に結合されたサイリスタ(SCR)を有する。トリガ素子は、該電源ラインから該SCRの第1のゲートまで結合され、第1の基板抵抗器は、上記第1ゲートとアースの間に結合される。第1の固定分路抵抗器は、上記第1のゲートとアースとの間に結合され、該分路抵抗器は、基板抵抗器より低い抵抗値を有する。ICの作動(powered−on)中または非作動(powered−off)中のいずれかにおいて、トリガ電流および保持電流は、上記SCRの特定のラッチアップ電流よりも大きい。
【0010】
[0010]第2の実施形態においては、ESD保護素子は、該ICの保護電源ラインとアースとの間に結合されたSCRを有する。トリガ素子は、該電源ラインから該SCRの第1のゲートまで結合されており、第1の基板抵抗器は、上記第1のゲートとアースとの間に結合されている。第1の可変分路抵抗器は、上記第1のゲートとアースとの間に結合され、該分路抵抗器は、第1の基板抵抗器より低い抵抗値を有する。ICの作動中において、トリガ電流および保持電流は、上記SCRの特定のラッチアップ電流よりも大きい。しかし、ICの非作動中においては、該トリガ電流は、上記SCRの特定のラッチアップ電流よりも低い。
【0011】
[0011]容易に理解できるように、同一の参照数字を、可能な場合、図面に共通する同一の構成要素を示すのに使用する。
【発明の詳細説明】
【0012】
[0023]本発明は、CMOSデバイスに関して説明する。しかし、当業者は、異なるドーパントの種類を選択することおよび濃度を調節することにより、本発明を、バイポーラ、BiCMOS、SiGe/BiCMOS、BCD、高電圧プロセスオプション、およびESDにより引き起こされる損傷を受けやすいその他のプロセスに適用できるようになっていることを認識するであろう。本発明は、ESD保護素子が通常の作動中にラッチアップしないような、ターンオン電圧、保持電圧および高電流クランプ特性を有する、高保持電流サイリスタ(high holding current silicon controlled rectifier;HHISCR)ESD保護素子の様々な実施形態を含む。
【0013】
[0024]該HHISCR・ESD保護素子は、少なくとも一つの電圧供給ライン(例えば、VDD)とアースとの間の分路として主に用いられる。しかし、このような構成は、限定するものとして考えるべきではない。特に、ICの電源は、100ミリアンペアを超える電流を供給することが可能であり、これは、当業界において、一般的な(最少)ラッチアップ電流規格である。対照的に、I/Oパッドへの信号または該I/Oパッドからの信号に使用できる電流は、かなり小さく、100ミリアンペアのラッチアップ規格以下である。
【0014】
[0025]上記HHISCR・ESD保護素子の以下の実施形態は、ESD発生時に、非作動状態において、および上記ICの通常の作動時に(すなわち、該ICが作動している)、該ICの回路要素を保護しなければならず、また、該ESD保護素子は、該素子のラッチアップ要求に関連して作動しなければならない。該ICが作動している場合、上記ESD素子は、該ESD素子の指定ラッチアップ電流よりも大きいトリガおよび保持電流を生成するように設計されている。別法として、該ICが作動していない場合、該ESD素子は、該ESD素子の指定ラッチアップ電流以下のトリガおよび保持電流を生成するように設計されている。
【0015】
[0026]図1は、本発明に係るHHISCR・ESD保護素子102の概略ブロック図を示す。図1のHHISCR・ESD保護素子102は、電源ライン114とアース112との間の電流分路として機能する一般的な、非アクティブ制御保護素子として考えられている。HHISCR保護素子102は、SCR106と、ターンオンのための少なくとも一つのトリガ素子108と、少なくとも一つの低抵抗分路抵抗器110とを備え、これらは共に、集積回路(IC)100上の回路要素のための保護素子102として機能する。HHISCR保護素子102は、IC回路構成100の保護すべき電源ライン104において発生する可能性がある静電放電(ESD)から該ICを保護する。ターンオン時、SCR106は、ESD電流を電源ライン114からアースへ転送する分路として機能する。トリガ素子108は、SCR106をターンオンして、すなわちトリガして、過電圧ESD状態を回避する。
【0016】
[0027]図1の概略図を参照すると、SCR106は、公知であるように、NPNトランジスタ116およびPNPトランジスタ118として描かれている。PNPトランジスタ118のエミッタは、SCR106のアノード122を形成し、該アノードは電源ライン114に接続されている。PNPトランジスタ118のコレクタは、NPNトランジスタ116のベースに接続されており、SCR106の第1のゲートG1 136を形成している。同様に、NPNトランジスタ116のコレクタは、PNPトランジスタ118のベースに結合されており、SCR106の第2のゲートG2 134を形成している。NPNトランジスタ116のエミッタは、アース112に結合されてSCR106のカソード140を形成している。
【0017】
[0028]SCR106のトリガおよび保持電圧・電流は、トリガ108および低抵抗分路抵抗器110を該SCRのゲートに結合することによって制御される。一つの実施形態においては、SCR106をトリガするために、単一のトリガ素子108および単一の分路抵抗器110が用いられる。例えば、SCR106の第1のゲート136が使用される場合、電源ライン114と第1のゲートG1 136との間に第1のトリガ素子1081が結合されると共に、第1の低抵抗分路抵抗器1101が、第1のゲートG1 136からアース112に結合される。
【0018】
[0029]別法として、SCR136の第2のゲート134が使用される場合、第2のゲートG2 134とアース112との間に第2のトリガ素子1082が結合されると共に、第2の低抵抗分路抵抗器1102が、電源ライン114から第2のゲートG2 134に結合される。第3の実施形態においては、図3に示すように、第1および第2のトリガ素子1081、1082、および低抵抗分路抵抗器1101、1102が、それぞれ上述したように、第1および第2のゲート136、134に結合されている。
【0019】
[0030]一つの実施形態においては、トリガ素子108は、MOSデバイス、例えば、ゲート接地NMOS(GGNMOS)デバイス、またはソース接続ゲートPMOS(SGPMOS)デバイスであってもよい。別法として、該トリガ素子は、逆方向のツェナダイオード、順方向の小さなダイオード回路、あるいは、従来一般的に使用されているその他のデバイスであってもよい。
【0020】
[0031]第1のゲート136がトリガゲートである場合、第1の分路抵抗器1101は、P型基板の固有抵抗Rsub130に並列に結合されている。同様に、第2のゲート134がトリガゲートである場合、第2の分路抵抗器1102は、SCR106のNウェル抵抗Rnwell132と並列に設けられている。P型基板の抵抗Rsub130は、500〜5000オームの抵抗値を有し、Nウェル抵抗Rnwell132は、200〜2000オームの抵抗値を有する。また、Nウェルおよび/またはPウェルがフローティングされている場合、それらの各抵抗値は、かなり高くなる(例えば、ギガオーム域)。
【0021】
[0032]一つの実施形態においては、分路抵抗器110は、例えば、シリサイドポリシリコンから形成された外部オンチップ抵抗器であり、固有基板抵抗Rsub130よりもかなり低い抵抗値(例えば、0.1〜10オーム)を有するものが選択される。第1および第2の抵抗器1101、1102 は、それぞれ電流を、アース112へ流す、あるいは電源ライン114から流すための分路として機能する。従って、第1および第2の分路抵抗器1101、1102 は、それぞれ、上記SCRのNPNトランジスタ116およびPNPトランジスタ114のベース−エミッタダイオードと並列になっている。分路抵抗器110は、どちらかといえばSCR106をトリガしかねない、トリガ素子108とアース112または電源114との間の有害な漏れ電流のための経路を形成する。さらに、低抵抗抵抗器110は、以下に詳細に説明するように、SCR106のいわゆるトリガおよび保持電流を制御する。
【0022】
[0033]一つまたはそれ以上の任意のダイオード144(図1に点線で示す例示的なダイオード)を、NPNトランジスタ116のエミッタからアース112(SCR106のカソード144)へ順方向に直列に結合してもよい。任意のダイオード144は、以下にさらに詳細に説明するように、NPNトランジスタ116のエミッタとアース112との間で電圧降下を確立するように設けられている。
【0023】
[0034]IC100の通常の作動状態中、NPNトランジスタ116およびPNPトランジスタ118からなる保護SCR106は、アノード122と接地されたカソード140との間に電流を流さない。すなわち、電源ライン114に印加される高電圧(例えば、正のESD電圧)がないので、SCR106はターンオフしない。電源ライン114には、規定の信号またはIC100の作動電圧のみが現れる。ESDの発生により、電源ライン114に過電圧が生じた場合、図示の第1のトリガ素子1081および抵抗器1101は、かなりの電流を流し始める。
【0024】
[0035]分路抵抗器1101は、固有基板抵抗Rsub130およびSCR106のNPNトランジスタ118のベース−エミッタと並列になっているので、最初は、ESD電流の大部分は、低抵抗分路抵抗器1101を通ってアース112へ流れる。分路抵抗器1101(および並列な固有基板抵抗Rsub130)の両端の電圧降下が、一旦、約0.7Vに達すると、NPNトランジスタ116はターンオンされる(すなわち、トリガされる)。そして、トリガ素子1081を通る電流の一部が、SCR106のトリガゲートG1 136に供給される。
【0025】
[0036]具体的には、NPNトランジスタ116のベース−エミッタダイオードDnが順方向にバイアスされる。従って、NPNトランジスタ116は、導通し始める。NPNトランジスタ116のコレクタは、PNPトランジスタ118をターンオンさせるキャリアを、PNPトランジスタ118のベースへ供給する。SCR106の両トランジスタ116、118が一旦ターンオンすると、SCR106の再生導通プロセスが、ESD電流を即座にアース112へ分流させることを可能にする。
【0026】
[0037]第2のゲート134がトリガに使用される場合、電源ラインVDD114で発生する正のESD発生により、トリガ素子1082がターンオンされる。ESDの発生により生じた電流は、まず該トリガ素子を流れた後、Nウェルの固有抵抗Rnwellよりもむしろ低抵抗分路抵抗器1102を流れる。SCR106のPNPトランジスタ118のエミッタ−ベースDpと並列な分路抵抗器1102の両端の電圧降下が、一旦約0.7Vまで上昇すると、該電圧降下により、該PNPトランジスタがターンオンする。最後に、再生SCR動作により、ESDパルスがアース112へ分流される。
【0027】
[0038]通常の回路動作(すなわち、非ESD)中、分路抵抗器1102は、どちらかといえばSCR106をトリガしかねない、トリガ素子1082とアース112との間の有害な漏れ電流のための経路も形成する。さらに、分路抵抗器1102は、いわゆるSCR106のトリガおよび保持電流を制御する。
【0028】
[0039]そのため、SCR106は、NPNトランジスタ116のベース−エミッタダイオードDnの両端電圧、あるいは、PNPトランジスタ118のエミッタ−ベースダイオードDpの両端電圧のいずれかが、約0.7Vに達したときに起動される。図2に示すように、第1および/または第2のトリガ素子108は、SCR106をトリガし、かつ該SCRをそのラッチアップ電流以上に保持するのに用いることができる。
【0029】
[0040]任意のダイオード144は、トリガ電圧、トリガ電流および保持電流を増加させるために使用されることに注意すべきである。特に、単一の任意のダイオード144も約0.7Vで順方向にバイアスされる。従って、接地電位に対する基板は、ターンオンする上記SCRのための約1.4Vに達する必要がある。このように増加した基板電位の場合、トリガ要素108は、より高いトリガ電流を生成する必要がある。従って、上記SCRをターンオンすることはより困難になり、そのため、より高いトリガ電流および保持電流が実現されることになる。さらに、追加的なダイオードは、ESD保護素子102のトリガ電圧をさらに増加させるために用いることができることに注意すべきである。
【0030】
[0041]図2は、本発明に係るHHISCR・ESD保護素子102の場合の電流・電圧特性200のグラフを示す。該グラフは、ESD保護素子102の電流特性を示す縦座標と202、ESD保護素子102の電圧特性を示す横座標204とからなる。該電圧特性は、特定の電圧によって画定される3つの領域に分けられる。具体的には、第1の領域206は、0VからIC100の実際の供給電圧まで画定されている。該実際の電圧は、ICの動作に必要などのような供給電圧であってもよい。第2の領域208は、上記供給電圧以上で過電圧状態以下に画定されている。過電圧状態に対する第3の領域210は、IC100のゲート酸化膜に対して有害であると考えられる電圧過渡の範囲を有する。ラッチアップ電流Iluは、一般に、100〜300ミリアンペアに規定され、これは、一般的な業界基準である。
【0031】
[0042]曲線212、214は、HHISCR・ESD保護素子102の様々な実施形態および作動状態の場合の電流/電圧(I/V)特性200を示す。具体的には、曲線212は、ICの作動中および非作動時の図1に示す一般的なHHISCR保護素子102を示す。また曲線212は、以下の図3〜図8に示すような、ICの通常の(すなわち、作動された)動作中のアクティブに制御された(AC)HHISCR保護素子を示す。また曲線214は、以下の図3〜図8に示すような、ICの非作動中の、アクティブに制御された(AC)HHISCR保護素子を示す。
【0032】
[0043]曲線212について説明すると、これは、IC100(図1の一般的なHHISCR、および作動したAC−HHISCR)の通常動作を示し、一般的なHHISCR保護素子102は、電源電圧VDDより大きく、かつVmaxより小さいトリガ電圧Vtrigを有するように設計されている。すなわち、トリガ電圧Vtrigは、HHISCR保護素子102の場合のIV特性200の第2の領域208にある。また、保持電圧VhまたはVh−opは、保護すべき電源ライン(例えば、VDD)の電圧よりも小さい電位を有する。さらに、HHISCR保護素子102は、ラッチアップ電流Ilu以上のトリガ電流Itrigを有する。また、保持電流IopまたはIl−opは、ラッチアップ電流Ilu以上である(しかし、ヒステリシス効果の場合は、必要ではない)。上記保持電流を、通常のIC動作中の規定のラッチアップ電流以上に設定することは、ラッチアップ耐性およびIC100の機能性への干渉の実現を補助する。
【0033】
[0044]曲線214について説明すると、これは、IC100のアクティブに制御されたHHISCRの場合の非作動状態を示し、また、HHISCR保護素子102は、保護すべき電源ライン(例えば、VDD)よりも小さい保持電圧Vh−opを有する。より重要なことは、この非作動状態においては、トリガ電流Itrigは、作動状態中、ラッチアップ電流Iluよりも大きいトリガ電流Itrigと比較して、ラッチアップ電流Iluよりも小さいことである。従って、IC100が非作動状態にあるとき、SCR106は、ESD発生時に、直ちにトリガされる。図3〜図8に示すアクティブに制御されたHHISCRの実施形態に関連して説明するように、本発明のSCR保護素子102は、非作動IC・ESD状態において、HHISCR保護素子102の特定のラッチアップ電流Ilu以下の保持電流IH−ESDを有する。
【0034】
[0045]図3〜図8は、図2に示すIV特性を有する種々のHISCR・ESD保護素子102の概略図および構成図を示す。図3、図4および図6〜図8の実施形態におけるESD保護素子106は、アクティブに制御され、かつIC回路構成をESD過渡から保護できると共に、IC100がターンオフしたときに、低いトリガ電流を与えることができる。さらに、ESD保護素子106は、通常作動状態下で、IC100が動作したときに、最少LU電流のための要求を満たす高トリガ電流および高保持電流を生成する。
【0035】
[0046]図3は、アクティブに制御されたラッチアップ回路312を有するHISCR保護素子302の第2の実施形態の概略ブロック図を示す。HISCR保護素子302の構成は、分路抵抗器3101および3102が可変抵抗器である点を除いて、図1のHISCR保護素子102と同様に構成されている。可変分路抵抗器310は、線型または非線型抵抗特性を有する3端子半導体素子(例えば、MOSデバイス)で形成される。
【0036】
[0047]また、第1のラッチアップ(LU)制御回路3121は、第1の可変分路抵抗器素子3101に結合されている。また、ラッチアップ制御回路3121は、保護すべき電源ライン104とアース112との間にも結合されている。以下にさらに詳細に説明するように、ラッチアップ制御回路312は、保護すべき電源ライン104上に電力が来ているかどうかを検知すると共に、IC100の作動状態により、トリガおよび保持電流を、HHISCR保護素子302のラッチアップ電流以上または以下に調節するように設計されている。
【0037】
[0048]リファレンス電源ライン314が使用可能な代替の実施形態においては、ラッチアップ制御回路3121は、図3に点線で示すように、リファレンス電源ライン314にも結合されている。リファレンス電源ライン314とアース112との間に形成された寄生容量316は、IC100が作動しているかまたはオフ状態にあるかを検知するために、ラッチアップ制御回路314と共に使用される。以下に、図8に関連して詳細に説明するように、保護すべき電源ライン104が、リファレンス電源ライン314以上または以下の電位を有する可能性があることに注意すべきである。
【0038】
[0049]IC100が作動している通常の動作中に、ラッチアップ制御回路312は可変抵抗器310に結合され、それにより、SCR106のゲートG1 136およびG2 134が、低抵抗可変抵抗器310を介してそれぞれの電源ラインに結合される。すなわち、ゲートG1 136はアース112に結合され、ゲートG2 134は、保護される電源ライン104に結合される。可変抵抗器310は、0.1〜10Ωの低い抵抗値を有する。従って、上記トリガおよび保持電流は、図2に示すように、SCR106のラッチアップ電流以上である。
【0039】
[0050]非作動状態中、ラッチアップ制御回路312は、可変抵抗器310が高抵抗状態になって、アース112または保護電源ライン104から切り離され、それにより、SCR106のゲートG1 136およびG2 134がそれぞれアースおよび電源ラインから切り離される。すなわち、ゲートG1 136は、高抵抗性P型基板の抵抗Rsub130を介してアース112に結合されているだけであり、ゲートG2 134は、高抵抗性Nウェル抵抗Rnwell132を介して保護される電源ライン104に結合されているだけである。抵抗器310は、約0.1Ω〜1ギガΩの有効な高抵抗値を有すると考えてもよい。従って、トリガおよび保持電流は、図2に示すように、SCR106のラッチアップ電流以下である。
【0040】
[0051]ESD発生時、トリガ素子108はターンオンして、導通し始める。ベースエミッタダイオードDnと並列になっている可変分路抵抗器310の両端電圧が、一旦、約0.7Vに達すると、ダイオードDn および/またはDpが順方向にバイアスされる。AC−HHISCR106はトリガされて、電流再生プロセスを始め、直ちにESD電流をアース112へ分流させる。
【0041】
[0052]図4は、マルチSCRフィンガ106を有する、アクティブに制御されたHHISCR保護素子402の概略ブロック図を示す。図4は、ラッチアップ電流以上のトリガおよび保持電流をマルチSCRフィンガ1061〜106n(nは1以上の整数)に供給するために、トリガ素子108、可変分路抵抗器110およびラッチアップ制御回路を使用することができる点を除いて、図3の実施形態と同様である。トリガゲートの配置を含む、マルチフィンガSCRの一般的な配置実装に対しては、本願明細書にその全体を援用する、2001年10月にファイルされた、Sarnoff社の米国特許出願番号第09/974,011号を参照されたい。
【0042】
[0053]具体的には、マルチSCRフィンガ(例えば、1061〜106n)は並列に結合されており、それぞれのアノード122は、保護すべき電源ライン104に結合され、それぞれのカソード144は、アース112に結合されている。各SCRフィンガ106は、第1および/または第2のゲート136、134に結合されたトリガ素子108によってトリガすることができる。図4は、各SCRフィンガ106の第1および第2のゲート136、134の両方にトリガおよび保持電流を供給する、トリガ素子108、可変分路抵抗器310およびラッチアップ制御回路312からなる必要な接続を示す。すなわち、第1のトリガ素子1081は、保護すべき電源ライン104および各SCRフィンガ106の第1のゲート136に結合されている。また、第1の可変分路抵抗器3101は、第1のゲート136およびアース112に結合されている。従って、各SCRフィンガ106の各ゲートは、共通のトリガ素子108、可変分路抵抗器310およびLU制御回路312を共用している。
【0043】
[0054]同様に、第2のトリガ素子1082は、アース112および各SCRフィンガ106の第2のゲート134に結合されている。さらに、第2の可変分路抵抗器3102は、アース112から第2のゲート134に結合されている。図4は、電源ライン104およびアース112またはIC100上に存在する寄生バス抵抗Rbusも有する。当業者は、上記寄生バス抵抗が、マルチSCRフィンガのトリガを複雑にし、上記ICに有害である可能性がある局所過電圧状態につながる可能性があることを認識するであろう。一般的なバス抵抗は、0.1〜10Ωである。従って、従来技術においては、IC100上に配置されているマルチESD保護素子(ここでは、SCRフィンガ106)をトリガする必要性がある。
【0044】
[0055]HHISCR保護素子402は、図3に関して説明したのと同様の方法で作動する。通常のIC動作中は、HHISCR保護素子402は、図2に示すように、特定のラッチアップ電流Ilu以上のトリガ電流Itrigおよび保持電流Ih−opを有する。また、各SCR106の保持電圧は電源ライン電圧VDD以下であるが、回路は、高保持電流Ih−opによってラッチアップを受けない。さらに、IC100の非作動中、各SCRフィンガ1061〜106n(およびHHISCR保護素子402)は、ESD発生中に、ラッチアップ電流Ilu以下のトリガ電流Itrigでトリガされる。
【0045】
[0056]図5は、図1のHHISCR保護素子102の平面配置および断面図を示す。具体的には、Nウェル502およびPウェル504が互いに隣接して形成され、それらの間に接合部506が形成されている。Nウェル502は、複数のP+ドープ領域5081〜508nと、複数のN+ドープ領域5121〜512mとを備え、N+ドープ領域512は、隣接するP+ドープ領域508の間に点在している。例えば、N+ドープ領域5121 は、P+ドープ領域5081とP+ドープ領域5082との間に配設されている。さらに、各高ドープP+およびN+領域508および512は、図5に示すように、Nウェル部5161〜516p等のNウェル502の一部によって分離されている。
【0046】
[0057]同様に、Pウェル504は、複数のN+ドープ領域5101〜510nと、複数のP+ドープ領域5141〜514mとを備え、P+ドープ領域514は、隣接するN+ドープ領域510の間に点在している。例えば、P+ドープ領域5141 は、N+ドープ領域5101とN+ドープ領域5102との間に配設されている。さらに、各高ドープN+およびP+領域518および514は、図5に示すように、Pウェル部5181〜518p等のPウェル504の一部によって分離されている。それぞれ隣接するNウェルおよびPウェル領域502、504を有するP+およびN+領域508および510は、一緒にSCR層106qを形成する。但し、qは1以上の整数である。例えば、それぞれ隣接するNウェルおよびPウェル領域502、504を有するP+およびN+領域5081および5101は、一緒にSCR層1061を形成する。
【0047】
[0058]SCR106のPNPトランジスタ118は、P+領域508、Nウェル502およびPウェル504によって形成される。同様に、SCR106のNPNトランジスタ116は、Nウェル502、Pウェル504およびN+領域510によって形成される。従って、Nウェル502内のP+領域508はアノード122を形成し、Pウェル504内のN+領域510は、SCR106のカソード140を形成する。また、Nウェル502内に分散したN+領域512は、第2のトリガゲート134のトリガタップを形成し、Pウェル504内に分散したP+領域514は、第1のトリガゲート136のトリガタップを形成する。
【0048】
[0059]P+領域508およびN+領域510の長さは、SCR106の特定のラッチアップ電流以上のトリガ電流を実現するための決定要因である。具体的には、アノード122を形成する各P+領域508の長さLAは、カソード140を形成する各N+領域510の長さLCに等しい。P+アノード領域508およびN+カソード領域510の実際の長さLAおよびLCは、HHISCR保護素子102により要求されるトリガおよび保持電流によって変化する。一つの実施形態においては、P+領域508およびN+領域510の長さLAおよびLCは、0.16〜10μmである。また、第1および第2のトリガタップを形成する、各P+領域518およびN+領域512の長さLG1およびLG2は、0.2〜2μmの長さを有する。
【0049】
[0060]P+領域508およびN+領域510の各長さLAおよびLCは、それぞれ、有効なNウェル抵抗132およびPウェル抵抗520に影響を及ぼすことに注意すべきである。具体的には、Nウェルの実効抵抗132およびPウェルの実効抵抗520は、P+領域508およびN+領域510の長さLAおよびLCを減らすことにより低減することができ、それらはPNPおよびNPNトランジスタ118、116のベース領域として機能する。一つの実例となる実施形態においては、有効なNウェルおよびPウェル抵抗値は、平方当たり300Ω〜1KΩのシート抵抗値に低減することができる。
【0050】
[0061]また、P+領域508の長さLAを減らすことにより、第2のゲートG2 134の隣接するトリガタップを、互いに近接させることができることに注意すべきである。同様に、N+領域510の長さLCを減らすことにより、第1のゲートG2 136の隣接するトリガタップを、互いに近接させることができる。一つの実施形態において、Nウェル502内のP+領域508とN+領域512との間の距離は、0.12〜1.2μmである。同様に、Pウェル504内のN+領域510とP+領域518との間の距離は、0.12〜1.2μmである。従って、散在したトリガゲートG1 136およびG2 134に対する、P+ドープ領域508およびN+ドープ領域510の数および長さLAおよびLC は、HHISCR素子102のトリガおよび保持電流に影響を及ぼす。
【0051】
[0062]さらに、それぞれのドーピング濃度によって決定される、Nウェル502およびPウェル504の実効抵抗(PNPトランジスタ118およびNPNトランジスタ116のベース)も、HHISCR素子102のトリガおよび保持電流に影響を及ぼす。P+ドープ領域508およびN+ドープ領域510の長さLAおよびLC、およびNウェル502およびPウェル504の実効抵抗を低減することにより、上記トリガおよび保持電流は、図2に示すように、SCR106の特定のラッチアップ電流以上に保持される。さらに、SCR層106qを形成することにより、SCR層が設けられていない従来のデバイスとは対照的に、上記長さLAおよびLCを、ESD電流保護を犠牲にすることなく、実質的に低減することができる。すなわち、SCR106を形成する高ドープ領域の長さを低減するだけで、個々のSCR層106qを形成することなく、SCR・ESD保護素子全体の性能が低下する。
【0052】
[0063]図6は、図3のアクティブ制御されたHHISCR・ESD保護素子302の第1の実施形態の詳細な概略図である。図6は、図3と共に参照されたい。HHISCR・ESD保護素子602は、図3のブロック図に示すように、SCR106に結合されているラッチアップ制御回路312の一実施形態の詳細な概略図を示す。具体的には、HHISCR・ESD保護素子602は、第1のゲート136とアース112との間に結合されている、並列結合分路抵抗器110(存在する場合)を示す等価抵抗器Rld604と、固有P型基板抵抗Rsub130とを有するSCR106を備える。等価抵抗器Rld604は、約1KΩの抵抗値を有する。
【0053】
[0064]図6は、SCRゲートG1 136およびG2 134のためのトリガ素子108およびラッチアップ制御回路312を例示的に示す。HHISCR・ESD保護素子602は、通常のIC動作において、(特定のラッチアップ電流以上の)高トリガおよび保持電流を生成するために使用される。逆に、HHISCR・ESD保護素子602は、図2に示すように、IC100がオフ状態にあるときのESD発生時に、トリガを容易にするような低トリガおよび保持電流を生成するために用いられる。具体的には、ラッチアップの基準は、ESD時の作動していないIC100には適用できないため、上記トリガおよび保持電流は、特定のラッチアップ電流以下である。
【0054】
[0065]具体的には、第1のラッチアップ制御回路3121は、そのドレインおよびソースが、それぞれ、SCR106の第1のゲート136およびアース112に結合されているNMOSトランジスタNlu608を備える。NMOSトランジスタ608は、50〜1000μmの幅を有し、それにより、大量の駆動電流をNMOSトランジスタ608に流すことが可能である。NMOSトランジスタ608のゲートは、インバータ段630に結合されている。インバータ段630は、NMOSトランジスタNC612に直列結合されたPMOSトランジスタPC610を備える。具体的には、PMOSトランジスタ610のソースは、保護される電源ライン104に結合され、PMOSトランジスタ610のドレインは、NMOSトランジスタ612のドレインに結合され、NMOSトランジスタ612のソースはアース112に結合されている。PMOSトランジスタ610およびNMOSトランジスタ612のゲートは、共通の制御回路606に結合されている第1の接続点632に結合されている。
【0055】
[0066]SCR106をトリガするために第2のゲートG2 134が利用される場合、PMOSトランジスタPlu614は、そのソースおよびドレインを、それぞれ、保護される電源ライン104および第2のゲートG2 134に結合している。また、PMOSトランジスタPlu614のゲートは、共通の制御回路606に結合されている第1の接続点632に結合されている。
【0056】
[0067]制御回路606は、NMOSトランジスタNDD616と、第1のプルダウン抵抗R1 620と、第2のプルダウン抵抗R2 618と、ツェナダイオードZLU等のトリガ素子634とからなる。NMOSトランジスタ616のドレインおよびソースは、それぞれ、保護される電源ライン104および第1の接続点632にに結合されている。第2のプルダウン抵抗R2 618は、第1の接続点632とアース112との間に結合されている。NMOSトランジスタNDD616のゲートは、第2の接続点636に結合されており、そこではさらに、第1のプルダウン抵抗R1がアース112に結合されている。トリガ素子634は、保護される電源ライン104と第2の接続点634との間に結合されている。
【0057】
[0068]図6は、保護される電源ライン104と第2の接続点634との間に逆導電方向に結合されたツェナダイオードZLUを例示的に示している。代替的に、コンデンサCLUまたはGGNMOSデバイスをトリガ素子634として用いることもできる。制御回路606は、ラッチアップ制御回路3121および3122の両方によって共用されており、かつ第1のトリガゲート136および/または第2のトリガゲート134のいずれかまたは両方を用いる実施形態のいずれかにおいて必要とされることに注意すべきである。
【0058】
[0069]通常のIC動作中、上記トリガおよび保持電流は、上記ラッチアップ電流よりも高く引き上げられる。SCR106の第1のトリガゲート136に対して回路解析を行なう。図6の第1のラッチアップ制御回路3121および制御回路606について説明すると、保護される電源ライン104は、公称電位(例えば、VDD)になっている。従って、上記トリガ素子/電圧制御部(例えば、ツェナ(Zener)ダイオードZlu)634はオフになっており、それによってNMOSトランジスタNddのゲートを、第1のプルダウン抵抗R1 620を介してアース112に引っ張ることができ、それによりNMOSトランジスタNdd616がターンオフされる。NMOSトランジスタNdd616がオフになっているため、第1の接続点632におけるPMOSトランジスタPc610のゲートは、第2のプルダウン抵抗R2 618を介してアース112に引っ張られ、それによりPMOSトランジスタPc610がターンオンされ、NMOSトランジスタNc616がターンオフされる。従って、NMOSトランジスタNlu608のゲートは、NMOSトランジスタNlu608のソースの電位よりも高い電位を有することになり、それによってNMOSトランジスタNlu608がターンオンする。NMOSトランジスタNlu608が一旦、ターンオンすると、NMOSトランジスタNlu608は、並列の抵抗器Rld(1KΩ)に対して、低抵抗分路(例えば、0.1〜10Ω)として機能する。具体的には、第1のトリガゲート136がアース112に引っ張られ、それにより、IC100の通常の(作動された)動作中のSCR106のトリガおよび保持電流が増加する。実際に、図2の曲線212に示すように、トリガ電流Itrigおよび保持電流Iholdは、ラッチアップ電流llu以上になる。
【0059】
[0070]ESD発生中に、IC100が作動していない場合、保護される電源ライン104で発生する過電圧状態が、例示的なツェナダイオードZlu634を降伏させて導通させる。ツェナダイオードZlu637は、プルダウン抵抗R1の両端に電圧降下を生じさせてNMOSトランジスタNddのゲートを高電位に引き上げ、それによってNMOSトランジスタNdd616がターンオンする。また、プルダウン抵抗R2の両端の電圧降下により第1の接続点632も高電位に引き上げられ、それにより、PMOSトランジスタPc610がターンオフする。PMOSトランジスタPc610をオフに切り替えるために、上記ゲート電位を、電源ライン104の電位以上でPMOSトランジスタPc610のしきい値電圧(例えば、0.2〜0.7V)にしなければならない。従って、プルダウン抵抗R2 618は、NMOSトランジスタNdd616の抵抗と比較して十分高い抵抗(例えば、10KΩ)を有していなければならない。すなわち、ほとんどの電圧降下は、プルダウン抵抗R2 618の両端で生じる。
【0060】
[0071]NMOSトランジスタNlu608のゲートをアース112に引っ張ると、NMOSトランジスタNlu608がターンオフする。NMOSトランジスタNlu608が一旦、ターンオフすると、抵抗Rld604(すなわち、図1のP型基板抵抗128および任意の並列分路抵抗110)が、第1のトリガゲート136とアース112との間に結合される。従って、トリガ素子T1 1082の両端電圧が、抵抗Rld604を流れる電流を生成し、抵抗Rld604の両端電圧が約0.7Vに上昇してNPNトランジスタ116のベース−エミッタダイオードDnが順方向にバイアスされて、SCR106がトリガされる。SCR106の電流再生プロセスが始まってSCR106にESD電流をアース112へ分流させる。実効抵抗Rld604の高抵抗が、図2の曲線214に示すように、トリガ電流Itrigおよび保持電流Iholdをラッチアップ電流Iluより低くすることに注意することが重要である。
【0061】
[0072]SCR106をトリガするために、第2のゲート134が使用されている場合にも、同様の解析を行なうことができる。具体的には、通常の動作中(例えば、IC100が作動している)、PMOSトランジスタPlu614のゲート電位は低く、それによりPMOSトランジスタPlu614がターンオンして、第2のゲート134が、保護される電源ライン104の高電位に引き上げられる。第2のゲート134の電圧が増加すると、図2の曲線212に示すように、SCR106のトリガ電流Itrigおよび保持電流Iholdがラッチアップ電流Ilu以上になる。
【0062】
[0073]別法として、IC100の非作動状態時には、PMOSトランジスタPlu614のゲート電位は高く、PMOSトランジスタPlu614はターンオフされる。従って、第2のゲート134はフローティングしており、図2の曲線214に示すように、SCR106のトリガ電流Itrigおよび保持電流Iholdは、ラッチアップ電流Ilu以下に低くなっている。ESD発生時に、第2のトリガ素子1082によりトリガすると、第2のゲートG2 134が低く引っ張られ、PNPトランジスタ181のエミッタ−ベースダイオードDpの両端に電圧降下が生じて、SCR106の再生導通が始まる。
【0063】
[0074]ラッチアップ制御回路312が、図3、図4および図6に示すように、可変分路抵抗器310の実効抵抗を形成するために、固有抵抗Rsub130、任意の分路抵抗器110およびNウェル抵抗132と共に、例示的なNMNOSトランジスタ608およびPMOSトランジスタ614を用いることは容易に分かるであろう。ラッチアップ制御回路312は、SCRのトリガ中は不活性である必要があるので(すなわち、その結果として、接続点636は、ESDパルスの立ち上がりエッジ中に高く引き上げられ、かつラッチアップ制御素子312は、オフモードになっている)、第1のプルダウン抵抗R1 620およびコンデンサCLUに関するRC遅延は、少なくとも、ESDパルスの立ち上がり時間の長さ程度になければならないことに注意すべきである。上記SCRが高電流動作にラッチされた後、SCR106のゲートは、SCR動作に対して小さな影響を受けるため、ラッチアップ制御素子312の再活性化は、ESD保護の機能に対して影響を受けない。さらに、以下に、図7に関して例示的に説明するように、共通の制御回路606の代替の実施形態も用いることができることを注意すべきである。
【0064】
[0075]図7は、図3のアクティブに制御されたHHISCR・ESD保護素子302の第2の実施形態の詳細な概略図を示す。図7は、図3および図6と共に参照すべきである。図7は、図6の共用制御回路606を除いて、図6と同様のものである。
【0065】
[0076]図7について説明すると、制御回路706は、PMOSトランジスタPdd708およびNMOSトランジスタNdd704を有する第2のインバータ回路704と、プルアップ抵抗Rpu714と、プルダウンNMOSトランジスタNpd712とを備える。PMOSトランジスタPdd708のソースおよびドレインは、それぞれ、保護される電源ライン104およびNMOSトランジスタNdd704のドレインに結合されている。NMOSトランジスタNdd704のソースはアース112に結合され、NMOSトランジスタNdd704およびPMOSトランジスタPdd708のゲートは、第2の接続点716に結合されている。プルアップ抵抗Rpu714は、保護される電源ライン104と第2の接続点716との間に結合されている。プルダウンNMOSトランジスタNpd712は、第2の接続点716とアース112との間に結合されていると共に、プルダウンNMOSトランジスタNpd712のゲートは、SCR106の第1のゲートG1 136とフィードバックループ720とに結合されている。
【0066】
[0077]SCR106の第1のゲートG1 136に対して回路解析を行なう。具体的には、通常のIC動作中、トリガおよび保持電流は、ラッチアップ電流よりも高く引き上げられる。図7の第1のラッチアップ制御回路3121および制御回路706について説明すると、保護される電源ライン104は、公称電位(例えば、VDD)になっている。SCR106の第1のゲートG1 136に結合されているプルダウンNMOSトランジスタNpd712のゲートは、第1のゲートG1 136が抵抗器RLd604を介して接地されており、かつSCR106がオフになっているので、低電位になっている。NMOSトランジスタNpd712がオフになっており、第2の接続点716における、NMOSトランジスタNdd708およびPMOSトランジスタPdd704のゲートが、プルアップ抵抗Rpu714によって高電位に引き上げられるため、NMOSトランジスタNdd708がターンオンされ、PMOSトランジスタPdd704がターンオフされる。そして、第1の接続点632は、NMOSトランジスタNdd708を介してアース112に引っ張られて低電位になる。
【0067】
[0078]第1の接続点632における低電位により、NMOSトランジスタNC612がターンオフされ、PMOSトランジスタPC610がターンオンされる。PMOSトランジスタPC610が一旦、ターンオンされると、NMOSトランジスタNlu608のゲートが高電位に引っ張られて、NMOSトランジスタNlu608がターンオンする。従って、NMOSトランジスタNlu608は、並列の抵抗器Rld(1KΩ)に対して、低抵抗分流器(0.1〜10Ω)として機能する。具体的には、第1のトリガゲート136はアース112に引っ張られ、それにより、IC100の通常の(作動した)動作中のSCR106のトリガ電流および保持電流が増加する。実際、図2の曲線212に示すように、トリガ電流Itrigおよび保持電流Iholdは、ラッチアップ電流Ilu以上になる。
【0068】
[0079]ESD発生中、IC100が作動していない場合、保護されるべき電源ライン104で過電圧状態が発生し、それにより、第1のトリガ素子1081が該トリガ電圧で導通し始め、上記NMOSトランジスタNLUおよび抵抗器RLDを介してアースに電流が流れる。具体的には、基板電位が上昇し(例えば、数百ミリボルト)、第1のゲートG1 136におけるこの電位が、フィードバックライン720を介して、NMOSトランジスタNpd712のゲートにフィードバックされる。該基板電位が、一旦、NMOSトランジスタNpd712のしきい値電圧(0.2〜0.7V)を超えると、該NMOSトランジスタNpdは、ターンオンして、第2の接続点716における電位をアース112へ引っ張る。第2の接続点716における低電位により、NMOSトランジスタNdd704がターンオフし、PMOSトランジスタPdd708がターンオンする。
【0069】
[0080]PMOSトランジスタPdd708が一旦、ターンオンすると、第1のノード632が、保護される電源ライン104の電位に引き上げられる。そして、PMOSトランジスタPC610がターンオフされ、NMOSトランジスタNC612がターンオンされ、それにより、NMOSトランジスタNLU608のゲートがアース112に引っ張られると共に、NMOSトランジスタNLU608がターンオフされる。NMOSトランジスタNLU608が一旦、ターンオフすると、抵抗器Rld604のみが、第1のゲートG1 136とアース112との間に結合される。そのため、トリガ素子1082からの大部分の電流が、さらなるターンオンのために、上記SCRのトリガゲートG1 136に供給される。すなわち、NPNトランジスタ116のベース−エミッタダイオードDnを順方向にバイアスする抵抗器Rld604の両端電圧が、約0.7Vに上昇すると、SCR106はトリガされる。ベース−エミッタダイオードDnの順方向バイアスにより、ESD電流を分流させるSCR106の電流再生が始まる。
【0070】
[0081]非作動状態中のトリガ電流Itrigおよび保持電流Iholdが、図2の曲線214に示すように、ラッチアップ電流よりも小さいことに注意することが重要である。また、SCR106をトリガするために第2のゲート134が利用される場合にも、同様の解析を行なうことができることに注意すべきである。実施例602にまさる、本発明のこの実施形態702の利点は、最初のトリガ素子634(図6)が必要ないということである。ここでは、SCR106のトリガは、単に、すでに存在するトリガ素子108によって制御される。
【0071】
[0082]図8は、複数の電源ライン804を保護するためのアクティブに制御されたHHISCR・ESD保護素子802の概略図を示す。複数の電源ライン804は、最高電位の電源ライン8041から最低電位の電源ライン8045までの範囲の変化する電位を有する。図8においては、保護される電源ラインは、複数の電源ライン804の第3の電源ライン8043を例示的に示している。当業者ならば、アクティブに制御されたHHISCR・ESD保護素子802が、好ましくは、IC100の各電源ライン804に対して用いられることを理解されよう。
【0072】
[0083]ESD保護素子802は、そのアノード122を保護される電源ライン(例えば、8043)に結合し、かつそのカソード140をアース112に結合したSCR106からなる。第1のトリガ素子1081は、SCR106のアノード122第1のトリガゲート136との間に結合されている。第2のトリガ素子1082は、第2のトリガゲートG2 134とアース112との間に結合されている。抵抗器Rld604は、図6に関して説明したように、第1のトリガゲートG1 136とアース112との間で、NPNトランジスタ118のベース−エミッタダイオードDnと並列に結合されている。しかし、上述したように、IC100の保護すべき回路は、AC−HHISCR・ESD保護素子802のどのトリガゲートを使用するべきかを必然的に決定する。
【0073】
[0084]また、各電源ライン8041〜8045(保護される電源ライン8043を含む)とアース112との間に、寄生容量3161〜3165(点線で示す集合寄生容量316)が形成されていることに注意すべきである。寄生容量316は、IC100上に形成され、IC100が非作動状態(例えば、オフ状態)にあるか、または作動状態(すなわち、オン状態)にあるかを識別するために用いられる。
【0074】
[0085]また、NMOSトランジスタNlu608は、NPNトランジスタ118のベース−エミッタダイオードDnおよび負荷抵抗Rld604と並列に結合されている。具体的には、NMOSトランジスタNlu608のドレインおよびソースは、それぞれ、第1のトリガゲートG1 136およびアース112に結合されている。NMOSトランジスタNlu608のゲートは、以下にさらに詳細に説明するように、保護される電源ライン104以外のリファレンス電源ライン804に結合されている。
【0075】
[0086]PMOSトランジスタPlu614のドレインは、第2のゲートG2 134に結合されている。PMOSトランジスタPlu614のソースは、保護される電源ライン104より高い電位を有するリファレンス電源ライン804に結合されている。PMOSトランジスタPlu614のゲートは、以下にさらに詳細に説明するように、PMOSトランジスタPlu614のソースより低い電位を有するリファレンス電源ライン804に結合されている。
【0076】
[0087]図8の概略図は、各電源ライン804をESDから保護するための様々な方法を示している。SCR106をトリガするために、第1のトリガゲートG1 136が用いられる場合、NMOSトランジスタNlu608のゲートは、保護される電源ライン(例えば、8043)に結合できない。保護される電源ライン8043と同じ電位を有するリファレンス電源ラインに結合することは可能であるが、それは独立した電源ラインでなければならない。すなわち、異なるパワー領域は、チップ上で同じ電源に接続してはならない。
【0077】
[0088]通常のIC動作中、上記トリガおよび保持電流は、規定のラッチアップ電流よりも高くなっている。SCR106の第1のトリガゲート136に対して、回路解析を行なう。具体的には、IC100が作動している場合、電源ライン804間の寄生容量316は、充電されている。従って、NMOSトランジスタNlu608のゲートは、リファレンス電源804の電位まで引き上げられ、それにより、NMOSトランジスタNlu608がターンオンする。
【0078】
[0089]NMOSトランジスタNlu608が一旦、ターンオンすると、NMOSトランジスタNlu608は、抵抗Rld604と並列の低抵抗性分路として機能し、それによって第1のトリガゲートG1 136がアース112へ引っ張られる。第1のトリガゲートG1 136が接地されると、IC100の通常の(作動した)動作中のSCR106のトリガおよび保持電流が増加する。実際に、図2の曲線212に示すように、トリガ電流Itrigおよび保持電流Iholdはラッチアップ電流Ilu以上になる。NMOSトランジスタNlu608が、可能な限り最も高い電源電位(例えば、電源ライン8041)に結合されている場合に、NMOSトランジスタNlu608は、最も有効にターンオンすることに注意すべきである。
【0079】
[0090]IC100が作動していないときには、各電源ライン804とアース112との間の寄生容量316は、充電されていない。従って、NMOSトランジスタNlu608のゲートは、容量的にアース112に引き下げられ、NMOSトランジスタNlu608がターンオフする。従って、SCR106は、所望の低トリガおよび保持電流で、電源ライン8043におけるESD発生時に導通し始め、SCR106は、ESD電流をアース112へ分流させる。非作動状態時の上記トリガ電流Itrigおよび保持電流Iholdは、図2の曲線214に示すように、ラッチアップ電流Iluよりも小さくなることに注意すべきである。
【0080】
[0091]第2のトリガゲートG2 134およびPMOSトランジスタPlu614が、単独で、あるいは第1のトリガゲートG1 136と共に代替的に利用される場合について、同様の回路解析を行なう。しかし、第2のトリガゲートG2 134を利用して、保護される電源ラインの保護を可能にするために満たさなければならない一定の条件がある。具体的には、PMOSトランジスタPlu614のソースは、保護される電源ライン(例えば、8043)よりも高い電位でなければならず、使用できるもっとも高い電位のリファレンス電源ライン(例えば、電源ライン8041)に接続されている場合が最も有効である。すなわち、PMOSトランジスタPlu614のソースは、SCR106のアノード122よりも高い電位でなければならない。また、PMOSトランジスタPlu614のゲートは、PMOSトランジスタPlu614のソースよりも低い電位でなければならず、使用できるもっとも低い電位のリファレンス電源ライン(例えば、電源ライン8045)に接続されている場合が最も有効である。一つの目的は、ソース−ゲート間の可能な限り大きな電圧差によって、可能な限り大きな駆動電流をPMOSトランジスタPlu614で得ること、その結果、SCR106の可能な限り高いトリガおよび保持電流を得ることである。また、PMOSトランジスタPlu614は、最も高い電位(例えば、8041)を有する電源ラインを保護するのに利用することはできないことに注意すべきである。
【0081】
[0092]IC100が作動しているとき、電源ライン804間の寄生容量316は、充電されている。従って、PMOSトランジスタPlu614のゲートは、ソースよりも低く引っ張られ、それによりPMOSトランジスタPlu614がターンオンする。PMOSトランジスタPlu614が一旦、ターンオンすると、PMOSトランジスタPlu614は、トリガゲートG2 134の高電源電位への低抵抗性接続部として機能する。トリガゲートG2 134を高電位に接続すると、IC100の通常の(作動した)動作中のSCR106のトリガおよび保持電流が増加する。実際に、図2の曲線212に示すように、上記9トリガ電流Itrigおよび保持電流Iholdは、ラッチアップ電流Ilu以上になる。
【0082】
[0093]IC100が作動していないときには、電源ライン804間の寄生容量316は、充電されていない。具体的には、PMOSトランジスタPlu614のゲートは、容量的にアース112に引き下げられ、それによりPMOSトランジスタPlu614がターンオフする。PMOSトランジスタPlu614が一旦、ターンオンすると、今は第2のトリガゲートG2 134がフローティング状態にあると考えられる。従って、第2のトリガゲートG2 134は、トリガ要素1081のトリガ後、低く引き下げられる。PMOSトランジスタPLUのターンオフにより、ESD発生中のSCR106のトリガおよび保持電流が、所望の低い値に減少する。実際に、上記トリガ電流Itrigおよび保持電流Iholdは、図2の曲線214に示すように、ラッチアップ電流Iluよりも小さくなる。
【0083】
[0094]図9は、基板および良好なトリガ結合を有する高速HHISCR・ESD保護素子902の概略図を示す。具体的には、HHISCR106は、アノード122を、IC100の保護される回路のパッド104に結合した状態で例示的に示されている。HHISCR106のカソード140は、アース112に結合されている。NPNトランジスタ116の固有P型基板および/またはPウェル抵抗RP128は、第1のトリガゲートG1 136とアース112との間に結合され、PNPトランジスタ118のNウェル抵抗Rn132は、アノード122と、第2のトリガゲートG2 134との間に結合されている。
【0084】
[0095]NMOSトランジスタ908は、第1のトリガゲートG1 136に結合されている。具体的には、NMOSトランジスタ908のドレインは、アノード122に結合されており、ソースは、接地されたカソード140に結合されている。NMOSトランジスタ908のゲートは接地されており、それによってゲート接地NMOS(GGNMOS)デバイスを形成している。NMOSトランジスタ908の基板も、基板抵抗RP128を介して第1のトリガゲートG1 136とアースとの間に結合されている。
【0085】
[0096]同様に、PMOSトランジスタ906は、第2のトリガゲートG2 134に結合されている。具体的には、PMOSトランジスタ906のソースは、アノード122に結合されており、ドレインは、接地されたカソード140に結合されている。PMOSトランジスタ906のゲートは、ソース・ゲート接続PMOS(SGPMOS)を形成するアノード122に結合されている。PMOSトランジスタ906のNウェルも、Nウェル抵抗Rn132を介して第2のトリガゲートG2 134およびアノード122に結合されている。図を見て分かるように、および図10と図11に関して以下に説明するように、NMOSトランジスタ908およびPMOSトランジスタ906は、HHISCR106と一体になっている。
【0086】
[0097]図9の実施形態は、GGNMOSトランジスタ908およびSGPMOSトランジスタ906が、SCR106のアノード122およびカソード112と並列に接続されていると共に、GGNMOSトランジスタ908の基板およびSGPMOSトランジスタ906のNウェルが、それぞれ、SCR106のトリガゲートG1 136およびトリガゲートG2 134に結合されているので、高速HHISCR・ESD保護素子と考えられる。前述したように、図1〜図8の実施形態において、トリガ素子1081をアース112に結合するために、低抵抗分路抵抗器1101が使用され、SCR106の複数のN+/G1およびN+/G2トリガタップを用いた該HHISCRの配置が、低基板電位/高Nウェル電位に対して非常に良好な制御を有する。図5において、長さLAおよびLCが、高トリガおよび保持電流にとって重要であることも前述した通りである。さらに、高速特性の理由については、図10および図11に関連して以下に説明する。
【0087】
[0098]具体的には、SCR106は、GGNMOSトランジスタ908および/またはSGPMOSトランジスタ906のトリガの組み合わせによってターンオンし、GGNMOSトランジスタ908は、公知の技術的理由により、一般的に、SGPMOSトランジスタ906よりもわずかに低いトリガ電圧を有する。GGNMOSトランジスタ908および/またはSGPMOSトランジスタ906が一旦、トリガされると(すなわち、降伏+寄生バイポーラトランジスタ912および914のトリガ)、GGNMOSトランジスタ908の局部基板電位が増加し(+0.7V)、および/またはSGPMOSトランジスタ906の局部ウェル電位が(−0.7Vだった場合は必ず)減少する。
【0088】
[0099]具体的には、寄生バイポーラトランジスタ912は、GGNMOSトランジスタ908によって形成され、そのコレクタはドレインによって形成され、そのエミッタはソースによって形成され、そのベースは、GGNMOSトランジスタ908の局部基板/pウェルによって形成される。寄生バイポーラトランジスタ912のベースにおける電位は、SCR106の第1のゲートG1 136に印加される。寄生バイポーラトランジスタ912が一旦、ターンオンし、かつP型基板抵抗Rp128が約0.7Vまで一旦、増加すると、ベース−エミッタダイオードDnが順方向にバイアスされて、SCR106がターンオンされる。
【0089】
[0100]同様に、寄生バイポーラトランジスタ914は、SGPMOSトランジスタ906によって形成され、そのコレクタはドレインによって形成され、エミッタはソースによって形成され、ベースはSGPMOSトランジスタ906のNウェルによって形成される。寄生バイポーラトランジスタ914のベースにおける電位は、SCR106の第2のゲートG2 134に印加される。寄生バイポーラトランジスタ914が一旦、ターンオンし、Nウェル抵抗Rn132の両端電位が、アノード122における電位から約0.7Vに減少すると、エミッタ−ベースダイオードDpが順方向にバイアスされ、SCR106がターンオンされる。
【0090】
[0101]従って、パッド904とアース112との間に、3つの並列の電流経路が形成される。第1は、GGNMOSトリガ素子908である。第2は、SGPMOSトリガ素子906であり、第3は、SCR106自体である。GGNMOSデバイス908およびSGPMOSデバイス906を通る第1の2つの経路は、最初に、ESD発生時の最初の数ナノ秒間、過渡電流(例えば、1〜2アンペア)を流す。さらに該第1の2つの経路は、HHISCR106のためのトリガ素子として機能する。HHISCR106が一旦、トリガされると、HHISCR106は、第1の2つの経路と対照的に、保護される電源ライン904(またはパッド)からアース112まで大電流分路を形成する。
【0091】
[0102]図10は、図9のHHISCR保護素子の第1の実施形態の平面配置を示す。図10は、図5および図9と共に参照されるべきものである。具体的には、図10は、GGNMOSデバイス908およびSGPMOSデバイス906が追加的にSCR106に一体化されている点を除いて、図5の平面配置と同じである。具体的には、SCR106は、図5に関連して上述したように、SCR層(slice)1061〜106q内に形成されている。
【0092】
[0103]SGPMOSデバイス906およびGGNMOSデバイス908は、各層106qに割り当てられて一体化されている。例えば、Nウェル502内のP+ドープ領域5081の一部は、PNPトランジスタ118のエミッタおよびSGPMOSトランジスタ908のソースを形成し、それらはアノード122に結合されている。SGPMOSトランジスタ908のドレインは、Nウェル502内の第2のP+ドープ領域1012内に形成されており、金属経路1004を介してカソード140に接続されている。SGPMOSトランジスタ908のゲート1016は、P+ドープ領域508と第2のP+ドープ領域1012との間に形成され、かつ該両領域に対して垂直になっており、該ゲートは経路1006を介してアノード122に結合されている。
【0093】
[0104]同様に、Pウェル504内のN+ドープ領域5101の一部は、NPNトランジスタ116のエミッタおよびGGNMOSトランジスタ906のソースを形成し、それらはカソード140に結合されている。GGNMOSトランジスタ906のドレインは、Pウェル504内の第2のN+ドープ領域1020内に形成されており、金属経路1008を介してアノード122に接続されている。GGNMOSトランジスタ906のゲート1024は、N+ドープ領域510と第2のN+領域1024との間に形成され、かつ該両領域に対して垂直になっており、該ゲートは経路1010を介してカソード140に結合されている。
【0094】
[0105]一つの実施形態においては、SGPMOSデバイス906およびGGNMOSデバイス908は、ポリシリコンから形成される。また、HHISCR保護素子902の高速性能は、MOSデバイス906、908をSCR層1061〜106qと一体化することによって達成されることに注意すべきである。従って、MOSデバイス906、908は、図9に関して説明したように、上述したような共用構成のため、まず電流を流して、SCR106を即座にトリガする。さらに、GGNMOSデバイス908およびSGPMOSデバイス906の固有ESD強度は、製造中に局部シリサイドブロックを設けることによって増加する可能性がある。当業者は、該シリサイドブロックを施す製造技術に通じているであろう。
【0095】
[0106]また、トリガおよび保持電流は、HHISCRの前述の実施形態(例えば、図3〜図9)および図2の曲線212に関して説明したように、通常のIC動作中のラッチアップ電流以上に調節される。具体的には、長さLAおよびLCに関する配置方法、およびG1およびG2用のトリガタップの周波数および配置は、図5で説明したように、トリガおよび保持電圧の調節の鍵となる。さらに、他のSCRに対してではなく、この高速HHISCRにとって最も重要なのは、本質的に速いターンオンSCRを得るために最少寸法LnおよびLp(図10参照)を形成することも重要である。
【0096】
[0107]図11は、図9のHHISCR保護素子の第2の実施形態の平面配置を示す。図11は、図9と共に参照すべきである。具体的には、SCR106は、第1のP+ドープ領域1106、Nウェル502、Pウェル504および第1のN+ドープ領域1110によって形成されている。具体的には、PNPトランジスタ118は、P+ドープ領域1106、Nウェル502およびPウェル504によって形成されている。同様に、NPNトランジスタ116は、Nウェル502、Pウェル504およびN+ドープ領域1110によって形成されている。第1のP+ドープ領域1106は、パッド904に結合されているアノード122も形成している。同様に、上記第1のN+領域は、アース112に結合されているカソード140も形成している。
【0097】
[0108]第1のトリガゲートG1 136は、第2のP+ドープ領域1136によって形成され、第2のトリガゲートG2 134は、第2のN+ドープ領域1134によって形成されている。SGPMOSトランジスタ906(図9)は、第3のP+ドープ領域1104、第1のP+ドープ領域1106およびゲート1108によって形成されている。具体的には、第3のP+ドープ領域1104は、SGPMOSトランジスタ906のドレインを形成し、該ドレインはアース112に結合されている。SCR106のPNPトランジスタ118のエミッタでもある第1のP+ドープ領域1106は、SGPMOSトランジスタ906のソースを形成する。
【0098】
[0109]同様に、GGNMOSトランジスタ908(図9)は、第3のN+ドープ領域1112、第1のN+ドープ領域1110およびゲート1114によって形成されている。具体的には、第3のN+ドープ領域1112は、GGNMOSトランジスタ908のドレインを形成し、該ドレインはパッド904に結合されている。SCR106のNPNトランジスタ116のエミッタでもある第1のN+ドープ領域1110は、GGNMOSトランジスタ908のソースを形成する。
【0099】
[0110]SGPMOSトランジスタ906の寄生バイポーラトランジスタ914が、第1のP+ドープ領域1106(エミッタ)、Nウェル502(ベース)および第3のP+ドープ領域1104(コレクタ)によって形成されることに注意すべきである。N型基板およびNウェル抵抗RN132は、Nウェルベース抵抗によって形成される。同様に、GGNMOSトランジスタ908の寄生バイポーラトランジスタ912は、第1のN+ドープ領域1110(エミッタ)、Pウェル504(ベース)および第3のN+領域1112(コレクタ)によって形成される。Pウェル抵抗RP128は、Pウェル504ベース抵抗によって形成される。
【0100】
[0111]図11の第2の実施形態においては、すべての高ドープN+およびP+ドープ領域(例えば、領域1134、1104、1106、1110、1112および1136)は、互いに並列に形成されている。すなわち、SCR層106qがなく、単一のSCR106および各MOSトリガ素子108が、平行に延びる高ドープ領域によって形成されているので、図11の第2の実施形態は、図10の第1の実施形態とは異なる。さらに、MOSトリガ素子108のゲート(1108および1114)も、図10に示すように直角になっているのではなく、SCR106のソースおよびドレイン領域、および各MOSデバイス906、908と平行に延びている。
【0101】
[0112]上述したように、MOSトリガ素子906、908は、SCR106と一体になっている。従って、MOSトランジスタ906、908は、図9に関して説明したように、上述した共用構成のため、まず電流を流し、直ちにSCR106をトリガする。また、GGNMOS908およびSGPMOS906の固有ESD強度は、製造中に局部シリサイドブロックを設けることによって増加する可能性があることに注意すべきである。
【0102】
[0113]さらに、Nウェル抵抗Rn132およびPウェル抵抗RP128は、各トリガタップを上記MOSデバイスのドレインに近接して設けることによってさらに低減することができることに注意すべきである。具体的には、SCR106の第2のトリガゲートG2 134を形成する第2のN+領域1134は、SGPMOSトランジスタ906のドレインを形成する第2のP+ドープ領域1104と並列かつ近接して配置されている。同様に、第1のゲートG1 136を形成する第2のP+領域1136は、GGNMOSトランジスタ908のドレインを形成する第2のN+領域1112と並列かつ近接して配置されている。
【0103】
[0114]さらに、他のSCRに対してではなく、この高速HHISCRにとって最も重要なのは、本質的に速いターンオンSCRを得るために最少寸法LnおよびLp(図10参照)を形成することも重要である。具体的には、該HHISCRのアノード1106およびカソード110領域は、MOSデバイス906、908が該HHISCRに実装され、接続され、組み合わされる方法によって決定されるように、(例えば、互いに対向して)形成される。また、図11のこの第2の実施形態の機能的なHHISCRが、2つのMOSデバイス906または908のうちの一方を取り除いても実現できることはよく理解されよう。具体的には、上記SGPMOSまたはGGNMOSのゲート1108または1144のいずれか、および各ドレイン領域1106または1110のいずれかは、任意に取り除いてもよい。
【0104】
[0115]図12は、複数のHHISCR・ESD保護素子層1021〜102qを有するハイブリッドHHISCR保護素子1202の概略図を示す。各HHISCR層102は、一緒に一体化されているSCR層(例えば、1061〜106q)およびGGNMOSデバイス層(例えば、1081〜108q)からなる。すなわち、HHISCR SCR層1021は、SCR層1061およびGGNMOSデバイス層1081からなり、以下同様である。
【0105】
[0116]より具体的には、例示的な第1のSCR層1061は、図9に関連して説明したように、NPNおよびPNPトランジスタ1161および1181と、Nウェル抵抗Rn132とP型基板抵抗Rp128とからなる。第1のGGNMOS層1081 は、GGNMOSトランジスタ9081と寄生バイポーラトランジスタ9121とからなる。GGNMOSトランジスタ9081は、図9の実施形態にも示したように、アノード1221に結合されたドレインと、接地されたカソード140に結合されたゲートおよびソースとを有する。同様に、寄生バイポーラトランジスタ9121は、それぞれ第1のGGNMOSトランジスタ9081 のドレインおよびソース(アノード1221およびカソード1401)に結合されているコレクタおよびエミッタを有する。
【0106】
[0117]寄生バイポーラトランジスタ9121のベースは、第1のトリガゲートG1 1361に結合されている。他のHHISCR保護素子層1022〜102qには、回路要素の同じ結合が施されている。従って、GGNMOSトリガ層1081〜108qの寄生バイポーラトランジスタ9121〜912qの全てのベースは、第1のゲートG1 136に結合されている。すなわち、各層102は、図9の保護素子902のGGNMOSトランジスタ908およびSCR106に関して説明したのと同じように機能する。
【0107】
[0118]図13〜図16は、図12のハイブリッドHHISCR保護素子の様々な実施形態の平面図および各断面図を示す。図13は、ESD保護素子1302の第1の配置の実施形態を示す。図13は、図12と共に参照すべきである。具体的には、Nウェル502とPウェル504とが互いに隣接して形成され、また、図5に関連して説明したように、それらの間に接合506を形成する。第1の複数のP+領域13061〜1306qは、Nウェル502内に形成されている。また、第1の複数のN+領域13081〜1308qは、第1の複数のP+領域13061〜1306qの各々の間で、Nウェル502内にそれぞれ形成されている。
【0108】
[0119]各第1の散在したP+領域1306および各第1の散在したN+領域1308は、SCR層106およびGGMOS層108の一部を形成する。具体的には、各第1のP+領域1306は、PNPトランジスタ118のエミッタ(アノード122)を形成する。さらに、各第1の散在したN+領域1308は、GGNMOS908のドレインおよび寄生トランジスタ912のコレクタを形成する。
【0109】
[0120]第2のN+領域1312は、各GGNMOS908のドレインを結合するために、Nウェル502およびPウェル504(すなわち、接合506)の一部を覆って広がっている。第2のN+領域1312は、第1の複数の散在したN+領域1308の各々に結合されているため、第1のP+領域13061〜1306qは、2つの対向する側部を第1の複数のN+領域1308によって囲まれ、第3の側部を第2のN+領域1312によって囲まれている。
【0110】
[0121]ポリシリコンゲート領域1314は、Pウェル504の一部分1326を覆って配置されている。第3のN+領域1310は、Pウェル504の一部分1326が、Pウェル504の一部分1326上のポリシリコンゲート領域1314を覆って配置されるように、Pウェル504内に配置されている。第3のN+領域1310は、SCR106のNPNトランジスタのエミッタ(カソード140)、GGNMOSトランジスタ908のソースおよび寄生トランジスタ912のエミッタを形成する。
【0111】
[0122]第2のP+領域1336もPウェル504内に形成されていて、第1のトリガゲート136を形成する。ゲート領域1314、第3のN+領域1310および第2のP+領域1336が、互いに並列になっており、かつESD保護素子層102に対して共通(すなわち、共用:shared)になっていることに注意すべきである。さらに、シャロートレンチアイソレーション(Shallow Trench Isolation;STI)領域1320は、それぞれ、Nウェル502およびPウェル504を覆って、第1の複数のP+領域1306、第1の複数のN+領域1308、第2のN+領域1312および第3のN+領域1310、および第2のP+領域1336間に形成されている。
【0112】
[0123]GGNMOSトランジスタ980のドレイン領域は、二重の目的を果たす。第一に、Pウェル504を覆うドレインの各部分(すなわち、第2のN+領域1312)は、集積されたトリガ素子として機能する。第二に、ドレイン(すなわち、第2のN+領域1312)は、上記Nウェルからパッド104まで結合されたNウェルタイとして機能し、高トリガおよび保持電流を生成する。また、パッド104とアース112との間に配置されたGGNMOSトランジスタ908は、SCR106のトリガの前に、アースするESD電流のための最初の経路を形成する。
【0113】
[0124]図14は、ESD保護素子1402の第2の配置の実施形態を示し、図14は、図12と共に見てほしい。図14の第2の実施形態は、散在した第1のP+領域1306と第1のN+領域1308との間に、複数の散在したポリシリコン層14041〜1404qが形成されている点を除いて、図13の第1の実施形態と同様である。具体的には、各第1のP+領域1306(SCR106のアノード122)は、上記ポリシリコン層によって(例えば、4つの側部を)囲まれている。ポリシリコン層1404を設けることにより、電流の流れのためのより大きな断面が可能になる。具体的には、ポリシリコン層1404は、上記Nウェルに食い込んで断面積が減るSTIとは対照的に、Nウェル502の上に形成される。さらに、第2および第3のN+領域1312、1310およびゲート領域1314は、GGNMOS層108の固有ESD強度を改善するために、シリサイドでブロックされている。
【0114】
[0125]図15は、ESD保護素子1502の第3の配置の実施形態を示し、図15は、図12と共に参照すべきである。図15の第3の実施形態は、N+領域、P+領域およびポリシリコン領域の全てが、完全にシリサイド化されている点を除いて、図13の第1の実施形態と同様である。さらに、図15は、各第1のN+領域1308内の(安定抵抗15041〜1504qとして例示的に示す)各安定抵抗1504を示す。また、複数の安定抵抗1506も、第3のN+領域1308のための安定抵抗15061〜1506qとして例示的に示されている。
【0115】
[0126]シリサイドによる層状化は、シリサイドの被覆領域の表面のシート抵抗を低減する低抵抗被覆を形成するために用いられる。従って、該シリサイドによる層状化は、GGNMOSトランジスタ908を構成するドレイン(第1のN+領域1308)、ソース(第3のN+領域1310)およびゲート領域1314における直列抵抗を低減する。必要とされる安定化は、以下に詳細に説明するように、設けられた安定抵抗1504、1506によって修復される。
【0116】
[0127]通常、複数の層に分割されていないESD保護素子102は、完全にシリサイド化されている場合、減少した安定抵抗を有する可能性がある。そのため、ESD発生時、分割されていないGGNMOS(すなわち、GGNMOS層がない場合)は、電流崩壊を受けやすく、それにより早く作動しなくなる可能性がある。ESD保護素子1502の配置を、代替のSCR106およびGGNMOSトランジスタ908層内に設けることにより、ESD発生時に、該GGNMOSのドレインにおける電流導電領域の崩壊をまねくことなく、ESD保護素子1502を完全にシリサイド化することができる。ESD保護素子1502は、その区分化(すなわち、複数の層)によりこのような安定化を実現できる。
【0117】
[0128]図16は、ESD保護素子1602の第4の配置の実施形態を示し、図16は、図12と共に参照すべきである。図16の第4の実施形態は、SCRカソード140を深くするために、第2のNウェル1604が、Pウェル504の代わりに部分的に形成されている点を除いて、図13の第1の実施形態と同様である。具体的には、第2のNウェル1604は、NPNトランジスタ116のエミッタ(カソード)を形成する、第3のN+領域1310の深いエクステンションとして形成されている。深いSCRカソードの目的は、SCR電流のための大きな断面を形成することであり、第3のN+領域1310ののゲートエッジにおける上記NPNトランジスタの局部エミッタ効率を劣化させるものではない。
【0118】
[0129]図17は、平行な層状に形成されたSCRおよびGGNMOSトリガ素子を有するハイブリッドHHISCR保護素子1702の第2の実施形態の概略図を示す。具体的には、図17は、GGNMOSトランジスタ層9081〜908qが、図12に示すような硬いアース112の代わりに、第1のトリガゲートG1 136に結合されている点を除いて、図12と同様である。第1のトリガゲートG1 136の結合により、基板ピックアップ1704が形成される。すなわち、各GGNMOS層18の各ゲートは、基板ピックアップ17041〜1704qを形成する。
【0119】
[0130]基板ピックアップ1704は、各NMOSトランジスタ908のゲートにおける電位を、約0.7Vである、第1のトリガゲートG1 136における電位まで増加することができるようにする。上記NMOSゲートを第1のトリガゲートG1 136の電位まで増加させることは、該NMOSを寄生バイポーラトランジスタ912と同時にトリガすることを可能にする。従って、図12の実施形態におけるNMOSは、該NMOSをターンオフした硬い接地ゲートを有しており、トリガは、寄生バイポーラトランジスタ912によって行なわれるので、図17は、図12とは異なっている。各NMOSトランジスタ908のゲートを、基板ピックアップ1704を介して第1のトリガゲート136に対してバイアスすることの利点は、各SCR層106qをトリガするのに要するトリガ電圧が減り、GGNMOS層908とSCR層106にわたるトリガが広がることである。
【0120】
[0131]図18は、図17のハイブリッドHHISCR保護素子1702の平面図を示す。図18は、図17と共に参照すべきである。具体的には、くし形フィンガ18221〜1822uを有するNウェル1802およびくし形フィンガ18201〜1820vを有するPウェル1804は、互い違いになって結合し、それらの間に接合1805を形成するフィンガを備えている。第1の複数のP+領域18061〜1806qが、Nウェル1802の各複数のくし形フィンガフィンガ18221〜1822u中に挿入されている。また、第1の複数のN+領域18081〜1808qは、それぞれ、実質的に各第1の複数のP+領域18061〜1806qの間で、Pウェル1804の各複数のくし形フィンガ18201〜1820v中に散在している。Nウェル1802が、各第1のP+領域1806を囲み、かつPウェル1804内に広がっていることに注意すべきである。従って、Nウェル1802は、SCR層106のアノードを形成するために設けられている。
【0121】
[0132]各第1の散在したP+領域1806は、SCR層106およびGGNMOS層108の一部分を形成する。具体的には、各第1のP+領域1806は、SCR106のPNPトランジスタ118のエミッタ(アノード122)を形成する。例えば、第1のP+領域1806は、SCR1062のPNPトランジスタ1182のエミッタ(アノード1222)を形成する。同様に、各第1の散在したN+領域1808は、GGNMOS908のドレインおよび寄生トランジスタ912のコレクタを形成する。
【0122】
[0133]第2のN+領域1810は、Pウェル1804の長手方向を覆って延びている。第2のN+領域1810は、SCR106のNPNトランジスタ116のエミッタ(カソード140)、GGNMOSトランジスタ908のソースおよび寄生トランジスタ912のエミッタを形成する。Pウェル1804は、散在したN+領域1808と第2のN+領域1810との間に広がっている。さらに、ポリシリコンゲート領域1814は、第2のN+領域1810と散在したN+領域1808との間でPウェル1804を覆って平行に延びている。
【0123】
[0134]第2のP+領域1836は、SCR106の第1のトリガゲート136を形成するためにPウェル1804内に形成されている。第2のP+領域1836は、第2のN+領域1810と並列に形成され、Pウェル1804の一部が、それらの間に配置されている。さらに、複数の第3のP+領域1704も、局部基板ピックアップ1704を形成するために、Pウェル1804内に形成されている。具体的には、複数の第3のP+領域1704は、散在したN+領域1808およびゲート1814に隣接して散在している。ゲート1814は、接続部18201〜1820qを介して各第3のP+領域1704(基板ピックアップ)に結合されている。
【0124】
[0135]ゲート領域1814、第2のN+領域1310および第2のP+領域1336が、互いに並列に形成され、かつ全てのESD保護素子層102に対して共通(例えば、共用)であることに注意すべきである。シャロートレンチアイソレーション(STI)領域(図示せず)は、それぞれ、第2のN+領域1810と第2のP+領域1836との間で、Pウェル領域1804の上に形成されている。さらに、ゲート領域1804、散在した第1のN+領域1808、第2のN+領域1810および全てのP+領域1806、1836、1804は、その上にシリサイド層を有する。
【0125】
[0136]第2の実施形態においては、シリサイドのブロックは、ゲート1814に対向する複数の第1の散在したN+領域1808の一部、ゲート1814に対向する第2のN+領域1810の一部およびゲート領域1814の上に形成してもよい。他の実施形態においては、基板ピックアップ1704(すなわち、第3のP+領域1704)を接続するために、連続金属接続部を用いることができ、ポリシリコンゲート1814は、各GGNMOS層108に関連する部分内に割り込むことができる。従って、上記配置の実施形態のうちのいずれかにおいて、基板ピックアップ1704を介して各NMOSトランジスタ908のゲートをバイアスすることにより、各SCR層106qをトリガするのに要するトリガ電圧を減らし、GGNMOS層908とSCR層106にわたるトリガが広げることができる。
【0126】
[0137]本発明の教示を含む様々な実施形態を、本願明細書において詳細に示しかつ記載してきたが、当業者は、それらの教示をなお含む多くの別の変形実施形態を容易に発明することができるであろう。
【図面の簡単な説明】
【0127】
【図1】本発明に係る高保持電流サイリスタ(HHISCR)ESD保護素子の概略ブロック図である。
【図2】HHISCR・ESD保護素子の場合の電流/電圧特性を示すグラフである。
【図3】アクティブに制御されたラッチアップ回路制御を有するHHISCR保護素子の概略ブロック図である。
【図4】マルチSCRフィンガを有する、図3のアクティブに制御されたHHISCR保護素子の概略ブロック図である。
【図5】図1のHHISCR保護素子の平面配置を示す図および断面図である。
【図6】図3のアクティブ制御されたラッチアップ回路およびHHISCRの第1の実施形態の詳細な概略図である。
【図7】図3のアクティブ制御されたHHISCR・ESD保護素子の第2の実施形態の詳細な概略図である。
【図8】多重電源ラインを保護する、図1のアクティブ制御されたHHISCR・ESD保護素子の概略図である。
【図9】基板とウェルのトリガ結合を有する高速HHISCR・ESD保護素子の概略図である。
【図10】図9のHHISCR保護素子の第1の実施形態の平面配置を示す図である。
【図11】図9のHHISCR保護素子の第2の実施形態の平面配置を示す図である。
Claims (14)
- 保護される回路構成を有する半導体集積回路(IC)(100)内の静電放電(ESD)保護回路(102)であって、
該ICの電源ライン(104)とアースライン(112)との間で結合するサイリスタ(SCR)(106)と、
前記電源ラインから前記SCRの第1のゲート(136)までを結合する第1のトリガ素子(1081)と、
前記第1のゲートと前記アースラインとの間で結合する第1の基板抵抗(130)と、
前記第1のゲートと前記アースラインとの間で結合する第1の分路抵抗器(1101)であり、前記基板抵抗よりも低い抵抗値を有する前記第1の分路抵抗器と
を備える静電放電保護回路。 - 前記第1の分路抵抗器(1101)が、固定抵抗器および可変抵抗器からなる群から選択される、請求項1に記載の静電放電保護回路。
- 前記電源ラインとアースとの間で結合し、前記第1の分路抵抗器を介して前記第1のゲートにさらに結合された第1のラッチアップ(LU)制御回路(3121)をさらに備える、請求項2に記載の静電放電保護回路。
- 前記第1のラッチアップ(LU)制御回路が、寄生容量(316)を介してアースに結合されているリファレンス電源ライン(314)にさらに結合されている、請求項3に記載の静電放電保護回路。
- 前記電源ラインから前記第2のゲートまで結合する第2の分路抵抗器(1102)をさらに備え、前記第2の抵抗器が、固定抵抗器および可変抵抗器からなる群から選択される、請求項4に記載の静電放電保護回路。
- 保護される回路構成を有する半導体集積回路(IC)(100)内の静電放電(ESD)保護回路(602)であって、
該ICの電源ライン(104)とアース(112)との間で結合するサイリスタ(SCR)(106)と、
前記電源ラインから前記SCRの第1のゲート(136)までを結合する第1のトリガ素子(1081)と、
前記第1のゲートと前記アースとの間で結合する第1の分路抵抗器(604)と、
前記電源ラインとアースとの間で結合し、さらに前記SCRの第1のゲートに結合する第1のゲート制御回路(3121)と、
前記電源ラインとアースとの間で結合し、さらに前記第1のゲートと前記第1のゲート制御回路との間で結合する共通制御回路(606)と
を備える静電放電保護回路。 - 前記第1のゲート制御回路が、
ドレインを前記第1のゲートに結合し、かつソースをアースに結合した第1のNMOSトランジスタ(608)と、
入力および出力を有する第1のインバータ(630)であって、前記インバータの出力が、前記第1のNMOSトランジスタのゲートおよび前記共通制御回路に結合されている第1のインバータと
を備え、
前記第1のNMOSトランジスタが、前記SCRの第1のトリガゲート136のための可変分路素子を形成する、請求項6に記載の静電放電保護回路。 - 保護される回路構成を有する半導体集積回路(IC)(100)内の静電放電(ESD)保護回路(802)であって、
該ICの保護電源ライン(804)とアース(112)との間で結合するサイリスタ(SCR)(106)と、
前記保護電源ラインから前記SCRの第1のゲート(136)までを結合する第1のトリガ素子(1082)と、
前記第1のゲートとアースとの間に結合された第1の分路抵抗器(604)と、
前記第1のゲートとアースとの間にそれぞれ結合されたドレインおよびソースを有するNMOSトランジスタ(608)であり、前記ICの電源ラインに結合する当該NMOSトランジスタのゲートが、前記ICの保護電源ラインの電位と異なる電位を有する前記NMOSトランジスタと
を備える静電放電保護回路。 - 前記保護電源ラインより高い電位を有する電源ラインに結合するソース、および、前記第2のゲートに結合されたドレインを有するPMOSトランジスタ(614)と、
前記PMOSのソースに接続された電源ラインの電位よりも低い電位を有する電源ラインに結合する、前記PMOSトランジスタのゲートと
をさらに備える、請求項8に記載の静電放電保護回路。 - 保護される回路構成を有する半導体集積回路(IC)(100)内の静電放電(ESD)保護回路(102)であって、
SCR(106q)を具備しており、
前記SCR(106q)が、各GGNMOSトランジスタ(908q)を当該SCRの第1のゲート(136)に結合し、かつSGPMOSトランジスタ(906q)を該SCRの第2のゲート(134)に結合しており、
層状に配列された前記GGNMOSトランジスタ、前記SGPMOSトランジスタおよび前記SCRがさらに、
Nウェル(502)と、
前記Nウェルに隣接して配置され、かつ該Nウェルとの間に接合部(506)を形成するPウェル(504)と、
前記SCRのアノード(122)を形成する前記Nウェル内に散在している、保護電源ライン(104)と、前記SGPMOSトランジスタのソースとに結合するための第1の複数のP+領域(5081)と、
前記SCRのカソード(140)を形成する前記Pウェル内に散在している第1の複数のN+領域(5101)であって、前記第1の複数のN+領域がアース(112)および前記GGNMOSトランジスタのソースに結合され、前記第1の複数のP+領域およびN+領域が、位置合わせされ、かつSCRおよびMOS層を形成する前記第1の複数のN+領域と、
前記第1の複数のP+領域間で前記Nウェル内に散在し、複数の第2のゲート(134q)を形成し、前記アノードに結合された第2の複数のN+領域(512)と、
前記第1の複数のN+領域間で前記Pウェル内に散在し、複数の第1のゲート(136q)を形成し、前記カソードに結合された第2の複数のP+領域(514)と、
前記Nウェル内に散在し、かつ各第1の複数の垂直ゲート領域(1016)によって前記第1の複数のP+領域から隔離されている第3の複数のP+領域(1012)であって、前記第3の複数のP+領域が、前記SGPMOSトランジスタのドレインを形成し、前記第1の複数の垂直ゲートが前記アノードに結合され、前記第3の複数のP+領域が前記カソードに結合されている前記第3の複数のP+領域と、
前記Pウェル内に散在し、かつ各第2の複数の垂直ゲート領域(1024)によって前記第2の複数のN+領域から隔離されている第3の複数のN+領域(1020)であって、前記第3の複数のN+領域が、前記GGNMOSトランジスタのドレインを形成し、前記第2の複数の垂直ゲートが前記カソードに結合され、前記第3の複数のN+領域が前記アノードに結合されている第3の複数のN+領域と
を備える、静電放電保護回路。 - 保護される回路構成を有する半導体集積回路(IC)(100)内の静電放電(ESD)保護回路(102)であって、
Nウェル(502)と、
前記Nウェルに隣接して配置され、かつ該Nウェルとの間に接合部(506)を形成するPウェル(504)と、
前記Nウェル内に配置されたSGPMOSトランジスタ(906)のドレインを形成し、アース(112)に結合されている第1のP+領域(1104)と、
前記SCR(106)のPNPトランジスタ(118)のエミッタを形成し、前記Nウェル内に配置されかつ前記第1のP+領域と平行なSGPMOS(906)のソースを形成し、前記ICの電源ライン(104)に結合する第2のP+領域(1106)と、
前記第1および第2のP+領域に平行に配置され、該両領域の間に配置され、前記Nウェルを覆って配置され、前記ICの電源ライン(104)に結合する前記SGPMOS(906)の第1のゲート領域(1108)と、
前記nウェル内に配置され、且つ前記第1および第2のP+領域と平行なSCR(106)の第2のゲートを形成し、前記ICの電源ライン(104)に結合する第1のN+領域(1134)と、
前記SCRのNPNトランジスタ(116)のエミッタを形成し、前記Pウェル内に配置されたGGNMOS(908)のソースを形成し、アース(112)に結合する第2のN+領域(1110)と、
前記第2のN+領域と平行に前記Pウェル内に配置されたGGNMOSトランジスタ(908)のドレインを形成し、前記ICの電源ライン(104)に結合する第3のN+領域(1112)と、
前記第2のN+領域と第3のN+領域との間に平行に配置され、前記Pウェルを覆って配置され、アース(112)に結合する第2のゲート領域(1114)と、
前記Pウェル内に配置され、かつ前記第2および第3のN+領域と平行に配置された、前記SCR(106)の第2のゲート(136)を形成し、アース(112)に結合する第3のP+領域(1136)と
を備える静電放電保護回路。 - 保護される回路構成を有する半導体集積回路(IC)(100)内の静電放電(ESD)保護回路(1202、1302)であって、
SCR(106q)を具備しており、
前記SCR(106q)が、当該SCRの第1のゲート(136)に結合されたベースを有する寄生NPNトランジスタ(912)を有する各GGNMOSトランジスタ(908q)を有しており、
層状に配列された前記SCRおよび前記GGNMOSトランジスタがさらに、
Nウェル(502)と、
前記Nウェルに隣接して配置され、かつ該Nウェルとの間に接合部(506)を形成するPウェル(504)と、
前記Nウェル内に散在し、前記SCRのPNPトランジスタ(118)のエミッタを形成し、前記ICの電源ライン(104)に結合するのに適応した第1の複数のP+領域(1306)と、
前記Nウェル内に散在し、前記GGNMOSトランジスタのドレイン接触領域を形成し、前記ICの電源ラインに結合する第1の複数のN+領域(1308)と、
前記NウェルおよびPウェルの前記接合部を覆って配置され、前記第1の複数のN+領域に結合し、前記GGNMOSトランジスタのドレインを形成する第2のN+領域(1312)と、
NPNトランジスタ(116)のエミッタおよび前記GGNMOSトランジスタのソースを形成し、前記Pウェル内に配置され、かつ前記第2のN+領域と平行であり、アースに結合する第3のN+領域(1310)と、
前記第2および第3ののN+領域との間に平行に配置され、前記Pウェルを覆って配置され、アースに結合するゲート領域(1314)と、
前記SCR(106)の第1のゲートを形成し、前記Pウェル内に、前記第2および第3のN+領域と平行に配置され、アースに結合する第2のP+領域(1336)と
を備える、静電放電保護回路。 - 保護される回路構成を有する半導体集積回路(IC)(100)内の静電放電(ESD)保護回路(1702、1802)であって、
SCR(106q)を具備しており、
前記SCR(106q)が、当該SCRの第1のゲート(136)に結合された各GGNMOSトランジスタ(908q)を有しており、
層状に配置された前記SCRおよび前記GGNMOSトランジスタがさらに、
くし形フィンガ(1820)を有するNウェル(1802)と、
くし形フィンガ(1822)を有し、前記Nウェルフィンガと結合しており、それらの間に接合部(1805)を形成するPウェル(1804)と、
前記Nウェルの各くし形フィンガ内に配置され、前記SCRのPNPトランジスタ(118)のエミッタを形成し、前記ICの電源ライン(104)に結合するのに適応した第1の複数のP+領域(1806)と、
前記Pウェルの各くし形フィンガ内に配置され、前記GGNMOSトランジスタのドレインを形成し、前記電源ラインに結合された第1の複数のN+領域(1808)と、
前記Pウェル内に配置され、NPNトランジスタ(116)のエミッタおよび前記GGNMOSトランジスタのソースを形成し、アースに結合する第2のN+領域(1810)と、
前記第1の複数の散在したN+領域と前記第2のN+領域との間に平行に、かつ前記Pウェルを覆って配置され、アースに結合するのに適応したゲート領域(1811)と、
前記第1のゲートを形成し、前記Pウェル内に、前記第2のN+領域と平行に配置され、アースに結合するのに適応した第2のP+領域(1836)と、
前記Pウェルの各くし形フィンガ内に配置され、かつ前記第1の複数のP+領域と、前記第1の複数のN+領域との間に配置された複数の第3のP+領域(1812)であって、前記ゲート領域に結合された各第3のP+領域が、局部基板ピックアップを形成する前記複数の第3のP+領域と
を備える、静電放電保護回路。 - 保護される回路構成を有する半導体集積回路(IC)(100)内の静電放電(ESD)保護回路(102)であって、
SCR(106)ほ具備しており、
前記SCR(106)が、
Nウェル(502)と、
前記Nウェルに隣接して配置され、かつ該Nウェルとの間に接合部(506)を形成するPウェル(504)と、
前記Nウェル内に散在し、アノード(122)を形成する第1の複数のP+領域(5081)と、
前記Pウェル内に散在し、カソード(140)を形成し、前記第1の複数のP+領域と位置合わせされた第1の複数のN+領域(5101)であって、前記各第1のN+領域(510)および第1のP+領域(508)が、0.16〜10マイクロメータの範囲の第1の長さを有する第1の複数のN+領域と、
前記第1の複数のN+領域間で前記Pウェル内に散在し、かつ複数の第1のゲート(136)を形成する第2の複数のP+領域(514)と、
前記第1の複数のP+領域間で前記Nウェル内に散在し、かつ複数の第2のゲート(134)を形成する第2の複数のN+領域(512)であって、前記各第2のN+領域(512)および第2のP+領域(514)が、0.2〜2マイクロメータの範囲の第2の長さを有する前記第2の複数のN+領域と
を備え、前記第1のP+領域(5081)と前記第2のN+領域(512)との間の距離が、0.12〜1.2マイクロメータの範囲であり、前記第1のN+領域(5101)と第2のP+領域(514)との距離が、0.12〜1.2マイクロメータの範囲となっている、静電放電保護回路。
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