JP2004320061A - Semiconductor device and its manufacturing method - Google Patents
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Abstract
Description
この発明は、半導体装置及びその製造方法に関し、特に外部端子のさらなる増加に対応するための構成を有する半導体装置及びその製造方法に関する。 The present invention relates to a semiconductor device and a method for manufacturing the same, and more particularly to a semiconductor device having a configuration for dealing with a further increase in external terminals and a method for manufacturing the same.
近年、パッケージ化された半導体装置のさらなる小型化、薄型化が要求されている。この要求に応えるために、パッケージ外形サイズが半導体チップの外形サイズと実質的に同一である、ウェハレベルチップサイズパッケージ(Wafer Level Chip Size Package)(以下、単にWCSPとも称する。)と呼ばれるパッケージ形態が提案されている。 In recent years, further reduction in size and thickness of packaged semiconductor devices has been demanded. In order to meet this requirement, a package form called a wafer level chip size package (hereinafter also simply referred to as WCSP), in which the package outer size is substantially the same as the semiconductor chip outer size. Proposed.
WCSPは、半導体チップを含んでいる。この半導体チップは、所定の機能を有する回路素子及びこの回路素子上に電気的に接続されている複数の電極パッドを具えている。半導体チップの表面上には、複数の電極パッドを、露出させるように、絶縁膜が形成されている。 The WCSP includes a semiconductor chip. The semiconductor chip includes a circuit element having a predetermined function and a plurality of electrode pads electrically connected to the circuit element. An insulating film is formed on the surface of the semiconductor chip so as to expose the plurality of electrode pads.
この絶縁膜の表面上には、露出している電極パッドに接続された複数の配線パターンが形成されている。 A plurality of wiring patterns connected to the exposed electrode pads are formed on the surface of the insulating film.
これらの配線パターン上には、電極ポストが形成されている。そして、この絶縁膜と配線パターンとを覆い、かつ電極ポストの頂面が露出するように封止部が形成されている。 Electrode posts are formed on these wiring patterns. A sealing portion is formed so as to cover the insulating film and the wiring pattern and to expose the top surface of the electrode post.
さらに、電極ポストの頂面上には、例えばBGAパッケージの場合には半田ボールとして設けられた、複数の外部端子を具えている。 Furthermore, on the top surface of the electrode post, for example, in the case of a BGA package, a plurality of external terminals provided as solder balls are provided.
このようにWCSPは、半導体チップの回路形成面上に相当する領域に、複数の外部電極を、例えば格子状に設ける、いわゆるファンイン構造を有している。 As described above, the WCSP has a so-called fan-in structure in which a plurality of external electrodes are provided in a region corresponding to the circuit formation surface of a semiconductor chip, for example, in a lattice shape.
このようなファンイン構造の外部電極を具えている半導体チップを、プリント板上に搭載するにあたり、プリント板と外部電極との接続部における破断の発生を防止する目的で、電極パッドを有する半導体チップと、半導体チップ上の所定の位置に形成され、電極パッドに接続される配線と、配線上の所定の位置に形成され、配線に接続される外部電極と、外部電極に接続されるプリント板と、半導体チップ上に形成された基板を有していて、基板及びプリント板の熱膨張を整合させるための樹脂層が基板上に設けられている構成、特に外部電極が樹脂層上に設けられている構造をとる半導体装置が知られている(例えば、特許文献1参照。)。 A semiconductor chip having an electrode pad for the purpose of preventing the breakage at the connecting portion between the printed board and the external electrode when mounting the semiconductor chip having the external electrode of such a fan-in structure on the printed board. A wiring formed at a predetermined position on the semiconductor chip and connected to the electrode pad; an external electrode formed at a predetermined position on the wiring and connected to the wiring; and a printed board connected to the external electrode; A structure having a substrate formed on a semiconductor chip and having a resin layer on the substrate for matching the thermal expansion of the substrate and the printed board, in particular, an external electrode is provided on the resin layer. A semiconductor device having a structure as described above is known (see, for example, Patent Document 1).
さらに、半導体チップの反りを防止しつつ、コンパクト化及び高集積化することを目的として、いわゆるファンイン構造を有する2枚のWCSPタイプの半導体装置が、その背面同士を接着層を介して互いに接合されている構成を具えた半導体装置が知られている。 Furthermore, two WCSP type semiconductor devices having a so-called fan-in structure are bonded to each other via an adhesive layer for the purpose of miniaturization and high integration while preventing warping of the semiconductor chip. 2. Description of the Related Art A semiconductor device having a configured configuration is known.
この半導体装置の構成によれば、接合された2枚の半導体チップの電子回路形成面側にあたる外側表面には、封止樹脂層が形成されている。封止樹脂層を上下に貫いて導体ポストが形成されていて、この導体ポストは電子回路に、再配線回路を介して電気的に接続されている。さらに、この導体ポストの頂面には半田バンプが形成されている(例えば、特許文献2参照。)。
半導体装置の高機能化に伴い、1つのパッケージ化された半導体装置に形成される外部端子の数は、ますます増加する傾向にある。従来、このような外部端子の増加に対する要求には、隣接する外部端子同士の間隔を狭める構成とすることで対応している。外部端子の配置間隔と配置位置とに関しては、以下説明するように設計の自由度が著しく制限されている。 As the functionality of semiconductor devices increases, the number of external terminals formed in one packaged semiconductor device tends to increase. Conventionally, such a demand for an increase in the number of external terminals is addressed by a configuration in which the interval between adjacent external terminals is narrowed. Regarding the arrangement interval and arrangement position of the external terminals, the degree of freedom of design is remarkably limited as described below.
上述した従来のWCSPは、隣接する外部端子同士の最小間隔は、具体的には0.5mm程度とされている。また、7mm×7mm角のWCSPの場合には、設けられている外部端子の数は160程度である。 In the conventional WCSP described above, the minimum interval between adjacent external terminals is specifically about 0.5 mm. In the case of a 7 mm × 7 mm square WCSP, the number of external terminals provided is about 160.
パッケージ化された半導体装置のさらなる外部端子の増加に対する要求により、7mm×7mm角のWCSPに300程度の外部端子を設けることが望まれている。 Due to the demand for further increase in external terminals of packaged semiconductor devices, it is desired to provide about 300 external terminals on a 7 mm × 7 mm square WCSP.
上述したWCSPにおいて、隣接する外部端子同士の間隔をより狭めて、WCSPの表面上により多数の外部電極を形成することは、技術的には不可能ではない。 In the WCSP described above, it is technically impossible to form a larger number of external electrodes on the surface of the WCSP by narrowing the interval between adjacent external terminals.
しかしながら、7mm×7mm角のWCSPの表面積に300個の外部端子を形成することは、かなり困難である。また、外部端子同士の間隔を狭めると、WCSPを実装基板上に実装するためには、極めて高度な技術が必要となる。 However, it is quite difficult to form 300 external terminals on the surface area of a 7 mm × 7 mm square WCSP. Further, if the interval between the external terminals is reduced, an extremely advanced technique is required to mount the WCSP on the mounting substrate.
例えば、複数の外部端子同士の間隔を、0.3mm〜0.7mm程度の範囲で、実装基板の実装ピッチに合わせて形成することが求められる場合もある。 For example, it may be required to form the intervals between the plurality of external terminals within a range of about 0.3 mm to 0.7 mm according to the mounting pitch of the mounting substrate.
このような場合に、従来のパッケージの構成では、基板上に半導体チップを、いわゆるフリップチップ接続により接続して、当該半導体チップを基板を介して、外部電極と接続するか又はワイヤボンディングにより基板と半導体チップとを接続して、基板を介して外部電極と接続している。いずれの接続手法も基板を使用するため、また、ワイヤのループの高さ分の封止材が余計に必要となるため、パッケージが厚くなってしまう。さらには基板のコストがかかるため、パッケージが高価となってしまう。特にフリップチップ接続の場合には、より高価なビルドアップ基板が必要となることから、パッケージがより高価なものとなってしまう。 In such a case, in a conventional package configuration, a semiconductor chip is connected on a substrate by so-called flip chip connection, and the semiconductor chip is connected to an external electrode through the substrate or by wire bonding. The semiconductor chip is connected to the external electrode through the substrate. Since any of the connection methods uses a substrate, and an extra sealing material for the height of the wire loop is required, the package becomes thick. Furthermore, the cost of the substrate increases, and the package becomes expensive. In particular, in the case of flip chip connection, a more expensive build-up substrate is required, so that the package becomes more expensive.
また、一方、ワイヤボンディングによる接続を行った場合には、ワイヤ部分のインダクタンスが高くなってしまう。 On the other hand, when the connection by wire bonding is performed, the inductance of the wire portion is increased.
そこで、この発明の目的は、外部端子の配置間隔と配置位置の設計自由度が高まると共に、パッケージ自体のコンパクト化が可能な構成を有する半導体装置を提供することにある。 SUMMARY OF THE INVENTION Accordingly, an object of the present invention is to provide a semiconductor device having a configuration capable of increasing the degree of freedom in designing the arrangement intervals and arrangement positions of external terminals and making the package itself compact.
この目的の達成を図るため、この発明の半導体装置は、下記のような構成上の特徴を有している。すなわち、この発明の半導体装置は、第1の面と、この第1の面と対向する第2の面と、第1の面から第2の面へと貫通する開口部とを有する基体枠を具えている。 In order to achieve this object, the semiconductor device of the present invention has the following structural features. That is, the semiconductor device of the present invention includes a base frame having a first surface, a second surface facing the first surface, and an opening penetrating from the first surface to the second surface. It has.
さらに、この発明の半導体装置は、複数の第1の電極パッドを具えている第1の主表面と、この第1の主表面と対向する第2の主表面とを有し、第1の主表面のレベル(高さ、以下同じ。)が第1の面のレベルと実質的に同一のレベルとなるように、開口部内に配置されている第1の半導体チップを具えている。 Furthermore, the semiconductor device of the present invention has a first main surface including a plurality of first electrode pads, and a second main surface opposite to the first main surface. A first semiconductor chip is provided in the opening so that the surface level (height, hereinafter the same) is substantially the same as the level of the first surface.
また、第1の絶縁膜が、複数の第1の電極パッドの一部分を露出させて、第1の面上及び第1の主表面上に形成されている。 Further, the first insulating film is formed on the first surface and the first main surface so as to expose a part of the plurality of first electrode pads.
第1の電極パッドの各々には、複数の第1の配線パターンが、電気的に接続されていて、これらは電極パッドから基体枠の第1の面の上側へと導出されている。 A plurality of first wiring patterns are electrically connected to each of the first electrode pads, and these are led out from the electrode pads to the upper side of the first surface of the base frame.
第1の配線パターン及び第1の絶縁膜上には、第1の封止部が、配線パターンの一部分を露出するように形成されている。 A first sealing portion is formed on the first wiring pattern and the first insulating film so as to expose a part of the wiring pattern.
基体枠の第1の面上を含む領域の第1の配線パターン上には、複数の第1の外部端子が設けられている。 A plurality of first external terminals are provided on the first wiring pattern in the region including the first surface of the base frame.
また、上述の開口部内には、複数の第2の電極パッドを具えている第3の主表面と、第3の主表面に対向する第4の主表面とを有し、第3の主表面のレベルが第2の面のレベルと実質的に同一のレベルとなるように、第2の半導体チップが配置されている。 The opening has a third main surface including a plurality of second electrode pads, and a fourth main surface facing the third main surface, and the third main surface. The second semiconductor chip is arranged so that the level of is substantially the same as the level of the second surface.
第2の絶縁膜は、第2の電極パッドの一部分を露出させて、第2の面上及び第3の主表面上に形成されている。 The second insulating film is formed on the second surface and the third main surface with a part of the second electrode pad exposed.
複数の第2の配線パターンは、第2の電極パッドの各々に電気的に接続されていて、第2の電極パッドから基体枠の第2の面の上側へと導出されている。 The plurality of second wiring patterns are electrically connected to each of the second electrode pads, and are led out from the second electrode pads to the upper side of the second surface of the base frame.
第2の封止部は、第2の配線パターン及び第2の絶縁膜上に、該第2の配線パターンの一部分を露出させて形成されている。 The second sealing portion is formed on the second wiring pattern and the second insulating film with a part of the second wiring pattern exposed.
複数の第2の外部端子は、基体枠の第2の面上を含む領域の第2の配線パターン上に設けられている。 The plurality of second external terminals are provided on the second wiring pattern in a region including the second surface of the base frame.
また、この発明の半導体装置の製造方法の主要工程は下記の通りである。 The main steps of the semiconductor device manufacturing method of the present invention are as follows.
(1)複数の凸部及びこれら凸部間に位置する凹部を具えた治具を準備する。 (1) A jig having a plurality of convex portions and concave portions positioned between the convex portions is prepared.
(2)第1の面と、第1の面と対向する第2の面と、第1の面から第2の面へと貫通する複数の開口部と、該第1の面から該第2の面へ貫通する複数のスルーホールと、該スルーホール内に形成されている層間結線とを有する基体枠を準備する。 (2) a first surface, a second surface facing the first surface, a plurality of openings penetrating from the first surface to the second surface, and the second surface to the second surface A base frame having a plurality of through-holes penetrating into the surface and interlayer connections formed in the through-holes is prepared.
(3)複数の電極パッドが設けられた第1の主表面と、第1の主表面に対向する第2の主表面とを有する第1の半導体チップと、複数の電極パッドが設けられた第3の主表面と、第3の主表面に対向する第4の主表面とを有する第2の半導体チップを準備する。 (3) a first semiconductor chip having a first main surface provided with a plurality of electrode pads, a second main surface opposite to the first main surface, and a first semiconductor chip provided with a plurality of electrode pads. A second semiconductor chip having a third main surface and a fourth main surface opposite to the third main surface is prepared.
(4)第2の面が凹部の表面に対面し、かつ凸部が開口部内に位置するように、基体枠を治具に載置する。 (4) The base frame is placed on the jig so that the second surface faces the surface of the concave portion and the convex portion is positioned in the opening.
(5)開口部内の凸部上に、第1の主表面のレベルが基体枠の第1の面のレベルと実質的に同一のレベルとなるように、かつ第2の主表面が凸部の表面に対面するように、第1の半導体チップを配置する。 (5) The level of the first main surface is substantially the same as the level of the first surface of the base frame on the convex part in the opening, and the second main surface is a convex part. The first semiconductor chip is disposed so as to face the surface.
(6)第1の面上及び第1の主表面上に、第1の絶縁膜を、第1の電極パッドの一部分及び層間結線の一端を露出するように形成する。 (6) A first insulating film is formed on the first surface and the first main surface so as to expose a part of the first electrode pad and one end of the interlayer connection.
(7)第1の絶縁膜上に、第1の電極パッドの各々及び層間結線の一端に接続されていて、第1の電極パッドから基体枠の第1の面の上側へと導出された複数の第1の配線パターンを形成する。 (7) On the first insulating film, each of the first electrode pads and one end of the interlayer connection are connected to each other, and a plurality of leads led out from the first electrode pad to the upper side of the first surface of the base frame. The first wiring pattern is formed.
(8)第1の配線パターン及び第1の絶縁膜上に、第1の封止部を、第1の面上に位置する第1の配線パターンの一部分を露出させて形成する。 (8) On the first wiring pattern and the first insulating film, a first sealing portion is formed by exposing a part of the first wiring pattern located on the first surface.
(9)治具から前記第1の半導体チップを含む前記基体枠を取り外して裏返す。 (9) Remove the base frame including the first semiconductor chip from the jig and turn it over.
(10)開口部内に、第2の半導体チップを、第3の主表面のレベルと、第2の面のレベルとを実質的に同一のレベルとなるように、かつ第4の主表面が凸部の表面に対面するように、第2の半導体チップを配置する。 (10) In the opening, the second semiconductor chip is protruded so that the level of the third main surface and the level of the second surface are substantially the same level. The second semiconductor chip is disposed so as to face the surface of the part.
(11)第2の面上及び第3の主表面上に、第2の絶縁膜を、第2の電極パッドの一部分及び層間結線の他端を露出するように形成する。 (11) A second insulating film is formed on the second surface and the third main surface so as to expose a part of the second electrode pad and the other end of the interlayer connection.
(12)第2の絶縁膜上に、第2の電極パッドの各々及び層間結線の他端に接続されていて、第2の電極パッドから基体枠の第2の面の上側へと導出された複数の第2の配線パターンを形成する。 (12) Connected to each of the second electrode pads and the other end of the interlayer connection on the second insulating film, and led out from the second electrode pad to the upper side of the second surface of the base frame. A plurality of second wiring patterns are formed.
(13)第2の配線パターン及び第2の絶縁膜上に、第2の封止部を、第2の面上に位置する第2の配線パターンの一部分を露出させて形成する。 (13) A second sealing portion is formed on the second wiring pattern and the second insulating film so as to expose a part of the second wiring pattern located on the second surface.
(14)露出した第1及び第2の電極ポストの頂面上に、第1及び第2の外部端子を、それぞれ形成する。 (14) First and second external terminals are formed on the exposed top surfaces of the first and second electrode posts, respectively.
(15)複数の開口部間を切断して、第1及び第2の半導体チップの積層体を含む半導体装置の個片化を行う。 (15) A plurality of openings are cut to singulate a semiconductor device including a stacked body of first and second semiconductor chips.
この発明の半導体装置の構成により、半導体チップを囲むように設けられている基体枠の上側(真上)を含む領域にも、外部電極を設けることができる構成としてあるので、外部電極の配置間隔及び配置位置等の設計の自由度を増大させた半導体装置を提供することができる。 According to the configuration of the semiconductor device of the present invention, the external electrodes can be provided also in the region including the upper side (directly above) of the base frame provided so as to surround the semiconductor chip. In addition, it is possible to provide a semiconductor device in which the degree of design freedom such as the arrangement position is increased.
すなわち、この発明の半導体装置の構成によれば、搭載される半導体チップの側面部を取り囲むように設けられている基体枠上、すなわち拡張部を含む領域にも、外部端子を設けることができる、いわゆるファンアウト構造又はファンイン/ファンアウト構造が可能な構成としてあるので、外部端子の配置間隔及び配置位置等の設計の自由度を大きくすることができる。例えば、従来、半導体チップの直上の領域のみに設けられていた外部端子同士の配置密度を下げる、すなわち配置間隔を広げることができる。特に半導体チップの直上の領域の外部端子の配置間隔を広げることができる。 That is, according to the configuration of the semiconductor device of the present invention, an external terminal can be provided on the base frame provided so as to surround the side surface portion of the semiconductor chip to be mounted, that is, also in the region including the extension portion. Since the so-called fan-out structure or fan-in / fan-out structure is possible, it is possible to increase the degree of freedom in designing the arrangement intervals and arrangement positions of the external terminals. For example, it is possible to reduce the arrangement density of the external terminals conventionally provided only in the region immediately above the semiconductor chip, that is, to increase the arrangement interval. In particular, the arrangement interval of the external terminals in the region immediately above the semiconductor chip can be increased.
また、この発明の半導体装置は、いわゆるWCSPの製造工程を利用して、基板等のインターポーザを使用せずに直接的に半導体チップと外部電極とを接続する構成とすることができるので、上述の効果に加えて、ワイヤボンディング接続との比較では、さらなる動作の高速化、高機能化、多機能化及びコンパクト化を図ることができる。また、フリップチップ接続との比較では、同等の電気的特性をより安価に得ることができる。 Further, the semiconductor device of the present invention can be configured to directly connect the semiconductor chip and the external electrode without using an interposer such as a substrate by utilizing a so-called WCSP manufacturing process. In addition to the effect, the operation can be further speeded up, enhanced in function, multifunctional and compact in comparison with wire bonding connection. Further, in comparison with flip-chip connection, equivalent electrical characteristics can be obtained at a lower cost.
この発明の半導体装置の製造方法によれば、より簡易な工程で、高機能化、多機能化及びコンパクト化された半導体装置を提供することができる。特に外部電極の配置間隔及び配置位置等の設計の自由度を極めて大きくすることができる。 According to the method for manufacturing a semiconductor device of the present invention, it is possible to provide a highly functional, multi-functional and compact semiconductor device by a simpler process. In particular, the degree of freedom in designing the arrangement interval and arrangement position of the external electrodes can be greatly increased.
この発明の製造方法によれば、単一の治具を、繰り返して使用することができる。下地を使用する必要がないので、製造工程に必要な部材を削減することができる。従って、製造コストの削減が期待される。また、貫通孔を介した吸排気系により、基体枠と半導体チップを吸着保持する構成とする場合には、さらに基体枠及び半導体チップの治具への保持及び剥離が容易かつ迅速に行うことができるので、半導体装置のスループットの向上が期待される。 According to the manufacturing method of the present invention, a single jig can be used repeatedly. Since it is not necessary to use a base, members necessary for the manufacturing process can be reduced. Therefore, a reduction in manufacturing cost is expected. Further, when the base frame and the semiconductor chip are sucked and held by the intake / exhaust system through the through hole, the base frame and the semiconductor chip can be easily and quickly held and peeled from the jig. Therefore, improvement of the throughput of the semiconductor device is expected.
特にこの発明の半導体装置によれば、2つの半導体チップを、直接的に積層することができるので、半導体装置をより薄型にすることができる。そして、スルーホールにより、例えば2つの半導体チップを相互に接続することができるので、また、例えば一方の半導体チップへの入力信号又は半導体チップからの出力信号を、従来使用され問題の多かった金属ワイヤを介さずに、直接的に半導体装置の反対面側に入出力することができるので、半導体装置のさらなる多機能化及び高速化を実現することができる。 In particular, according to the semiconductor device of the present invention, since two semiconductor chips can be directly stacked, the semiconductor device can be made thinner. Further, for example, two semiconductor chips can be connected to each other through the through hole. Also, for example, an input signal to one semiconductor chip or an output signal from the semiconductor chip is used as a metal wire that has been used in the past. Since it is possible to input / output directly to the opposite surface side of the semiconductor device without going through, it is possible to realize further multi-function and higher speed of the semiconductor device.
また、複数のこの発明の半導体装置を、その外部端子同士を積層用の端子として接続することにより積層する構成とすれば、さらなる多機能化及び高速化を容易に実現することができる。積層用の端子をいわゆるファンイン部にも配置することができるため、パッケージのさらなる小型化及び薄型化が可能である。 Further, if a plurality of semiconductor devices according to the present invention are stacked by connecting their external terminals as stacking terminals, further multi-function and high speed can be easily realized. Since the terminals for stacking can also be arranged in the so-called fan-in portion, the package can be further reduced in size and thickness.
特に、この発明の製造方法によれば、簡易な工程で2枚のチップが積層された高機能かつ高速動作が可能な半導体装置を製造することができる。また、治具は繰り返し使用することができるので、製造コストの削減が期待される。また、貫通孔を介した吸排気孔により、基体枠と半導体チップを吸着保持する工程とする場合には、さらに基体枠及び半導体チップの治具への保持及び剥離が容易かつ迅速に行うことができるので、製造される半導体装置のスループットの向上が期待される。 In particular, according to the manufacturing method of the present invention, it is possible to manufacture a semiconductor device capable of high-performance and high-speed operation in which two chips are stacked by a simple process. Further, since the jig can be used repeatedly, a reduction in manufacturing cost is expected. In addition, when the process of sucking and holding the base frame and the semiconductor chip by the intake / exhaust hole through the through hole, the base frame and the semiconductor chip can be easily and quickly held and peeled from the jig. Therefore, an improvement in throughput of the manufactured semiconductor device is expected.
以下、図面を参照して、この発明の実施の形態につき説明する。なお、図面には、この発明が理解できる程度に各構成成分の形状、大きさ及び配置関係が概略的に示されているに過ぎず、これによりこの発明が特に限定されるものではない。また、以下の説明において、特定の材料、条件及び数値条件等を用いることがあるが、これらは好適例の一つに過ぎず、従って、何らこれらに限定されない。また、以下の説明に用いる各図において同様の構成成分については、同一の符号を付して示し、その重複する説明を省略する場合もあることを理解されたい。 Hereinafter, embodiments of the present invention will be described with reference to the drawings. In the drawings, only the shapes, sizes, and arrangement relationships of the respective constituent components are schematically shown to such an extent that the present invention can be understood, and the present invention is not particularly limited thereby. In the following description, specific materials, conditions, numerical conditions, and the like may be used. However, these are merely preferred examples, and are not limited to these. In addition, it should be understood that the same constituent components are denoted by the same reference numerals in the drawings used for the following description, and redundant description thereof may be omitted.
<第1の実施の形態>
図1及び図2を参照して、この発明の第1の実施の形態の半導体装置につき説明する。図1(A)は第1の実施の形態の半導体装置の構成を説明するための上面からみた概略的な平面図であり、図1(B)は、配線パターンと電極ポストとの接続関係を説明するために、図1(A)の実線11で囲んだ一部領域を拡大して示した概略的な要部平面図である。また、図2(A)及び(B)は、図1(A)のI−I破線により切断した切断面を示す概略的な断面図である。なお、図2(A)は、この発明の半導体装置10が、その底面側に下地12を具えている構成例である。また、図2(B)は、下地12を具えていない構成例である。
<First Embodiment>
A semiconductor device according to a first embodiment of the present invention will be described with reference to FIGS. FIG. 1A is a schematic plan view seen from the upper surface for explaining the configuration of the semiconductor device of the first embodiment, and FIG. 1B shows the connection relationship between the wiring pattern and the electrode post. FIG. 2 is a schematic plan view of an essential part showing, in an enlarged manner, a partial area surrounded by a
この発明の第1の実施の形態の半導体装置10は、下地12上に、貫通孔である開口部22を有する基体枠20を具えている(図2(A)参照。)。この基体枠20は、一例として、四角形の枠状部であって、好ましくは表面に対応する第1の面20a及び裏面に対応する第2の面20bを有していて、かつその中央部には、第1の面20aから第2の面20bへと貫通する四角形の開口部22が形成されている。
The
この基体枠20は、例えばガラスエポキシ、又はポリイミド等の有機材料からなる板状体又はシート状体で形成することができる。さらにセラミック基板、金属基板及びSi基板を含む基板群から、適宜選択した基板で形成することができる。好ましくは、基体枠20としてSi基板を使用するのがよい。このようにすれば、後に形成される配線パターンの耐熱ストレス特性を向上させることができる。
The
上述した開口部22は、基体枠20を構成している材料に応じて、例えばレーザー加工、パンチング等の機械加工、金型加工等の従来周知の手法により適宜形成することができる。この開口部22の大きさは、この開口部22の内側に半導体チップ30を設けることができる程度に、半導体チップ30の大きさと実質的に同一又は若干それよりも大きく設定する。開口部22は、基体枠20に複数個が格子状に、好ましくはそれぞれ互いに等間隔となるように配置されている。この間隔は、所望の外部端子の数、外部端子同士の間隔及び拡張部21の面積等を考慮して決定される。
The
また、この開口部22内には、半導体チップ30が嵌め込み等により配置される。従って、半導体チップ30の側面37は、基体枠20によって囲まれていて、半導体チップ30の表面領域外に、これと隣接する基体枠20の表面領域が形成されている。この半導体チップ30は、第1の主表面36と、この第1の主表面36に対向する第2の主表面38と、この第1の主表面36と第2の主表面38との間に存在する1又は2以上の側面37を有している。この第1の主表面36のレベルが第1の面20aのレベルと実質的に同一となるようにされる。第1の主表面36は、電極パッド34を具えている。電極パッド34は、第1の主表面36の周縁に沿って複数が形成されている。
The
半導体チップ30は、第1の主表面36が上面となるように、すなわち第2の主表面38が下地12の半導体チップ配置領域14に対面するように、開口部22内に設けられている。
The
基体枠20の第1の面20a上及び第1の主表面36上には、絶縁膜40が、複数の電極パッド34の一部分が露出するように形成されている。
An insulating
この絶縁膜40の表面上には、複数の配線パターン42が、露出している電極パッド34に電気的に接続されて形成されている。
A plurality of
これら配線パターン42及び絶縁膜40を覆うように半導体チップ30及び基体枠20のそれぞれの表面領域上に封止部44が設けられている。上述の絶縁膜40と封止部44を総じて絶縁層48とも称する。それぞれの配線パターン42からこの封止部44を貫通して、この封止部44の表面に達する電極ポスト46がそれぞれ設けられている。これら電極ポスト46の一部は、半導体チップ30の上側(真上)に設けられており、また、残りの電極ポスト46は基体枠20の上側(真上)に設けられている。通常は、これら電極ポスト46は、一定の間隔で配列させてある。また、各電極ポスト46の頂面は、封止部44の表面に露出している。この電極ポスト46はポスト電極とも称せられ、その露出された頂面には外部端子47が設けられている。外部端子47としては通常、半田ボール47aを設けている。この外部端子47は電極パッド34の配列間隔よりも広い間隔で配列されている。
ここで、図1(B)を用いて、電極パッド34と配線パターン42との接続関係につき説明する。これらの接続関係の理解を容易にするために図1(A)の部分領域(実線で囲まれた領域)11を拡大して示してある。配線パターン42は、外部端子47の下部に接続されて位置する電極ポスト(図2に46で示す。)と、対応する電極パッド34とが規則的、かつ電気的に接続されている。これら配線パターン42を構成する配線として、例えば長配線42a、中配線42b及び短配線42cを設ける。これらの配線42a、42b及び42cを、この順番で、それぞれ対応する電極パッド34に、1つの配線と1つの電極パッドという、1対1の接続関係で、接続してある。
Here, the connection relationship between the
この配線パターン42は、半導体チップ30の上側(真上)の領域及び基体枠20の上側(真上)、すなわち拡張部21の領域の境界にまたがるように設けられている。
The
そのため、配線パターン42のうち、この境界上及び境界近傍のある程度の長さの部分領域をより太い、すなわち幅広あるいは肉厚の配線とするのがよい。
Therefore, in the
このように、特にエッジ部効果とか、熱ストレス等により応力が集中しやすいと思われるパターン42の部分領域を太く形成しておくことにより、半導体装置10の動作の信頼性が向上する。
As described above, the reliability of the operation of the
この基体枠20の上側(真上)の領域は、外部端子形成領域を半導体チップ30の表面領域外に拡張している意味で拡張部21と称せられる。この構成例では拡張部21にも電極ポスト46が形成されている。
The region above (directly above) the
そして、配線パターン42及び電極ポスト46を覆うように、封止部44が形成されている。封止部44は電極ポスト46の一部分が露出するように形成されている。
A sealing
この電極ポスト46を介して、外部端子47が形成されている。電極ポストを介さずに、封止部44から配線パターン42の一部分を露出させて、直接的に配線パターン42に外部端子を接続する構成とすることもできる。
この構成例では、外部端子47を、例えば半田ボール47aで形成している。これら半田ボール47aは、電極ポスト46の頂面と接触して設けられていて、これら電極ポスト46を介して、配線パターン42と接続されている。この隣接する電極ポスト46同士の配列及びその間隔は、例えばプリント基板等への実装を考慮して、所望の配列及び間隔とすることができる。
In this configuration example, the
既に説明したとおり、これら電極ポスト46は、半導体チップ30の上側に対応する表面積の範囲のみならず、基体枠20の上側、すなわち拡張部21にも設けている。従って、電極ポスト46の配置位置及び配置間隔の設計の自由度が増す。すなわち、より実装が容易になるように、電極ポスト46、すなわち外部端子47の配置間隔の制限を緩和して、例えば実装基板側の構成上の要件に沿った、より広い間隔で形成することができる。具体的には基体枠20の面積を適宜調整することで、適切な配置間隔で、所望の数の外部電極を形成することができる。
As already described, these
この発明の半導体装置10の構成によれば、半導体チップ30の真上の領域外の拡張部21の領域に、外部端子47を設ける構成としてあるので、半導体装置10をいわゆるファンアウト構造又は第1の主表面36上の領域にも外部端子47が形成されているファンイン/ファンアウト構造として構成することが可能である。従って、外部端子47の配置間隔及び配置位置等の設計の自由度を大きくすることができる。
According to the configuration of the
また、この発明の半導体装置10は、いわゆるWCSPの製造工程を利用して、基板等のインターポーザを使用せずに半導体チップ30と外部電極47とを直接的に接続する構成とすることができるので、上述の効果に加えて、例えばワイヤボンディング接続との比較では、さらなる動作の高速化、高機能化、多機能化及びコンパクト化を図ることができる。また、例えばフリップチップ接続との比較では、同等の電気的特性を有する半導体装置10をより安価に得ることができる。
Further, the
(第1の実施の形態の変形例)
次に、図3を参照して、第1の実施の形態の半導体装置の変形例につき説明する。なお、上面からみた平面図は図1(A)とほぼ同様であるので、その図示及び詳細な説明は省略する。
(Modification of the first embodiment)
Next, a modification of the semiconductor device of the first embodiment will be described with reference to FIG. Note that a plan view seen from above is substantially the same as FIG. 1A, and illustration and detailed description thereof are omitted.
図3(A)及び図3(B)は、図2(A)及び図2(B)にそれぞれ対応する変形例の半導体装置10’の概略的な断面図である。図3(A)は、その底面側に下地12を具えている構成例である。また、図3(B)は、下地12を具えていない構成例である。
FIGS. 3A and 3B are schematic cross-sectional views of a
この変形例の半導体装置10’は、基体枠20の開口部22を画成する周の内側壁24の形状に特徴を有している。従って、第1の実施の形態と同様の他の構成成分については、同一の符号を付して示し、その重複する説明を省略する。
The
この変形例の半導体装置10’においては、基体枠20の開口部22を画成する、この例では4面の内側壁24のそれぞれは、基体枠20側から、開口部22側、すなわち半導体チップ30に向かうに従って、4面それぞれの内側壁24の厚さが減少して肉薄となるように傾斜した形状、いわゆる楔形形状となっている。
In the
内側壁24の形状をこのように構成すれば、第1の実施の形態で説明した半導体装置の作用効果と同等の作用効果を得ることができる上、後述する説明からも理解できるように、特にこの半導体装置10’の製造工程において、有利な効果を得ることができる。
If the shape of the
上述の第1の実施の形態及び/又は変形例の半導体装置10及び10’を例えば複数個積層してなる積層型半導体装置を構成することもできる。この場合には、例えば従来公知の方法により基体枠にスルーホールを形成して、層間結線を形成して積層された個別の半導体装置の相互接続用の端子を形成すればよい。
For example, a stacked semiconductor device in which a plurality of the
(第1の実施の形態の第1の製造方法)
次に、図4(A)〜図10(B)を参照して、第1の実施の形態の半導体装置の第1の製造方法につき説明する。
(First manufacturing method of the first embodiment)
Next, a first manufacturing method of the semiconductor device according to the first embodiment will be described with reference to FIGS.
原則として、各図(A)はこの発明の半導体装置の構成を説明するための概略的な部分的平面図であり、各図の(B)図は(A)図のI−I破線により切断した切断面を示す概略的な断面図である。なお、例外として、図6(B)は、図6(A)に示した、実線11で囲まれた部分を拡大して示す拡大図であり、さらに図7は、図6(A)のI−I線に沿って切断して示した断面図である。
In principle, each drawing (A) is a schematic partial plan view for explaining the configuration of the semiconductor device of the present invention, and each drawing (B) is cut along a broken line II in FIG. It is schematic sectional drawing which shows the cut surface which carried out. As an exception, FIG. 6B is an enlarged view showing a portion surrounded by the
まず、用意した下地12上に、複数の半導体チップ30が載置される半導体チップ配置領域14を設定する。なお、当然ながら、この半導体チップ配置領域14の輪郭は、基体枠20に設けられている開口部22の輪郭と実質的に一致している。隣接する半導体チップ配置領域14同士の間隔、従って隣接する開口部22同士の間隔を、互いに等間隔としておく。この間隔は、後に工程で実施される半導体装置の個片化、すなわち単一化処理に必要な下地のマージン面積、所望の外部端子の数に応じて形成される拡張部の表面領域の面積等を考慮して、十分な間隔とすればよい。
First, a semiconductor
まず、図4(A)及び(B)に示したように、設定された半導体チップ配置領域14と開口部22との位置合わせを行って、下地12上に、基体枠20を載置する。
First, as shown in FIGS. 4A and 4B, the set semiconductor
ここで下地12を、例えばガラスエポキシ、又はポリイミド等の有機材料からなる板状体又はシート状体で形成してもよい。あるいはセラミック基板、金属基板及びSi基板等の基板から、適宜選択した基板で形成することができる。また、下地12として、好ましくは、その表面の少なくとも基体枠20が載置される領域に、例えば加熱、紫外線照射その他の何らかの処理により剥離容易な接着手段(図示しない。)を具えるのがよい。
Here, the
特に、この発明の半導体装置が、下地を有しない構成とされる場合には、後の工程で、基体枠からの例えば剥離等の手法により容易に除去できる下地を選択するのがよい。具体的には例えば日東電工株式会社製の熱剥離シート「リバアルファ(商品名)」、三井化学株式会社製の耐熱型イクロステープ(商品名)又はSPシリーズ(商品名)等を剥離が可能な下地として用いることができる。さらには表面上に接着手段として例えば紫外線硬化型粘着材等が塗布されているガラス基板等も下地として適用して好適である。 In particular, when the semiconductor device of the present invention is configured not to have a base, it is preferable to select a base that can be easily removed from the substrate frame, for example, by a technique such as peeling, in a later step. Specifically, for example, a heat release sheet “Riva Alpha (trade name)” manufactured by Nitto Denko Corporation, a heat-resistant icros tape (trade name) or SP series (trade name) manufactured by Mitsui Chemicals, Inc. can be peeled off. It can be used as a simple substrate. Furthermore, a glass substrate or the like on which an ultraviolet curable adhesive material or the like is applied as an adhesive means on the surface is also suitable as a base.
下地12上に載置された基体枠20は、下地12の表面に設けられた接着手段により接着されて保持される。
The
このようにして下地12上に予め設定された半導体チップ配置領域14は、基体枠20に形成されている開口部22から露出される。
In this way, the semiconductor
次に、図5(A)及び図5(B)に示したように、この開口部22内に露出されている半導体チップ配置領域14上に、半導体チップ30を配置する。
Next, as shown in FIGS. 5A and 5B, the
好ましくは、この半導体チップ配置領域14上にも何らかの接着手段を設けておくのがよい。そしてこの接着手段により半導体チップ30を半導体チップ配置領域14上に接着保持するのがよい。
Preferably, some bonding means is also provided on the semiconductor
ここで、基体枠20の第1の面20aの高さ、すなわち厚さd2と、開口部22内に設けられた半導体チップ30の表面の高さ、すなわち厚さd1とは、一致させるのが好ましい。しかしながら、基体枠20の第1の面20aと半導体チップ30の第1の主表面36の上側に配線パターンを、配線切れ等を生じる恐れなくして、形成できる高低差の範囲であれば、双方の表面間に若干の段差が存在していてもよい。
Here, the height of the
このとき、図3を用いて既に説明したような、基体枠20の開口部22の内側壁24の断面形状が傾斜を有するいわゆる楔形状となっている場合、この内側壁24の表面が傾斜を有するため、半導体チップ30を、この内側壁24の傾斜に沿って、その表面を滑らせることで、開口部22内の所望の位置に、よりスムーズかつ容易に配置することができる。
At this time, when the cross-sectional shape of the
半導体チップ30は、第1の主表面36に対向する第2の主表面38を有している。この半導体チップ30には、所定の機能を有する回路素子が形成されている(図示しない。)。そして、第1の主表面36には、この回路素子と電気的に接続されている電極パッド34が設けられている。電極パッド34は、第1の主表面36の周縁に沿って配列するように設けられている。
The
上述した半導体チップ30は、その第2の主表面38が半導体チップ配置領域14において下地12と対面するように、開口部22内に、例えば嵌め込まれて設けられる。このとき第2の主表面38は、半導体チップ領域14表面に接着手段が設けられている場合には、これにより接着されて保持される。
The
次いで、基体枠20の第1の面20a上及び第1の主表面36上に、絶縁膜40を形成する。この絶縁膜40は、半導体チップ30の電極パッド34の少なくとも一部分が露出するように、形成される。
Next, the insulating
このとき、一旦、電極パッド34を覆うように絶縁膜40を形成した後、例えばフォトリソグラフィ法等を用いて、電極パッド34の頂面を露出させる工程としてもよい。
At this time, after the insulating
また、上述したように基体枠20の表面と、半導体チップ30の第1の主表面36とに段差が生じる場合や、基体枠20の内側壁24の表面が、上述したような傾斜を有する場合がある。このような場合には、絶縁膜40用の絶縁材料により、後の工程で、配線パターンが形成できる程度に、この段差を緩和するか、又は絶縁膜40の表面を実質的に平坦に形成することもできる。
Further, as described above, a step is generated between the surface of the
この絶縁膜40の形成は、適切な絶縁性材料を用いて、基体枠20の材質に応じた好適な方法、例えばスピンコート法、印刷法又は直接塗布法等といういずれかの従来公知の手法により、行える。
The insulating
このとき、基体枠20と半導体チップ30との間に間隙が生じる場合には、この間隙に絶縁材料が入り込んで、基体枠20と半導体チップ30とは固着されて一体とされる。
At this time, when a gap is generated between the
然る後、図6及び図7に示すように、この絶縁膜40の表面上に、複数の配線パターン42を形成する。これら配線パターン42の形成は、絶縁膜40の表面上に、それぞれの配線パターン42が対応する電極パッド34に電気的に接続するように設定してから、形成されるべき外部端子の配置を考慮して行う。
Thereafter, as shown in FIGS. 6 and 7, a plurality of
具体的には適用可能な配線プロセスルールに従って、配線幅、配線間隔及び最適角度等を決定して、可能な限り最短距離となるように接続する。例えば図示したように半導体チップ30の周縁に沿って形成されている複数の電極パッド34に対して、原則として最短距離となるように、長配線42a、中配線42b及び短配線42cを一組とする配線パターン群を複数組形成し、一方の端部をそれぞれ対応する電極パッド34に接続する。そして、他方の端部には、電極ポスト搭載用のパッドが形成されていて、電極ポストを介して外部端子47(半田ボール47a)が接続される。
Specifically, according to the applicable wiring process rule, the wiring width, the wiring interval, the optimum angle, etc. are determined, and the connection is made so as to be the shortest possible. For example, as shown in the figure, a set of
なお、図5(A)及び図6(A)に示す構成例においては、電極パッド34の配置数は、実際よりも少ない数として図示してある。
In the configuration example shown in FIGS. 5A and 6A, the number of
この配線パターン42の形成は、絶縁膜40の表面領域のうち、基体枠20の上側(真上)に相当する領域、すなわち拡張部21を含む絶縁膜40上の所望の領域に、従来公知のWCSPの製造工程におけるスパッタ工程及びフォトリソグラフィ工程等の配線パターンの形成プロセスにより、行うことができる。
The formation of the
配線パターン42の形成材料は、任意好適な材料を選択できるが、例えばアルミニウム、銅及び金属合金等の材料により形成するのがよい。
As a material for forming the
この配線パターン42の形成工程において、この配線パターン42に、上述した段差に基因する応力が集中すると想定される場合には、この応力が集中する配線パターン42の部分を実質的に含む配線パターン42の領域を若干太く、すなわち幅広または肉厚に形成してもよい。
In the step of forming the
次いで、図8(A)及び(B)に示したように、各配線パターン42の表面上に、これらと電気的に接続される電極ポストをそれぞれ形成する。これら電極ポスト46を基体枠20の上側(真上)の拡張部21の表面領域と、半導体チップ30の上側(真上)の拡張部21に近い領域とに設ける。これら電極ポスト46を、格子状に所定の間隔で配列するように形成する。この間隔は、上述したように実装を考慮した間隔、すなわち一定な、或いは不規則の間隔とすることができる。
Next, as shown in FIGS. 8A and 8B, electrode posts electrically connected to these are formed on the surface of each
この電極ポスト46はメッキ及びフォトリソグラフィ等の従来公知のWCSPの製造工程における電極ポスト46の形成プロセスにより、材料を適宜選択して、行うことができる。
The
さらに配線パターン42及び電極ポスト46が形成されている絶縁膜40の表面上を覆うように、封止部44を形成する。電極ポスト46を介さずに外部端子を形成する場合には、外部端子を形成する位置に配線パターン42の一部分が露出するように封止部44を形成すればよい。
Further, a sealing
この封止工程は、従来公知の方法により、従来公知の封止材料を使用して実施することができる。 This sealing step can be performed by a conventionally known method using a conventionally known sealing material.
然る後、図9(A)及び(B)に示したように、封止部44をその表面側から削り取って、電極ポスト46の頂面(上面とも称する。)を、露出させる。
Thereafter, as shown in FIGS. 9A and 9B, the sealing
この工程は、従来公知の研削や、研磨工程を適用して行う。 This step is performed by applying a conventionally known grinding or polishing step.
また、封止部44の形成に、フィルム成形等の方法を適用することもできる。その場合には、電極ポスト46に実質的に負荷をかけることがない。また、その場合には、上述した封止部44に対する研削工程を要せずに電極ポスト46の頂面を封止部44の表面に露出するように直接的に形成する。
A method such as film forming can also be applied to the formation of the sealing
電極ポスト46の露出した頂面に対して設計上必要な任意好適な処理を行ってもよい。例えば電極ポスト46の材料を銅とした場合には、電極ポスト46の頂面にバリアメタル層として、薄いNi(ニッケル)膜を形成すること等してもよい。
Any suitable treatment necessary for the design may be performed on the exposed top surface of the
次いで、封止部44の表面から露出している電極ポスト46を介してその上面に、外部端子47として例えば半田ボール47aを形成する。
Next, for example,
次いで、図10(A)及び(B)に示したように、一点破線aで示した切断線に沿って、複数の半導体チップ同士の間を切断して、所定の機能を発揮する単一の半導体装置を含む構造体として個片化する。 Next, as shown in FIGS. 10A and 10B, along the cutting line indicated by the one-dot broken line a, a plurality of semiconductor chips are cut to each other to exhibit a predetermined function. Separated as a structure including a semiconductor device.
この個片化工程は、好ましくは高速回転するブレードにより、切削することにより行うのがよい。 This singulation process is preferably performed by cutting with a blade rotating at high speed.
次に、個片化された構造体の基体枠20の第2の面20b及び半導体チップ30の第2の主表面38から、これらに接着保持されている下地12を、剥離して除去する。
Next, the base 12 adhered and held on the
下地12上に上述したような剥離可能な接着手段を具えるか、又は剥離可能な接着手段を設けて、製造工程を実施した場合には、この接着手段に応じた処理、例えば加熱、温水による処理、又は紫外線照射等の処理により、下地12の剥離工程を行うのがよい。具体的には、例えば下地12として熱剥離シートを適用した場合には、その接着手段に対して所定の温度で加熱を行うことにより、下地12を剥離することができる。また、例えば接着手段として紫外線照射型粘着材を適用した場合には、紫外線照射により、その粘着材を硬化することで、下地12の剥離を行うことができる。
When the manufacturing process is performed by providing the above-described peelable adhesive means on the base 12 or by providing the peelable adhesive means, a process according to this adhesive means, for example, by heating or hot water It is preferable to perform the peeling process of the base 12 by a process such as ultraviolet irradiation. Specifically, for example, when a thermal release sheet is applied as the
この剥離工程は、電極ポスト46の形成工程後、封止工程後又は個片化工程後のいずれのタイミングでも実施することができるが、拡張部21の機械的強度等を考慮して、好ましくは封止工程終了後に行うのがよい。
This peeling step can be performed at any timing after the
上述した構成例においては、半導体チップ30を2行×X列(Xは2以上の正数)の格子状に配列させて半導体装置を製造する例につき説明したが、この配列に何ら限定されるものではなく、半導体チップを設計事項に応じた任意好適な行列配列として設けて、半導体装置を多数同時に製造することもできる。 In the configuration example described above, an example in which the semiconductor device is manufactured by arranging the semiconductor chips 30 in a lattice shape of 2 rows × X columns (X is a positive number of 2 or more) has been described. However, the arrangement is not limited to this example. Instead, a large number of semiconductor devices can be manufactured at the same time by providing semiconductor chips in any suitable matrix arrangement according to design matters.
このように、第1の製造方法によれば、いわゆるWCSPの製造工程を適用できるので、半導体装置を製造するための特別な工程を使用することなく、この実施の形態の半導体装置を簡易な工程で製造することができる。 Thus, according to the first manufacturing method, since the so-called WCSP manufacturing process can be applied, the semiconductor device of this embodiment can be simplified without using a special process for manufacturing the semiconductor device. Can be manufactured.
(第1の実施の形態の第2の製造方法)
次に、図11(A)〜図13(B)を参照して、第1の実施の形態の半導体装置の第2の製造方法につき説明する。なお、後述する製造工程において、適用される材料、工程の実施条件等は第1の方法と同様であるので、その詳細な説明は省略する。
(Second manufacturing method of the first embodiment)
Next, a second manufacturing method of the semiconductor device according to the first embodiment will be described with reference to FIGS. In addition, in the manufacturing process mentioned later, since the applied material, the implementation conditions of a process, etc. are the same as that of a 1st method, the detailed description is abbreviate | omitted.
この第2の製造方法では、上述の第1の製造方法で説明した下地12の代わりに、治具を使用して、各工程を実施することを特徴としている。 This second manufacturing method is characterized in that each step is performed using a jig instead of the base 12 described in the first manufacturing method.
ここで、まずこの第2の製造方法に適用して好適な治具の構成につき、図11を参照して説明する。 Here, a configuration of a jig suitable for application to the second manufacturing method will be described with reference to FIG.
図11(A)は、この発明の半導体装置の製造方法に適用して好適な治具の構成を説明するための概略的な部分的平面図であり、図11(B)は図11(A)のI−I破線により切断した切断面を概略的に示す図である。 FIG. 11A is a schematic partial plan view for explaining a configuration of a jig suitable for application to the method of manufacturing a semiconductor device of the present invention, and FIG. It is a figure which shows schematically the cut surface cut | disconnected by the II broken line of).
この治具50は、製造過程において、構成要素の保持をしたり、あるいは心合わせするための工具である。この構成例では、この治具50は、複数の凸部52と、これらの凸部52同士の間隙に位置する凹部54とを具えた台座である。凸部52の形状は、ここでは一例として直方体としてある。この凸部52の表面(以下、頂面と称する場合もある。)の輪郭形状と表面積は、半導体チップ30の第2の主表面38の面積と実質的に同一の面積としてある。また、凸部52の高さ、すなわち側壁部52aの高さhは、基体枠20を治具50上に固定し、かつ凸部52の表面上に半導体チップ30を載置したとき、半導体チップ30の第1の主表面36と、基体枠20の第1の面20aが段差のない平坦な面を形成する程度の高さに設定するのがよい。上述したように、半導体チップ30と基体枠20との間に若干の段差が存在したとしても、後で形成される配線パターンに、断線等を生じる恐れがない程度の範囲の大きさの段差であれば、特に問題ない。
The
治具50は、基体枠20及び/又は半導体チップ30に対する接着性の低い、金属又はセラミック等の材料により構成するか、又はこれらに対して接着性の低いテフロン(登録商標)等を被膜した材料により適宜構成するのがよい。このようにすれば、半導体装置又は製造中途の構造体を、治具50から容易に剥離できる。
The
この治具50には、好ましくは凹部54に第1の貫通孔56を形成しておくのがよい。そして、この第1の貫通孔56には基体枠20を凹部54に吸引保持するための第1の吸排気系58を接続する構成とするのがよい。図中、この吸排気系をブロックで示してある。
The
また、好ましくは凸部52にも同様に、第2の貫通孔57を形成しておくのがよい。そして、この第2の貫通孔57には半導体チップ30を凸部52に吸引保持するための第2の吸排気系59を接続する構成とするのがよい。図中、この吸排気系をブロックで示してある。
Further, preferably, the second through
この第1及び第2の吸排気系56及び58は、従来公知の例えば真空ポンプ、配管等を含む真空排気系で構成することができる。
The first and second intake /
次に、この治具50を用いた第1の実施の形態の半導体装置の第2の製造方法につき、図12及び図13を参照して説明する。
Next, a second manufacturing method of the semiconductor device according to the first embodiment using the
なお、この第2の製造方法においては、基体枠に対する半導体チップの配列構造は、第1の製造方法と同様であるとする。 In the second manufacturing method, it is assumed that the arrangement structure of the semiconductor chips with respect to the base frame is the same as that in the first manufacturing method.
予め、図11を参照して、既に説明した、治具50を準備しておく。
The
そして、図12(A)に示したように、治具50の凹部54の底面上に、凸部52の側壁部52aを囲み、かつ凸部52の表面を開口部22に露出させるように、基体枠20を、載置する。
Then, as shown in FIG. 12A, on the bottom surface of the
ここで、上述したように、治具50の凹部54に第1の貫通孔56を設け、この貫通孔56に第1の吸排気系58を接続してある場合には、基体枠20の第2の面20bと凹部54の表面との接触面(間隙)を真空引きして基体枠20を治具50に吸引保持する。
Here, as described above, when the first through
次いで、図12(B)に示したように基体枠20の開口部22内であって、凸部52上に、半導体チップ30の第2の主表面38を、凸部52の表面に対面させて配置する。
Next, as shown in FIG. 12B, the second
このとき、図3を参照して既に説明したように、基体枠20の開口部22の内側壁24が半導体装置30に向かうに従って先細、すなわち肉薄となるように、内側壁24が傾斜面を有する場合には、この傾斜面に沿って滑らせるようにして半導体チップ30を配置する。
At this time, as already described with reference to FIG. 3, the
上述したように、凸部52に第2の貫通孔57を設け、この貫通孔57に第2の吸排気系59を接続させてある場合には、半導体チップ30の第2の主表面38と凸部52の表面との接触面を真空引きして、半導体チップ30を治具50に吸引保持する。
As described above, when the second through
基体枠20又は半導体チップ30を、治具50上に、吸引保持するための真空の程度は、基体枠20又は半導体チップ30を安定に保持できる程度であればよい。
The degree of vacuum for sucking and holding the
次に、治具50上に配置されている基体枠20の表面上及び半導体チップ30の第1の主表面36上に、絶縁膜40を、半導体チップ30が具えている電極パッド34の頂面を露出させるようにして形成する(図12(B))。
Next, an insulating
このとき、第1の方法で説明したように、一旦、電極パッド34を覆うように絶縁膜40を形成した後、電極パッド34の頂面を露出させるような工程としてもよい。好ましくは絶縁膜40を平坦に形成するのがよいのは同様である。
At this time, as described in the first method, after the insulating
基体枠20と半導体チップ30との間に若干の間隙が存在する場合には、この間隙に絶縁膜40を形成するための絶縁材料が入り込んで基体枠20と半導体チップ30とを一体に固着するように、絶縁膜40を形成する。
When there is a slight gap between the
次いで、図12(C)に示したように、絶縁膜40の表面上に、複数の配線パターン42を、それぞれの電極パッド34の頂面と電気的に接続するように形成する。この場合、第1の製造方法と同様に1つの配線パターンは1つの電極パッド34と1対1の関係で接続する。
Next, as shown in FIG. 12C, a plurality of
然る後、各配線パターン42に1つの割合で電極ポスト46を接続形成する。この電極ポスト46は、基体枠20の上側(真上)の拡張部21の領域と、この拡張部21に近接した、半導体チップ30の上側(真上)の領域とに設けられる。
Thereafter, one
次に、図13(A)に示したように、配線パターン42及び電極ポスト46が形成されている絶縁膜40の表面上を覆う封止部44を形成する。
Next, as shown in FIG. 13A, a sealing
さらに図13(B)に示したように、封止部44の表面に、電極ポスト46の頂面を、封止部44の表面を削り取って露出させる。
Further, as shown in FIG. 13B, the top surface of the
次に、露出している電極ポスト46の頂面に、外部端子47として半田ボール47aを、形成する。
Next,
次いで、図13(C)に示したように、基体枠20の第2の面20b及び半導体チップ30の第2の主表面38から、治具50を、真空吸引手段が用いられている場合には真空を解除した後、剥離する。
Next, as shown in FIG. 13C, when the vacuum suction means is used from the
然る後、複数の半導体チップ30間にある基体枠20及び封止部44を切削して個片化する。
Thereafter, the
このような工程により、第1の製造方法で説明したと同様の構成を具えている半導体装置が製造される。 By such a process, a semiconductor device having the same configuration as described in the first manufacturing method is manufactured.
なお、この第2の製造方法により製造される半導体装置は、底面側、すなわち基体枠20の第2の面20bと第2の主表面38との間に、治具50の凸部52による段差が生じるが、特に所望でない限り、さらなる処理工程は必要ない。
The semiconductor device manufactured by the second manufacturing method has a step due to the
この第2の製造方法によれば、治具は、繰り返して使用することができる。このように、第1の製造方法のように下地を使用する必要がないので、製造工程に必要な部材を削減することができる。従って、製造コストの削減が期待される。また、貫通孔を介した吸排気系により、基体枠及び/又は半導体チップを吸着保持する構成とする場合には、さらに基体枠及び半導体チップの治具への保持及び剥離が容易かつ迅速に行うことができるので、スループットの向上が期待される。 According to the second manufacturing method, the jig can be used repeatedly. Thus, since it is not necessary to use a base as in the first manufacturing method, members necessary for the manufacturing process can be reduced. Therefore, a reduction in manufacturing cost is expected. Further, when the base frame and / or the semiconductor chip is sucked and held by the intake / exhaust system through the through hole, the base frame and the semiconductor chip are further easily and quickly held and peeled from the jig. Therefore, improvement of throughput is expected.
<第2の実施の形態>
図14(A)及び図14(B)、並びに図15(A)を参照して、この発明の第2の実施の形態の半導体装置につき説明する。なお、この第2の実施の形態の説明において、上面から見た平面図は、既に説明した第1の実施の形態の平面図とほぼ同様であるので、断面図のみによって説明するものとし、平面図の説明は省略する。さらに、適用される材料、工程の実施条件等は第1の実施の形態の場合と同様であるのでその詳細な説明は省略する。
<Second Embodiment>
A semiconductor device according to a second embodiment of the present invention will be described with reference to FIGS. 14 (A), 14 (B), and 15 (A). In the description of the second embodiment, the plan view seen from above is almost the same as the plan view of the first embodiment already described, and therefore, only the cross-sectional view will be described. Description of the figure is omitted. Furthermore, since the applied materials, process execution conditions, and the like are the same as those in the first embodiment, detailed description thereof is omitted.
図14(A)は、第2の実施の形態の半導体装置の構成を説明するための概略的な平面図であり、図14(B)は、配線パターンと電極パッド及び層間結線(スルーホール)との接続関係を説明するために、図14(A)の実線11で囲んだ一部領域を拡大して示した概略的な要部平面図である。
FIG. 14A is a schematic plan view for explaining the configuration of the semiconductor device according to the second embodiment, and FIG. 14B shows a wiring pattern, electrode pads, and interlayer connections (through holes). FIG. 15 is a schematic plan view of a principal part showing an enlarged part of a region surrounded by a
図15(A)は第2の実施の形態の半導体装置の構成を説明するための断面図であり、図14(A)のI−I破線により切断した切断面を示す概略的な断面図である。 FIG. 15A is a cross-sectional view for explaining the configuration of the semiconductor device of the second embodiment, and is a schematic cross-sectional view showing a cut surface taken along the II broken line in FIG. is there.
この発明の第2の実施の形態の半導体装置10は、第1の実施の形態の場合と同様に第1の面20aから第2の面20bへ貫通する貫通孔である開口部22を有する基体枠20を含んでいる。この基体枠20の第1の面20aの上側及び第2の面20bの上側に相当する領域が拡張部21となる。
The
基体枠20には貫通孔である開口部22が形成されている。この開口部22の大きさは、第1の半導体チップ30及び第2の半導体チップ60の積層体が設けられる程度に、同一又は若干大きめに設定して形成されている。開口部22の高さ、すなわち基体枠20の厚さは、第1及び第2の半導体チップ30及び60を積み重ねた厚みと実質的に等しくするのがよい。例えば第1及び第2の半導体チップ30及び60が接着材等により互いに接着される場合には、第1の半導体チップ30及び/又は第2の半導体チップ60の厚さを、研磨又は研削等によって調節するのがよい。しかしながら、基体枠20の厚さを調整することが可能な場合には、開口部22の高さは、後にこの開口部22内に設けられる第1の半導体チップ30及び第2の半導体チップ60の重ね合わせた厚さと等しく設定すればよい。さらに第1の半導体チップ30と第2の半導体チップ60とが互いに接着材により接着される構成の場合には、この接着材の厚さも考慮して、開口部22の高さ、すなわち基体枠20の厚さを設定すればよい。
An
基体枠20には、開口部22とは別に、所望によりスルーホール26が形成されていてもよい。このスルーホール26は、基体枠20の表面側と裏面側の電気的導通を取るために設けてある。この構成例では、基体枠20の周縁に沿うように複数個を形成してある。
In addition to the
スルーホール26の内部は、例えばアルミニウム合金及びタングステン合金等の適宜の導電性材料により、常法に従って導通を取るための層間結線28を形成しておく。
In the through
開口部22内には、第1の半導体チップ30及び第2の半導体チップ60が、それぞれの第2の主表面38及び第4の主表面68を互いに接するように設けられている。
In the
第1の半導体チップ30は、所定の機能を有する第1の回路素子(図示せず。)と、この第1の回路素子と電気的に接続されている、複数の第1の電極パッド34を具えている第1の主表面36とを具えている。第1の電極パッド34は、第1の主表面36の周縁に沿って、複数個が設けられている。また、第1の半導体チップ30は、第1の主表面36と、この第1の主表面36に対向する第2の主表面38と、第1の主表面36と第2の主表面38との間に存在する1又は2以上の側面37を有している。第1の半導体チップ30は、第1の主表面36が上面となるように開口部22内に設けられている。この第1の半導体チップ30は、第1の実施の形態と同様に、好ましくは基体枠20の第1の面20aのレベルと第1の半導体チップ30の第1の主表面36のレベルとが実質的に同一のレベルとなるように、開口部22内に設けるのがよい。
The
同様に、第2の半導体チップ60は、所定の機能を有する第2の回路素子(図示せず。)、第3の主表面66と、この第3の主表面66に対向する第4の主表面68と、第3の主表面66と第4の主表面68との間に存在する1又は2以上の側面67を有している。そして、この第2の半導体チップ60は、第2の回路素子と電気的に接続されている複数の第2の電極パッド64を具えている。この第2の電極パッド64は、第3の主表面66の周縁に沿って複数個が設けられている。
Similarly, the
第2の半導体チップ60は、その第3の主表面66が下側に向くようにして、基体枠20の第2の面20bのレベルと第2の半導体チップ60の第3の主表面66のレベルとが、実質的に同一のレベルとなるように、開口部22内に設けられている。ここで、第1の半導体チップ30の第2の主表面38と第2の半導体チップ60の第4の主表面68とは互いに接着材等により接着して固定する構成とするのがよい。
The
基体枠20の第1の面20a及び第1の半導体チップ30の第1の主表面36上には、第1の絶縁膜40が、第1の電極パッド34の一部分及び層間結線28の一方の端部を露出させるようにして、形成されている。
On the
同様に、基体枠20の第2の面20b及び第2の半導体チップ60の第3の主表面66上には、第2の絶縁膜70が、第2の電極パッド64の一部分及び層間結線28の他方の端部を露出させるようにして、形成されている。
Similarly, on the
第1の絶縁膜40の表面上には、複数の第1の配線パターン42が、露出している第1の電極パッド34の一部分及び/又は層間結線28の一方の端部に電気的に接続されて形成されている。
On the surface of the first insulating
同様に、第2の絶縁膜70の表面上には、複数の第2の配線パターン72が、露出している第2の電極パッド64の一部分及び/又は層間結線28の他方の端部に電気的に接続されて形成されている。
Similarly, on the surface of the second insulating
これら第1の配線パターン42は、第1の半導体チップ30上の領域及び基体枠20の第1の面20a上の領域の境界にまたがるように設けられている。
These
同様に、第2の配線パターン72は、第2の半導体チップ60上の領域及び基体枠20の第2の面20b上の領域の境界にまたがるように設けられている。
Similarly, the
上述したように、これら第1又は第2の配線パターン42又は72において、これらは、基体枠20の第1の面20a又は第2の面20bの上側(真上)の領域と第1又は第2の半導体チップ30又は60の第1の主表面36又は第3の主表面66の上側(真上)の領域の境界とにそれぞれまたがって形成されるので、境界とその境界近傍の第1及び第2の配線パターン42及び72の部分領域を、ある程度の長さにわたって、より太い配線とするのがよい。
As described above, in the first or
このとき、層間結線28が存在する場合には、その一方の端部が第1の配線パターン42に、及びその他方の端部が第2の配線パターン72に、それぞれ電気的に接続される。すなわち第1の半導体チップ30の出力信号を半導体装置10の裏面(下面)側に、そして第2の半導体チップ60の出力信号を半導体装置10の表面(上面)側にそれぞれ出力することができる。例えば、第2の半導体チップ60の出力信号を、第1の配線パターン42を介して、第1の半導体チップ30に入力することもできる。
At this time, when the
第1及び第2の配線パターン42及び72が形成されている第1及び第2の絶縁膜40及び70の表面上には、第1及び第2の封止部44及び74が、第1及び第2の配線パターン42及び72の一部分を露出するように形成されている。この第1の絶縁膜40と第1の封止部44とを総じて第1の絶縁層48と称し、第2の絶縁膜70と第2の封止部74とを総じて第2の絶縁層78と称する。このとき層間結線28に接続されている第1及び第2の配線パターン42及び72の一部を露出する構成としてもよい。
On the surfaces of the first and second insulating
そして、露出している第1及び第2の配線パターン42及び72上であって、基体枠20の第1の面20a及び第2の面20bの上側(真上)、すなわち拡張部21を含む領域には、第1及び第2の外部端子47及び77が接続されている。
Then, on the exposed first and
例えば第1及び第2の電極ポスト46及び76を介して、それぞれ、第1及び第2の半田ボール47a及び77aとして、複数の第1及び第2の外部端子47及び77が形成されている。
For example, a plurality of first and second
このとき、層間結線28に接続されている第1及び第2の配線パターン42及び72上に、外部端子を接続する構成としてもよい。例えば第1の電極パッド34に接続されている第1の配線パターン42を外部端子に接続することなく、層間結線28に接続し、この層間結線28を介して、第2の電極パッド64に接続されていない第2の配線パターン72を介して、この第2の配線パターン72上に外部端子を形成する構成とすることもできる。また、層間結線(スルーホール)28上に直接的に外部端子を接続する構成としてもよい。
At this time, an external terminal may be connected on the first and
隣接する第1の電極ポスト46同士及び隣接する第2の電極ポスト76同士の間隔は、例えばプリント基板等への実装を考慮して、適宜所望の間隔とすることができる。 The interval between the adjacent first electrode posts 46 and the adjacent second electrode posts 76 can be appropriately set as desired in consideration of mounting on a printed circuit board, for example.
この第1及び第2の電極ポスト46及び76は、第1及び第2の半導体チップ30及び60の第1及び第3の主表面36及び66上に対応する面積の範囲のみならず、基体枠20の第1の面20a及び第2の面20b上を含む領域、すなわち拡張部21にも設けることができる。従って、第1及び第2の電極ポスト46及び76の配置位置及び配置間隔の設計の自由度が増す。すなわち、半導体装置10の実装基板への実装がより容易になるように、第1及び第2の電極ポスト46及び76、すなわち第1及び第2の外部端子47及び77の配置間隔の制限を緩和して、例えば実装基板側の要求に沿った、より広い間隔で形成することができる。
The first and second electrode posts 46 and 76 not only have a corresponding area range on the first and third
この第2の実施の形態の半導体装置によれば、第1の実施の形態と同様の効果に加え、2つの半導体チップを、直接的に積層することができるので、半導体装置をより薄型にすることができる。そして、スルーホールを経て、例えば2つの半導体チップを相互に接続することができるので、また、例えば一方の半導体チップへの入力信号又は半導体チップからの出力信号を、従来使用され問題の多かった金属ワイヤを介さずに、直接的に半導体装置の反対面側に入出力することができる。従って、半導体装置のさらなる多機能化及び動作の高速化を実現することができる。 According to the semiconductor device of the second embodiment, in addition to the same effects as those of the first embodiment, two semiconductor chips can be directly stacked, so that the semiconductor device is made thinner. be able to. Since, for example, two semiconductor chips can be connected to each other through a through hole, for example, an input signal to one semiconductor chip or an output signal from the semiconductor chip is conventionally used as a problematic metal. Input / output can be directly performed on the opposite side of the semiconductor device without using a wire. Therefore, further multi-functionalization of the semiconductor device and high-speed operation can be realized.
また、複数の第2の実施の形態の半導体装置を、その外部端子同士を積層用の端子として接続することにより積層する構成とすれば、さらなる多機能化及び動作の高速化を容易に実現することができる。このような積層用の端子をいわゆるファンイン部にも配置することができるため、パッケージのさらなる小型化及び薄型化が可能である。 Further, if the plurality of semiconductor devices of the second embodiment are stacked by connecting their external terminals as stacking terminals, it is possible to easily realize further multi-function and high-speed operation. be able to. Since such a lamination terminal can also be arranged in a so-called fan-in portion, the package can be further reduced in size and thickness.
(第2の実施の形態の半導体装置の変形例)
図15(B)を参照して、第2の実施の形態の半導体装置の変形例につき説明する。なお、上面からみた平面図は図14(A)と同様であるので、その詳細な説明は省略する。
(Modification of the semiconductor device of the second embodiment)
A modification of the semiconductor device of the second embodiment will be described with reference to FIG. Note that a plan view seen from above is the same as FIG. 14A, and a detailed description thereof is omitted.
図15(B)は、第2の実施の形態の変形例の半導体装置10’の横断面を示す概略的な断面図である。
FIG. 15B is a schematic cross-sectional view showing a cross-section of a
この変形例の半導体装置10’は、基体枠20の開口部22の内側壁24の形状に特徴を有している。従って、第1及び第2の実施の形態と同様の他の構成成分については、同一の符号を付して示し、その重複する説明を省略する。
The
この変形例の半導体装置10’の基体枠20の開口部22を画成する内側壁24の断面形状は、基体枠20の両面側から半導体チップ側へ、先端に向かうほど先細、すなわち肉薄となるようにしてある。すなわち、内側壁24は、基体枠20の第1の面20a及び第2の面20bの両面側から、開口部22内に設けられている第1及び第2の半導体チップ30及び60の側面に向かって厚さが減少していく。
The cross-sectional shape of the
内側壁24の形状をこのようにすれば、第2の実施の形態で説明した半導体装置と同等の作用効果に加え、特に製造工程において、有利な効果を得ることができる(後述する)。
If the shape of the
(第2の実施の形態の製造方法)
次に、図16(A)〜図18(C)を参照して、第2の実施の形態の半導体装置の製造方法につき説明する。なお、各図において、平面図は第1の実施の形態で説明した図とほぼ同じであるので、その図示及びその詳細な説明は省略する。さらに、適用される材料、工程の実施条件等は第1の実施の形態と同様であるのでその詳細な説明は省略する。
(Manufacturing method of the second embodiment)
Next, with reference to FIGS. 16A to 18C, description will be made on a semiconductor device manufacturing method according to the second embodiment. In each figure, the plan view is almost the same as the figure explained in the first embodiment, and the illustration and detailed explanation thereof are omitted. Further, since the applied materials, process execution conditions, and the like are the same as those in the first embodiment, detailed description thereof will be omitted.
各図は、半導体装置の製造中途の構造体の横断面を示す概略的な断面図である。なお、後述する各製造工程において、適用される材料、工程の実施条件等は第1の実施の形態の製造方法と同様であるので、その詳細な説明は省略する。 Each figure is a schematic cross-sectional view showing a cross-section of a structure in the middle of manufacturing a semiconductor device. In each manufacturing process to be described later, applied materials, process execution conditions, and the like are the same as those in the manufacturing method of the first embodiment, and thus detailed description thereof is omitted.
この第2の実施の形態の半導体装置の製造方法では、上述の第1の実施の形態の第2の製造方法と同様に、治具を使用して、一部工程を実施することを特徴としている。 The semiconductor device manufacturing method according to the second embodiment is characterized in that a part of the process is performed using a jig, as in the second manufacturing method according to the first embodiment described above. Yes.
まず、この第2の実施の形態の製造方法に適用して好適な治具につき説明するが、この治具は、図11を参照して既に説明した治具50の構成とほぼ同様の構成を具え、同様の材料により構成されているので、その詳細な説明は省略し、同一の構成については同一番号を使用して図11(A)及び図11(B)を参照しつつ、その特徴について説明する。
First, a jig that is suitable for application to the manufacturing method of the second embodiment will be described. This jig has substantially the same configuration as that of the
第2の実施の形態の製造方法に適用して好適な治具50は、複数の凸部52と、これらの凸部52同士の間隙に位置する凹部54とを具えているのは第1の実施の形態と同様である。また、凸部52の表面領域の輪郭及び面積は、半導体チップ30の第2の主表面38の輪郭及び面積と少なくとも一致、すなわち同一としてあるのも同様である。この第2の実施の形態の半導体装置の製造方法に適用して好適な治具50は、凸部52の高さ、すなわち側壁部52aの高さhに特徴を有している。
The
具体的には、側壁部52aの高さhは、製造工程の実施において、基体枠20を治具50の凹部54に載置し、かつ第1の半導体チップ30を凸部52の表面上に載置したときに、第1の半導体チップ30の第1の主表面36のレベルと、基体枠20の第1の面20aのレベルが実質的に同一となるように、設定されている。
Specifically, the height h of the
このとき上述したように、第1の半導体チップ30と基体枠20との間に若干の段差が存在したとしても、この段差に基因して、配線パターンに、切断等の不具合を生じさせる恐れがなければ、特に問題となることはない。
At this time, as described above, even if there is a slight step between the
第1の実施の形態で既に説明した治具と同様に、治具50には好ましくは凹部54に第1の貫通孔56及び/又は凸部52にも第2の貫通孔57を形成しておくのがよい。そして、この第1の貫通孔56及び第2の貫通孔57には、基体枠20を凹部54に、半導体チップ30を凸部52にそれぞれ吸引保持するための第1及び第2の吸排気系58及び59を接続する構成とするのがよい。
Similar to the jig already described in the first embodiment, the
次に、この治具50を用いた第2の実施の形態の半導体装置の製造方法につき説明する。
Next, a method for manufacturing the semiconductor device according to the second embodiment using the
予め、上述の構成を具えた治具50を準備しておく。
A
そして、図16(A)に示したように、治具50の凹部54上に、凸部52の側壁部52aを囲み、かつ凸部52の表面を露出させる貫通孔である複数の開口部22を有する基体枠20を、載置する。
Then, as shown in FIG. 16A, a plurality of
また、図15(A)及び図15(B)を参照して説明したように、この基体枠20に貫通孔であるスルーホール26が形成されている場合には、スルーホール26の内部は、例えばアルミニウム合金及びタングステン合金等の導電性材料により、常法に従って導通をとるための層間結線28が形成されているものとする。
Further, as described with reference to FIGS. 15A and 15B, when the through
上述したように、凹部54に第1の貫通孔56及びこれに接続される第1の吸排気系58を具える構成としてある場合には、これらにより基体枠20の第2の面20bと凹部54の表面との接触面(間隙)を真空引きして吸引保持する。
As described above, when the
次いで、図16(B)に示したように、基体枠20の開口部22内の凸部52上に、第1の半導体チップ30の第2の主表面38を凸部52と対面させて配置する。
Next, as shown in FIG. 16B, the second
このとき、図15(B)を参照して既に説明したように、基体枠20の開口部22の内側壁24を上述したように傾斜を有する形状としている場合には、その傾斜面に沿って滑らせるようにして第1の半導体チップ30を配置する。
At this time, as already described with reference to FIG. 15B, when the
ここで、上述したように、凸部52に第2の貫通孔57及びこれに接続される第2の吸排気系59を具える構成としてある場合には、第1の半導体チップ30の第2の主表面38と凸部52の表面との接触面を真空引きして吸引保持する。
Here, as described above, when the
次いで、治具50上に配置されている基体枠20の第1の面20a上及び第1の半導体チップ30の第1の主表面36上に、第1の電極パッド34の一部分が露出するように第1の絶縁膜40を形成する。このとき、層間結線28が形成されている場合(図15(A)、図15(B)参照)にはこの層間結線28を露出させるようにして第1の絶縁膜40を形成する。
Next, a part of the
このとき、第1の実施の形態で説明したように、一旦、第1の電極パッド34及び層間結線28を覆うように第1の絶縁膜40を形成した後、第1の電極パッド34及び層間結線28が露出するような工程としてもよい。第1の実施の形態と同様に、好ましくは第1の絶縁膜40は平坦に形成するのがよい。
At this time, as described in the first embodiment, after the first insulating
基体枠20と第1の半導体チップ30との間に若干の間隙が存在する場合には、この間隙に第1の絶縁膜40を形成するための絶縁材料が入り込んで基体枠20と第1の半導体チップ30とを一体に固着するように、第1の絶縁膜40を形成する。
When a slight gap exists between the
次いで、図16(C)に示したように、第1の絶縁膜40の表面上に、複数の配線パターンを含む第1の配線パターン42を、露出している第1の電極パッド34の一部分に電気的に接続するように形成する。このとき、層間結線28が存在する場合には、第1の配線パターン42を介して第1の電極パッド34と層間結線28とについても電気的に接続する。
Next, as shown in FIG. 16C, a part of the
然る後、図17(A)に示したように、第1の配線パターン42上に電極ポスト46を形成する。第1の実施の形態と同様に、原則として1つの配線パターンには1つの電極ポストを設ける。これらの電極ポスト46は、半導体チップ30の上側の配線パターンのみならず、基体枠20の第1の面20aの上側(真上)に相当する領域、すなわち拡張部21として機能する領域にも、複数の電極ポスト46を、形成する。
Thereafter, as shown in FIG. 17A, an
次に、第1の配線パターン42及び第1の電極ポスト46が形成されている第1の絶縁膜40の表面上を覆う第1の封止部44を形成する。
Next, a
引き続き、第2の半導体チップ60の第3の主表面66側に上述と同じ工程で封止部まで形成する。すなわち、第1の半導体チップ30が開口部22内に設けられている状態の基体枠20を、治具50から、取り外し、第2の半導体チップ60の第3の主表面66を上面として、裏返す。
Subsequently, the sealing portion is formed on the third
図17(B)に示したように、第2の半導体チップ60を、開口部22内の第1の半導体チップ30の第2の主表面38上に、第2の半導体チップ60の第4の主表面68が対面するように設ける。
As shown in FIG. 17B, the
ここで、好ましくは第1の半導体チップ30の第2の主表面38と第2の半導体チップ60の第4の主表面68とを互いに接着材等により接着するのがよい。
Here, the second
第2の半導体チップ60の第3の主表面66のレベルと基体枠20の第2の面20bとのレベルが揃わない場合には、第1の半導体チップ30と第2の半導体チップ60の第4の主表面68同士の間に何らかのスペーサ部材を挿入するか、又は接着材等の厚さにより、第2の半導体チップ60の第3の主表面66のレベルと基体枠20の第2の面20bのレベルとが実質的に同一のレベルとなるように調節することもできる。
When the level of the third
また、上述したように、この発明の第2の実施の形態の半導体装置は、第1の半導体チップ30と第2の半導体チップ60との平面サイズ、すなわち第1の主表面と第3の主表面同士及び第2の主表面と第4の主表面同士の大きさに差異がある場合も適用可能である。このとき、基体枠20と第1の半導体チップ30又は第2の半導体チップ60との間に生じる間隙の大きさは、後に形成される第2の配線パターン72が形成可能な範囲の大きさとされる。
In addition, as described above, the semiconductor device according to the second embodiment of the present invention is the planar size of the
このように、基体枠20と、第1の半導体チップ30及び第2の半導体チップ60との間に生じる段差及び間隙は、後に形成される第2の配線パターン72が不具合なく形成可能な範囲であれば、さらなる処理工程による調節は必要ない。
As described above, the step and the gap generated between the
そして基体枠20の第2の面20b上及び第2の半導体チップ60の第3の主表面66上に、第2の絶縁膜70を、第2の電極パッド64、及び存在する場合には層間結線28を露出して形成する。
Then, the second insulating
さらに、図17(C)に示したように、この第2の絶縁膜70の表面上に、複数の第2の配線パターン72を、露出している第2の電極パッド64の一部分に電気的に接続して形成する。このとき、層間結線28が存在する場合には、第2の配線パターン72を介して第2の電極パッド64と層間結線28とについても電気的に接続される。
Further, as shown in FIG. 17C, a plurality of
第2の配線パターン72は、第2の半導体チップ60の上側(真上)と、基体枠20の第2の面20bの上側(真上)にも形成される。
The
次いで、図18(A)に示したように、第2の配線パターン72上に第2の電極ポスト76を形成する。これら第2の電極ポスト76も、1つの第2の配線パターン72に1つ設ける。これら第2の電極ポスト76は、第2の半導体チップ60の上側の第2の配線パターン72のみならず、基体枠20の第2の面20bの上側(真上)の領域の配線パターン72上にも、形成される。
Next, as shown in FIG. 18A, a
然る後、第2の配線パターン72及び第2の電極ポスト76が形成されている第2の絶縁膜70の表面上を覆う第2の封止部74を形成する。
Thereafter, a
そして、図18(B)に示したように、第1及び第2の封止部44及び74の表面をそれぞれ削って、第1及び第2の電極ポスト46及び76の端部例えば頂面を、露出させる。
Then, as shown in FIG. 18B, the surfaces of the first and
次いで、露出している第1及び第2の電極ポスト46及び76の頂面に、第1及び第2の外部端子47及び77としての第1及び第2の半田ボール47a,77aを、形成する。
Next, first and
あるいは、例えば第1の外部端子47を半田ボールとして構成し、第2の外部端子77をいわゆるランドとして、異なる形状の外部端子を形成することもできる。
Alternatively, for example, the first
第1及び第2の外部端子47及び77は、上述したように実装基板への実装のみならず、例えばこの発明の第2の実施の形態の半導体装置を複数個又は他の半導体装置を積層するための端子として使用することができる。
As described above, the first and second
然る後、図18(C)に示したように、複数の隣接する開口部22同士の間を切削して切断し、第1及び第2の半導体チップ30及び60を含む半導体装置として個片化する。
Thereafter, as shown in FIG. 18C, a plurality of
このような工程により、第2の実施の形態の半導体装置10が製造される。
Through such a process, the
この第2の実施の形態の半導体装置の製造方法において、第1の半導体チップ30側の第1の封止部を形成する工程までの実施に引き続き、第2の半導体チップ60側の工程に移行する例を説明したが、これに限定されない。例えば第1の半導体チップ30の第1の主表面36側に第1の外部端子47を形成する工程までを実施した後に、第2の半導体チップ60側に、第2の外部端子77を形成する工程までを実施してもよい。
In the method of manufacturing the semiconductor device according to the second embodiment, the process proceeds to the process on the
この第2の実施の形態の製造方法によれば、簡易な工程で2枚のチップが積層された高機能かつ高速動作が可能な半導体装置を製造することができる。また、治具は、繰り返し使用することができるので、製造コストの削減が期待される。また、貫通孔を介した吸排気系により、基体枠と半導体チップを吸着保持する工程とする場合には、さらに基体枠及び半導体チップの治具への保持及び剥離が容易かつ迅速に行うことができるので、製造される半導体装置のスループットの向上が期待される。 According to the manufacturing method of the second embodiment, it is possible to manufacture a semiconductor device capable of high-function and high-speed operation in which two chips are stacked by a simple process. Further, since the jig can be used repeatedly, a reduction in manufacturing cost is expected. In addition, when the process of sucking and holding the base frame and the semiconductor chip by the intake / exhaust system through the through hole, the base frame and the semiconductor chip can be easily and quickly held and peeled from the jig. Therefore, the throughput of the manufactured semiconductor device is expected to be improved.
この発明の半導体装置において、配線パターンは、半導体チップの出力信号、半導体装置に要求される外部端子の配置位置等を考慮して、所望のパターンで形成することができる。 In the semiconductor device of the present invention, the wiring pattern can be formed in a desired pattern in consideration of the output signal of the semiconductor chip, the positions of external terminals required for the semiconductor device, and the like.
この発明のすべての実施の形態において、電極ポスト46は、導電性材料により形成するのがよい。好ましくは銅により形成するのがよい。このとき電極ポスト46の表面に薄い酸化層を形成しておくのがよい。このようにすれば電極ポスト46と封止部44の接着性が向上するため、耐湿性が向上する。
In all embodiments of the present invention, the
この発明のすべての実施の形態において、外部端子47として半田ボール47aを電極ポスト46上に形成する、いわゆるBGA(Ball Grid Array)型につき説明したが、これに限定されない。例えば、露出している電極ポスト46の頂面に、半田ペーストの塗布及びリフロー、又は無電解メッキによるNi/Au処理によりランドとして、いわゆるLGA(Land Grid Array)型等の構成とすることもできる。
In all the embodiments of the present invention, the so-called BGA (Ball Grid Array) type in which the
具体的には、電極ポスト46の頂面に直接的に半田層を形成するか、電極ポスト46の頂面にバリアメタル層を形成した後、このバリアメタル層上に金(Au)メッキ層を形成する。或いは電極ポスト46の頂面に直接的にSn(スズ)層をランドとして形成して、これを外部端子としてもよい。
Specifically, a solder layer is formed directly on the top surface of the
また、外部端子47は、電極ポストを介さずに配線パターン42と外部端子47を直接的に接続する構成としてもよい。
The
また、この発明のすべての実施の形態において、封止部の形状は、いわゆるソーカットタイプのみならず、この発明の目的を損なわない範囲で、基体枠及び/又は拡張部の外形と合っていなくともよい。 Further, in all the embodiments of the present invention, the shape of the sealing portion is not limited to the so-called saw cut type, and does not match the outer shape of the base frame and / or the extended portion as long as the object of the present invention is not impaired. Also good.
10、10’:半導体装置
11:部分領域
12:下地
14:半導体チップ配置領域
20:基体枠
20a:第1の面
20b:第2の面
21:拡張部
22:開口部
24:内側壁
26:スルーホール
28:層間結線
30:(第1の)半導体チップ
34:(第1の)電極パッド
36:第1の主表面
37,67:側面
38:第2の主表面
40:(第1の)絶縁膜
42:(第1の)配線パターン
42a:長配線
42b:中配線
42c:短配線
44:(第1の)封止部
46:(第1の)電極ポスト
47:(第1の)外部端子
47a:(第1の)半田ボール
48:(第1の)絶縁層
50:治具
52:凸部
52a:側壁部
54:凹部
56:第1の貫通孔
57:第2の貫通孔
58:第1の吸排気系
59:第2の吸排気系
60:第2の半導体チップ
64:第2の電極パッド
66:第3の主表面
68:第4の主表面
70:第2の絶縁膜
72:第2の配線パターン
74:第2の封止部
76:第2の電極ポスト
77:第2の外部端子
77a:第2の半田ボール
78:第2の絶縁層
DESCRIPTION OF
Claims (9)
複数の第1の電極パッドを具えている第1の主表面と、該第1の主表面に対向する第2の主表面とを有し、前記第1の主表面のレベルが前記第1の面のレベルと実質的に同一のレベルとなるように前記開口部内に配置されている第1の半導体チップと、
前記第1の電極パッドの一部分を露出させて、前記第1の面上及び前記第1の主表面上に形成されている第1の絶縁膜と、
前記第1の電極パッドの各々に電気的に接続されていて、前記第1の電極パッドから前記基体枠の第1の面の上側へと導出されている、複数の第1の配線パターンと、
前記第1の配線パターン及び前記第1の絶縁膜上に、該第1の配線パターンの一部分を露出させて形成されている第1の封止部と、
前記基体枠の前記第1の面上を含む領域の前記第1の配線パターン上に設けられた複数の第1の外部端子と、
複数の第2の電極パッドを具えている第3の主表面と、該第3の主表面に対向する第4の主表面とを有し、前記第3の主表面のレベルが前記第2の面のレベルと実質的に同一のレベルとなるように前記開口部内に配置されている第2の半導体チップと、
前記第2の電極パッドの一部分を露出させて、前記第2の面上及び前記第3の主表面上に形成されている第2の絶縁膜と、
前記第2の電極パッドの各々に電気的に接続されていて、前記第2の電極パッドから前記基体枠の第2の面の上側へと導出されている、複数の第2の配線パターンと、
前記第2の配線パターン及び前記第2の絶縁膜上に、該第2の配線パターンの一部分を露出させて形成されている第2の封止部と、
前記基体枠の前記第2の面上を含む領域の前記第2の配線パターン上に設けられた複数の第2の外部端子と
を具えていることを特徴とする半導体装置。 A base frame having a first surface, a second surface facing the first surface, and an opening penetrating from the first surface to the second surface;
A first main surface having a plurality of first electrode pads; and a second main surface opposite to the first main surface, wherein the level of the first main surface is the first main surface. A first semiconductor chip disposed in the opening so as to have a level substantially the same as a level of the surface;
A first insulating film formed on the first surface and the first main surface, exposing a portion of the first electrode pad;
A plurality of first wiring patterns electrically connected to each of the first electrode pads and led out from the first electrode pad to the upper side of the first surface of the base frame;
A first sealing portion formed on the first wiring pattern and the first insulating film by exposing a part of the first wiring pattern;
A plurality of first external terminals provided on the first wiring pattern in a region including the first surface of the base frame;
A third main surface having a plurality of second electrode pads; and a fourth main surface opposite to the third main surface, wherein the level of the third main surface is the second main surface. A second semiconductor chip disposed in the opening so as to be at substantially the same level as the level of the surface;
A second insulating film formed on the second surface and the third main surface by exposing a part of the second electrode pad;
A plurality of second wiring patterns electrically connected to each of the second electrode pads and led out from the second electrode pad to the upper side of the second surface of the base frame;
A second sealing portion formed on the second wiring pattern and the second insulating film by exposing a part of the second wiring pattern;
A semiconductor device comprising: a plurality of second external terminals provided on the second wiring pattern in a region including the second surface of the base frame.
前記第1の封止部は、前記第1の電極ポストの頂面を露出するように形成されており、前記第2の封止部は、前記第2の電極ポストの頂面を露出するように形成されていることを特徴とする、請求項1又は2に記載の半導体装置。 A plurality of first electrode posts provided between the first wiring pattern and the first external terminal; and formed between the second wiring pattern and the second external terminal. A plurality of second electrode posts,
The first sealing portion is formed so as to expose a top surface of the first electrode post, and the second sealing portion is exposed so as to expose a top surface of the second electrode post. The semiconductor device according to claim 1, wherein the semiconductor device is formed.
前記スルーホール内に形成されていて、前記第1の配線パターン及び前記第2の配線パターンを接続する層間結線とを具えていることを特徴とする請求項1〜4のいずれか一項に記載の半導体装置。 The base frame includes a plurality of through holes penetrating from the first surface to the second surface;
5. The device according to claim 1, further comprising an interlayer connection that is formed in the through hole and connects the first wiring pattern and the second wiring pattern. 6. Semiconductor device.
(2)第1の面と、該第1の面と対向する第2の面と、該第1の面から該第2の面へと貫通する複数の開口部と、該第1の面から該第2の面へ貫通する複数のスルーホールと、該スルーホール内に形成されている層間結線とを有する基体枠を準備する工程と、
(3)複数の電極パッドが設けられた第1の主表面と、該第1の主表面に対向する第2の主表面とを有する第1の半導体チップと、複数の電極パッドが設けられた第3の主表面と、該第3の主表面に対向する第4の主表面とを有する第2の半導体チップを準備する工程と、
(4)前記第2の面が前記凹部の表面に対面し、かつ前記凸部が前記開口部内に位置するように、基体枠を前記治具に載置する工程と、
(5)前記開口部内の前記凸部上に、前記第1の主表面のレベルが前記基体枠の第1の面のレベルと実質的に同一のレベルとなるように、かつ前記第2の主表面が前記凸部の表面に対面するように、前記第1の半導体チップを配置する工程と、
(6)前記第1の面上及び前記第1の主表面上に、第1の絶縁膜を、前記第1の電極パッドの一部分及び前記層間結線の一端を露出するように形成する工程と、
(7)前記第1の絶縁膜上に、前記第1の電極パッドの各々及び前記層間結線の一端に接続されていて、前記第1の電極パッドから前記基体枠の第1の面の上側へと導出された複数の第1の配線パターンを形成する工程と、
(8)前記第1の配線パターン及び前記第1の絶縁膜上に、第1の封止部を、前記第1の面上に位置する該第1の配線パターンの一部分を露出させて形成する工程と、
(9)前記治具から前記第1の半導体チップを含む前記基体枠を取り外して裏返す工程と、
(10)前記開口部内に、前記第2の半導体チップを、前記第3の主表面のレベルと、前記第2の面のレベルとを実質的に同一のレベルとなるように、かつ前記第4の主表面が前記凸部の表面に対面するように、前記第2の半導体チップを配置する工程と、
(11)前記第2の面上及び前記第3の主表面上に、第2の絶縁膜を、前記第2の電極パッドの一部分及び前記層間結線の他端を露出するように形成する工程と、
(12)前記第2の絶縁膜上に、前記第2の電極パッドの各々及び前記層間結線の他端に接続されていて、前記第2の電極パッドから前記基体枠の第2の面の上側へと導出された複数の第2の配線パターンを形成する工程と、
(13)前記第2の配線パターン及び前記第2の絶縁膜上に、第2の封止部を、前記第2の面上に位置する該第2の配線パターンの一部分を露出させて形成する工程と、
(14)露出した前記第1及び第2の電極ポストの頂面上に、第1及び第2の外部端子を、それぞれ形成する工程と、
(15)複数の前記開口部間を切断して、前記第1及び第2の半導体チップの積層体を含む半導体装置の個片化を行う工程と
を含むことを特徴とする半導体装置の製造方法。 (1) preparing a jig provided with a plurality of convex portions and concave portions located between the convex portions;
(2) From the first surface, a second surface facing the first surface, a plurality of openings penetrating from the first surface to the second surface, and the first surface Preparing a base frame having a plurality of through-holes penetrating to the second surface and an interlayer connection formed in the through-hole;
(3) A first semiconductor chip having a first main surface provided with a plurality of electrode pads, a second main surface opposite to the first main surface, and a plurality of electrode pads. Preparing a second semiconductor chip having a third main surface and a fourth main surface opposite to the third main surface;
(4) placing the base frame on the jig such that the second surface faces the surface of the concave portion and the convex portion is positioned in the opening;
(5) The level of the first main surface is substantially the same as the level of the first surface of the base frame on the convex portion in the opening, and the second main surface. Placing the first semiconductor chip such that the surface faces the surface of the convex portion;
(6) forming a first insulating film on the first surface and the first main surface so as to expose a part of the first electrode pad and one end of the interlayer connection;
(7) On the first insulating film, connected to each of the first electrode pads and one end of the interlayer connection, from the first electrode pad to the upper side of the first surface of the base frame. Forming a plurality of first wiring patterns derived from:
(8) A first sealing portion is formed on the first wiring pattern and the first insulating film so as to expose a part of the first wiring pattern located on the first surface. Process,
(9) removing the base frame including the first semiconductor chip from the jig and turning it over;
(10) In the opening, the second semiconductor chip is arranged such that the level of the third main surface and the level of the second surface are substantially the same level, and the fourth level. Disposing the second semiconductor chip such that the main surface of the second semiconductor chip faces the surface of the convex portion;
(11) forming a second insulating film on the second surface and the third main surface so as to expose a part of the second electrode pad and the other end of the interlayer connection; ,
(12) On the second insulating film, connected to each of the second electrode pads and the other end of the interlayer connection, and above the second surface of the base frame from the second electrode pads Forming a plurality of second wiring patterns derived into
(13) A second sealing portion is formed on the second wiring pattern and the second insulating film, exposing a part of the second wiring pattern located on the second surface. Process,
(14) forming first and second external terminals on the exposed top surfaces of the first and second electrode posts, respectively;
(15) A method of manufacturing a semiconductor device, comprising: cutting a plurality of openings to separate a semiconductor device including a stacked body of the first and second semiconductor chips. .
前記(5)工程から前記(8)工程までの間に、前記凸部の表面に、前記第1の半導体チップを、該凸部に設けられている第2の吸排気系により、吸引保持する工程と
をさらに含むことを特徴とする請求項6に記載の半導体装置の製造方法。 A step of sucking and holding the base frame on the surface of the recess by the first intake / exhaust system provided in the recess between the step (4) and the step (8);
Between the step (5) and the step (8), the first semiconductor chip is sucked and held on the surface of the convex portion by the second intake / exhaust system provided on the convex portion. The method for manufacturing a semiconductor device according to claim 6, further comprising a step.
(2)第1の面と、該第1の面と対向する第2の面と、該第1の面から該第2の面へと貫通する複数の開口部と、該第1の面から該第2の面へ貫通する複数のスルーホールと、該スルーホール内に形成されている層間結線とを有する基体枠とを準備する工程と、
(3)複数の電極パッドが設けられた第1の主表面と、該第1の主表面に対向する第2の主表面とを有する第1の半導体チップと、複数の電極パッドが設けられた第3の主表面と、該第3の主表面に対向する第4の主表面とを有する第2の半導体チップを準備する工程と、
(4)前記第2の面が前記凹部の表面に対面し、かつ前記凸部が前記開口部内に位置するように、基体枠を前記治具に載置する工程と、
(5)前記開口部内の前記凸部上に、前記第1の主表面のレベルが前記基体枠の第1の面のレベルと実質的に同一のレベルとなるように、かつ前記第2の主表面が前記凸部の表面に対面するように、前記第1の半導体チップを配置する工程と、
(6)前記第1の面上及び前記第1の主表面上に、第1の絶縁膜を、前記第1の電極パッドの一部分及び前記層間結線の一端を露出するように形成する工程と、
(7)前記第1の絶縁膜上に、前記第1の電極パッドの各々及び前記層間結線の一端に接続されていて、前記第1の電極パッドから前記基体枠の第1の面の上側へと導出された複数の第1の配線パターンを形成する工程と、
(8)前記基体枠の上側に位置する前記配線パターンの一部分上の各々に、複数の第1の電極ポストを、形成する工程と、
(9)前記第1の配線パターン及び前記第1の絶縁膜上に、前記第1の電極ポストの頂面を露出させた第1の封止部を形成する工程と、
(10)前記治具から前記第1の半導体チップを含む前記基体枠を取り外して裏返す工程と、
(11)前記開口部内に、前記第2の半導体チップを、前記第3の主表面のレベルと、前記第2の面のレベルとを実質的に同一のレベルとなるように、かつ前記第4の主表面が前記凸部の表面に対面するように、前記第2の半導体チップを配置する工程と、
(12)前記第2の面上及び前記第3の主表面上に、第2の絶縁膜を、前記第2の電極パッドの一部分及び前記層間結線の他端を露出するように形成する工程と、
(13)前記第2の絶縁膜上に、前記第2の電極パッドの各々及び前記層間結線の他端に接続されていて、前記第2の電極パッドから前記基体枠の第2の面の上側へと導出された複数の第2の配線パターンを形成する工程と、
(14)前記基体枠の上側に位置する前記第2の配線パターンの一部分上の各々に、複数の第2の電極ポストを、形成する工程と、
(15)前記第2の配線パターン及び前記第2の絶縁膜上に、前記第2の電極ポストの頂面を露出させた第2の封止部を形成する工程と、
(16)露出した前記第1及び第2の電極ポストの頂面上に、第1及び第2の外部端子を、それぞれ形成する工程と、
(17)複数の前記開口部間を切断して、前記第1及び第2の半導体チップの積層体を含む半導体装置の個片化を行う工程と
を含むことを特徴とする半導体装置の製造方法。 (1) preparing a jig provided with a plurality of convex portions and concave portions located between the convex portions;
(2) From the first surface, a second surface facing the first surface, a plurality of openings penetrating from the first surface to the second surface, and the first surface Preparing a base frame having a plurality of through holes penetrating to the second surface and an interlayer connection formed in the through hole;
(3) A first semiconductor chip having a first main surface provided with a plurality of electrode pads, a second main surface opposite to the first main surface, and a plurality of electrode pads. Preparing a second semiconductor chip having a third main surface and a fourth main surface opposite to the third main surface;
(4) placing the base frame on the jig such that the second surface faces the surface of the concave portion and the convex portion is positioned in the opening;
(5) The level of the first main surface is substantially the same as the level of the first surface of the base frame on the convex portion in the opening, and the second main surface. Placing the first semiconductor chip such that the surface faces the surface of the convex portion;
(6) forming a first insulating film on the first surface and the first main surface so as to expose a part of the first electrode pad and one end of the interlayer connection;
(7) On the first insulating film, connected to each of the first electrode pads and one end of the interlayer connection, from the first electrode pad to the upper side of the first surface of the base frame. Forming a plurality of first wiring patterns derived from:
(8) A step of forming a plurality of first electrode posts on each part of the wiring pattern located above the base frame;
(9) forming a first sealing portion exposing the top surface of the first electrode post on the first wiring pattern and the first insulating film;
(10) removing the base frame including the first semiconductor chip from the jig and turning it over;
(11) The second semiconductor chip is placed in the opening so that the level of the third main surface and the level of the second surface are substantially the same level, and the fourth Disposing the second semiconductor chip such that the main surface of the second semiconductor chip faces the surface of the convex portion,
(12) forming a second insulating film on the second surface and the third main surface so as to expose a part of the second electrode pad and the other end of the interlayer connection; ,
(13) On the second insulating film, connected to each of the second electrode pads and the other end of the interlayer connection, and above the second surface of the base frame from the second electrode pads. Forming a plurality of second wiring patterns derived into
(14) forming a plurality of second electrode posts on each of a part of the second wiring pattern located above the base frame;
(15) forming a second sealing portion exposing the top surface of the second electrode post on the second wiring pattern and the second insulating film;
(16) forming first and second external terminals on the exposed top surfaces of the first and second electrode posts, respectively;
(17) A method of manufacturing a semiconductor device, comprising: cutting a plurality of openings to separate a semiconductor device including a stacked body of the first and second semiconductor chips. .
前記(5)工程から前記(9)工程までの間に、前記凸部の表面に、前記第1の半導体チップを、該凸部に設けられている第2の吸排気系により、吸引保持する
ことを特徴とする請求項8に記載の半導体装置の製造方法。
Between the step (4) and the step (9), the base frame is sucked and held on the surface of the recess by the first intake / exhaust system provided in the recess, and (5 ) From the step to the step (9), the first semiconductor chip is sucked and held on the surface of the convex portion by the second intake / exhaust system provided on the convex portion. A method for manufacturing a semiconductor device according to claim 8.
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