JP2004311918A - キャパシタを備えた半導体装置及びその製造方法 - Google Patents
キャパシタを備えた半導体装置及びその製造方法 Download PDFInfo
- Publication number
- JP2004311918A JP2004311918A JP2003188404A JP2003188404A JP2004311918A JP 2004311918 A JP2004311918 A JP 2004311918A JP 2003188404 A JP2003188404 A JP 2003188404A JP 2003188404 A JP2003188404 A JP 2003188404A JP 2004311918 A JP2004311918 A JP 2004311918A
- Authority
- JP
- Japan
- Prior art keywords
- storage node
- pad
- shaped storage
- forming
- cup
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
Images
Classifications
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10B—ELECTRONIC MEMORY DEVICES
- H10B12/00—Dynamic random access memory [DRAM] devices
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L28/00—Passive two-terminal components without a potential-jump or surface barrier for integrated circuits; Details thereof; Multistep manufacturing processes therefor
- H01L28/40—Capacitors
- H01L28/60—Electrodes
- H01L28/82—Electrodes with an enlarged surface, e.g. formed by texturisation
- H01L28/90—Electrodes with an enlarged surface, e.g. formed by texturisation having vertical extensions
- H01L28/91—Electrodes with an enlarged surface, e.g. formed by texturisation having vertical extensions made by depositing layers, e.g. by depositing alternating conductive and insulating layers
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10B—ELECTRONIC MEMORY DEVICES
- H10B12/00—Dynamic random access memory [DRAM] devices
- H10B12/01—Manufacture or treatment
- H10B12/02—Manufacture or treatment for one transistor one-capacitor [1T-1C] memory cells
- H10B12/03—Making the capacitor or connections thereto
- H10B12/033—Making the capacitor or connections thereto the capacitor extending over the transistor
- H10B12/0335—Making a connection between the transistor and the capacitor, e.g. plug
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
- H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
- H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
- H01L21/76838—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the conductors
- H01L21/76895—Local interconnects; Local pads, as exemplified by patent document EP0896365
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10B—ELECTRONIC MEMORY DEVICES
- H10B12/00—Dynamic random access memory [DRAM] devices
- H10B12/30—DRAM devices comprising one-transistor - one-capacitor [1T-1C] memory cells
- H10B12/31—DRAM devices comprising one-transistor - one-capacitor [1T-1C] memory cells having a storage electrode stacked over the transistor
- H10B12/315—DRAM devices comprising one-transistor - one-capacitor [1T-1C] memory cells having a storage electrode stacked over the transistor with the capacitor higher than a bit line
Landscapes
- Engineering & Computer Science (AREA)
- Power Engineering (AREA)
- Computer Hardware Design (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Manufacturing & Machinery (AREA)
- Semiconductor Memories (AREA)
Abstract
【課題】信頼性あり堅固なストレージノードを含むキャパシタを備えた半導体装置及びその製造方法を提供する。
【解決手段】半導体基板１００は半導体基板及び半導体基板上に形成された層間絶縁膜を含む。層間絶縁膜は絶縁膜内に形成されたコンタクトパッドを含む。キャパシタ下部電極１０６はコンタクトパッドに電気的に連結される。キャパシタ下部電極１０６はコンタクトパッドに電気的に連結されたパッド形状のストレージノード４０、及びパッド形状のストレージノード４０上に配列されたカップ形状のストレージノード７０を含む。このような方法によりノットオープン（ｎｏｔ ｏｐｅｎ）コンタクトは減少させながら、キャパシタンスを増加させることができ、ストレージノードの傾き（ｌｅａｎｉｎｇ）も大きく減少させることができる。
【選択図】 図１５
【解決手段】半導体基板１００は半導体基板及び半導体基板上に形成された層間絶縁膜を含む。層間絶縁膜は絶縁膜内に形成されたコンタクトパッドを含む。キャパシタ下部電極１０６はコンタクトパッドに電気的に連結される。キャパシタ下部電極１０６はコンタクトパッドに電気的に連結されたパッド形状のストレージノード４０、及びパッド形状のストレージノード４０上に配列されたカップ形状のストレージノード７０を含む。このような方法によりノットオープン（ｎｏｔ ｏｐｅｎ）コンタクトは減少させながら、キャパシタンスを増加させることができ、ストレージノードの傾き（ｌｅａｎｉｎｇ）も大きく減少させることができる。
【選択図】 図１５
Description
【０００１】
【発明の属する技術分野】
本発明は半導体装置に関するものであり、より詳細には、キャパシタ構造物及びその製造方法に関するものである。
【０００２】
【従来の技術】
最近、大部分の集積回路はキャパシタを必要とする。例えば、ＤＲＡＭ（ｄｙｎａｍｉｃ ｒａｎｄｏｍ ａｃｃｅｓｓ ｍｅｍｏｒｙ）装置で、キャパシタは重要なデータ貯蔵機能を実施する。ＤＲＡＭ及びその他メモリ装置が高集積化されながら、このようなキャパシタの貯蔵容量を増加させるための新しい製造技術が要求されている。しかし、要求されるキャパシタンスを確保することは容易でない。適切なキャパシタンスはデータ貯蔵、リフレッシュ（ｒｅｆｒｅｓｈ）効果及び一定な動作特性などのように、装置が適切な特性を有するにおいて、重要な要素になる。
【０００３】
キャパシタンスを向上させるために、半導体技術は３次元構造を有するキャパシタ電極の開発に焦点を合わせている。このような点は、キャパシタのキャパシタンスがキャパシタ電極の表面積に直接的に比例するためである。このために、半導体製造技術はセルキャパシタ電極またはストレージノードの高さを増加させることにより、有効表面積を増加させるように開発されて来た。
【０００４】
図１は従来技術によるデザインルールに対するストレージノード高さの関係を示すグラフである。図１に示すように、デザインルールが減少するにつれストレージノードの高さは増加する。
【０００５】
しかし、ストレージノードの高さが増加すると、いくつかの問題点が発生する。例えば、要求されるストレージノードの高さが約１００００Åを超過する場合、導電膜をストレージノードにパターニングすることが相当に困難になる。また、ストレージノードの高さが増加すると、ストレージノードが傾く（ｌｅａｎｉｎｇ）可能性も相当に高くなる。このように、傾いたストレージノードは隣接するストレージノード間に電気的ブリッジを発生させることになる。このような点は、図２及び図３に部分的に示した。
【０００６】
図２はストレージノードの高さが増加しながら、ストレージノード底面の臨界寸法（ｃｒｉｔｉｃａｌ Ｄｉｍｅｎｓｉｏｎ；ＣＤ）が減少することを概略的に示すグラフである。図３は従来の半導体装置のキャパシタにおいて、隣接するストレージノードに対して傾いた各種ストレージノードを示す電子顕微鏡写真である。
【０００７】
上述した問題点だけでなく、デザインルールが減少しながら閉まったストレージノードコンタクトの問題も増加する。図４は従来の半導体メモリ装置の一般のキャパシタアレイにおいて、「オープンされない（ｎｏｔ ｏｐｅｎ）」現象を示す閉まったストレージノードコンタクトを示す電子顕微鏡写真である。前述した問題点の改善された集積回路キャパシタ及びこの製造方法に対する必要性が要求されている。
【０００８】
【発明が解決しようとする課題】
本発明の目的は、信頼性あり堅固であるストレージノードを含むキャパシタを備えた半導体装置及びその製造方法を提供することにある。
【０００９】
【課題を解決するための手段】
上述した目的を達成するために本発明による半導体装置は、半導体基板及び半導体基板上に形成された層間絶縁膜を含む。層間絶縁膜は絶縁膜内に形成されたストレージノードコンタクトパッドを含む。キャパシタ下部電極はコンタクトパッドに電気的に連結される。キャパシタ下部電極はコンタクトパッドに電気的に連結される。キャパシタ下部電極はストレージノードコンタクトパッドに電気的に連結されたパッド形状のストレージノードをさらに含む。カップ形状のストレージノードがパッド形状のストレージノード上に配列されることが望ましい。このような改善されたキャパシタ下部電極構造物を利用してキャパシタンスを増加させ、閉まったコンタクトの発生率を減少させることができる。ストレージノードの傾きも顕著に減少させることができる。
【００１０】
また、本発明の他の実施形態によると、電極の高さを増加させずに、キャパシタ電極の表面積を増加させる方法が提供される。例えば、パッド形状のストレージノードの表面積を増加させる方法も適用することができる。パッド形状のストレージノードの幅を増加させることは、本発明の目的を達成するための一実施形態による方法である。表面積を増加させるために、パッド形状のストレージノードの形状を変更する方法も適用することができ、このような方法は電極の高さを増加させずに、キャパシタンスを増加させるための他の実施形態による方法である。
【００１１】
【発明の実施の形態】
以下、図面を参照して本発明の望ましい一実施例を詳細に説明する。
【００１２】
図５乃至図１６を参照して、本発明の望ましい実施形態によるキャパシタを備えた半導体装置及びその製造方法について詳細に説明する。図５乃至図１６で、図５、図７、図９、図１１、図１３及び図１５はビットライン方向の断面図を示し、図６、図８、図１０、図１２、図１４及び図１６はワードライン方向の断面図を示す。
【００１３】
図１５に示すように、本発明の望ましい一実施形態による半導体装置は、半導体基板１００上に形成された層間絶縁膜１０２を含む。層間絶縁膜１０２はその内部を貫通して形成されたストレージノードコンタクトパッド１０４を備える。
【００１４】
キャパシタ下部電極１０６はストレージノードコンタクトパッド１０４上に形成され、ストレージノードコンタクトパッド１０４と電気的に連結される。キャパシタ下部電極１０６は、ストレージノードコンタクトパッド１０４に電気的に連結され、ストレージノードコンタクトパッド１０４上に配列されたパッド形状のストレージノード４０と、パッド形状のストレージノード４０上に配列されたカップ形状のストレージノード７０と、を含む。
【００１５】
前記パッド形状のストレージノード４０は、例えば、４面を有するボックスタイプのストレージノードまたは固形体（中が空いていない）シリンダ形状のストレージノードのように、カップ形状のストレージノード７０を支持するのに適した任意の形状に形成することができる。カップ形状のストレージノード７０はワンシリンダスタック（Ｏｎｅ Ｃｙｌｉｎｄｅｒ Ｓｔａｃｋ；ＯＣＳ）構造を含むことができる。カップ形状のストレージノード７０はその外面及び内面全てを有効キャパシタ領域として活用することができるので、単純なスタックキャパシタ構造物よりもキャパシタンスが約２倍程度に増加する。
【００１６】
図１７は、図１５に示した本発明の望ましい実施形態により、ストレージノードコンタクトパッド１０４上に形成されたカップ形状のストレージノード７０及びパッド形状のストレージノード４０を含むキャパシタ下部電極１０６の平面図である。
【００１７】
図１７に示すように、カップ形状のストレージノード７０は実質的に正方形の形態に示されているが、例えば、円形、楕円形、菱形またはその他の任意の適した平面形状を有することができる。
【００１８】
図５乃至図１６は、本発明の他の実施形態により図１５及び図１７の集積回路メモリ装置の製造方法を説明するための断面図である。
【００１９】
図５及び図６に示すように、ゲートスタック１１２またはビットライン（図示せず）のような下部構造物が半導体基板１００上に形成される。酸化物のような絶縁物質を含む層間絶縁膜１０２が結果物上に形成される。
【００２０】
続いて、ストレージノードコンタクトパッド１０４が層間絶縁膜１０２内に形成され半導体基板１００の活性領域に電気的に連結される。次に、エッチング阻止膜１０及び第１犠牲膜２０がストレージノードコンタクトパッド１０４及び層間絶縁膜１０２上に順次に形成される。このような膜は一般の工程を利用して形成することができる。
【００２１】
望ましくは、エッチング阻止膜１０は第１犠牲膜２０に対して高いエッチング選択比を有する。エッチング阻止膜１０はシリコン窒化物で形成され、例えば、５００〜１，０００Å程度の厚さを有する。エッチング阻止膜１０は第１犠牲膜２０だけでなく、その上に形成される第２及び第３犠牲膜を除去するために後続するリフト・オフ（ｌｉｆｔ−ｏｆｆ）工程の間にエッチング終了点としての役割を有する。
【００２２】
第１犠牲膜２０は酸化物を含み、低圧化学気相蒸着（ＬＰＣＶＤ）工程のような通常的な技術を利用して約３，０００〜２０，０００Å程度の厚さで形成される。第１犠牲膜２０はＰＥ−ＴＥＯＳ（ｐｌａｓｍａ−ｅｎｈａｎｃｅｄ ｔｅｔｒａｅｔｈｙｌ ｏｒｔｈｏ−ｓｉｌｉｃａｔｅ）の単一膜または前記ＰＥ−ＴＥＯＳ膜を含む多重膜構造を有する。
【００２３】
図７及び図８に示すように、通常のフォトリソグラフィ工程を利用し、エッチング阻止膜１０をエッチング終了点として使用して第１犠牲膜２０をエッチングすることにより、第１犠牲膜２０内に第１ストレージノード開口３０を形成する。この場合、第１ストレージノード開口３０内に残留するエッチング阻止膜１０は除去されることが望ましい。
【００２４】
図９及び図１０に示すように、低圧化学気相蒸着（ＬＰＣＶＤ）工程及び化学機械的研磨（ＣＭＰ）工程を利用してパッド形状（例えば、ボックスタイプ）のストレージノード４０を第１ストレージノード開口３０内に形成する。ここで、ドーピングされたポリシリコン、白金（Ｐｔ）、ルテニウム（Ｒｕ）またはチタン窒化物（ＴｉＮ）などのような導電性物質を第１ストレージノード開口３０内の前記結果物上部に蒸着し平坦化して、パッド形状のストレージノード４０を形成することができる。
【００２５】
図１１及び図１２に示すように、第２犠牲膜６０が第１犠牲膜２０及び前記パッド形状のストレージノード４０上に形成される。第２犠牲膜６０は酸化物を含み、約１０，０００〜３０，０００Å程度の厚さで形成される。この場合、適切な他の絶縁物質を使用して第１犠牲膜２０及び第２犠牲膜６０を形成することができる。
【００２６】
図１３及び図１４に示すように、通常のフォトリソグラフィ工程を利用してストレージノード開口８０を第１犠牲膜２０及び第２犠牲膜６０に形成する。次に、低圧化学気相蒸着（ＬＰＣＶＤ）工程のような通常の技術を利用して、ドーピングされたポリシリコンのような導電性物質をストレージノード開口８０内の結果物上に蒸着してカップ形状のストレージノード７０を形成する。
【００２７】
低圧化学気相蒸着（ＬＰＣＶＤ）工程のような通常的な方法でカップ形状のストレージノード７０上に酸化物を含む第３犠牲膜９０を形成する。望ましくは、第３犠牲膜９０は約３，０００〜５，０００Å程度の厚さを有し、ＵＳＧ（Ｕｎｄｏｐｅｄ ｓｉｌｉｃａｔｅ Ｇｌａｓｓ）のような絶縁物質で形成される。
【００２８】
前記結果物を平坦化してカップ形状のストレージノード７０を分離することにより、隣接するカップ形状のストレージノード７０と分離されるカップ形状のストレージノード７０を形成する。これにより、各々カップ形状のストレージノード７０（例えば、ＯＣＳ形ストレージノード）がパッド形状のストレージノード４０上の第２ストレージノード開口８０に形成される。各々ストレージ構造物（キャパシタ下部電極）１０６を分離するために化学機械的研磨（ＣＭＰ）工程またはエッチバック工程のような通常の平坦化工程を実施することができる。
【００２９】
図１５及び図１６に示すように、本発明の望ましい実施形態により改善されたキャパシタ下部電極１０６を形成するために、リフト・オフ（ｌｉｆｔ−ｏｆｆ）工程を利用して第１犠牲膜２０、第２犠牲膜６０及び第３犠牲膜９０を同時に除去する。従って、本発明によるキャパシタ下部電極は順次に積層された二つ部分を含む。第１部分はパッド形状（例えば、ボックスタイプ）のストレージノードからなることが望ましく、第２部分はパッド形状のストレージノード４０の上面に積層されたカップ形状（例えば、ＯＣＳ正方形）のストレージノード７０からなることが望ましい。パッド形状のストレージノード４０とカップ形状のストレージノード７０との間の高さ比は約０．９：１程度が望ましい。従って、カップ形状のストレージノードの高さは従来のＯＣＳストレージノードよりも低くなる。その結果、ストレージノードの傾きを顕著に減少させることができ、一方、キャパシタのキャパシタンスを増加させることができる。
【００３０】
以上、本発明の実施例を詳細に説明したが、本発明はこれに限定されず、本発明が属する技術分野において通常の知識を有するものであれば本発明の思想と精神を離れることなく、本発明の実施例を修正または変更できるであろう。
【００３１】
【発明の効果】
本発明によると、より信頼性あり堅固なストレージノードを備えるメモリキャパシタ構造物及びその製造方法が提供される。本発明の望ましい実施形態によると、従来技術に比べて犠牲膜をカップ形状またはＯＣＳストレージノード内で除去する必要が減少するために、リフト・オフ（ｌｉｆｔ−ｏｆｆ）工程が簡単になる。また、十分なフォトリソグラフィ工程マージンを有するカップ形状のストレージノード開口を形成することができるので、コンタクトノットオープン現象を減少させることができる。さらに、キャパシタ下部電極の底面の幅も従来の場合に比べて増加させることができ、傾きも防止することができ、カップ形状のストレージノードまたはＯＣＳストレージノードを利用してキャパシタ構造物のキャパシタンスを増加させることができる。
【図面の簡単な説明】
【図１】従来技術によるストレージノードの高さとデザインルールとの間の関係を示すグラフである。
【図２】従来技術によるストレージノードの底面臨界寸法とストレージノードの高さとの関係を示すグラフである。
【図３】従来技術によるキャパシタ構造物の傾いたストレージノードを示す半導体装置の断面図である。
【図４】従来技術によるノットオープン（ｎｏｔ ｏｐｅｎ）ストレージノードを示す半導体装置のキャパシタ構造物の平面図である。
【図５】本発明の一実施形態による集積回路メモリ装置のキャパシタ構造物の製造方法を示す半導体装置の概略的な断面図である。
【図６】本発明の一実施形態による集積回路メモリ装置のキャパシタ構造物の製造方法を示す半導体装置の概略的な断面図である。
【図７】本発明の一実施形態による集積回路メモリ装置のキャパシタ構造物の製造方法を示す半導体装置の概略的な断面図である。
【図８】本発明の一実施形態による集積回路メモリ装置のキャパシタ構造物の製造方法を示す半導体装置の概略的な断面図である。
【図９】本発明の一実施形態による集積回路メモリ装置のキャパシタ構造物の製造方法を示す半導体装置の概略的な断面図である。
【図１０】本発明の一実施形態による集積回路メモリ装置のキャパシタ構造物の製造方法を示す半導体装置の概略的な断面図である。
【図１１】本発明の一実施形態による集積回路メモリ装置のキャパシタ構造物の製造方法を示す半導体装置の概略的な断面図である。
【図１２】本発明の一実施形態による集積回路メモリ装置のキャパシタ構造物の製造方法を示す半導体装置の概略的な断面図である。
【図１３】本発明の一実施形態による集積回路メモリ装置のキャパシタ構造物の製造方法を示す半導体装置の概略的な断面図である。
【図１４】本発明の一実施形態による集積回路メモリ装置のキャパシタ構造物の製造方法を示す半導体装置の概略的な断面図である。
【図１５】本発明の一実施形態による集積回路メモリ装置のキャパシタ構造物の製造方法を示す半導体装置の概略的な断面図である。
【図１６】本発明の一実施形態による集積回路メモリ装置のキャパシタ構造物の製造方法を示す半導体装置の概略的な断面図である。
【図１７】図１５に示した本発明の一実施形態によるカップ形状のストレージノード及びパッド形状のストレージノードを含むキャパシタ下部電極の平面図である。
【符号の説明】
１０ エッチング阻止膜
２０ 第１犠牲膜
３０ 第１ストレージノード開口
４０ パッド形状のストレージノード
６０ 第２犠牲膜
７０ カップ形状のストレージノード
８０ 第２ストレージノード開口
９０ 第３犠牲膜
１００ 半導体基板
１０２ 層間絶縁膜
１０４ ストレージノードコンタクトパッド
１０６ キャパシタ下部電極
１１２ ゲートスタック
【発明の属する技術分野】
本発明は半導体装置に関するものであり、より詳細には、キャパシタ構造物及びその製造方法に関するものである。
【０００２】
【従来の技術】
最近、大部分の集積回路はキャパシタを必要とする。例えば、ＤＲＡＭ（ｄｙｎａｍｉｃ ｒａｎｄｏｍ ａｃｃｅｓｓ ｍｅｍｏｒｙ）装置で、キャパシタは重要なデータ貯蔵機能を実施する。ＤＲＡＭ及びその他メモリ装置が高集積化されながら、このようなキャパシタの貯蔵容量を増加させるための新しい製造技術が要求されている。しかし、要求されるキャパシタンスを確保することは容易でない。適切なキャパシタンスはデータ貯蔵、リフレッシュ（ｒｅｆｒｅｓｈ）効果及び一定な動作特性などのように、装置が適切な特性を有するにおいて、重要な要素になる。
【０００３】
キャパシタンスを向上させるために、半導体技術は３次元構造を有するキャパシタ電極の開発に焦点を合わせている。このような点は、キャパシタのキャパシタンスがキャパシタ電極の表面積に直接的に比例するためである。このために、半導体製造技術はセルキャパシタ電極またはストレージノードの高さを増加させることにより、有効表面積を増加させるように開発されて来た。
【０００４】
図１は従来技術によるデザインルールに対するストレージノード高さの関係を示すグラフである。図１に示すように、デザインルールが減少するにつれストレージノードの高さは増加する。
【０００５】
しかし、ストレージノードの高さが増加すると、いくつかの問題点が発生する。例えば、要求されるストレージノードの高さが約１００００Åを超過する場合、導電膜をストレージノードにパターニングすることが相当に困難になる。また、ストレージノードの高さが増加すると、ストレージノードが傾く（ｌｅａｎｉｎｇ）可能性も相当に高くなる。このように、傾いたストレージノードは隣接するストレージノード間に電気的ブリッジを発生させることになる。このような点は、図２及び図３に部分的に示した。
【０００６】
図２はストレージノードの高さが増加しながら、ストレージノード底面の臨界寸法（ｃｒｉｔｉｃａｌ Ｄｉｍｅｎｓｉｏｎ；ＣＤ）が減少することを概略的に示すグラフである。図３は従来の半導体装置のキャパシタにおいて、隣接するストレージノードに対して傾いた各種ストレージノードを示す電子顕微鏡写真である。
【０００７】
上述した問題点だけでなく、デザインルールが減少しながら閉まったストレージノードコンタクトの問題も増加する。図４は従来の半導体メモリ装置の一般のキャパシタアレイにおいて、「オープンされない（ｎｏｔ ｏｐｅｎ）」現象を示す閉まったストレージノードコンタクトを示す電子顕微鏡写真である。前述した問題点の改善された集積回路キャパシタ及びこの製造方法に対する必要性が要求されている。
【０００８】
【発明が解決しようとする課題】
本発明の目的は、信頼性あり堅固であるストレージノードを含むキャパシタを備えた半導体装置及びその製造方法を提供することにある。
【０００９】
【課題を解決するための手段】
上述した目的を達成するために本発明による半導体装置は、半導体基板及び半導体基板上に形成された層間絶縁膜を含む。層間絶縁膜は絶縁膜内に形成されたストレージノードコンタクトパッドを含む。キャパシタ下部電極はコンタクトパッドに電気的に連結される。キャパシタ下部電極はコンタクトパッドに電気的に連結される。キャパシタ下部電極はストレージノードコンタクトパッドに電気的に連結されたパッド形状のストレージノードをさらに含む。カップ形状のストレージノードがパッド形状のストレージノード上に配列されることが望ましい。このような改善されたキャパシタ下部電極構造物を利用してキャパシタンスを増加させ、閉まったコンタクトの発生率を減少させることができる。ストレージノードの傾きも顕著に減少させることができる。
【００１０】
また、本発明の他の実施形態によると、電極の高さを増加させずに、キャパシタ電極の表面積を増加させる方法が提供される。例えば、パッド形状のストレージノードの表面積を増加させる方法も適用することができる。パッド形状のストレージノードの幅を増加させることは、本発明の目的を達成するための一実施形態による方法である。表面積を増加させるために、パッド形状のストレージノードの形状を変更する方法も適用することができ、このような方法は電極の高さを増加させずに、キャパシタンスを増加させるための他の実施形態による方法である。
【００１１】
【発明の実施の形態】
以下、図面を参照して本発明の望ましい一実施例を詳細に説明する。
【００１２】
図５乃至図１６を参照して、本発明の望ましい実施形態によるキャパシタを備えた半導体装置及びその製造方法について詳細に説明する。図５乃至図１６で、図５、図７、図９、図１１、図１３及び図１５はビットライン方向の断面図を示し、図６、図８、図１０、図１２、図１４及び図１６はワードライン方向の断面図を示す。
【００１３】
図１５に示すように、本発明の望ましい一実施形態による半導体装置は、半導体基板１００上に形成された層間絶縁膜１０２を含む。層間絶縁膜１０２はその内部を貫通して形成されたストレージノードコンタクトパッド１０４を備える。
【００１４】
キャパシタ下部電極１０６はストレージノードコンタクトパッド１０４上に形成され、ストレージノードコンタクトパッド１０４と電気的に連結される。キャパシタ下部電極１０６は、ストレージノードコンタクトパッド１０４に電気的に連結され、ストレージノードコンタクトパッド１０４上に配列されたパッド形状のストレージノード４０と、パッド形状のストレージノード４０上に配列されたカップ形状のストレージノード７０と、を含む。
【００１５】
前記パッド形状のストレージノード４０は、例えば、４面を有するボックスタイプのストレージノードまたは固形体（中が空いていない）シリンダ形状のストレージノードのように、カップ形状のストレージノード７０を支持するのに適した任意の形状に形成することができる。カップ形状のストレージノード７０はワンシリンダスタック（Ｏｎｅ Ｃｙｌｉｎｄｅｒ Ｓｔａｃｋ；ＯＣＳ）構造を含むことができる。カップ形状のストレージノード７０はその外面及び内面全てを有効キャパシタ領域として活用することができるので、単純なスタックキャパシタ構造物よりもキャパシタンスが約２倍程度に増加する。
【００１６】
図１７は、図１５に示した本発明の望ましい実施形態により、ストレージノードコンタクトパッド１０４上に形成されたカップ形状のストレージノード７０及びパッド形状のストレージノード４０を含むキャパシタ下部電極１０６の平面図である。
【００１７】
図１７に示すように、カップ形状のストレージノード７０は実質的に正方形の形態に示されているが、例えば、円形、楕円形、菱形またはその他の任意の適した平面形状を有することができる。
【００１８】
図５乃至図１６は、本発明の他の実施形態により図１５及び図１７の集積回路メモリ装置の製造方法を説明するための断面図である。
【００１９】
図５及び図６に示すように、ゲートスタック１１２またはビットライン（図示せず）のような下部構造物が半導体基板１００上に形成される。酸化物のような絶縁物質を含む層間絶縁膜１０２が結果物上に形成される。
【００２０】
続いて、ストレージノードコンタクトパッド１０４が層間絶縁膜１０２内に形成され半導体基板１００の活性領域に電気的に連結される。次に、エッチング阻止膜１０及び第１犠牲膜２０がストレージノードコンタクトパッド１０４及び層間絶縁膜１０２上に順次に形成される。このような膜は一般の工程を利用して形成することができる。
【００２１】
望ましくは、エッチング阻止膜１０は第１犠牲膜２０に対して高いエッチング選択比を有する。エッチング阻止膜１０はシリコン窒化物で形成され、例えば、５００〜１，０００Å程度の厚さを有する。エッチング阻止膜１０は第１犠牲膜２０だけでなく、その上に形成される第２及び第３犠牲膜を除去するために後続するリフト・オフ（ｌｉｆｔ−ｏｆｆ）工程の間にエッチング終了点としての役割を有する。
【００２２】
第１犠牲膜２０は酸化物を含み、低圧化学気相蒸着（ＬＰＣＶＤ）工程のような通常的な技術を利用して約３，０００〜２０，０００Å程度の厚さで形成される。第１犠牲膜２０はＰＥ−ＴＥＯＳ（ｐｌａｓｍａ−ｅｎｈａｎｃｅｄ ｔｅｔｒａｅｔｈｙｌ ｏｒｔｈｏ−ｓｉｌｉｃａｔｅ）の単一膜または前記ＰＥ−ＴＥＯＳ膜を含む多重膜構造を有する。
【００２３】
図７及び図８に示すように、通常のフォトリソグラフィ工程を利用し、エッチング阻止膜１０をエッチング終了点として使用して第１犠牲膜２０をエッチングすることにより、第１犠牲膜２０内に第１ストレージノード開口３０を形成する。この場合、第１ストレージノード開口３０内に残留するエッチング阻止膜１０は除去されることが望ましい。
【００２４】
図９及び図１０に示すように、低圧化学気相蒸着（ＬＰＣＶＤ）工程及び化学機械的研磨（ＣＭＰ）工程を利用してパッド形状（例えば、ボックスタイプ）のストレージノード４０を第１ストレージノード開口３０内に形成する。ここで、ドーピングされたポリシリコン、白金（Ｐｔ）、ルテニウム（Ｒｕ）またはチタン窒化物（ＴｉＮ）などのような導電性物質を第１ストレージノード開口３０内の前記結果物上部に蒸着し平坦化して、パッド形状のストレージノード４０を形成することができる。
【００２５】
図１１及び図１２に示すように、第２犠牲膜６０が第１犠牲膜２０及び前記パッド形状のストレージノード４０上に形成される。第２犠牲膜６０は酸化物を含み、約１０，０００〜３０，０００Å程度の厚さで形成される。この場合、適切な他の絶縁物質を使用して第１犠牲膜２０及び第２犠牲膜６０を形成することができる。
【００２６】
図１３及び図１４に示すように、通常のフォトリソグラフィ工程を利用してストレージノード開口８０を第１犠牲膜２０及び第２犠牲膜６０に形成する。次に、低圧化学気相蒸着（ＬＰＣＶＤ）工程のような通常の技術を利用して、ドーピングされたポリシリコンのような導電性物質をストレージノード開口８０内の結果物上に蒸着してカップ形状のストレージノード７０を形成する。
【００２７】
低圧化学気相蒸着（ＬＰＣＶＤ）工程のような通常的な方法でカップ形状のストレージノード７０上に酸化物を含む第３犠牲膜９０を形成する。望ましくは、第３犠牲膜９０は約３，０００〜５，０００Å程度の厚さを有し、ＵＳＧ（Ｕｎｄｏｐｅｄ ｓｉｌｉｃａｔｅ Ｇｌａｓｓ）のような絶縁物質で形成される。
【００２８】
前記結果物を平坦化してカップ形状のストレージノード７０を分離することにより、隣接するカップ形状のストレージノード７０と分離されるカップ形状のストレージノード７０を形成する。これにより、各々カップ形状のストレージノード７０（例えば、ＯＣＳ形ストレージノード）がパッド形状のストレージノード４０上の第２ストレージノード開口８０に形成される。各々ストレージ構造物（キャパシタ下部電極）１０６を分離するために化学機械的研磨（ＣＭＰ）工程またはエッチバック工程のような通常の平坦化工程を実施することができる。
【００２９】
図１５及び図１６に示すように、本発明の望ましい実施形態により改善されたキャパシタ下部電極１０６を形成するために、リフト・オフ（ｌｉｆｔ−ｏｆｆ）工程を利用して第１犠牲膜２０、第２犠牲膜６０及び第３犠牲膜９０を同時に除去する。従って、本発明によるキャパシタ下部電極は順次に積層された二つ部分を含む。第１部分はパッド形状（例えば、ボックスタイプ）のストレージノードからなることが望ましく、第２部分はパッド形状のストレージノード４０の上面に積層されたカップ形状（例えば、ＯＣＳ正方形）のストレージノード７０からなることが望ましい。パッド形状のストレージノード４０とカップ形状のストレージノード７０との間の高さ比は約０．９：１程度が望ましい。従って、カップ形状のストレージノードの高さは従来のＯＣＳストレージノードよりも低くなる。その結果、ストレージノードの傾きを顕著に減少させることができ、一方、キャパシタのキャパシタンスを増加させることができる。
【００３０】
以上、本発明の実施例を詳細に説明したが、本発明はこれに限定されず、本発明が属する技術分野において通常の知識を有するものであれば本発明の思想と精神を離れることなく、本発明の実施例を修正または変更できるであろう。
【００３１】
【発明の効果】
本発明によると、より信頼性あり堅固なストレージノードを備えるメモリキャパシタ構造物及びその製造方法が提供される。本発明の望ましい実施形態によると、従来技術に比べて犠牲膜をカップ形状またはＯＣＳストレージノード内で除去する必要が減少するために、リフト・オフ（ｌｉｆｔ−ｏｆｆ）工程が簡単になる。また、十分なフォトリソグラフィ工程マージンを有するカップ形状のストレージノード開口を形成することができるので、コンタクトノットオープン現象を減少させることができる。さらに、キャパシタ下部電極の底面の幅も従来の場合に比べて増加させることができ、傾きも防止することができ、カップ形状のストレージノードまたはＯＣＳストレージノードを利用してキャパシタ構造物のキャパシタンスを増加させることができる。
【図面の簡単な説明】
【図１】従来技術によるストレージノードの高さとデザインルールとの間の関係を示すグラフである。
【図２】従来技術によるストレージノードの底面臨界寸法とストレージノードの高さとの関係を示すグラフである。
【図３】従来技術によるキャパシタ構造物の傾いたストレージノードを示す半導体装置の断面図である。
【図４】従来技術によるノットオープン（ｎｏｔ ｏｐｅｎ）ストレージノードを示す半導体装置のキャパシタ構造物の平面図である。
【図５】本発明の一実施形態による集積回路メモリ装置のキャパシタ構造物の製造方法を示す半導体装置の概略的な断面図である。
【図６】本発明の一実施形態による集積回路メモリ装置のキャパシタ構造物の製造方法を示す半導体装置の概略的な断面図である。
【図７】本発明の一実施形態による集積回路メモリ装置のキャパシタ構造物の製造方法を示す半導体装置の概略的な断面図である。
【図８】本発明の一実施形態による集積回路メモリ装置のキャパシタ構造物の製造方法を示す半導体装置の概略的な断面図である。
【図９】本発明の一実施形態による集積回路メモリ装置のキャパシタ構造物の製造方法を示す半導体装置の概略的な断面図である。
【図１０】本発明の一実施形態による集積回路メモリ装置のキャパシタ構造物の製造方法を示す半導体装置の概略的な断面図である。
【図１１】本発明の一実施形態による集積回路メモリ装置のキャパシタ構造物の製造方法を示す半導体装置の概略的な断面図である。
【図１２】本発明の一実施形態による集積回路メモリ装置のキャパシタ構造物の製造方法を示す半導体装置の概略的な断面図である。
【図１３】本発明の一実施形態による集積回路メモリ装置のキャパシタ構造物の製造方法を示す半導体装置の概略的な断面図である。
【図１４】本発明の一実施形態による集積回路メモリ装置のキャパシタ構造物の製造方法を示す半導体装置の概略的な断面図である。
【図１５】本発明の一実施形態による集積回路メモリ装置のキャパシタ構造物の製造方法を示す半導体装置の概略的な断面図である。
【図１６】本発明の一実施形態による集積回路メモリ装置のキャパシタ構造物の製造方法を示す半導体装置の概略的な断面図である。
【図１７】図１５に示した本発明の一実施形態によるカップ形状のストレージノード及びパッド形状のストレージノードを含むキャパシタ下部電極の平面図である。
【符号の説明】
１０ エッチング阻止膜
２０ 第１犠牲膜
３０ 第１ストレージノード開口
４０ パッド形状のストレージノード
６０ 第２犠牲膜
７０ カップ形状のストレージノード
８０ 第２ストレージノード開口
９０ 第３犠牲膜
１００ 半導体基板
１０２ 層間絶縁膜
１０４ ストレージノードコンタクトパッド
１０６ キャパシタ下部電極
１１２ ゲートスタック
Claims (20)
- ストレージノードコンタクトパッドに電気的に連結されたパッド形状のストレージノードと、
前記パッド形状のストレージノード上に配列されたカップ形状のストレージノードと、を含むことを特徴とする半導体キャパシタの下部電極。 - 前記カップ形状のストレージノードはワンシリンダスタック（Ｏｎｅ Ｃｙｌｉｎｄｅｒ Ｓｔａｃｋ；ＯＣＳ）キャパシタであることを特徴とする請求項１に記載の半導体キャパシタの下部電極。
- 前記カップ形状のストレージノードは正方形、円形または楕円形の平面形状を有することを特徴とする請求項１に記載の半導体キャパシタの下部電極。
- 前記パッド形状のストレージノードと前記カップ形状のストレージノードとの間の高さ比が０．９：１であることを特徴とする請求項１に記載の半導体キャパシタの下部電極。
- 前記パッド形状のストレージノードはボックスタイプのストレージノードを含むことを特徴とする請求項１に記載の半導体キャパシタの下部電極。
- 前記パッド形状のストレージノードは固形体シリンダ形状（ｓｏｌｉｄ ｃｙｌｉｎｄｅｒ−ｓｈａｐｅｄ）のストレージノードを含むことを特徴とする請求項１に記載の半導体キャパシタの下部電極。
- 半導体基板と、
前記半導体基板上に形成され、コンタクトパッドを含む層間絶縁膜と、
ストレージノードパッドに電気的に連結されたパッド形状のストレージノードと前記パッド形状のストレージノード上に配列されたカップ形状のストレージノードとを含む、前記コンタクトパッドに電気的に連結されたキャパシタ下部電極と、を含むことを特徴とする半導体装置。 - 前記パッド形状のストレージノードはボックスタイプのストレージノードまたは固形体シリンダタイプのストレージノードであることを特徴とする請求項７に記載の半導体装置。
- 前記パッド形状のストレージノードはポリシリコンで形成されていることを特徴とする請求項７に記載の半導体装置。
- 半導体基板上にコンタクトパッドを含む層間絶縁膜を形成する段階と、
前記コンタクトパッド上にパッド形状のストレージノードを形成する段階と、
前記パッド形状のストレージノード上にカップ形状のストレージノードを形成してキャパシタ下部電極を形成する段階と、を含むことを特徴とする半導体装置の製造方法。 - 前記パッド形状のストレージノードを形成する段階は、
前記コンタクトパッド上にエッチング阻止膜及び第１犠牲膜を形成する段階と、
前記第１犠牲膜に第１ストレージノード開口を形成する段階と、
前記第１ストレージノード開口に前記パッド形状のストレージノードを形成する段階と、を含むことを特徴とする請求項１０に記載の半導体装置の製造方法。 - 前記第１ストレージノード開口に前記パッド形状のストレージノードを形成する段階は、
前記第１ストレージノード開口に形成された結果物の上部に導電性物質を蒸着する段階と、
前記導電性物質を平坦化して前記パッド形状のストレージノードを形成する段階と、を含むことを特徴とする請求項１１に記載の半導体装置の製造方法。 - 前記カップ形状のストレージノードを形成する段階は、
前記第１犠牲膜及び前記パッド形状のストレージノード上に第２犠牲膜を形成する段階と、
前記第２犠牲膜に第２ストレージノード開口を形成する段階と、
前記第２ストレージノード開口に前記カップ形状のストレージノードを形成する段階と、を含むことを特徴とする請求項１２に記載の半導体装置の製造方法。 - 前記カップ形状のストレージノード上部に第３犠牲膜を形成する段階をさらに含むことを特徴とする請求項１３に記載の半導体装置の製造方法。
- 前記半導体装置の他のキャパシタ下部電極と前記キャパシタ下部電極とを分離する段階をさらに含むことを特徴とする請求項１３に記載の半導体装置の製造方法。
- 半導体基板上にコンタクトパッドを含む層間絶縁膜を形成する段階と、
前記層間絶縁膜上にエッチング阻止膜を形成する段階と、
前記エッチング阻止膜上に第１犠牲膜を形成する段階と、
前記第１犠牲膜に第１ストレージノード開口を形成する段階と、
前記第１ストレージノード開口にパッド形状のストレージノードを形成する段階と、
前記パッド形状のストレージノード及びエッチング阻止膜上に第２犠牲膜を形成する段階と、
前記パッド形状のストレージノード上の第２犠牲膜に第２ストレージノード開口を形成する段階と、
前記第２ストレージノード開口にカップ形状のストレージノードを形成する段階と、
前記第１犠牲膜及び前記第２犠牲膜を除去してキャパシタ下部電極を形成する段階と、を含むことを特徴とする半導体装置の製造方法。 - 前記第１犠牲膜に前記第１ストレージノード開口を形成する間に、前記エッチング阻止膜がエッチング終了点として機能することを特徴とする請求項１６に記載の半導体装置の製造方法。
- 前記パッド形状のストレージノードはボックスタイプのストレージノードであることを特徴とする請求項１６に記載の半導体装置の製造方法。
- 前記カップ形状のストレージノードは正方形、円形または楕円形の平面形状を有することを特徴とする請求項１６に記載の半導体装置の製造方法。
- 前記キャパシタ下部電極を形成するために、前記第１犠牲膜及び前記第２犠牲膜を除去する段階は、平坦化工程またはエッチバック工程を利用して前記キャパシタ下部電極を他のキャパシタ下部電極と分離する段階を含むことを特徴とする請求項１６に記載の半導体装置の製造方法。
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR10-2003-0020989A KR100522544B1 (ko) | 2003-04-03 | 2003-04-03 | 캐패시터를 구비하는 반도체 장치 및 그 제조 방법 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JP2004311918A true JP2004311918A (ja) | 2004-11-04 |
Family
ID=29707778
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2003188404A Pending JP2004311918A (ja) | 2003-04-03 | 2003-06-30 | キャパシタを備えた半導体装置及びその製造方法 |
Country Status (6)
| Country | Link |
|---|---|
| JP (1) | JP2004311918A (ja) |
| KR (1) | KR100522544B1 (ja) |
| CN (1) | CN100468738C (ja) |
| DE (1) | DE10348200A1 (ja) |
| GB (1) | GB2400236B (ja) |
| TW (1) | TWI291231B (ja) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2010034198A (ja) * | 2008-07-28 | 2010-02-12 | Elpida Memory Inc | 半導体装置及びその製造方法 |
| US8071439B2 (en) | 2008-08-08 | 2011-12-06 | Elpida Memory, Inc. | Method for manufacturing semiconductor device |
| US8395235B2 (en) | 2009-09-11 | 2013-03-12 | Elpida Memory, Inc. | Semiconductor device |
Families Citing this family (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR101877878B1 (ko) | 2012-06-11 | 2018-07-13 | 에스케이하이닉스 주식회사 | 복층의 스토리지노드를 구비한 반도체장치 및 그 제조 방법 |
| TW201546804A (zh) | 2014-02-05 | 2015-12-16 | Conversant Intellectual Property Man Inc | 有可製造的電容的動態隨機存取記憶體裝置 |
| CN107845633B (zh) * | 2017-10-30 | 2023-05-12 | 长鑫存储技术有限公司 | 存储器及其制造方法 |
| CN107887388B (zh) * | 2017-11-27 | 2023-06-20 | 长鑫存储技术有限公司 | 晶体管结构、存储单元、存储器阵列及其制备方法 |
| CN114188282B (zh) * | 2020-09-14 | 2022-10-28 | 长鑫存储技术有限公司 | 半导体器件及其制备方法 |
Family Cites Families (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP4070919B2 (ja) * | 1999-01-22 | 2008-04-02 | 富士通株式会社 | 半導体装置及びその製造方法 |
| KR100331568B1 (ko) * | 2000-05-26 | 2002-04-06 | 윤종용 | 반도체 메모리 소자 및 그 제조방법 |
| KR100375221B1 (ko) * | 2000-07-10 | 2003-03-08 | 삼성전자주식회사 | 스토리지 노드 형성방법 |
| KR100416601B1 (ko) * | 2001-06-30 | 2004-02-05 | 삼성전자주식회사 | 실린더형 커패시터를 포함하는 반도체 소자 및 그 제조 방법 |
| GB2386471B (en) * | 2001-12-11 | 2004-04-07 | Samsung Electronics Co Ltd | A method for fabricating a one-cylinder stack capacitor |
-
2003
- 2003-04-03 KR KR10-2003-0020989A patent/KR100522544B1/ko active IP Right Grant
- 2003-06-19 TW TW092116678A patent/TWI291231B/zh not_active IP Right Cessation
- 2003-06-25 CN CNB031478204A patent/CN100468738C/zh not_active Expired - Lifetime
- 2003-06-30 JP JP2003188404A patent/JP2004311918A/ja active Pending
- 2003-10-16 DE DE10348200A patent/DE10348200A1/de not_active Ceased
- 2003-10-21 GB GB0324534A patent/GB2400236B/en not_active Expired - Lifetime
Cited By (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2010034198A (ja) * | 2008-07-28 | 2010-02-12 | Elpida Memory Inc | 半導体装置及びその製造方法 |
| US8723244B2 (en) | 2008-07-28 | 2014-05-13 | Takashi Miyajima | Semiconductor device having storage electrode and manufacturing method thereof |
| US9331138B2 (en) | 2008-07-28 | 2016-05-03 | Ps4 Luxco S.A.R.L. | Semiconductor device having storage electrode and manufacturing method thereof |
| US8071439B2 (en) | 2008-08-08 | 2011-12-06 | Elpida Memory, Inc. | Method for manufacturing semiconductor device |
| US8395235B2 (en) | 2009-09-11 | 2013-03-12 | Elpida Memory, Inc. | Semiconductor device |
Also Published As
| Publication number | Publication date |
|---|---|
| CN100468738C (zh) | 2009-03-11 |
| GB0324534D0 (en) | 2003-11-26 |
| KR20040086649A (ko) | 2004-10-12 |
| CN1536669A (zh) | 2004-10-13 |
| GB2400236B (en) | 2005-09-14 |
| KR100522544B1 (ko) | 2005-10-19 |
| TW200421609A (en) | 2004-10-16 |
| DE10348200A1 (de) | 2004-11-04 |
| TWI291231B (en) | 2007-12-11 |
| GB2400236A (en) | 2004-10-06 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| KR20100087915A (ko) | 실린더형 스토리지 노드를 포함하는 반도체 메모리 소자 및그 제조 방법 | |
| JPH1074905A (ja) | 半導体装置の製造方法 | |
| JP2000340772A (ja) | Ｃｍｐ阻止膜を使用する集積回路素子のキャパシタ製造方法 | |
| US20060199332A1 (en) | Method of forming storage node of capacitor in semiconductor memory, and structure therefor | |
| US8482046B2 (en) | Concentric or nested container capacitor structure for integrated circuits | |
| JP2005032982A (ja) | 半導体装置 | |
| US6150213A (en) | Method of forming a cob dram by using self-aligned node and bit line contact plug | |
| US7018892B2 (en) | Semiconductor capacitor structure and method for manufacturing the same | |
| JP2004311918A (ja) | キャパシタを備えた半導体装置及びその製造方法 | |
| US6844229B2 (en) | Method of manufacturing semiconductor device having storage electrode of capacitor | |
| US7049203B2 (en) | Semiconductor device having a capacitor and method of fabricating same | |
| US7544985B2 (en) | Semiconductor capacitor structure and method for manufacturing the same | |
| KR100960471B1 (ko) | 반도체 소자 및 그 제조 방법 | |
| US7358557B2 (en) | Capacitor for semiconductor device and method of forming the same | |
| WO2022062547A1 (zh) | 存储器的制造方法和存储器 | |
| JP2004031886A (ja) | コンタクトの製造方法 | |
| TWI841904B (zh) | 半導體裝置及其製造方法 | |
| KR100373361B1 (ko) | 유전체와 전극 사이에 산화장벽막을 갖는 캐패시터 형성 방법 | |
| US20030227802A1 (en) | Semiconductor memory device and method for manufacturing the device | |
| KR100811256B1 (ko) | 반도체메모리소자의 실린더형 스토리지노드 형성방법 | |
| US20120100713A1 (en) | Method for manufacturing semiconductor device | |
| JPH11214645A (ja) | 半導体記憶装置およびその製造方法 | |
| KR20010016805A (ko) | 고집적 반도체 장치의 이중 실린더형 캐패시터 제조방법 | |
| TW202249251A (zh) | 半導體裝置及其製造方法 | |
| KR100329746B1 (ko) | 캐패시터의 하부전극 형성 방법 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A621 | Written request for application examination |
Free format text: JAPANESE INTERMEDIATE CODE: A621 Effective date: 20060118 |
|
| A977 | Report on retrieval |
Free format text: JAPANESE INTERMEDIATE CODE: A971007 Effective date: 20080722 |
|
| A131 | Notification of reasons for refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20091013 |
|
| A02 | Decision of refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A02 Effective date: 20100309 |