JP2004311918A - キャパシタを備えた半導体装置及びその製造方法 - Google Patents
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Abstract
【課題】信頼性あり堅固なストレージノードを含むキャパシタを備えた半導体装置及びその製造方法を提供する。
【解決手段】半導体基板100は半導体基板及び半導体基板上に形成された層間絶縁膜を含む。層間絶縁膜は絶縁膜内に形成されたコンタクトパッドを含む。キャパシタ下部電極106はコンタクトパッドに電気的に連結される。キャパシタ下部電極106はコンタクトパッドに電気的に連結されたパッド形状のストレージノード40、及びパッド形状のストレージノード40上に配列されたカップ形状のストレージノード70を含む。このような方法によりノットオープン(not open)コンタクトは減少させながら、キャパシタンスを増加させることができ、ストレージノードの傾き(leaning)も大きく減少させることができる。
【選択図】 図15
【解決手段】半導体基板100は半導体基板及び半導体基板上に形成された層間絶縁膜を含む。層間絶縁膜は絶縁膜内に形成されたコンタクトパッドを含む。キャパシタ下部電極106はコンタクトパッドに電気的に連結される。キャパシタ下部電極106はコンタクトパッドに電気的に連結されたパッド形状のストレージノード40、及びパッド形状のストレージノード40上に配列されたカップ形状のストレージノード70を含む。このような方法によりノットオープン(not open)コンタクトは減少させながら、キャパシタンスを増加させることができ、ストレージノードの傾き(leaning)も大きく減少させることができる。
【選択図】 図15
Description
【0001】
【発明の属する技術分野】
本発明は半導体装置に関するものであり、より詳細には、キャパシタ構造物及びその製造方法に関するものである。
【0002】
【従来の技術】
最近、大部分の集積回路はキャパシタを必要とする。例えば、DRAM(dynamic random access memory)装置で、キャパシタは重要なデータ貯蔵機能を実施する。DRAM及びその他メモリ装置が高集積化されながら、このようなキャパシタの貯蔵容量を増加させるための新しい製造技術が要求されている。しかし、要求されるキャパシタンスを確保することは容易でない。適切なキャパシタンスはデータ貯蔵、リフレッシュ(refresh)効果及び一定な動作特性などのように、装置が適切な特性を有するにおいて、重要な要素になる。
【0003】
キャパシタンスを向上させるために、半導体技術は3次元構造を有するキャパシタ電極の開発に焦点を合わせている。このような点は、キャパシタのキャパシタンスがキャパシタ電極の表面積に直接的に比例するためである。このために、半導体製造技術はセルキャパシタ電極またはストレージノードの高さを増加させることにより、有効表面積を増加させるように開発されて来た。
【0004】
図1は従来技術によるデザインルールに対するストレージノード高さの関係を示すグラフである。図1に示すように、デザインルールが減少するにつれストレージノードの高さは増加する。
【0005】
しかし、ストレージノードの高さが増加すると、いくつかの問題点が発生する。例えば、要求されるストレージノードの高さが約10000Åを超過する場合、導電膜をストレージノードにパターニングすることが相当に困難になる。また、ストレージノードの高さが増加すると、ストレージノードが傾く(leaning)可能性も相当に高くなる。このように、傾いたストレージノードは隣接するストレージノード間に電気的ブリッジを発生させることになる。このような点は、図2及び図3に部分的に示した。
【0006】
図2はストレージノードの高さが増加しながら、ストレージノード底面の臨界寸法(critical Dimension;CD)が減少することを概略的に示すグラフである。図3は従来の半導体装置のキャパシタにおいて、隣接するストレージノードに対して傾いた各種ストレージノードを示す電子顕微鏡写真である。
【0007】
上述した問題点だけでなく、デザインルールが減少しながら閉まったストレージノードコンタクトの問題も増加する。図4は従来の半導体メモリ装置の一般のキャパシタアレイにおいて、「オープンされない(not open)」現象を示す閉まったストレージノードコンタクトを示す電子顕微鏡写真である。前述した問題点の改善された集積回路キャパシタ及びこの製造方法に対する必要性が要求されている。
【0008】
【発明が解決しようとする課題】
本発明の目的は、信頼性あり堅固であるストレージノードを含むキャパシタを備えた半導体装置及びその製造方法を提供することにある。
【0009】
【課題を解決するための手段】
上述した目的を達成するために本発明による半導体装置は、半導体基板及び半導体基板上に形成された層間絶縁膜を含む。層間絶縁膜は絶縁膜内に形成されたストレージノードコンタクトパッドを含む。キャパシタ下部電極はコンタクトパッドに電気的に連結される。キャパシタ下部電極はコンタクトパッドに電気的に連結される。キャパシタ下部電極はストレージノードコンタクトパッドに電気的に連結されたパッド形状のストレージノードをさらに含む。カップ形状のストレージノードがパッド形状のストレージノード上に配列されることが望ましい。このような改善されたキャパシタ下部電極構造物を利用してキャパシタンスを増加させ、閉まったコンタクトの発生率を減少させることができる。ストレージノードの傾きも顕著に減少させることができる。
【0010】
また、本発明の他の実施形態によると、電極の高さを増加させずに、キャパシタ電極の表面積を増加させる方法が提供される。例えば、パッド形状のストレージノードの表面積を増加させる方法も適用することができる。パッド形状のストレージノードの幅を増加させることは、本発明の目的を達成するための一実施形態による方法である。表面積を増加させるために、パッド形状のストレージノードの形状を変更する方法も適用することができ、このような方法は電極の高さを増加させずに、キャパシタンスを増加させるための他の実施形態による方法である。
【0011】
【発明の実施の形態】
以下、図面を参照して本発明の望ましい一実施例を詳細に説明する。
【0012】
図5乃至図16を参照して、本発明の望ましい実施形態によるキャパシタを備えた半導体装置及びその製造方法について詳細に説明する。図5乃至図16で、図5、図7、図9、図11、図13及び図15はビットライン方向の断面図を示し、図6、図8、図10、図12、図14及び図16はワードライン方向の断面図を示す。
【0013】
図15に示すように、本発明の望ましい一実施形態による半導体装置は、半導体基板100上に形成された層間絶縁膜102を含む。層間絶縁膜102はその内部を貫通して形成されたストレージノードコンタクトパッド104を備える。
【0014】
キャパシタ下部電極106はストレージノードコンタクトパッド104上に形成され、ストレージノードコンタクトパッド104と電気的に連結される。キャパシタ下部電極106は、ストレージノードコンタクトパッド104に電気的に連結され、ストレージノードコンタクトパッド104上に配列されたパッド形状のストレージノード40と、パッド形状のストレージノード40上に配列されたカップ形状のストレージノード70と、を含む。
【0015】
前記パッド形状のストレージノード40は、例えば、4面を有するボックスタイプのストレージノードまたは固形体(中が空いていない)シリンダ形状のストレージノードのように、カップ形状のストレージノード70を支持するのに適した任意の形状に形成することができる。カップ形状のストレージノード70はワンシリンダスタック(One Cylinder Stack;OCS)構造を含むことができる。カップ形状のストレージノード70はその外面及び内面全てを有効キャパシタ領域として活用することができるので、単純なスタックキャパシタ構造物よりもキャパシタンスが約2倍程度に増加する。
【0016】
図17は、図15に示した本発明の望ましい実施形態により、ストレージノードコンタクトパッド104上に形成されたカップ形状のストレージノード70及びパッド形状のストレージノード40を含むキャパシタ下部電極106の平面図である。
【0017】
図17に示すように、カップ形状のストレージノード70は実質的に正方形の形態に示されているが、例えば、円形、楕円形、菱形またはその他の任意の適した平面形状を有することができる。
【0018】
図5乃至図16は、本発明の他の実施形態により図15及び図17の集積回路メモリ装置の製造方法を説明するための断面図である。
【0019】
図5及び図6に示すように、ゲートスタック112またはビットライン(図示せず)のような下部構造物が半導体基板100上に形成される。酸化物のような絶縁物質を含む層間絶縁膜102が結果物上に形成される。
【0020】
続いて、ストレージノードコンタクトパッド104が層間絶縁膜102内に形成され半導体基板100の活性領域に電気的に連結される。次に、エッチング阻止膜10及び第1犠牲膜20がストレージノードコンタクトパッド104及び層間絶縁膜102上に順次に形成される。このような膜は一般の工程を利用して形成することができる。
【0021】
望ましくは、エッチング阻止膜10は第1犠牲膜20に対して高いエッチング選択比を有する。エッチング阻止膜10はシリコン窒化物で形成され、例えば、500〜1,000Å程度の厚さを有する。エッチング阻止膜10は第1犠牲膜20だけでなく、その上に形成される第2及び第3犠牲膜を除去するために後続するリフト・オフ(lift−off)工程の間にエッチング終了点としての役割を有する。
【0022】
第1犠牲膜20は酸化物を含み、低圧化学気相蒸着(LPCVD)工程のような通常的な技術を利用して約3,000〜20,000Å程度の厚さで形成される。第1犠牲膜20はPE−TEOS(plasma−enhanced tetraethyl ortho−silicate)の単一膜または前記PE−TEOS膜を含む多重膜構造を有する。
【0023】
図7及び図8に示すように、通常のフォトリソグラフィ工程を利用し、エッチング阻止膜10をエッチング終了点として使用して第1犠牲膜20をエッチングすることにより、第1犠牲膜20内に第1ストレージノード開口30を形成する。この場合、第1ストレージノード開口30内に残留するエッチング阻止膜10は除去されることが望ましい。
【0024】
図9及び図10に示すように、低圧化学気相蒸着(LPCVD)工程及び化学機械的研磨(CMP)工程を利用してパッド形状(例えば、ボックスタイプ)のストレージノード40を第1ストレージノード開口30内に形成する。ここで、ドーピングされたポリシリコン、白金(Pt)、ルテニウム(Ru)またはチタン窒化物(TiN)などのような導電性物質を第1ストレージノード開口30内の前記結果物上部に蒸着し平坦化して、パッド形状のストレージノード40を形成することができる。
【0025】
図11及び図12に示すように、第2犠牲膜60が第1犠牲膜20及び前記パッド形状のストレージノード40上に形成される。第2犠牲膜60は酸化物を含み、約10,000〜30,000Å程度の厚さで形成される。この場合、適切な他の絶縁物質を使用して第1犠牲膜20及び第2犠牲膜60を形成することができる。
【0026】
図13及び図14に示すように、通常のフォトリソグラフィ工程を利用してストレージノード開口80を第1犠牲膜20及び第2犠牲膜60に形成する。次に、低圧化学気相蒸着(LPCVD)工程のような通常の技術を利用して、ドーピングされたポリシリコンのような導電性物質をストレージノード開口80内の結果物上に蒸着してカップ形状のストレージノード70を形成する。
【0027】
低圧化学気相蒸着(LPCVD)工程のような通常的な方法でカップ形状のストレージノード70上に酸化物を含む第3犠牲膜90を形成する。望ましくは、第3犠牲膜90は約3,000〜5,000Å程度の厚さを有し、USG(Undoped silicate Glass)のような絶縁物質で形成される。
【0028】
前記結果物を平坦化してカップ形状のストレージノード70を分離することにより、隣接するカップ形状のストレージノード70と分離されるカップ形状のストレージノード70を形成する。これにより、各々カップ形状のストレージノード70(例えば、OCS形ストレージノード)がパッド形状のストレージノード40上の第2ストレージノード開口80に形成される。各々ストレージ構造物(キャパシタ下部電極)106を分離するために化学機械的研磨(CMP)工程またはエッチバック工程のような通常の平坦化工程を実施することができる。
【0029】
図15及び図16に示すように、本発明の望ましい実施形態により改善されたキャパシタ下部電極106を形成するために、リフト・オフ(lift−off)工程を利用して第1犠牲膜20、第2犠牲膜60及び第3犠牲膜90を同時に除去する。従って、本発明によるキャパシタ下部電極は順次に積層された二つ部分を含む。第1部分はパッド形状(例えば、ボックスタイプ)のストレージノードからなることが望ましく、第2部分はパッド形状のストレージノード40の上面に積層されたカップ形状(例えば、OCS正方形)のストレージノード70からなることが望ましい。パッド形状のストレージノード40とカップ形状のストレージノード70との間の高さ比は約0.9:1程度が望ましい。従って、カップ形状のストレージノードの高さは従来のOCSストレージノードよりも低くなる。その結果、ストレージノードの傾きを顕著に減少させることができ、一方、キャパシタのキャパシタンスを増加させることができる。
【0030】
以上、本発明の実施例を詳細に説明したが、本発明はこれに限定されず、本発明が属する技術分野において通常の知識を有するものであれば本発明の思想と精神を離れることなく、本発明の実施例を修正または変更できるであろう。
【0031】
【発明の効果】
本発明によると、より信頼性あり堅固なストレージノードを備えるメモリキャパシタ構造物及びその製造方法が提供される。本発明の望ましい実施形態によると、従来技術に比べて犠牲膜をカップ形状またはOCSストレージノード内で除去する必要が減少するために、リフト・オフ(lift−off)工程が簡単になる。また、十分なフォトリソグラフィ工程マージンを有するカップ形状のストレージノード開口を形成することができるので、コンタクトノットオープン現象を減少させることができる。さらに、キャパシタ下部電極の底面の幅も従来の場合に比べて増加させることができ、傾きも防止することができ、カップ形状のストレージノードまたはOCSストレージノードを利用してキャパシタ構造物のキャパシタンスを増加させることができる。
【図面の簡単な説明】
【図1】従来技術によるストレージノードの高さとデザインルールとの間の関係を示すグラフである。
【図2】従来技術によるストレージノードの底面臨界寸法とストレージノードの高さとの関係を示すグラフである。
【図3】従来技術によるキャパシタ構造物の傾いたストレージノードを示す半導体装置の断面図である。
【図4】従来技術によるノットオープン(not open)ストレージノードを示す半導体装置のキャパシタ構造物の平面図である。
【図5】本発明の一実施形態による集積回路メモリ装置のキャパシタ構造物の製造方法を示す半導体装置の概略的な断面図である。
【図6】本発明の一実施形態による集積回路メモリ装置のキャパシタ構造物の製造方法を示す半導体装置の概略的な断面図である。
【図7】本発明の一実施形態による集積回路メモリ装置のキャパシタ構造物の製造方法を示す半導体装置の概略的な断面図である。
【図8】本発明の一実施形態による集積回路メモリ装置のキャパシタ構造物の製造方法を示す半導体装置の概略的な断面図である。
【図9】本発明の一実施形態による集積回路メモリ装置のキャパシタ構造物の製造方法を示す半導体装置の概略的な断面図である。
【図10】本発明の一実施形態による集積回路メモリ装置のキャパシタ構造物の製造方法を示す半導体装置の概略的な断面図である。
【図11】本発明の一実施形態による集積回路メモリ装置のキャパシタ構造物の製造方法を示す半導体装置の概略的な断面図である。
【図12】本発明の一実施形態による集積回路メモリ装置のキャパシタ構造物の製造方法を示す半導体装置の概略的な断面図である。
【図13】本発明の一実施形態による集積回路メモリ装置のキャパシタ構造物の製造方法を示す半導体装置の概略的な断面図である。
【図14】本発明の一実施形態による集積回路メモリ装置のキャパシタ構造物の製造方法を示す半導体装置の概略的な断面図である。
【図15】本発明の一実施形態による集積回路メモリ装置のキャパシタ構造物の製造方法を示す半導体装置の概略的な断面図である。
【図16】本発明の一実施形態による集積回路メモリ装置のキャパシタ構造物の製造方法を示す半導体装置の概略的な断面図である。
【図17】図15に示した本発明の一実施形態によるカップ形状のストレージノード及びパッド形状のストレージノードを含むキャパシタ下部電極の平面図である。
【符号の説明】
10 エッチング阻止膜
20 第1犠牲膜
30 第1ストレージノード開口
40 パッド形状のストレージノード
60 第2犠牲膜
70 カップ形状のストレージノード
80 第2ストレージノード開口
90 第3犠牲膜
100 半導体基板
102 層間絶縁膜
104 ストレージノードコンタクトパッド
106 キャパシタ下部電極
112 ゲートスタック
【発明の属する技術分野】
本発明は半導体装置に関するものであり、より詳細には、キャパシタ構造物及びその製造方法に関するものである。
【0002】
【従来の技術】
最近、大部分の集積回路はキャパシタを必要とする。例えば、DRAM(dynamic random access memory)装置で、キャパシタは重要なデータ貯蔵機能を実施する。DRAM及びその他メモリ装置が高集積化されながら、このようなキャパシタの貯蔵容量を増加させるための新しい製造技術が要求されている。しかし、要求されるキャパシタンスを確保することは容易でない。適切なキャパシタンスはデータ貯蔵、リフレッシュ(refresh)効果及び一定な動作特性などのように、装置が適切な特性を有するにおいて、重要な要素になる。
【0003】
キャパシタンスを向上させるために、半導体技術は3次元構造を有するキャパシタ電極の開発に焦点を合わせている。このような点は、キャパシタのキャパシタンスがキャパシタ電極の表面積に直接的に比例するためである。このために、半導体製造技術はセルキャパシタ電極またはストレージノードの高さを増加させることにより、有効表面積を増加させるように開発されて来た。
【0004】
図1は従来技術によるデザインルールに対するストレージノード高さの関係を示すグラフである。図1に示すように、デザインルールが減少するにつれストレージノードの高さは増加する。
【0005】
しかし、ストレージノードの高さが増加すると、いくつかの問題点が発生する。例えば、要求されるストレージノードの高さが約10000Åを超過する場合、導電膜をストレージノードにパターニングすることが相当に困難になる。また、ストレージノードの高さが増加すると、ストレージノードが傾く(leaning)可能性も相当に高くなる。このように、傾いたストレージノードは隣接するストレージノード間に電気的ブリッジを発生させることになる。このような点は、図2及び図3に部分的に示した。
【0006】
図2はストレージノードの高さが増加しながら、ストレージノード底面の臨界寸法(critical Dimension;CD)が減少することを概略的に示すグラフである。図3は従来の半導体装置のキャパシタにおいて、隣接するストレージノードに対して傾いた各種ストレージノードを示す電子顕微鏡写真である。
【0007】
上述した問題点だけでなく、デザインルールが減少しながら閉まったストレージノードコンタクトの問題も増加する。図4は従来の半導体メモリ装置の一般のキャパシタアレイにおいて、「オープンされない(not open)」現象を示す閉まったストレージノードコンタクトを示す電子顕微鏡写真である。前述した問題点の改善された集積回路キャパシタ及びこの製造方法に対する必要性が要求されている。
【0008】
【発明が解決しようとする課題】
本発明の目的は、信頼性あり堅固であるストレージノードを含むキャパシタを備えた半導体装置及びその製造方法を提供することにある。
【0009】
【課題を解決するための手段】
上述した目的を達成するために本発明による半導体装置は、半導体基板及び半導体基板上に形成された層間絶縁膜を含む。層間絶縁膜は絶縁膜内に形成されたストレージノードコンタクトパッドを含む。キャパシタ下部電極はコンタクトパッドに電気的に連結される。キャパシタ下部電極はコンタクトパッドに電気的に連結される。キャパシタ下部電極はストレージノードコンタクトパッドに電気的に連結されたパッド形状のストレージノードをさらに含む。カップ形状のストレージノードがパッド形状のストレージノード上に配列されることが望ましい。このような改善されたキャパシタ下部電極構造物を利用してキャパシタンスを増加させ、閉まったコンタクトの発生率を減少させることができる。ストレージノードの傾きも顕著に減少させることができる。
【0010】
また、本発明の他の実施形態によると、電極の高さを増加させずに、キャパシタ電極の表面積を増加させる方法が提供される。例えば、パッド形状のストレージノードの表面積を増加させる方法も適用することができる。パッド形状のストレージノードの幅を増加させることは、本発明の目的を達成するための一実施形態による方法である。表面積を増加させるために、パッド形状のストレージノードの形状を変更する方法も適用することができ、このような方法は電極の高さを増加させずに、キャパシタンスを増加させるための他の実施形態による方法である。
【0011】
【発明の実施の形態】
以下、図面を参照して本発明の望ましい一実施例を詳細に説明する。
【0012】
図5乃至図16を参照して、本発明の望ましい実施形態によるキャパシタを備えた半導体装置及びその製造方法について詳細に説明する。図5乃至図16で、図5、図7、図9、図11、図13及び図15はビットライン方向の断面図を示し、図6、図8、図10、図12、図14及び図16はワードライン方向の断面図を示す。
【0013】
図15に示すように、本発明の望ましい一実施形態による半導体装置は、半導体基板100上に形成された層間絶縁膜102を含む。層間絶縁膜102はその内部を貫通して形成されたストレージノードコンタクトパッド104を備える。
【0014】
キャパシタ下部電極106はストレージノードコンタクトパッド104上に形成され、ストレージノードコンタクトパッド104と電気的に連結される。キャパシタ下部電極106は、ストレージノードコンタクトパッド104に電気的に連結され、ストレージノードコンタクトパッド104上に配列されたパッド形状のストレージノード40と、パッド形状のストレージノード40上に配列されたカップ形状のストレージノード70と、を含む。
【0015】
前記パッド形状のストレージノード40は、例えば、4面を有するボックスタイプのストレージノードまたは固形体(中が空いていない)シリンダ形状のストレージノードのように、カップ形状のストレージノード70を支持するのに適した任意の形状に形成することができる。カップ形状のストレージノード70はワンシリンダスタック(One Cylinder Stack;OCS)構造を含むことができる。カップ形状のストレージノード70はその外面及び内面全てを有効キャパシタ領域として活用することができるので、単純なスタックキャパシタ構造物よりもキャパシタンスが約2倍程度に増加する。
【0016】
図17は、図15に示した本発明の望ましい実施形態により、ストレージノードコンタクトパッド104上に形成されたカップ形状のストレージノード70及びパッド形状のストレージノード40を含むキャパシタ下部電極106の平面図である。
【0017】
図17に示すように、カップ形状のストレージノード70は実質的に正方形の形態に示されているが、例えば、円形、楕円形、菱形またはその他の任意の適した平面形状を有することができる。
【0018】
図5乃至図16は、本発明の他の実施形態により図15及び図17の集積回路メモリ装置の製造方法を説明するための断面図である。
【0019】
図5及び図6に示すように、ゲートスタック112またはビットライン(図示せず)のような下部構造物が半導体基板100上に形成される。酸化物のような絶縁物質を含む層間絶縁膜102が結果物上に形成される。
【0020】
続いて、ストレージノードコンタクトパッド104が層間絶縁膜102内に形成され半導体基板100の活性領域に電気的に連結される。次に、エッチング阻止膜10及び第1犠牲膜20がストレージノードコンタクトパッド104及び層間絶縁膜102上に順次に形成される。このような膜は一般の工程を利用して形成することができる。
【0021】
望ましくは、エッチング阻止膜10は第1犠牲膜20に対して高いエッチング選択比を有する。エッチング阻止膜10はシリコン窒化物で形成され、例えば、500〜1,000Å程度の厚さを有する。エッチング阻止膜10は第1犠牲膜20だけでなく、その上に形成される第2及び第3犠牲膜を除去するために後続するリフト・オフ(lift−off)工程の間にエッチング終了点としての役割を有する。
【0022】
第1犠牲膜20は酸化物を含み、低圧化学気相蒸着(LPCVD)工程のような通常的な技術を利用して約3,000〜20,000Å程度の厚さで形成される。第1犠牲膜20はPE−TEOS(plasma−enhanced tetraethyl ortho−silicate)の単一膜または前記PE−TEOS膜を含む多重膜構造を有する。
【0023】
図7及び図8に示すように、通常のフォトリソグラフィ工程を利用し、エッチング阻止膜10をエッチング終了点として使用して第1犠牲膜20をエッチングすることにより、第1犠牲膜20内に第1ストレージノード開口30を形成する。この場合、第1ストレージノード開口30内に残留するエッチング阻止膜10は除去されることが望ましい。
【0024】
図9及び図10に示すように、低圧化学気相蒸着(LPCVD)工程及び化学機械的研磨(CMP)工程を利用してパッド形状(例えば、ボックスタイプ)のストレージノード40を第1ストレージノード開口30内に形成する。ここで、ドーピングされたポリシリコン、白金(Pt)、ルテニウム(Ru)またはチタン窒化物(TiN)などのような導電性物質を第1ストレージノード開口30内の前記結果物上部に蒸着し平坦化して、パッド形状のストレージノード40を形成することができる。
【0025】
図11及び図12に示すように、第2犠牲膜60が第1犠牲膜20及び前記パッド形状のストレージノード40上に形成される。第2犠牲膜60は酸化物を含み、約10,000〜30,000Å程度の厚さで形成される。この場合、適切な他の絶縁物質を使用して第1犠牲膜20及び第2犠牲膜60を形成することができる。
【0026】
図13及び図14に示すように、通常のフォトリソグラフィ工程を利用してストレージノード開口80を第1犠牲膜20及び第2犠牲膜60に形成する。次に、低圧化学気相蒸着(LPCVD)工程のような通常の技術を利用して、ドーピングされたポリシリコンのような導電性物質をストレージノード開口80内の結果物上に蒸着してカップ形状のストレージノード70を形成する。
【0027】
低圧化学気相蒸着(LPCVD)工程のような通常的な方法でカップ形状のストレージノード70上に酸化物を含む第3犠牲膜90を形成する。望ましくは、第3犠牲膜90は約3,000〜5,000Å程度の厚さを有し、USG(Undoped silicate Glass)のような絶縁物質で形成される。
【0028】
前記結果物を平坦化してカップ形状のストレージノード70を分離することにより、隣接するカップ形状のストレージノード70と分離されるカップ形状のストレージノード70を形成する。これにより、各々カップ形状のストレージノード70(例えば、OCS形ストレージノード)がパッド形状のストレージノード40上の第2ストレージノード開口80に形成される。各々ストレージ構造物(キャパシタ下部電極)106を分離するために化学機械的研磨(CMP)工程またはエッチバック工程のような通常の平坦化工程を実施することができる。
【0029】
図15及び図16に示すように、本発明の望ましい実施形態により改善されたキャパシタ下部電極106を形成するために、リフト・オフ(lift−off)工程を利用して第1犠牲膜20、第2犠牲膜60及び第3犠牲膜90を同時に除去する。従って、本発明によるキャパシタ下部電極は順次に積層された二つ部分を含む。第1部分はパッド形状(例えば、ボックスタイプ)のストレージノードからなることが望ましく、第2部分はパッド形状のストレージノード40の上面に積層されたカップ形状(例えば、OCS正方形)のストレージノード70からなることが望ましい。パッド形状のストレージノード40とカップ形状のストレージノード70との間の高さ比は約0.9:1程度が望ましい。従って、カップ形状のストレージノードの高さは従来のOCSストレージノードよりも低くなる。その結果、ストレージノードの傾きを顕著に減少させることができ、一方、キャパシタのキャパシタンスを増加させることができる。
【0030】
以上、本発明の実施例を詳細に説明したが、本発明はこれに限定されず、本発明が属する技術分野において通常の知識を有するものであれば本発明の思想と精神を離れることなく、本発明の実施例を修正または変更できるであろう。
【0031】
【発明の効果】
本発明によると、より信頼性あり堅固なストレージノードを備えるメモリキャパシタ構造物及びその製造方法が提供される。本発明の望ましい実施形態によると、従来技術に比べて犠牲膜をカップ形状またはOCSストレージノード内で除去する必要が減少するために、リフト・オフ(lift−off)工程が簡単になる。また、十分なフォトリソグラフィ工程マージンを有するカップ形状のストレージノード開口を形成することができるので、コンタクトノットオープン現象を減少させることができる。さらに、キャパシタ下部電極の底面の幅も従来の場合に比べて増加させることができ、傾きも防止することができ、カップ形状のストレージノードまたはOCSストレージノードを利用してキャパシタ構造物のキャパシタンスを増加させることができる。
【図面の簡単な説明】
【図1】従来技術によるストレージノードの高さとデザインルールとの間の関係を示すグラフである。
【図2】従来技術によるストレージノードの底面臨界寸法とストレージノードの高さとの関係を示すグラフである。
【図3】従来技術によるキャパシタ構造物の傾いたストレージノードを示す半導体装置の断面図である。
【図4】従来技術によるノットオープン(not open)ストレージノードを示す半導体装置のキャパシタ構造物の平面図である。
【図5】本発明の一実施形態による集積回路メモリ装置のキャパシタ構造物の製造方法を示す半導体装置の概略的な断面図である。
【図6】本発明の一実施形態による集積回路メモリ装置のキャパシタ構造物の製造方法を示す半導体装置の概略的な断面図である。
【図7】本発明の一実施形態による集積回路メモリ装置のキャパシタ構造物の製造方法を示す半導体装置の概略的な断面図である。
【図8】本発明の一実施形態による集積回路メモリ装置のキャパシタ構造物の製造方法を示す半導体装置の概略的な断面図である。
【図9】本発明の一実施形態による集積回路メモリ装置のキャパシタ構造物の製造方法を示す半導体装置の概略的な断面図である。
【図10】本発明の一実施形態による集積回路メモリ装置のキャパシタ構造物の製造方法を示す半導体装置の概略的な断面図である。
【図11】本発明の一実施形態による集積回路メモリ装置のキャパシタ構造物の製造方法を示す半導体装置の概略的な断面図である。
【図12】本発明の一実施形態による集積回路メモリ装置のキャパシタ構造物の製造方法を示す半導体装置の概略的な断面図である。
【図13】本発明の一実施形態による集積回路メモリ装置のキャパシタ構造物の製造方法を示す半導体装置の概略的な断面図である。
【図14】本発明の一実施形態による集積回路メモリ装置のキャパシタ構造物の製造方法を示す半導体装置の概略的な断面図である。
【図15】本発明の一実施形態による集積回路メモリ装置のキャパシタ構造物の製造方法を示す半導体装置の概略的な断面図である。
【図16】本発明の一実施形態による集積回路メモリ装置のキャパシタ構造物の製造方法を示す半導体装置の概略的な断面図である。
【図17】図15に示した本発明の一実施形態によるカップ形状のストレージノード及びパッド形状のストレージノードを含むキャパシタ下部電極の平面図である。
【符号の説明】
10 エッチング阻止膜
20 第1犠牲膜
30 第1ストレージノード開口
40 パッド形状のストレージノード
60 第2犠牲膜
70 カップ形状のストレージノード
80 第2ストレージノード開口
90 第3犠牲膜
100 半導体基板
102 層間絶縁膜
104 ストレージノードコンタクトパッド
106 キャパシタ下部電極
112 ゲートスタック
Claims (20)
- ストレージノードコンタクトパッドに電気的に連結されたパッド形状のストレージノードと、
前記パッド形状のストレージノード上に配列されたカップ形状のストレージノードと、を含むことを特徴とする半導体キャパシタの下部電極。 - 前記カップ形状のストレージノードはワンシリンダスタック(One Cylinder Stack;OCS)キャパシタであることを特徴とする請求項1に記載の半導体キャパシタの下部電極。
- 前記カップ形状のストレージノードは正方形、円形または楕円形の平面形状を有することを特徴とする請求項1に記載の半導体キャパシタの下部電極。
- 前記パッド形状のストレージノードと前記カップ形状のストレージノードとの間の高さ比が0.9:1であることを特徴とする請求項1に記載の半導体キャパシタの下部電極。
- 前記パッド形状のストレージノードはボックスタイプのストレージノードを含むことを特徴とする請求項1に記載の半導体キャパシタの下部電極。
- 前記パッド形状のストレージノードは固形体シリンダ形状(solid cylinder−shaped)のストレージノードを含むことを特徴とする請求項1に記載の半導体キャパシタの下部電極。
- 半導体基板と、
前記半導体基板上に形成され、コンタクトパッドを含む層間絶縁膜と、
ストレージノードパッドに電気的に連結されたパッド形状のストレージノードと前記パッド形状のストレージノード上に配列されたカップ形状のストレージノードとを含む、前記コンタクトパッドに電気的に連結されたキャパシタ下部電極と、を含むことを特徴とする半導体装置。 - 前記パッド形状のストレージノードはボックスタイプのストレージノードまたは固形体シリンダタイプのストレージノードであることを特徴とする請求項7に記載の半導体装置。
- 前記パッド形状のストレージノードはポリシリコンで形成されていることを特徴とする請求項7に記載の半導体装置。
- 半導体基板上にコンタクトパッドを含む層間絶縁膜を形成する段階と、
前記コンタクトパッド上にパッド形状のストレージノードを形成する段階と、
前記パッド形状のストレージノード上にカップ形状のストレージノードを形成してキャパシタ下部電極を形成する段階と、を含むことを特徴とする半導体装置の製造方法。 - 前記パッド形状のストレージノードを形成する段階は、
前記コンタクトパッド上にエッチング阻止膜及び第1犠牲膜を形成する段階と、
前記第1犠牲膜に第1ストレージノード開口を形成する段階と、
前記第1ストレージノード開口に前記パッド形状のストレージノードを形成する段階と、を含むことを特徴とする請求項10に記載の半導体装置の製造方法。 - 前記第1ストレージノード開口に前記パッド形状のストレージノードを形成する段階は、
前記第1ストレージノード開口に形成された結果物の上部に導電性物質を蒸着する段階と、
前記導電性物質を平坦化して前記パッド形状のストレージノードを形成する段階と、を含むことを特徴とする請求項11に記載の半導体装置の製造方法。 - 前記カップ形状のストレージノードを形成する段階は、
前記第1犠牲膜及び前記パッド形状のストレージノード上に第2犠牲膜を形成する段階と、
前記第2犠牲膜に第2ストレージノード開口を形成する段階と、
前記第2ストレージノード開口に前記カップ形状のストレージノードを形成する段階と、を含むことを特徴とする請求項12に記載の半導体装置の製造方法。 - 前記カップ形状のストレージノード上部に第3犠牲膜を形成する段階をさらに含むことを特徴とする請求項13に記載の半導体装置の製造方法。
- 前記半導体装置の他のキャパシタ下部電極と前記キャパシタ下部電極とを分離する段階をさらに含むことを特徴とする請求項13に記載の半導体装置の製造方法。
- 半導体基板上にコンタクトパッドを含む層間絶縁膜を形成する段階と、
前記層間絶縁膜上にエッチング阻止膜を形成する段階と、
前記エッチング阻止膜上に第1犠牲膜を形成する段階と、
前記第1犠牲膜に第1ストレージノード開口を形成する段階と、
前記第1ストレージノード開口にパッド形状のストレージノードを形成する段階と、
前記パッド形状のストレージノード及びエッチング阻止膜上に第2犠牲膜を形成する段階と、
前記パッド形状のストレージノード上の第2犠牲膜に第2ストレージノード開口を形成する段階と、
前記第2ストレージノード開口にカップ形状のストレージノードを形成する段階と、
前記第1犠牲膜及び前記第2犠牲膜を除去してキャパシタ下部電極を形成する段階と、を含むことを特徴とする半導体装置の製造方法。 - 前記第1犠牲膜に前記第1ストレージノード開口を形成する間に、前記エッチング阻止膜がエッチング終了点として機能することを特徴とする請求項16に記載の半導体装置の製造方法。
- 前記パッド形状のストレージノードはボックスタイプのストレージノードであることを特徴とする請求項16に記載の半導体装置の製造方法。
- 前記カップ形状のストレージノードは正方形、円形または楕円形の平面形状を有することを特徴とする請求項16に記載の半導体装置の製造方法。
- 前記キャパシタ下部電極を形成するために、前記第1犠牲膜及び前記第2犠牲膜を除去する段階は、平坦化工程またはエッチバック工程を利用して前記キャパシタ下部電極を他のキャパシタ下部電極と分離する段階を含むことを特徴とする請求項16に記載の半導体装置の製造方法。
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